JP2022112856A - 半導体装置 - Google Patents

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Abstract

【課題】生産能力の改善が可能で、ゲート絶縁膜の破壊を防止できる半導体装置を提供する。【解決手段】ｎ型のドリフト層２、ドリフト層の上面に設けられたｎ型の第１電流拡散層３、第１電流拡散層の上面に設けられたｐ型のベース領域６、第１電流拡散層の内部に設けられたｐ型のゲート底部保護領域４ｂ、第１電流拡散層の内部にゲート底部保護領域と離間し、ベース領域の下面に接するｐ型のベース底部埋込領域（４ａ，５）、第１電流拡散層の上面に平行な方向に直交するベース底部埋込領域の側面に接するｎ型の第２電流拡散層９、ベース領域を貫通しゲート底部保護領域に達するトレンチ１０の内部に設けられた絶縁ゲート型電極構造（１１，１２）を備える。第１電流拡散層に対するゲート底部保護領域の不純物濃度比が、第２電流拡散層に対するベース底部埋込領域の不純物濃度比より大きい。【選択図】図３A

Description

本発明は、半導体装置に関し、特に、高信頼性のトレンチ型半導体装置に関する。
従来、電力変換装置などに主として用いられるパワー半導体装置には、シリコン（Ｓｉ）半導体が用いられている。近年、Ｓｉに代わる半導体材料として、ワイドギャップ半導体である炭化珪素（ＳｉＣ）が期待されている。ＳｉＣ半導体は、Ｓｉを材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減できることや、より高温（例えば２００℃以上）の環境下で使用可能なことなどの利点がある。これは、ＳｉＣのバンドギャップがＳｉに対して３倍程度大きく、絶縁破壊電界強度がＳｉより１０倍ほど大きいという材料自体の特性による。
パワー半導体装置としては、ショットキバリアダイオード（ＳＢＤ）、電界効果トランジスタ（ＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などが製品化されている。トレンチ型ＭＯＳＦＥＴは、ＳｉＣ半導体基板にトレンチを形成し、トレンチの側壁をチャネルとして利用する３次元構造の半導体装置である。そのため、同じＯＮ抵抗の素子同士で比べた場合、プレーナ型縦型ＭＯＳＦＥＴよりもトレンチ型ＭＯＳＦＥＴは素子面積を圧倒的に小さくすることができ、特に有望な半導体素子構造と考えられる。
従来のトレンチ型ＭＯＳＦＥＴにおいては、ＳｉＣ半導体層内に設けたトレンチの側壁に沿って縦方向にチャネルを形成するため、トレンチの内壁全体をゲート絶縁膜で覆う構造となる。ＳｉＣでは絶縁破壊電界強度がＳｉより１０倍ほど大きいため、高電圧印加時にＳｉＣ半導体層が絶縁破壊せず、トレンチ内壁に設けたゲート絶縁膜にも高電界が印加される。特に、ドレイン電極に対向するトレンチの底部には電界が集中し易く、ゲート絶縁膜の絶縁破壊が容易に発生してしまう。トレンチ型ＭＯＳＦＥＴの信頼性を向上させるために、トレンチ底部での電界集中を緩和してゲート絶縁膜の破壊を防止する電界緩和構造が要求される。トレンチ底部での電界集中を緩和する電界緩和構造として、トレンチの周囲に設けられたｎ型の電流拡散層（ＣＳＬ）の内部にｐ＋型のベース底部埋込領域と、トレンチ底部に接するｐ＋型のゲート底部保護領域とを選択的に設けている。
しかし、従来のトレンチ型ＭＯＳＦＥＴでは、ベース底部埋込領域及びゲート底部保護領域と、電流拡散層とのｐｎ接合それぞれの耐圧はほぼ同じである。したがって、ゲート底部保護領域でのｐｎ接合の耐圧が、ベース底部埋込領域でのｐｎ接合より小さくなる場合がある。この場合、ＭＯＳＦＥＴの耐圧は、トレンチ底部での耐圧で規定される。トレンチ底部のｐｎ接合でアバランシェ降伏が発生すると、トレンチ内部のゲート絶縁膜にキャリアが注入されてトレンチ底部に電界が集中し、ゲート絶縁膜が絶縁破壊される。
特許文献1には、ベース領域とドリフト層の間に、ベース底部埋込領域の底面に接するｎ型の埋込層をイオン注入により設け、トレンチ底部のゲート絶縁膜を保護することが記載されている。埋込層のｎ型不純物濃度をゲート底部保護領域直下のｎ型不純物の濃度より高くすることで、ゲート底部保護領域よりもベース底部埋込領域にかかる電界強度が高くなる。そのため、アバランシェ降伏がゲート底部保護領域ではなくベース底部埋込領域で発生し易くなり、アバランシェ電流がゲート絶縁膜に流れることを防止している。
特許文献２には、ベース底部埋込領域及びゲート底部保護領域より深い位置に、トレンチの長手方向に直交する方向にストライプ状にｎ型の埋込層をイオン注入により設けることが記載されている。埋込層は、ｎ型のドリフト層、及びベース底部埋込領域とトレンチとの間のｎ型の電流拡散層（ＣＳＬ）よりも高不純物濃度としている。その結果、埋め込層によって電流拡散ができトレンチ底部の電界集中を緩和して、トレンチ底部でのアバランシェ降伏を抑制している。
特許文献３には、ベース底部埋込領域の表面及び側面を覆うｎ型のベース底部被覆層、及びゲート底部保護領域を部分的に覆うｎ型のゲート底部被覆層をイオン注入により設けることが記載されている。ベース底部被覆層及びゲート底部被覆層のそれぞれは電流拡散層より高不純物濃度であり、トレンチ底部のゲート絶縁膜に高電界が印加されることを防止している。
六方晶系ＳｉＣには、絶縁破壊電界に異方性があってｃ軸方向の絶縁破壊電界が高い。（非特許文献１参照）。特許文献１～３においては、ｃ軸に平行な方向での電界強度を緩和する構造が提案されており、絶縁破壊電界の異方性については考慮されていない。ｃ軸に垂直な方向となる、ゲート底部保護領域とベース底部埋込領域とが対向する方向では絶縁破壊電界が低い。即ち、電界がｃ軸に垂直な方向に集中する場合、ｃ軸方向よりも低い電界強度でアバランシェ降伏が発生する。ゲート底部保護領域とベース底部埋込領域の間の電流拡散層は一様な不純物濃度を有しているので、アバランシェ降伏がゲート底部保護領域で発生し、ゲート絶縁膜が絶縁破壊されてしまう。
また、特許文献１～３においては、ベース底部埋込領域、あるいはゲート底部保護領域の底面より深い位置にｎ型不純物のイオン注入が必要となる。そのため、イオン注入工程におけるイオン注入装置の稼働時間が長くなり、生産能力が悪くなる。
特許第６６１７６５７号公報 特開２０１９‐１２１７１６号公報 特許第６７５９５６３号公報
T.木本（Kimoto）及びJ.A.クーパー（Cooper）、「炭化珪素技術の基礎：成長、特性評価、デバイス、及び応用（Fundamentals of Silicon Carbide Technology: Growth, Characterization, Devices, and Applications）、付録C：一般的SiC結晶多形の主な物理的特性（Major Physical Properties of Common SiC Polytypes）」、ワイリー社（John Wiley &Sons）、２０１４年９月、ｐｐ５２１－５２４
本発明は、上記問題点を鑑み、生産能力の改善が可能で、ゲート絶縁膜の破壊を防止できる半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様は、（ａ）シリコンよりもバンドギャップが広い六方晶系半導体からなる第１導電型のドリフト層と、（ｂ）ドリフト層の上面に設けられ、ドリフト層より高不純物濃度の第１導電型の第１電流拡散層と、（ｃ）第１電流拡散層の上面に設けられた第２導電型のベース領域と、（ｄ）第１電流拡散層の内部に設けられ、第１電流拡散層と側面及び底面が接する第２導電型のゲート底部保護領域と、（ｅ）第１電流拡散層の内部にゲート底部保護領域と離間し、ベース領域の下面に接する第２導電型のベース底部埋込領域と、（ｆ）ベース底部埋込領域の側面に接し、ゲート底部保護領域と対向する側面を有する第１導電型の第２電流拡散層と、（ｇ）ベース領域を貫通しゲート底部保護領域に達するトレンチの内部に設けられた絶縁ゲート型電極構造と、を備え、第１電流拡散層に対するゲート底部保護領域の不純物濃度比が、第２電流拡散層に対するベース底部埋込領域の不純物濃度比より大きい半導体装置であることを要旨とする。
本発明によれば、生産能力の改善が可能で、ゲート絶縁膜の破壊を防止できる半導体装置を提供できる。
第１実施形態に係る半導体装置の製造に用いられる半導体ウェハを模式的に示す平面図である。 第１実施形態に係る半導体装置におけるトレンチの配置を模式的に示す平面図である。 図２中のＡ－Ａ線方向から見た、第１実施形態に係るＳｉＣ半導体装置の一例を示す断面概略図である。 図３Ａ中のＣ－Ｃ線方向から見た、第１実施形態に係るＳｉＣ半導体装置の一例を示す平面概略図である。 第１実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図４に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図５に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図６に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図７に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図８に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図９に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図１０に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図１１に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図１２に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図１３に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図１４に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の他の例を示す断面概略図である。 第１実施形態に係る半導体装置の他の例を示す断面概略図である。 第１実施形態に係る半導体装置の他の例を示す断面概略図である。 第２実施形態に係る半導体装置の一例を示す断面概略図である。 第２実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面概略図である。 第２実施形態に係る半導体装置の製造方法の図２０に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図２１に引き続く工程の一例を説明するための断面概略図である。 第１実施形態に係る半導体装置の製造方法の図２２に引き続く工程の一例を説明するための断面概略図である。 第２実施形態に係る半導体装置の他の例を示す断面概略図である。 その他の実施形態に係る半導体装置の一例を示す平面概略図である。 図２５中のＢ－Ｂ線方向から見た断面概略図である。 その他の実施形態に係る半導体装置の他の例を示す平面概略図である。 図２７中のＣ－Ｃ線方向から見た断面概略図である。
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。
本明細書においてＭＯＳトランジスタのソース領域は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域として選択可能な「一方の主領域（第１主領域）」である。又、ＭＯＳ制御静電誘導サイリスタ（ＳＩサイリスタ）などのサイリスタにおいては、一方の主領域はカソード領域として選択可能である。ＭＯＳトランジスタのドレイン領域は、ＩＧＢＴにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主領域（第２主領域）」である。本明細書において単に「主領域」と言うときは、当業者の技術常識から妥当な第１主領域又は第２主領域のいずれかを意味する。
また、以下の説明における上下などの方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、これと反対となる第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（第１実施形態）
＜半導体装置の構造＞
第１実施形態に係る半導体装置は、図１に示すように、ＳｉＣなどの六方晶系半導体からなる面方位（０００１）の半導体基板１００を基礎として作製される。半導体基板１００の外周部には、半導体基板１００の結晶方位を示すオリエンテーションフラットＯＦが設けられている。半導体基板１００は、特定の結晶方位に対し一定のオフセット角（オフ角）だけ傾いた面となる方向に沿ってスライスされており、結晶方位によってオリエンテーションフラットＯＦの位置が決定されている。オリエンテーションフラットＯＦの代わりに、半導体基板１００の外周部にノッチが設けられていてもよい。図１の紙面に垂直なＺ方向が＜０００１＞（ｃ軸）方向で、Ｘ方向が＜１１－２０＞方向で、Ｙ方向が＜１－１００＞方向である。図１中に例示した半導体基板１００の表面上には１個の半導体チップ１０３が例示されている。半導体チップ１０３は、矩形状の平面形状を有し、マトリックス状に半導体基板１００に配置される。
半導体チップ１０３には、活性素子を含む活性部と、耐圧構造を有する外周部とが設けられる。図２では、活性部に設けられたトレンチゲート構造のＭＯＳＦＥＴの複数のトレンチ１０を例示している。なお、図示は省略したが、外周部には、ガードリングや接合終端構造（ＪＴＥ）などの電界緩和領域、及びチャネルストッパなどが設けられてもよい。図２に示すように、半導体チップ１０３の上面では＜１１－２０＞方向に沿って複数のトレンチ１０がストライプ状に延びている。トレンチの側壁の結晶面は、（１１－２０）ａ面又は（１－１００）ｍ面である。
図３は、図２中のＡ－Ａ線方向から見た第１実施形態に係る半導体装置の断面図である。図３に示すように、第１実施形態に係る半導体装置では、第１導電型（ｎ-型）のドリフト層２の上面が＜０００１＞（ｃ軸）方向、即ちＺ方向に垂直な面である。ドリフト層２の上面には第２導電型（ｐ型）のベース領域６が配置されている。ドリフト層２及びベース領域６はＳｉＣからなるエピタキシャル成長層（以下において「エピタキシャル層」と略記する。）でそれぞれ構成されている。ベース領域６の上部には、ベース領域６よりも高不純物濃度のｐ＋型のベースコンタクト領域８が選択的に設けられている。ベース領域６の上部には、ベースコンタクト領域８に接するように、ドリフト層２よりも高不純物濃度のｎ＋型の第１主領域（ソース領域）７が選択的に設けられている。
例えば、ドリフト層２の不純物濃度は２×１０15ｃｍ-3以上２×１０16ｃｍ-3以下、ベース領域６の不純物濃度は１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下である。ベースコンタクト領域８の不純物濃度は５×１０18ｃｍ-3以上５×１０20ｃｍ-3以下、ソース領域７の不純物濃度は５×１０18ｃｍ-3以上５×１０20ｃｍ-3以下である。
ソース領域７及びベース領域６の上面からベース領域６を貫通して、幅が１μｍ以下のトレンチ１０が設けられている。トレンチ１０の側面には、ソース領域７及びベース領域６が接している。トレンチ１０内部の底面及び側面にはゲート絶縁膜１１が設けられている。トレンチ１０の内部にはゲート絶縁膜１１を介してゲート電極１２が埋め込まれ、絶縁ゲート型電極構造（１１，１２）を構成する。ゲート絶縁膜１１としては、二酸化珪素膜（ＳｉＯ２膜）の他、酸窒化珪素（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、窒化珪素（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜などが採用可能である。ゲート電極１２ａの材料としては、例えば燐（Ｐ）やボロン（Ｂ）などの不純物を高不純物濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。
ドリフト層２の上部には、ドリフト層２よりも高不純物濃度のｎ型の第１電流拡散層（ＣＳＬ）３が選択的に設けられている。トレンチ１０の底部は第１電流拡散層３に達する。第１電流拡散層３は必ずしも設ける必要はない。第１電流拡散層３を設けない場合、トレンチ１０の底部はドリフト層２に達する。第１電流拡散層３の内部には、トレンチ１０の底部に接するように、ｐ＋型のゲート底部保護領域４ｂが設けられている。ベースコンタクト領域８の下方の第１電流拡散層３の内部には、ゲート底部保護領域４ｂと同じ深さで、ゲート底部保護領域４ｂから離間してｐ＋型の第１埋込領域４ａが設けられている。第１電流拡散層３の上部には、第１埋込領域４ａの上面とベース領域６の下面に接するようにｐ＋型の第２埋込領域５が設けられている。第１埋込領域４ａと第２埋込領域５とでベース底部埋込領域（４ａ，５）を構成する。第２埋込領域５も、ベースコンタクト領域８の下方に設けられる。
図３Ａに示すように、ベース底部埋込領域（４ａ，５）の第１埋込領域４ａの側面に接するように、第１電流拡散層３より高不純物濃度のｎ＋型の第２電流拡散層９が設けられる。第２電流拡散層９は、ゲート底部保護領域４ｂと対向する側面１９を有する。したがって、第２電流拡散層９の側面１９に直交する方向は、Ｙ方向、即ちｃ軸に垂直な方向となる。このように、ｃ軸に垂直な方向のｐｎ接合における、ｎ型領域の不純物濃度を選択的に上げることで、低い電界強度でアバランシェ降伏を発生させることができる。これによりアバランシェ位置を第１埋込領域４ａの側面に限定できるので、トレンチ１０の底部におけるゲート絶縁膜の破壊を防止することができる。このとき、第２電流拡散層９をベース底部埋込領域（４ａ，５）のうち第１埋込領域４ａの底部の角部に接するように設けてもよい。
図３Ｂは、図３ＡにおけるＣ－Ｃ断面から見た第１実施形態に係る半導体装置の平面図である。Ｃ－Ｃ断面において、第１埋込領域４ａ（ベース底部埋込領域）とゲート底部保護領域４ｂとはストライプ状に並んでおり、第１埋込領域４ａの側壁に選択的に第２電流拡散層９が設けられている。ここで、第１埋込領域４ａとゲート底部保護領域４ｂとをつなぐｐ＋型の接続部４４を設けてもよい。接続部４４により、ゲート底部保護領域４ｂがベース底部埋込領域（４ａ，５）を介してソース電極１５につながるので、トレンチ１０の底部のゲート絶縁膜を確実に保護することができる。このとき、接続部４４の側壁に第２電流拡散層９を設けてもよい。これにより、トレンチ１０の底部におけるゲート絶縁膜の破壊を防止する効果を高めることができる。なお、接続部４４を第２埋込領域５の深さに形成して、接続部４４の底部とゲート底部保護領域４ｂの上面とを接続してもよい。この場合、第２電流拡散層９は第１埋込領域４ａに沿ったストライプ状となる。また、接続部４４を第１埋込領域４ａと第２埋込領域５の双方に設けてもよい。さらには、第２埋込領域５の側壁にも第２電流拡散層９を設けてもよい。
ゲート電極１２の上面には層間絶縁膜１３が配置される。層間絶縁膜１３としては、硼素（Ｂ）及び燐（Ｐ）を添加したシリコン酸化膜（ＢＰＳＧ）が用いられる。しかし、層間絶縁膜１３としては、燐（Ｐ）を添加した酸化珪素膜（ＰＳＧ）、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのＳｉＯ２膜、硼素（Ｂ）を添加した酸化珪素膜（ＢＳＧ）、Ｓｉ３Ｎ４膜などでもよい。またこれらの積層膜でもよい。
層間絶縁膜１３の間に露出したソース領域７及びベースコンタクト領域８に物理的に接するようにソースコンタクト層１４が設けられる。層間絶縁膜１３及びソースコンタクト層１４を覆うように第１主電極（ソース電極）１５が設けられる。第１主電極（ソース電極）１５は、ソースコンタクト層１４を介してソース領域７及びベースコンタクト領域８に電気的に接続される。例えば、ソースコンタクト層１４がニッケルシリサイド（ＮｉＳｉｘ）膜、ソース電極１５がアルミニウム（Ａｌ）膜やアルミニウム－シリコン（Ａｌ－Ｓｉ）膜で構成できる。層間絶縁膜１３及びソースコンタクト層１４と、第１主電極（ソース電極）１５との間には、バリアメタル層（図示省略）が設けられていてもよい。バリアメタル層として窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜などが使用可能である。ソース電極１５は、ゲート表面電極（図示省略）と分離して配置されている。図示を省略するが、フィールド絶縁膜の上面に配置されたゲート電極パッド（図示省略）がゲート電極１２に電気的に接続される。
ドリフト層２の下面には、ｎ＋型の第２主領域（ドレイン領域）１が配置されている。ドレイン領域１の下面には第２主電極（ドレイン電極）１６が配置されている。ドレイン電極１６としては、例えば金（Ａｕ）からなる単層膜や、Ｔｉ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）などの金属膜を積層してもよい。また、ドレイン領域１とドレイン電極１６との間に、ドレインコンタクト層が設けられてもよい。ドレインコンタクト層は、例えばニッケルシリサイド（ＮｉＳｉｘ）膜である。
第１電流拡散層３の不純物濃度は５×１０16ｃｍ-3以上５×１０17ｃｍ-3以下で、第２電流拡散層９の不純物濃度は５×１０17ｃｍ-3以上５×１０18ｃｍ-3以下である。ベース底部埋込領域（４ａ，５）の第１埋込領域４ａ及びゲート底部保護領域４ｂは同じ不純物濃度を有し、１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下である。第２埋込領域５の不純物濃度は１×１０18ｃｍ-3以上１×１０19ｃｍ－３以下である。ドレイン領域１の不純物濃度は１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下である。
第１実施形態に係る半導体装置においては、ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成され、ドリフト層２はＳｉＣからなるエピタキシャル層（ＳｉＣ層）で構成された構造を例示する。ドレイン領域１及びドリフト層２を含む第１実施形態に係る半導体装置を構成する半導体領域はＳｉＣに限定されない。ＳｉＣの他にも、例えば窒化ガリウム（ＧａＮ）、ロンズデーライト（六方晶ダイヤモンド）又は窒化アルミニウム（ＡｌＮ）等のＳｉの禁制帯幅１．１ｅＶよりも広い六方晶系の半導体材料がそれぞれ使用可能である。室温における禁制帯幅は４Ｈ－ＳｉＣでは３．２６ｅＶ、６Ｈ－ＳｉＣでは３．０２ｅＶ、ＧａＮでは３．４ｅＶ、ダイヤモンドでは５．５ｅＶ、ＡｌＮでは６．２ｅＶの値が報告されている。本発明では禁制帯幅がシリコンよりも大きな半導体をワイドバンドギャップ半導体として定義している。
第１実施形態に係る半導体装置の動作時は、ソース電極１５をアース電位として、ドレイン電極１６に正電圧を印加し、ゲート電極１２に閾値以上の正電圧を印加すると、ベース領域６のトレンチ１０の側面側に反転層（チャネル）が形成されてオン状態となる。反転層は、ベース領域６がゲート電極１２に対向する位置に挟まれたゲート絶縁膜１１とベース領域６との界面となるトレンチ１０の側面に露出したベース領域６の表面に形成される。オン状態では、ドレイン電極１６からドレイン領域１、ドリフト層２、第１電流拡散層３、ベース領域６の反転層及びソース領域７を経由してソース電極１５へ電流が流れる。一方、ゲート電極１２に印加される電圧が閾値未満の場合、ベース領域６に反転層が形成されないため、オフ状態となり、ドレイン電極１６からソース電極１５へ電流が流れない。
第１実施形態では、図３に示すように、第２電流拡散層９が、ゲート底部保護領域４ｂと対向するベース底部埋込領域（４ａ，５）の第１埋込領域４ａの側面に接して設けられる。第２電流拡散層９は、第１電流拡散層３より高不純物濃度を有する。第１電流拡散層３に対するゲート底部保護領域４ｂの不純物濃度比は、第２電流拡散層９に対する第１埋込領域４ａの不純物濃度比より大きい。したがって、Ｙ方向において対向するゲート底部保護領域４ｂの側面より、第１埋込領域４ａの側面に接した第２電流拡散層９の側面１９の方が高電界となり、第２電流拡散層９の側面１９側でアバランシェ降伏が生じ易くなる。ここで用いた各領域の不純物濃度は、ｐ型不純物とｎ型不純物とを共に勘案した正味量の不純物濃度である。
また、非特許文献１に記載のように、六方晶系の４Ｈ－ＳｉＣにおける絶縁破壊電界は、ｃ軸に垂直方向で２．２ＭＶｃｍ-1、ｃ軸に平行方向で２．８ＭＶｃｍ-1である。図３のＹ方向がｃ軸に垂直方向で、Ｚ方向がｃ軸に平行方向である。第１電流拡散層３に接する第１埋込領域４ａの底面に比べ、第１電流拡散層３より高不純物濃度の第２電流拡散層９の側面１９の方が高電界となる。更に、絶縁破壊電界は、ｃ軸に平行な第１埋込領域４ａの底面よりｃ軸に垂直な第２電流拡散層９の側面１９の方が低い。そのため、絶縁破壊電界が低い第２電流拡散層９の側面１９側でアバランシェ降伏が生じやすい。アバランシェ降伏が起こった場合、アバランシェ電流は、図３に点線で示した第１埋込領域４ａの底面を通る経路Ｐｂではなく、図３に実線で示した第２電流拡散層９の側面１９を介して第１埋込領域４ａの内部を通る経路Ｐａに流れる。このように、第１実施形態に係る半導体装置では、絶縁破壊電界が低い第２電流拡散層９の側面１９側でアバランシェ降伏が生じ、アバランシェ電流はゲート底部保護領域４ｂを回避して流れる。そのため、ゲート絶縁膜の絶縁破壊を防止することが可能となる。
なお、後述するように、第２電流拡散層９は、第１電流拡散層３の下層となるｎイオン注入層の上面よりｎ型不純物イオンを選択的に多段イオン注入することにより、第１埋込領域４ａの側面に形成される。ベース底部埋込領域の底面に接して形成される従来の電界緩和構造では、ベース底部埋込領域の底面より深い位置にｎ型不純物のイオン注入が必要であった。それに対して、第１実施形態では、第２電流拡散層９を形成する多段イオン注入の深さは、第１埋込領域４ａの底面までの深さでよい。したがって、第２電流拡散層９形成工程におけるイオン注入装置の稼働時間を短縮でき、生産能力の改善が可能となる。
＜半導体装置の製造方法＞
次に、図４～図１５の工程断面図を用いて、第１実施形態に係るＳｉＣ半導体装置の製造方法を、トレンチゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、窒素（Ｎ）などのｎ型不純物が添加されたｎ＋型のＳｉＣ半導体基板（基板）１ｐを用意する。基板１ｐは（０００１）面である。図４に示すように、基板１ｐの上面に、ｎ-型のドリフト層２をエピタキシャル成長させる。次に、ドリフト層２の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ドリフト層２の上面側から、窒素（Ｎ）などのｎ型不純物イオンをドリフト層２に選択的に多段イオン注入する。このようにして、ドリフト層２の上部にｎ型のｎイオン注入層３ｐが形成される。
ＣＶＤ技術などにより、ｎイオン注入層３ｐの上面にＳｉＯ2からなる酸化膜を堆積する。酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜４０をイオン注入のマスクとして用いて、ｎイオン注入層３ｐにアルミニウム（Ａｌ）などのｐ型不純物イオンを多段イオン注入する。その結果、図５に示すように、ｎイオン注入層３ｐの上部にｐ＋型の第１埋込領域４ａ及びｐ＋型のゲート底部保護領域４ｂが選択的に形成される。ここで、第１埋込領域４ａとゲート底部保護領域４ｂの不純物濃度を異ならせたい場合、それぞれ別々にイオン注入すればよい。
酸化膜４０を除去後、ｎイオン注入層３ｐ、第１埋込領域４ａ及びゲート底部保護領域４ｂの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜４２をイオン注入のマスクとして用いて、第１埋込領域４ａと接するようにｎイオン注入層３ｐに窒素（Ｎ）などのｎ型不純物イオンを選択的に多段イオン注入する。その結果、図６に示すように、第１埋込領域４ａのＹ方向に直交する側面に、ｎイオン注入層３ｐより高不純物濃度のｎ＋型の第２電流拡散層９が選択的に形成される。第２電流拡散層９は、第１埋込領域４ａの側面で上面から底面に至るように形成される。
フォトレジスト膜４２を除去後、ｎイオン注入層３ｐ、第２電流拡散層９、第１埋込領域４ａ及びゲート底部保護領域４ｂの上面にｎ-型のエピタキシャル層を成長させる。エピタキシャル層の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入のマスクとして用いて、エピタキシャル層の上面側から、窒素（Ｎ）などのｎ型不純物イオンをエピタキシャル層の上部に選択的に多段イオン注入する。その結果、図７に示すように、ｎイオン注入層３ｐ、第２電流拡散層９、第１埋込領域４ａ及びゲート底部保護領域４ｂの上にｎイオン注入層５ｐが形成される。後述するように、ｎイオン注入層３ｐとｎイオン注入層５ｐは第１電流拡散層３を構成するが、ｎイオン注入層５ｐの不純物濃度はｎイオン注入層３ｐより高不純物濃度とすることが望ましい。
次に、ＣＶＤ技術などにより、ｎイオン注入層５ｐの上面にＳｉＯ2からなる酸化膜を堆積する。酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜５０をイオン注入のマスクとして用いて、ｎイオン注入層５ｐにアルミニウム（Ａｌ）などのｐ型不純物イオンを選択的に多段イオン注入する。その結果、図８に示すように、第１埋込領域４ａの上にｐ＋型の第２埋込領域５が選択的に形成される。そして、第１埋込領域４ａと第２埋込領域５とからなるベース底部埋込領域（４ａ，５）が形成される。
酸化膜５０を除去後、図９に示すように、第２埋込領域５及びｎイオン注入層５ｐの上面にｐ型のベース領域６ｐをエピタキシャル成長させる。ベース領域６ｐの表面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入のマスクとして用いて、ベース領域６ｐの上面側から、燐（Ｐ）などのｎ型不純物イオンをベース領域６ｐに選択的に多段イオン注入する。その結果、図１０に示すように、ベース領域６ｐの上部にｎ＋型のソース領域７ｐが形成される。
イオン注入用マスクとして用いたフォトレジスト膜を除去後、ソース領域７ｐの上面にＣＶＤ技術などによりＳｉＯ2からなる酸化膜を堆積する。この酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜８０をイオン注入のマスクとして用いて、ソース領域７ｐの上面側から、アルミニウム（Ａｌ）などのｐ型不純物イオンをソース領域７ｐに選択的に多段イオン注入する。その結果、図１１に示すように、ｎイオン注入層５ｐの上方のベース領域６ｐの上部にｐ＋型のベースコンタクト領域８が形成される。
イオン注入用マスクとして用いた酸化膜８０を除去後、ベースコンタクト領域８及びソース領域７ｐの上面にＣＶＤ技術などによりＳｉＯ2からなる酸化膜を堆積する。この酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜８２をエッチング用マスクとして用いて、ＩＣＰ－ＲＩＥなどのドライエッチング技術により、トレンチ１０を選択的に形成する。その結果、図１２に示すように、トレンチ１０は、ソース領域７、ベース領域６、及び第１電流拡散層３を貫通してゲート底部保護領域４ｂに達する。ｎイオン注入層３ｐとｎイオン注入層５ｐとからなるｎ型の第１電流拡散層３がドリフト層２の上面に形成される。
酸化膜８２を除去後、トレンチ１０の上面に、カーボンスパッタ技術などにより、カーボン（Ｃ）膜を成膜する。その後、熱処理を行ってイオン注入されたｎ型不純物イオン及びｐ型不純物イオンを一斉に活性化させる。カーボン膜を除去後、熱酸化法又は化学気相成長（ＣＶＤ）技術などにより、トレンチ１０の底面及び側面、並びにソース領域７及びベースコンタクト領域８の上面に、ＳｉＯ２膜などのゲート絶縁膜１１ｐを形成する。次に、図１３に示すように、ＣＶＤ技術などにより、トレンチ１０を埋めるように、燐（Ｐ）やボロン（Ｂ）などの不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）１２ｐを堆積する。
その後、フォトリソグラフィ技術及びドライエッチングにより、ポリシリコン層１２ｐの一部及びゲート絶縁膜１１ｐの一部を選択的に除去する。図１４に示すように、ゲート絶縁膜１１及びポリシリコン層からなるゲート電極１２のパターンを形成して絶縁ゲート型電極構造（１１，１２）を形成する。次に、ＣＶＤ技術などにより、ゲート電極１２及びゲート絶縁膜１１からなる絶縁ゲート型電極構造（１１，１２）の上面に絶縁膜を堆積する。この絶縁膜として、ボロン燐ガラス（ＢＰＳＧ）やＮＳＧなどが用いられる。そして、フォトリソグラフィ技術及びドライエッチング技術などにより、堆積した絶縁膜の一部を選択的に除去する。この結果、図１４に示すように、層間絶縁膜１３にソース電極コンタクトホールが開口される。図示を省略しているが、ソース電極コンタクトホールとは異なる箇所において、ゲート電極１２に接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜１３に開口される。
スパッタリング法又は蒸着法などによりＮｉ膜などの金属層を堆積して、フォトリソグラフィ技術及びＲＩＥ技術などを用いて金属層をパターニングする。その後、高速熱処理（ＲＴＡ）、例えば１０００℃程度で熱処理をすることにより、ＮｉＳｉｘ膜を形成する。その後、未反応のＮｉ膜は除去することで、図１５に示すように、ソース領域７及びベースコンタクト領域８の上面にソースコンタクト層１４を形成する。次に、スパッタリング技術などによりＴｉ膜やＴｉＮ膜などのバリアメタル層（図示省略）とＡｌ膜などの金属層とを堆積し、フォトリソグラフィ技術及びＲＩＥ技術などを用いてバリアメタル層と金属層をパターニングする。この結果、ソースコンタクト層１４と層間絶縁膜１３を被覆するように、バリアメタル層とソース電極１５との積層構造が形成される。また、ソース電極１５とゲート表面電極のパターンは分離され、ゲート表面電極は、フィールド絶縁膜（図示省略）の上に設けられた配線層（図示省略）を介してゲート電極１２に電気的に接続される。
更に、化学機械研磨（ＣＭＰ）などにより基板１ｐの下面を研磨して厚さ調整をして、ドレイン領域１を形成する。その後、スパッタリング法又は蒸着法などにより、ドレイン領域１の下面の全面にＴｉ，Ｎｉ，Ａｕなどからなるドレイン電極１６を形成する。このようにして、図３に示したトレンチゲート型半導体装置が完成する。
第１実施の形態では、図６に示すように、第２電流拡散層９は、ｎイオン注入層３ｐの上面よりｎ型不純物イオンを選択的に多段イオン注入することにより、第１埋込領域４ａの側面に形成される。ベース底部埋込領域の底面に接して形成される従来の電界緩和構造では、ベース底部埋込領域の底面より深い位置にｎ型不純物のイオン注入が必要であった。それに対して、第１実施形態では、第２電流拡散層９を形成する多段イオン注入の深さは、第１埋込領域４ａの底面までの深さでよい。したがって、第２電流拡散層９形成工程におけるイオン注入装置の稼働時間を短縮でき、生産能力の改善が可能となる。その結果、半導体装置の製造コストを低減することが可能となる。
上述のように、ゲート底部保護領域４ｂと、ベース底部埋込領域（４ａ，５）の第１埋込領域４ａとは同一の不純物濃度を有し、第２電流拡散層９が第１電流拡散層３よりも高不純物濃度を有する。しかし、ゲート底部保護領域４ｂを第１埋込領域４ａよりも高不純物濃度としてもよい。この場合、第１電流拡散層３と第２電流拡散層９とは、ほぼ同一の不純物濃度であってもよい。あるいは第２電流拡散層９を設けず、第１電流拡散層３だけ設けてもよい。第１電流拡散層３に対するゲート底部保護領域４ｂの不純物濃度比は、第２電流拡散層９又は第１電流拡散層３に対する第１埋込領域４ａの不純物濃度比より大きくすることができる。したがって、Ｙ方向において対向するゲート底部保護領域４ｂの側面より、第１埋込領域４ａの側面側の方が高電界となり、第１埋込領域４ａの側面側でアバランシェ降伏を生じ易くすることができる。ここで、不純物濃度が同一であるとは、製造ばらつきの範囲で同じであることを意味しており、１０％程度の違いを含んでいる。
また、第２電流拡散層９はベース底部埋め込領域（４ａ，５）の第１埋込領域４ａの側面に設けているが、限定されない。図１６に示すように、Ｙ方向に直交する側面１９ａを有するｎ＋型の第２電流拡散層９ａを、ベース底部埋込領域（４ａ，５）側面の全面、即ち、第１埋込領域４ａの側面から第２埋込領域５の側面にわたり連結するように設けてもよい。この場合、図８に示した第２埋込領域５の形成工程の後に、ｎイオン注入層５ｐの上面から第２埋込領域５と接するようにｎイオン注入層５ｐに窒素（Ｎ）などのｎ型不純物イオンを選択的に多段イオン注入すればよい。また、図１７に示すように、第１埋込領域４ａ底部の一部の側面だけに、Ｙ方向に直交する側面１９ｂを有するｎ＋型の第２電流拡散層９ｂを設けてもよい。側面１９ｂの面積が低減するが、電界強度は増加させることができる。あるいは、図１８に示すように、第２埋込領域５側面の全面に、Ｙ方向に直交する側面１９ｃを有するｎ＋型の第２電流拡散層９ｃを設けてもよい。また、それぞれにおいて第２電流拡散層９a～９ｃは、トレンチ長手方向（Ｘ方向）の全面に設けてもよいし、選択的に設けてもよい。
（第２実施形態）
＜半導体装置の構造＞
第２実施形態に係る半導体装置は、図１９に示すように、第１電流拡散層３の内部でベース底部埋込領域（４ａ，５）の第１埋込領域４ａの側面に接するように、第１電流拡散層３より高不純物濃度のｎ＋型の第２電流拡散層９ｄが設けられる。また、ドリフト層２の上部には、第１埋込領域４ａの底面に接するように、第１電流拡散層３より高不純物濃度のｎ＋型の第３電流拡散層２０が設けられる。第３電流拡散層２０は、第２電流拡散層９ｄに金属学的に接続される。第２電流拡散層９ｄは、ゲート底部保護領域４ｂに対向する側面１９ｄを有する。第３電流拡散層２０は、ドレイン領域１に対向する底面２１ａを有する。第２電流拡散層９ｄの側面１９ｄに直交する方向は、ｃ軸に垂直なＹ方向となる。第３電流拡散層２０の底面２１ａに直交する方向は、ｃ軸に平行なＺ方向となる。第２実施形態に係る半導体装置の他の構成は、第１実施形態と同様であるので、重複した説明を省略する。
図１９に示すように、第１埋込領域４ａの側面及び底面は第２及び第３電流拡散層９ｄ、２０で覆われている。したがって、第３電流拡散層２０を加えることにより、第１埋込領域４ａの周りの電界強度をより高くすることができる。第２電流拡散層９ｄの側面１９ｄはｃ軸に垂直な面であり、絶縁破壊電界は、ｃ軸に平行な面である第３電流拡散層２０の底面２１ａよりも低くなる。そのため、アバランシェ降伏は、絶縁破壊電界が低い第２電流拡散層９ｄの側面１９ｄ側で生じ、アバランシェ電流は、第１実施形態と同様に、第２電流拡散層９ｄの側面１９ｄを介して第１埋込領域４ａの内部を通って流れる。第２実施形態でも、アバランシェ電流はゲート底部保護領域４ｂを回避して流れるため、ゲート絶縁膜の絶縁破壊を防止することが可能となる。
＜半導体装置の製造方法＞
次に、図２０～図２３の工程断面図を用いて、第２実施形態に係るＳｉＣ半導体装置の製造方法を、トレンチゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、窒素（Ｎ）などのｎ型不純物が添加されたｎ＋型のＳｉＣ半導体基板（基板）１ｐを用意する。基板１ｐは（０００１）面である。基板１ｐの上面に、ｎ-型のドリフト層２をエピタキシャル成長させる。次に、ドリフト層２の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ドリフト層２の上面側から、窒素（Ｎ）などのｎ型不純物イオンをドリフト層２に選択的に多段イオン注入する。このようにして、ドリフト層２の上部にｎ型のｎイオン注入層３ｐが形成される。
ＣＶＤ技術などにより、ｎイオン注入層３ｐの上面にＳｉＯ2からなる酸化膜を堆積する。酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜４０及びｎイオン注入層３ｐの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜４１をイオン注入用マスクとして用いて、ｎイオン注入層３ｐの上面側から、窒素（Ｎ）などのｎ型不純物イオンをｎイオン注入層３ｐとドリフト層２との界面からドリフト層２の上部に選択的に多段イオン注入する。このようにして、図２０に示すように、ドリフト層２の上部にｎ＋型の第３電流拡散層２０が形成される。
フォトレジスト膜４１を除去後、酸化膜４０をイオン注入のマスクとして用いて、ｎイオン注入層３ｐにアルミニウム（Ａｌ）などのｐ型不純物イオンを多段イオン注入する。その結果、図２１に示すように、ｎイオン注入層３ｐの上部に、ｐ＋型の第１埋込領域４ａ及びｐ＋型のゲート底部保護領域４ｂが選択的に形成される。第１埋込領域４ａは、第３電流拡散層２０の上面に接するように形成される。
酸化膜４０を除去後、ｎイオン注入層３ｐ、第１埋込領域４ａ及びゲート底部保護領域４ｂの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜４２をイオン注入のマスクとして用いて、第１埋込領域４ａと接するようにｎイオン注入層３ｐに窒素（Ｎ）などのｎ型不純物イオンを選択的に多段イオン注入する。その結果、図２２に示すように、Ｙ方向に直交する第１埋込領域４ａの側面にｎ＋型の第２電流拡散層９ｄが選択的に形成される。第２電流拡散層９ｄは、第１埋込領域４ａの側面の全面に上面から底面に至り、第３電流拡散層２０と接続するように形成される。
フォトレジスト膜４２を除去後、ｎイオン注入層３ｐ、第２電流拡散層９、第１埋込領域４ａ及びゲート底部保護領域４ｂの上面にｎ-型のエピタキシャル層を成長させる。エピタキシャル層の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入のマスクとして用いて、エピタキシャル層の上面側から、窒素（Ｎ）などのｎ型不純物イオンをエピタキシャル層の上部に選択的に多段イオン注入する。その結果、図２３に示すように、ｎイオン注入層３ｐ、第２電流拡散層９ｄ、第１埋込領域４ａ及びゲート底部保護領域４ｂの上にｎイオン注入層５ｐが形成される。その後、図８～図１５に示した第１実施形態の製造工程と同様の工程を実施して、図１９に示したトレンチゲート型半導体装置が完成する。
第２電流拡散層９ｄは、ベース底部埋込領域（４ａ，５）の第１埋込領域４ａの側面全面に設けているが、側面の一部であってもよい。例えば、図２４に示すように、第１埋込領域４ａ底部の一部の側面だけに、Ｙ方向に直交する側面１９ｆを有するｎ＋型の第２電流拡散層９ｆを設けてもよい。また、第１埋込領域４ａの底面の全面に第３電流拡散層９ｄを設けたが、部分的に設けてもよい。この場合、第３電流拡散層９ｄの境界部分でアバランシェを起こしやすくすることができる。なお、図２４においては、ソース領域７及びベースコンタクト領域８の上側の構造は図示を省略している。第２電流拡散層９ｆは、第３電流拡散層２０に接続される。側面１９ｆの面積が低減するが、電界強度は増加させることができる。
（その他の実施形態）
上記のように、本発明の実施形態に係る絶縁ゲート型半導体装置を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
第２実施形態に係る半導体装置においては、第３電流拡散層２０を設けているが、複数の第３電流拡散層を設けてもよい。例えば、図２５及び図２６に示すように、矩形状の複数の第３電流拡散層２０ａが第１埋込領域４ａの底面に接して設けられる。複数の第３電流拡散層２０ａのそれぞれの側面１９ｇは、Ｙ方向に垂直な面である。したがって、第３電流拡散層２０の側面１９ｇにアバランシェ電流を導入することができる。
また、図２７及び図２８に示すように、帯状に延伸する２本の第３電流拡散層２０ｂを第１埋込領域４ａの底面に接して設けてもよい。第３電流拡散層２０ｂのそれぞれの側面１９ｈは、Ｙ方向に垂直な面である。したがって、第３電流拡散層２０ｂの側面１９ｈにアバランシェ電流を導入することができる。図２７では、２本の第３電流拡散層２０ｂを例示したが、第３電流拡散層２０ｂは３以上の複数であってもよい。
なお、図２５～図２８に例示した第３電流拡散層２０ａ、２０ｂのそれぞれは、図示省略した第２電流拡散層と接続されてもよい。あるいは、第３電流拡散層２０ａ、２０ｂのそれぞれだけで、第２電流拡散層は設けなくてもよい。
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成など、本発明はここでは記載していない様々な実施形態などを含むことは勿論である。例えば、ベース底部埋込領域（４ａ，５）の内部に濃度分布を持たせることにより、ベース底部埋込領域（４ａ，５）の側壁でアバランシェが起きるように設計してもよい。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…ドレイン領域（第２主領域）
１ｐ，１００…半導体基板（基板）
２…ドリフト層
３…第１電流拡散層
３ｐ、５ｐ…ｎイオン注入層
４ａ…第１埋込領域
（４ａ，５）…ベース底部埋込領域
４ｂ…ゲート底部保護領域
５…第２埋込領域
６、６ｐ…ベース領域
７、７ｐ…ソース領域（第１主領域）
８…ベースコンタクト領域
９…第２電流拡散層
１０…トレンチ
１１、１１ｐ…ゲート絶縁膜
（１１、１２）…絶縁ゲート型電極構造
１２、１２ａ…ゲート電極
１３…層間絶縁膜
１４…ソースコンタクト層
１５…ソース電極（第１主電極）
１６…ドレイン電極（第２主電極）
１９…側面
２０…第３電流拡散層
２１…底面
４０、５０、８０、８２…酸化膜
４１、４２…フォトレジスト膜
４４…接続部

Claims (11)

  1. シリコンよりもバンドギャップが広い六方晶系半導体からなる第１導電型のドリフト層と、
    前記ドリフト層の上面に設けられ、前記ドリフト層より高不純物濃度の第１導電型の第１電流拡散層と、
    前記第１電流拡散層の上面に設けられた第２導電型のベース領域と、
    前記第１電流拡散層の内部に設けられ、前記第１電流拡散層と側面及び底面が接する第２導電型のゲート底部保護領域と、
    前記第１電流拡散層の内部に前記ゲート底部保護領域と離間し、前記ベース領域の下面に接する第２導電型のベース底部埋込領域と、
    前記ベース底部埋込領域の側面に接し、前記ゲート底部保護領域と対向する側面を有する第１導電型の第２電流拡散層と、
    前記ベース領域を貫通し前記ゲート底部保護領域に達するトレンチの内部に設けられた絶縁ゲート型電極構造と、
    を備え、前記第１電流拡散層に対する前記ゲート底部保護領域の不純物濃度比が、前記第２電流拡散層に対する前記ベース底部埋込領域の不純物濃度比より大きいことを特徴とする半導体装置。
  2. 前記六方晶系半導体が、炭化珪素であり、
    前記ドリフト層の上面が、（０００１）面であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート底部保護領域と前記ベース底部埋込領域とは、同一の不純物濃度を有し、
    前記第２電流拡散層は、前記第１電流拡散層よりも高不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２電流拡散層が、前記ベース底部埋込領域の前記側面の全面に設けられることを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記第２電流拡散層は、前記ベース底部埋込領域の底部の角部に接することを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  6. 前記ベース底部埋込領域が、前記ゲート底部保護領域と同一レベルに設けられた第２導電型の第１埋込領域と、下面が前記第１埋込領域の上面に接し、上面が前記ベース領域の前記下面に接する第２導電型の第２埋込領域を有し、
    前記第２電流拡散層が、前記第１埋込領域の側面に接することを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  7. 前記ベース底部埋込領域が、前記ゲート底部保護領域と同一レベルに設けられた第２導電型の第１埋込領域と、下面が前記第１埋込領域の上面に接し、上面が前記ベース領域の前記下面に接する第２導電型の第２埋込領域を有し、
    前記第２電流拡散層が、前記第２領域の側面に接することを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  8. 前記ベース底部埋込領域の底面に接する、前記第１電流拡散層よりも高不純物濃度の第１導電型の第３電流拡散層を有することを特徴とする請求項１～７のいずれか１項に記載の半導体装置。
  9. 前記第３電流拡散層が複数あり、互いに離間して設けられることを特徴とする請求項８に記載の半導体装置。
  10. 前記ゲート底部保護領域と前記ベース底部埋込領域とを接続する第２導電型の接続部がさらに設けられ、
    前記接続部の側壁にも前記第２電流拡散層が設けられていることを特徴とする請求項１～９のいずれか１項に記載の半導体装置。
  11. 前記第１電流拡散層と前記第２電流拡散層とは、同一の不純物濃度を有し、
    前記ゲート底部保護領域は、前記ベース底部埋込領域よりも高不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62264920A (ja) 1986-05-13 1987-11-17 Toray Silicone Co Ltd シリコ−ンゴムと熱可塑性樹脂からなる複合体の製造方法
JPS6375507A (ja) 1986-09-19 1988-04-05 Toshiba Corp くぼみ穴測定方法及び装置
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JP6759563B2 (ja) * 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6617657B2 (ja) * 2016-07-29 2019-12-11 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP7081087B2 (ja) * 2017-06-02 2022-06-07 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7067021B2 (ja) * 2017-11-07 2022-05-16 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7052330B2 (ja) * 2017-12-13 2022-04-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7006280B2 (ja) 2018-01-09 2022-01-24 富士電機株式会社 半導体装置
JP2020155739A (ja) * 2019-03-22 2020-09-24 富士電機株式会社 絶縁ゲート型半導体装置

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