JP2022105889A - Ad変換回路 - Google Patents
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Abstract
【課題】消費電力や回路の構成要素をできるだけ増加させずに、積分器の出力信号範囲を小さくすることができる、デルタシグマ型のAD変換回路を提供する。【解決手段】離散時間インクリメント型のデルタシグマ型AD変換回路は、入力信号を変換範囲の中でnビットのデジタル値に変換する粗ADC(アナログ・デジタル変換器)と、入力信号からフィードバック信号を減算する減算器と、前記減算器の出力を積分する積分器と、前記積分器の出力を1ビットのデジタル値に変換する1ビットADCと、前記粗ADCからのnビットのデジタル値と前記1ビットADCからの1ビットのデジタル値を加算する加算回路と、前記加算回路の出力するデジタル信号に基づいて、(2n+1)個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するDAC(デジタル・アナログ変換器)とを備える。【選択図】図1
Description
特許法第30条第2項適用申請有り 2020年10月25日付でIEEE SENSORS 2020にて発表
本発明はAD(アナログ・デジタル)変換回路に関し、特に、デルタシグマ型AD変換回路に関する。
デルタシグマ型AD変換回路は、回路規模が小さく低消費電力であり、高精度・高分解能を実現できることから、多くの分野で利用されている。その回路構成は多くの文献に開示されており(例えば、特許文献1)、図6は、その最も基本的な構成を示すブロック図である。図2のデルタシグマ型AD変換回路は、入力端子にAD変換動作の対象となるアナログ信号(入力信号)が入力される。その回路構成は、減算器1、減算器1の出力を積算する積分器2、1ビットADC(アナログ・デジタル変換器)3、1ビットDAC(デジタル・アナログ変換器)4、及びデジタルフィルタ・デシメータ5から成り立っている。
図6のAD変換回路の動作は、次のとおりである。入力信号(アナログ信号:Vin)は入力端子から、減算器1に入力される。減算器1は、入力信号Vinからフィードバック信号を減算する。減算された信号は、積分器2に入力される。積分器2は、入力された信号を、それまでに積算されていた信号に足し合わせて、新たな積算信号Voutとして出力する。出力された信号Voutは、1ビットADC3によって1ビットのデジタル値(すなわち、1又は0)に変換される。変換されたデジタル値は、フィードバック信号を生成する1ビットDAC4及びデジタルフィルタ・デシメータ5に出力される。1ビットDAC4は、デジタル値を基にアナログ信号(フィードバック信号)を生成し、生成されたアナログ信号は、減算器1の減算側に入力される。また、デジタルフィルタ・デシメータ5に送られたデジタル値は、目的とする入力信号に対して多数繰り返される上記動作を通じて蓄積され、所定の処理によって適切なビット深度のAD変換結果として出力される。
後述のとおり、積分器2は、離散的に入力信号をサンプリングして蓄積するスイッチキャパシタ回路によって構成されることが多い。なお、スイッチキャパシタ回路は、入力が積分されて出力に現れるまでに一定の遅延が発生する。
このようなデルタシグマ型AD変換回路は、入力信号Vinを何度もサンプリングして処理を繰り返すオーバーサンプリングを行うことによって量子化誤差を抑圧することができ、かつ1ビットの回路から構成されることにより素子の製造誤差による精度の劣化が小さい。このため、高精度のAD変換に好適であるとして近年多用される傾向にある。また同時に、デルタシグマ型AD変換回路は、入力信号に含まれるノイズ成分に対してもフィルタ効果を持たせることが可能であることから、入力信号へのノイズ抑圧効果を期待して採用される例も多い。
デルタシグマ型ADCで用いられる減算器1、積分器2、DAC4は、スイッチキャパシタ回路によって、それらの機能を実現されることが多い。図7は、スイッチキャパシタ回路によってデルタシグマ型ADCの一部を構成した例である。動作は以下のように行われる。
まず、スイッチφ1がON(導通状態)に、スイッチφ2がOFF(絶縁状態)となる。この状態になることにより、容量C1は、リセット電圧Vresetと入力信号Vinで充電される。この時、容量C2は切り離された状態となるので、容量C2に保存された信号は保たれる。次に、スイッチφ2がON(導通状態)に、スイッチφ1がOFF(絶縁状態)となる。ただし、フィードバック信号である+Vref及び-Vref(Vrefは参照電圧)が接続されるスイッチφ2は、前述の1ビットADC3の出力が1の場合には+Vrefが、0の場合には-Vrefが選択されて、導通状態となる。この時、容量C1は+Vrefもしくは-Vrefで充電されることとなり、差分の電荷は容量C2へと移動する。なお、+Vref及び-Vrefは、実際には、負電圧を回路で取り扱うことを避けるため、所定の基準電圧Vcomに対して±に等間隔に離れた電圧を使うことが多い。すなわち、ADC3の出力の0,1に対応して、Vcom-Vref,Vcom+Vrefのフィードバック信号が用いられる。後述の実施形態においては、Vcom-VrefをVREFL(下限値)、Vcom+VrefをVREFH(上限値)と一般化して記述する。図3においては、説明を簡略にするため、基準電圧Vcom=0としている。ただし、基準電圧Vcomは回路の接地電圧に一致する必要はない。
C1及びC2が同一の容量を持ち、かつアンプが入力端子の電圧差を無限大倍に増幅可能でオフセットや雑音の存在しない理想的なアンプであり、寄生容量等の影響を無視できるとすると、C2を充電する電圧の変化は、接続される参照電圧が+Vrefの場合にはVin-Vref に、接続される参照電圧が-Vrefの場合にはVin+Vref となる。すなわち、入力信号からフィードバックされた信号が減算された信号が積分されて、出力信号Voutとして出力されることとなる。
Resetと示されたスイッチは、動作開始前に積分器2を初期化するために用いられる。このスイッチが導通状態になることにより、容量C2は短絡してチャージを放出し、積分器2の出力は、リセット電圧Vresetに一致する。なお、このリセット電圧Vresetは、この後段の1ビットADC3の判定基準の電圧となる。ここでは、説明を簡略にするため、リセット電圧Vreset=0とする。
積分器2において加算される信号はVin-VrefもしくはVin+Vrefであることから、積分値が発散しない条件は、これら加算される信号が正負の値を取り得ることである。したがって、回路が安定して動作する条件は、-Vref≦Vin≦+Vref となる。なお、Vref及び-Vrefは、前述の通り所定の基準電圧(Vcom)に対して±に等間隔に離れた参照電圧を意味しており、基準電圧は回路の接地電圧と一致する必要はない。また、-Vrefから+Vrefが、アナログ信号をデジタル化する変換範囲となる。
この時、積分器2の出力Voutの取り得る電圧範囲は、-2Vref≦Vout≦+2Vref(正確には、-2Vref+Vreset≦Vout≦+2Vref+Vreset。ここではVreset=0としている。)と、入力電圧範囲の2倍になる。積分器2はアンプを含んでいることから、Voutの範囲は、アンプが正常に動作する範囲に収まる必要がある。このため、Voutはより狭い範囲に収まることが望ましい。したがって、Vinの範囲をできるだけ大きく保ちながらVoutの範囲を小さく抑えることが、かねてより求められてきた。
この課題を解決する手段として、フィードフォワード法が提案されている(非特許文献1)。図8は、フィードフォワード法の回路構成を示すブロック図である。図8の回路は、図6の基本的な回路構成と比較して、加算回路6が追加されている。フィードフォワード法は、入力信号Vinを積分器2の出力に加算する加算回路6を設けて、その出力を1ビットADC3に入力する手法である。
図8の回路では、n回目の信号処理を行う際に、積分器2が保持している前回までの出力Vout(n-1)に、入力電圧Vin(n)が加算され、Vout(n-1)+Vin(n)が1ビットADC3に入力される。1ビットADC3の判定基準は、リセット電圧Vresetであり、ここではVreset=0Vとする。すなわち、Vout(n-1)+Vin(n)が判定基準の電圧(0V)以上のとき、1ビットADC3は出力1となり、減算器1から積分器2には、Vin(n)-Vrefが出力される。よって、積分器2の出力Vout(n-1)+Vin(n)-Vrefは、-Vrefと+Vrefの間の値となる。同様に、Vout(n-1)+Vin(n)が判定基準の電圧(0V)より小さいとき、1ビットADC3は出力0となり、減算器1から積分器2には、Vin(n)+Vrefが出力される。よって、積分器2の出力Vout(n-1)+Vin(n)+Vrefは、やはり-Vrefと+Vrefの間の値となる。したがって、どちらの場合も、積分器2の出力Voutは、-Vrefと+Vrefの間の値となる。
このように、フィードフォワード法を用いることにより、フィードバックの精度が高まり、積分器2の出力範囲は、-Vref≦Vout≦+Vref となり、フィードフォワード法を用いない場合の半分に出力範囲を抑えることが可能となる。
J.Silva, et.al. "Wideband low-distortion delta-sigma ADC topology", Electronics Letters, Vol.37 No.12, (2001), (DOI:10.1049/el:20010542)
しかしながら、フィードフォワード法は、出力電圧範囲を抑制できるが、アナログ信号を加算する回路6が必要となる。アナログ信号の加算回路6にはアンプを用いる方式と、スイッチと容量による分圧を用いる方法がある。しかし、アンプを用いる方式では、アンプの消費電力が必要となる点が課題であった。また、スイッチと容量を用いる方法では、容量のために回路面積が大きくなる点、入力信号に対する負荷が増加して信号振幅が減少する点などが課題であった。
従って、上記のような問題点に鑑みてなされた本発明の目的は、消費電力及び回路の構成要素をできるだけ増加させずに、積分器の出力信号範囲を小さくすることができる、デルタシグマ型のAD変換回路を提供することにある。
上記課題を解決するために本発明に係るAD変換回路は、離散時間インクリメント型のデルタシグマ型AD変換回路であって、入力信号を変換範囲の中でnビットのデジタル値に変換する粗ADC(アナログ・デジタル変換器)と、入力信号からフィードバック信号を減算する減算器と、前記減算器の出力を積分する積分器と、前記積分器の出力を1ビットのデジタル値に変換する1ビットADCと、前記粗ADCからのnビットのデジタル値と前記1ビットADCからの1ビットのデジタル値を加算する加算回路と、前記加算回路の出力するデジタル信号に基づいて、(2n+1)個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するDAC(デジタル・アナログ変換器)とを備えることを特徴とする。
上記課題を解決するために本発明に係るAD変換回路は、離散時間インクリメント型のデルタシグマ型AD変換回路であって、入力信号を変換範囲の中でnビットのデジタル値に変換する粗ADC(アナログ・デジタル変換器)と、入力信号からフィードバック信号を減算する減算器と、前記減算器の出力を積分する積分器と、前記積分器の出力を1ビットのデジタル値に変換する1ビットADCと、前記粗ADCからのnビットのデジタル値に、前記1ビットADCの出力値をk倍(kは2以上の自然数)して加算する加算回路と、前記加算回路の出力するデジタル信号に基づいて、(2n+k)個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するDAC(デジタル・アナログ変換器)とを備えることを特徴とする。
また、前記AD変換回路は、k=2とすることが望ましい。
また、前記AD変換回路は、さらに、前記加算回路の出力するデジタル信号から、所定のビット深度のAD変換結果を生成するデジタルフィルタ・デシメータを備えることが望ましい。
また、前記AD変換回路は、前記デジタルフィルタ・デシメータが、リセット動作以降前記加算回路の出力するデジタル信号を加算していき合計値を出力するカウンタ回路で構成されることが望ましい。
本発明におけるAD変換回路によれば、消費電力及び回路の構成要素をできるだけ増加させずに、積分器の出力信号範囲を小さくすることができる。
以下、本発明の実施の形態について、図面を用いて説明する。
(第1実施形態)
図1は、第1実施形態のAD変換回路の回路構成の一例を示すブロック図である。本発明のAD変換回路は、積分器を1個用いる一次のAD変換回路であり、また、離散的に入力信号をサンプリングして積分処理し、AD変換処理後に積分器等の回路をリセットする離散時間インクリメント型のデルタシグマ型AD変換回路である。
図1は、第1実施形態のAD変換回路の回路構成の一例を示すブロック図である。本発明のAD変換回路は、積分器を1個用いる一次のAD変換回路であり、また、離散的に入力信号をサンプリングして積分処理し、AD変換処理後に積分器等の回路をリセットする離散時間インクリメント型のデルタシグマ型AD変換回路である。
第1実施形態におけるAD変換回路は、減算器1、積分器2,1ビットADC3、粗ADC10、加算回路(加算器)11、DAC12、及びデジタルフィルタ・デシメータ5を備えている。
本実施形態の回路構成は、図6に示す従来の構成に対して、nビット(nは所定の自然数)の粗ADC10と加算回路11が追加されており、さらに、図6では1ビットDAC4であった構成要素が、nビット+1諧調、すなわち(2n+1)諧調のDAC12へと変更されている。図1のAD変換回路の各構成要素の動作は、次のとおりである。
入力端子に接続される減算器1には、AD変換動作の対象となる入力信号(アナログ信号:Vin)が入力される。入力信号の変換範囲(入力信号レンジ)は、上限値をVREFH、下限値をVREFLとした電圧範囲である。減算器1は、入力信号Vinからフィードバック信号Vdacを減算する。後述のとおり、フィードバック信号Vdacは、入力信号の変換範囲と同じく、上限値をVREFH、下限値をVREFLとした電圧範囲をnビット+1諧調、すなわち(2n+1)諧調でアナログ化した電圧である。減算器1は、減算結果を積分器2に出力する。
積分器2は、減算器1の出力をそれまでの積分結果に足し合わせていき、その結果を出力電圧Voutとして、1ビットADC3へ出力する。
1ビットADC3は、積分器2の出力電圧Voutを量子化し、1ビットのデジタル値(1又は0)に変換するADCである。具体的には、1ビットADC3は、積分器2の出力電圧Voutを判定基準であるリセット電圧Vreset(判定基準電圧ということがある)と比較し、出力電圧Voutが判定基準電圧より大きい場合は1、判定基準電圧より小さい場合は0を、1ビットのデジタル出力Doutとして、積分動作の度に加算回路11へ出力する。1ビットADC3の判定基準電圧(リセット電圧Vreset)は、入力側の基準電圧Vcomと独立に設定することが可能である。
粗ADC10は、入力信号Vinを粗くAD変換する回路である。粗ADC10は、入力信号Vinを、VREFHとVREFLを変換の上限値及び下限値として、直接nビット(nは所定の自然数)のデジタル値に変換し、加算回路11に、nビットのデジタル信号Dinを出力する。粗ADC10は、デルタシグマAD変換回路とは異なる、例えば、フラッシュADC等の変換速度が速いAD変換回路で構成される。
加算回路11は、粗ADCのnビットの出力値Dinと1ビットADCの出力値Doutを加算処理し、加算した結果のデジタル値Ddac(=Din+Dout)を出力する。
DAC12は、入力されたデジタル値Ddacに基づいて、nビット+1諧調、つまり(2n+1)諧調のアナログ値(アナログ電圧)Vdacを出力する。すなわち、DAC12は、変換範囲の上限値VREFHと下限値VREFLを均等に分割した(2n+1)個の電圧の何れかであるVdacを、入力信号Vinに対応するDdacに従って出力する。アナログ出力電圧Vdacは、フィードバック信号として、減算器1の減算側に出力される。なお、この上限値VREFHと下限値VREFLは、前述した基準電圧Vcomに対して±に等間隔に離れたVcom+VrefとVcom-Vrefに対応しており、フィードバック信号の上限値と下限値であるとともに、アナログ信号の入力信号レンジの上限値と下限値でもある。
デジタルフィルタ・デシメータ5は、加算回路8の出力であるデジタル値を、多数回繰り返される処理動作の間蓄積し、所定の処理(例えば、加算処理)を行って、入力信号Vinに対する所定のビット深度のAD変換結果を出力する。デジタルフィルタ・デシメータ5は、例えば、カウンタ回路で構成することができる。カウンタ回路は、リセット動作以降、加算回路8の出力するデジタル信号を加算していき合計値を出力する。この合計値は、AD変換回路の出力(入力されたアナログ信号のAD変換結果)とすることができる。
本実施形態の回路の動作は、以下のように説明される。図2は、入力信号Vinがn+mビットのデジタル信号に変換される過程を説明する図である。
積分器2及びデシメータ5を含むAD変換回路のリセットは、従来と同様に行われる。入力信号Vinは、減算器1及び粗ADC10に入力される。粗ADC10は、入力信号Vinをnビットのデジタル値Dinに変換する。nビットのデジタル信号Dinは、加算回路11に入力される。図2では、例えば、n=3とし、入力信号Vinがデジタル値Din=5[3ビットであるから、0~7のいずれか]に変換される。すなわち、粗ADC10は、入力信号Vinが、3ビットにおける5と6の間にあることを判定する。
一方、減算器1は、入力信号Vinからフィードバック信号Vdacを減算し、減算された信号は積分器2に入力される。積分器2及び1ビットADC3は従来と同様の構成である。積分器2は、減算器1の出力をそれまでの積算結果に加える積分処理を行い、その結果を出力電圧Voutとして出力する。積分器2の出力Voutは、1ビットADC3で1ビットのデジタル値(0又は1)に変換される。1ビットADC3からは、デジタル信号であるDout(1ビット)が、積分動作の度に加算回路11へ出力される。
Din(nビット)とDout(1ビット)は、加算回路11において加算処理される。加算回路11からDAC12及びデジタルフィルタ・デシメータ5に、加算結果のデジタル値Ddac(=Din+Dout)が渡される。Doutは0又は1であるから、Ddacは、Din又はDin+1のどちらかの値となる。したがって、DAC12は入力信号に対する変換範囲の上限値VREFHと下限値VREFLを等分割した2n+1個の電圧の何れかであるVdacをDdacに従って出力する。
図2では、Din=5であるから、DAC12は、Ddac(=5+Dout)に基づいて、上限値VREFHと下限値VREFLを等分割した9個の電圧諧調のうちの6番目のレベル又は7番目のレベルの電圧値をVdacとして出力する(Ddac=0が下限値VREFLである1番目のレベルに対応し、Ddac=8が上限値VREFHである9番目のレベルに対応する)。減算器1において、入力信号VinからVdac(ここでは、6番目のレベル又は7番目のレベルの電圧値)が減算されるから、積分器2への入力電圧は、従来の電圧振幅(-Vrefから+Vref)と比較して、1/8の電圧振幅となる。よって、積分器2の出力電圧の振幅も、従来と比較して1/8の電圧振幅となる。
また、減算器1と積分器2と1ビットADC3とDAC12を備えるループ処理は、DAC12から出力される2つのフィードバック信号の電圧間において、デルタシグマAD変換処理を行う。よって、デジタルフィルタ・デシメータ5は、Dout(1ビット)の出力に基づいて、2m回の処理動作で、DAC12から出力される2つのフィードバック電圧間をmビットに変換する。図2では、n(=3)ビットの5と6に対応する2つのレベルの電圧間をmビットに変換する。したがって、デジタルフィルタ・デシメータ5は、Ddac(=Din+Dout)が入力されるから、2m回の積算処理(加算処理)を行うことにより、n+mビットのデジタル信号を生成することができる。
本実施形態により、量子化誤差は、従来の1/2nに減少できる。また、積分器2の入力範囲が1/2nになることから、積分器2の出力範囲も、図6に示す従来技術に比較して1/2nに小さくすることが可能となる。また、出力ビット数に関しても、粗ADCでnビットの変換を行った結果との量子化誤差に対し、さらに1ビットのデルタシグマ変調を行う形となる。よって、2m回の積分動作後に、1ビットADCからの出力mビットと、粗ADCからのnビット信号を組み合わせてn+mビットの信号を得ることができる。したがって、本発明は、従来手法と比較してより多ビットの信号を同じ積算回数で出力する事が可能となる。
(第2実施形態)
図3は、第2実施形態のAD変換回路の回路構成の一例を示すブロック図である。第2実施形態のAD変換回路も、一次の離散時間インクリメント型のデルタシグマ型AD変換回路であり、その基本回路構成は第1実施形態と同じである。
図3は、第2実施形態のAD変換回路の回路構成の一例を示すブロック図である。第2実施形態のAD変換回路も、一次の離散時間インクリメント型のデルタシグマ型AD変換回路であり、その基本回路構成は第1実施形態と同じである。
第2実施形態におけるAD変換回路は、減算器1、積分器2,1ビットADC3、粗ADC10、加算回路(加算器)13、DAC14、及びデジタルフィルタ・デシメータ5を備えている。そして、第2実施形態は、加算回路13が、デジタル値Ddac=Din+Dout×2を出力すること、及び、DAC14が、nビット+2諧調、すなわち(2n+2)諧調のアナログ電圧を出力することが、図1の第1実施形態と異なっている。
本実施形態は、第1の実施形態と比較して、積分器2に用いられるアンプの有限ゲイン誤差や、粗ADC10のオフセット誤差に対して、回路の動作をより頑健にするための変更を加えたものである。アンプの有限ゲイン誤差は、アンプのゲインが理想的には無限大であるのに対して実際には有限のゲインであることから発生する誤差であり、積分器2の出力を理想値より基準電圧0に近づける方向に誤差を発生する。この誤差は積分器2で積算動作を行うたびに発生する。従来技術では、入力信号がDAC14の出力電圧と等しい値である場合には、積算動作によりVoutの変動が発生しないために、Vinが変動の極めて小さい信号である場合には、積算の度に同一の方向へ誤差が蓄積していき、多数の積算動作を行った後には無視できない誤差が蓄積される。
また、粗ADC10若しくはDAC14のオフセット誤差に起因して、粗ADC10の判定基準とDAC14の出力レベルとの間にオフセット性の差異が発生する場合には、積分器2に入力される信号を所定の範囲(±Vref/2n以内)に収めることができず、デルタシグマ回路の安定性を損なうおそれがある。
これらに対応するために、図3の構成においては、DAC14は、nビット+2諧調、つまり(2n+2)諧調のアナログ値(アナログ電圧)Vdacを出力する。すなわち、DAC14が、変換範囲の上限値VREFHと下限値VREFLを均等に分割した(2n+2)個の電圧の何れかであるVdacを出力するように、構成されている。また、そのために、DAC14に入力されるデジタル信号Ddacは、加算回路13において、Ddac=Din+Dout×2の式に従って生成される。他の構成である、減算器1、積分器2,1ビットADC3、粗ADC10、及びデジタルフィルタ・デシメータ5については、第1実施形態と同じである。
本実施形態の回路の動作は、以下のように説明される。図4は、入力信号Vinがn+m-1ビットのデジタル信号に変換される過程を説明する図である。
積分器2及びデシメータ5を含むAD変換回路のリセットは、従来と同様に行われる。入力信号Vinは、減算器1及び粗ADC10に入力される。粗ADC10は、入力信号Vinを、VREFHとVREFLを変換の上限値及び下限値として、nビットのデジタル値Dinに変換する。nビットのデジタル信号Dinは、加算回路13に入力される。図4では、例えば、n=3とし、入力信号Vinがデジタル値Din=5[3ビットであるから、0~7のいずれか]に変換される。
一方、減算器1は、入力信号Vinからフィードバック信号Vdacを減算し、減算された信号は積分器2に入力される。積分器2及び1ビットADC3は従来と同様の構成である。積分器2は、減算器1の出力をそれまでの積算結果に加える積分処理を行い、その結果を出力電圧Voutとして出力する。積分器2の出力Voutは、1ビットADC3で1ビットのデジタル値(0又は1)に変換される。1ビットADC3からは、デジタル信号であるDout(1ビット)が、積分動作の度に加算回路13へ出力される。
加算回路13は、粗ADCからのnビットのデジタル値Din(nビット)に、1ビットADCの出力値Dout(1ビット)を2倍した値を加算する。加算回路13からDAC14及びデジタルフィルタ・デシメータ5に、加算結果のデジタル値Ddac(=Din+Dout×2)が渡される。Doutは0又は1であるから、Ddacは、Din又はDin+2のどちらかの値となる。
DAC14は、入力信号に対する変換範囲の上限値VREFHと下限値VREFLを等分割した2n+2個の電圧の何れかであるVdacを、Ddacに従って出力する。図4では、Din=5であるから、DAC14は、Ddac(=5+Dout×2)に基づいて、上限値VREFHと下限値VREFLを等分割した10個の電圧諧調のうちの6番目のレベル又は8番目のレベルの電圧値をVdacとして出力する(Ddac=0が下限値VREFLである1番目のレベルに対応し、Ddac=9が上限値VREFHである10番目のレベルに対応する)。減算器1において、入力信号VinからVdac(ここでは、10個の諧調の6番目のレベル又は8番目のレベルの電圧値)が減算されるから、積分器2への入力電圧は、従来の電圧振幅(-Vrefから+Vref)と比較して、2/9の電圧振幅となる。よって、積分器2の出力電圧の振幅も、従来と比較して2/9の電圧振幅となる。
さらに、Vdacは、10諧調の2目盛りに相当する参照電圧を出力することから、8諧調の1目盛りよりも電圧幅が広く、冗長性を有している。入力信号が8諧調の出力電圧のいずれかと等しい値である場合でも、入力信号Vinが2つの参照電圧(2目盛り分の電圧幅)の間に位置し、Voutが正負の値をとるから、誤差が蓄積することはない。
また、デジタルフィルタ・デシメータ5は、Dout(1ビット)の出力に基づいて、2m回の処理動作で、DAC14から出力される2つのフィードバック信号の電圧間をmビットに変換する。図4では、10諧調のうちの6番目のレベル又は8番目のレベルの電圧間をmビットに変換する。本実施形態では、2つの参照電圧(フィードバック信号電圧)は、Vdacの諧調の2目盛り分であるから、第1実施形態と比較して1ビット分が失われている。したがって、デジタルフィルタ・デシメータ5は、粗ADCからのDin(nビット)と、2目盛りをmビットに変換するDoutが入力されるから、2m回の積算処理(加算処理)を行うことにより、n+m-1ビットのデジタル信号を生成することができる。
第2実施形態は、第1実施形態における効果に加えて、上記の構成をとることにより、Vdacは粗ADC10が判定する入力信号のレンジに対して、上下方向の両側に冗長性を付加した値を出力することとなる。よって、Voutは積算動作の前後で同じ値を取り続ける事が回避され、有限ゲイン誤差の影響は平均化されることによってその影響を抑えることが可能となる。また、オフセット誤差が発生した場合においても、冗長性が存在するために、積分器の安定性が損なわれるおそれが小さくなる。
一方で、第2実施形態では、積分器2の出力範囲は従来の1/2n-1 となり、図1に示す第1実施形態の構成の2倍のレンジが必要となる。また、2m回の積分動作後に出力可能なビット数は、n+m-1ビットとなり、階調に関しても図1の例に比較すると1ビット損なわれる。
(第3実施形態)
図5は、第3実施形態のAD変換回路の回路構成の一例を示すブロック図である。第3実施形態は、第2実施形態の冗長性の概念を一般化したものである。第3実施形態のAD変換回路も、一次の離散時間インクリメント型のデルタシグマ型AD変換回路であり、その基本回路構成は第1及び第2の実施形態と同じである。
図5は、第3実施形態のAD変換回路の回路構成の一例を示すブロック図である。第3実施形態は、第2実施形態の冗長性の概念を一般化したものである。第3実施形態のAD変換回路も、一次の離散時間インクリメント型のデルタシグマ型AD変換回路であり、その基本回路構成は第1及び第2の実施形態と同じである。
第3実施形態におけるAD変換回路は、減算器1、積分器2,1ビットADC3、粗ADC10、加算回路(加算器)15、DAC16、及びデジタルフィルタ・デシメータ5を備えている。そして、第3実施形態は、加算回路15が、デジタル値Ddac=Din+Dout×k(ただしkは自然数)を出力すること、及び、DAC16が、粗ADCの階調であるnビットに、さらにk個の階調を付け加えた(nビット+k)諧調、すなわち(2n+k)階調のアナログ電圧を出力することが、第1及び第2の実施形態と異なっている。
本実施形態の回路の動作は、以下のように説明される。なお、第1及び第2の実施形態と同じ内容は、説明を簡略化する。
入力信号Vinは、減算器1及び粗ADC10に入力される。粗ADC10は、入力信号Vinをnビットのデジタル値Dinに変換する。nビットのデジタル信号Dinは、加算回路15に入力される。
減算器1は、入力信号Vinからフィードバック信号Vdacを減算し、減算された信号は積分器2に入力される。積分器2は、減算器1の出力をそれまでの積算結果に加える積分処理を行い、その結果を出力電圧Voutとして出力する。積分器2の出力Voutは、1ビットADC3で1ビットのデジタル信号Dout(0又は1)に変換される。1ビットのデジタル信号Doutは、積分動作の度に加算回路15に入力される。
加算回路15は、nビットのデジタル値Din(nビット)に、1ビットADCの出力値Dout(1ビット)をk倍した値を加算する。加算回路15からDAC16及びデジタルフィルタ・デシメータ5に、加算結果のデジタル値Ddac(=Din+Dout×k)が渡される。Doutは0又は1であるから、Ddacは、Din又はDin+kのどちらかの値となる。したがって、DAC16は入力信号に対する変換範囲の上限値VREFHと下限値VREFLを均等に分割した(2n+k)個の電圧の何れかであるVdacをDdacに従って出力する。
また、デジタルフィルタ・デシメータ5は、Dout(1ビット)の出力に基づいて、2m回の処理動作で、DAC16から出力される2つのフィードバック信号の電圧間をmビットに変換する。本実施形態では、2つの参照電圧(フィードバック信号電圧)は、Vdacの(2n+k)諧調のk目盛り分である。したがって、デジタルフィルタ・デシメータ5は、粗ADCからのDin(nビット)と、k目盛りをmビットに変換するDoutが入力されるから、n+m-log2(k)ビットのデジタル信号を生成することができる。
一般的には、kが大きくなるほど、系が持つことの可能な冗長性の幅が大きくなる代わりに、積分動作あたり出力可能な階調が小さくなる。なお、DAC16の生成する(2n+k)階調のアナログ出力値Vdacは、入力信号レンジであるVREFLからVREFHを等間隔に分割したものを前提とするが、粗ADC10に対して上下の両側に冗長性を持たせることの可能な範囲で、調整しても良い。
上記の実施の形態では、AD変換回路の構成と動作について説明したが、本発明はこれに限らず、アナログ信号をデジタル信号に変換する変換方法として構成されてもよい。すなわち、図1のデータの流れに従って、本発明は、入力信号を変換範囲の中でnビットのデジタル値に変換する工程と、入力信号からフィードバック信号を減算する工程と、減算した値を積分する工程と、積分した値を量子化する工程と、nビットのデジタル値と積分動作毎に量子化した値とを加算する工程と、加算したデジタル値をnビットの諧調に変換範囲を分割したフィードバック信号に変換する工程とを含み、これを繰り返して入力信号をデジタル信号に変換する方法として構成されても良い。
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形又は変更が可能である。例えば、実施形態に記載の各ブロック、各ステップ等に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の構成ブロック、ステップ等を1つに組み合わせたり、或いは分割したりすることが可能である。
1 減算器
2 積分器
3 1ビットADC
4 1ビットDAC
5 デジタルフィルタ・デシメータ
6 加算回路
10 粗ADC
11 加算回路
12 DAC
13 加算回路
14 DAC
15 加算回路
16 DAC
2 積分器
3 1ビットADC
4 1ビットDAC
5 デジタルフィルタ・デシメータ
6 加算回路
10 粗ADC
11 加算回路
12 DAC
13 加算回路
14 DAC
15 加算回路
16 DAC
Claims (5)
- 離散時間インクリメント型のデルタシグマ型AD変換回路であって、
入力信号を変換範囲の中でnビットのデジタル値に変換する粗ADC(アナログ・デジタル変換器)と、
入力信号からフィードバック信号を減算する減算器と、
前記減算器の出力を積分する積分器と、
前記積分器の出力を1ビットのデジタル値に変換する1ビットADCと、
前記粗ADCからのnビットのデジタル値と前記1ビットADCからの1ビットのデジタル値を加算する加算回路と、
前記加算回路の出力するデジタル信号に基づいて、(2n+1)個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するDAC(デジタル・アナログ変換器)と
を備える、AD変換回路。 - 離散時間インクリメント型のデルタシグマ型AD変換回路であって、
入力信号を変換範囲の中でnビットのデジタル値に変換する粗ADC(アナログ・デジタル変換器)と、
入力信号からフィードバック信号を減算する減算器と、
前記減算器の出力を積分する積分器と、
前記積分器の出力を1ビットのデジタル値に変換する1ビットADCと、
前記粗ADCからのnビットのデジタル値に、前記1ビットADCの出力値をk倍(kは2以上の自然数)して加算する加算回路と、
前記加算回路の出力するデジタル信号に基づいて、(2n+k)個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するDAC(デジタル・アナログ変換器)と
を備える、AD変換回路。 - 請求項2に記載のAD変換回路において、
k=2とする、AD変換回路。 - 請求項1乃至3のいずれか一項に記載のAD変換回路において
さらに、前記加算回路の出力するデジタル信号から、所定のビット深度のAD変換結果を生成するデジタルフィルタ・デシメータを備える、AD変換回路。 - 請求項4に記載のAD変換回路において
前記デジタルフィルタ・デシメータが、リセット動作以降前記加算回路の出力するデジタル信号を加算していき合計値を出力するカウンタ回路で構成される、AD変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021000493A JP2022105889A (ja) | 2021-01-05 | 2021-01-05 | Ad変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2021000493A JP2022105889A (ja) | 2021-01-05 | 2021-01-05 | Ad変換回路 |
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Publication Number | Publication Date |
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ID=82365554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2021000493A Pending JP2022105889A (ja) | 2021-01-05 | 2021-01-05 | Ad変換回路 |
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Country | Link |
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JP (1) | JP2022105889A (ja) |
-
2021
- 2021-01-05 JP JP2021000493A patent/JP2022105889A/ja active Pending
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