JP2022086116A - 固体撮像素子、固体撮像素子の制御方法、および、撮像装置 - Google Patents
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Abstract
【課題】画素加算を行う固体撮像素子において、画質を向上させる。【解決手段】画素アレイ部には、各々がアナログ信号を生成する複数の画素が配列される。複数のアナログデジタル変換器の各々がアナログ信号をデジタル信号に変換する。切替部は、所定の高階調モードが設定された場合には複数の画素のうち加算対象の画素のアナログ信号を複数のアナログデジタル変換器に供給する。論理回路は、高階調モードが設定された場合には複数のアナログデジタル変換器のそれぞれにより生成されたデジタル信号を加算する。【選択図】図13
Description
本技術は、固体撮像素子に関する。詳しくは、列ごとにADC(Analog to Digital Converter)を配置した固体撮像素子、固体撮像素子の制御方法、および、撮像装置に関する。
従来より、固体撮像素子などにおいては、列ごとにADCを配置して行ごとにAD(Analog to Digital)変換を行うカラムADC方式が広く用いられている。例えば、特定のモードが設定された際に、カラムADC方式により生成した複数の画素データを加算する固体撮像素子が提案されている(例えば、特許文献1参照。)。
上述の従来技術では、画素加算により、階調ビット数の拡張を図っている。しかしながら、上述の固体撮像素子では、互いにアドレスの異なる複数の画素データを加算するため、画像データの解像度が低下し、その結果、画質が低下するおそれがある。
本技術はこのような状況に鑑みて生み出されたものであり、画素加算を行う固体撮像素子において、画質を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、所定の高階調モードが設定された場合には上記複数の画素のうち加算対象の画素の上記アナログ信号を上記複数のアナログデジタル変換器に供給する切替部と、上記高階調モードが設定された場合には上記複数のアナログデジタル変換器のそれぞれにより生成された上記デジタル信号を加算する論理回路とを具備する固体撮像素子、および、その制御方法である。これにより、画像データの画質が向上するという作用をもたらす。
また、この第1の側面において、所定数の負荷MOSトランジスタをさらに具備し、上記画素アレイ部には、所定数の垂直信号線が配線され、上記複数の画素のそれぞれは、上記所定数の垂直信号線のいずれかに接続され、上記垂直信号線のそれぞれに上記負荷MOSトランジスタが接続され、上記高階調モードが設定された場合には上記加算対象の画素が接続された上記垂直信号線に対応する負荷MOSトランジスタがオン状態に移行し、上記加算対象の画素が接続されない上記垂直信号線に対応する負荷MOSトランジスタがオフ状態に移行してもよい。これにより、消費電力が低減するという作用をもたらす。
また、この第1の側面において、上記切替部は、第1切替部および第2切替部を含み、上記複数のアナログデジタル変換器は、複数の第1アナログデジタル変換器と複数の第2アナログデジタル変換器とを含み、上記第1切替部は、上記高階調モードが設定された場合には上記加算対象の画素の上記アナログ信号を上記複数の第1アナログデジタル変換器に供給し、上記第2切替部は、上記高階調モードが設定された場合には上記加算対象の画素の上記アナログ信号を上記複数の第2アナログデジタル変換器に供給してもよい。これにより、階調が向上するという作用をもたらす。
また、この第1の側面において、上記画素アレイ部は、所定数の共有ブロックに分割され、上記共有ブロックのそれぞれには浮遊拡散層を共有する複数の画素が配列されてもよい。これにより、回路規模が削減されるという作用をもたらす。
また、この第1の側面において、上記複数の画素はベイヤー配列により配列されてもよい。これにより、ベイヤー配列の画像データの画質が向上するという作用をもたらす。
また、この第1の側面において、上記共有ブロック内の上記複数の画素は、同一色の可視光を光電変換し、上記高階調モードが設定された場合には上記共有ブロック内の画素の全てが駆動して上記アナログ信号を生成し、上記高階調モードが設定されない場合には上記共有ブロック内の画素の一部が駆動して上記アナログ信号を生成してもよい。これにより、アナログ加算およびデジタル加算が実行されるという作用をもたらす。
また、この第1の側面において、上記共有ブロック内の画素数は2つであり、上記複数の画素のそれぞれの形状は、長方形であってもよい。これにより、アナログ加算およびデジタル加算が実行されるという作用をもたらす。
また、この第1の側面において、上記共有ブロック内の画素数は4つであり、上記複数の画素はクワッドベイヤー配列により配列されてもよい。これにより、アナログ加算およびデジタル加算が実行されるという作用をもたらす。
また、本技術の第2の側面は、各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、所定の高階調モードが設定された場合には上記複数の画素のうち加算対象の画素の上記アナログ信号を上記複数のアナログデジタル変換器に供給する切替部と、上記高階調モードが設定された場合には上記複数のアナログデジタル変換器のそれぞれにより生成された上記デジタル信号を加算する信号処理回路とを具備する撮像装置である。これにより、撮像装置の撮像した画像データの画質が向上するという作用をもたらす。
以下、本技術を実施するための形態(以下、実施の形態と称する)について説明する。説明は以下の順序により行う。
1.第1の実施の形態(複数のデジタル信号を加算する例)
2.第2の実施の形態(負荷MOSトランジスタの一部をオン状態にし、複数のデジタル信号を加算する例)
3.第3の実施の形態(切替部およびAD変換部を削減し、複数のデジタル信号を加算する例)
4.第4の実施の形態(固体撮像素子の外部で複数のデジタル信号を加算する例)
5.第5の実施の形態(長方形の画素を配列し、複数のデジタル信号を加算する例)
6.第6の実施の形態(クワッドベイヤー配列において複数のデジタル信号を加算する例)
7.移動体への応用例
1.第1の実施の形態(複数のデジタル信号を加算する例)
2.第2の実施の形態(負荷MOSトランジスタの一部をオン状態にし、複数のデジタル信号を加算する例)
3.第3の実施の形態(切替部およびAD変換部を削減し、複数のデジタル信号を加算する例)
4.第4の実施の形態(固体撮像素子の外部で複数のデジタル信号を加算する例)
5.第5の実施の形態(長方形の画素を配列し、複数のデジタル信号を加算する例)
6.第6の実施の形態(クワッドベイヤー配列において複数のデジタル信号を加算する例)
7.移動体への応用例
<1.第1の実施の形態>
[撮像装置の構成例]
図1は、本技術の第1の実施の形態における撮像装置100の一構成例を示すブロック図である。この撮像装置100は、光学部110、固体撮像素子200、信号処理回路120、制御部130および記録部140を備える。
[撮像装置の構成例]
図1は、本技術の第1の実施の形態における撮像装置100の一構成例を示すブロック図である。この撮像装置100は、光学部110、固体撮像素子200、信号処理回路120、制御部130および記録部140を備える。
光学部110は、入射光を集光して固体撮像素子200に導くものである。固体撮像素子200は、入射光を光電変換して画像データを撮像するものである。この固体撮像素子200は、撮像した画像データを信号線209を介して信号処理回路120に供給する。
信号処理回路120は、デモザイク処理やホワイトバランス補正などの各種の信号処理を画像データに対して行うものである。この信号処理回路120は、処理後の画像データを記録部140に供給する。信号処理回路120として、DSP(Digital Signal Processing)回路などが用いられる。なお、信号処理回路120の行う処理の全て、または、一部を固体撮像素子200内で行うこともできる。
記録部140は、固体撮像素子200からのデータを記録するものである。制御部130は、固体撮像素子200を制御して画像データを撮像させるものである。
[固体撮像素子の構成例]
図2は、本技術の第1の実施の形態における固体撮像素子200の一構成例を示すブロック図である。この固体撮像素子200は、画素ドライバ210、DAC(Digital to Analog Converter)215およびタイミング制御回路220を備える。また、固体撮像素子200は、北側AD変換部230、北側切替部240、画素アレイ部250、負荷MOS回路260、南側切替部270、南側AD変換部280および論理回路290をさらに備える。
図2は、本技術の第1の実施の形態における固体撮像素子200の一構成例を示すブロック図である。この固体撮像素子200は、画素ドライバ210、DAC(Digital to Analog Converter)215およびタイミング制御回路220を備える。また、固体撮像素子200は、北側AD変換部230、北側切替部240、画素アレイ部250、負荷MOS回路260、南側切替部270、南側AD変換部280および論理回路290をさらに備える。
画素アレイ部250には、複数の正方形の画素310が二次元格子状に配列される。また、画素アレイ部250は、FD共有ブロック301、302などの所定数のFD共有ブロックに分割される。FD共有ブロックのそれぞれには、浮遊拡散層を共有する複数の画素(例えば、4画素)が配列される。
画素のそれぞれは、赤、緑および青のいずれかの可視光を受光して、光電変換によりアナログの画素信号を生成する。以下、赤色を受光する画素をR(Red)画素とし、緑色を受光する画素をG(Green)画素とする。青色を受光する画素をB(Blue)画素とする。G画素のうち、R画素に隣接する画素をGr画素とし、B画素に隣接する画素をGb画素とする。これらの画素は、例えば、ベイヤー配列により配列される。なお、画素アレイ部250には、R、G、BおよびW(White)など、R、GおよびB以外の組合せの画素を配列することもできる。
画素ドライバ210は、画素のそれぞれを駆動して画素信号を出力させるものである。
DAC215は、DA(Digital to Analog)変換により、参照信号を生成し、北側AD変換部230および南側AD変換部280に供給するものである。参照信号として、例えば、のこぎり刃状のランプ信号が用いられる。
タイミング制御回路220は、制御部130からの垂直同期信号VSYNCに同期して、固体撮像素子200内の回路のそれぞれの動作タイミングを制御するものである。垂直同期信号VSYNCは、撮像のタイミングを示す周期信号であり、周波数は、例えば、30ヘルツ(Hz)や60ヘルツ(Hz)である。
北側切替部240は、タイミング制御回路220の制御に従って、画素信号の出力先を切り替えるものである。
北側AD変換部230には、複数のADC(不図示)が配列される。ADCのそれぞれは、北側切替部240からの画素信号(すなわち、アナログ信号)をAD変換してデジタルの画素データを生成する。そして、ADCは、生成した画素データ(すなわち、デジタル信号)を論理回路290に供給する。
南側切替部270は、タイミング制御回路220の制御に従って、負荷MOS回路260を介して入力された画素信号の出力先を切り替えるものである。
南側AD変換部280には、複数のADC(不図示)が配列される。ADCのそれぞれは、南側切替部270からの画素信号をAD変換してデジタルの画素データを生成し、論理回路290に供給する。
論理回路290は、画素データに対して、暗電流補正などの所定の信号処理を行うものである。この論理回路290は、処理後の画素データを配列した画像データを信号処理回路120に供給する。
また、タイミング制御回路220および論理回路290には、制御部130からのモード信号MODEが入力される。このモード信号MODEは、通常モードおよび高階調モードを含む複数のモードのいずれかを指示する信号である。ここで、高階調モードは、複数の画素データの加算により、通常モードよりも高い階調を実現するモードである。通常モードは、画素データを加算せずに撮像を行うモードである。高階調モードや通常モードが設定された際の固体撮像素子200内の回路のそれぞれの動作の詳細については、後述する。
[画素アレイ部の構成例]
図3は、本技術の第1の実施の形態における画素アレイ部250の一構成例を示す平面図である。FD共有ブロック301乃至304を含むFD共有ブロックの列に着目する。FD共有ブロック301乃至304のそれぞれには、R、Gr、GbおよびBの4画素が2行×2列で配列される。これらの4画素は、浮遊拡散層を共有する。同図における四角は、浮遊拡散層を表す。
図3は、本技術の第1の実施の形態における画素アレイ部250の一構成例を示す平面図である。FD共有ブロック301乃至304を含むFD共有ブロックの列に着目する。FD共有ブロック301乃至304のそれぞれには、R、Gr、GbおよびBの4画素が2行×2列で配列される。これらの4画素は、浮遊拡散層を共有する。同図における四角は、浮遊拡散層を表す。
また、画素アレイ部250には、FD共有ブロックの列ごとに4本の垂直信号線が配線される。j(jは、整数)番目の列には、垂直信号線391-j1乃至391-j4が配線される。FD共有ブロック301などのi+1(iは、整数)行目のFD共有ブロックは、垂直信号線391-j1に接続される。FD共有ブロック302などのi+2行目のFD共有ブロックは、垂直信号線391-j2に接続される。FD共有ブロック303などのi+3行目のFD共有ブロックは、垂直信号線391-j3に接続される。FD共有ブロック304などのi+4行目のFD共有ブロックは、垂直信号線391-j4に接続される。
また、垂直信号線391-j1乃至391-j4のそれぞれの一端は、負荷MOS回路260を介して北側切替部240に接続され、それらの他端は、南側切替部270(不図示)に接続される。
なお、FD共有ブロック内の画素数を4画素としているが、浮遊拡散層を共有する画素数は4画素以外(2画素や8画素など)であってもよい。FD共有ブロックの列ごとの垂直信号線の本数は、共有する画素数と同じ数に設定される。例えば、浮遊拡散層を共有する画素数が2画素の場合、FD共有ブロックの列ごとに2本の垂直信号線が配線される。
また、浮遊拡散層を複数の画素が共有しない構成とすることもできる。この場合には、画素の列ごとに1本の垂直信号線が配線される。
[FD共有ブロックの構成例]
図4は、本技術の第1の実施の形態におけるFD共有ブロック301および負荷MOS回路260の一構成例を示す回路図である。FD共有ブロック301は、光電変換素子321乃至324と、転送トランジスタ325乃至328と、リセットトランジスタ329と、浮遊拡散層330と、増幅トランジスタ331と、選択トランジスタ332とを備える。
図4は、本技術の第1の実施の形態におけるFD共有ブロック301および負荷MOS回路260の一構成例を示す回路図である。FD共有ブロック301は、光電変換素子321乃至324と、転送トランジスタ325乃至328と、リセットトランジスタ329と、浮遊拡散層330と、増幅トランジスタ331と、選択トランジスタ332とを備える。
また、負荷MOS回路260には、垂直信号線391-j1などの垂直信号線ごとに負荷MOSトランジスタ261が配列される。負荷MOSトランジスタ261は、対応する垂直信号線に接続される。通常モードおよび高階調モードの両方において、各列の負荷MOSトランジスタ261は、読出しの際にオン状態に移行する。
光電変換素子321乃至324は、光電変換により電荷を生成するものである。光電変換素子321は、カラーフィルターを介して赤色の可視光を受光し、光電変換素子322は、緑色の可視光を受光する。光電変換素子323は、緑色の可視光を受光し、光電変換素子324は、青色の可視光を受光する。
転送トランジスタ325は、画素ドライバ210からの転送信号TRGr_1に従って、光電変換素子321から浮遊拡散層330へ電荷を転送するものである。転送トランジスタ326は、画素ドライバ210からの転送信号TRGgr_1に従って、光電変換素子322から浮遊拡散層330へ電荷を転送するものである。
転送トランジスタ327は、画素ドライバ210からの転送信号TRGgb_1に従って、光電変換素子323から浮遊拡散層330へ電荷を転送するものである。転送トランジスタ328は、画素ドライバ210からの転送信号TRGb_1に従って、光電変換素子324から浮遊拡散層330へ電荷を転送するものである。
リセットトランジスタ329は、画素ドライバ210からのリセット信号RST_1に従って、浮遊拡散層330を初期化するものである。浮遊拡散層330は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。
増幅トランジスタ331は、浮遊拡散層330の電圧を増幅するものである。選択トランジスタ332は、画素ドライバ210からの選択信号SEL_1に従って、増幅された電圧の信号を画素信号として垂直信号線391-j1に供給するものである。
図4に例示した回路構成により、図3に例示したFD共有ブロック301内の4画素が実現される。なお、FD共有ブロック301以外のFD共有ブロックの構成は、FD共有ブロック301と同様である。
なお、FD共有ブロック301の回路構成は、画素ごとに画素信号を生成することができるものであれば、図4に例示したものに限定されない。
[切替部およびAD変換部の構成例]
図5は、本技術の第1の実施の形態における北側AD変換部230、北側切替部240、南側切替部270および南側AD変換部280の一構成例を示すブロック図である。
図5は、本技術の第1の実施の形態における北側AD変換部230、北側切替部240、南側切替部270および南側AD変換部280の一構成例を示すブロック図である。
北側AD変換部230および南側AD変換部280のそれぞれには、FD共有ブロックの列ごとに、2つのADCが配列される。また、北側切替部240および南側切替部270のそれぞれには、FD共有ブロックの列ごとに、2つのマルチプレクサが配列される。
例えば、j番目の列には、北側AD変換部230においてADC231および232が配列され、南側AD変換部280において、ADC281および282が配列される。j番目の列には、北側切替部240においてマルチプレクサ410および420が配列され、南側切替部270においてマルチプレクサ430および440が配列される。
垂直信号線391-j1乃至391-j4の一端は、マルチプレクサ410および420の入力端子に共通に接続され、それらの他端は、マルチプレクサ430および440の入力端子に共通に接続される。
マルチプレクサ410は、4入力、1出力の切替回路であり、タイミング制御回路220の制御に従って、垂直信号線391-j1乃至391-j4のいずれかをADC231に接続する。マルチプレクサ420は、垂直信号線391-j1乃至391-j4のいずれかをADC232に接続する。マルチプレクサ430は、垂直信号線391-j1乃至391-j4のいずれかをADC281に接続する。マルチプレクサ440は、垂直信号線391-j1乃至391-j4のいずれかをADC282に接続する。
ADC231、232、281および282のそれぞれは、入力された画素信号(アナログ信号)を画素データ(デジタル信号)に変換し、論理回路290に供給する。
図6は、本技術の第1の実施の形態におけるマルチプレクサ410、420、430および440の一構成例を示す回路図である。マルチプレクサ410は、スイッチ411乃至414を備え、マルチプレクサ420は、スイッチ421乃至424を備える。マルチプレクサ430は、スイッチ431乃至434を備え、マルチプレクサ440は、スイッチ441乃至444を備える。
スイッチ411は、タイミング制御回路220の制御に従って、垂直信号線391-j1とADC231との間の経路を開閉するものである。スイッチ412は、タイミング制御回路220の制御に従って、垂直信号線391-j2とADC231との間の経路を開閉するものである。スイッチ413は、タイミング制御回路220の制御に従って、垂直信号線391-j3とADC231との間の経路を開閉するものである。スイッチ414は、タイミング制御回路220の制御に従って、垂直信号線391-j4とADC231との間の経路を開閉するものである。
同様に、スイッチ421乃至424は、タイミング制御回路220の制御に従って、垂直信号線391-j1乃至391-j4とADC232との間の経路を開閉する。スイッチ431乃至434は、タイミング制御回路220の制御に従って、垂直信号線391-j1乃至391-j4とADC281との間の経路を開閉する。スイッチ441乃至444は、タイミング制御回路220の制御に従って、垂直信号線391-j1乃至391-j4とADC282との間の経路を開閉する。
図7は、本技術の第1の実施の形態におけるADC281および282の一構成例を示すブロック図である。ADC281および282のそれぞれには、比較器283およびカウンタ284が配置される。このように、比較器およびカウンタからなるADCは、シングルスロープ型のADCと呼ばれる。ADC281および282以外のADCの回路構成は、ADC281と同様である。
比較器283は、マルチプレクサ430や440からの画素信号と、DAC215からの参照信号(ランプ信号など)とを比較するものである。この比較器283は、比較結果をカウンタ284に供給する。
カウンタ284は、比較結果が反転するまでの期間に亘って、計数値を計数するものである。このカウンタ284は、計数値を示すデジタル信号を画素データとして論理回路290に供給する。
ここで、浮遊拡散層330を初期化した際の画素信号のレベルをリセットレベルとする。また、浮遊拡散層330に電荷を転送した際の画素信号のレベルを信号レベルとする。カウンタ284は、リセットレベルの変換の際にアップカウントを行い、信号レベルの変換の際にダウンカウントを行う。これにより、リセットレベルと信号レベルとの差分を求めるCDS(Correlated Double Sampling)処理が実現される。なお、カウンタ284が、アップカウントまたはダウンカウントのみを行い、後段の回路(論理回路290など)がCDS処理を行う構成であってもよい。
なお、シングルスロープ型のADCを配列しているが、シングルスロープ型以外のADCを用いることもできる。例えば、SARADC(Successive Approximation Register Analog to Digital Converter)を配列することもできる。
[固体撮像素子の動作例]
図8は、本技術の第1の実施の形態における通常モードの際の画素ドライバ210の動作の一例を示すタイミングチャートである。タイミングT0において、通常モードが設定されたものとする。
図8は、本技術の第1の実施の形態における通常モードの際の画素ドライバ210の動作の一例を示すタイミングチャートである。タイミングT0において、通常モードが設定されたものとする。
画素ドライバ210は、露光期間の終了直前のタイミングT10において、選択信号SEL_1乃至SEL_4をハイレベルにし、リセット信号RST_1乃至RST_4を所定のパルス期間に亘ってハイレベルにする。ADC231、232、281および282は、リセットレベルを変換する。
そして、画素ドライバ210は、露光期間の終了時のタイミングT11において、転送信号TRGr_1、TRGgr_2、TRGgb_3およびTRGb_4をパルス期間に亘ってハイレベルにする。同図において、転送信号TRGr_3以降の転送信号は省略されている。これらの転送信号により、R、Gr、GbおよびBの画素のそれぞれの信号レベルが生成される。ADC231、232、281および282は、それらの信号レベルを変換する。
上述のリセットレベルおよび信号レベルに対するCDS処理により、R、Gr、GbおよびBの画素の画素データが生成される。
図9は、本技術の第1の実施の形態における通常モードの際のマルチプレクサ410、420、430および440の状態の一例を示す図である。同図に例示するように、スイッチ411、422、433および444が閉状態に制御され、それら以外のスイッチは開状態に制御される。
図10は、本技術の第1の実施の形態における通常モードの動作を説明するための図である。例えば、FD共有ブロック301のR画素が画素信号を生成し、FD共有ブロック302のGr画素が画素信号を生成する。また、FD共有ブロック303のGb画素が画素信号を生成し、FD共有ブロック304のB画素が画素信号を生成する。同図において、灰色の画素は、駆動し、画素信号を生成する画素を示す。
北側切替部240は、垂直信号線391-j1をADC231の入力端子に接続し、垂直信号線391-j2をADC232の入力端子に接続する。南側切替部270は、垂直信号線391-j3をADC281の入力端子に接続し、垂直信号線391-j4をADC282の入力端子に接続する。このように、北側切替部240は、垂直信号線の接続先の切替えにより、R画素の画素信号をADC231に供給し、Gr画素の画素信号をADC232に供給する。南側切替部270は、Gb画素の画素信号をADC281に供給し、B画素の画素信号をADC282に供給する。
ADC231、232、281および282は、画素信号をAD変換して画素データを生成し、論理回路290に供給する。それぞれの画素データのデータサイズは、例えば、14ビットである。論理回路290は、それらの画素データを加算せずに信号処理を行う。
そして、同様の制御により、FD共有ブロック301のGr画素と、FD共有ブロック302のGb画素と、FD共有ブロック303のB画素と、FD共有ブロック304のR画素との画素信号がAD変換される(言い換えれば、読み出される)。以下、同様の制御により、残りの画素の画素信号が読み出される。
同図に例示したように、通常モードでは、ADC231、232、281および282が、異なるアドレスの画素信号をAD変換する。また、AD変換後の画素データ(デジタル信号)は、加算されずに論理回路290により処理される。
図11は、本技術の第1の実施の形態における高階調モードの際の画素ドライバ210の動作の一例を示すタイミングチャートである。タイミングT1において、高階調モードが設定されたものとする。
画素ドライバ210は、露光期間の終了直前のタイミングT20において、選択信号SEL_1のみをハイレベルにし、リセット信号RST_1のみを所定のパルス期間に亘ってハイレベルにする。ADC231、232、281および282は、リセットレベルを変換する。
そして、画素ドライバ210は、露光期間の終了時のタイミングT21において、転送信号TRGr_1のみをパルス期間に亘ってハイレベルにする。この転送信号により、R画素の信号レベルが生成される。ADC231、232、281および282は、その信号レベルを変換する。
図12は、本技術の第1の実施の形態における高階調モードの際のマルチプレクサ410、420、430および440の状態の一例を示す図である。同図に例示するように、スイッチ411、421、431および441が閉状態に制御され、それら以外のスイッチは開状態に制御される。
図13は、本技術の第1の実施の形態における高階調モードの動作を説明するための図である。例えば、FD共有ブロック301のR画素を加算対象とすると、その画素のみが画素信号を生成する。
北側切替部240は、垂直信号線391-j1をADC231およびADC232の入力端子に接続する。南側切替部270は、垂直信号線391-j1をADC281およびADC282の入力端子に接続する。このように、北側切替部240は、垂直信号線の接続先の切替えにより、加算対象のR画素の画素信号をADC231およびADC232の両方に供給する。南側切替部270は、そのR画素の画素信号をADC281およびADC282の両方に供給する。
なお、北側切替部240および南側切替部270からなる回路は、特許請求の範囲に記載の切替部の一例である。また、北側切替部240は、特許請求の範囲に記載の第1切替部の一例であり、南側切替部270は、特許請求の範囲に記載の第2切替部の一例である。また、ADC231および232は、特許請求の範囲に記載の第1アナログデジタル変換器の一例であり、ADC281および282は、特許請求の範囲に記載の第2アナログデジタル変換器の一例である。
ADC231、232、281および282は、画素信号をAD変換して画素データを生成し、論理回路290に供給する。それぞれの画素データのデータサイズは、例えば、14ビットである。論理回路290は、それらの画素データを加算し、加算後のデータを1画素の画素データとして信号処理を行う。4画素分の加算により、加算後の画素データのデータサイズは、16ビットとなる。このように、画素加算により、画像データの階調を通常モードよりも高くすることができる。
そして、同様の制御により、FD共有ブロック301のGr画素が読み出され、加算される。以下、同様の制御により、残りの画素の画素信号が読み出される。
同図に例示したように、高階調モードでは、ADC231、232、281および282が、同一のアドレスの画素信号をAD変換する。また、AD変換後の画素データ(デジタル信号)は、論理回路290により加算される。
ここで、画素データを加算せず、ADCの変換期間を長くすることにより、階調を高くする構成の第1の比較例を想定する。
図14は、比較例と第1の実施の形態の高階調モードとのそれぞれの変換期間および回路規模を示す図である。同図におけるaは、第1の比較例の変換期間の一例を示す図である。同図におけるbは、第1の比較例の比較器283およびカウンタ284の回路規模を示す図である。同図におけるcは、第1の実施の形態の高階調モードの変換期間の一例を示す図である。同図におけるdは、第1の実施の形態の比較器283およびカウンタ284の回路規模を示す図である。
同図におけるaおよびcにおいて実線は、参照信号の変動を示し、一点鎖線は、画素信号の変動を示す。同図におけるaに例示するように、第1の比較例では、参照信号の傾きを緩やかにすることにより、通常モードよりも長い変換期間が設定される。この結果、例えば、16ビット相当の4000LSB(Least Significant Bit)の画素データが画素加算せずに生成される。
ただし、第1の比較例では、同図におけるbに例示するように、データサイズの増大に応じて、カウンタ284の回路規模を大きくする必要がある。
これに対して、第1の実施の形態では、高階調モードにおいて同図におけるcに例示するように、参照信号の傾きが通常モードと同一に設定され、変換期間が第1の比較例よりも短くなる。この結果、例えば、14ビット相当の1000LSBの4つの画素データが生成される。論理回路290は、これらの画素データを加算して、4000LSBのデータを生成する。これにより、第1の比較例と同等の階調を実現することができる。高階調により、画像データの画質が向上する。
また、第1の実施の形態では、個々の画素データのデータサイズが1000LSBであるため、同図におけるdに例示するように、カウンタ284の回路規模を第1の比較例よりも小さくすることができる。
同図に例示したように、第1の実施の形態の固体撮像素子200は、第1の比較例と比較して、回路面積の増大を抑制しつつ、第1の比較例と同等の高階調を実現することができる。
次に、特許文献1に記載のように、異なるアドレスの複数の画素データを加算する第2の比較例を想定する。この第2の比較例では、画素加算により、画像データの解像度が低下してしまう。例えば、4画素ごとに加算する際は、加算しない場合と比較して画像データの解像度が1/4となる。
これに対して、第1の実施の形態では、同一のアドレスの画素データを加算するため、画像データの解像度は、通常モードと同一である。このため、第2の比較例と比較して解像度の低下を抑制しつつ、第2の比較例と同等の高階調を実現することができる。
図15は、比較例と第1の実施の形態の高階調モードとのそれぞれの特徴をまとめた図である。第1の比較例の出力データのデータサイズを16ビットとする。高階調度モードも同様に、14ビットの4つの画素データの加算により、出力データのデータサイズは、16ビットとなる。これにより、第1の比較例と同等の高階調を実現することができる。
また、参照信号の傾きは、第1の比較例の方が小さくなり、その結果、ADCの回路面積は、第1の比較例の方が大きくなってしまう。
なお、画素ノイズは、第1の比較例が16ビット相当であるのに対し、高階調モードでは14ビット相当となる。回路ノイズは、第1の比較例、高階調モードともに16ビット相当となる。また、読出し時間は、第1の比較例の方が短くなる。
[撮像装置の動作例]
図16は、本技術の第1の実施の形態における撮像装置100の動作の一例を示すフローチャートである。この動作は、例えば、撮像装置100に電源が投入されたときに開始される。撮像装置100は、まず、通常モードに移行し(ステップS911)、ユーザによりシャッター操作(シャッターボタンの押下など)が行われたか否かを判断する(ステップSS912)。
図16は、本技術の第1の実施の形態における撮像装置100の動作の一例を示すフローチャートである。この動作は、例えば、撮像装置100に電源が投入されたときに開始される。撮像装置100は、まず、通常モードに移行し(ステップS911)、ユーザによりシャッター操作(シャッターボタンの押下など)が行われたか否かを判断する(ステップSS912)。
シャッター操作が行われた場合(ステップS912:Yes)、撮像装置100は、画素加算無しで静止画を撮像する(ステップS913)。そして、撮像装置100は、高階調モードに切り替えるためのモードスイッチの操作が行われたか否かを判断する(ステップSS914)。
シャッター操作が行われていない場合(ステップS912:No)、または、モードスイッチの操作が行われていない場合(ステップS914:No)、撮像装置100は、ステップS912以降を繰り返し実行する。
モードスイッチの操作が行われた場合(ステップS914:Yes)、撮像装置100は、高階調モードに移行し(ステップS915)、シャッター操作が行われたか否かを判断する(ステップS916)。
シャッター操作が行われた場合(ステップS916:Yes)、撮像装置100は、画素加算有りで高階調の静止画を撮像する(ステップS917)。そして、撮像装置100は、通常モードに切り替えるためのモードスイッチの操作が行われたか否かを判断する(ステップS918)。
モードスイッチの操作が行われた場合(ステップS918:Yes)、撮像装置100は、ステップS911以降を繰り返す。シャッター操作が行われていない場合(ステップS916:No)、または、モードスイッチの操作が行われていない場合(ステップS918:No)、撮像装置100は、ステップS916以降を繰り返し実行する。
このように、本技術の第1の実施の形態によれば、高階調モードが設定された際に切替部が複数のADCに同一の画素信号を供給し、論理回路290が複数の画素データを加算するため、階調を高くして画像データの画質を向上させることができる。
<2.第2の実施の形態>
上述の第1の実施の形態では、高階調モードの際に各列の負荷MOSトランジスタがオン状態に移行していたが、この構成では、消費電力をさらに低減することが困難である。この第2の実施の形態の固体撮像素子200は、高階調モードの際に加算対象の画素に対応する負荷MOSトランジスタのみをオン状態にすることにより、消費電力を削減した点において第1の実施の形態と異なる。
上述の第1の実施の形態では、高階調モードの際に各列の負荷MOSトランジスタがオン状態に移行していたが、この構成では、消費電力をさらに低減することが困難である。この第2の実施の形態の固体撮像素子200は、高階調モードの際に加算対象の画素に対応する負荷MOSトランジスタのみをオン状態にすることにより、消費電力を削減した点において第1の実施の形態と異なる。
図17は、本技術の第2の実施の形態における通常モードの動作を説明するための図である。第2の実施の形態の通常モードでは、第1の実施の形態と同様に、負荷MOSトランジスタ261乃至264などの各列の負荷MOSトランジスタの全てがオン状態に移行する。同図において、灰色の負荷MOSトランジスタは、オン状態であることを表す。
図18は、本技術の第2の実施の形態における高階調モードの動作を説明するための図である。第2の実施の形態の高階調モードでは、加算対象の画素に接続された垂直信号線に対応する負荷MOSトランジスタがオン状態に移行し、残りの負荷MOSトランジスタはオフ状態に移行する。
例えば、FD共有ブロック301内の画素が加算対象である場合、その画素に接続された垂直信号線391-j1に対応する負荷MOSトランジスタ261がオン状態に移行する。残りの負荷MOSトランジスタ262乃至264は、オフ状態に移行する。負荷MOSトランジスタのスイッチングは、例えば、タイミング制御回路220により行われる。
同図に例示したように、使用していない負荷MOSトランジスタを停止させることにより、高階調モードの際の消費電力を削減することができる。
このように、本技術の第2の実施の形態によれば、高階調モードの際に加算対象の画素に対応する負荷MOSトランジスタ261のみがオン状態に移行するため、消費電力を削減することができる。
<3.第3の実施の形態>
上述の第1の実施の形態では、南側と北側との両方にスイッチやADCを配列していたが、この構成では、回路規模を削減することが困難である。この第3の実施の形態の固体撮像素子200は、南側にのみスイッチやADCを設けた点において第1の実施の形態と異なる。
上述の第1の実施の形態では、南側と北側との両方にスイッチやADCを配列していたが、この構成では、回路規模を削減することが困難である。この第3の実施の形態の固体撮像素子200は、南側にのみスイッチやADCを設けた点において第1の実施の形態と異なる。
図19は、本技術の第3の実施の形態における固体撮像素子200の一構成例を示すブロック図である。この第3の実施の形態の固体撮像素子200は、北側AD変換部230、北側切替部240、南側切替部270および南側AD変換部280の代わりに、切替部275およびAD変換部285が設けられている点において第1の実施の形態と異なる。
切替部275およびAD変換部285の構成は、南側切替部270および南側AD変換部280と同様である。北側切替部240および南側切替部270の削減により、回路規模を削減することができる。
図20は、本技術の第3の実施の形態における高階調モードの動作を説明するための図である。第3の実施の形態では、高階調モードの際に論理回路290が2画素のそれぞれの画素データを加算する。加算前の画素データのデータサイズが14ビットの場合、加算により15ビットとなり、1ビット分が拡張される。
なお、第3の実施の形態に第2の実施の形態を適用することもできる。
このように、本技術の第3の実施の形態によれば、北側切替部240および南側切替部270を削減したため、固体撮像素子200の回路規模を削減することができる。
<4.第4の実施の形態>
上述の第1の実施の形態では、固体撮像素子200内の論理回路290が、デジタル信号の加算を行っていたが、固体撮像素子200の外部の回路が画素加算を行うこともできる。この第4の実施の形態の撮像装置100は、信号処理回路120が画素加算を行う点において第1の実施の形態と異なる。
上述の第1の実施の形態では、固体撮像素子200内の論理回路290が、デジタル信号の加算を行っていたが、固体撮像素子200の外部の回路が画素加算を行うこともできる。この第4の実施の形態の撮像装置100は、信号処理回路120が画素加算を行う点において第1の実施の形態と異なる。
図21は、本技術の第4の実施の形態における撮像装置100の一構成例を示すブロック図である。この第4の実施の形態の撮像装置100は、固体撮像素子200の代わりに、信号処理回路120が画素加算を行う点において第1の実施の形態と異なる。
固体撮像素子200は、高階調モードにおいて、画素データを加算せずに信号処理回路120に供給する。画素数をN(Nは、整数)とし、画素ごとに4回読み出す場合、固体撮像素子200は、14ビットの4×N個の画素データを読出し、信号処理回路120に供給する。信号処理回路120は、4画素ずつ画素データを加算し、16ビットのN個の画素データを生成する。信号処理回路120が画素加算することにより、固体撮像素子200の処理量を削減することができる。
なお、第4の実施の形態に第2、第3の実施の形態を適用することもできる。
このように、本技術の第4の実施の形態によれば、固体撮像素子200の外部の信号処理回路120が画素加算を行うため、固体撮像素子200の処理量を削減することができる。
<5.第5の実施の形態>
上述の第1の実施の形態では、正方形の画素を配列していたが、長方形の画素を配列することもできる。この第5の実施の形態の固体撮像素子200は、長方形の画素を配列した点において第1の実施の形態と異なる。
上述の第1の実施の形態では、正方形の画素を配列していたが、長方形の画素を配列することもできる。この第5の実施の形態の固体撮像素子200は、長方形の画素を配列した点において第1の実施の形態と異なる。
ここで、第5の実施の形態の固体撮像素子200には、通常モード、高階調モードに加え、位相差検出モードをさらに設定することができる。位相差検出モードは、通常モードや高階調モードで撮像する前に、位相差検出方式により焦点を合わせるためのモードである。
図22は、本技術の第5の実施の形態における位相差検出モードの動作を説明するための図である。第5の実施の形態において、FD共有ブロックのそれぞれには、長方形の一対の画素が配列される。また、FD共有ブロックの列ごとに2本の垂直信号線が配線され、第3の実施の形態と同様に南側にのみ切替部275およびAD変換部285が配置される。
位相差検出モードにおいて、FD共有ブロック内の1対の画素の一方が読み出され、次に他方が読み出される。これらの一対の画素のそれぞれの画素データに基づいて後段の回路(信号処理回路120など)は、焦点を検出することができる。
位相差検出モードにおいて、論理回路290は、加算を行わずに画素データを処理する。通常モードの際も、同様に加算が行われない。
図23は、本技術の第5の実施の形態における高階調モードの動作を説明するための図である。高階調モードにおいて、画素ドライバ210は、FD共有ブロック内の2画素に対して同時に転送信号を供給する。これにより、2画素の画素信号がアナログ加算される。
FD共有ブロックは、アナログ加算後の画素信号を出力し、切替部275は、その画素信号をADC281および282の両方に供給する。論理回路290は、2つの画素データをデジタル加算する。
なお、第5の実施の形態に、第2、第4の実施の形態を適用することもできる。
このように、本技術の第5の実施の形態によれば、長方形の画素を配列し、高階調モードにおいてアナログ加算された画素信号をAD変換後に論理回路290がデジタル加算するため、アナログ加算およびデジタル加算の両方を行うことができる。
<6.第6の実施の形態>
上述の第1の実施の形態では、ベイヤー配列により画素を配列していたが、隣接する4画素が同一色のクワッドベイヤー配列により画素を配列することもできる。この第6の実施の形態の固体撮像素子200は、クワッドベイヤー配列により画素を配列した点において第1の実施の形態と異なる。
上述の第1の実施の形態では、ベイヤー配列により画素を配列していたが、隣接する4画素が同一色のクワッドベイヤー配列により画素を配列することもできる。この第6の実施の形態の固体撮像素子200は、クワッドベイヤー配列により画素を配列した点において第1の実施の形態と異なる。
第6の実施の形態の固体撮像素子200には、第5の実施の形態と同様に位相差検出モードを設定することができるものとする。
図24は、本技術の第6の実施の形態における位相差検出モードの動作を説明するための図である。第6の実施の形態においては、クワッドベイヤー配列により画素が配列される。例えば、FD共有ブロック301には、R画素が4つ配列され、FD共有ブロック302には、Rb画素が4つ配列される。また、FD共有ブロックの列ごとに2本の垂直信号線が配線され、第3の実施の形態と同様に南側にのみ切替部275およびAD変換部285が配置される。
位相差検出モードにおいては、FD共有ブロック内の4画素のうち隣接する一対の画素の一方が読み出され、次に他方が読み出される。これらの一対の画素のそれぞれの画素データに基づいて後段の回路(信号処理回路120など)は、焦点を検出することができる。
位相差検出モードにおいて、論理回路290は、加算を行わずに画素データを処理する。通常モードの際も、同様に加算が行われない。
なお、図25に例示するように、位相差検出モードにおいて、画素ドライバ210は、FD共有ブロック内の4画素のうち隣接する2画素に同時に転送信号を供給することもできる。これにより、2画素の画素信号がアナログ加算される。次に残りの2画素がアナログ加算されて読み出される。
図26は、本技術の第6の実施の形態における高階調モードの動作を説明するための図である。高階調モードにおいて、画素ドライバ210は、FD共有ブロック内の4画素に対して同時に転送信号を供給する。これにより、4画素の画素信号がアナログ加算される。
FD共有ブロックは、アナログ加算後の画素信号を出力し、切替部275は、その画素信号をADC281および282の両方に供給する。論理回路290は、2つの画素データをデジタル加算する。
なお、第6の実施の形態に、第2、第4の実施の形態を適用することもできる。
このように、本技術の第6の実施の形態によれば、クワッドベイヤー配列において高階調モードでアナログ加算された画素信号をAD変換後に論理回路290がデジタル加算するため、アナログ加算およびデジタル加算の両方を行うことができる。
<7.移動体への応用例>
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図27は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図27に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(interface)12053が図示されている。
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図27の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図28は、撮像部12031の設置位置の例を示す図である。
図28では、撮像部12031として、撮像部12101,12102,12103,12104,12105を有する。
撮像部12101,12102,12103,12104,12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102,12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部12105は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図28には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031に適用され得る。具体的には、図1の撮像装置100は、撮像部12031に適用することができる。撮像部12031に本開示に係る技術を適用することにより、階調を高くして、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、CD(Compact Disc)、MD(MiniDisc)、DVD(Digital Versatile Disc)、メモリカード、ブルーレイディスク(Blu-ray(登録商標)Disc)等を用いることができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
(1)各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する論理回路と
を具備する固体撮像素子。
(2)所定数の負荷MOSトランジスタをさらに具備し、
前記画素アレイ部には、所定数の垂直信号線が配線され、
前記複数の画素のそれぞれは、前記所定数の垂直信号線のいずれかに接続され、
前記垂直信号線のそれぞれに前記負荷MOSトランジスタが接続され、
前記高階調モードが設定された場合には前記加算対象の画素が接続された前記垂直信号線に対応する負荷MOSトランジスタがオン状態に移行し、前記加算対象の画素が接続されない前記垂直信号線に対応する負荷MOSトランジスタがオフ状態に移行する
前記(1)記載の固体撮像素子。
(3)前記切替部は、第1切替部および第2切替部を含み、
前記複数のアナログデジタル変換器は、複数の第1アナログデジタル変換器と複数の第2アナログデジタル変換器とを含み、
前記第1切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第1アナログデジタル変換器に供給し、
前記第2切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第2アナログデジタル変換器に供給する
前記(1)または(2)に記載の固体撮像素子。
(4)前記画素アレイ部は、所定数の共有ブロックに分割され、
前記共有ブロックのそれぞれには浮遊拡散層を共有する複数の画素が配列される
前記(1)から(3)のいずれかに記載の固体撮像素子。
(5)前記複数の画素はベイヤー配列により配列される
前記(4)記載の固体撮像素子。
(6)前記共有ブロック内の前記複数の画素は、同一色の可視光を光電変換し、
前記高階調モードが設定された場合には前記共有ブロック内の画素の全てが駆動して前記アナログ信号を生成し、前記高階調モードが設定されない場合には前記共有ブロック内の画素の一部が駆動して前記アナログ信号を生成する
前記(4)記載の固体撮像素子。
(7)前記共有ブロック内の画素数は2つであり、
前記複数の画素のそれぞれの形状は、長方形である
前記(6)記載の固体撮像素子。
(8)前記共有ブロック内の画素数は4つであり、
前記複数の画素はクワッドベイヤー配列により配列される
前記(6)記載の固体撮像素子。
(9)画素アレイ部に配列された複数の画素の各々がアナログ信号を生成するアナログ信号生成手順と、
複数のアナログデジタル変換器の各々がアナログ信号をデジタル信号に変換するアナログデジタル変換手順と、
所定の高階調モードが設定された場合には切替部が、前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替手順と、
前記高階調モードが設定された場合には論理回路が、前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する加算手順と
を具備する固体撮像素子の制御方法。
(10)各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する信号処理回路と
を具備する撮像装置。
(1)各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する論理回路と
を具備する固体撮像素子。
(2)所定数の負荷MOSトランジスタをさらに具備し、
前記画素アレイ部には、所定数の垂直信号線が配線され、
前記複数の画素のそれぞれは、前記所定数の垂直信号線のいずれかに接続され、
前記垂直信号線のそれぞれに前記負荷MOSトランジスタが接続され、
前記高階調モードが設定された場合には前記加算対象の画素が接続された前記垂直信号線に対応する負荷MOSトランジスタがオン状態に移行し、前記加算対象の画素が接続されない前記垂直信号線に対応する負荷MOSトランジスタがオフ状態に移行する
前記(1)記載の固体撮像素子。
(3)前記切替部は、第1切替部および第2切替部を含み、
前記複数のアナログデジタル変換器は、複数の第1アナログデジタル変換器と複数の第2アナログデジタル変換器とを含み、
前記第1切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第1アナログデジタル変換器に供給し、
前記第2切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第2アナログデジタル変換器に供給する
前記(1)または(2)に記載の固体撮像素子。
(4)前記画素アレイ部は、所定数の共有ブロックに分割され、
前記共有ブロックのそれぞれには浮遊拡散層を共有する複数の画素が配列される
前記(1)から(3)のいずれかに記載の固体撮像素子。
(5)前記複数の画素はベイヤー配列により配列される
前記(4)記載の固体撮像素子。
(6)前記共有ブロック内の前記複数の画素は、同一色の可視光を光電変換し、
前記高階調モードが設定された場合には前記共有ブロック内の画素の全てが駆動して前記アナログ信号を生成し、前記高階調モードが設定されない場合には前記共有ブロック内の画素の一部が駆動して前記アナログ信号を生成する
前記(4)記載の固体撮像素子。
(7)前記共有ブロック内の画素数は2つであり、
前記複数の画素のそれぞれの形状は、長方形である
前記(6)記載の固体撮像素子。
(8)前記共有ブロック内の画素数は4つであり、
前記複数の画素はクワッドベイヤー配列により配列される
前記(6)記載の固体撮像素子。
(9)画素アレイ部に配列された複数の画素の各々がアナログ信号を生成するアナログ信号生成手順と、
複数のアナログデジタル変換器の各々がアナログ信号をデジタル信号に変換するアナログデジタル変換手順と、
所定の高階調モードが設定された場合には切替部が、前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替手順と、
前記高階調モードが設定された場合には論理回路が、前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する加算手順と
を具備する固体撮像素子の制御方法。
(10)各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する信号処理回路と
を具備する撮像装置。
100 撮像装置
110 光学部
120 信号処理回路
130 制御部
140 記録部
200 固体撮像素子
210 画素ドライバ
215 DAC
220 タイミング制御回路
230 北側AD変換部
231、232、281、282 ADC
240 北側切替部
250 画素アレイ部
260 負荷MOS回路
261~264 負荷MOSトランジスタ
270 南側切替部
275 切替部
280 南側AD変換部
283 比較器
284 カウンタ
285 AD変換部
290 論理回路
301~306 FD共有ブロック
310 画素
321~324 光電変換素子
325~328 転送トランジスタ
329 リセットトランジスタ
330 浮遊拡散層
331 増幅トランジスタ
332 選択トランジスタ
410、420、430、440 マルチプレクサ
411~414、421~424、431~434、441~444 スイッチ
12031 撮像部
110 光学部
120 信号処理回路
130 制御部
140 記録部
200 固体撮像素子
210 画素ドライバ
215 DAC
220 タイミング制御回路
230 北側AD変換部
231、232、281、282 ADC
240 北側切替部
250 画素アレイ部
260 負荷MOS回路
261~264 負荷MOSトランジスタ
270 南側切替部
275 切替部
280 南側AD変換部
283 比較器
284 カウンタ
285 AD変換部
290 論理回路
301~306 FD共有ブロック
310 画素
321~324 光電変換素子
325~328 転送トランジスタ
329 リセットトランジスタ
330 浮遊拡散層
331 増幅トランジスタ
332 選択トランジスタ
410、420、430、440 マルチプレクサ
411~414、421~424、431~434、441~444 スイッチ
12031 撮像部
Claims (10)
- 各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する論理回路と
を具備する固体撮像素子。 - 所定数の負荷MOSトランジスタをさらに具備し、
前記画素アレイ部には、所定数の垂直信号線が配線され、
前記複数の画素のそれぞれは、前記所定数の垂直信号線のいずれかに接続され、
前記垂直信号線のそれぞれに前記負荷MOSトランジスタが接続され、
前記高階調モードが設定された場合には前記加算対象の画素が接続された前記垂直信号線に対応する負荷MOSトランジスタがオン状態に移行し、前記加算対象の画素が接続されない前記垂直信号線に対応する負荷MOSトランジスタがオフ状態に移行する
請求項1記載の固体撮像素子。 - 前記切替部は、第1切替部および第2切替部を含み、
前記複数のアナログデジタル変換器は、複数の第1アナログデジタル変換器と複数の第2アナログデジタル変換器とを含み、
前記第1切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第1アナログデジタル変換器に供給し、
前記第2切替部は、前記高階調モードが設定された場合には前記加算対象の画素の前記アナログ信号を前記複数の第2アナログデジタル変換器に供給する
請求項1記載の固体撮像素子。 - 前記画素アレイ部は、所定数の共有ブロックに分割され、
前記共有ブロックのそれぞれには浮遊拡散層を共有する複数の画素が配列される
請求項1記載の固体撮像素子。 - 前記複数の画素はベイヤー配列により配列される
請求項4記載の固体撮像素子。 - 前記共有ブロック内の前記複数の画素は、同一色の可視光を光電変換し、
前記高階調モードが設定された場合には前記共有ブロック内の画素の全てが駆動して前記アナログ信号を生成し、前記高階調モードが設定されない場合には前記共有ブロック内の画素の一部が駆動して前記アナログ信号を生成する
請求項4記載の固体撮像素子。 - 前記共有ブロック内の画素数は2つであり、
前記複数の画素のそれぞれの形状は、長方形である
請求項6記載の固体撮像素子。 - 前記共有ブロック内の画素数は4つであり、
前記複数の画素はクワッドベイヤー配列により配列される
請求項6記載の固体撮像素子。 - 画素アレイ部に配列された複数の画素の各々がアナログ信号を生成するアナログ信号生成手順と、
複数のアナログデジタル変換器の各々がアナログ信号をデジタル信号に変換するアナログデジタル変換手順と、
所定の高階調モードが設定された場合には切替部が、前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替手順と、
前記高階調モードが設定された場合には論理回路が、前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する加算手順と
を具備する固体撮像素子の制御方法。 - 各々がアナログ信号を生成する複数の画素が配列された画素アレイ部と、
各々がアナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
所定の高階調モードが設定された場合には前記複数の画素のうち加算対象の画素の前記アナログ信号を前記複数のアナログデジタル変換器に供給する切替部と、
前記高階調モードが設定された場合には前記複数のアナログデジタル変換器のそれぞれにより生成された前記デジタル信号を加算する信号処理回路と
を具備する撮像装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020197961A JP2022086116A (ja) | 2020-11-30 | 2020-11-30 | 固体撮像素子、固体撮像素子の制御方法、および、撮像装置 |
PCT/JP2021/036755 WO2022113528A1 (ja) | 2020-11-30 | 2021-10-05 | 固体撮像素子、固体撮像素子の制御方法、および、撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020197961A JP2022086116A (ja) | 2020-11-30 | 2020-11-30 | 固体撮像素子、固体撮像素子の制御方法、および、撮像装置 |
Publications (1)
Publication Number | Publication Date |
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JP2022086116A true JP2022086116A (ja) | 2022-06-09 |
Family
ID=81755731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020197961A Pending JP2022086116A (ja) | 2020-11-30 | 2020-11-30 | 固体撮像素子、固体撮像素子の制御方法、および、撮像装置 |
Country Status (2)
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WO (1) | WO2022113528A1 (ja) |
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JP6525747B2 (ja) * | 2015-06-05 | 2019-06-05 | キヤノン株式会社 | 撮像装置、撮像システム |
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2020
- 2020-11-30 JP JP2020197961A patent/JP2022086116A/ja active Pending
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2021
- 2021-10-05 WO PCT/JP2021/036755 patent/WO2022113528A1/ja active Application Filing
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WO2022113528A1 (ja) | 2022-06-02 |
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