JP2022084984A - 半導体装置 - Google Patents
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Abstract
【課題】寄生ＰＮＰトランジスタ構造が形成されない静電気保護回路を含む半導体装置を提供する。
【解決手段】静電気保護回路を含む半導体装置において、前記静電気保護回路はＮｃｈエンハンス型ＭＯＳトランジスタであって、前記Ｎｃｈエンハンス型ＭＯＳトランジスタはゲート、Ｎ型高濃度ソース領域、Ｐ型高濃度ベース領域をグラウンド電位に接地されたオフトランジスタであって、前記Ｎｃｈエンハンス型ＭＯＳトランジスタのＮ型高濃度ドレイン領域はフィールド酸化膜上に形成されたポリシリコンダイオードのＮ型領域に接続され、前記ポリシリコンのＰ型領域は信号入力端子に接続されていることを特徴とする半導体装置。
【選択図】図２
【解決手段】静電気保護回路を含む半導体装置において、前記静電気保護回路はＮｃｈエンハンス型ＭＯＳトランジスタであって、前記Ｎｃｈエンハンス型ＭＯＳトランジスタはゲート、Ｎ型高濃度ソース領域、Ｐ型高濃度ベース領域をグラウンド電位に接地されたオフトランジスタであって、前記Ｎｃｈエンハンス型ＭＯＳトランジスタのＮ型高濃度ドレイン領域はフィールド酸化膜上に形成されたポリシリコンダイオードのＮ型領域に接続され、前記ポリシリコンのＰ型領域は信号入力端子に接続されていることを特徴とする半導体装置。
【選択図】図２
Description
本発明は静電気保護回路を有する半導体装置に関する。
信号入力側端子を逆接続時に保護可能な静電保護素子として、Ｐ型基板中のＮｗｅｌｌ内に形成された信号入力端子側のＰ型ダイオードと、同じＮｗｅｌｌ内に形成されたグラウンド端子側のＰ型ダイオードからなるＰＮＰ双方向ダイオードが用いられている。この静電保護素子では、信号入力端子が逆接続されるなどして電圧がグラウンド電位以下になった場合、信号入力端子側のＰ型ダイオードが逆方向に印加されるため電流が流れない。（特許文献１参照）
信号入力端子側のＰ型ダイオードのＰ型高濃度領域、Ｎｗｅｌｌ、Ｐ型基板からなる半導体縦方向の寄生ＰＮＰトランジスタが存在し、ＮｗｅｌｌはＯＰＥＮ電位（フローティング）となっている。この構成においては、信号入力端子に正電圧が印加された際に信号入力端子につながるＰ型高濃度領域とＮｗｅｌｌ間に順方向電流が流れＮｗｅｌｌ電圧はＰ型高濃度領域より低下し、寄生ＰＮＰトランジスタはバイポーラ動作を起こして半導体装置の消費電流を著しく増大させる。
この寄生ＰＮＰトランジスタは、Ｎｗｅｌｌの電位を例えば信号入力端子に繋ぐことで電圧をＰ型高濃度領域と同じ電圧に固定しバイポーラ動作を起こさないようにできるが、この構造は信号入力端子が逆接続された場合に、逆方向の電圧が印加される信号入力端子側のＰ型ダイオードのＰ型領域（アノード）を通らず、信号入力端子に直接つながるＮｗｅｌｌとＰ型基板間で順方向電流を流してしまい逆接続時に保護という当初の目的を満たさない。
このようにＰＮＰ双方向ダイオードを用いた場合においてはＮｗｅｌｌをオープン電位にする必要があるがバイポーラ動作により消費電流が著しく高くなることがある。
このようにＰＮＰ双方向ダイオードを用いた場合においてはＮｗｅｌｌをオープン電位にする必要があるがバイポーラ動作により消費電流が著しく高くなることがある。
Ｎｃｈエンハンス型ＭＯＳトランジスタのウェル、ソース及びゲートをグラウンド電位に接地してオフ状態で使用するオフトランジスタと、逆接続時の保護のため、Ｎ型部分をオフトランジスタドレイン側にＰ型部分を入力端子側になるように厚い酸化膜上に形成されたポリシリコンダイオードを挿入した回路構成とした。
本構造を用いることで、信号入力端子に正電圧が印加された場合は、ポリシリコンダイオード順方向を介してＮｃｈ型オフトランジスタに電圧が印加され、通常のオフタランジスタ動作を行い保護素子として機能を行い、逆接続時に信号入力端子に負電圧が印加された際はポリシリコンダイオードに印加される電圧が逆方向となることで電流を制限できる。また課題であったＰ型高濃度領域、Ｎｗｅｌｌ、Ｐ型基板からなる寄生ＰＮＰトランジスタ構造が形成されないため、信号入力端子に正電圧が印加された場合の消費電流増加を避けることができ、オフトランジスタ相当のリーク電流とすることが可能である。
またブレークダウン後の電圧―電流特性に対しては、ＰＮＰ双方向ダイオードでは破壊するまで電圧が上昇し続けるが、オフトランジスタの場合は破壊前にある電圧でスナップバックを起こし低電圧動作に移行する。このため外部からの過電流印加時に被保護素子の破壊電圧に対して、ＰＮＰ双方向ダイオードでは電圧が大きくなり保護できない危険性があるが、オフトランジスタの場合は設計によりスナップバック電圧を低く設定することが可能なため被保護素子の保護を高めることができる。
またスナップバック後のオフトランジスタは低抵抗で動作するため、従来のＰＮＰトランジスタ構造より少ない面積で同等のサージを逃がすことが可能になる。
本発明の実施形態に係る静電気保護回路を有する半導体装置について説明する。
図１は本発明の実施形態に係る静電気保護回路を有する半導体装置の等価回路図である。例として、Ｎｃｈエンハンス型ＭＯＳトランジスタ（以下ＮｃｈＭＯＳトランジスタ）のウェル、ソース及びゲートをグラウンド電位に接地してオフ状態で使用するオフトランジスタ１と、Ｎ型部分をオフトランジスタドレイン側に、Ｐ型部分を入力端子側になるように挿入したダイオード２を有する静電気保護回路の部分を等価回路図として表したものである。
図１は本発明の実施形態に係る静電気保護回路を有する半導体装置の等価回路図である。例として、Ｎｃｈエンハンス型ＭＯＳトランジスタ（以下ＮｃｈＭＯＳトランジスタ）のウェル、ソース及びゲートをグラウンド電位に接地してオフ状態で使用するオフトランジスタ１と、Ｎ型部分をオフトランジスタドレイン側に、Ｐ型部分を入力端子側になるように挿入したダイオード２を有する静電気保護回路の部分を等価回路図として表したものである。
図２は本発明の実施形態に係る静電気保護回路の例として、図１の静電気保護回路の模式断面図を表したものである。Ｐ型の導電型を有するシリコン基板３に、ＮｃｈＭＯＳトランジスタのウェル領域であるＰ型低濃度ウェル領域４が形成されている。
シリコン基板上には素子分離のためのフィールド酸化膜５が設けられている。フィールド酸化膜５が形成されない領域にはゲート酸化膜６が設けられており、その下にはＮｃｈＭＯＳトランジスタチャネル領域７が形成されている。
シリコン基板上には素子分離のためのフィールド酸化膜５が設けられている。フィールド酸化膜５が形成されない領域にはゲート酸化膜６が設けられており、その下にはＮｃｈＭＯＳトランジスタチャネル領域７が形成されている。
ゲート酸化膜６の上にはポリシリコンからなるゲート電極８が設けられており、ゲート電極８に隣接する半導体基板表面にはＮ型高濃度の不純物拡散領域であるソース領域９とＮ型高濃度の不純物拡散領域であるドレイン領域１０がＮｃｈＭＯＳトランジスタチャネル領域７を挟むように設けられている。また、ゲート電極８に隣接せず離れた場所の半導体基板表面にはＰ型低濃度ウェル領域４の電圧を取るためのＰ型高濃度の不純物拡散領域であるベース領域１１が設けられている。
Ｎ型高濃度のソース領域９、ゲート電極８、Ｐ型高濃度ベース領域１１はメタル配線でグラウンド電位となるよう接地されている。
Ｎ型高濃度のソース領域９、ゲート電極８、Ｐ型高濃度ベース領域１１はメタル配線でグラウンド電位となるよう接地されている。
フィールド酸化膜５上には、ポリシリコンダイオードＮ型高濃度領域１２と、ポリシリコンダイオードＮ型低濃度領域１３、ポリシリコンダイオードＰ型低濃度領域１４、ポリシリコンダイオードＰ型高濃度領域１５からなるポリシリコンダイオードが設けられており、ポリシリコンダイオードＮ型低濃度領域１３はポリシリコンダイオードＮ型高濃度領域１２に、ポリシリコンダイオードＰ型低濃度領域１４はポリシリコンダイオードＮ型低濃度領域１３に、ポリシリコンダイオードＰ型高濃度領域１５はポリシリコンダイオードＰ型低濃度領域１４に隣接して設けられている。
ポリシリコンダイオードのカソードであるＮ型高濃度領域１２はメタル配線によりＮ型高濃度ドレイン領域１０に接続されており、ポリシリコンダイオードのアノードであるＰ型高濃度領域１５は信号入力端子に接続されている。
以上のように、ＮｃｈＭＯＳトランジスタ１とポリシリコンダイオード２を構成することにより、図１で示される回路を実現することができる。図１においては、ダイオード２の構成方法は示されていないが、図２を用いて説明したように、ダイオード２は、フィールド酸化膜５上に設けられたポリシリコンからなるダイオードであるので、シリコン基板３の内部には寄生ＰＮＰトランジスタ構造が形成されないので、信号入力端子に正電圧が印加された場合の消費電流増加を避けることができ、オフトランジスタのリーク電流と同等の電流とすることが可能である。
以上のように、ＮｃｈＭＯＳトランジスタ１とポリシリコンダイオード２を構成することにより、図１で示される回路を実現することができる。図１においては、ダイオード２の構成方法は示されていないが、図２を用いて説明したように、ダイオード２は、フィールド酸化膜５上に設けられたポリシリコンからなるダイオードであるので、シリコン基板３の内部には寄生ＰＮＰトランジスタ構造が形成されないので、信号入力端子に正電圧が印加された場合の消費電流増加を避けることができ、オフトランジスタのリーク電流と同等の電流とすることが可能である。
また、逆接続時に信号入力端子に負電圧が印加された際はポリシリコンダイオードに印加される電圧が逆方向となることで電流を制限できる。
またブレークダウン後の電圧―電流特性に対しては、ＰＮＰ双方向ダイオードでは電圧が上がれば電流もあがり続けるが、オフトランジスタの場合はスナップバックを起こし一定の電圧で動作する。このため被保護素子の破壊電圧に対しＰＮＰ双方向ダイオードのブレークダウン電圧よりスナップバックを起こす電圧を低く設定することで被保護素子の保護を高めることができる。
またスナップバック後のオフトランジスタは低抵抗で動作するため、従来のＰＮＰトランジスタ構造より少ない面積で同等のサージを逃がすことが可能になる。
１ Ｎｃｈエンハンス型ＭＯＳトランジスタ
２ ポリシリコンダイオード
３ Ｐ型導電性半導体基板
４ Ｐ型低濃度ウェル領域
５ フィールド酸化膜
６ ゲート酸化膜
７ チャネル領域
８ ポリシリコンゲート
９ Ｎ型高濃度ソース領域
１０ Ｎ型高濃度ドレイン領域
１１ Ｐ型高濃度ベース領域
１２ ポリシリコンダイオードＮ型高濃度領域
１３ ポリシリコンダイオードＮ型低濃度領域
１４ ポリシリコンダイオードＰ型低濃度領域
１５ ポリシリコンダイオードＰ型高濃度領域
１６ グラウンド端子側Ｐ型ダイオード
１７ 信号入力端子側Ｐ型ダイオード
１８ Ｎ型低濃度ウェル領域
１９ グラウンド端子側Ｐ型ダイオードＰ型高濃度領域
２０ 信号入力端子側Ｐ型ダイオードＰ型高濃度領域
２１ Ｐ型高濃度領域
２ ポリシリコンダイオード
３ Ｐ型導電性半導体基板
４ Ｐ型低濃度ウェル領域
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８ ポリシリコンゲート
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１０ Ｎ型高濃度ドレイン領域
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１２ ポリシリコンダイオードＮ型高濃度領域
１３ ポリシリコンダイオードＮ型低濃度領域
１４ ポリシリコンダイオードＰ型低濃度領域
１５ ポリシリコンダイオードＰ型高濃度領域
１６ グラウンド端子側Ｐ型ダイオード
１７ 信号入力端子側Ｐ型ダイオード
１８ Ｎ型低濃度ウェル領域
１９ グラウンド端子側Ｐ型ダイオードＰ型高濃度領域
２０ 信号入力端子側Ｐ型ダイオードＰ型高濃度領域
２１ Ｐ型高濃度領域
Claims (2)
- 静電気保護回路が信号入力端子に接続された半導体装置において、
前記静電気保護回路は、
ウェル、ソース及びゲートをグラウンド電位に接地されたＮｃｈエンハンス型ＭＯＳトランジスタと、
酸化膜上に形成されたポリシリコンダイオードと、
を有し、
前記Ｎｃｈエンハンス型ＭＯＳトランジスタのドレインは前記ポリシリコンダイオードのＮ型領域に接続され、前記ポリシリコンダイオードのＰ型領域が前記信号入力端子に接続されていることを特徴とする半導体装置。 - 前記ポリシリコンダイオードのＰＮ接合領域は、
前記信号入力端子と接続される前記ポリシリコンダイオードのＰ型高濃度領域より低濃度のＰ型ポリシリコンと、前記Ｎｃｈエンハンス型トランジスタのドレインと接続される前記ポリシリコンダイオードのＮ型高濃度領域より低濃度のＮ型ポリシリコンから構成されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020196454A JP2022084984A (ja) | 2020-11-27 | 2020-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020196454A JP2022084984A (ja) | 2020-11-27 | 2020-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022084984A true JP2022084984A (ja) | 2022-06-08 |
Family
ID=81892566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020196454A Pending JP2022084984A (ja) | 2020-11-27 | 2020-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2022084984A (ja) |
-
2020
- 2020-11-27 JP JP2020196454A patent/JP2022084984A/ja active Pending
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