JP2022080359A

JP2022080359A - Transistor

Info

Publication number: JP2022080359A
Application number: JP2020191362A
Authority: JP
Inventors: 史典三橋; Fuminori Mihashi; 泰範舘野; Yasunori Tateno; 真寛足立; Masahiro Adachi; 喜之山本; Yoshiyuki Yamamoto
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2020-11-18
Filing date: 2020-11-18
Publication date: 2022-05-30
Anticipated expiration: 2040-11-18

Abstract

To provide a transistor which allows improvement in high-frequency characteristics while ensuring a stable operation.SOLUTION: A transistor 11 comprises: a base part 12 having a first surface 12a; a graphene film 13 disposed on the first surface 12a; a first insulation film 14 which is disposed on a second surface 13a of the graphene film 13 so as to form a gate insulation film; a gate electrode 15; a source electrode 16 which is disposed so as to come into contact with the graphene film 13 while being spaced apart from the first insulation film 14; a drain electrode 17 which comes into contact with the graphene film 13 while being spaced apart from the first insulation film 14, and which is disposed on the opposite side to the source electrode 16; and a second insulation film 21 which covers the second surface 13a in a first region 23a located between the first insulation film 14 and the source electrode 16, and also in a second region 23b located between the first insulation film 14 and the drain electrode 17. The second insulation film 21 is made of a material which is more weakly bonded to the graphene film 13 than a material of the first insulation film 14.SELECTED DRAWING: Figure 1

Description

本開示は、トランジスタに関するものである。 The present disclosure relates to transistors.

グラフェンは、炭素原子がｓｐ^２混成軌道を形成して平面的に結合した物質である。このような炭素原子の結合状態に起因して、グラフェンにおけるキャリア（電子）の移動度は、極めて高い。グラフェンをトランジスタのチャネルとして有効に利用することができれば、高周波での利用等、トランジスタの性能の向上を図ることができる。グラフェンを含むトランジスタに関する技術が、たとえば非特許文献１および非特許文献２に開示されている。非特許文献１および非特許文献２に開示されたトランジスタにおいては、グラフェン上にゲート絶縁膜が形成され、その上にゲート電極が形成されている。非特許文献１では、ゲート長方向において、ソース電極とドレイン電極との間に配置されるグラフェン膜が全てゲート絶縁膜と同じ絶縁膜で覆われている。非特許文献２では、ゲート長方向において、ゲート絶縁膜とソース電極との間の領域に配置されるグラフェン膜およびゲート絶縁膜とドレイン電極との間の領域に配置されるグラフェン膜が全て露出している。 Graphene is a substance in which carbon atoms form ^sp2 hybrid orbitals and are bonded in a plane. Due to such a bonded state of carbon atoms, the mobility of carriers (electrons) in graphene is extremely high. If graphene can be effectively used as a transistor channel, it is possible to improve the performance of the transistor, such as by using it at high frequencies. Techniques for transistors containing graphene are disclosed, for example, in Non-Patent Document 1 and Non-Patent Document 2. In the transistors disclosed in Non-Patent Document 1 and Non-Patent Document 2, a gate insulating film is formed on graphene, and a gate electrode is formed on the gate insulating film. In Non-Patent Document 1, all the graphene films arranged between the source electrode and the drain electrode in the gate length direction are covered with the same insulating film as the gate insulating film. In Non-Patent Document 2, in the gate length direction, the graphene film arranged in the region between the gate insulating film and the source electrode and the graphene film arranged in the region between the gate insulating film and the drain electrode are all exposed. ing.

ＯｍｉｄＨａｂｉｂｐｏｕｒｅｔａｌ．、“ＭｏｂｉｌｉｔｙＩｍｐｒｏｖｅｍｅｎｔａｎｄＭｉｃｒｏｗａｖｅＣｈａｒａｃｔｅｒｉｚａｔｉｏｎｏｆａＧｒａｐｈｅｎｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒＷｉｔｈＳｉｌｉｃｏｎＮｉｔｒｉｄｅＧａｔｅＤｉｅｌｅｃｔｒｉｃｓ”、ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲＳ，ＶＯＬ．３２，ＮＯ．７，ＪＵＬＹ２０１１Omid Habibpour et al. , "Mobile Immobility and Microwave Charge 32, NO. 7, JULY 2011 ＪｉｎｇＴｉａｎｅｔａｌ．、“ＧｒａｐｈｅｎｅＦｉｅｌｄ－ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒＭｏｄｅｌＷｉｔｈＩｍｐｒｏｖｅｄＣａｒｒｉｅｒＭｏｂｉｌｉｔｙＡｎａｌｙｓｉｓ”、ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，ＶＯＬ．６２，ＮＯ．１０，ＯＣＴＯＢＥＲ２０１５Jing Tian et al. , "Graphene Field-Effect Transistor Model With Implemented Carrier Mobility Analysis", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 62, NO. 10, OCTOBER 2015

グラフェンをチャネルとして利用したトランジスタにおいては、安定した動作を確保することができると共に、高周波特性の向上が望まれる。 In a transistor using graphene as a channel, stable operation can be ensured and high frequency characteristics are desired to be improved.

そこで、安定した動作を確保することができると共に、高周波特性の向上を図ることができるトランジスタを提供することを本開示の目的の１つとする。 Therefore, one of the purposes of the present disclosure is to provide a transistor capable of ensuring stable operation and improving high frequency characteristics.

本開示に従ったトランジスタは、ソース電極と、ドレイン電極と、ソース電極からドレイン電極へ向かう方向をゲート長方向とするゲート電極と、を含む。トランジスタは、第１面を有する絶縁性のベース部と、第１面上に配置されるグラフェン膜と、ゲート長方向に直交するゲート幅方向に延びる帯状の形状を有し、第１面と対向する面と反対側の面であるグラフェン膜の第２面上に配置され、ゲート絶縁膜を構成する第１の絶縁膜と、を備える。ゲート電極は、ゲート幅方向に延びる帯状の形状を有し、第２面と対向する面と反対側の面である第１の絶縁膜の第３面上に配置される。ソース電極は、ベース部に搭載され、グラフェン膜と接触し、ゲート長方向において第１の絶縁膜と間隔をあけて配置される。ドレイン電極は、ベース部に搭載され、グラフェン膜と接触し、ゲート長方向において第１の絶縁膜と間隔をあけて、第１の絶縁膜を挟んでソース電極と反対側に配置される。トランジスタは、第１の絶縁膜よりもグラフェン膜との結合が弱い材質から構成されており、第１の絶縁膜とソース電極との間に位置する第１領域および第１の絶縁膜とドレイン電極との間に位置する第２領域において、第２面を覆う第２の絶縁膜を備える。 A transistor according to the present disclosure includes a source electrode, a drain electrode, and a gate electrode whose gate length direction is from the source electrode to the drain electrode. The transistor has an insulating base portion having a first surface, a graphene film arranged on the first surface, and a band shape extending in the gate width direction orthogonal to the gate length direction, and faces the first surface. The graphene film is arranged on the second surface of the graphene film, which is the surface opposite to the surface to be formed, and includes a first insulating film constituting the gate insulating film. The gate electrode has a band-like shape extending in the gate width direction, and is arranged on the third surface of the first insulating film, which is a surface opposite to the surface facing the second surface. The source electrode is mounted on the base portion, contacts the graphene film, and is arranged at a distance from the first insulating film in the gate length direction. The drain electrode is mounted on the base portion, is in contact with the graphene film, is spaced from the first insulating film in the gate length direction, and is arranged on the opposite side of the source electrode with the first insulating film interposed therebetween. The transistor is made of a material that has a weaker bond with the graphene film than the first insulating film, and has a first region located between the first insulating film and the source electrode, and a first insulating film and a drain electrode. In the second region located between and, a second insulating film covering the second surface is provided.

上記トランジスタによれば、安定した動作を確保することができると共に、高周波特性の向上を図ることができる。 According to the above transistor, stable operation can be ensured and high frequency characteristics can be improved.

図１は、実施の形態１におけるトランジスタの構造を示す概略断面図である。FIG. 1 is a schematic cross-sectional view showing the structure of the transistor according to the first embodiment. 図２は、実施の形態１におけるトランジスタの製造方法の代表的な工程を示すフローチャートである。FIG. 2 is a flowchart showing a typical process of the transistor manufacturing method according to the first embodiment. 図３は、グラフェン膜が形成されたベース部（基板）の概略断面図である。FIG. 3 is a schematic cross-sectional view of a base portion (substrate) on which a graphene film is formed. 図４は、グラフェン膜がパターニングされた状態を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing a state in which the graphene film is patterned. 図５は、ソース電極およびドレイン電極を形成した状態を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing a state in which the source electrode and the drain electrode are formed. 図６は、第１の絶縁膜を形成した状態を示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing a state in which the first insulating film is formed. 図７は、ゲート電極を形成した状態を示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing a state in which the gate electrode is formed. 図８は、第１の絶縁膜を除去した状態を示す概略断面図である。FIG. 8 is a schematic cross-sectional view showing a state in which the first insulating film is removed. 図９は、第２の絶縁膜を形成した状態を示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing a state in which the second insulating film is formed. 図１０は、本発明の範囲外であるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係を示すグラフである。FIG. 10 is a graph showing the relationship between the drain voltage (Vd) and the drain current (Id) when the gate voltage is changed in a transistor outside the scope of the present invention. 図１１は、実施の形態１におけるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係を示すグラフである。FIG. 11 is a graph showing the relationship between the drain voltage (Vd) and the drain current (Id) when the gate voltage is changed in the transistor according to the first embodiment.

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。本開示に係るトランジスタは、ソース電極と、ドレイン電極と、ソース電極からドレイン電極へ向かう方向をゲート長方向とするゲート電極と、を含む。トランジスタは、第１面を有する絶縁性のベース部と、第１面上に配置されるグラフェン膜と、ゲート長方向に直交するゲート幅方向に延びる帯状の形状を有し、第１面と対向する面と反対側の面であるグラフェン膜の第２面上に配置され、ゲート絶縁膜を構成する第１の絶縁膜と、を備える。ゲート電極は、ゲート幅方向に延びる帯状の形状を有し、第２面と対向する面と反対側の面である第１の絶縁膜の第３面上に配置される。ソース電極は、ベース部に搭載され、グラフェン膜と接触し、ゲート長方向において第１の絶縁膜と間隔をあけて配置される。ドレイン電極は、ベース部に搭載され、グラフェン膜と接触し、ゲート長方向において第１の絶縁膜と間隔をあけて、第１の絶縁膜を挟んでソース電極と反対側に配置される。トランジスタは、第１の絶縁膜よりもグラフェン膜との結合が弱い材質から構成されており、第１の絶縁膜とソース電極との間に位置する第１領域および第１の絶縁膜とドレイン電極との間に位置する第２領域において、第２面を覆う第２の絶縁膜を備える。 [Explanation of Embodiments of the present disclosure]
First, embodiments of the present disclosure will be listed and described. The transistor according to the present disclosure includes a source electrode, a drain electrode, and a gate electrode whose gate length direction is the direction from the source electrode to the drain electrode. The transistor has an insulating base portion having a first surface, a graphene film arranged on the first surface, and a band shape extending in the gate width direction orthogonal to the gate length direction, and faces the first surface. It is provided with a first insulating film, which is arranged on the second surface of the graphene film, which is a surface opposite to the surface to be formed, and constitutes a gate insulating film. The gate electrode has a band-like shape extending in the gate width direction, and is arranged on the third surface of the first insulating film, which is a surface opposite to the surface facing the second surface. The source electrode is mounted on the base portion, contacts the graphene film, and is arranged at a distance from the first insulating film in the gate length direction. The drain electrode is mounted on the base portion, is in contact with the graphene film, is spaced from the first insulating film in the gate length direction, and is arranged on the opposite side of the source electrode with the first insulating film interposed therebetween. The transistor is made of a material that has a weaker bond with the graphene film than the first insulating film, and has a first region located between the first insulating film and the source electrode, and a first insulating film and a drain electrode. In the second region located between and, a second insulating film covering the second surface is provided.

本開示のトランジスタは、絶縁性のベース部上に配置されるグラフェン膜を含む。グラフェン膜におけるキャリア（電子）の移動度は、極めて高い。したがって、トランジスタのチャネルとしてグラフェン膜を利用することにより、高周波での動作が可能となる。 The transistors of the present disclosure include a graphene film placed on an insulating base. The mobility of carriers (electrons) in the graphene membrane is extremely high. Therefore, by using the graphene film as the channel of the transistor, it is possible to operate at a high frequency.

本発明者らは、グラフェン膜をチャネルとして利用するトランジスタにおいて、安定した動作を確保することができると共に、高周波特性を向上させる方策について検討を行った。ここで、本発明者らは、ソース電極と、ドレイン電極と、ソース電極からドレイン電極へ向かう方向をゲート長方向とするゲート電極と、を含むトランジスタにおいて、ソース電極とドレイン電極との間に配置されるグラフェン膜が全てゲート絶縁膜と同じ絶縁膜で覆われている構成について、以下の点に着目した。ゲート絶縁膜は、高い印加電圧に耐えることができるよう緻密な構造を有する絶縁膜が採用される場合が多い。このような絶縁膜は、グラフェン膜との間で強い共有結合を有することになる。そうすると、電荷輸送を担うπ軌道が、絶縁膜とグラフェン膜との間の共有結合で捉えられてしまい、グラフェン膜の電荷輸送能力を低減させることとなる。その結果、電極間のアクセス抵抗を増大させることとなり、流れる電流量を増加させることができず、トランジスタの高周波特性の向上を図ることができないと考えた。 The present inventors have studied measures for ensuring stable operation and improving high-frequency characteristics in a transistor using a graphene film as a channel. Here, the present inventors dispose of the source electrode, the drain electrode, and the gate electrode whose gate length direction is the direction from the source electrode to the drain electrode between the source electrode and the drain electrode in the transistor. The following points were focused on the configuration in which all the graphene films to be formed are covered with the same insulating film as the gate insulating film. As the gate insulating film, an insulating film having a dense structure is often adopted so as to be able to withstand a high applied voltage. Such an insulating film will have a strong covalent bond with the graphene film. Then, the π orbital responsible for charge transport is captured by the covalent bond between the insulating film and the graphene film, and the charge transport capacity of the graphene film is reduced. As a result, it is considered that the access resistance between the electrodes is increased, the amount of current flowing cannot be increased, and the high frequency characteristics of the transistor cannot be improved.

また、本発明者らは、ゲート長方向において、ゲート絶縁膜とソース電極との間の領域に配置されるグラフェン膜およびゲート絶縁膜とドレイン電極との間の領域に配置されるグラフェン膜が露出している構成について、以下の点に着目した。ゲート絶縁膜とソース電極との間の領域およびゲート絶縁膜とドレイン電極との間の領域におけるグラフェン膜が露出すれば、グラフェン膜が外部の雰囲気の影響を多大に受けることとなる。その結果、トランジスタの動作時において励起状態となった露出部分がたとえば酸素と接触して酸化が進行してしまうこととなる。このような状態では、安定した動作を確保するのが困難となると考えた。 Further, the present inventors expose the graphene film arranged in the region between the gate insulating film and the source electrode and the graphene film arranged in the region between the gate insulating film and the drain electrode in the gate length direction. We focused on the following points regarding the configuration. If the graphene film in the region between the gate insulating film and the source electrode and the region between the gate insulating film and the drain electrode is exposed, the graphene film will be greatly affected by the external atmosphere. As a result, the exposed portion excited during the operation of the transistor comes into contact with oxygen, for example, and oxidation proceeds. In such a state, it is considered difficult to secure stable operation.

そして、本発明者らは、アクセス抵抗の増大を抑制しながら酸化の進行による動作が不安定になるおそれを低減すべく鋭意検討し、ゲート長方向において、ゲート絶縁膜とソース電極との間の領域およびゲート絶縁膜とドレイン電極との間の領域におけるグラフェン膜を、第１の絶縁膜よりもグラフェン膜との結合が弱い材質から構成されている第２の絶縁膜で覆えば良いことを見出した。 Then, the present inventors diligently studied to reduce the possibility of unstable operation due to the progress of oxidation while suppressing the increase in access resistance, and in the gate length direction, between the gate insulating film and the source electrode. It was found that the graphene film in the region and the region between the gate insulating film and the drain electrode may be covered with a second insulating film made of a material having a weaker bond with the graphene film than the first insulating film. rice field.

本開示のトランジスタは、第１の絶縁膜よりもグラフェン膜との結合が弱い材質から構成されており、第１の絶縁膜とソース電極との間に位置する第１領域および第１の絶縁膜とドレイン電極との間に位置する第２領域において、第２面を覆う第２の絶縁膜を備える。このようにすることにより、第１領域および第２領域が第２の絶縁膜により覆われることになる。そうすると、第１領域および第２領域における外部への露出部分をなくすことができ、グラフェン膜が外部の雰囲気、たとえば大気の影響を受けるおそれを低減することができる。したがって、トランジスタの動作時における酸化の進行を抑制することができ、安定した動作を確保することができる。また、第１領域および第２領域において、グラフェン膜は、第１の絶縁膜よりもグラフェン膜との結合が弱い材質から構成されている第２の絶縁膜によって覆われている。よって、第１領域および第２領域において、電荷輸送を担うπ軌道が、第２の絶縁膜とグラフェン膜との間の共有結合で捉えられるおそれを低減することができる。したがって、グラフェン膜の電荷輸送能力の低減を抑制することができる。この場合、第１領域および第２領域においては、トランジスタの駆動時において、高い電圧が印加されない。よって、このようなグラフェン膜との結合が弱い材質を第２の絶縁膜として用いても、トランジスタの特性を下げることはない。 The transistor of the present disclosure is made of a material having a weaker bond with the graphene film than the first insulating film, and has a first region and a first insulating film located between the first insulating film and the source electrode. A second insulating film covering the second surface is provided in the second region located between the and the drain electrode. By doing so, the first region and the second region are covered with the second insulating film. Then, it is possible to eliminate the exposed portion to the outside in the first region and the second region, and it is possible to reduce the possibility that the graphene film is affected by the outside atmosphere, for example, the atmosphere. Therefore, the progress of oxidation during the operation of the transistor can be suppressed, and stable operation can be ensured. Further, in the first region and the second region, the graphene film is covered with a second insulating film made of a material having a weaker bond with the graphene film than the first insulating film. Therefore, in the first region and the second region, it is possible to reduce the possibility that the π orbital responsible for charge transport is captured by the covalent bond between the second insulating film and the graphene film. Therefore, it is possible to suppress a decrease in the charge transport capacity of the graphene film. In this case, in the first region and the second region, a high voltage is not applied when the transistor is driven. Therefore, even if such a material having a weak bond with the graphene film is used as the second insulating film, the characteristics of the transistor are not deteriorated.

以上より、このようなトランジスタによると、安定した動作を確保することができると共に、高周波特性の向上を図ることができる。 From the above, according to such a transistor, stable operation can be ensured and high frequency characteristics can be improved.

上記トランジスタにおいて、第１の絶縁膜の材質は、アルミナであってもよい。第２の絶縁膜の材質は、六方晶窒化ボロンおよび酸化チタンのうちの少なくともいずれか一方であってもよい。第１の絶縁膜および第２の絶縁膜として上記材質の絶縁膜を用いることにより、より確実に安定した動作を確保することができると共に、高周波特性の向上を図ることができる。 In the above transistor, the material of the first insulating film may be alumina. The material of the second insulating film may be at least one of hexagonal boron nitride and titanium oxide. By using the insulating film made of the above material as the first insulating film and the second insulating film, stable operation can be ensured more reliably and high frequency characteristics can be improved.

上記トランジスタにおいて、第１の絶縁膜の長さに対する第１領域の長さおよび第２領域の長さの比率はそれぞれ、１／３以上であってもよい。このようにすることにより、第１領域および第２領域を広く確保して、第２の絶縁膜を容易に形成することができる。したがって、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができる。 In the above transistor, the ratio of the length of the first region and the length of the second region to the length of the first insulating film may be 1/3 or more, respectively. By doing so, the first region and the second region can be secured widely, and the second insulating film can be easily formed. Therefore, it is possible to improve the high frequency characteristics while ensuring stable operation more reliably.

上記トランジスタにおいて、ゲート長方向において、第１領域の長さおよび第２領域の長さのうちの少なくともいずれか一方は、１μｍ以上であってもよい。このようにすることにより、第２の絶縁膜を形成する際の十分な大きさを確保することができる。したがって、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができる。 In the transistor, at least one of the length of the first region and the length of the second region may be 1 μm or more in the gate length direction. By doing so, it is possible to secure a sufficient size when forming the second insulating film. Therefore, it is possible to improve the high frequency characteristics while ensuring stable operation more reliably.

上記トランジスタにおいて、グラフェン膜の原子層の数は、１以上５以下であってもよい。このようにすることにより、キャリアの高い移動度を安定して確保することができるグラフェン膜を備えるトランジスタとすることができる。 In the above transistor, the number of atomic layers of the graphene film may be 1 or more and 5 or less. By doing so, it is possible to obtain a transistor having a graphene film capable of stably ensuring high carrier mobility.

［本開示の実施形態の詳細］
次に、本開示のトランジスタの一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。 [Details of Embodiments of the present disclosure]
Next, an embodiment of the transistor of the present disclosure will be described with reference to the drawings. In the following drawings, the same or corresponding parts are designated by the same reference numerals and the description thereof will not be repeated.

（実施の形態１）
本開示の実施の形態１に係るトランジスタについて説明する。図１は、実施の形態１におけるトランジスタの構造を示す概略断面図である。図１において、ベース部およびグラフェン膜の厚さ方向は、矢印Ｔで示す向きまたはその逆の向きで示される。後述するゲート長方向は、矢印Ｗで示す向きまたはその逆の向きで示される。図１は、ゲート長方向に直交するゲート幅方向に垂直な平面で切断した場合の断面図である。 (Embodiment 1)
The transistor according to the first embodiment of the present disclosure will be described. FIG. 1 is a schematic cross-sectional view showing the structure of the transistor according to the first embodiment. In FIG. 1, the thickness direction of the base portion and the graphene film is indicated by the direction indicated by the arrow T or vice versa. The gate length direction, which will be described later, is indicated by the direction indicated by the arrow W or vice versa. FIG. 1 is a cross-sectional view taken along a plane perpendicular to the gate width direction orthogonal to the gate length direction.

図１を参照して、実施の形態１におけるトランジスタ１１は、ＭＯＳＦＥＴ（Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である。トランジスタ１１は、絶縁性のベース部１２と、グラフェン膜１３と、ゲート絶縁膜を構成する第１の絶縁膜１４と、ソース電極１６と、ドレイン電極１７と、ソース電極１６からドレイン電極１７へ向かう方向をゲート長方向とするゲート電極１５と、を含む。 With reference to FIG. 1, the transistor 11 in the first embodiment is a MOSFET (Metal-oxide-semiconductor Field Effect Transistor). The transistor 11 is directed from the insulating base portion 12, the graphene film 13, the first insulating film 14 constituting the gate insulating film, the source electrode 16, the drain electrode 17, and the source electrode 16 to the drain electrode 17. Includes a gate electrode 15 whose direction is the gate length direction.

ベース部１２は、炭化珪素（ＳｉＣ）から構成されている。炭化珪素は、六方晶ＳｉＣであって、たとえば６Ｈ構造を有する。なお、ベース部１２は、六方晶であって４Ｈ構造を有してもよい。ベース部１２は、ベース部１２の厚さ方向の一方に位置する第１面１２ａを有する。 The base portion 12 is made of silicon carbide (SiC). Silicon carbide is hexagonal SiC and has, for example, a 6H structure. The base portion 12 may be hexagonal and may have a 4H structure. The base portion 12 has a first surface 12a located on one side of the base portion 12 in the thickness direction.

グラフェン膜１３は、ベース部１２の第１面１２ａ上に配置される。グラフェン膜１３は、ベース部１２上の所定の箇所に配置されている。グラフェン膜１３は、厚さ方向における一方の主面１３ｂが第１面１２ａと対向して配置される。グラフェン膜１３は、厚さ方向において主面１３ｂと反対側に位置する他方の主面である第２面１３ａを有する。グラフェン膜１３の原子層の数は、１以上５以下である。このようにすることにより、キャリアの高い移動度を安定して確保することができるグラフェン膜１３を備えるトランジスタ１１とすることができる。 The graphene film 13 is arranged on the first surface 12a of the base portion 12. The graphene film 13 is arranged at a predetermined position on the base portion 12. In the graphene film 13, one main surface 13b in the thickness direction is arranged so as to face the first surface 12a. The graphene film 13 has a second surface 13a, which is the other main surface located on the opposite side of the main surface 13b in the thickness direction. The number of atomic layers of the graphene film 13 is 1 or more and 5 or less. By doing so, the transistor 11 provided with the graphene film 13 that can stably secure the high mobility of the carrier can be obtained.

ゲート絶縁膜を構成する第１の絶縁膜１４は、グラフェン膜１３の第２面１３ａ上に配置される。第１の絶縁膜１４は、一方の主面１４ｂが第２面１３ａと対向して配置される。第１の絶縁膜１４は、ベース部１２の厚さ方向において主面１４ｂと反対側に位置する他方の主面である第３面１４ａを有する。第１の絶縁膜１４は、ゲート幅方向に延びる帯状の形状を有する。第１の絶縁膜１４は、たとえばアルミナ（Ａｌ_２Ｏ_３）から構成されている。第１の絶縁膜１４は、たとえばＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）により成膜されている。第１の絶縁膜１４の厚さＤ_１としては、たとえば３０ｎｍが選択される。第１の絶縁膜１４のゲート長方向の長さＬ_１は、ゲート電極１５のゲート長方向の長さと同じである。 The first insulating film 14 constituting the gate insulating film is arranged on the second surface 13a of the graphene film 13. In the first insulating film 14, one main surface 14b is arranged so as to face the second surface 13a. The first insulating film 14 has a third surface 14a, which is the other main surface located on the opposite side of the main surface 14b in the thickness direction of the base portion 12. The first insulating film 14 has a strip-like shape extending in the gate width direction. The first insulating film 14 is made of, for example, alumina (Al ₂ O ₃ ). The first insulating film 14 is formed by, for example, ALD (Atomic Layer Deposition). As the thickness D ₁ of the first insulating film 14, for example, 30 nm is selected. The length L1 of the _first insulating film 14 in the gate length direction is the same as the length of the gate electrode 15 in the gate length direction.

ゲート電極１５は、第１の絶縁膜１４の第３面１４ａ上に配置される。ゲート電極１５は、一方の主面１５ｂが第３面１４ａと対向して配置される。ゲート電極１５は、ゲート幅方向に延びる帯状の形状を有する。ゲート電極１５は、ソース電極１６およびドレイン電極１７のそれぞれと間隔をあけて配置される。ゲート電極１５は、たとえばニッケル（Ｎｉ）／金（Ａｕ）から構成されている。 The gate electrode 15 is arranged on the third surface 14a of the first insulating film 14. One of the main surfaces 15b of the gate electrode 15 is arranged so as to face the third surface 14a. The gate electrode 15 has a band shape extending in the gate width direction. The gate electrode 15 is arranged at a distance from each of the source electrode 16 and the drain electrode 17. The gate electrode 15 is made of, for example, nickel (Ni) / gold (Au).

ソース電極１６は、ベース部１２に搭載されている。具体的には、ソース電極１６は、第１面１２ａおよび第２面１３ａ上に配置されている。ソース電極１６は、グラフェン膜１３と接触するように配置されている。ソース電極１６は、ゲート長方向において、第１の絶縁膜１４と間隔をあけて配置されている。ソース電極１６は、グラフェン膜１３とオーミック接触が可能な導電体、たとえばニッケル（Ｎｉ）／金（Ａｕ）から構成されている。ソース電極１６は、蒸着法により形成されている。具体的には、ニッケルの厚さが１０ｎｍとなり、金の厚さが１５ｎｍとなるように各元素が蒸着され、成膜されている。 The source electrode 16 is mounted on the base portion 12. Specifically, the source electrode 16 is arranged on the first surface 12a and the second surface 13a. The source electrode 16 is arranged so as to be in contact with the graphene film 13. The source electrode 16 is arranged at a distance from the first insulating film 14 in the gate length direction. The source electrode 16 is made of a conductor capable of ohmic contact with the graphene film 13, for example, nickel (Ni) / gold (Au). The source electrode 16 is formed by a vapor deposition method. Specifically, each element is vapor-deposited and formed so that the thickness of nickel is 10 nm and the thickness of gold is 15 nm.

ドレイン電極１７は、ベース部１２に搭載されている。具体的には、ドレイン電極１７は、第１面１２ａおよび第２面１３ａ上に配置されている。ドレイン電極１７は、グラフェン膜１３と接触するように配置されている。ドレイン電極１７は、ゲート長方向において、第１の絶縁膜１４と間隔をあけて配置されている。ドレイン電極１７は、ソース電極１６と離れて配置されている。具体的には、図１に示す断面において、ドレイン電極１７は、第１の絶縁膜１４を挟んでソース電極１６と反対側に配置される。ドレイン電極１７は、グラフェン膜１３とオーミック接触が可能な導電体、たとえばニッケル（Ｎｉ）／金（Ａｕ）から構成されている。ソース電極１６は、蒸着法により形成されている。具体的には、ニッケルの厚さが１０ｎｍとなり、金の厚さが１５ｎｍとなるように各元素が蒸着され、成膜されている。 The drain electrode 17 is mounted on the base portion 12. Specifically, the drain electrode 17 is arranged on the first surface 12a and the second surface 13a. The drain electrode 17 is arranged so as to be in contact with the graphene film 13. The drain electrode 17 is arranged at a distance from the first insulating film 14 in the gate length direction. The drain electrode 17 is arranged apart from the source electrode 16. Specifically, in the cross section shown in FIG. 1, the drain electrode 17 is arranged on the side opposite to the source electrode 16 with the first insulating film 14 interposed therebetween. The drain electrode 17 is made of a conductor capable of ohmic contact with the graphene film 13, for example, nickel (Ni) / gold (Au). The source electrode 16 is formed by a vapor deposition method. Specifically, each element is vapor-deposited to form a film so that the thickness of nickel is 10 nm and the thickness of gold is 15 nm.

なお、グラフェン膜１３は、第１の絶縁膜１４とソース電極１６との間に位置する第１領域２３ａを有する。ソース電極１６と第１の絶縁膜１４のゲート長方向の間隔、すなわちゲート長方向における第１領域２３ａの長さＬ_２は、１μｍ以上である。また、ゲート長方向において、第１の絶縁膜１４の長さＬ_１に対する第１領域２３ａの長さＬ_２の比率は、１／３以上である。グラフェン膜１３は、第１の絶縁膜１４とドレイン電極１７との間に位置する第２領域２３ｂを有する。ドレイン電極１７と第１の絶縁膜１４のゲート長方向の間隔、すなわちゲート長方向における第２領域２３ｂの長さＬ_３は、１μｍ以上である。また、ゲート長方向において、第１の絶縁膜１４の長さＬ_１に対する第２領域２３ｂの長さＬ_３の比率は、１／３以上である。 The graphene film 13 has a first region 23a located between the first insulating film 14 and the source electrode 16. The distance between the source electrode 16 and the first insulating film 14 in the gate length direction, that is, the length L ₂ of the first region 23a in the gate length direction is 1 μm or more. Further, in the gate length direction, the ratio of the length L ₂ of the first region 23a to the length L ₁ of the first insulating film 14 is 1/3 or more. The graphene film 13 has a second region 23b located between the first insulating film 14 and the drain electrode 17. The distance between the drain electrode 17 and the first insulating film 14 in the gate length direction, that is, the length L3 of the _second region 23b in the gate length direction is 1 μm or more. Further, in the gate length direction, the ratio of the length L ₃ of the second region 23b to the length L ₁ of the first insulating film 14 is 1/3 or more.

ここで、トランジスタ１１は、第２の絶縁膜２１を備える。第２の絶縁膜２１は、第１の絶縁膜１４と異なる材質であり、第１の絶縁膜１４よりもグラフェン膜１３との結合が弱い材質から構成されている。具体的には、第２の絶縁膜２１の材質は、たとえば酸化チタン（ＴｉＯ_２）である。第２の絶縁膜２１は、第１領域２３ａにおいて第２面１３ａの全面を覆う第１部分２２ａと、第２領域２３ｂにおいて第２面１３ａの全面を覆う第２部分２２ｂと、を含む。 Here, the transistor 11 includes a second insulating film 21. The second insulating film 21 is made of a material different from that of the first insulating film 14, and is made of a material having a weaker bond with the graphene film 13 than the first insulating film 14. Specifically, the material of the second insulating film 21 is, for example, titanium oxide (TiO ₂ ). The second insulating film 21 includes a first portion 22a that covers the entire surface of the second surface 13a in the first region 23a, and a second portion 22b that covers the entire surface of the second surface 13a in the second region 23b.

上記トランジスタ１１において、ゲート電極１５に印加される電圧が閾値電圧未満の状態、すなわち、トランジスタ１１がオフの状態では、ソース電極１６とドレイン電極１７との間（チャネル領域）に位置するグラフェン膜１３にはキャリアとなる電子が十分に存在しない。よって、ソース電極１６とドレイン電極１７との間に電圧が印加されても、非導通の状態が維持される。一方、ゲート電極１５に印加される電圧が閾値電圧以上の状態、すなわち、トランジスタ１１がオンの状態となると、チャネル領域にキャリアとなる電子が生成する。よって、キャリアとなる電子が生成したチャネル領域によってソース電極１６とドレイン電極１７とが電気的に接続された状態となる。このような状態でソース電極１６とドレイン電極１７との間に電圧が印加されると、ソース電極１６とドレイン電極１７との間に電流が流れる。 In the transistor 11, when the voltage applied to the gate electrode 15 is less than the threshold voltage, that is, when the transistor 11 is off, the graphene film 13 located between the source electrode 16 and the drain electrode 17 (channel region). There are not enough electrons to be carriers in. Therefore, even if a voltage is applied between the source electrode 16 and the drain electrode 17, the non-conducting state is maintained. On the other hand, when the voltage applied to the gate electrode 15 is equal to or higher than the threshold voltage, that is, when the transistor 11 is turned on, electrons serving as carriers are generated in the channel region. Therefore, the source electrode 16 and the drain electrode 17 are electrically connected by the channel region generated by the electrons serving as carriers. When a voltage is applied between the source electrode 16 and the drain electrode 17 in such a state, a current flows between the source electrode 16 and the drain electrode 17.

次に、実施の形態１におけるトランジスタ１１の製造方法について、簡単に説明する。図２は、実施の形態１におけるトランジスタ１１の製造方法の代表的な工程を示すフローチャートである。 Next, the method of manufacturing the transistor 11 in the first embodiment will be briefly described. FIG. 2 is a flowchart showing a typical process of the method for manufacturing the transistor 11 in the first embodiment.

図２を参照して、実施の形態におけるトランジスタ１１の製造方法では、まず工程（Ｓ１０）として、ベース部１２を準備する基板準備工程が実施される。ベース部１２として、たとえば基板が用いられる。この工程（Ｓ１０）では、たとえば直径２インチ（５０．８ｍｍ）の６Ｈ－ＳｉＣから構成される基板が準備される。具体的には、たとえばＳｉＣから構成されるインゴットをスライスすることにより、ＳｉＣから構成される基板が得られる。基板の表面が研磨された後、洗浄等のプロセスを経て、主面の平坦性および清浄性が確保される。 With reference to FIG. 2, in the method for manufacturing the transistor 11 in the embodiment, first, as a step (S10), a substrate preparation step for preparing the base portion 12 is carried out. For example, a substrate is used as the base portion 12. In this step (S10), for example, a substrate composed of 6H-SiC having a diameter of 2 inches (50.8 mm) is prepared. Specifically, for example, by slicing an ingot composed of SiC, a substrate composed of SiC can be obtained. After the surface of the substrate is polished, the flatness and cleanliness of the main surface are ensured through a process such as cleaning.

次に、工程（Ｓ２０）としてグラフェン膜形成工程が実施される。図３は、グラフェン膜が形成されたベース部１２（基板）の概略断面図である。この工程（Ｓ２０）は、たとえばチャンバーを含む加熱装置（図示せず）を用いて実施することができる。加熱装置に含まれるチャンバー内にベース部１２を配置し、チャンバー内の雰囲気を不活性ガスに置換した後、チャンバー内を減圧下で昇温する。そして、チャンバー内のベース部１２をたとえば１７００℃程度に加熱して１０分間維持する。そうすると、ベース部１２の第１面１２ａ側から珪素原子が離脱し、第１面１２ａを含むベース部１２の表層部がグラフェン膜１３に変換される。このようにして、第２面１３ａを有するグラフェン膜１３が形成される。 Next, a graphene film forming step is carried out as a step (S20). FIG. 3 is a schematic cross-sectional view of the base portion 12 (substrate) on which the graphene film is formed. This step (S20) can be carried out using, for example, a heating device (not shown) including a chamber. The base portion 12 is arranged in the chamber included in the heating device, the atmosphere in the chamber is replaced with an inert gas, and then the temperature inside the chamber is raised under reduced pressure. Then, the base portion 12 in the chamber is heated to, for example, about 1700 ° C. and maintained for 10 minutes. Then, the silicon atom is separated from the first surface 12a side of the base portion 12, and the surface layer portion of the base portion 12 including the first surface 12a is converted into the graphene film 13. In this way, the graphene film 13 having the second surface 13a is formed.

次に、工程（Ｓ３０）としてグラフェン膜パターニング工程が実施される。図４は、グラフェン膜１３がパターニングされた状態を示す概略断面図である。図４を参照して、この工程（Ｓ３０）は、たとえばグラフェン膜１３を所定の構造にパターニングすることにより実施することができる。具体的には、たとえば残すべきグラフェン膜１３上にマスクを形成し、露出したグラフェン膜１３をドライエッチングにより除去した後、マスクを除去することにより実施することができる。第１面１２ａ上に残ったグラフェン膜１３が、後にトランジスタ１１のチャネル領域を構成する。 Next, a graphene film patterning step is carried out as a step (S30). FIG. 4 is a schematic cross-sectional view showing a state in which the graphene film 13 is patterned. With reference to FIG. 4, this step (S30) can be carried out, for example, by patterning the graphene film 13 into a predetermined structure. Specifically, for example, it can be carried out by forming a mask on the graphene film 13 to be left, removing the exposed graphene film 13 by dry etching, and then removing the mask. The graphene film 13 remaining on the first surface 12a later constitutes the channel region of the transistor 11.

次に、工程（Ｓ４０）としてオーミック電極形成工程が実施される。図５は、ソース電極１６およびドレイン電極１７を形成した状態を示す概略断面図である。図５を参照して、この工程（Ｓ４０）では、オーミック電極、本実施形態においては、ソース電極１６およびドレイン電極１７が形成される。ソース電極１６およびドレイン電極１７は、グラフェン膜パターニング工程において露出させたベース部１２の第１面１２ａおよびこの露出させたベース部１２の第１面１２ａに隣り合う領域に配置されるグラフェン膜１３の一部を覆うように形成される。この場合、具体的には、たとえば厚さが２５ｎｍとなるようにニッケルを蒸着させ、その後、たとえば厚さが１００ｎｍとなるように金を蒸着させる。 Next, an ohmic electrode forming step is carried out as a step (S40). FIG. 5 is a schematic cross-sectional view showing a state in which the source electrode 16 and the drain electrode 17 are formed. With reference to FIG. 5, in this step (S40), an ohmic electrode, in this embodiment, a source electrode 16 and a drain electrode 17 are formed. The source electrode 16 and the drain electrode 17 are the graphene film 13 arranged in a region adjacent to the first surface 12a of the base portion 12 exposed in the graphene film patterning step and the first surface 12a of the exposed base portion 12. It is formed to cover a part. In this case, specifically, nickel is vapor-deposited so as to have a thickness of 25 nm, and then gold is vapor-deposited so as to have a thickness of 100 nm, for example.

次に、工程（Ｓ５０）として第１の絶縁膜形成工程が実施される。図６は、第１の絶縁膜を形成した状態を示す概略断面図である。図６を参照して、この工程（Ｓ５０）は、形成されたソース電極１６およびドレイン電極１７を含む第１面１２ａ側のベース部１２の全面を覆うように第１の絶縁膜１９を成膜することにより実施される。具体的には、パターニングされたグラフェン膜１３の第２面１３ａと、ソース電極１６の上面１６ａと、ドレイン電極１７の上面１７ａと、を全て覆うように第１の絶縁膜１４を成膜する。成膜方法は、たとえばＡＬＤを用いることができる。第１の絶縁膜１９としては、たとえばアルミナ（Ａｌ_２Ｏ_３）が用いられる。この場合、具体的には、たとえば第２面１３ａから第１の絶縁膜１９の上面１９ａまでの厚さが３０ｎｍとなるように成膜する。 Next, as the step (S50), the first insulating film forming step is carried out. FIG. 6 is a schematic cross-sectional view showing a state in which the first insulating film is formed. With reference to FIG. 6, in this step (S50), a first insulating film 19 is formed so as to cover the entire surface of the base portion 12 on the first surface 12a side including the formed source electrode 16 and drain electrode 17. It is carried out by doing. Specifically, the first insulating film 14 is formed so as to completely cover the second surface 13a of the patterned graphene film 13, the upper surface 16a of the source electrode 16, and the upper surface 17a of the drain electrode 17. As the film forming method, for example, ALD can be used. As the first insulating film 19, for example, alumina (Al ₂ O ₃ ) is used. In this case, specifically, for example, the film is formed so that the thickness from the second surface 13a to the upper surface 19a of the first insulating film 19 is 30 nm.

次に、工程（Ｓ６０）としてゲート電極形成工程が実施される。図７は、ゲート電極１５を形成した状態を示す概略断面図である。図７を参照して、この工程（Ｓ６０）は、ゲート電極１５は、ゲート電極１５を配置する領域以外の領域にマスクを形成し、ゲート電極１５を構成する各元素を蒸着させて導電膜を形成する。この場合、具体的には、たとえば厚さが２５ｎｍとなるようにニッケルを蒸着させ、その後、たとえば厚さが１００ｎｍとなるように金を蒸着させる。その後、マスクを除去することにより実施することができる。 Next, a gate electrode forming step is carried out as a step (S60). FIG. 7 is a schematic cross-sectional view showing a state in which the gate electrode 15 is formed. With reference to FIG. 7, in this step (S60), the gate electrode 15 forms a mask in a region other than the region where the gate electrode 15 is arranged, and each element constituting the gate electrode 15 is vapor-deposited to form a conductive film. Form. In this case, specifically, nickel is vapor-deposited so as to have a thickness of 25 nm, and then gold is vapor-deposited so as to have a thickness of 100 nm, for example. After that, it can be carried out by removing the mask.

次に、工程（Ｓ７０）として第１の絶縁膜除去工程が実施される。図８は、第１の絶縁膜を除去した状態を示す概略断面図である。図８を参照して、この工程（Ｓ７０）は、形成したゲート電極１５をマスクとしたウェットエッチングにより実施することができる。アルカリ性の溶液を用いてウェットエッチングを実施すると、マスク（ゲート電極１５）によって覆われていない部分の第１の絶縁膜１９が除去される。ここで、第１の絶縁膜１９の除去に際し、ウェットエッチングにより、まずソース電極１６の上面１６ａおよびドレイン電極１７の上面１７ａが露出するまで、厚さ方向に第１の絶縁膜１９が除去される。その後、ウェットエッチングを続けると、ゲート長方向において、ゲート電極１５とソース電極１６との間に位置する第１領域２３ａ上の第１の絶縁膜１４およびゲート電極とドレイン電極１７との間に位置する第２領域２３ｂ上の第１の絶縁膜１９が除去される。そして、第１領域２３ａおよび第２領域２３ｂにおけるグラフェン膜１３の第２面１３ａが露出する。マスクとしてのゲート電極１５によって覆われた部分の残った第１の絶縁膜１９が、ゲート絶縁膜を構成する第１の絶縁膜１４となる。また、ゲート長方向において、ソース電極１６と第１の絶縁膜１４との間に空隙１８ａが形成され、ドレイン電極１７と第１の絶縁膜１４との間に空隙１８ｂが形成される。 Next, as the step (S70), the first insulating film removing step is carried out. FIG. 8 is a schematic cross-sectional view showing a state in which the first insulating film is removed. With reference to FIG. 8, this step (S70) can be carried out by wet etching using the formed gate electrode 15 as a mask. When wet etching is performed using an alkaline solution, the first insulating film 19 of the portion not covered by the mask (gate electrode 15) is removed. Here, when removing the first insulating film 19, the first insulating film 19 is removed in the thickness direction until the upper surface 16a of the source electrode 16 and the upper surface 17a of the drain electrode 17 are exposed by wet etching. .. After that, when wet etching is continued, the position is located between the first insulating film 14 on the first region 23a located between the gate electrode 15 and the source electrode 16 and between the gate electrode and the drain electrode 17 in the gate length direction. The first insulating film 19 on the second region 23b is removed. Then, the second surface 13a of the graphene film 13 in the first region 23a and the second region 23b is exposed. The first insulating film 19 remaining in the portion covered by the gate electrode 15 as a mask becomes the first insulating film 14 constituting the gate insulating film. Further, in the gate length direction, a gap 18a is formed between the source electrode 16 and the first insulating film 14, and a gap 18b is formed between the drain electrode 17 and the first insulating film 14.

次に、工程（Ｓ８０）として第２の絶縁膜形成工程が実施される。図９は、第２の絶縁膜を形成した状態を示す概略断面図である。図９を参照して、この工程（Ｓ８０）は、第１の絶縁膜除去工程において露出させたグラフェン膜１３の第２面１３ａ、ソース電極１６およびドレイン電極１７を含む第１面１２ａ側のベース部１２の全面を覆うように第２の絶縁膜２４を成膜することにより実施される。具体的には、グラフェン膜１３の第１領域２３ａおよび第２領域２３ｂにおいて露出した第２面１３ａと、ソース電極１６の上面１６ａと、ドレイン電極１７の上面１７ａと、ゲート電極１５の上面１５ａとを全て覆い、空隙１８ａ，１８ｂを埋めるように第２の絶縁膜２４を成膜する。成膜方法は、たとえばＡＬＤを用いることができる。第２の絶縁膜２４としては、第１の絶縁膜１４よりもグラフェン膜１３との結合が弱い材質から構成される絶縁膜が用いられる。具体的には、たとえば酸化チタン（ＴｉＯ_２）が用いられる。 Next, a second insulating film forming step is carried out as a step (S80). FIG. 9 is a schematic cross-sectional view showing a state in which the second insulating film is formed. With reference to FIG. 9, this step (S80) is a base on the first surface 12a side including the second surface 13a of the graphene film 13 exposed in the first insulating film removing step, the source electrode 16 and the drain electrode 17. This is carried out by forming a second insulating film 24 so as to cover the entire surface of the portion 12. Specifically, the second surface 13a exposed in the first region 23a and the second region 23b of the graphene film 13, the upper surface 16a of the source electrode 16, the upper surface 17a of the drain electrode 17, and the upper surface 15a of the gate electrode 15 A second insulating film 24 is formed so as to cover all of the above and fill the voids 18a and 18b. As the film forming method, for example, ALD can be used. As the second insulating film 24, an insulating film made of a material having a weaker bond with the graphene film 13 than the first insulating film 14 is used. Specifically, for example, titanium oxide (TiO ₂ ) is used.

次に、工程（Ｓ９０）として第２の絶縁膜形成工程が実施される。この工程（Ｓ７０）は、形成した第２の絶縁膜２４に対するドライエッチングにより実施することができる。ドライエッチングを実施すると、ゲート電極１５上に成膜された第２の絶縁膜２４、そして、ソース電極１６からドレイン電極１７に至る領域に成膜された第２の絶縁膜２４が除去される。ここで、第２の絶縁膜２４の除去に際し、ドライエッチングにより、ゲート電極１５の上面１５ａ、ソース電極１６の上面１６ａの少なくとも一部およびドレイン電極１７の上面１７ａの少なくとも一部が露出するまで、厚さ方向に第２の絶縁膜２４が除去される。その後、ソース電極１６の上面１６ａの全面およびドレイン電極１７の上面１７ａの全面が露出するまで、ドライエッチングを続けてもよい。そうすると、ゲート長方向において、ソース電極１６と第１の絶縁膜１４との間であって第１領域２３ａにおけるグラフェン膜１３の第２面１３ａ上およびドレイン電極１７と第１の絶縁膜１４との間であって第２領域２３ｂにおけるグラフェン膜１３の第２面１３ａ上に残った第２の絶縁膜２４が、第２の絶縁膜２１となる。このようにして、図１に示す実施の形態１におけるトランジスタ１１が製造される。 Next, a second insulating film forming step is carried out as a step (S90). This step (S70) can be performed by dry etching the formed second insulating film 24. When dry etching is performed, the second insulating film 24 formed on the gate electrode 15 and the second insulating film 24 formed in the region from the source electrode 16 to the drain electrode 17 are removed. Here, in the removal of the second insulating film 24, until at least a part of the upper surface 15a of the gate electrode 15, the upper surface 16a of the source electrode 16 and at least a part of the upper surface 17a of the drain electrode 17 are exposed by dry etching. The second insulating film 24 is removed in the thickness direction. After that, dry etching may be continued until the entire surface of the upper surface 16a of the source electrode 16 and the entire surface of the upper surface 17a of the drain electrode 17 are exposed. Then, in the gate length direction, between the source electrode 16 and the first insulating film 14, on the second surface 13a of the graphene film 13 in the first region 23a, and between the drain electrode 17 and the first insulating film 14. The second insulating film 24 remaining on the second surface 13a of the graphene film 13 in the second region 23b becomes the second insulating film 21. In this way, the transistor 11 according to the first embodiment shown in FIG. 1 is manufactured.

上記トランジスタ１１によると、絶縁性のベース部１２上に配置されるグラフェン膜１３を含む。グラフェン膜１３におけるキャリア（電子）の移動度は、極めて高い。したがって、トランジスタ１１のチャネル領域としてグラフェン膜１３を利用することにより、高周波での動作が可能となる。また、上記トランジスタ１１は、第１の絶縁膜１４よりもグラフェン膜１３との結合が弱い材質から構成されており、第１の絶縁膜１４とソース電極１６との間に位置する第１領域２３ａおよび第１の絶縁膜１４とドレイン電極１７との間に位置する第２領域２３ｂにおいて、第２面１３ａを覆う第２の絶縁膜２１を備える。このようにすることにより、第１領域２３ａおよび第２領域２３ｂが第２の絶縁膜２１により覆われることになる。そうすると、第１領域２３ａおよび第２領域２３ｂにおける外部への露出部分をなくすことができ、グラフェン膜１３が外部の雰囲気、たとえば大気の影響を受けるおそれを低減することができる。したがって、トランジスタ１１の動作時における酸化の進行を抑制することができ、安定した動作を確保することができる。また、第１領域２３ａおよび第２領域２３ｂにおいて、グラフェン膜１３は、第１の絶縁膜１４よりもグラフェン膜１３との結合が弱い材質から構成されている第２の絶縁膜２１によって覆われている。よって、第１領域２３ａおよび第２領域２３ｂにおいて、電荷輸送を担うπ軌道が、第２の絶縁膜２１とグラフェン膜１３との間の共有結合で捉えられるおそれを低減することができる。したがって、グラフェン膜１３の電荷輸送能力の低減を抑制することができる。この場合、第１領域２３ａおよび第２領域２３ｂにおいては、トランジスタ１１の駆動時において、高い電圧が印加されない。よって、このようなグラフェン膜１３との結合が弱い材質を第２の絶縁膜２１として用いても、トランジスタ１１の特性を下げることはない。 According to the transistor 11, the graphene film 13 arranged on the insulating base portion 12 is included. The mobility of carriers (electrons) in the graphene film 13 is extremely high. Therefore, by using the graphene film 13 as the channel region of the transistor 11, it is possible to operate at a high frequency. Further, the transistor 11 is made of a material having a weaker bond with the graphene film 13 than the first insulating film 14, and the first region 23a located between the first insulating film 14 and the source electrode 16 A second insulating film 21 that covers the second surface 13a is provided in the second region 23b located between the first insulating film 14 and the drain electrode 17. By doing so, the first region 23a and the second region 23b are covered with the second insulating film 21. Then, the exposed portion to the outside in the first region 23a and the second region 23b can be eliminated, and the possibility that the graphene film 13 is affected by the outside atmosphere, for example, the atmosphere can be reduced. Therefore, the progress of oxidation during the operation of the transistor 11 can be suppressed, and stable operation can be ensured. Further, in the first region 23a and the second region 23b, the graphene film 13 is covered with a second insulating film 21 made of a material having a weaker bond with the graphene film 13 than the first insulating film 14. There is. Therefore, in the first region 23a and the second region 23b, it is possible to reduce the possibility that the π orbital responsible for charge transport is captured by the covalent bond between the second insulating film 21 and the graphene film 13. Therefore, it is possible to suppress a decrease in the charge transport capacity of the graphene film 13. In this case, in the first region 23a and the second region 23b, a high voltage is not applied when the transistor 11 is driven. Therefore, even if such a material having a weak bond with the graphene film 13 is used as the second insulating film 21, the characteristics of the transistor 11 are not deteriorated.

以上より、このようなトランジスタ１１によると、安定した動作を確保することができると共に、高周波特性の向上を図ることができる。 From the above, according to such a transistor 11, stable operation can be ensured and high frequency characteristics can be improved.

本実施形態においては、第１の絶縁膜１４の長さに対する第１領域２３ａの長さおよび第２領域２３ｂの長さの比率はそれぞれ、１／３以上である。このようにすることにより、第１領域２３ａおよび第２領域２３ｂを広く確保して、第２の絶縁膜２１を容易に形成することができる。したがって、上記トランジスタ１１は、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができるトランジスタとなっている。さらに好ましくは、第１の絶縁膜１４の長さに対する第１領域２３ａの長さおよび第２領域２３ｂの長さの比率はそれぞれ、１以上とするのがよい。 In the present embodiment, the ratio of the length of the first region 23a and the length of the second region 23b to the length of the first insulating film 14 is 1/3 or more, respectively. By doing so, the first region 23a and the second region 23b can be widely secured, and the second insulating film 21 can be easily formed. Therefore, the transistor 11 is a transistor capable of improving high frequency characteristics while ensuring stable operation more reliably. More preferably, the ratio of the length of the first region 23a and the length of the second region 23b to the length of the first insulating film 14 is preferably 1 or more, respectively.

本実施形態においては、ゲート長方向において、第１領域２３ａの長さおよび第２領域２３ｂの長さはそれぞれ、１μｍ以上である。このようにすることにより、第２の絶縁膜２１を形成する際の十分な大きさを確保することができる。したがって、上記トランジスタ１１は、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができるトランジスタとなっている。さらに好ましくは、第１領域２３ａの長さおよび第２領域２３ｂの長さはそれぞれ、２μｍ以上とするのがよい。 In the present embodiment, the length of the first region 23a and the length of the second region 23b are 1 μm or more, respectively, in the gate length direction. By doing so, it is possible to secure a sufficient size when forming the second insulating film 21. Therefore, the transistor 11 is a transistor capable of improving high frequency characteristics while ensuring stable operation more reliably. More preferably, the length of the first region 23a and the length of the second region 23b are each preferably 2 μm or more.

図１０は、本発明の範囲外であるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図１０において、縦軸は、ドレイン電流（Ａ）を示し、横軸は、ドレイン電圧（Ｖ）を示す。以下、図１１に示すグラフにおける縦軸および横軸についても、同様である。図１０は、上記第１領域２３ａおよび上記第２領域２３ｂが同一の材質の絶縁膜で覆われた場合のトランジスタにおけるＶｄとＩｄとの関係を示すグラフである。図１０において、線５１ａで、ゲート電圧が５Ｖの場合を示し、線５２ａで、ゲート電圧が２．５Ｖの場合を示し、線５３ａで、ゲート電圧が０Ｖの場合を示し、線５４ａで、ゲート電圧が－２．５Ｖの場合を示し、線５５ａで、ゲート電圧が－５Ｖの場合を示す。 FIG. 10 is a graph showing the relationship between the drain voltage (Vd) and the drain current (Id) when the gate voltage is changed in a transistor outside the scope of the present invention. In FIG. 10, the vertical axis represents the drain current (A), and the horizontal axis represents the drain voltage (V). Hereinafter, the same applies to the vertical axis and the horizontal axis in the graph shown in FIG. FIG. 10 is a graph showing the relationship between Vd and Id in a transistor when the first region 23a and the second region 23b are covered with an insulating film made of the same material. In FIG. 10, the line 51a shows the case where the gate voltage is 5V, the line 52a shows the case where the gate voltage is 2.5V, the line 53a shows the case where the gate voltage is 0V, and the line 54a shows the gate. The case where the voltage is −2.5V is shown, and the case where the gate voltage is −5V is shown by the line 55a.

図１０を参照して、ゲート電圧が５Ｖから－５Ｖまで変化させた場合においても、印加するドレイン電圧の大きさに応じて流れるドレイン電流の値の変化が小さい。図１０に示すグラフにおいては、線５５ａで示すゲート電圧が－５Ｖの場合について、ドレイン電圧が５Ｖのときに最大で２３～２４ｍＡ程度であり、２５ｍＡには至らない。 With reference to FIG. 10, even when the gate voltage is changed from 5 V to -5 V, the change in the value of the drain current flowing according to the magnitude of the applied drain voltage is small. In the graph shown in FIG. 10, when the gate voltage shown by the line 55a is −5 V, the maximum is about 23 to 24 mA when the drain voltage is 5 V, which does not reach 25 mA.

図１１は、実施の形態１におけるトランジスタ１１において、ゲート電圧を変化させた場合のドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図１１は、上記第１領域２３ａおよび上記第２領域２３ｂにおいて、グラフェン膜１３が第２の絶縁膜２１で覆われた実施の形態１のトランジスタにおけるＶｄとＩｄとの関係を示すグラフである。図１１において、線５１ｂで、ゲート電圧が５Ｖの場合を示し、線５２ｂで、ゲート電圧が２．５Ｖの場合を示し、線５３ｂで、ゲート電圧が０Ｖの場合を示し、線５４ｂで、ゲート電圧が－２．５Ｖの場合を示し、線５５ｂで、ゲート電圧が－５Ｖの場合を示す。 FIG. 11 is a graph showing the relationship between the drain voltage (Vd) and the drain current (Id) when the gate voltage is changed in the transistor 11 in the first embodiment. FIG. 11 is a graph showing the relationship between Vd and Id in the transistor of the first embodiment in which the graphene film 13 is covered with the second insulating film 21 in the first region 23a and the second region 23b. In FIG. 11, line 51b shows the case where the gate voltage is 5V, line 52b shows the case where the gate voltage is 2.5V, line 53b shows the case where the gate voltage is 0V, and line 54b shows the gate. The case where the voltage is −2.5V is shown, and the case where the gate voltage is −5V is shown by the line 55b.

図１１を参照して、ゲート電圧が５Ｖから－５Ｖまで変化させた場合においても、印加するドレイン電圧の大きさに応じて流れるドレイン電流の値の変化が大きい。図９に示すグラフにおいては、線５５ｂで示すゲート電圧が－５Ｖの場合について、ドレイン電圧が５Ｖのときに最大で４５ｍＡを超えている。すなわち、実施の形態１におけるトランジスタ１１においては、電極間のアクセス抵抗が低減し、大きな電流が流れていることが把握できる。 With reference to FIG. 11, even when the gate voltage is changed from 5V to -5V, the change in the value of the flowing drain current is large depending on the magnitude of the applied drain voltage. In the graph shown in FIG. 9, when the gate voltage shown by the line 55b is −5 V, the maximum voltage exceeds 45 mA when the drain voltage is 5 V. That is, in the transistor 11 in the first embodiment, it can be understood that the access resistance between the electrodes is reduced and a large current is flowing.

（他の実施の形態）
なお、上記の実施の形態においては、第１の絶縁膜１４としてアルミナを用い、第２の絶縁膜２１として酸化チタンを用いることとしたが、これに限らず、第２の絶縁膜２１として、第１の絶縁膜よりもグラフェン膜との結合が弱い材質から構成される他の材質、たとえば六方晶窒化ボロンから構成される絶縁膜を第２の絶縁膜として用いてもよい。すなわち、第１の絶縁膜１４の材質は、アルミナであって、第２の絶縁膜２１の材質は、六方晶窒化ボロンおよび酸化チタンのうちの少なくともいずれか一方であってもよい。第１の絶縁膜１４および第２の絶縁膜２１として上記材質の絶縁膜を用いることにより、より確実に安定した動作を確保することができると共に、高周波特性の向上を図ることができる。さらに、第２の絶縁膜２１の材質として、ＭｏＳ_２（二硫化モリブデン）、ＷＳ_２（二硫化タングステン）といった遷移金属ダイカルコゲナイド系の材料を用いてもよい。なお、ゲート電極１５等、電極を構成する材質についても、他の材料を用いることにしてもよい。 (Other embodiments)
In the above embodiment, alumina is used as the first insulating film 14 and titanium oxide is used as the second insulating film 21, but the present invention is not limited to this, and the second insulating film 21 is used. Another material composed of a material having a weaker bond with the graphene film than the first insulating film, for example, an insulating film composed of hexagonal boron nitride may be used as the second insulating film. That is, the material of the first insulating film 14 may be alumina, and the material of the second insulating film 21 may be at least one of hexagonal boron nitride and titanium oxide. By using the insulating film made of the above material as the first insulating film 14 and the second insulating film 21, stable operation can be ensured more reliably and high frequency characteristics can be improved. Further, as the material of the second insulating film 21, a transition metal dichalcogenide-based material such as MoS ₂ (molybdenum disulfide) or WS ₂ (tungsten disulfide) may be used. As for the material constituting the electrode, such as the gate electrode 15, other materials may be used.

なお、上記の実施の形態においては、トランジスタは、ＭＯＳＦＥＴである場合について説明したが、これに限らず、本開示のトランジスタは、たとえばＭＥＳＦＥＴ（Ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であってもよいし、ＭＩＳＦＥＴ（Ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であってもよい。 In the above embodiment, the case where the transistor is a MOSFET has been described, but the present disclosure is not limited to this, and the transistor of the present disclosure may be, for example, a MESFET (Metal-semiconductor Field Effect Transistor). It may be a MISFET (Metal-insulator-semiconductor Field Effect Transistor).

また、上記の実施の形態においては、ベース部としての基板の材質として炭化珪素を用いることとしたが、これに限らず、基板の材質は、たとえばサファイアであってもよいし、シリコン単体であってもよい。すなわち、基板としてサファイア基板やシリコン基板を用いることにしてもよい。 Further, in the above embodiment, silicon carbide is used as the material of the substrate as the base portion, but the present invention is not limited to this, and the material of the substrate may be, for example, sapphire or silicon alone. You may. That is, a sapphire substrate or a silicon substrate may be used as the substrate.

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be understood that the embodiments disclosed here are exemplary in all respects and are not restrictive in any way. The scope of the present invention is defined by the scope of claims, not the above description, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims.

本開示のトランジスタは、安定した動作の確保および高周波特性の向上が求められる場合に特に有利に適用され得る。 The transistor of the present disclosure can be applied particularly advantageously when ensuring stable operation and improving high frequency characteristics are required.

１１トランジスタ
１２ベース部
１２ａ第１面
１３グラフェン膜
１３ａ第２面
１３ｂ，１４ｂ，１５ｂ主面
１４，１９第１の絶縁膜
１４ａ第３面
１５ゲート電極
１５ａ，１６ａ，１７ａ，１９ａ上面
１６ソース電極
１７ドレイン電極
１８ａ，１８ｂ空隙
２１，２４第２の絶縁膜
２２ａ第１部分
２２ｂ第２部分
２３ａ第１領域
２３ｂ第２領域
５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５３ｂ，５４ａ，５４ｂ，５５ａ，５５ｂ線
Ｔ，Ｗ矢印
Ｌ_１，Ｌ_２，Ｌ_３長さ
Ｄ_１厚さ
11 Transistor 12 Base 12a First surface 13 Graphene film 13a Second surface 13b, 14b, 15b Main surface 14, 19 First insulating film 14a Third surface 15 Gate electrode 15a, 16a, 17a, 19a Top surface 16 Source electrode 17 Drain electrodes 18a, 18b Air gaps 21, 24 Second insulating film 22a First portion 22b Second portion 23a First region 23b Second region 51a, 51b, 52a, 52b, 53a, 53b, 54a, 54b, 55a, 55b wire T, W Arrow L ₁ , L ₂ , L ₃ Length D ₁ Thickness

Claims

ソース電極と、ドレイン電極と、前記ソース電極から前記ドレイン電極へ向かう方向をゲート長方向とするゲート電極と、を含むトランジスタであって、
第１面を有する絶縁性のベース部と、
前記第１面上に配置されるグラフェン膜と、
前記ゲート長方向に直交するゲート幅方向に延びる帯状の形状を有し、前記第１面と対向する面と反対側の面である前記グラフェン膜の第２面上に配置され、ゲート絶縁膜を構成する第１の絶縁膜と、を備え、
前記ゲート電極は、前記ゲート幅方向に延びる帯状の形状を有し、前記第２面と対向する面と反対側の面である前記第１の絶縁膜の第３面上に配置され、
前記ソース電極は、前記ベース部に搭載され、前記グラフェン膜と接触し、前記ゲート長方向において前記第１の絶縁膜と間隔をあけて配置され、
前記ドレイン電極は、前記ベース部に搭載され、前記グラフェン膜と接触し、前記ゲート長方向において前記第１の絶縁膜と間隔をあけて、前記第１の絶縁膜を挟んで前記ソース電極と反対側に配置され、
前記トランジスタは、前記第１の絶縁膜よりも前記グラフェン膜との結合が弱い材質から構成されており、前記第１の絶縁膜と前記ソース電極との間に位置する第１領域および前記第１の絶縁膜と前記ドレイン電極との間に位置する第２領域において、前記第２面を覆う第２の絶縁膜を備える、トランジスタ。 A transistor including a source electrode, a drain electrode, and a gate electrode whose gate length direction is the direction from the source electrode to the drain electrode.
An insulating base with a first surface and
The graphene film arranged on the first surface and
It has a band-like shape extending in the gate width direction orthogonal to the gate length direction, and is arranged on the second surface of the graphene film, which is a surface opposite to the surface facing the first surface, to provide a gate insulating film. With a first insulating film constituting,
The gate electrode has a band-like shape extending in the gate width direction, and is arranged on the third surface of the first insulating film, which is a surface opposite to the surface facing the second surface.
The source electrode is mounted on the base portion, comes into contact with the graphene film, and is arranged at a distance from the first insulating film in the gate length direction.
The drain electrode is mounted on the base portion, comes into contact with the graphene film, is spaced from the first insulating film in the gate length direction, and is opposite to the source electrode with the first insulating film interposed therebetween. Placed on the side,
The transistor is made of a material that has a weaker bond with the graphene film than the first insulating film, and has a first region and a first region located between the first insulating film and the source electrode. A transistor comprising a second insulating film covering the second surface in a second region located between the insulating film and the drain electrode.

前記第１の絶縁膜の材質は、アルミナであり、
前記第２の絶縁膜の材質は、六方晶窒化ボロンおよび酸化チタンのうちの少なくともいずれか一方である、請求項１に記載のトランジスタ。 The material of the first insulating film is alumina, and the first insulating film is made of alumina.
The transistor according to claim 1, wherein the material of the second insulating film is at least one of hexagonal boron nitride and titanium oxide.

前記ゲート長方向において、前記第１の絶縁膜の長さに対する前記第１領域の長さおよび前記第２領域の長さの比率はそれぞれ、１／３以上である、請求項１または請求項２に記載のトランジスタ。 Claim 1 or claim 2 in which the ratio of the length of the first region and the length of the second region to the length of the first insulating film in the gate length direction is 1/3 or more, respectively. The transistor described in.

前記ゲート長方向において、前記第１領域の長さおよび前記第２領域の長さのうちの少なくともいずれか一方は、１μｍ以上である、請求項１から請求項３のいずれか１項に記載のトランジスタ。 The aspect according to any one of claims 1 to 3, wherein at least one of the length of the first region and the length of the second region is 1 μm or more in the gate length direction. Transistor.

前記グラフェン膜の原子層の数は、１以上５以下である、請求項１から請求項４のいずれか１項に記載のトランジスタ。
The transistor according to any one of claims 1 to 4, wherein the number of atomic layers of the graphene film is 1 or more and 5 or less.