JP2022050757A

JP2022050757A - メモリシステム

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Publication number: JP2022050757A
Application number: JP2020156861A
Authority: JP
Inventors: 健太安福; Kenta Yasufuku
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-09-18
Filing date: 2020-09-18
Publication date: 2022-03-31
Also published as: US20220092002A1; US11372783B2

Abstract

【課題】低レイテンシでコマンドを取得することができるメモリシステムを提供する。【解決手段】メモリシステムは、インタフェース部と、初回読み込み部と、無効化要求検知部と、コマンド取得部と、を備える。インタフェース部は、ホストとキャッシュコヒーレンシを保って接続する。初回読み込み部は、ホストによるＩ／Ｏコマンド用の発行キューへのコマンド書き込み前に、Ｉ／Ｏコマンド用の発行キューを読み込む。無効化要求検知部は、初回読み込み部による読み込み後に、ホストによるＩ／Ｏコマンド用の発行キューへのコマンド書き込みに基づく無効化要求をインタフェース部を介して検知する。コマンド取得部は、無効化要求検知部により検知された無効化要求に応じて、Ｉ／Ｏコマンド用の発行キューのコマンドを取得する。【選択図】図３

Description

本発明の実施形態は、メモリシステムに関する。

ホストとストレージデバイスとを含むシステムにおいて、ホストがコマンド発行キューであるＳＱ領域にコマンドを登録すると、ストレージデバイスは、これに応じてコマンドを取得する。この場合、低レイテンシでコマンドを取得することが望まれる。

米国特許出願公開第２０１７／００７５８３４号明細書

一つの実施形態は、低レイテンシでコマンドを取得することができるメモリシステムを提供することを目的とする。

一つの実施形態によれば、メモリシステムは、インタフェース部と、初回読み込み部と、無効化要求検知部と、コマンド取得部と、を備える。インタフェース部は、ホストとキャッシュコヒーレンシを保って接続する。初回読み込み部は、ホストによるＩ／Ｏコマンド用の発行キューへのコマンド書き込み前に、Ｉ／Ｏコマンド用の発行キューを読み込む。無効化要求検知部は、初回読み込み部による読み込み後に、ホストによるＩ／Ｏコマンド用の発行キューへのコマンド書き込みに基づく無効化要求をインタフェース部を介して検知する。コマンド取得部は、無効化要求検知部により検知された無効化要求に応じて、Ｉ／Ｏコマンド用の発行キューのコマンドを取得する。

図１は、実施形態にかかるメモリシステムを含む情報処理システムの構成を示す図である。図２は、実施形態にかかるホストメモリの構成の一例を示す図である。図３は、実施形態にかかるコントローラの機能構成の一例を示すブロック図である。図４は、実施形態にかかるメモリシステムを含む情報処理システムの動作を示すシーケンス図である。図５は、比較例のコマンド取得処理の手順を説明するシーケンス図である。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（実施形態）
図１は、実施形態にかかるメモリシステム１００を含む情報処理システム１の構成を示す図である。

メモリシステム１００は、ホスト２に通信可能に接続され、ホスト２に対する外部記憶装置として機能する。メモリシステム１００は、ＵＦＳ（ＵｎｉｖｅｒｓａｌＦｌａｓｈＳｔｏｒａｇｅ）規格やｅＭＭＣ（ｅｍｂｅｄｄｅｄＭｕｌｔｉＭｅｄｉａＣａｒｄ）規格などに準拠した組み込み用途のフラッシュメモリや、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）などである。ホスト２は、例えば、マイクロプロセッサ、撮像装置などである。以下では、ホスト２とメモリシステム１００とが通信路を介してＮＶＭｅ（Ｎｏｎ－ＶｏｌａｔｉｌｅＭｅｍｏｒｙｅｘｐｒｅｓｓ）（登録商標）規格に準拠したパケットを送受信できる場合について例示する。

ホスト２は、ホストＳｏＣ (ＳｙｓｔｅｍＯｎＣｈｉｐ)３及びホストメモリ４を有する。ホストＳｏＣ３は、ＣＰＵを有し、メモリシステム１００に要求を発行するために必要な処理を行う。例えば、キューを作成するためのコマンドや、データ更新等のコマンドをホストメモリ４に書き込み、メモリシステム１００の制御レジスタの読み書きを行う。

また、ホストＳｏＣ３は、ＣＸＬ（ＣｏｍｐｕｔｅＥｘｐｒｅｓｓＬｉｎｋ）（登録商標）プロトコル等のキャッシュコヒーレンシを保証するプロトコルに準拠したインタフェースを有する。ホストＳｏＣ３は、自身やメモリシステム１００からホストメモリ４へのアクセスを監視し、状態に応じてメモリシステム１００に対してキャッシュコヒーレンシを保つための要求を発行する。例えば、メモリシステム１００が読み込み共有を示す要求（ＣＸＬ．ＣａｃｈｅのＲｄＳｈａｒｅ要求）を用いて読み込んだホストメモリ４の領域に対してホストＳｏＣ３が書き込みをすると、当該インタフェースの機能（例えば、ＣＸＬ規格のブリッジ機能）により、メモリシステム１００に対して該当データの無効化要求（ＣＸＬ．ＣａｃｈｅのＳｎｖＩｎｖ要求）を送信する。

ホストメモリ４は、例えば、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等のメモリである。ここで、ホストメモリ４の構成の一例について、図２を用いて説明する。図２は、実施形態にかかるホストメモリ４の構成の一例を示す図である。図２に示すように、ホストメモリ４は、ＡｄｍｉｎＳＱ４１、ＡｄｍｉｎＣＱ４２、Ｉ／ＯＳＱ４３、Ｉ／ＯＣＱ４４、およびバッファ領域４５を含む。ＡｄｍｉｎＳＱ４１は、管理用のコマンド発行キューである。ＡｄｍｉｎＣＱ４２は、管理用のコマンド完了キューである。Ｉ／ＯＳＱ４３は、Ｉ／Ｏコマンド用の発行キューであり、データ転送に関するコマンド発行キューである。Ｉ／ＯＣＱ４４は、データ転送に関するコマンド完了キューである。バッファ領域４５は、Ｉ／ＯＳＱ４３にエンキューされたライトコマンドに対応したライトデータと、リードコマンドに対応したリードデータが格納される。

上記のように、管理用コマンドのキューおよびＩ／Ｏコマンド用のキューは、発行キューと完了キューとの対によって構成される。発行キューは、ホスト２からメモリシステム１００に発行されたコマンドが格納されるキューである。完了キューは、メモリシステム１００が発行キューを介して受け付けたコマンドの実行を完了した場合に当該コマンドの実行完了の通知がメモリシステム１００によって格納されるキューである。ホスト２は、完了キューに格納された通知を確認することによって、コマンドの実行の完了を知ることができる。

発行キューおよび完了キューは、一例では、リングバッファである。各キュー（発行キューおよび完了キューのそれぞれ）が備えるエントリは、ヘッド（Ｈｅａｄ）とテール（Ｔａｉｌ）という２つの変数によって管理される。ホスト２またはメモリシステム１００は、ヘッドおよびテールが指し示す場所（ヘッドポインタ、テールポインタ）に基づいて、各キューの参照箇所（例えば、新たにエンキューされたコマンド情報の場所）を特定することができる。

図１に戻り、メモリシステム１００は、コントローラ１１０、バッファメモリ１２０、及び不揮発性メモリ１３０を有する。コントローラ１１０は、ホストインタフェース１１１、バッファインタフェース１１２、ＣＰＵ１１３、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１１４、及びメモリインタフェース１１５を有する。

不揮発性メモリ１３０は、複数のメモリチップで構成され得る。各メモリチップはメモリセルアレイを有する。各メモリチップのメモリセルアレイでは、一括してデータの書き込みおよび読み出しのアクセスが可能な単位が物理ページである。複数の物理ページから構成され、独立してデータの消去が可能な最小のアクセス単位が物理ブロックである。１物理ページよりも小さい単位のデータ管理単位であるクラスタで、ＣＰＵ１１３により、不揮発性メモリ１３０内でのデータが管理されるものとする。クラスタサイズは、ホスト２からの最小アクセス単位であるセクタのサイズ以上であり、クラスタサイズの自然数倍が物理ページサイズとなるように定められる。１物理ページは４クラスタで構成され、１論理ページは６４クラスタで構成され得る。

例えば、上述の書き込み単位のサイズは、クラスタサイズであってもよいし、ページサイズであってもよいし、ブロックサイズであってもよいし、それらと異なるサイズであってもよい。クラスタサイズは、４ＫＢであってもよく、ページサイズは、１６ＫＢであってもよい。

不揮発性メモリ１３０は、例えばＮＡＮＤ型フラッシュメモリであるが、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：磁気抵抗メモリ）、ＰＲＡＭ（ＰｈａｓｅｃｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（ＲｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：抵抗変化型メモリ）、ＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）など他の不揮発性の半導体メモリでもよい。また、不揮発性メモリ１３０は、３次元構造のメモリでもよい。

ホストＳｏＣ３とホストインタフェース１１１はＮＶＭｅ規格で定められたプロトコルに従って動作する。また、ホストＳｏＣ３とホストインタフェース１１１は、ＣＸＬプロトコル等のキャッシュコヒーレンシを保証するプロトコルに準拠したインタフェースも有する。なお、上記ＣＸＬ以外に、ＣＣＩＸ（ＣａｃｈｅＣｏｈｅｒｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔｆｏｒＡｃｃｅｌｅｒａｔｏｒｓ）プロトコルやＯｐｅｎＣＡＰＩ（ＯｐｅｎＣｏｈｅｒｅｎｔＡｃｃｅｌｅｒａｔｏｒＰｒｏｃｅｓｓｏｒＩｎｔｅｒｆａｃｅ）（登録商標）プロトコルに準拠したプロトコルでもよい。なお、ＣＸＬプロトコルの場合、ＣＸＬ．ｉｏに加えて、ＣＸＬ．ｃａｃｈｅをサポートする必要がある。

ＣＰＵ１１３は、コントローラ１１０の各部を統括的に制御する。ＣＰＵ１１３は、例えば、ホストインタフェース１１１を介して各種コマンドを取得すると、当該コマンドに応じて処理をする。

ＲＡＭ１１４は、メモリであり、ＣＰＵ１１３による作業領域として機能する。

バッファメモリ１２０は、情報を一時的に保持するメモリ領域として機能する。バッファメモリ１２０は、例えば、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などの汎用メモリで構成される。また、バッファメモリ１２０は、コントローラ１１０内部に搭載されてもよいし、コントローラ１１０の外にコントローラ１１０とは独立して搭載されてもよい。

メモリインタフェース１１５は、バスを介して不揮発性メモリ１３０と接続され、不揮発性メモリ１３０との通信を制御する。例えば、メモリインタフェース１１５は、ＣＰＵ１１３からライトコマンドの実行が指示された際に、ライト要求及びライトデータを不揮発性メモリ１３０へ転送する。また、不揮発性メモリ１３０はライト処理が完了した際、完了通知をメモリインタフェース１１５へ送信し、メモリインタフェース１１５は完了通知を不揮発性メモリ１３０から受ける。ＣＰＵ１１３からリードコマンドの実行が指示された場合、メモリインタフェース１１５は、リード要求を不揮発性メモリ１３０へ転送し、不揮発性メモリ１３０は、リードデータをメモリインタフェース１１５へ送信し、メモリインタフェース１１５は、当該リードデータを不揮発性メモリ１３０から受信する。

ＣＰＵ１１３は、メモリインタフェース１１５を介してＣＰＵ１１３が指示したライト要求に対する完了通知を受けると、ライトコマンドの実行完了を示す完了情報をホストインタフェース１１１経由でホストメモリ４におけるＩ／ＯＣＱ４４に登録する。リード要求の場合、ＣＰＵ１１３は、リードデータをホストインタフェース１１１経由でホストメモリ４におけるバッファ領域へ転送し、リードコマンドの実行完了を示す完了情報をホストインタフェース１１１経由でホストメモリ４におけるＩ／ＯＣＱ４４に登録する。

バッファインタフェース１１２は、コントローラ１１０からバッファメモリ１２０へのアクセスを制御するコントローラであり、例えばＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）でのバッファメモリ１２０へのアクセスを可能とするコントローラである。ＣＰＵ１１３は、必要に応じて不揮発性メモリ１３０に転送するライトデータや、不揮発性メモリ１３０が出力するリードデータをバッファメモリ１２０に格納し、ホストインタフェース１１１を介して、ホストメモリ４との間でデータの転送を行う。

続いて、図３を用いてコントローラ１１０の機能について説明する。図３は、実施形態にかかるコントローラ１１０の機能構成の一例を示すブロック図である。図３に示すように、コントローラ１１０は、インタフェース部１１と、初期設定部１２と、初回読み込み部１３と、無効化要求検知部１４と、コマンド取得部１５と、コマンド処理部１６とを含む。ＣＰＵ１１３が、不揮発性メモリ１３０で記憶されているプログラム等を実行し、ホストインタフェース１１１、バッファインタフェース１１２、メモリインタフェース１１５を制御することで、初期設定部１２と、初回読み込み部１３と、コマンド処理部１６とを実現する。また、無効化要求検知部１４と、コマンド取得部１５とはホストインタフェース１１１に実装されている機能によって実現する。

インタフェース部１１は、ホスト２とキャッシュコヒーレンシを保って接続するインタフェース（例えば、ＣＸＬ規格に準拠するインタフェース）であり、ホストインタフェース１１１により実現する。

初期設定部１２は、初期化処理に関する設定処理をする要素である。ここで、初期化処理とは、ホスト２の電源が投入される場合やメモリシステム１００の電源が投入される場合やメモリシステム１００がスリープ状態から復旧する場合等に実行する前処理である。

メモリシステム１００のスリープ状態は、例えば、メモリシステム１００の消費電力の節約のためにメモリシステム１００に含まれる回路やメモリの少なくとも一部の電源がオフになった状態である。メモリシステム１００のスリープ状態の実現方法として、例えば、コントローラ１１０がＲＡＭ１１４やバッファメモリ１２０に保存されている所定の情報を不揮発性メモリ１３０に記憶し、その後メモリシステム１００の電源をオフとする方法や、コントローラ１１０がＲＡＭ１１４やバッファメモリ１２０に保存されている所定の情報をコントローラ１１０に含まれる記憶回路のうち消費電力の小さい記憶回路に保存し、その後メモリシステム１００に含まれる回路やメモリのうち消費電力の小さい記憶回路を除いて電源をオフとする方法がある。

初期化処理の一つとして、例えば、Ｉ／ＯＳＱ４３の作成が存在する。初期設定部１２は、ホスト２による書き込み処理により、ＡｄｍｉｎＳＱ４１のテールポインタが更新されたことを検知すると、ＡｄｍｉｎＳＱ４１上に新規コマンドが登録されたことを認識する。初期設定部１２は、当該新規コマンドの情報をホストメモリ４から取得し、当該新規コマンドを解析する。初期設定部１２は、新規コマンドを解析した結果、Ｉ／ＯＳＱ４３の作成コマンドであると判定した場合には、Ｉ／ＯＳＱ４３の領域設定処理をする。このＩ／ＯＳＱ４３の領域設定処理では、Ｉ／ＯＳＱ４３の領域のアドレスやサイズをホストインタフェース１１１に設定することで、後続の無効化要求検知部１４とコマンド取得部１５は、ホストメモリ４上のＩ／ＯＳＱ４３への要求を発行可能となる。

初回読み込み部１３は、初期設定部１２によるＩ／ＯＳＱ４３の領域設定処理の後に、当該Ｉ／ＯＳＱ４３を読み込む処理を実行する。初回読み込み部１３は、Ｉ／ＯＳＱ４３の領域設定処理後で、且つホスト２によるＩ／ＯＳＱ４３へのコマンド書き込み前にＩ／ＯＳＱ４３を読み込む。初回読み込み部１３が、読み込み共有を示す要求（ＣＸＬ．ＣａｃｈｅのＲｄＳｈａｒｅ要求）を用いてＩ／ＯＳＱ４３を読み込むことにより、ホスト２のホストＳｏＣ３は、メモリシステム１００がＩ／ＯＳＱ４３を参照していることを認識、記憶する。後続の処理において、Ｉ／ＯＳＱ４３への書き込みが発生した場合、ホストＳｏＣ３は、メモリシステム１００に対して該当データの無効化要求を発行する。また、読み込んだ情報は有効なコマンド情報を示していないため、初回読み込み部１３は、読み込んだ情報を所定のタイミングで破棄する。

無効化要求検知部１４は、初回読み込み部１３による読み込み後に、ホストＳｏＣ３によるＩ／ＯＳＱ４３へのコマンド書き込みによって発生する無効化要求（ＣＸＬ．ＣａｃｈｅのＳｎｖＩｎｖ要求）をインタフェース部１１を介して検知する要素である。無効化要求検知部１４は、当該無効化要求に応じて、Ｉ／ＯＳＱ４３への書き込みを検知し、Ｉ／ＯＳＱ４３のテールポインタを更新する。無効化要求検知部１４は、ホストインタフェース１１１内の回路により実現する。

コマンド取得部１５は、無効化要求検知部１４により検知された無効化要求に応じて、Ｉ／ＯＳＱ４３のコマンド情報を取得する要素である。コマンド情報の取得には、初回読み込み部１３と同様に、読み込み共有を示す要求（ＣＸＬ．ＣａｃｈｅのＲｄＳｈａｒｅ要求）を用いて読み込みを行うことで、ホスト２のホストＳｏＣ３は、その時点の最新のデータをメモリシステム１００が参照していることを認識する。コマンド取得部１５は、ホストインタフェース１１１内の回路により実現する。

コマンド処理部１６は、コマンド取得部１５によって取得したコマンドが示すホストの要求を処理する要素である。必要に応じてＣＰＵ１１３はホストインタフェース１１１、バッファインタフェース１１２、メモリインタフェース１１５を制御し、ホストメモリ４と不揮発性メモリ１３０との間のデータ転送を行なう。

次に、メモリシステム１００を含む情報処理システム１の動作について図４を用いて説明する。図４は、実施形態にかかるメモリシステム１００を含む情報処理システム１の動作を示すシーケンス図である。まず、最初に、情報処理システム１では、ステップＳ１～ステップＳ１４において、初期化処理を実行する。なお、図４に示すのは情報処理システム１に特有な動作に関連した動作であり、メモリシステム１００を動作させるためには、図４に示した以外の、情報処理システム１に非特有である初期化処理が必要である。それらは図４に示した初期化処理の前後の適切なタイミングで行う。また、図４においてコマンド処理として、リードコマンドとライトコマンドを例に示すが、それ以外のコマンドにおいても、ホストＳｏＣ３とメモリシステム１００間のコマンド投入とコマンド完了の手続きは同様であり、ＣＰＵ１１３が必要に応じた制御を行うことで、コマンドによるホストの要求を適切に処理する。

ホスト２のホストＳｏＣ３は、ＡｄｍｉｎＳＱ４１に、Ｉ／ＯＳＱ４３の作成コマンドを書き込み（ステップＳ１）、メモリバリア命令（例えばＩｎｔｅｌ社のＣＰＵに実装されているＳＦＥＮＣＥ命令)を実行し（ステップＳ２）、ＡｄｍｉｎＳＱ４１のテールポインタを更新する（ステップＳ３）。メモリバリア命令はＡｄｍｉｎＳＱ４１への書き込みと、ＡｄｍｉｎＳＱ４１のテールポインタの更新（ステップＳ３）との順序を保証するために必要な命令である。ホストＳｏＣ３がＡｄｍｉｎＳＱ４１のテールポインタを更新することで、初期設定部１２は、新規コマンドが登録されたことを認識する（ステップＳ４）。初期設定部１２は、当該認識に応じて、ホストメモリ４へアクセスし、コマンドの読み込み要求をして（ステップＳ５）、ホストメモリ４からコマンド情報を取得する（ステップＳ６）。初期設定部１２は、取得したコマンド情報に基づき、Ｉ／ＯＳＱ４３の設定処理をする（ステップＳ７）。初期設定部１２は、この設定処理により、Ｉ／ＯＳＱ４３のアドレスやサイズを設定することができる。

初回読み込み部１３は、上記設定処理後に、ホストメモリ４へアクセスしてＩ／ＯＳＱ４３の全領域を読み込むための要求をホスト２へ送信する（ステップＳ８）。初回読み込み部１３は、例えば、コマンド長かつキャッシュ管理単位である６４バイト長のデータの読み出し要求であってＣＸＬ．Ｃａｃｈｅの読み込み共有を示す要求（ＲｄＳｈａｒｅ要求）を複数回送信する。初回読み込み部１３は、ホストメモリ４からＩ／ＯＳＱ４３のデータを取得する（ステップＳ９）。このように、初期化処理終了後に実行されるホストＳｏＣ３によるＩ／ＯＳＱ４３へのコマンド（例えば、ライトコマンドやリードコマンド）の書き込みよりも前に、初回読み込み部１３がＩ／ＯＳＱ４３のデータを読み込む。なお、初回読み込み部１３は、初期設定部１２により設定されたＩ／ＯＳＱ４３のアドレスやサイズに基づいて読み込み処理をする。

初回読み込み部１３は、取得したＩ／ＯＳＱ４３のデータを破棄する（ステップＳ１０）。このように、初回読み込み部１３は、Ｉ／ＯＳＱ４３を空読みする。初期設定部１２は、ホストメモリ４のＡｄｍｉｎＣＱ４２へ完了通知を書き込み（ステップＳ１１）、ホストＳｏＣ３へ割り込み通知する（ステップＳ１２）。

ホストＳｏＣ３は、ＡｄｍｉｎＣＱ４２の情報を読み込み（ステップＳ１３）、コマンド完了情報を取得する（ステップＳ１４）。ここまでの処理が初期化処理に該当する。

ホストＳｏＣ３は、Ｉ／ＯＳＱ４３にコマンドを書き込む（ステップＳ１５）。この結果、初回読み込み部１３で読み込んだＩ／ＯＳＱ４３に更新が発生することになり、ホストＳｏＣ３における、ＣＸＬ規格のコヒーレンシブリッジ機能により、ホストＳｏＣ３は、メモリシステム１００へ無効化要求をする（ステップＳ１６）。例えば、ホストＳｏＣ３は、ＣＸＬ．Ｃａｃｈｅの無効化要求（ＳｎｖＩｎｖ要求）を送信する。また、この無効化要求では、ホストＳｏＣ３がステップＳ１５でコマンド（例えば、ライトコマンドやリードコマンド）を書き込んだ箇所を示すアドレス情報を含む。ホストＳｏＣ３がＩ／ＯＳＱ４３にコマンドを書き込む場合、コマンド情報を構成するデータをまとめて一つの命令で書き込む必要があり、例えばＩｎｔｅｌ社のＣＰＵに実装されているＡＶＸ-５１２のストア命令を使う必要がある。

メモリシステム１００の無効化要求検知部１４は、ホストＳｏＣ３が発行した無効化要求をインタフェース部１１を介して検知する。また、無効化要求検知部１４は、当該無効化要求の情報に含まれるアドレス情報を参照し、当該アドレス情報に基づいてＩ／ＯＳＱ４３のテールポインタを更新する（ステップＳ１７）。

コマンド取得部１５は、Ｉ／ＯＳＱ４３のテールポインタの更新に基づいて、ホストメモリ４にコマンド読み込み要求をして（ステップＳ１８）、ホストメモリ４からコマンド情報を取得する（ステップＳ１９）。コマンド取得部１５は、コマンド情報を取得して、Ｉ／ＯＳＱ４３のヘッドポインタを更新する（ステップＳ２０）。

コマンド処理部１６は、取得したコマンド情報が示す内容に応じてコマンド処理を実行する（ステップＳ２１）。ステップＳ２１において、コマンド処理部１６は、取得したコマンド情報がリードコマンドを示すものである場合、コマンド情報の内容に基づき、不揮発性メモリ１３０から対応するデータを読み出し、ホストメモリ４へデータを転送する。

また、コマンド処理部１６は、取得したコマンド情報がライトコマンドを示すものである場合、ステップＳ２１において、ホストメモリ４から書き込みデータを取得して、取得した書き込みデータを、コマンド情報の内容に基づき、不揮発性メモリ１３０の対応した箇所にデータ書き込みを行う。

コマンド処理部１６は、コマンドの処理が完了すると、ホストメモリ４のＩ／ＯＣＱ４４へ完了通知書き込みをして（ステップＳ２２）、ホストＳｏＣ３へ割り込み通知をする（ステップＳ２３）。

ホストＳｏＣ３は、当該割り込み通知に応じて、ホストメモリ４のＩ／ＯＣＱ４４を読み込み（ステップＳ２４）、ホストメモリ４からコマンド完了情報を取得し（ステップＳ２５）、処理を終了する。

以上述べたように、実施形態では、インタフェース部１１は、ホスト２とキャッシュコヒーレンシを保って接続する。初回読み込み部１３は、ホスト２によるＩ／ＯＳＱ４３へのコマンド書き込み前にＩ／ＯＳＱ４３を読み込んでおく。無効化要求検知部１４は、初回読み込み部１３による読み込み後に、ホスト２によるＩ／ＯＳＱ４３へのコマンド書き込みに基づく無効化要求をインタフェース部１１を介して検知し、コマンド取得部１５は、当該無効化要求に応じて、Ｉ／ＯＳＱ４３のコマンドを取得する。このように、コントローラ１１０は、ホスト２によってＩ／ＯＳＱ４３のテールポインタが更新されることを検知することなく、コマンド情報を取得するので、低レイテンシでコマンドを取得することができる。

この技術と比較される技術（比較例と称する）として、先行技術文献のような、ホストＳｏＣがＩ／ＯＳＱにコマンドを書き込み、さらにホストが、Ｉ／ＯＳＱテールポインタを更新する技術がある。ここで、図５を用いて、比較例のコマンド取得処理の手順を説明する。図５は、比較例のコマンド取得処理の手順を説明するシーケンス図である。

前提として、Ｉ／ＯＳＱの作成が完了しているものとする。まず、ホストＳｏＣは、Ｉ／ＯＳＱにコマンドを書き込み（ステップＳ５１）、メモリバリア命令を実行する（ステップＳ５２）。このメモリバリア命令とは、Ｉ／ＯＳＱへの書き込みと、Ｉ／ＯＳＱテールポインタの更新との順序を保証するための命令である。続いて、ホストＳｏＣは、Ｉ／ＯＳＱテールポインタを更新する（ステップＳ５３）。

メモリシステムは、当該Ｉ／ＯＳＱテールポインタの更新に基づいて、新規コマンド供給を認識し（ステップＳ５４）、ホストメモリにＩ／ＯＳＱのコマンドの読み込み要求をして（ステップＳ５５）、コマンド情報を取得する（ステップＳ５６）。そして、メモリシステムは、Ｉ／ＯＳＱのヘッドポインタをインクリメントする（ステップＳ５７）。

比較例によれば、ホストＳｏＣが、Ｉ／ＯＳＱのテールポインタを更新する処理（図５のステップＳ５３）と、処理順序を保証するための命令（図５のステップＳ５２）を実行する分、メモリシステムがコマンド読み込み処理を開始するまで遅延が発生する。

これに対し、実施形態によれば、無効化要求を検知した上で、メモリシステム１００がＩ／ＯＳＱテールポインタを更新するので、ホストＳｏＣ３がテールポインタを更新する必要もなく、また、ホストＳｏＣ３が、処理順序を保証するための命令を実行する必要もない。よって、比較例に比べ、低レイテンシでコマンドを取得することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１情報処理システム、２ホスト、３ホストＳｏＣ、４ホストメモリ、１１インタフェース部、１２初期設定部、１３初回読み込み部、１４無効化要求検知部、１５コマンド取得部、１６コマンド処理部、１１０コントローラ、１１１ホストインタフェース、１１２バッファインタフェース、１１３ＣＰＵ、１１４ＲＡＭ、１１５メモリインタフェース、１２０バッファメモリ、１３０不揮発性メモリ。

Claims

ホストとキャッシュコヒーレンシを保って接続するインタフェース部と、
前記ホストによるＩ／Ｏコマンド用の発行キューへのコマンド書き込み前に、前記Ｉ／Ｏコマンド用の発行キューを読み込む初回読み込み部と、
前記初回読み込み部による読み込み後に、前記ホストによる前記Ｉ／Ｏコマンド用の発行キューへのコマンド書き込みに基づく無効化要求を前記インタフェース部を介して検知する無効化要求検知部と、
前記無効化要求検知部により検知された無効化要求に応じて、前記Ｉ／Ｏコマンド用の発行キューのコマンドを取得するコマンド取得部と、
を有するメモリシステム。
前記初回読み込み部は、初期設定における前記Ｉ／Ｏコマンド用の発行キューの設定後に前記読み込みをする、請求項１に記載のメモリシステム。
前記無効化要求検知部は、前記無効化要求に応じて前記Ｉ／Ｏコマンド用の発行キューのテールポインタを更新する、請求項１に記載のメモリシステム。
前記初回読み込み部は、前記読み込みした内容を破棄する、請求項１に記載のメモリシステム。
前記インタフェース部は、ＣＸＬ規格に準拠し、
前記初回読み込み部は、ＣＸＬ．ＣａｃｈｅのＲｄＳｈａｒｅ要求を前記ホストに送信し、前記Ｉ／Ｏコマンド用の発行キューを読み込む、請求項１に記載のメモリシステム。