JP2022049883A - 磁気記憶装置 - Google Patents

Abstract

【課題】 素子の特性において信頼性を有する適正な特性を有する磁気抵抗効果素子を備えた磁気記憶装置を提供する。【解決手段】 実施形態に係る磁気記憶装置は、複数の第１の配線１０と、複数の第２の配線２０と、それぞれが直列接続された第１のスイッチング素子３２及び第１の磁気抵抗効果素子３１を含み、第１のスイッチング素子が対応する第１の配線に接続され、第１の磁気抵抗効果素子が対応する第２の配線に接続された複数の第１のメモリセル３０とを備え、第１のスイッチング素子は、第１の下部電極３２ａと、第１の上部電極３２ｂと、第１の下部電極と第１の上部電極との間に設けられた第１のスイッチング材料層３２ｃとを含み、第１の方向で互いに隣り合った第１のメモリセルに含まれる第１の下部電極は、第１の方向で互いに隣り合った第１のメモリセルを接続する第１の配線上に連続的に設けられている。【選択図】 図２Ｂ

Description

本発明の実施形態は、磁気記憶装置に関する。

半導体基板上に磁気抵抗効果素子及びスイッチング素子で構成されたメモリセルが集積化された磁気記憶装置が提案されている。

しかしながら、素子の微細化に伴い、メモリセルの加工が困難になってきている。このような状況、素子の特性上において信頼性を有する磁気抵抗効果素子求められている。

特開２０１８－１５２４３２号公報

適正な特性を有する磁気抵抗効果素子を備えた磁気記憶装置を提供する。

実施形態に係る磁気記憶装置は、それぞれが第１の方向に延伸する複数の第１の配線と、それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との間に設けられ、それぞれが直列接続された第１のスイッチング素子及び第１の磁気抵抗効果素子を含み、前記第１のスイッチング素子が対応する前記第１の配線に接続され、前記第１の磁気抵抗効果素子が対応する前記第２の配線に接続された複数の第１のメモリセルと、を備える磁気記憶装置であって、前記第１のスイッチング素子は、前記第１の配線側に設けられた第１の下部電極と、前記第１の磁気抵抗効果素子側に設けられた第１の上部電極と、前記第１の下部電極と前記第１の上部電極との間に設けられた第１のスイッチング材料層とを含み、前記第１の方向で互いに隣り合った前記第１のメモリセルに含まれる前記第１の下部電極は、前記第１の方向で互いに隣り合った前記第１のメモリセルを接続する前記第１の配線上に連続的に設けられている。

第１の実施形態に係る磁気記憶装置の基本的な構成を模式的に示した斜視図である。 第１の実施形態に係る磁気記憶装置の構成を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の構成を模式的に示した断面図である。 第１の実施形態に係り、セレクタの電流－電圧特性を模式的に示した図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係り、アライメントずれが生じた場合の磁気記憶装置の構成を模式的に示した断面図である。 第１の実施形態の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の構成を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の構成を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係り、アライメントずれが生じた場合の磁気記憶装置の構成を模式的に示した断面図である。 第２の実施形態の第１の変形例に係る磁気記憶装置の構成を模式的に示した断面図である。 第２の実施形態の第２の変形例に係る磁気記憶装置の構成を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態の第３の変形例に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の構成を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の構成を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。

以下、図面を参照して実施形態を説明する。

（実施形態１）
図１は、第１の実施形態に係る不揮発性磁気記憶装置の基本的な構成を模式的に示した斜視図である。図２Ａは、第１の実施形態に係る不揮発性磁気記憶装置の構成を模式的に示した断面図（Ｙ方向に沿った断面図）である。図２Ｂは、第１の実施形態に係る不揮発性磁気記憶装置の構成を模式的に示した断面図（Ｘ方向に沿った断面図）である。なお、各図において、Ｘ方向（第１の方向）、Ｙ方向（第２の方向）及びＺ方向（第３の方向）は互いに交差している。具体的には、Ｘ方向（第１の方向）、Ｙ方向（第２の方向）及びＺ方向（第３の方向）は互いに直交している。

本実施形態の磁気記憶装置は、それぞれがＸ方向に延伸する複数の第１の配線１０と、それぞれがＹ方向に延伸する複数の第２の配線２０と、複数の第１の配線１０と複数の第２の配線２０との間に設けられた複数のメモリセル３０とを備えている。これらの第１の配線１０、第２の配線２０及びメモリセル３０は、層間絶縁膜４０で囲まれている。これらの第１の配線１０、第２の配線２０、メモリセル３０及び層間絶縁膜４０は、半導体基板１０１を含む下地領域１００上に設けられている。

第１の配線１０及び第２の配線２０は、タングステン（Ｗ）及びモリブデン（Ｍｏ）等の金属によって形成されている。第１の配線１０及び第２の配線２０の一方はワード線として機能し、第１の配線１０及び第２の配線２０の他方はビット線として機能する。

各メモリセル３０は、磁気抵抗効果素子３１、セレクタ（スイッチング素子）３２及び側壁絶縁層３３を含んでいる。磁気抵抗効果素子３１及びセレクタ３２は直列接続されている。磁気抵抗効果素子３１の一端は第２の配線２０に接続されており、磁気抵抗効果素子３１の他端はセレクタ３２に接続されている。セレクタ３２の一端は第１の配線１０に接続されており、セレクタ３２の他端は磁気抵抗効果素子３１に接続されている。

本実施形態及び他の実施形態において、磁気抵抗効果素子３１として、ＭＴＪ（magnetic tunnel junction）素子の場合で説明を行う。磁気抵抗効果素子３１は、記憶層（第１の磁性層）３１ａと、参照層（第２の磁性層）３１ｂと、記憶層３１ａと参照層３１ｂとの間に設けられたトンネルバリア層（非磁性層）３１ｃとを含んでいる。参照層３１ｂ上には、ハードマスク層３１ｄが設けられている。磁気抵抗効果素子３１には、参照層３１ｂから記憶層３１ａに印加される磁界をキャンセルするためのシフトキャンセリング層がさらに設けられていてもよい。

記憶層３１ａは、可変の磁化方向を有する強磁性層であり、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及びボロン（Ｂ）を含有するＣｏＦｅＢ層で形成されている。なお、可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。

参照層３１ｂは、固定された磁化方向を有する強磁性層であり、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及びボロン（Ｂ）を含有するＣｏＦｅＢ層と、コバルト（Ｃｏ）とプラチナ（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）から選択された所定元素との超格子層とで形成されている。なお、固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。

トンネルバリア層３１ｃは、記憶層３１ａと参照層３１ｂとの間に介在している絶縁層であり、例えば、マグネシウム（Ｍｇ）及び酸素（Ｏ）を含有するＭｇＯ層で形成されている。

記憶層３１ａの磁化方向が参照層３１ｂの磁化方向に対して平行である場合には、磁気抵抗効果素子３１は低抵抗状態である。記憶層３１ａの磁化方向が参照層３１ｂの磁化方向に対して反平行である場合には、磁気抵抗効果素子３１は高抵抗状態である。したがって、磁気抵抗効果素子３１の抵抗状態に応じて２値データを記憶することが可能である。また、磁気抵抗効果素子３１に流れる電流の方向に応じて、磁気抵抗効果素子３１に低抵抗状態又は高抵抗状態を設定することが可能である。

上述した磁気抵抗効果素子３１は、ＳＴＴ（spin transfer torque）型の磁気抵抗効果素子であり、垂直磁化を有している。すなわち、記憶層３１ａはその膜面に対して垂直な磁化方向を有し、参照層３１ｂはその膜面に対して垂直な磁化方向を有している。

セレクタ３２は、第１の配線１０側に設けられた下部電極３２ａと、磁気抵抗効果素子３１側に設けられた上部電極３２ｂと、下部電極３２ａと上部電極３２ｂとの間に設けられたセレクタ材料層（スイッチング材料層）３２ｃとを含んでいる。下部電極３２ａ及び上部電極３２ｂは、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）或いは炭素（Ｃ）等で形成されている。セレクタ材料層３２ｃは、絶縁体からなる材料で形成されており、イオン注入によって導入された１５族元素が含有されている。例えば、ヒ素（Ａｓ）やゲルマニウム（Ｇｅ）が含有されている。絶縁体は、窒化物及び（又は）酸化物を含み、例えば、シリコン窒化物（ＳｉＮ）、ハフニウム酸化物（ＨｆＯ_x ）、シリコン酸化物（ＳｉＯ₂ ）或いはＳｉＯ₂ から実質的に形成された材料を含む。

セレクタ３２は、２端子型のスイッチング素子であり、２端子間に印加される電圧が閾値未満の場合には、高抵抗状態、例えば電気的に非導通状態であり、２端子間に印加される電圧が閾値以上の場合には、低抵抗状態、例えば電気的に導通状態へと変わる。

図３は、セレクタ３２の電流－電圧特性を模式的に示した図である。セレクタ３２は、２端子間の電圧が閾電圧Ｖｔｈに達すると、２端子間の電圧はホールド電圧Ｖｈｏｌｄまで低下し、電流が急激に増加する特性を有している。

第１の配線１０と第２の配線２０との間に所定の電圧以上の電圧を印加することで、セレクタ３２がオン状態（導通状態）となり、セレクタ３２に直列に接続された磁気抵抗効果素子３１に対して書き込み（抵抗状態の書き込み）或いは読み出し（抵抗状態の読み出し）を行うことが可能となる。

図１、図２Ａ及び図２Ｂに示すように、本実施形態では、Ｘ方向で互いに隣り合ったメモリセル３０に含まれるセレクタ３２の下部電極３２ａは、Ｘ方向で互いに隣り合ったメモリセル３０を接続する第１の配線１０上に連続的に設けられている。具体的には、Ｚ方向から見て、上述した第１の配線１０上に連続的に設けられた下部電極３２ａのパターンは、上述した第１の配線１０のパターンと一致している。

また、本実施形態では、Ｘ方向で互いに隣り合ったメモリセル３０に含まれるセレクタ材料層３２ｃは、Ｘ方向で互いに隣り合ったメモリセル３０間の領域で互いに離間しており、Ｙ方向で互いに隣り合ったメモリセル３０に含まれるセレクタ材料層３２ｃは、Ｙ方向で互いに隣り合ったメモリセル３０間の領域で互いに離間している。

セレクタ３２の上部電極３２ｂ及びセレクタ材料層３２ｃの側壁並びに磁気抵抗効果素子３１の側壁には、側壁絶縁層３３が設けられている。側壁絶縁層３３は、窒化シリコン（ＳｉＮ）によって形成されており、ＲＩＥ（reactive ion etching）の際に磁気抵抗効果素子３１を保護する機能を有している。

次に、本実施形態に係る磁気記憶装置の製造方法を、図４Ａ及び図４Ｂ～図９Ａ及び図９Ｂを参照して説明する。図４Ａ～図９ＡはＹ方向に沿った断面図であり、図４Ｂ～図９ＢはＸ方向に沿った断面図である。

まず、図４Ａ及び図４Ｂに示すように、半導体基板１０１を含む下地領域１００上に、第１の配線１０用の層及びセレクタの下部電極３２ａ用の層を形成する。

次に、図５Ａ及び図５Ｂに示すように、Ｘ方向に延伸するマスクパターン（図示せず）をマスクとして用いて、ＲＩＥによって第１の配線１０用の層及び下部電極３２ａ用の層をライン状にパターニングする。さらに、マスクパターンを除去することで、第１の配線１０のパターン及びセレクタの下部電極３２ａのパターンが得られる。このように、共通のマスクパターンを用いて第１の配線１０用の層及び下部電極３２ａ用の層のパターニングを行うため、第１の配線１０のパターン及び下部電極３２ａのパターンは互いに整合している。すなわち、Ｚ方向から見て、第１の配線１０のパターン及び下部電極３２ａのパターンは互いに一致している。

次に、図６Ａ及び図６Ｂに示すように、層間絶縁膜４０ａを全面に形成し、さらにＣＭＰ（chemical mechanical polishing）によって平坦化を行う。続いて、平坦化された構造上に、セレクタ材料層３２ｃ、上部電極３２ｂ用の層、記憶層３１ａ、トンネルバリア層３１ｃ及び参照層３１ｂを形成する。さらに、参照層３１ｂ上にハードマスク層３１ｄのパターンを形成する。

次に、図７Ａ及び図７Ｂに示すように、ハードマスク層３１ｄのパターンをマスクとして用いて、ＩＢＥ（ion beam etching）により参照層３１ｂ、トンネルバリア層３１ｃ、記憶層３１ａ、上部電極３２ｂ用の層及びセレクタ材料層３２ｃをエッチングする。

次に、図８Ａ及び図８Ｂに示すように、図７Ａ及び図７Ｂの工程で得られた構造の表面に沿って側壁絶縁層３３を形成する。これにより、磁気抵抗効果素子を構成する層は、側壁絶縁層３３によって保護される。

次に、図９Ａ及び図９Ｂに示すように、ＲＩＥによって、側壁絶縁層３３及びセレクタ材料層３２ｃをエッチングする。このとき、磁気抵抗効果素子３１を構成する層は側壁絶縁層３３によって保護されている。また、セレクタに関しては、下部電極３２ａのパターニングはすでに完了しているため、実質的にセレクタ材料層３２ｃのみをエッチングすればよい。そのため、側壁絶縁層３３が過度にエッチングされることによる磁気抵抗効果素子３１のエッチングダメージを防止することができる。

その後、層間絶縁膜及び第２の配線２０を形成することで、図２Ａ及び図２Ｂに示すように、層間絶縁膜４０によってメモリセル３０が囲まれた構造が得られる。

以上のように、本実施形態によれば、図５Ａ及び図５Ｂの工程で、共通のマスクパターンを用いて、第１の配線１０用の層及びセレクタ３２の下部電極３２ａ用の層がパターニングされ、第１の配線１０のパターン及びセレクタの下部電極３２ａのパターンが得られる。仮に、第１の配線１０のパターンを形成した後に、セレクタ３２用の各層及び磁気抵抗効果素子３１用の各層を形成した場合には、図９Ａ及び図９Ｂの工程では、セレクタ材料層３２ｃに加えてさらにセレクタ３２の下部電極３２ａ用の層をエッチングする必要がある。そのため、図９Ａ及び図９Ｂの工程で側壁絶縁層３３が過度にエッチングされ、磁気抵抗効果素子３１を側壁絶縁層３３によって確実に保護できないおそれがある。その結果、磁気抵抗効果素子３１がエッチングダメージを受け、磁気抵抗効果素子３１の特性が悪化するおそれがある。

本実施形態では、図５Ａ及び図５Ｂの工程で、第１の配線１０のパターン及びセレクタの下部電極３２ａのパターンが形成される。そのため、図９Ａ及び図９Ｂの工程では、セレクタ３２の下部電極３２ａをエッチングする必要はなく、実質的にセレクタ材料層３２ｃのみをエッチングすればよい。したがって、側壁絶縁層３３によって磁気抵抗効果素子３１を確実に保護することができ、磁気抵抗効果素子３１のエッチングダメージを防止することができる。その結果、本実施形態では、エッチングダメージによる磁気抵抗効果素子３１の特性の悪化を防止することができ、適正な特性を有する磁気抵抗効果素子を備えた磁気記憶装置を得ることができる。

なお、図２Ａ及び図２Ｂ並びに図４Ａ及び図４Ｂ～図９Ａ及び図９Ｂで示した例では、アライメントずれが生じない場合を想定しているが、実際の製造工程では一般にアライメントずれが生じる。本実施形態では、アライメントずれが生じた場合には、図１０に示すように、Ｚ方向から見て、磁気抵抗効果素子３１のパターンは、第１の配線１０のパターン及びセレクタ３２の下部電極３２ａのパターンに対してＹ方向にずれる。ただし、本実施形態では、アライメントずれが生じても、第１の配線１０のパターンと下部電極３２ａのパターンとは互いに整合しており、Ｚ方向から見て、第１の配線１０のパターン及び下部電極３２ａのパターンは互いに一致している。

次に、本実施形態の変形例について説明する。

図１１Ａ及び図１１Ｂ並びに図１２Ａ及び図１２Ｂは、本変形例に係る磁気記憶装置の製造方法を模式的に示した断面図である。図１１Ａ及び図１２ＡはＹ方向に沿った断面図であり、図１１Ｂ及び図１２ＢはＸ方向に沿った断面図である。

まず、上述した実施形態の図４Ａ及び図４Ｂ～図６Ａ及び図６Ｂに示した工程と同様の工程を行う。

次に、図１１Ａ及び図１１Ｂに示すように、ハードマスク層３１ｄのパターンをマスクとして用いて、ＩＢＥによって参照層３１ｂ、トンネルバリア層３１ｃ、記憶層３１ａ、上部電極３２ｂ用の層及びセレクタ材料層３２ｃをエッチングする。上述した実施形態の図７Ａ及び図７Ｂの工程では、セレクタ材料層３２ｃのエッチングを途中で止めたが、本変形例では、セレクタ材料層３２ｃを最後までエッチングする。

次に、図１２Ａ及び図１２Ｂに示すように、層間絶縁膜及び第２の配線２０を形成することで、層間絶縁膜４０によってメモリセル３０が囲まれた構造が得られる。

本変形例では、側壁絶縁層３３を形成しないため、磁気抵抗効果素子３１がエッチングダメージを受けるおそれがあるが、本変形例でも、上述した実施形態の図５Ａ及び図５Ｂの工程と同様に、第１の配線１０のパターンとともにセレクタの下部電極３２ａのパターンが予め形成される。そのため、上述した実施形態と同様に、図１１Ａ及び図１１Ｂの工程では、セレクタ３２の下部電極３２ａをエッチングする必要がない。

したがって、本変形例でも、磁気抵抗効果素子３１のエッチングダメージを抑制することが可能である。その結果、エッチングダメージによる磁気抵抗効果素子３１の特性の悪化を抑制することができ、信頼性を有する磁気抵抗効果素子を備えた磁気記憶装置を得ることができる。

（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。

図１３Ａは、第２の実施形態に係る不揮発性磁気記憶装置の構成を模式的に示した断面図（Ｙ方向に沿った断面図）である。図１３Ｂは、第２の実施形態に係る不揮発性磁気記憶装置の構成を模式的に示した断面図（Ｘ方向に沿った断面図）である。

図１３Ａ及び図１３Ｂに示すように、本実施形態でも、第１の実施形態と同様に、Ｘ方向で互いに隣り合ったメモリセル３０に含まれるセレクタ３２の下部電極３２ａは、Ｘ方向で互いに隣り合ったメモリセル３０を接続する第１の配線１０上に連続的に設けられている。また、本実施形態では、Ｘ方向で互いに隣り合ったメモリセル３０に含まれるセレクタ材料層３２ｃが、Ｘ方向で互いに隣り合ったメモリセル３０を接続する第１の配線１０の上方に連続的に設けられている。具体的には、Ｚ方向から見て、上述した第１の配線１０上に連続的に設けられた下部電極３２ａのパターン及びセレクタ材料層３２ｃのパターンは、上述した第１の配線１０のパターンと一致している。

次に、本実施形態に係る磁気記憶装置の製造方法を、図１４Ａ及び図１４Ｂ～図１７Ａ及び図１７Ｂを参照して説明する。図１４Ａ～図１７ＡはＹ方向に沿った断面図であり、図１７Ｂ～図１７ＢはＸ方向に沿った断面図である。

まず、図１４Ａ及び図１４Ｂに示すように、半導体基板１０１を含む下地領域１００上に第１の配線１０用の層を形成し、第１の配線１０用の層上にセレクタの下部電極３２ａ用の層、セレクタ材料層３２ｃ及びセレクタの上部電極３２ｂ用の層を形成する。

次に、図１５Ａ及び図１５Ｂに示すように、Ｘ方向に延伸するマスクパターン（図示せず）をマスクとして用いて、ＲＩＥによって第１の配線１０用の層、下部電極３２ａ用の層、セレクタ材料層３２ｃ及び上部電極３２ｂ用の層をライン状にパターニングする。さらに、マスクパターンを除去する。

このように、共通のマスクパターンを用いて、第１の配線１０用の層、下部電極３２ａ用の層、セレクタ材料層３２ｃ及び上部電極３２ｂ用の層のパターニングを行うため、第１の配線１０のパターン、セレクタの下部電極３２ａのパターン、セレクタ材料層３２ｃのパターン及びセレクタの上部電極３２ｂのパターンは互いに整合している。すなわち、Ｚ方向から見て、第１の配線１０のパターン、セレクタの下部電極３２ａのパターン、セレクタ材料層３２ｃのパターン及びセレクタの上部電極３２ｂのパターンは互いに一致している。

次に、図１６Ａ及び図１６Ｂに示すように、層間絶縁膜４０ａを全面に形成し、さらにＣＭＰによって平坦化を行う。続いて、平坦化された構造上に、磁気抵抗効果素子の記憶層３１ａ、トンネルバリア層３１ｃ及び参照層３１ｂを形成する。さらに、参照層３１ｂ上にハードマスク層３１ｄのパターンを形成する。

次に、図１７Ａ及び図１７Ｂに示すように、ハードマスク層３１ｄのパターンをマスクとして用いて、ＩＢＥによって参照層３１ｂ、トンネルバリア層３１ｃ、記憶層３１ａ、上部電極３２ｂ用の層及びセレクタ材料層３２ｃをエッチングする。このとき、Ｘ方向で隣り合ったパターン間では、セレクタ材料層３２ｃの一部はエッチングされずに残っている。また、セレクタの下部電極３２ａのパターニングはすでに完了している。そのため、セレクタ用の層のエッチング量を少なくすることができる。したがって、セレクタ用の層をエッチングする際の磁気抵抗効果素子３１のエッチングダメージを抑制することができる。

その後、層間絶縁膜及び第２の配線２０を形成することで、図１３Ａ及び図１３Ｂに示すように、層間絶縁膜４０によってメモリセル３０が囲まれた構造が得られる。

以上のように、本実施形態によれば、図１５Ａ及び図１５Ｂの工程で、共通のマスクパターンを用いて、第１の配線１０用の層、下部電極３２ａ用の層、セレクタ材料層３２ｃ及び上部電極３２ｂ用の層がパターニングされ、第１の配線１０のパターン、セレクタの下部電極３２ａのパターン、セレクタ材料層３２ｃのパターン及びセレクタの上部電極３２ｂのパターンが得られる。仮に、第１の配線１０のパターンを形成した後に、セレクタ３２用の各層及び磁気抵抗効果素子３１用の各層を形成した場合には、図１７Ａ及び図１７Ｂの工程では、セレクタ３２の下部電極３２ａ用の層をエッチングする必要がある。そのため、図１７Ａ及び図１７Ｂでセレクタ用の層のエッチング量が多くなり、磁気抵抗効果素子３１が大きなエッチングダメージを受け、磁気抵抗効果素子３１の特性が悪化するおそれがある。

本実施形態では、図１５Ａ及び図１５Ｂの工程で、第１の配線１０のパターン及びセレクタの下部電極３２ａのパターンが形成される。そのため、図１７Ａ及び図１７Ｂでのエッチング量を少なくすることができ、磁気抵抗効果素子３１のエッチングダメージを抑制することができる。その結果、本実施形態では、エッチングダメージによる磁気抵抗効果素子３１の特性の悪化を防止することができ、適正な特性を有する磁気抵抗効果素子を備えた磁気記憶装置を得ることができる。

なお、図１３Ａ及び図１３Ｂ～図１７Ａ及び図１７Ｂでは、アライメントずれが生じない場合を想定しているが、実際の製造工程では一般にアライメントずれが生じる。本実施形態では、アライメントずれが生じた場合には、図１８に示すように、Ｚ方向から見て、磁気抵抗効果素子３１のパターンは、第１の配線１０のパターン及びセレクタ３２の下部電極３２ａ、セレクタ材料層３２ｃ及び上部電極３２ｂのパターンに対してＹ方向にずれる。ただし、本実施形態では、アライメントずれが生じても、第１の配線１０のパターンとセレクタ３２の下部電極３２ａ及びセレクタ材料層３２ｃのパターンとは互いに整合しており、Ｚ方向から見て、第１の配線１０のパターンとセレクタ３２の下部電極３２ａ及びセレクタ材料層３２ｃのパターンは互いに一致している。

次に、本実施形態の第１の変形例について、図１９に示した断面図（Ｘ方向に沿った断面図）を参照して説明する。

上述した実施形態では、図１３Ｂに示すように、Ｘ方向で隣り合ったメモリセル３０間の領域でセレクタ材料層３２ｃが連続的に設けられていたが、本変形例では、Ｘ方向で隣り合ったメモリセル３０間の領域でセレクタ材料層３２ｃが分断されている。図１７Ａ及び図１７Ｂの工程でセレクタ材料層３２ｃが分断されるまでエッチングを行うことで、図１８に示すような構成が得られる。

セレクタ材料層３２ｃは絶縁性がある程度高いため、隣り合ったメモリセル３０間でセレクタ材料層３２ｃが連続的に設けられていても基本的には大きな問題は生じないが、隣り合ったメモリセル３０のセレクタ３２間で多少の相互干渉が生じるおそれがある。本変形例では、上述したような構成により、隣り合ったメモリセル３０間でのセレクタ３２の相互干渉を確実に抑制することが可能である。

次に、本実施形態の第２の変形例について、図２０に示した断面図（Ｘ方向に沿った断面図）を参照して説明する。

本変形例では、セレクタ材料層３２ｃが、絶縁体からなる材料で形成されており、イオン注入によって導入された１５族元素（例えば、ヒ素（Ａｓ）、アンチモン（Ｓｂ）及びリン（Ｐ）から選択された少なくとも１つの元素）を含有する酸化シリコンで形成され、Ｘ方向で互いに隣り合ったメモリセル３０間の部分３２ｃｘでは、セレクタ材料層３２ｃが１３族元素（例えば、ボロン（Ｂ）及びガリウム（Ｇａ）から選択された少なくとも１つの元素）をさらに含有している。すなわち、Ｘ方向で互いに隣り合ったメモリセル３０間の部分３２ｃｘでは、セレクタ材料層３２ｃが、１５族元素及び１３族元素を含有する酸化シリコンで形成されている。

図１７Ａ及び図１７Ｂの工程の後、隣り合ったメモリセル３０間の部分に対してセレクタ材料層３２ｃに１３族元素をイオン注入することで、図１９に示すような構成が得られる。

１３族元素が導入された領域では、１５族元素の作用が１３族元素によって打ち消されるため、セレクタ材料層３２ｃの絶縁性を高めることができる。したがって、本変形例では、上述したような構成により、隣り合ったメモリセル３０間でのセレクタ３２の相互干渉を確実に抑制することが可能である。

次に、本実施形態の第３の変形例について説明する。

図２１Ａ及び図２１Ｂ～図２８Ａ及び図２８Ｂは、第３の変形例に係る磁気記憶装置の製造方法を模式的に示した断面図である。図２１Ａ～図２８ＡはＹ方向に沿った断面図であり、図２１Ｂ～図２８ＢはＸ方向に沿った断面図である。

まず、図２１Ａ及び図２１Ｂに示すように、半導体基板１０１を含む下地領域１００上に、第１の配線１０用の層及びセレクタ用の層（下部電極３２ａ用の層、セレクタ材料層３２ｃ及び上部電極３２ｂ用の層）を形成する。

次に、図２２Ａ及び図２２Ｂに示すように、Ｘ方向に延伸するマスクパターン３５をマスクとして用いて、ＲＩＥによってセレクタ用の層（下部電極３２ａ用の層、セレクタ材料層３２ｃ及び上部電極３２ｂ用の層）をライン状にパターニングする。

次に、図２３Ａ及び図２３Ｂに示すように、側壁絶縁層３６として窒化シリコン層を全面に形成する。続いて、ＲＩＥによって側壁絶縁層３６の一部を除去し、セレクタ用のパターンの側壁にのみ側壁絶縁層３６を残す。

次に、図２４Ａ及び図２４Ｂに示すように、図２３Ａ及び図２３Ｂの工程によって得られたパターンをマスクとして用いて、ＲＩＥによって第１の配線１０用の層をエッチングし、第１の配線１０のパターンを形成する。

次に、図２５Ａ及び図２５Ｂに示すように、全面に層間絶縁層４０ａを形成し、さらに平坦化処理を行うことでマスクパターン３５を除去する。

次に、図２６Ａ及び図２６Ｂに示すように、図２５Ａ及び図２５Ｂの工程で得られた平坦化された構造上に、磁気抵抗効果素子の記憶層３１ａ、トンネルバリア層３１ｃ及び参照層３１ｂを形成する。さらに、参照層３１ｂ上にハードマスク層３１ｄのパターンを形成する。

次に、図２７Ａ及び図２７Ｂに示すように、ハードマスク層３１ｄのパターンをマスクとして用いて、ＩＢＥによって参照層３１ｂ、トンネルバリア層３１ｃ、記憶層３１ａ、上部電極３２ｂ用の層及びセレクタ材料層３２ｃをエッチングする。このとき、Ｘ方向で隣り合ったパターン間の領域では、セレクタ材料層３２ｃ一部はエッチングされずに残っている。また、セレクタの下部電極３２ａのパターニングはすでに完了している。そのため、セレクタ用の層のエッチング量を少なくすることができる。したがって、セレクタ用の層をエッチングする際の磁気抵抗効果素子３１のエッチングダメージを抑制することができる。

その後、層間絶縁膜及び第２の配線２０を形成することで、図２８Ａ及び図２８Ｂに示すように、層間絶縁膜４０によってメモリセル３０が囲まれた構造が得られる。

本変形例でも、上述した実施形態と同様に、磁気抵抗効果素子３１のエッチングダメージを抑制することができ、エッチングダメージによる磁気抵抗効果素子３１の特性の悪化を防止することが可能である。

（実施形態３）
次に、第３の実施形態について説明する。なお、基本的な事項は第１及び第２の実施形態と同様であり、第１及び第２の実施形態で説明した事項の説明は省略する。

図２９Ａは、第３の実施形態に係る不揮発性磁気記憶装置の構成を模式的に示した断面図（Ｙ方向に沿った断面図）である。図２９Ｂは、第３の実施形態に係る不揮発性磁気記憶装置の構成を模式的に示した断面図（Ｘ方向に沿った断面図）である。

本実施形態の磁気記憶装置は、Ｚ方向に複数のメモリセルが設けられた構造を有している。図２９Ａ及び図２９Ｂに示した例では、２層のメモリセルが設けられた構造を示している。第１層目及び第２層目の基本的な構成は、第１の実施形態或いは第２の実施形態で示した構成と同様である。

本実施形態では、Ｘ方向に延伸する複数の第１の配線１０及びＹ方向に延伸する複数の第２の配線２０に加えてさらに、Ｘ方向に延伸する複数の第３の配線５０が設けられている。複数の第２の配線２０と複数の第３の配線５０との間に、複数のメモリセル６０が設けられている。メモリセル６０等は、層間絶縁膜７０によって囲まれている。

メモリセル６０は、直列接続された磁気抵抗効果素子６１及びセレクタ（スイッチング素子）６２を含んでいる。磁気抵抗効果素子６１の一端は第３の配線５０に接続されており、磁気抵抗効果素子６１の他端はセレクタ６２に接続されている。セレクタ６２の一端は第２の配線２０に接続されており、セレクタ６２の他端は磁気抵抗効果素子６１に接続されている。

磁気抵抗効果素子６１の基本的な構成は、第１及び第２の実施形態で示した磁気抵抗効果素子３１の構成と同様であり、記憶層６１ａと、参照層６１ｂと、記憶層６１ａと参照層６１ｂとの間に設けられたトンネルバリア層６１ｃとを含んでいる。参照層６１ｂ上には、ハードマスク層６１ｄが設けられている。磁気抵抗効果素子６１には、参照層６１ｂから記憶層６１ａに印加される磁界をキャンセルするためのシフトキャンセリング層がさらに設けられていてもよい。

セレクタ６２の基本的な構成も、第１及び第２の実施形態で示したセレクタ３２の構成と同様であり、第２の配線２０側に設けられた下部電極６２ａと、磁気抵抗効果素子６１側に設けられた上部電極６２ｂと、下部電極６２ａと上部電極６２ｂとの間に設けられたセレクタ材料層（スイッチング材料層）６２ｃとを含んでいる。

図２９Ａ及び図２９Ｂに示すように、Ｙ方向で互いに隣り合ったメモリセル６０に含まれるセレクタ６２の下部電極６２ａは、Ｙ方向で互いに隣り合ったメモリセル６０を接続する第２の配線２０上に連続的に設けられている。具体的には、Ｚ方向から見て、上述した第２の配線２０上に連続的に設けられた下部電極６２ａのパターンは、上述した第２の配線２０のパターンと一致している。

次に、本実施形態に係る磁気記憶装置の製造方法を、図３０Ａ及び図３０Ｂ～図３３Ａ及び図３３Ｂ並びに図２９Ａ及び図２９Ｂを参照して説明する。

まず、図３０Ａ及び図３０Ｂに示すように、第２の実施形態で示した図１４Ａ及び図１４Ｂ～図１７Ａ及び図１７Ｂの工程と同様の工程を行い、図１７Ａ及び図１７Ｂに示した構造と同様の構造を形成する。続いて、層間絶縁膜４０を形成した後、全面に第２の配線２０用の層を形成し、第２の配線２０用の層上にセレクタの下部電極６２ａ用の層、セレクタ材料層６２ｃ及びセレクタの上部電極６２ｂ用の層を形成する。

次に、図３１Ａ及び図３１Ｂに示すように、Ｙ方向に延伸するマスクパターン（図示せず）をマスクとして用いて、ＲＩＥによって第２の配線２０用の層、下部電極６２ａ用の層、セレクタ材料層６２ｃ及び上部電極６２ｂ用の層をライン状にパターニングする。さらに、マスクパターンを除去する。

このように、共通のマスクパターンを用いて、第２の配線２０用の層、下部電極６２ａ用の層、セレクタ材料層６２ｃ及び上部電極６２ｂ用の層のパターニングを行うため、第２の配線２０のパターン、セレクタの下部電極６２ａのパターン、セレクタ材料層６２ｃのパターン及びセレクタの上部電極６２ｂのパターンは互いに整合している。すなわち、Ｚ方向から見て、第２の配線２０のパターン、セレクタの下部電極６２ａのパターン、セレクタ材料層６２ｃのパターン及びセレクタの上部電極６２ｂのパターンは互いに一致している。

次に、図３２Ａ及び図３２Ｂに示すように、層間絶縁膜７０ａを全面に形成し、さらにＣＭＰによって平坦化を行う。続いて、平坦化された構造上に、磁気抵抗効果素子の記憶層６１ａ、トンネルバリア層６１ｃ及び参照層６１ｂを形成する。さらに、参照層６１ｂ上にハードマスク層６１ｄのパターンを形成する。

次に、図３３Ａ及び図３３Ｂに示すように、ハードマスク層６１ｄのパターンをマスクとして用いて、ＩＢＥによって参照層６１ｂ、トンネルバリア層６１ｃ、記憶層６１ａ、上部電極６２ｂ用の層及びセレクタ材料層６２ｃをエッチングする。このとき、Ｙ方向で隣り合ったパターン間では、セレクタ材料層６２ｃの一部はエッチングされずに残っている。また、セレクタの下部電極６２ａのパターニングはすでに完了している。そのため、セレクタ用の層のエッチング量を少なくすることができる。したがって、セレクタ用の層をエッチングする際の磁気抵抗効果素子３１のエッチングダメージを抑制することができる。

その後、層間絶縁膜及び第３の配線５０を形成することで、図２９Ａ及び図２９Ｂに示すように、層間絶縁膜７０によってメモリセル６０が囲まれた構造が得られる。

以上のように、本実施形態においても、第１及び第２の実施形態と同様に、磁気抵抗効果素子３１のエッチングダメージを抑制することができる。その結果、本実施形態でも、エッチングダメージによる磁気抵抗効果素子３１の特性の悪化を防止することができ、適正な特性を有する磁気抵抗効果素子を備えた磁気記憶装置を得ることができる。

なお、上述した実施形態では２層のメモリセルを有する構造について説明したが、同様の方法によって３層以上のメモリセルを有する構造を形成してもよい。

また、第１及び第２の実施形態で説明した構造或いは第１及び第２の実施形態で説明した構造を組み合わせた構造によって、Ｚ方向に複数のメモリセルが設けられた構造を有する磁気記憶装置を形成するようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１の配線 ２０…第２の配線
３０…メモリセル（第１のメモリセル）
３１…磁気抵抗効果素子（第１の磁気抵抗効果素子）
３１ａ…記憶層 ３１ｂ…参照層 ３１ｃ…トンネルバリア層
３１ｄ…ハードマスク層
３２…セレクタ（第１のスイッチング素子）
３２ａ…下部電極（第１の下部電極） ３２ｂ…上部電極（第１の上部電極）
３２ｃ…セレクタ材料層（第１のスイッチング材料層）
３３…側壁絶縁層 ３５…マスクパターン ３６…側壁絶縁層
４０…層間絶縁膜
５０…第３の配線
６０…メモリセル（第２のメモリセル）
６１…磁気抵抗効果素子（第２の磁気抵抗効果素子）
６１ａ…記憶層 ６１ｂ…参照層 ６１ｃ…トンネルバリア層
６１ｄ…ハードマスク層
６２…セレクタ（第２のスイッチング素子）
６２ａ…下部電極（第２の下部電極） ６２ｂ…上部電極（第２の上部電極）
６２ｃ…セレクタ材料層（第２のスイッチング材料層）
７０…層間絶縁膜
１００…下地領域 １０１…半導体基板

Claims (14)

1. それぞれが第１の方向に延伸する複数の第１の配線と、
   それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、
   前記複数の第１の配線と前記複数の第２の配線との間に設けられ、それぞれが直列接続された第１のスイッチング素子及び第１の磁気抵抗効果素子を含み、前記第１のスイッチング素子が対応する前記第１の配線に接続され、前記第１の磁気抵抗効果素子が対応する前記第２の配線に接続された複数の第１のメモリセルと、
   を備える磁気記憶装置であって、
   前記第１のスイッチング素子は、前記第１の配線側に設けられた第１の下部電極と、前記第１の磁気抵抗効果素子側に設けられた第１の上部電極と、前記第１の下部電極と前記第１の上部電極との間に設けられた第１のスイッチング材料層とを含み、
   前記第１の方向で互いに隣り合った前記第１のメモリセルに含まれる前記第１の下部電極は、前記第１の方向で互いに隣り合った前記第１のメモリセルを接続する前記第１の配線上に連続的に設けられている
   ことを特徴とする磁気記憶装置。
2. 前記第１及び第２の方向と交差する第３の方向から見て、前記第１の方向で互いに隣り合った前記第１のメモリセルを接続する前記第１の配線上に連続的に設けられた前記第１の下部電極のパターンは、前記第１の方向で互いに隣り合った前記第１のメモリセルを接続する前記第１の配線のパターンと一致している
   ことを特徴とする請求項１に記載の磁気記憶装置。
3. 前記第１及び第２の方向と交差する第３の方向から見て、任意の前記第１のメモリセルに含まれる前記第１の磁気抵抗効果素子のパターンは、前記任意の第１のメモリセルに含まれる前記第１のスイッチング素子の前記第１の下部電極のパターンに対して前記第２の方向にずれている
   ことを特徴とする請求項１に記載の磁気記憶装置。
4. 前記第１のメモリセルは、前記第１のスイッチング素子の前記第１の上部電極及び前記第１のスイッチング材料層の側壁並びに前記第１の磁気抵抗効果素子の側壁に設けられた側壁絶縁層をさらに含む
   ことを特徴とする請求項１に記載の磁気記憶装置。
5. 前記第１の方向で互いに隣り合った前記第１のメモリセルに含まれる前記第１のスイッチング材料層は、前記第１の方向で互いに隣り合った前記第１のメモリセル間の領域で互いに離間している
   ことを特徴とする請求項１に記載の磁気記憶装置。
6. 前記第１の方向で互いに隣り合った前記第１のメモリセルに含まれる前記第１のスイッチング材料層は、前記第１の方向で互いに隣り合った前記第１のメモリセルを接続する前記第１の配線の上方に連続的に設けられている
   ことを特徴とする請求項１に記載の磁気記憶装置。
7. 前記第１及び第２の方向と交差する第３の方向から見て、前記第１の方向で互いに隣り合った前記第１のメモリセルを接続する前記第１の配線の上方に連続的に設けられた前記第１のスイッチング材料層のパターンは、前記第１の方向で互いに隣り合った前記第１のメモリセルを接続する前記第１の配線のパターンと一致している
   ことを特徴とする請求項６に記載の磁気記憶装置。
8. 前記第１及び第２の方向と交差する第３の方向から見て、任意の前記第１のメモリセルに含まれる前記第１の磁気抵抗効果素子のパターンは、前記任意の第１のメモリセルに含まれる前記第１のスイッチング素子の前記第１のスイッチング材料層のパターンに対して前記第２の方向にずれている
   ことを特徴とする請求項６に記載の磁気記憶装置。
9. 前記第１及び第２の方向と交差する第３の方向から見て、任意の前記第１のメモリセルに含まれる前記第１の磁気抵抗効果素子のパターンは、前記任意の第１のメモリセルに含まれる前記第１のスイッチング素子の前記第１の上部電極のパターンに対して前記第２の方向にずれている
   ことを特徴とする請求項６に記載の磁気記憶装置。
10. 前記第１の方向で互いに隣り合った前記第１のメモリセルを接続する前記第１の配線の上方に連続的に設けられた前記第１のスイッチング材料層は、１５族元素を含有する酸化シリコンで形成されており、前記第１の方向で互いに隣り合った前記第１のメモリセル間の部分では１３族元素をさらに含有している
    ことを特徴とする請求項６に記載の磁気記憶装置。
11. 前記第１のメモリセルは、前記第１のスイッチング素子の側壁に設けられた側壁絶縁層をさらに含む
    ことを特徴とする請求項６に記載の磁気記憶装置。
12. 前記第１のスイッチング素子は、２端子間に印加される電圧が閾値未満の場合には高抵抗状態を呈し、２端子間に印加される電圧が閾値以上の場合には低抵抗状態を呈する
    ことを特徴とする請求項１に記載の磁気記憶装置。
13. それぞれが前記第１の方向に延伸する複数の第３の配線と、
    前記複数の第２の配線と前記複数の第３の配線との間に設けられ、それぞれが直列接続された第２のスイッチング素子及び第２の磁気抵抗効果素子を含み、前記第２のスイッチング素子が対応する前記第２の配線に接続され、前記第２の磁気抵抗効果素子が対応する前記第３の配線に接続された複数の第２のメモリセルと、
    をさらに備え、
    前記第２のスイッチング素子は、前記第２の配線側に設けられた第２の下部電極と、前記第２の磁気抵抗効果素子側に設けられた第２の上部電極と、前記第２の下部電極と前記第２の上部電極との間に設けられた第２のスイッチング材料層とを含み、
    前記第２の方向で互いに隣り合った前記第２のメモリセルに含まれる前記第２の下部電極は、前記第２の方向で互いに隣り合った前記第２のメモリセルを接続する前記第２の配線上に連続的に設けられている
    ことを特徴とする請求項１に記載の磁気記憶装置。
14. 前記第１及び第２の方向と交差する第３の方向から見て、前記第２の方向で互いに隣り合った前記第２のメモリセルを接続する前記第２の配線上に連続的に設けられた前記第２の下部電極のパターンは、前記第２の方向で互いに隣り合った前記第２のメモリセルを接続する前記第２の配線のパターンと一致している
    ことを特徴とする請求項１３に記載の磁気記憶装置。

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