JP2022035175A - 半導体記憶装置 - Google Patents

Abstract

【課題】プロセスのばらつきに対して回路定数を内部で自動的に変更する機能を有する半導体記憶装置を提供すること。【解決手段】半導体記憶装置は、出力パッドと、前記出力パッドに接続され、第１設定信号が供給される第１回路と、前記第１回路に接続され、第２設定信号が供給される第２回路と、前記第１回路の特性ばらつきに応じて前記第１回路を制御する第１設定信号を出力する第３回路と、前記第３回路から受信した前記第１設定信号に基づいて前記第２回路を制御する第２設定信号を生成して出力する第４回路と、を備える。【選択図】図５

Description

本開示の実施形態は半導体記憶装置に関する。

半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。

特許４９５８７１９号明細書 特開２００６－１４０５４８号公報 米国特許第６８０９５６８号明細書 特開２０１９－０５３６５６号公報 特開２０１８－１５６７１８号公報

プロセスのばらつきに対して回路定数を内部で自動的に変更する機能を有する半導体記憶装置を提供すること。

一実施形態に係る半導体記憶装置は、出力パッドと、前記出力パッドに接続され、第１設定信号が供給される第１回路と、前記第１回路に接続され、第２設定信号が供給される第２回路と、前記第１回路の特性ばらつきに応じて前記第１回路を制御する第１設定信号を出力する第３回路と、前記第３回路から受信した前記第１設定信号に基づいて前記第２回路を制御する第２設定信号を生成して出力する第４回路と、を備える。

一実施形態に係るメモリシステムの電源系統の構成を説明するためのブロック図である。 一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の入出力回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の出力回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の出力回路に含まれる各回路への入出力信号を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の出力回路を構成するＰＭＯＳ出力制御回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の出力回路を構成するＮＭＯＳ出力制御回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の出力回路を構成するＰプリドライバ回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の出力回路を構成するＮプリドライバ回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の出力回路を構成する出力バッファの構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の演算回路の演算処理方法を説明する図である。 一実施形態に係る半導体記憶装置の演算回路の演算処理方法を説明する図である。 一実施形態に係る半導体記憶装置のスルーレート調整の動作フローである。 一実施形態に係る半導体記憶装置の出力回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の出力回路の構成を説明するためのブロック図である。

以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。

以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｎ＞の集合を意味する。構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｎ＞の集合を意味する。

以下の説明では、信号ＢＺは、信号Ｚの反転信号であることを示す。あるいは、信号Ｚが制御信号である場合、信号Ｚが正論理であり、信号ＢＺが負論理である。すなわち、信号Ｚの“Ｈ”レベルがアサートに対応し、信号Ｚの“Ｌ”レベルがネゲートに対応する。信号ＢＺの“Ｌ”レベルがアサートに対応し、信号Ｚの“Ｈ”レベルがネゲートに対応する。

以下の説明において、Ａ／Ｂという表記はＡ又はＢを意味する。例えば、Ｘは、Ａ／Ｂ、Ｃ／Ｄ、及びＥを有する、という場合、ＸがＡ、Ｃ、及びＥを有する場合とＸがＢ、Ｄ、及びＥを有する場合とを含む。

＜第１実施形態＞
図１～図１４を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。

［メモリシステムの全体構成］
第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器から受信したデータを保持し、半導体記憶装置５～８から読み出されたデータをホスト機器に送信する。

図１は、第１実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。図１に示すように、メモリシステム１はメモリコントローラ（memory controller）２、ＮＡＮＤパッケージ（NAND package）３、パワーマネージャ（power manager）４、及び基準抵抗９を備えている。ＮＡＮＤパッケージ３は、例えば、複数の半導体記憶装置（semiconductor storage device）５～８を含む。図１の例では、ＮＡＮＤパッケージ３内に４つのチップが含まれる場合が示されている。以下の説明では、半導体記憶装置５～８はそれぞれ、チップＡ～Ｄと読替えてもよい。

パワーマネージャ４は、メモリコントローラ２及びＮＡＮＤパッケージ３に供給される電圧を管理するためのＩＣ（Integrated circuit）である。パワーマネージャ４は、例えば、メモリコントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給する。電圧ＶＣＣＱは、メモリコントローラ２とＮＡＮＤパッケージ３との間の入出力信号に用いられる電圧の基準電圧として用いられる。パワーマネージャ４は、例えば、ＮＡＮＤパッケージ３に電圧ＶＣＣを供給する。電圧ＶＣＣは、ＮＡＮＤパッケージ３内で用いられるその他の電圧の基準電圧として用いられる。

ＮＡＮＤパッケージ３は、基準抵抗９を介して電圧ＶＳＳと接続される。基準抵抗９は、例えば、ＮＡＮＤパッケージ３内の半導体記憶装置５～８の各々の出力インピーダンスを補正するために用いられる。電圧ＶＳＳは、接地電圧であり、例えば、メモリシステム１内のグラウンド（０Ｖ）として定義される。

図２は、一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。図２に示すように、メモリコントローラ２は半導体記憶装置５～８を制御する。具体的には、メモリコントローラ２は、半導体記憶装置５～８にデータを書込み、半導体記憶装置５～８からデータを読出す。メモリコントローラ２は、ＮＡＮＤバスによって半導体記憶装置５～８に接続される。

半導体記憶装置５～８の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置５～８の各々は、例えば、個別のチップイネーブル信号が供給されることで、又は、個別のチップアドレスが予め割当てられることで、一意に識別可能な半導体チップである。従って、半導体記憶装置５～８の各々は、メモリコントローラ２の指示によって独立に動作可能である。

半導体記憶装置５～８の各々と接続されたＮＡＮＤバスにおいて、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号の送受信を行う。ＢＣＥはチップイネーブル信号であり、負論理で動作する。ＢＲＢはレディビジー信号であり、負論理で動作する。ＣＬＥはコマンドラッチイネーブル信号であり、正論理で動作する。ＡＬＥはアドレスラッチイネーブル信号であり、正論理で動作する。ＢＷＥはライトイネーブル信号であり、負論理で動作する。ＲＥ及びＢＲＥはリードイネーブル信号及びその反転信号である。ＲＥは正論理で動作する。ＢＲＥは負論理で動作する。例えば、ＲＥ及び／又はＢＲＥは、出力指示信号として機能する。ＢＷＰはライトプロテクト信号であり、不論理で動作する。

ＤＱ＜７：０＞はデータ信号である。データ信号ＤＱ＜７：０＞は入出力端子（Ｉ／Ｏポート）を介して入出力される。例えば、信号ＤＱＳ及びＢＤＱＳはデータストローブ信号及びその反転信号である。ＤＱＳ及び／又はＢＤＱＳは、ストローブ信号又はタイミング制御信号として機能する。ストローブ信号（ＤＱＳ／ＢＤＱＳ）は、互いに逆の位相を有する信号対である。ストローブ信号は、データ信号ＤＱ＜７：０＞の送受信タイミングを規定する信号である。信号ＢＣＥ０～ＢＣＥ３は、メモリコントローラ２から半導体記憶装置５～８の各々に独立して送信される。信号ＢＲＢ０～ＢＲＢ３は、半導体記憶装置５～８の各々からメモリコントローラ２に独立して送信される。信号ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰは、メモリコントローラ２から半導体記憶装置５～８に共通して送信される。

信号ＢＣＥ０～ＢＣＥ３の各々は、半導体記憶装置５～８をイネーブル（有効）にするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置５～８に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置５～８に通知する。信号ＢＷＥは、信号ＢＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞を半導体記憶装置５～８に書込むことを指示する。

信号ＲＥ及びＢＲＥは、半導体記憶装置５～８にデータ信号ＤＱ＜７：０＞を出力することを指示し、例えば、データ信号ＤＱ＜７：０＞を出力する際の半導体記憶装置５～８の動作タイミングを制御する。信号ＢＷＰは、データ書込み及び消去の禁止を半導体記憶装置５～８に指示する。信号ＢＲＢ０～ＢＲＢ３の各々は、半導体記憶装置５～８がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。

データ信号ＤＱ＜７：０＞は、例えば、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置５～８とメモリコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及びＢＤＱＳは、例えば、信号ＲＥ及びＢＲＥに基づいて生成され、データ信号ＤＱ＜７：０＞に係る半導体記憶装置５～８の動作タイミングを制御する。

メモリコントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＮＡＮＤインタフェース回路１３、バッファメモリ１４、及びホストインタフェース回路１５を備えている。

プロセッサ１１はメモリコントローラ２全体の動作を制御する。プロセッサ（processor）１１は、例えば、外部から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置５～８に対して発行する。この機能は、読出し、消去、及び校正等の動作に共通する機能である。

内蔵メモリ（built-in memory）１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置５～８を管理するためのファームウェア、及び各種の管理テーブル等を保持する。

ＮＡＮＤインタフェース回路（NAND interface）１３は、上述のＮＡＮＤバスを介して半導体記憶装置５～８と接続され、半導体記憶装置５～８との通信を実行する。ＮＡＮＤインタフェース回路１３は、プロセッサ１１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置５～８に送信する。ＮＡＮＤインタフェース回路１３は、半導体記憶装置５～８からステータス、及び読出しデータを受信する。

バッファメモリ（buffer memory）１４は、メモリコントローラ１０が半導体記憶装置５～８及び外部から受信したデータ等を一時的に保持する。

ホストインタフェース回路（host interface）１５は、外部の図示しないホスト機器と接続され、ホスト機器との通信を実行する。ホストインタフェース回路１５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１４に転送する。

［半導体記憶装置の構成］
第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。半導体記憶装置５～８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５～８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６～８の構成については、その説明を省略する。

図３に示すように、半導体記憶装置５は、メモリセルアレイ（memory cell array）２１、入出力回路（input/output）２２、ＺＱ補正回路（ZQ calibration）２３、ロジック制御回路（logic control）２４、温度センサ（temp. sensor）２５、レジスタ（register）２６、シーケンサ（sequencer）２７、電圧生成回路（voltage generation）２８、ドライバセット（driver set）２９、ロウデコーダ（row decoder）３０、センスアンプ（sense amplifier）３１、入出力用パッド群３２、ＺＱ補正用パッド３３、及びロジック制御用パッド群３４を備えている。

メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。

入出力回路２２は、メモリコントローラ２に対するデータ信号ＤＱ＜７：０＞の送受信を行う。入出力回路２２は、データ信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、センスアンプ３１に対する書込みデータ及び読出しデータの送受信を行う。

ＺＱ補正回路２３は、ＺＱ補正用パッド３３を介して、基準抵抗９に基づいて半導体記憶装置５の出力インピーダンスを補正する。

ロジック制御回路２４は、メモリコントローラ２から信号ＢＣＥ０、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰを受信する。ロジック制御回路２４は、信号ＢＲＢ０をメモリコントローラ２に転送して半導体記憶装置５の状態を外部に通知する。

温度センサ２５は、半導体記憶装置５内の温度を測定可能な機能を有する。温度センサ２５は、測定した温度に関する情報をシーケンサ２７に送出する。温度センサ２５は、メモリセルアレイ２１の温度とみなし得る温度が測定可能な範囲において、半導体記憶装置５内の任意の場所に設けられることができる。

レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。

シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。シーケンサ２７は、温度センサ２５から受けた温度に関する情報を、入出力回路２２を介してメモリコントローラ２に送出する。

電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２８は、生成した電圧をドライバセット２９に供給する。

ドライバセット２９は、複数のドライバを含み、レジスタ２６からのアドレスに基づいて、電圧生成回路２８からの電圧をロウデコーダ３０及びセンスアンプ３１に供給する。ドライバセット２９は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ３０に電圧を供給する。

ロウデコーダ３０は、レジスタ２６からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９からの電圧が転送される。

センスアンプ３１は、データの読出し時には、メモリセルからビット線に読出された読出しデータを感知し、感知した読出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルに転送する。センスアンプ３１は、レジスタ２６からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

入出力用パッド群３２は、メモリコントローラ２から受信したデータ信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを入出力回路２２に転送する。入出力用パッド群３２は、入出力回路２２から送信されたデータ信号ＤＱ＜７：０＞を半導体記憶装置５の外部に転送する。

ＺＱ補正用パッド３３は、一端が基準抵抗９に接続され、他端がＺＱ補正回路２３に接続される。

ロジック制御用パッド群３４は、メモリコントローラ２から受信した信号ＢＣＥ０、ＣＬＥ，ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰをロジック制御回路２４に転送する。ロジック制御用パッド群３４は、ロジック制御回路２４から送信されたＢＲＢ０を半導体記憶装置５の外部に転送する。

［入出力回路の構成］
図４を用いて第１実施形態に係る半導体記憶装置の入出力回路の構成について説明する。図４は、一実施形態に係る半導体記憶装置の入出力回路の構成を説明するためのブロック図である。

図４に示すように、入出力回路２２は、データ信号ＤＱ＜０＞～ＤＱ＜７＞に対応する入力回路（input circuit）２２１＜０＞～２２１＜７＞及び出力回路２２２（output circuit）＜０＞～２２２＜７＞の組を含む。１つの入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組には、例えば、同種のデータ信号ＤＱ＜ｋ＞が割当てられる（０≦ｋ≦７）。入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組は、入出力用パッド群３２内のパッド３２＜ｋ＞に接続されている。パッド３２＜ｋ＞は、信号線２０１＜ｋ＞を介して、外部のメモリコントローラ２に対してデータ信号ＤＱ＜ｋ＞を送受信可能である。上記のように、入力回路２２１及び出力回路２２２の組、パッド３２、及び信号線２０１はそれぞれ複数設けられている。

入出力回路２２は、信号ＤＱＳに対応する入力回路２２１＿ｄｑｓ及び出力回路２２２＿ｄｑｓの組を含む。入力回路２２１＿ｄｑｓ及び出力回路２２２＿ｄｑｓの組は、入出力用パッド群３２内のパッド３２＿ｄｑｓに接続されている。パッド３２＿ｄｑｓは、信号線２０２＿ｄｑｓを介して、外部のメモリコントローラ２に対して信号ＤＱＳを通信可能である。入出力回路２２は、信号ＢＤＱＳに対応する入力回路２２１＿ｂｄｑｓ及び出力回路２２２＿ｂｄｑｓの組を含む。入力回路２２１＿ｂｄｑｓ及び出力回路２２２＿ｂｄｑｓの組は、入出力用パッド群３２内のパッド３２＿ｂｄｑｓに接続されている。パッド３２＿ｂｄｑｓは、信号線２０２＿ｂｄｑｓを介して、外部のメモリコントローラ２に対して信号ＢＤＱＳを通信可能である。

［出力回路の構成］
図５を用いて第１実施形態に係る半導体記憶装置の出力回路の構成について説明する。図５は、一実施形態に係る半導体記憶装置の出力回路の構成を説明するためのブロック図である。

図５の例では、信号ＤＱ＜０＞の入出力用のパッド３２＜０＞に対応した出力回路２２２＜０＞について説明するが、他の出力回路２２２＜ｋ＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓの構成も図５に示す構成と同じである。図５の例では、Ｒｏｎ情報（Ron information）がメモリセルアレイ２１に格納されており、Ｒｏｎ情報に対してＺＱ情報（ZQ information）が反映されることで出力回路２２２＜０＞が動作する。ただし、この構成に限定されない。ＺＱ補正回路２３及びＺＱ情報は省略されてもよい。

図５に示すように、出力回路２２２＜０＞は、Ｒｏｎ＿ＤＡＣレジスタ（Ron_DAC resister）４１、Ｒｏｎ変換ロジック回路（Ron conversion logic circuit）４２、出力制御回路（output control circuit）４３、ＰＭＯＳ出力制御回路（PMOS output control circuit）４４、ＮＭＯＳ出力制御回路（NMOS output control circuit）４５、プリドライバ４６、及び出力バッファ４９を含む。

プリドライバ４６は、出力信号に基づく電圧を出力バッファ４９に送信する。プリドライバ４６は、Ｐプリドライバ群（P pre-driver group）４７及びＮプリドライバ群（N pre-driver group）４８を含む。Ｐプリドライバ群４７は５個のＰプリドライバ４７＜４：０＞を含む。以下の説明において、後述する第１設定信号ＲＯＮＰ＜ｍ＞（ｍは、０≦ｍ≦４の整数）に対応するＰプリドライバを、Ｐプリドライバ４７＜ｍ＞と表記する。Ｎプリドライバ群４８は５個のＮプリドライバ４８＜４：０＞を含む。以下の説明において、後述する第１設定信号ＲＯＮＮ＜ｍ＞に対応するＮプリドライバを、Ｎプリドライバ４８＜ｍ＞と表記する。

出力バッファ４９はＰＭＯＳ出力バッファ群（PMOS output buffer group）５０及びＮＭＯＳ出力バッファ群（NMOS output buffer group）５１を含む。ＰＭＯＳ出力バッファ群５０は５個のＰＭＯＳ出力バッファ５０＜４：０＞を含む。以下の説明において、Ｐプリドライバ４７＜ｍ＞に対応するＰＭＯＳ出力バッファを、ＰＭＯＳ出力バッファ５０＜ｍ＞と表記する。ＮＭＯＳ出力バッファ群５１は５個のＮＭＯＳ出力バッファ５１＜４：０＞を含む。以下の説明において、Ｎプリドライバ４８＜ｍ＞に対応するＮＭＯＳ出力バッファを、ＮＭＯＳ出力バッファ５１＜ｍ＞と表記する。

上記の回路を制御するための制御信号は＜４：０＞で表現される５ビットの信号で構成される。ただし、上記の出力バッファの数及び制御信号のビット数は一例に過ぎず、上記の数値に限定されない。

Ｒｏｎ＿ＤＡＣレジスタ４１は、メモリセルアレイ２１に保存されているＲｏｎ情報を一時的に格納する。シーケンサ２７は、例えば半導体記憶装置５（図２参照）の電源がＯＮになった後、ＰＯＲ動作の１つとして、Ｒｏｎ情報をＲｏｎ＿ＤＡＣレジスタ４１に格納する。具体的には、Ｒｏｎ＿ＤＡＣレジスタ４１には、Ｒｏｎ情報として信号ＲＯＮＰｏｒｇ＜４：０＞及び信号ＲＯＮＮｏｒｇ＜４：０＞が格納される。信号ＲＯＮＰｏｒｇ＜４：０＞は、後述するＰＭＯＳ出力バッファ５０＜４：０＞のトランジスタ（以下、「ＭＯＳトランジスタ」という）からなるＰＭＯＳ出力バッファ群５０全体によって構成されるトランジスタサイズを制御する５ビットの信号である。信号ＲＯＮＮｏｒｇ＜４：０＞は、後述するＮＭＯＳ出力バッファ５１＜４：０＞のＭＯＳトランジスタからなるＮＭＯＳ出力バッファ群５１全体によって構成されるトランジスタサイズに関する５ビットの信号である。信号ＲＯＮＰｏｒｇ＜４：０＞及び信号ＲＯＮＮｏｒｇ＜４：０＞は、Ｒｏｎ＿ＤＡＣレジスタ４１からＲｏｎ変換ロジック回路４２に送信される。

Ｒｏｎ変換ロジック回路４２は、例えばシーケンサ２７から受信したＲｏｎ設定値情報（Ron setting information）及びＺＱ補正回路２３から受信したＰＭＯＳトランジスタに関するＺＱ情報に応じて、Ｒｏｎ＿ＤＡＣレジスタ４１から受信した信号ＲＯＮＰｏｒｇ＜４：０＞を変換して第１設定信号ＲＯＮＰ＜４：０＞を生成する。Ｒｏｎ変換ロジック回路４２は、第１設定信号ＲＯＮＰ＜４：０＞をＰＭＯＳ出力制御回路４４及び演算回路９０に送信する。ＰＭＯＳ出力制御回路４４は、第１設定信号ＲＯＮＰ＜４：０＞に基づいて、ＰＭＯＳ出力バッファ群５０全体によって構成されるトランジスタのオン抵抗を制御する。具体的には、ＰＭＯＳ出力制御回路４４は、第１設定信号ＲＯＮＰ＜４：０＞に基づいて、ＰＭＯＳ出力バッファ群５０に含まれるＰＭＯＳ出力バッファ５０＜４：０＞のうちどれを動作させるかを制御する。換言すると、第１設定信号ＲＯＮＰ＜４：０＞は、ＰＭＯＳ出力バッファ群５０に設けられたＭＯＳトランジスタの特性ばらつきに応じて、ＰＭＯＳ出力バッファ群５０の出力を制御する信号である。

演算回路９０は第１設定信号ＲＯＮＮ＜４：０＞に基づいて第２設定信号ＲＯＮＮｐｒｅ＜２：０＞を生成し、第２設定信号ＲＯＮＮｐｒｅ＜２：０＞をＰプリドライバ４７＜４：０＞に送信する。なお、詳細は後述するが、Ｐプリドライバ４７＜ｍ＞は、ＰＭＯＳ出力バッファ５０＜ｍ＞のスルーレートを調整するための３個の並列接続されたＮＭＯＳトランジスタ（以下、「可変抵抗トランジスタ」という場合がある）を含む。したがって、当該可変抵抗トランジスタを制御するための制御信号は＜２：０＞で表現される３ビットの信号で構成される。上記の並列接続された３個のＮＭＯＳトランジスタの各々のトランジスタサイズは異なる。

上記と同様に、Ｒｏｎ変換ロジック回路４２は、シーケンサ２７から受信したＲｏｎ設定値情報及びＺＱ補正回路２３から受信したＮＭＯＳトランジスタに関するＺＱ情報に応じて、Ｒｏｎ＿ＤＡＣレジスタ４１から受信した信号ＲＯＮＮｏｒｇ＜４：０＞を変換して第１設定信号ＲＯＮＮ＜４：０＞を生成する。Ｒｏｎ変換ロジック回路４２は、第１設定信号ＲＯＮＮ＜４：０＞をＮＭＯＳ出力制御回路４５及び演算回路９０に送信する。ＮＭＯＳ出力制御回路４５は第１設定信号ＲＯＮＮ＜４：０＞に基づいてＮＭＯＳ出力バッファ群５１全体によって構成されるトランジスタのオン抵抗を制御する。具体的には、ＮＭＯＳ出力制御回路４５は、第１設定信号ＲＯＮＮ＜４：０＞に基づいて、ＮＭＯＳ出力バッファ群５１に含まれるＮＭＯＳ出力バッファ５１＜４：０＞のうちどれを動作させるかを制御する。換言すると、第１設定信号ＲＯＮＮ＜４：０＞は、ＮＭＯＳ出力バッファ群５１に設けられたＭＯＳトランジスタの特性ばらつきに応じて、ＮＭＯＳ出力バッファ群５１の出力を制御する信号である。

演算回路９０は第１設定信号ＲＯＮＰ＜４：０＞に基づいて第２設定信号ＲＯＮＰｐｒｅ＜２：０＞を生成し、第２設定信号ＲＯＮＰｐｒｅ＜２：０＞をＮプリドライバ４８＜４：０＞に送信する。上記と同様に、Ｎプリドライバ４８＜ｍ＞は、ＮＭＯＳ出力バッファ５１＜ｍ＞のスルーレートを調整するための３個の並列接続されたＰＭＯＳトランジスタ（以下、「可変抵抗トランジスタ」という場合がある）を含む。したがって、当該可変抵抗トランジスタを制御するための制御信号は＜２：０＞で表現される３ビットの信号で構成される。詳細は後述するが、上記の並列接続された３個のＰＭＯＳトランジスタの各々のトランジスタサイズは異なる。

出力制御回路４３は、例えば半導体記憶装置５内のレジスタ２６から受信した出力信号（output signal）をＰＭＯＳ出力制御回路４４及びＮＭＯＳ出力制御回路４５に送信する。

ＰＭＯＳ出力制御回路４４は、第１設定信号ＲＯＮＰ＜４：０＞の各ビットに対応する５本の信号線を介して、Ｐプリドライバ群４７のＰプリドライバ４７＜０＞～４７＜４＞に接続される。ＰＭＯＳ出力制御回路４４は、出力制御回路４３から受信した出力信号を、第１設定信号ＲＯＮＰ＜４：０＞に基づいて選択した信号線を介してＰプリドライバ４７群に送信する。つまり、ＰＭＯＳ出力制御回路４４は、第１設定信号ＲＯＮＰ＜４：０＞に基づいて、出力信号をＰプリドライバ４７群に送信する信号線のパスを選択する。例えば、ＰＭＯＳ出力制御回路４４は、第１設定信号ＲＯＮＰ＜４：０＞の各ビットにおいて、データ“１”の場合は対応する信号線を選択し、データ“０”の場合は対応する信号線を非選択とする。例えば、第１設定信号ＲＯＮＰ＜４：０＞が“１１００１”である場合、ＰＭＯＳ出力制御回路４４は、出力信号をＰプリドライバ４７＜４＞、４７＜３＞、及び４７＜０＞に送信する。つまり、第１設定信号ＲＯＮＰ＜４：０＞の値が大きいほどＰプリドライバ４７＜４：０＞によって選択されるＰＭＯＳ出力バッファ５０＜４：０＞の抵抗値は低い。

ＮＭＯＳ出力制御回路４５は、ＰＭＯＳ出力制御回路４４と同様に、第１設定信号ＲＯＮＮ＜４：０＞の各ビットに対応する５本の信号線を介して、Ｎプリドライバ群４８のＮプリドライバ４８＜０＞～４８＜４＞に接続される。ＮＭＯＳ出力制御回路４５は、出力制御回路４３から受信した出力信号を、第１設定信号ＲＯＮＮ＜４：０＞に基づいて選択した信号線を介してＮプリドライバ群４８に送信する。つまり、ＮＭＯＳ出力制御回路４５は、第１設定信号ＲＯＮＮ＜４：０＞に基づいて、出力信号をＮプリドライバ４８群に送信する信号線のパスを選択する。

Ｐプリドライバ群４７は、出力信号の反転信号をＰＭＯＳ出力バッファ群５０に出力する。Ｐプリドライバ群４７は、第１設定信号ＲＯＮＰ＜４：０＞の各ビットに対応する５個のＰプリドライバ４７＜０＞～４７＜４＞を有する。５個のＰプリドライバ４７＜０＞～４７＜４＞の各々の構成は同じである。ＰＭＯＳ出力制御回路４４から受信した第１設定信号ＲＯＮＰ＜ｍ＞に基づいて、Ｐプリドライバ４７＜ｍ＞の動作又は非動作が決定される。演算回路９０から受信した第２設定信号ＲＯＮＮｐｒｅ＜ｎ＞（ｎは、０≦ｎ≦２の整数）に基づいて、Ｐプリドライバ４７＜ｍ＞に設けられた３個の可変抵抗トランジスタの動作又は非動作が決定される。換言すると、第２設定信号ＲＯＮＮｐｒｅ＜ｎ＞に基づいて、Ｐプリドライバ４７＜ｍ＞内の可変抵抗トランジスタのトランジスタサイズを変更できる。Ｐプリドライバ４７＜ｍ＞の構成については後述する。

Ｎプリドライバ群４８は、出力信号の反転信号をＮＭＯＳ出力バッファ群５１に出力する。Ｎプリドライバ群４８は、第１設定信号ＲＯＮＮ＜４：０＞の各ビットに対応する５個のＮプリドライバ４８＜０＞～４８＜４＞を有する。５個のＮプリドライバ４８＜０＞～４７＜４＞の各々の構成は同じである。ＮＭＯＳ出力制御回路４５から受信した第１設定信号ＲＯＮＮ＜ｍ＞に基づいて、Ｎプリドライバ４８＜ｍ＞の動作又は非動作が決定される。演算回路９０から受信した第２設定信号ＲＯＮＰｐｒｅ＜ｎ＞に基づいて、Ｎプリドライバ４８＜ｍ＞に設けられた３個の可変抵抗トランジスタの動作又は非動作が決定される。換言すると、第２設定信号ＲＯＮＰｐｒｅ＜ｎ＞に基づいて、Ｎプリドライバ４８＜ｍ＞内の可変抵抗トランジスタのトランジスタサイズを変更できる。Ｎプリドライバ４８＜ｍ＞の構成については後述する。

出力バッファ４９は、出力信号を適正な電圧レベルに変換し、パッド３２＜０＞を介して、当該出力信号をコントローラ２００に出力する。出力バッファ４９は、ＰＭＯＳ出力バッファ群５０及びＮＭＯＳ出力バッファ群５１を含む。

ＰＭＯＳ出力バッファ群５０は、Ｐプリドライバ群４７の出力信号が“Ｌ”レベルの場合、“Ｈ”レベルの電源電圧ＶＣＣＱをパッド３２＜０＞に出力する。ＰＭＯＳ出力バッファ群５０は、５個のＰプリドライバ４７＜０＞～４７＜４＞にそれぞれ接続された５個のＰＭＯＳ出力バッファ５０＜０＞～５０＜４＞を含む。

ＰＭＯＳ出力バッファ５０＜０＞～５０＜４＞は、それぞれＰＭＯＳトランジスタ６１＜０＞～６１＜４＞を含む。ＰＭＯＳ出力バッファ５０＜ｍ＞に設けられたＰＭＯＳトランジスタをＰＭＯＳトランジスタ６１＜ｍ＞と表記する。トランジスタ６１＜ｍ＞のゲートは、対応するＰプリドライバ４７＜ｍ＞に接続される。トランジスタ６１＜ｍ＞のソースには電圧ＶＣＣＱが印加される。トランジスタ６１＜ｍ＞のドレインはパッド３２＜０＞に接続される。

５個のトランジスタ６１＜０＞～６１＜４＞の各々は、トランジスタサイズ（オン抵抗）が同じであってもよく、異なっていてもよい。当該トランジスタサイズが異なる場合、例えば、トランジスタ６１＜０＞～６１＜４＞のオン抵抗は、（６１＜０＞）＞（６１＜１＞）＞…＞（６１＜４＞）の関係であってもよい。トランジスタ６１＜０＞～６１＜４＞を組み合わせることにより、ＰＭＯＳ出力バッファ群５０におけるＰＭＯＳトランジスタ６１のトランジスタサイズ（合成のオン抵抗）は２⁵＝３２通りの調整が可能である。つまり、信号ＲＯＮＰ＜４：０＞に基づいて、ＰＭＯＳトランジスタの出力インピーダンスを３２通りから選択できる。また、トランジスタ６１＜ｍ＞の各々の出力波形は、Ｐプリドライバ４７＜ｍ＞の出力によって調整することができる。つまり、Ｐプリドライバ４７＜ｍ＞内のＮＭＯＳトランジスタのトランジスタサイズによって、トランジスタ６１＜ｍ＞の各々の出力波形を調整することができる。

ＮＭＯＳ出力バッファ群５１は、Ｎプリドライバ群４８の出力信号が“Ｈ”レベルの場合、“Ｌ”レベルの電圧（接地電圧ＶＳＳ）をパッド３２＜０＞に出力する。ＮＭＯＳ出力バッファ群５１は、５個のＮプリドライバ４８＜０＞～４８＜４＞にそれぞれ接続された５個のＮＭＯＳ出力バッファ５１＜０＞～５１＜４＞を含む。

ＮＭＯＳ出力バッファ５１＜０＞～５１＜４＞は、それぞれＮＭＯＳトランジスタ６２＜０＞～６２＜４＞を含む。ＮＭＯＳ出力バッファ５１＜ｍ＞に設けられたＮＭＯＳトランジスタをＮＭＯＳトランジスタ６２＜ｍ＞と表記する。トランジスタ６２＜ｍ＞のゲートは、対応するＮプリドライバ４８＜ｍ＞に接続される。トランジスタ６２＜ｍ＞のソースは接地される（電圧ＶＳＳが印加される）。トランジスタ６２＜ｍ＞のドレインはパッド３２＜０＞に接続される。

５個のトランジスタ６２＜０＞～６２＜４＞の各々は、トランジスタサイズ（オン抵抗）が同じであってもよく、異なっていてもよい。当該トランジスタサイズが異なる場合、例えば、トランジスタ６２＜０＞～６２＜４＞のオン抵抗は、（６２＜０＞）＞（６２＜１＞）＞…＞（６２＜４＞）の関係であってもよい。トランジスタ６２＜０＞～６２＜４＞を組み合わせることにより、ＮＭＯＳ出力バッファ群５１におけるＮＭＯＳトランジスタ６２のトランジスタサイズ（合成のオン抵抗）は２⁵＝３２通りの調整が可能である。つまり、信号ＲＯＮＮ＜４：０＞に基づいて、ＮＭＯＳトランジスタの出力インピーダンスを３２通りから選択できる。また、トランジスタ６２＜ｍ＞の各々の出力波形は、Ｎプリドライバ４８＜ｍ＞の出力によって調整することができる。つまり、Ｎプリドライバ４８＜ｍ＞内のＰＭＯＳトランジスタのトランジスタサイズによって、トランジスタ６２＜ｍ＞の各々の出力波形を調整することができる。

図６～図１１を用いて、ＰＭＯＳ出力制御回路（PMOS output control circuit）４４、ＮＭＯＳ出力制御回路（NMOS output control circuit）４５、Ｐプリドライバ（P pre-driver）４７、Ｎプリドライバ（N pre-driver）４８、ＰＭＯＳ出力バッファ（PMOS output buffer）５０、及びＮＭＯＳ出力バッファ（NMOS output buffer）５１の詳細な構成、並びに、各回路間の信号の入出力について説明する。以下の説明では、出力回路２２２＜０＞について説明するが、他の出力回路２２２＜ｋ＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓの構成も図６～図１１に示す構成と同じである。

図６は、一実施形態に係る半導体記憶装置の出力回路に含まれる各回路への入出力信号を説明するためのブロック図である。Ｒｏｎ変換ロジック回路４２から出力された第１設定信号ＲＯＮＰ＜４：０＞は、ＰＭＯＳ出力制御回路４４＜４：０＞及び演算回路９０に入力される。同様に、Ｒｏｎ変換ロジック回路４２から出力された第１設定信号ＲＯＮＮ＜４：０＞は、ＮＭＯＳ出力制御回路４５＜４：０＞及び演算回路９０に入力される。演算回路９０は、入力された第１設定信号ＲＯＮＮ＜４：０＞に基づいて第２設定信号ＲＯＮＮｐｒｅ＜２：０＞を生成し、当該第２設定信号ＲＯＮＮｐｒｅ＜２：０＞をＰプリドライバ４７＜４：０＞に出力する。同様に、演算回路９０は、入力された第１設定信号ＲＯＮＰ＜４：０＞に基づいて第２設定信号ＲＯＮＰｐｒｅ＜２：０＞を生成し、当該第２設定信号ＲＯＮＰｐｒｅ＜２：０＞をＮプリドライバ４８＜４：０＞に出力する。ＰＭＯＳ出力制御回路４４＜４：０＞及びＮＭＯＳ出力制御回路４５＜４：０＞には、それぞれ出力信号ＤＯＵＴ及び制御信号ＥＮが入力される。

パッド３２を「出力パッド（IO PAD）」という場合がある。ＰＭＯＳ出力バッファ５０及びＮＭＯＳ出力バッファ５１を「第１回路」という場合がある。Ｐプリドライバ４７及びＮプリドライバ４８を「第２回路」という場合がある。Ｒｏｎ変換ロジック回路４２を「第３回路」という場合がある。演算回路９０を「第４回路」という場合がある。

上記のように、第１実施形態に係る半導体記憶装置５は、パッド３２（出力パッド）、ＰＭＯＳ出力バッファ５０／ＮＭＯＳ出力バッファ５１（第１回路）、Ｐプリドライバ４７／Ｎプリドライバ４８（第２回路）、Ｒｏｎ変換ロジック回路４２（第３回路）、及び演算回路９０（第４回路）を備える。ＰＭＯＳ出力バッファ５０／ＮＭＯＳ出力バッファ５１はパッド３２に接続されている。Ｐプリドライバ４７／Ｎプリドライバ４８は、ＰＭＯＳ出力バッファ５０／ＮＭＯＳ出力バッファ５１に接続されている。Ｒｏｎ変換ロジック回路４２は、第１設定信号ＲＯＮＰ／第１設定信号ＲＯＮＮを出力する。当該第１設定信号ＲＯＮＰ／第１設定信号ＲＯＮＮは、ＰＭＯＳ出力バッファ５０／ＮＭＯＳ出力バッファ５１の特性ばらつきに応じてこれらの出力バッファを制御するパラメータである。演算回路９０は、Ｒｏｎ変換ロジック回路４２から受信した第１設定信号ＲＯＮＰ／第１設定信号ＲＯＮＮに基づいて第２設定信号ＲＯＮＰｐｒｅ／第２設定信号ＲＯＮＮｐｒｅを生成し、出力する。当該第２設定信号ＲＯＮＮｐｒｅは、Ｐプリドライバ４７を制御するパラメータである。当該第２設定信号ＲＯＮＰｐｒｅは、Ｎプリドライバ４８を制御するパラメータである。Ｐプリドライバ４７／Ｎプリドライバ４８は、ＰＭＯＳ出力バッファ５０／ＮＭＯＳ出力バッファ５１を制御する。

図７は、一実施形態に係る半導体記憶装置の出力回路を構成するＰＭＯＳ出力制御回路の構成を説明するためのブロック図である。以下の例では、ＰＭＯＳ出力制御回路４４がＰプリドライバ４７＜０＞に接続された構成について説明するが、ＰＭＯＳ出力制御回路４４はその他のＰプリドライバ４７＜ｍ＞にも接続されている。図７に示すように、ＰＭＯＳ出力制御回路４４は、第１演算回路４４１及び第２演算回路４４２を有する。図７の例では、これらの演算回路としてＮＡＮＤ回路が用いられている。第１演算回路４４１の入力端子には出力信号ＤＯＵＴ及び制御信号ＥＮが入力される。第２演算回路４４２の入力端子には第１演算回路４４１の出力及び第１設定信号ＲＯＮＰ＜０＞が入力される。第２演算回路４４２の出力端子から、ＰＭＯＳ出力制御回路４４の出力信号として信号ＺＰＤＩ＜０＞が出力される。図６に示すように、信号ＺＰＤＩ＜４：０＞はＰプリドライバ４７＜４：０＞に入力される。

図８は、一実施形態に係る半導体記憶装置の出力回路を構成するＮＭＯＳ出力制御回路の構成を説明するためのブロック図である。以下の例では、ＮＭＯＳ出力制御回路４５がＮプリドライバ４８＜０＞に接続された構成について説明するが、ＮＭＯＳ出力制御回路４５はその他のＮプリドライバ４８＜ｍ＞にも接続されている。図８に示すように、ＮＭＯＳ出力制御回路４５は、第１演算回路４５１及び第２演算回路４５２を有する。図８の例では、これらの演算回路としてＮＡＮＤ回路が用いられている。第１演算回路４５１の入力端子には出力信号ＤＯＵＴ及び制御信号ＥＮが入力される。第２演算回路４５２の入力端子には第１演算回路４５１の出力及び第１設定信号ＲＯＮＮ＜０＞が入力される。第２演算回路４５２の出力端子から、ＮＭＯＳ出力制御回路４５の出力信号として信号ＺＮＤＩ＜０＞が出力される。図６に示すように、信号ＺＮＤＩ＜４：０＞はＮプリドライバ４８＜４：０＞に入力される。

図９は、一実施形態に係る半導体記憶装置の出力回路を構成するＰプリドライバ回路の構成を説明するためのブロック図である。図９では、Ｐプリドライバ４７＜０＞について例示するが、他のＰプリドライバ４７＜ｍ＞の各々の構成も図９と同じである。図９に示すように、Ｐプリドライバ４７＜０＞は、可変抵抗トランジスタ４７０、インバータ４７１、及びリセットトランジスタ４７５を有する。

可変抵抗トランジスタ４７０は、インバータ４７１のＮＭＯＳトランジスタと接地電圧ＶＳＳとの間に設けられている。可変抵抗トランジスタ４７０は、ＮＭＯＳトランジスタ４７２～４７４を有する。ＮＭＯＳトランジスタ４７２～４７４はインバータ４７１のＮＭＯＳトランジスタと接地電圧ＶＳＳとの間において並列に接続されている。ＮＭＯＳトランジスタ４７２～４７４のトランジスタサイズは異なる。例えば、ＮＭＯＳトランジスタ４７２～４７４の各々のＬ長が同じであり、各々のＷ長の比率（４７２：４７３：４７４）が４：２：１である。なお、ＮＭＯＳトランジスタ４７２～４７４の各々のＯＮ抵抗が異なればいいので、ＮＭＯＳトランジスタ４７２～４７４の各々のＷ長が同じであり、各々のＬ長の比率（４７２：４７３：４７４）が１：２：４であってもよい。なお、ＮＭＯＳトランジスタ４７２～４７４のＷ長の比率は上記の比率に限定されない。ＮＭＯＳトランジスタ４７２～４７４のＷ長が同じであってもよい。

ＮＭＯＳトランジスタ４７２～４７４のゲートには第２設定信号ＲＯＮＮｐｒｅ＜２：０＞が供給される。具体的には、ＮＭＯＳトランジスタ４７２のゲートに第２設定信号ＲＯＮＮｐｒｅ＜２＞が供給され、ＮＭＯＳトランジスタ４７３のゲートに第２設定信号ＲＯＮＮｐｒｅ＜１＞が供給され、ＮＭＯＳトランジスタ４７４のゲートに第２設定信号ＲＯＮＮｐｒｅ＜０＞が供給される。上記のように、ＮＭＯＳトランジスタ４７２～４７４のＯＮ抵抗が異なるため、第２設定信号ＲＯＮＮｐｒｅ＜２：０＞によって可変抵抗トランジスタ４７０の抵抗を調整することができる。

インバータ４７１は入力端子４７６と出力端子４７７との間に設けられている。リセットトランジスタ４７５はＰＭＯＳであり、出力端子４７７と電源電圧ＶＣＣＱとの間に設けられている。

Ｐプリドライバ４７＜０＞は、信号ＺＰＤＩ＜０＞の入力に応じて信号ＺＰＤ＜０＞を出力する。信号ＺＰＤ＜０＞の出力波形は可変抵抗トランジスタ４７０に依存する。具体的には、可変抵抗トランジスタ４７０の抵抗が小さければ信号ＺＰＤ＜０＞の出力波形の傾斜が急峻になり、可変抵抗トランジスタ４７０の抵抗が大きければ信号ＺＰＤ＜０＞の出力波形の傾斜が緩やかになる。つまり、可変抵抗トランジスタ４７０によって信号ＺＰＤ＜０＞の出力波形の傾斜を調整することができる。

図１０は、一実施形態に係る半導体記憶装置の出力回路を構成するＮプリドライバ回路の構成を説明するためのブロック図である。図１０では、Ｎプリドライバ４８＜０＞について例示するが、他のＮプリドライバ４８＜ｍ＞の各々の構成も図１０と同じである。図１０に示すように、Ｎプリドライバ４８＜０＞は、可変抵抗トランジスタ４８０、インバータ４８１、及びリセットトランジスタ４８５を有する。

可変抵抗トランジスタ４８０は、インバータ４８１のＰＭＯＳトランジスタと電源電圧ＶＣＣＱとの間に設けられている。可変抵抗トランジスタ４８０は、ＰＭＯＳトランジスタ４８２～４８４を有する。ＰＭＯＳトランジスタ４８２～４８４はインバータ４８１のＰＭＯＳトランジスタと電源電圧ＶＣＣＱとの間において並列に接続されている。ＰＭＯＳトランジスタ４８２～４８４のトランジスタサイズは異なる。例えば、ＰＭＯＳトランジスタ４８２～４８４の各々のＬ長が同じであり、各々のＷ長の比率（４８２：４８３：４８４）は４：２：１である。なお、ＰＭＯＳトランジスタ４８２～４８４の各々のＯＮ抵抗が異なればいいので、ＰＭＯＳトランジスタ４８２～４８４の各々のＷ長が同じであり、各々のＬ長の比率（４８２：４８３：４８４）が１：２：４であってもよい。なお、ＰＭＯＳトランジスタ４８２～４８４のＷ長の比率は上記の比率に限定されない。ＰＭＯＳトランジスタ４８２～４８４のＷ長が同じであってもよい。

ＰＭＯＳトランジスタ４８２～４８４のゲートには第２設定信号ＲＯＮＰｐｒｅ＜２：０＞が供給される。具体的には、ＰＭＯＳトランジスタ４８２のゲートに第２設定信号ＲＯＮＰｐｒｅ＜２＞が供給され、ＰＭＯＳトランジスタ４８３のゲートに第２設定信号ＲＯＮＰｐｒｅ＜１＞が供給され、ＰＭＯＳトランジスタ４８４のゲートに第２設定信号ＲＯＮＰｐｒｅ＜０＞が供給される。上記のように、ＰＭＯＳトランジスタ４８２～４８４のＯＮ抵抗が異なるため、第２設定信号ＲＯＮＰｐｒｅ＜２：０＞によって可変抵抗トランジスタ４８０の抵抗を調整することができる。

インバータ４８１は入力端子４８６と出力端子４８７との間に設けられている。リセットトランジスタ４８５はＮＭＯＳであり、出力端子４８７と接地電圧ＶＳＳとの間に設けられている。

Ｎプリドライバ４８＜０＞は、信号ＺＮＤＩ＜０＞の入力に応じて信号ＺＮＤ＜０＞を出力する。信号ＺＮＤ＜０＞の出力波形は可変抵抗トランジスタ４８０に依存する。具体的には、可変抵抗トランジスタ４８０の抵抗が小さければ信号ＺＮＤ＜０＞の出力波形の傾斜が急峻になり、可変抵抗トランジスタ４８０の抵抗が大きければ信号ＺＮＤ＜０＞の出力波形の傾斜が緩やかになる。つまり、可変抵抗トランジスタ４８０によって信号ＺＮＤ＜０＞の出力波形の傾斜を調整することができる。

図１１は、一実施形態に係る半導体記憶装置の出力回路を構成する出力バッファの構成を説明するためのブロック図である。図１１に示すように、ＰＭＯＳ出力バッファ５０＜４：０＞及びＮＭＯＳ出力バッファ５１＜４：０＞がパッド３２＜０＞に接続されている。ＰＭＯＳ出力バッファ５０＜４：０＞のゲートには信号ＺＰＤ＜４：０＞が供給される。ＮＭＯＳ出力バッファ５１＜４：０＞のゲートには信号ＺＮＤ＜４：０＞が供給される。したがって、ＰＭＯＳ出力バッファ５０＜４：０＞から信号が出力されるタイミングは、上記の信号ＺＰＤ＜４：０＞の出力波形によって制御される。同様に、ＮＭＯＳ出力バッファ５１＜４：０＞から信号が出力されるタイミングは、上記の信号ＺＮＤ＜４：０＞の出力波形によって制御される。つまり、可変抵抗トランジスタ４７０及び可変抵抗トランジスタ４８０によって信号ＤＱ＜０＞の出力のタイミングを調整することができる。

上記のように、第１設定信号ＲＯＮＰ／第１設定信号ＲＯＮＮは、ＰＭＯＳ出力バッファ５０／ＮＭＯＳ出力バッファ５１（第１回路）の出力抵抗を調整する。第２設定信号ＲＯＮＮｐｒｅ／第２設定信号ＲＯＮＰｐｒｅは、ＰＭＯＳ出力バッファ５０／ＮＭＯＳ出力バッファ５１の出力タイミングを調整する。

また、ＰＭＯＳ出力バッファ５０／ＮＭＯＳ出力バッファ５１は、ｍ個のＰＭＯＳトランジスタ６１／ＮＭＯＳトランジスタ６２（出力トランジスタ）を有する。なお、本実施形態ではｍは５であるが、この値に限定されない。第１設定信号ＲＯＮＰ／第１設定信号ＲＯＮＮは、ｍ個のＰＭＯＳトランジスタ６１／ＮＭＯＳトランジスタ６２の各々のＯＮ／ＯＦＦを制御する。

また、Ｐプリドライバ群４７／Ｎプリドライバ群４８（第２回路）は、それぞれｍ個のＰＭＯＳトランジスタ６１＜ｍ－１：０＞／ＮＭＯＳトランジスタ６２＜ｍ－１：０＞を駆動するｍ個のＰプリドライバ４７＜ｍ－１：０＞／Ｎプリドライバ４８＜ｍ－１：０＞（ドライバ回路）を有する。第２設定信号ＲＯＮＮｐｒｅ／第２設定信号ＲＯＮＰｐｒｅは、ｍ個のＰプリドライバ４７／Ｎプリドライバ４８の各々の出力波形を制御する。

また、ｍ個のＰプリドライバ４７＜ｍ－１：０＞／Ｎプリドライバ４８＜ｍ－１：０＞の各々は、可変抵抗トランジスタ４７０／可変抵抗トランジスタ４８０を含む。第２設定信号ＲＯＮＮｐｒｅ／第２設定信号ＲＯＮＰｐｒｅは、可変抵抗トランジスタ４７０／可変抵抗トランジスタ４８０のオン状態における抵抗を制御する。

［演算回路９０の演算処理］
図１２及び図１３を用いて、演算回路９０の演算処理方法について説明する。図１２及び図１３において、Ｔ（Ｔｙｐｉｃａｌ）条件は基準となる条件であり、Ｓ（Ｓｌｏｗ）条件は基準よりＭＯＳのオン特性が低い（例えば、しきい値が高い又はオン電流が小さい）条件であり、Ｆ（Ｆａｓｔ）条件は基準よりＭＯＳのオン特性が高い（例えば、しきい値が低い又はオン電流が大きい）条件である。また、図１２に示す「ＲＯＮＰ＜４：０＞の値」は、ＲＯＮＰ＜４：０＞に基づいて決定されるＰＭＯＳ出力バッファ５０＜４：０＞のオン抵抗に関する値である。つまり、「ＲＯＮＰ＜４：０＞の値」が大きいほどＰＭＯＳ出力バッファ５０＜４：０＞の合成抵抗が小さいことを意味する。同様に、「ＲＯＮＰｐｒｅ＜２：０＞」が大きいことは、Ｎプリドライバ４８＜ｍ＞の可変抵抗トランジスタ４８０の合成抵抗が小さいことを意味する。

上記と同様に、図１３に示す「ＲＯＮＮ＜４：０＞の値」は、ＲＯＮＮ＜４：０＞に基づいて決定されるＮＭＯＳ出力バッファ５１＜４：０＞のオン抵抗に関する値である。つまり、「ＲＯＮＮ＜４：０＞の値」が大きいほどＮＭＯＳ出力バッファ５１＜４：０＞の合成抵抗が小さいことを意味する。同様に、「ＲＯＮＮｐｒｅ＜２：０＞」が大きいことは、Ｐプリドライバ４７＜ｍ＞の可変抵抗トランジスタ４７０の合成抵抗が小さいことを意味する。

例えば、ＲＯＮＰ＜４：０＞はＲｏｎ変換ロジック回路４２によって生成されるが、「ＲＯＮＰ＜４：０＞の値」が大きいことは、出力回路２２２の全体のＰＭＯＳのオン特性が低いことを意味する。よって、ＮＭＯＳ出力バッファ５１＜４：０＞を駆動するＮプリドライバ４８のＰＭＯＳのオン特性も低く、ＮＭＯＳ出力バッファ５１＜４：０＞から信号が出力されるタイミングが基準よりも遅延する。一方、「ＲＯＮＰ＜４：０＞の値」が小さいことは、出力回路２２２の全体のＰＭＯＳのオン特性が高いことを意味する。よって、ＮＭＯＳ出力バッファ５１＜４：０＞を駆動するＮプリドライバ４８のＰＭＯＳのオン特性も高く、ＮＭＯＳ出力バッファ５１＜４：０＞から信号が出力されるタイミングが基準よりも早くなる。このように、「ＲＯＮＰ＜４：０＞の値」と連動してＮＭＯＳ出力バッファ５１＜４：０＞のスルーレートにばらつきが生じる。同様に、「ＲＯＮＮ＜４：０＞の値」と連動してＰＭＯＳ出力バッファ５０＜４：０＞のスルーレートにばらつきが生じる。演算回路９０は、以下に説明するように「ＲＯＮＰ＜４：０＞の値」に基づいて適切な「ＲＯＮＰｐｒｅ＜２：０＞」を算出し、「ＲＯＮＮ＜４：０＞の値」に基づいて適切な「ＲＯＮＮｐｒｅ＜２：０＞」を算出することで、このスルーレートのばらつきを抑制する。

演算回路９０は、入力される第１設定信号ＲＯＮＰ＜４：０＞及びＲＯＮＮ＜４：０＞の各々に基づく値を変数として解を出力する計算式に基づく演算を行う。当該計算式は、予めシミュレーションによって計算される。例えば、図１２に示すように、当該計算式は、「ＲＯＮＰ＜４：０＞の値」と「ＲＯＮＰｐｒｅ＜２：０＞」との関係が線形な計算式であってもよい。同様に、図１３に示すように、当該計算式は、「ＲＯＮＮ＜４：０＞の値」と「ＲＯＮＮｐｒｅ＜２：０＞」との関係が線形な計算式であってもよい。

図１２に示すように、Ｓ条件はＴ条件よりも「ＲＯＮＰ＜４：０＞の値」が大きくなる。つまり、Ｓ条件では出力回路２２２の全体のＰＭＯＳのオン特性が低い事を示す。その特性を使い、演算回路９０によって出力される「ＲＯＮＰｐｒｅ＜２：０＞」の値をＴ条件よりも大きくする事で、Ｎプリドライバ４８＜４：０＞の駆動能力低下を防ぐ事が出来る。これにより、Ｎプリドライバ４８＜４：０＞の能力低下による、ＮＭＯＳ出力バッファ５１＜４：０＞のスルーレートのばらつきを低減する事が出来る。同様に、Ｆ条件はＴ条件よりも「ＲＯＮＰ＜４：０＞の値」が小さくなる。つまり、Ｆ条件では出力回路２２２の全体のＰＭＯＳのオン特性が高い事を示す。その特性を使い、演算回路９０によって出力される「ＲＯＮＰｐｒｅ＜２：０＞」の値をＴ条件よりも小さくする事で、Ｎプリドライバ４８＜４：０＞の駆動能力超過を防ぐ事が出来る。これにより、Ｎプリドライバ４８＜４：０＞の能力超過による、ＮＭＯＳ出力バッファ５１＜４：０＞のスルーレートのばらつきを低減する事が出来る。このようにして、プロセスばらつき等によって発生するＭＯＳのオン特性のばらつきに起因したスルーレートのばらつきを抑制することができる。

［スルーレート調整の動作フロー］
図１４は、一実施形態に係る半導体記憶装置のスルーレート調整の動作フローである。図１４に示すように、まずは、Ｒｏｎのトリミングが行われる（ステップＳ５０１；Ron trimming）。続いて、Ｒｏｎ情報がメモリセルアレイ２１（ＲＯＭ）に格納される（ステップＳ５０２；Storing Ron in ROM）。続いて、Ｒｏｎ＿ＤＡＣレジスタ４１は、メモリセルアレイ２１に保存されているＲｏｎ情報（信号ＲＯＮＰｏｒｇ＜４：０＞及び信号ＲＯＮＮｏｒｇ＜４：０＞）を一時的に格納（ラッチ）する（ステップＳ５０３；Latching Ron）。上記の動作と並行して、ＺＱ補正回路２３はＺＱ情報の計算を行う（ステップＳ５１１；Calculating ZQ）。Ｒｏｎ変換ロジック回路４２は、Ｒｏｎ設定値情報及びＺＱ情報に応じて、Ｒｏｎ＿ＤＡＣレジスタ４１から受信した信号ＲＯＮＰｏｒｇ＜４：０＞を変換して第１設定信号ＲＯＮＰ＜４：０＞を生成する（ステップＳ５０４；Generating first setting signal）。

ＰＭＯＳ出力制御回路４４／ＮＭＯＳ出力制御回路４５は、第１設定信号ＲＯＮＰ＜４：０＞／第１設定信号ＲＯＮＮ＜４：０＞に基づいて、ＰＭＯＳ出力バッファ群５０／ＮＭＯＳ出力バッファ群５１のオン抵抗を調整する（ステップＳ５１２；Adjusting output buffer）。ステップＳ５１２と並行して、演算回路９０は第１設定信号ＲＯＮＰ＜４：０＞／第１設定信号ＲＯＮＮ＜４：０＞に基づいて第２設定信号ＲＯＮＰｐｒｅ＜２：０＞／第２設定信号ＲＯＮＮｐｒｅ＜２：０＞を生成し、第２設定信号ＲＯＮＮｐｒｅ＜２：０＞をＰプリドライバ４７＜４：０＞に送信し、第２設定信号ＲＯＮＰｐｒｅ＜２：０＞をＮプリドライバ４８＜４：０＞に送信する（ステップＳ５０５；Generating second setting signal）。ステップＳ５０５でＰプリドライバ４７＜４：０＞／Ｎプリドライバ４８＜４：０＞が調整されることで、出力バッファ４９のスルーレートが調整される（ステップＳ５０６；Adjusting SR）。

以上のように、第１実施形態に係る出力回路２２２によると、Ｒｏｎ変換ロジック回路４２から出力された第１設定信号ＲＯＮＰ＜４：０＞及びＲＯＮＮ＜４：０＞に基づいて第２設定信号ＲＯＮＰｐｒｅ＜２：０＞及びＲＯＮＮｐｒｅ＜２：０＞が生成され、生成された第２設定信号ＲＯＮＮｐｒｅ＜２：０＞によってＰＭＯＳ出力バッファ群５０のスルーレートが調整され、ＲＯＮＰｐｒｅ＜２：０＞によってＮＭＯＳ出力バッファ群５１のスルーレートが調整される。したがって、半導体記憶装置の製造プロセスのばらつきによって回路に用いられるＰＭＯＳ、ＮＭＯＳのオン特性にばらつきがあっても、当該ばらつきを補償するようにスルーレートが調整される。つまり、回路定数を内部で自動的に変更することで、スルーレートを調整することができる。

本実施形態では、Ｐプリドライバ４７、Ｎプリドライバ４８、ＰＭＯＳ出力バッファ５０、及びＮＭＯＳ出力バッファ５１がそれぞれ５個ずつ設けられた構成を例示したが、この構成に限定されない。これらのドライバ及びバッファの数は４個以下であってもよく、６個以上であってもよい。また、本実施形態では、Ｐプリドライバ４７に含まれるＮＭＯＳトランジスタ（可変抵抗トランジスタ）、及びＮプリドライバ４８に含まれるＰＭＯＳトランジスタ（可変抵抗トランジスタ）がそれぞれ３個ずつ設けられた構成を例示したが、この構成に限定されない。各々の可変抵抗トランジスタの数は２個であってもよく、４個以上であってもよい。

＜第２実施形態＞
図１５を用いて第２実施形態に係るメモリシステムについて説明する。図１５は、一実施形態に係る半導体記憶装置の出力回路の構成を説明するためのブロック図である。図１５に示す出力回路２２２Ａは、図５に示す出力回路２２２と類似するが、演算回路９０Ａに温度センサ２５Ａからの情報が入力される点において、出力回路２２２とは相違する。以下の説明において、図５の構成と同様の特徴については説明を省略し、主に図５の構成と相違する点について説明する。

［出力回路の構成］
図１５に示すように、演算回路９０Ａと温度センサ（temp. sensor）２５Ａとが接続されており、温度センサ２５Ａから演算回路９０Ａに温度コードが入力される。温度コードは温度センサ２５Ａによって測定された温度に基づいて生成されたコードである。例えば、温度センサ２５Ａによって測定された温度が０℃未満の場合に温度コード“００”が演算回路９０Ａに入力され、当該温度が０℃以上４５℃未満の場合に温度コード“０１”が演算回路９０Ａに入力され、当該温度が４５℃以上８５℃未満の場合に温度コード“１０”が演算回路９０Ａに入力され、当該温度が８５℃以上の場合に温度コード“１１”が演算回路９０Ａに入力される。

演算回路９０Ａは、Ｒｏｎ変換ロジック回路４２Ａから出力された第１設定信号ＲＯＮＰ＜４：０＞及びＲＯＮＮ＜４：０＞に基づいて生成された第２設定信号ＲＯＮＰｐｒｅ＜２：０＞及びＲＯＮＮｐｒｅ＜２：０＞に対して、温度センサ２５Ａから出力された温度コードに基づく温度補正を行う。具体的には、温度コードに基づいて、図１２及び図１３によって算出された第２設定信号ＲＯＮＰｐｒｅ＜２：０＞及びＲＯＮＮｐｒｅ＜２：０＞の値を増減する。

例えば、上記の温度コードが“００”である場合、低温環境下においてＭＯＳのオン特性が向上するため、上記第２設定信号の値を１つデクリメントする。つまり、上記の場合、ＰＭＯＳ出力バッファ５０Ａ及びＮＭＯＳ出力バッファ５１Ａのオン抵抗を高くするために第２設定信号ＲＯＮＰｐｒｅ＜２：０＞及びＲＯＮＮｐｒｅ＜２：０＞の値を減少する。上記の温度コードが“０１”である場合、標準的な使用温度の範囲内なので、上記第２設定信号をそのまま用いる。上記の温度コードが“１０”である場合、高温環境下においてＭＯＳのオン特性が低下するため、上記第２設定信号の値を１つインクリメントする。つまり、上記の場合、ＰＭＯＳ出力バッファ５０Ａ及びＮＭＯＳ出力バッファ５１Ａのオン抵抗を低くするために第２設定信号ＲＯＮＰｐｒｅ＜２：０＞及びＲＯＮＮｐｒｅ＜２：０＞の値を増加する。上記の温度コードが“１１”である場合、上記よりもＭＯＳのオン特性がさらに低下するため、上記第２設定信号の値を２つインクリメントする。

以上のように、第２実施形態に係る出力回路２２２Ａによると、温度に起因するＭＯＳのオン特性の変動に起因するスルーレートのばらつきを抑制することができる。

なお、上記の実施形態では、温度センサ２５Ａが測定した温度をコード化する構成を例示したが、当該コード化は演算回路９０Ａによって行われてもよい。

＜第３実施形態＞
図１６を用いて第３実施形態に係るメモリシステムについて説明する。図１６は、一実施形態に係る半導体記憶装置の出力回路の構成を説明するためのブロック図である。図１６に示す出力回路２２２Ｂは、図５に示す出力回路２２２と類似するが、半導体記憶装置５～８の各々に電源電圧検知回路８０Ｂが設けられており、演算回路９０Ｂに電源電圧検知回路８０Ｂからの情報が入力される点において、出力回路２２２とは相違する。以下の説明において、図５の構成と同様の特徴については説明を省略し、主に図５の構成と相違する点について説明する。

［出力回路の構成］
図１６に示すように、演算回路９０Ｂと電源電圧検知回路（volt. detector）８０Ｂとが接続されており、電源電圧検知回路８０Ｂから演算回路９０Ｂに電圧コードが入力される。電圧コードは電源電圧検知回路８０Ｂによって測定された出力回路２２２Ｂの電源電圧ＶＣＣＱに基づいて生成されたコードである。電源電圧ＶＣＣＱは、例えばＰＭＯＳ出力バッファ５０／ＮＭＯＳ出力バッファ５１及びＰプリドライバ４７／Ｎプリドライバ４８に共通して供給される電圧である。例えば、電源電圧検知回路８０Ｂによって測定された電源電圧ＶＣＣＱが１．１５Ｖ未満の場合に電圧コード“００”が演算回路９０Ｂに入力され、電源電圧ＶＣＣＱが１．１５Ｖ以上１．２５Ｖ未満の場合に電圧コード“０１”が演算回路９０Ｂに入力され、電源電圧ＶＣＣＱが１．２５Ｖ以上１．３Ｖ未満の場合に電圧コード“１０”が演算回路９０Ｂに入力され、電源電圧ＶＣＣＱが１．３以上の場合に電圧コード“１１”が演算回路９０Ｂに入力される。

演算回路９０Ｂは、Ｒｏｎ変換ロジック回路４２Ｂから出力された第１設定信号ＲＯＮＰ＜４：０＞及びＲＯＮＮ＜４：０＞に基づいて生成された第２設定信号ＲＯＮＰｐｒｅ＜２：０＞及びＲＯＮＮｐｒｅ＜２：０＞に対して、電源電圧検知回路８０Ｂから出力された電圧コードに基づく電圧補正を行う。具体的には、電圧コードに基づいて、図１２及び図１３によって算出された第２設定信号ＲＯＮＰｐｒｅ＜２：０＞及びＲＯＮＮｐｒｅ＜２：０＞の値を増減する。

例えば、上記の電圧コードが“００”である場合、電源電圧ＶＣＣＱが低いことに起因してＭＯＳのオン特性が低下するため、上記第２設定信号の値を１つインクリメントする。つまり、上記の場合、ＰＭＯＳ出力バッファ５０Ｂ及びＮＭＯＳ出力バッファ５１Ｂのオン抵抗を低くするために第２設定信号ＲＯＮＰｐｒｅ＜２：０＞及びＲＯＮＮｐｒｅ＜２：０＞の値を増加する。上記の電圧コードが“０１”である場合、標準的な電源電圧ＶＣＣＱの範囲内なので、上記第２設定信号をそのまま用いる。上記の電圧コードが“１０”である場合、電源電圧ＶＣＣＱが高いことに起因してＭＯＳのオン特性が向上するため、上記第２設定信号の値を１つデクリメントする。つまり、上記の場合、ＰＭＯＳ出力バッファ５０Ｂ及びＮＭＯＳ出力バッファ５１Ｂのオン抵抗を高くするために第２設定信号ＲＯＮＰｐｒｅ＜２：０＞及びＲＯＮＮｐｒｅ＜２：０＞の値を減少する。上記の電圧コードが“１１”である場合、上記よりもＭＯＳのオン特性がさらに向上するため、上記第２設定信号の値を２つデクリメントする。

以上のように、第３実施形態に係る出力回路２２２Ｂによると、電源電圧ＶＣＣＱに起因するＭＯＳのオン特性の変動に起因するスルーレートのばらつきを抑制することができる。

なお、上記の実施形態では、電源電圧検知回路８０Ｂが測定した電源電圧ＶＣＣＱをコード化する構成を例示したが、当該コード化は演算回路９０Ｂによって行われてもよい。

以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の圧縮・伸長回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

１：メモリシステム、 ３：パッケージ、 ４：パワーマネージャ、 ５～８：半導体記憶装置、 ９：基準抵抗、 １０：メモリコントローラ、 １１：プロセッサ、 １２：内蔵メモリ、 １３：インタフェース回路、 １４：バッファメモリ、 １５：ホストインタフェース回路、 ２１：メモリセルアレイ、 ２２：入出力回路、 ２３：補正回路、 ２４：ロジック制御回路、 ２５：温度センサ、 ２６：レジスタ、 ２７：シーケンサ、 ２８：電圧生成回路、 ２９：ドライバセット、 ３０：ロウデコーダ、 ３１：センスアンプ、 ３２：入出力用パッド群、 ３２：パッド、 ３３：補正用パッド、 ３４：ロジック制御用パッド群、 ４１：レジスタ、 ４２：変換ロジック回路、 ４３：出力制御回路、 ４４：ＰＭＯＳ出力制御回路、 ４５：ＮＭＯＳ出力制御回路、 ４６：プリドライバ、 ４７：Ｐプリドライバ、 ４８：Ｎプリドライバ、 ４９：出力バッファ、 ５０：ＰＭＯＳ出力バッファ、 ５１：ＮＭＯＳ出力バッファ、 ６１：ＰＭＯＳトランジスタ、 ６２：ＮＭＯＳトランジスタ、 ８０Ｂ：電源電圧検知回路、 ９０：演算回路、 ２００：コントローラ、 ２０１、２０２：信号線、 ２２１：入力回路、 ２２２：出力回路、 ４４１、４５１：第１演算回路、 ４４２、４５２：第２演算回路、 ４７０、４８０：可変抵抗トランジスタ、 ４７１、４８１：インバータ、 ４７２～４７４：ＮＭＯＳトランジスタ、 ４７５、４８５：リセットトランジスタ、 ４７６、４８６：入力端子、 ４７７、４８７：出力端子、 ４８２～４８４：ＰＭＯＳトランジスタ

Claims (8)

1. 出力パッドと、
   前記出力パッドに接続され、第１設定信号が供給される第１回路と、
   前記第１回路に接続され、第２設定信号が供給される第２回路と、
   前記第１回路の特性ばらつきに応じて前記第１回路を制御する第１設定信号を出力する第３回路と、
   前記第３回路から受信した前記第１設定信号に基づいて前記第２回路を制御する第２設定信号を生成して出力する第４回路と、
   を備える半導体記憶装置。
2. 前記第２回路は、前記第１回路を制御する、請求項１に記載の半導体記憶装置。
3. 前記第１設定信号は、前記第１回路の出力抵抗を調整し、
   前記第２設定信号は、前記第１回路の出力タイミングを調整する、請求項１又は２に記載の半導体記憶装置。
4. 温度センサをさらに有し、
   前記第４回路は、前記温度センサが出力した温度に関する情報に基づいて前記第２設定信号を調整する、請求項１乃至３のいずれか一に記載の半導体記憶装置。
5. 前記第１回路の電源と同電位の電源電圧を検知する検知回路をさらに有し、
   前記第４回路は、前記検知回路が出力した前記電源電圧に関する情報に基づいて前記第２設定信号を調整する、請求項１乃至４のいずれか一に記載の半導体記憶装置。
6. 前記第１回路は、ｍ（ｍは自然数）個の出力トランジスタを有し、
   前記第１設定信号は、ｍ個の前記出力トランジスタの各々のＯＮ／ＯＦＦを制御する、請求項１乃至５のいずれか一に記載の半導体記憶装置。
7. 前記第２回路は、それぞれｍ個の前記出力トランジスタを駆動するｍ個のドライバ回路を有し、
   前記第２設定信号は、ｍ個の前記ドライバ回路の各々の出力波形を制御する、請求項６に記載の半導体記憶装置。
8. ｍ個の前記ドライバ回路の各々は、可変抵抗トランジスタを含み、
   前記第２設定信号は、前記可変抵抗トランジスタのオン状態の抵抗を制御する、請求項７に記載の半導体記憶装置。

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