JP2022033029A - Analog-to-digital conversion circuit with improved linearity - Google Patents

Analog-to-digital conversion circuit with improved linearity Download PDF

Info

Publication number
JP2022033029A
JP2022033029A JP2021131252A JP2021131252A JP2022033029A JP 2022033029 A JP2022033029 A JP 2022033029A JP 2021131252 A JP2021131252 A JP 2021131252A JP 2021131252 A JP2021131252 A JP 2021131252A JP 2022033029 A JP2022033029 A JP 2022033029A
Authority
JP
Japan
Prior art keywords
code
segment
value
adc
dither
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021131252A
Other languages
Japanese (ja)
Inventor
イェスパー・ステーンスガード－マドセン
Steensgaard-Madsen Jesper
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of JP2022033029A publication Critical patent/JP2022033029A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0636—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain
    • H03M1/0639—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
    • H03M1/201—Increasing resolution using an n bit system to obtain n + m bits by dithering
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
    • H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

To provide an analog-to-digital converter (ADC) and a method that can be performed by the ADC.SOLUTION: An ADC may derive a first code that approximates the combination of an ADC analog input value and an ADC dither value sampled in a capacitor array. The ADC may further derive a second code to represent the residue of the combination with respect to a first code applied to the capacitor array. The ADC may combine a number value in the first code with a number value in the second code to generate a combined code applied to the capacitor array. The combination of the number value in the first code with the number value in the second code within a digital domain can provide better analog-to-digital (A/D) conversion linearity.SELECTED DRAWING: Figure 1

Description

本開示は、概して、アナログ－デジタル変換器の分野に関し、より具体的には、限定的ではないが、精密アナログ－デジタル変換回路に関する。 The present disclosure relates generally, but not exclusively, to the field of analog-to-digital converters, and more specifically to precision analog-to-digital converters.

アナログ信号および／または値は、様々な種類の回路要素、例えば信号発生器、センサ、およびアンテナで生成することができる。しかしながら、信号または値の処理または記憶など、デジタル信号または値を有することが有益な場合が多くあり得る。アナログ信号または値が生成されたときにデジタル信号または値を有することの利点を利用するために、アナログ信号または値をデジタル信号または値に変換するために、アナログ－デジタル変換回路（ＡＤＣ）が開発された。 Analog signals and / or values can be generated by various types of circuit elements such as signal generators, sensors, and antennas. However, it can often be beneficial to have a digital signal or value, such as processing or storing a signal or value. Developed by an analog-to-digital converter (ADC) to convert an analog signal or value to a digital signal or value to take advantage of having a digital signal or value when the analog signal or value is generated. Was done.

信号は、時間ベースの一連の値であり得る。デジタル値は、コードで表され得る。ＣＯＤＥ１などのコードの名前は、そのコードによって表されるデジタル（数）値を指し得る。（すべてではないが）一部のデジタル値は、慣用のバイナリ加重コード化を使用してコードで表され得る。いくつかのビットで表されるデジタル値またはコードの分解能（「数値分解能」の略であり得る）は、それがどのように物理的にコード化されたかに関係なく、バイナリ加重コード化を指し得る。物理的分解能は、デジタル値を物理的にコード化するために使用される、ある数の物理的ビットを指し得る。例えば、例示的なコードＣＯＤＥ１のデジタル値は、温度計コード化を使用して８ビットでコード化され得る。例示的なＣＯＤＥ１の物理的分解能は、８ビットであり得る。８ビットの各々の重みは１／８であり得、ＣＯＤＥ１が表すことができると考えられる数値のセットは、０／８、１／８、２／８、３／８、４／８、５／８、６／８、７／８、８／８であり得る。９つの考えられる数値は、均一に離間され、ＣＯＤＥ１の（数値）分解能は、ｌｏｇ２（９）≒３．１７ビットとして表され得る。場合によっては、明確さを失うことなく、分解能を最も近い整数のビットに丸め得る。例えば、例示的なＣＯＤＥ１の分解能は、「約３ビット」または単に「３ビット」であり得る。 The signal can be a set of time-based values. Digital values can be represented by codes. The name of a code, such as CODE1, can refer to the digital (number) value represented by that code. Some (but not all) digital values can be represented in code using conventional binary weighted coding. The resolution of a digital value or code represented by a few bits (which can be short for "numeric resolution") can refer to binary weighted coding, regardless of how it was physically coded. .. Physical resolution can refer to a number of physical bits used to physically encode a digital value. For example, the digital value of the exemplary code CODE1 can be encoded in 8 bits using thermometer coding. The physical resolution of an exemplary CODE1 can be 8 bits. The weight of each of the 8 bits can be 1/8, and the set of numbers that CODE1 can represent is 0/8, 1/8, 2/8, 3/8, 4/8, 5 /. It can be 8, 6/8, 7/8, 8/8. The nine possible numbers are evenly spaced and the (numerical) resolution of CODE1 can be expressed as log2 (9) ≈ 3.17 bits. In some cases, the resolution can be rounded to the nearest integer bit without loss of clarity. For example, the resolution of an exemplary CODE1 can be "about 3 bits" or simply "3 bits".

多くの電子機器用途では、アナログ入力値は、（例えば、さらなるデジタル処理または記憶のために）デジタル出力値に変換される。例えば、精密測定システムでは、電子機器には、測定を行うための１つ以上のセンサが備えられ、これらのセンサはアナログ値を生成し得る。アナログ値は、さらなる処理または記憶のためのデジタル出力値を生成するためのＡＤＣへの入力として提供され得る。 In many electrical device applications, analog input values are converted to digital output values (eg, for further digital processing or storage). For example, in a precision measurement system, the electronic device is equipped with one or more sensors for making measurements, which can generate analog values. The analog value may be provided as an input to the ADC to generate a digital output value for further processing or storage.

ＡＤＣは、ブロードバンド通信システム、自動化試験機器、オーディオシステム、車両、工場自動化システムなど、様々な場所で見出すことができる。ＡＤＣは、光、音、温度、流れ、圧力などの実世界の現象を表すアナログ電気値を翻訳することができる。各用途は、速度、パフォーマンス、電力、コスト、およびサイズにおいて異なるニーズを有し得るので、ＡＤＣを設計することは、簡単な作業ではない。ＡＤＣを必要とする用途が拡大するにつれて、正確で信頼性の高い変換性能の必要性も増大する。 ADCs can be found in a variety of locations, including broadband communication systems, automation test equipment, audio systems, vehicles, and factory automation systems. ADCs can translate analog electrical values that represent real-world phenomena such as light, sound, temperature, flow, and pressure. Designing an ADC is not an easy task, as each application can have different needs in speed, performance, power, cost, and size. As applications that require ADCs grow, so does the need for accurate and reliable conversion performance.

一部の用途は、アナログ値の精密で正確な変換を必要とし得、精密ＡＤＣの必要性が生まれている（精密とは、精密かつ／または正確を意味する）。精密ＡＤＣに必要な仕様には、小さい（理想的にはゼロの）非線形性誤差が含まれ得る。非線形誤差（積分非線形性誤差またはＩＮＬ誤差と呼ばれることもある）は、所定の範囲内の、アナログ入力値（ＶＩＮ）とデジタル出力値（ＤＯＵＴ）との間の線形関係を提供することからのＡＤＣの偏差を特徴付け得る。線形関係は、ＤＯＵＴ＝ＶＩＮ／ＶＳＣＡＬＥ＋ＯＦＦＳＥＴであり得、ここで、ＶＳＣＡＬＥはアナログスケーリング量であり得（例えば、ＶＳＣＡＬＥは公称上の基準電圧であり得る）、ＯＦＦＳＥＴは定数値であり得る。容量性デジタル－アナログ変換器（ＣＤＡＣ）のコンデンサのキャパシタンス比の不整合は、著しく非線形誤差の原因となり得る。 Some applications may require precise and accurate conversion of analog values, creating the need for precision ADCs (precision means precision and / or accuracy). The specifications required for precision ADCs may include small (ideally zero) nonlinear errors. Non-linear error (sometimes referred to as integral non-linearity error or INL error) is an ADC from providing a linear relationship between an analog input value (VIN) and a digital output value (DOUT) within a given range. Can characterize the deviation of. The linear relationship can be DOUT = VIN / VSCALE + OFFSET, where VSCALE can be an analog scaling amount (eg VSCALE can be a nominal reference voltage) and OFFSET can be a constant value. Inconsistencies in the capacitance ratios of capacitors in capacitive digital-to-analog converters (CDACs) can significantly contribute to non-linear errors.

Ｓｔｅｅｎｓｇａａｒｄ－Ｍａｄｓｅｎの米国特許第８，８１０，４４３号、同第９，０５４，７２７号、同第９，２３１，６１１号、および同第９，３３１，７０９号は、ＣＤＡＣキャパシタンス比の潜在的な不整合にもかかわらず、ＳＡＲＡＤＣ（逐次近似レジスタＡＤＣ）をどのように実質的に線形にするかを部分的に教示している。Ｓｔｅｅｎｓｇａａｒｄ－Ｍａｄｓｅｎは、教示は、やはりＳｔｅｅｎｓｇａａｒｄ－Ｍａｄｓｅｎの米国特許第８，２３２，９０５号（公開Ｕ．Ｓ．２０１１／０１１５６６１（Ａ１）の置き換え）の教示と組み合わされ得ると書いている（米国特許第８，８１０，４４３号の第２１列６２～６５行）。当業者は、最大変換率を増大させるため、かつ／またはＡＤＣの電力効率を改善するために、米国特許第８，２３２，９０５号（特許第｀９０５号）および同第８，８１０，４４３号（特許第｀４４３号）の教示の組み合わせを思い付き得る。例えば、当業者は、アナログ信号値とアナログディザとの組み合わせをサンプリングするためのサンプリングデジタル－アナログ変換器と、最大変換率を増大させるため、かつ／またはＡＤＣの電力効率を改善するための不整合整形エンコーダとを有する、レガシー順次構成アナログ－デジタル変換器とレガシーアナログ－デジタル変換器システムの特徴との組み合わせを思い付き得る。しかしながら、そのような組み合わせでは、マルチビット量子化器（例えば、特許第｀９０５号の図４の２１４）のゲイン係数の非線形性および／または偏差などのアナログ不完全性が、図５を参照して第１２列３７行目から始まる特許第｀４４３号の段落に記載の１組の所望の統計的特性からの偏差を含め、所望の特性からの偏差を引き起こす可能性がある。したがって、なされた仮定の、特許第｀４４３号の第１３列１０～１５行に記載の近似は、粗くなりすぎる可能性があり、ＣＤＡＣのキャパシタンス比の不整合による非線形性の程度が、用途に必要とされ得るレベルを超える可能性がある。米国特許第８，２３２，９０５号、同第８，８１０，４４３号、同第９，０５４，７２７号、同第９，２３１，６１１号、および同第９，３３１，７０９号に記載されているような（冗長性とも呼ばれる）オーバーレンジの使用も、望ましい統計的特性からの偏差を引き起こし得、非線形誤差をもたらし得る。 Steensgard-Madsen U.S. Pat. Nos. 8,810,443, 9,054,727, 9,231,611, and 9,331,709 have potential CDAC capacitance ratios. Despite the inconsistency, it partially teaches how to make the SARADC (successive approximation register ADC) substantially linear. Steensgaard-Madsen writes that the teachings can also be combined with the teachings of US Pat. No. 8,232,905 of Steensgaard-Madsen (replacement of Published US 2011/0115661 (A1)) (US Pat. No. 8,810,443, column 21, rows 62-65). Those skilled in the art will use US Pat. Nos. 8,223,905 (Patent No. 905) and No. 8,810,443 to increase the maximum conversion rate and / or to improve the power efficiency of the ADC. A combination of the teachings of (Patent No. 443) can be conceived. For example, those skilled in the art may have inconsistent sampling digital-to-analog converters for sampling combinations of analog signal values and analog dithers to increase maximum conversion and / or to improve the power efficiency of the ADC. You can come up with a combination of the features of a legacy sequential analog-to-digital converter and a legacy analog-to-digital converter system with a shaping encoder. However, in such a combination, the non-linearity and / or deviation of the gain coefficient of the multi-bit quantizer (eg, 214 of FIG. 4 of Japanese Patent No. 905) is an analog incompleteness, see FIG. It is possible to cause deviations from a desired characteristic, including a set of deviations from a set of desired statistical properties described in the paragraph of Patent No. 443 starting at column 12, line 37. Therefore, the assumptions made, the approximation described in Japanese Patent No. 443, column 13, rows 10-15, may be too coarse, and the degree of non-linearity due to the mismatch of the capacitance ratio of the CDAC is in the application. May exceed the level that may be needed. Described in U.S. Pat. Nos. 8,232,905, 8,810,443, 9,054,727, 9,231,611, and 9,331,709. The use of such overranges (also called redundancy) can also cause deviations from the desired statistical characteristics, resulting in non-linear errors.

本明細書に開示されるのは、例示的なアナログ－デジタル変換器（ＡＤＣ）およびＡＤＣによって実行され得る方法である。ＡＤＣは、ＡＤＣのアナログ入力値とＡＤＣのディザ値との組み合わせを近似する第１のコードを導出し得る。ＡＤＣは、第１のコードに関する組み合わせの残留分を表すための第２のコードをさらに導出し得る。ＡＤＣは、第１のコードの数値と第２のコードの数値とを組み合わせて、コンデンサアレイに適用されるべき組み合わされたコードを生成し得る。デジタルドメイン内で第１のコードの数値と第２のコードの数値とを組み合わせることで、ＡＤＣ内により優れた線形性を提供することができる。 Disclosed herein are exemplary analog-to-digital converters (ADCs) and methods that can be performed by ADCs. The ADC may derive a first code that approximates the combination of the ADC analog input value and the ADC dither value. The ADC may further derive a second code to represent the residue of the combination with respect to the first code. The ADC may combine the numbers in the first code with the numbers in the second code to generate a combined code that should be applied to the capacitor array. Combining the numbers in the first code with the numbers in the second code within the digital domain can provide better linearity within the ADC.

本明細書に開示されるのは、アナログ入力値を表すためのデジタル出力コードを提供するための方法である。方法は、コンデンサアレイのノードでアナログ入力値とディザ値との組み合わせをサンプリングすることと、アナログ入力値とディザ値との組み合わせを近似する第１のコードを導出することと、第１のコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用し、かつ第１のコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用することと、を含み得る。方法は、アナログ入力値とディザ値との組み合わせの第１の残留分を表すための第２のコードを導出することであって、第１の残留分はコンデンサアレイに適用された第１のコードに関する、導出することと、第１のコードの数値と第２のコードの数値とを組み合わせて組み合わされたコードを導出することと、組み合わされたコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用し、かつ組み合わされたコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用することであって、組み合わされたコードの第１のセグメントおよび組み合わされたコードの第２のセグメントは第２のコードに応答する、適用することと、を含み得る。方法は、アナログ入力値とディザ値との組み合わせの第２の残留分を表すための第３のコードを導出することであって、第２の残留分はコンデンサアレイに適用された組み合わされたコードに関する、導出することと、第３のコードを組み合わされたコードおよびディザ値を表すディザコードと組み合わせてデジタル出力コードを提供することと、をさらに含み得る。 Disclosed herein is a method for providing a digital output code for representing an analog input value. The method is to sample the combination of the analog input value and the dither value at the node of the capacitor array, to derive the first code that approximates the combination of the analog input value and the dither value, and to derive the first code of the first code. It may include applying the first segment to the first segment of the capacitor array and applying the second segment of the first code to the second segment of the capacitor array. The method is to derive a second code to represent the first residue of the combination of the analog input value and the dither value, the first residue being the first code applied to the capacitor array. Derivation of the combined code by combining the numerical value of the first code and the numerical value of the second code, and the first segment of the combined code is the first segment of the capacitor array. Applying to the segments and applying the second segment of the combined code to the second segment of the capacitor array, the first segment of the combined code and the second segment of the combined code Can include applying, responding to a second code. The method is to derive a third code to represent the second residue of the combination of analog input and dither values, where the second residue is the combined code applied to the capacitor array. It may further include deriving the third code and providing a digital output code in combination with a dither code representing a combined code and a dither value.

本明細書に開示されるのは、アナログ－デジタル変換器（ＡＤＣ）である。ＡＤＣは、複数のコンデンサを備えるコンデンサアレイと、コンデンサアレイに結合された制御回路と、を含み得る。制御回路は、ＡＤＣのアナログ入力値と、ディザ値と、に基づいて第１のコードを決定し得、第１のコードはアナログ入力値とディザ値との組み合わせを近似し、制御回路は、アナログ入力値とディザ値との組み合わせの残留分に基づき第２のコードを決定し得、残留分は第１のコードに関し、第２のコードは残留分を表す。制御回路はさらに、第１のコードの数値と第２のコードの数値とを組み合わせて組み合わされたコードを生成し、組み合わされたコードとディザコードとに少なくとも部分的に基づいてデジタル出力コードを決定し得、ディザコードはディザ値を表す。 Disclosed herein are analog-to-digital converters (ADCs). The ADC may include a capacitor array with a plurality of capacitors and a control circuit coupled to the capacitor array. The control circuit may determine the first code based on the analog input value of the ADC and the dither value, the first code approximates the combination of the analog input value and the dither value, and the control circuit is analog. The second code may be determined based on the residue of the combination of the input value and the dither value, where the residue represents the first code and the second code represents the residue. The control circuit further combines the numerical values of the first code and the numerical values of the second code to generate a combined code, and determines the digital output code based on the combined code and the dither code at least partially. Yes, the dither code represents the dither value.

本開示は、添付の図とともに読まれたとき、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、様々な特徴部は必ずしも縮尺通りに描かれているわけではなく、説明のみを目的として使用されることを強調する。縮尺が明示的または暗黙的に示されている場合、それは、１つの説明例のみを提供する。他の実施形態では、様々な特徴部の寸法が、考察を明確にするために、任意に拡大または縮小されている場合がある。 This disclosure is best understood from the following detailed description when read with the accompanying figures. Emphasize that, according to industry standard practices, the various features are not necessarily drawn to scale and are used for illustration purposes only. When the scale is shown explicitly or implicitly, it provides only one explanatory example. In other embodiments, the dimensions of the various features may be optionally scaled up or down for clarity.

様々な実施形態による例示的なＡＤＣを示す。Illustrative ADCs with various embodiments are shown. 様々な実施形態による、図１のＡＤＣ１００の例示的なタイミングシーケンスを示す。Illustrative timing sequences of the ADC 100 of FIG. 1 according to various embodiments are shown. 様々な実施形態による、図１のＡＤＣと同様のＡＤＣの完全差動実装形態を示す。A fully differential mounting embodiment of the ADC similar to the ADC of FIG. 1 according to various embodiments is shown.

以下の開示は、本開示の異なる特徴部を実装するための多くの異なる実施形態または実施例を提供する。本開示を簡潔化するために、構成要素および構成の特定の実施例を以下に説明する。もちろん、これらは単なる例であり、限定することを意図するものではない。さらに、本開示は、様々な実施例において、または場合によっては異なる図にわたって、参照数字および／または文字を繰り返し得る。この繰り返しは、簡潔性および明快性を目的としており、それ自体は、考察される様々な実施形態および／または構成の間の特定の関係を示すものではない。異なる実施形態は、異なる利点を有し得るが、いずれの実施形態においても、特定の利点は必ずしも必要とされない。 The following disclosures provide many different embodiments or examples for implementing the different features of the present disclosure. For the sake of brevity of the present disclosure, components and specific embodiments of the configuration are described below. Of course, these are just examples and are not intended to be limiting. Moreover, the present disclosure may repeat reference numbers and / or letters in various embodiments or, in some cases, across different figures. This iteration is intended for brevity and clarity and by itself does not indicate a particular relationship between the various embodiments and / or configurations considered. Different embodiments may have different advantages, but none of the embodiments necessarily require a particular advantage.

図１は、様々な実施形態による例示的なＡＤＣ１００を示す。ＡＤＣ１００のいくつかの要素は、特許第｀４４３号の図２に示されたＡＤＣ２００の要素と同様の特徴部を有し得る。例えば、図１のＡＤＣ１００では、ＡＤＣ１００のＣＤＡＣコンデンサアレイ１０２は、ある数Ｎ１の（単位サイズとも呼ばれ得る）公称上等しいサイズのコンデンサを備え得る第１のセグメント１０２－１を備え得る。第１のセグメント１０２－１内の数Ｎ１の公称上等しいサイズのコンデンサは、複数のコンデンサを含み得、コンデンサは、公称上等しいサイズである（換言すれば、公称上等しいキャパシタンスを呈する）。特許第｀４４３号のＡＤＣ２００では、第１のセグメント２０１－１（特許第｀４４３号の図２）は、各々公称サイズＣ／４の、Ｎ１＝４つの等しいサイズのコンデンサを備え得る。ＣＤＡＣコンデンサアレイ１０２は、ある数Ｎ２の公称バイナリ加重コンデンサを備え得る第２のセグメント１０２－２をさらに備え得る。第２のセグメント１０２－２内のすべてのコンデンサの総公称キャパシタンスは、第１のセグメント１０２－１内の１つの単位サイズのコンデンサの公称キャパシタンスと実質的に等しくあり得る。例えば、第２のセグメント１０２－２内の数Ｎ２の公称バイナリ加重コンデンサは、複数のコンデンサを含み得、第２のセグメント１０２－２内のコンデンサの総公称キャパシタンスは、第１のセグメント１０２－１内の単一コンデンサの公称キャパシタンスに実質的に等しくあり得る。特許第｀４４３号のＡＤＣ２００では、第２のセグメント２０１－２は、Ｎ２＝６つのバイナリ加重コンデンサを含み得る。特許第｀４４３号の第２のセグメント２０１－２の総公称キャパシタンスは、６３Ｃ／２５６であり得、これは、予想されるより大きな値のＮ２について、単位サイズのコンデンサの公称キャパシタンスＣ／４に向かって収束し得る。ＣＤＡＣコンデンサアレイ１０２は、第３のセグメント１０２－３をさらに含み得る。ＡＤＣ１００のＣＤＡＣコンデンサアレイ１０２の第３のセグメント１０２－３は、特許第｀４４３号のＡＤＣ２００のいずれの部分とも等価ではない場合があるが、特許第｀９０５号の図４のＡＤＣ２００のコンデンサ２１５、コンデンサ２１６、および／またはコンデンサ２１７と類似性を有し得る。第１のセグメント１０２－１、第２のセグメント１０２－２、および第３のセグメント１０２－３の各々は、共通ノード１０４に結合された、各セグメントの各コンデンサの第１の接続部と、各セグメントのコンデンサごとの対応する複数のスイッチに結合された、各セグメントの各コンデンサの第２の接続部とを有し得る。本明細書の図１のＡＤＣ１００および特許第｀４４３号の図２のＡＤＣ２００は両方とも、基準回路と呼ばれ得る、複数の基準電位（ＶＬ＝０ボルト（Ｖ）およびＶＨ＝５Ｖなど）を提供するための回路（本明細書のＡＤＣ１００の回路１０７および特許第｀４４３号のＡＤＣ２００の回路２０７）を含み得る。図１のＡＤＣ１００に対して、入力電圧ＶＩＮ（ｔ）が、取得段階の間、第１のセグメント１０２－１内の１つ、いくつか、またはすべてのコンデンサにわたって印加され得、これは、ＡＤＣ１００への入力として印加され得る制御信号ＣＮＶの遷移に応答して、サンプリングスイッチ１０８が開く（非導電性になる）サンプリングインスタンスで終了し得る。例えば、第１のセグメント１０２－１内のコンデンサの接続部に結合され得るスイッチ１１０－１は、取得段階の間、ＡＤＣ１００の入力電圧ＶＩＮ（ｔ）を、第１のセグメント１０２－１内の１つ以上のコンデンサに印加させ得る。特許第｀４４３号では、ＶＩＮ（ｔ）は、第１のセグメント２０１－１内のすべてのコンデンサにわたって印加され得、サンプリングスイッチ２０８は、制御信号ＣＮＶの遷移に応答して、サンプリングインスタンスで開く。さらに、ＡＤＣ１００では、Ｎ２ビットのデジタルディザ値ＤＸが、マルチプレクサ回路１０６－３を介して第２のセグメント１０２－２に適用され得る。特許第｀４４３号では、６ビット（Ｎ２＝６）のディザ値ＤＸ（特許第｀４４３号の図３のビットｘ５、ｘ６、ｘ７、ｘ８、ｘ９、ｘ１０）が、マルチプレクサ回路２０６－３（特許第｀４４３号の図３）およびスイッチドライバ２０６－５（特許第｀４４３号の図３）を介して第２のセグメント２０１－２（特許第｀４４３号の図２）に適用され得る。本明細書の図１は、ＡＤＣ１００内のいずれのスイッチドライバも明示的に示していないが、当業者（ＰＨＯＳＩＴＡ）は、それらが暗黙的に含まれ得ることを理解するであろう。ＰＨＯＳＩＴＡはさらに、ＣＤＡＣ回路が様々な方法で実装され得ること、ならびにＣＤＡＣ回路の入力が、物理的キャパシタンスに等しくない可能性がある、入力の等価キャパシタンスまたは重み（特許第｀４４３号および特許第｀９０５号に記載のいくつかの実施例）によって特徴付けられ得ることを認識するであろう。例えば、１つ以上の結合コンデンサが、そうしなければ重みが示すであろうよりも大きいであろう、物理的コンデンサに接続させた入力端子の重みを効果的に低減するように、ＣＤＡＣ内で内部的に構成され得ることは既知である。 FIG. 1 shows exemplary ADC 100 with various embodiments. Some elements of the ADC 100 may have features similar to those of the ADC 200 shown in FIG. 2 of Japanese Patent No. 443. For example, in the ADC 100 of FIG. 1, the CDAC capacitor array 102 of the ADC 100 may include a first segment 102-1 which may include a number N1 (which may also be referred to as a unit size) capacitors of nominally equal size. Capacitors of nominally equal size of number N1 in the first segment 102-1 may include multiple capacitors, and the capacitors are nominally equal in size (in other words, exhibiting nominally equal capacitance). In the ADC 200 of Patent No. 443, the first segment 211-1 (FIG. 2 of Patent No. 443) may include N1 = 4 equal size capacitors, each of nominal size C / 4. The CDAC capacitor array 102 may further comprise a second segment 102-2, which may comprise a number N2 of nominal binary weighted capacitors. The total nominal capacitance of all capacitors in the second segment 102-2 can be substantially equal to the nominal capacitance of one unit size capacitor in the first segment 102-1. For example, a nominal binary weighted capacitor of number N2 in the second segment 102-2 can include multiple capacitors, and the total nominal capacitance of the capacitors in the second segment 102-2 is the first segment 102-1. It can be substantially equal to the nominal capacitance of a single capacitor within. In the ADC 200 of Japanese Patent No. 443, the second segment 201-2 may include N2 = 6 binary weighted capacitors. The total nominal capacitance of the second segment 201-2 of Patent No. 443 can be 63C / 256, which is the nominal capacitance C / 4 of a unit size capacitor for a larger value of N2 than expected. Can converge towards. The CDAC capacitor array 102 may further include a third segment 102-3. The third segment 102-3 of the CDAC capacitor array 102 of the ADC 100 may not be equivalent to any part of the ADC 200 of Patent No. 443, but the capacitor 215 of the ADC 200 of FIG. 4 of Patent No. 905, It may have similarities to capacitors 216 and / or capacitors 217. Each of the first segment 102-1, the second segment 102-2, and the third segment 102-3 has a first connection of each capacitor of each segment coupled to the common node 104, and each. It may have a second connection for each capacitor in each segment, coupled to a plurality of corresponding switches for each capacitor in the segment. Both the ADC 100 of FIG. 1 and the ADC 200 of FIG. 2 of Japanese Patent No. 443 provide a plurality of reference potentials (such as VL = 0 volts (V) and VH = 5V), which may be referred to as reference circuits. Circuits for this purpose (the circuit 107 of the ADC 100 herein and the circuit 207 of the ADC 200 of Japanese Patent No. 443) may be included. For the ADC 100 of FIG. 1, an input voltage VIN (t) may be applied over one, some, or all capacitors in the first segment 102-1 during the acquisition phase, which may be applied to the ADC 100. In response to a transition of the control signal CNV that may be applied as an input to, the sampling switch 108 may terminate at a sampling instance that opens (becomes non-conductive). For example, switch 110-1, which may be coupled to a capacitor connection in the first segment 102-1, sets the input voltage VIN (t) of the ADC 100 to 1 in the first segment 102-1 during the acquisition phase. It can be applied to one or more capacitors. In Japanese Patent No. 443, VIN (t) can be applied across all capacitors in the first segment 211-1 and the sampling switch 208 opens at the sampling instance in response to the transition of the control signal CNV. Further, in the ADC 100, the N2-bit digital dither value DX can be applied to the second segment 102-2 via the multiplexer circuit 106-3. In Patent No. 443, the 6-bit (N2 = 6) dither value DX (bits x5, x6, x7, x8, x9, x10 in FIG. 3 of Patent No. 443) is the multiplexer circuit 206-3 (Patent). It can be applied to the second segment 201-2 (FIG. 2 of patent No. 443) via FIG. 3) of No. 443) and the switch driver 206-5 (FIG. 3 of patent No. 443). Although FIG. 1 herein does not explicitly show any switch drivers within the ADC 100, one of ordinary skill in the art (PHOSITA) will appreciate that they may be implicitly included. PHOSITA also further indicates that the CDAC circuit can be implemented in various ways, and that the input of the CDAC circuit may not be equal to the physical capacitance, the equivalent capacitance or weight of the input (Patent No. 443 and Patent No. 043). You will recognize that it can be characterized by some of the examples described in 905). For example, in a CDAC so that one or more coupling capacitors effectively reduce the weight of the input terminals connected to the physical capacitor, which would otherwise be greater than the weight would indicate. It is known that it can be configured internally.

特許第｀４４３号のＡＤＣ２００では、コードＭ（特許第｀４４３号の図３のビットｍ１、ｍ２、．．．、ｍ１０）が、変換動作中にＣＤＡＣコンデンサアレイ２０１（特許第｀４４３号の図２）に適用され得る。コードＭは、逐次近似を含む複数の変換ステップにおける変換動作の間に更新され得る。コードＭの第１のセグメントＭ１（ビットｍ１、ｍ２、ｍ３、ｍ４）は、制御回路２０６－１（特許第｀４４３号の図３）によって提供されるコードＢ１（ビットｂ１、ｂ２、ｂ３、ｂ４）を処理するスクランブラ回路２０６－６（特許第｀４４３号の図３）を介して提供され得る。コードＭの第２のセグメントＭ２（ビットｍ５、ｍ６、．．．、ｍ１０）は、制御回路２０６－１（特許第｀４４３号の図３）から等しいコードＢ２（ビットｂ５、ｂ６、．．．、ｂ１０）を受信するマルチプレクサ回路２０６－３（特許第｀４４３号の図３）を介して提供され得る。コードＭの第１および第２のセグメントは、ＣＤＡＣコンデンサアレイ２０１の第１および第２のセグメント（特許第｀４４３号の図２）に適用され得る。スイッチドライバおよびスイッチは、コードＭの対応するビットに従って、基準電位（ＶＨまたはＶＬのいずれか）をＣＤＡＣコンデンサアレイ２０１内の各コンデンサ（特許第｀４４３号の図２）に選択的に適用するように構成され得る。本明細書の図１のＡＤＣ１００は、特許第｀４４３号のＡＤＣ２００のコードＭに関して同様の基本的動作を提供するように構成され得る。制御回路１０１は、第１のセグメントＢ１と、第２のセグメントＢ２と、を備える、デジタルコードＢを提供し得る。デジタルコードＢは、複数のビットを含み得、第１のセグメントＢ１は、デジタルコードＢの第１の部分を含み得、第２のセグメントＢ２は、デジタルコードＢの第２の部分を含み得る。コードは、数値Ｂ＝Ｂ１＋Ｂ２を表し得る。デジタルコードＢの第１のセグメントＢ１は、第１のＣＤＡＣセグメント１０２－１内のＮ１個の単位サイズコンデンサの各々に基準電位（ＶＨまたはＶＬ）を選択的に印加するようにスイッチを制御するためのＮ１個の物理的ビットを有するコードＭ１を提供するスクランブラ回路１０６－６によって処理され得る。例えば、デジタルコードＢの第１のセグメントＢ１は、スクランブラ回路１０６－６に適用され得、スクランブラ回路１０６－６の出力Ｍ１は、スイッチ１１０－１が、第１のセグメントＢ１の値から導出されたコードＭ１に基づいて、第１のセグメント１０２－１の各コンデンサを基準電位ＶＨまたは基準電位ＶＬのいずれかに結合させるようにし得る。デジタルコードＢの第２のセグメントＢ２は、Ｎ２個の公称バイナリ加重コンデンサ１０２－２の各々に基準電位（ＶＨまたはＶＬ）を選択的に印加するように制御スイッチ１１０－２を制御するためのコードＭ２を提供するマルチプレクサ回路１０６－３を介して転送され得る。例えば、デジタルコードＢの第２のセグメントＢ２は、マルチプレクサ回路１０６－３に適用され得、マルチプレクサ１０６－３の出力における各個別ビットは、スイッチ１１０－２が、第２のセグメントＢ２の（集合的に数値Ｂ２を表す）各個別ビットに基づいて、第２のセグメント１０２－２の各個別コンデンサを基準電位ＶＨまたは基準電位ＶＬのいずれかに結合させるようにし得る。第１のセグメントＢ１の物理的分解能は、（そうである必要はないが）Ｎ１ビットであり得、第１のセグメントＢ１は、（そうである必要はないが）温度計型コードであり得る。例えば、第１のＣＤＡＣセグメント１０２－１は、各々が公称サイズＣ／３２の３２個のコンデンサを備え得る（公称単位サイズコンデンサは、１ピコファラッド（ｐＦ）、換言すれば、Ｃ＝３２ｐＦであり得る）。Ｂ１の数値は、３３個の可能な数値（例えば、０／３２、１／３２、２／３２、３／３２、．．．、３２／３２）のうちの１つであり得、スクランブラ回路１０６－６は、各々が１／３２の重みを有する３２ビットとしてコード化されたコードＭ１を出力し得る。コードＭ１は、等加重コードであり得る。コードＭ１の数値は、コードＢ１の数値に等しくてもよい。スクランブラ回路１０６－６は、６つの対応する重み１６／３２、８／３２、４／３２、２／３２、１／３２、および１／３２を有する６ビットとしてコード化されたコードＢ１を受信するツリー型不整合整形エンコーダであり得る。ツリー型不整合整形エンコーダは、参照により本明細書に組み込まれる米国特許第５，６８４，４８２号に記載されている。例えば、ツリー型不整合整形エンコーダは、１つ以上のスイッチングブロックを備え得、スイッチングブロックは複数の層に分離することができ、１つの層内のスイッチングブロックは隣接する層内のスイッチングブロックに結合されている。スイッチングブロックは、入力信号を受信し得、信号を１つ以上のｎビット出力信号に分割し得るが、ここで、ｎは、スイッチングブロックによって出力されるビット数である。出力信号の数および各出力信号内のビット数は、スイッチングブロックの層間で異なってもよい。ツリー型不整合整形エンコーダは、入力がスイッチングブロックの第１の層に印加され得、スイッチングブロックの層を通して伝搬し、各層で分割され、ツリー型不整合整形エンコーダの出力を生成する最終層に至り得る。１つ以上の数保存ルールが、スイッチングブロックの入力に基づいて、スイッチングブロックの出力を規定し得る。コードＢ１およびコードＭ１の分解能は、ｌｏｇ２（３３）≒５．０５≒５ビットであり得る。別の実施形態では、スクランブラ回路１０６－６は、スクランブラ回路１１６（米国特許第６，３４８，８８４号の図２３）が、やはり参照により本明細書に組み込まれる米国特許第６，３４８，８８４号に記載のごとく実装されるように実装され得る。別の実施形態では、コードＢ１は、温度計型コード化を使用して３２ビットとしてコード化され得る。（動的要素整合またはＤＥＭエンコーダおよび／またはスクランブラ回路としても知られている）不整合整形エンコーダの多くの変形態様が、ＰＨＯＳＩＴＡには知られている。例としては、スワッピング型エンコーダ、回転型エンコーダ、二重回転型エンコーダ、ツリー型エンコーダ、カウントアンドソート型エンコーダなどが挙げられる。不整合整形エンコーダは、ゼロ次コード化（例えば、ランダム化不整合誘発誤差）、一次コード化（例えば、一次フィルタリングによる抑制不整合誘発誤差）、またはさらに高次コード化を提供するように構成され得る。様々なタイプのエンコーダが、アイドルトーンの原因となり得る要素選択パターンを実質的に抑制するために使用され得る、任意選択的なランダムな、疑似的にランダムな、または実質的にランダムな入力（１つ以上のビットで、各ビットはコイン投げ確率的事象をエミュレートし得る）に応答し得る。 In the ADC 200 of Patent No. 443, the code M (bits m1, m2, ..., M10 in FIG. 3 of Patent No. 443) is the CDAC capacitor array 201 (FIG. 443 of Patent No. 443) during the conversion operation. Can be applied to 2). The code M may be updated during the conversion operation in multiple conversion steps including the successive approximation. The first segment M1 (bits m1, m2, m3, m4) of the code M is the code B1 (bits b1, b2, b3, b4) provided by the control circuit 206-1 (FIG. 3 of Japanese Patent No. 443). ) Can be provided via a scrambler circuit 206-6 (FIG. 3 of Japanese Patent No. 443). The second segment M2 (bits m5, m6, ..., m10) of the code M is the same code B2 (bits b5, b6, ... , B10) may be provided via a multiplexer circuit 206-3 (FIG. 3 of Japanese Patent No. 443). The first and second segments of Code M may be applied to the first and second segments of the CDAC capacitor array 201 (FIG. 2 of Japanese Patent No. 443). The switch driver and switch are to selectively apply the reference potential (either VH or VL) to each capacitor in the CDAC capacitor array 201 (FIG. 2 of Patent No. 443) according to the corresponding bit of code M. Can be configured in. The ADC 100 of FIG. 1 herein may be configured to provide similar basic operation with respect to the Code M of the ADC 200 of Japanese Patent No. 443. The control circuit 101 may provide a digital code B comprising a first segment B1 and a second segment B2. The digital code B may include a plurality of bits, the first segment B1 may include a first portion of the digital code B, and the second segment B2 may include a second portion of the digital code B. The code may represent the number B = B1 + B2. The first segment B1 of the digital code B controls the switch to selectively apply a reference potential (VH or VL) to each of the N1 unit size capacitors in the first CDAC segment 102-1. Can be processed by the scrambler circuit 106-6 which provides the code M1 with N1 physical bits of. For example, the first segment B1 of the digital code B may be applied to the scrambler circuit 106-6, and the output M1 of the scrambler circuit 106-6 is derived by the switch 110-1 from the value of the first segment B1. Based on the code M1, each capacitor in the first segment 102-1 may be coupled to either the reference potential VH or the reference potential VL. The second segment B2 of the digital code B is a code for controlling the control switch 110-2 so as to selectively apply a reference potential (VH or VL) to each of the N2 nominal binary weighting capacitors 102-2. It can be transferred via the multiplexer circuit 106-3 that provides M2. For example, the second segment B2 of the digital code B may be applied to the multiplexer circuit 106-3, where each individual bit at the output of the multiplexer 106-3 is such that the switch 110-2 is the (aggregate) of the second segment B2. Each individual capacitor in the second segment 102-2 may be coupled to either the reference potential VH or the reference potential VL based on each individual bit (representing the number B2). The physical resolution of the first segment B1 can be N1 bits (though it does not have to be) and the first segment B1 can be a thermometer type code (though it does not have to be). For example, the first CDAC segment 102-1 may include 32 capacitors, each with a nominal size of C / 32 (the nominal unit size capacitor is 1 picofarad (pF), in other words C = 32pF. obtain). The numerical value of B1 can be one of 33 possible numerical values (eg 0/32, 1/32, 2/32, 3/32, ..., 32/32) and is a scrambler circuit. 106-6 may output code M1 encoded as 32 bits, each with a weight of 1/32. Code M1 can be an equiweighted code. The numerical value of the code M1 may be equal to the numerical value of the code B1. Scrambler circuit 106-6 receives code B1 encoded as 6 bits with six corresponding weights 16/32, 8/32, 4/32, 2/32, 1/32, and 1/32. Can be a tree-type inconsistent shaping encoder. The tree-type inconsistent shaping encoder is described in US Pat. No. 5,648,482, which is incorporated herein by reference. For example, a tree-type inconsistent shaping encoder may include one or more switching blocks, the switching blocks can be separated into multiple layers, and the switching blocks in one layer are coupled to the switching blocks in adjacent layers. Has been done. The switching block may receive an input signal and divide the signal into one or more n-bit output signals, where n is the number of bits output by the switching block. The number of output signals and the number of bits in each output signal may differ between layers of the switching block. The tree-inconsistent shaping encoder can have inputs applied to the first layer of the switching block, propagate through the layers of the switching block, split at each layer, and reach the final layer that produces the output of the tree-inconsistent shaping encoder. obtain. One or more number storage rules may specify the output of the switching block based on the input of the switching block. The resolution of the code B1 and the code M1 may be log2 (33) ≈ 5.05 ≈ 5 bits. In another embodiment, the scrambler circuit 106-6 is a US Pat. No. 6,348, in which the scrambler circuit 116 (FIG. 23 of US Pat. No. 6,348,884) is also incorporated herein by reference. It can be implemented as described in 884. In another embodiment, the code B1 can be encoded as 32 bits using thermometer-type coding. Many variants of mismatched shaping encoders (also known as dynamic element matching or DEM encoders and / or scrambler circuits) are known to PHOSITA. Examples include swapping encoders, rotary encoders, double rotary encoders, tree encoders, count-and-sort encoders, and the like. Inconsistent shaping encoders are configured to provide zero-order coding (eg, randomized inconsistency induction error), first-order coding (eg, suppression inconsistency induction error by first-order filtering), or even higher-order coding. obtain. Various types of encoders can be used to substantially suppress the element selection pattern that can cause idle tones, with arbitrary random, pseudo-random, or substantially random inputs (1). With one or more bits, each bit can emulate a coin toss stochastic event).

入力電圧ＶＩＮ（ｔ）とアナログディザ値との組み合わせが、ＡＤＣ１００のＣＤＡＣコンデンサアレイ１０２でサンプリングされ得る。特に、ＡＤＣ１００のＣＤＡＣコンデンサアレイ１０２で、入力電圧ＶＩＮ（ｔ）とアナログディザ値との組み合わせがどのようにサンプリングされ得るかを部分的に説明するために、特許第｀４４３号が参照により本明細書に組み込まれる。例えば、アナログ入力電圧ＶＩＮ（ｔ）が、第１のセグメント１０２－１のコンデンサに印加され得、実質的にランダムなアナログディザ値が、コードＤＸを介して第２のセグメント１０２－２のコンデンサに印加され得、アナログ入力電圧ＶＩＮ（ｔ）および実質的にランダムなアナログディザ値は、組み合わせを表すサンプリング値を形成する。したがって、ＣＤＡＣ１０２は、アナログ入力電圧ＶＩＮ（ｔ）およびアナログディザ値の組み合わせをサンプリングし得る。第３のＣＤＡＣセグメント１０２－３の動作／構成は、事前定義され、すべての変換サイクルに対して固定され得る。例えば、取得段階の間、コンデンサ１０２－３は、所定の構成で接続され得る（例えば、すべてがＶＬに接続され得る）。第３のセグメント１０２－３がＣＤＡＣ構造の一部と見なされるかどうかは、個人的な好みの問題であり得る。第３のセグメント１０２－３は、コードＢ、コードＤＸ、または１つの変換サイクルから次の変換サイクルに変化し得る任意の他の数値もしくはコードの任意の部分をデジタルーアナログ（Ｄ／Ａ）変換するのに使用されなくてもよい。 The combination of the input voltage VIN (t) and the analog dither value can be sampled by the CDAC capacitor array 102 of the ADC 100. In particular, to partially illustrate how the combination of the input voltage VIN (t) and the analog dither value can be sampled in the CDAC capacitor array 102 of the ADC 100, Japanese Patent No. 443 is referred to herein. Incorporated into the book. For example, an analog input voltage VIN (t) can be applied to the capacitor in the first segment 102-1 and a substantially random analog dither value can be applied to the capacitor in the second segment 102-2 via the code DX. An analog input voltage VIN (t) that can be applied and a substantially random analog dither value form a sampling value that represents the combination. Therefore, the CDAC 102 may sample a combination of analog input voltage VIN (t) and analog dither value. The operation / configuration of the third CDAC segment 102-3 is predefined and can be fixed for all conversion cycles. For example, during the acquisition phase, the capacitors 102-3 may be connected in a predetermined configuration (eg, all may be connected to the VL). Whether the third segment 102-3 is considered part of the CDAC structure can be a matter of personal preference. The third segment 102-3 is a digital-to-analog (D / A) conversion of code B, code DX, or any other numerical value or any part of the code that can change from one conversion cycle to the next. It does not have to be used to do.

制御回路１０１は、特許第｀４４３号の図２の制御回路２０６と比較して、比較的少数の逐次近似ステップでデジタル出力コードＤＯＵＴを導出し得る。例えば、制御回路１０１は、慣用の逐次近似レジスタ（ＳＡＲ）ＡＤＣに実装されるレガシー制御回路と比較して、比較的少数の逐次近似ステップでデジタル出力コードＤＯＵＴを導出し得る。具体的には、制御回路１０１は、たった３つの変換ステップで高分解能コードＤＯＵＴ（例えば、分解能が１６ビット以上であり得る）を導出するように構成され得、コードＢは、たった２つの変換ステップで導出され得る。変換ステップは、１つまたは複数のビットを解決し得る、逐次近似のステップであり得る。「逐次近似」という用語は、本明細書では、変換動作のステップごとに１つ以上のビットを解決し得る回路および／または方法を特徴付けるために使用され得る。例えば、逐次近似変換方法は、特許第｀９０５号（図４）に記載されたＡＤＣ２００によって実施され得る。 The control circuit 101 may derive the digital output code DOUT in a relatively small number of successive approximation steps as compared to the control circuit 206 of FIG. 2 of Japanese Patent No. 443. For example, the control circuit 101 may derive the digital output code DOUT in a relatively small number of successive approximation steps as compared to a legacy control circuit implemented in a conventional successive approximation register (SAR) ADC. Specifically, the control circuit 101 may be configured to derive the high resolution code DOUT (eg, the resolution may be 16 bits or more) in only three conversion steps, and the code B may be configured in only two conversion steps. Can be derived with. The conversion step can be a successive approximation step that can resolve one or more bits. The term "successive approximation" can be used herein to characterize circuits and / or methods that can resolve one or more bits at each step of conversion operation. For example, the successive approximation conversion method can be carried out by the ADC 200 described in Japanese Patent No. 905 (FIG. 4).

特許第｀９０５号では、ＡＤＣ２００（特許第｀９０５号の図４）は、例えばｄ（ｋ）＝ｄ１（ｋ）＋ｄ２（ｋ）／４＋ｄ３（ｋ）／１６などの３つのコードの加重和として変換結果ｄ（ｋ）を導出し得、特許第｀９０５号の第７列および８列を参照されたい。特許第｀９０５号の図４および図５は、３つのコードは、定量器２１４によって順次導出され得（特許第｀９０５号の図４）、それらが、異なるセグメントを介してＣＤＡＣ回路に逐次適用され得ることを示している。所与の変換ステップ（ｄ１（ｋ）のみが既知であるステップなど）における残留分は、ｄ２（ｋ）などの次のコードを導出するための負のフィードバック付きで構成された増幅器２１８（特許第｀９０５号の図４）によって増幅され得る。重み付け係数が、各コードの数値に含まれ得、変換結果は、ｄ（ｋ）＝ＣＯＤＥ１＋ＣＯＤＥ２＋ＣＯＤＥ３として表され得、ここで、ＣＯＤＥ１はｄ１（ｋ）であり得、ＣＯＤＥ２はｄ２（ｋ）／４であり得、ＣＯＤＥ３はｄ３（ｋ）／１６であり得る。特許第｀９０５号の第７列は、いくつかのタイプのアナログ不完全性に堅牢性対策を提供するための（オーバーラップまたはオーバーレンジとしても知られている）冗長性を使用する利点を説明している。１つの実施例では、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３は、２ビットの位置オフセットを有する３ビットのバイナリ加重コード（換言すれば、係数４の相対スケーリング）であり得る。したがって、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３は、ｄ（ｋ）＝ＣＯＤＥ１＋ＣＯＤＥ２＋ＣＯＤＥ３のバイナリ加重表現の異なるビットグループに対応する必要はない。あるビット位置から次のビット位置への繰り越しを提供する慣用のデジタル加算器回路を使用して、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３を加算して、変換結果ｄ（ｋ）を表すためのバイナリ加重コードを導出し得る。３つのコードをＣＤＡＣ構造の異なるセグメントに適用することによって、公称上等価のアナログ加算演算を提供し得る（特許第｀９０５号の図４を参照されたい）。本明細書の図１のＡＤＣ１００は、特許第｀９０５号のＡＤＣ２００と共通するいくつかの態様を有し得る。ＡＤＣ１００は、逐次近似変換方法の変換結果を複数のコードの加重和として導出し得る。例えば、ＡＤＣ１００は、変換結果を、ＣＯＤＥ１、ＣＯＤＥ２、およびコード３の加重和として導出し得る。ＡＤＣ１００は、組み合わされた値Ｂ＝ＣＯＤＥ１＋ＣＯＤＥ２がＣＤＡＣに適用され得る前に、ＣＯＤＥ１およびＣＯＤＥ２をデジタル的／数値的に組み合わせ得、これは、特許第｀９０５号のＡＤＣ２００とは異なる。これは、ＣＤＡＣコンデンサアレイ１０２内のコンデンサの整合性が完全でない場合、（特許第｀９０５号のＡＤＣ２００を含む）レガシーＡＤＣと比較して、ＡＤＣ１００の線形性を改善し得る。換言すれば、それは、特許第｀９０５号のＡＤＣ２００によって示される潜在的なコンデンサ不整合誤差に関する線形性の堅牢性と比較して、潜在的なコンデンサ不整合誤差に関するＡＤＣ１００の線形性の堅牢性を改善し得る。ＡＤＣ１００は、量子化回路（量子化回路ＡＤＣ１１４－１または量子化回路ＡＤＣ２ １１４－２など）を介してコード（特に、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３）を順次導出し得、いくつかのコードの組み合わせ（ＣＯＤＥ１およびＣＯＤＥ１＋ＣＯＤＥ２など）が、ＣＤＡＣコンデンサアレイ１０２に順次適用され得る。変換ステップにおける残留分は、次のコードの導出のために、負のフィードバックを有する増幅器回路（増幅器回路１１８など）によって増幅され得る。各コードの数値に重み付け係数を含めてもよく、変換結果は、ＤＯＵＴ＝ＣＯＤＥ１＋ＣＯＤＥ２＋ＣＯＤＥ３として表され得る。一実施例では、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３は、５ビットの位置オフセットを有する６ビットのバイナリ加重コード（換言すれば、係数３２の相対スケーリング）であり得、ＤＯＵＴの分解能は１６ビットであり得る。したがって、ＡＤＣ１００は、冗長性を組み込み得、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３は、ＤＯＵＴ＝ＣＯＤＥ１＋ＣＯＤＥ２＋ＣＯＤＥ３のバイナリ加重表現の異なるビットグループに対応する必要はない。一実施例では、ＣＯＤＥ２の最上位ビット（ＭＳＢ）は、システムレベルの冗長性の程度に対応するＣＯＤＥ１の最下位ビット（ＬＳＢ）とオーバーラップし得る。しかしながら、数値加算演算Ｂ＝ＣＯＤＥ１＋ＣＯＤＥ２の後、第２のセグメントＢ２のＭＳＢは、第１のセグメントＢ１のＬＳＢとオーバーラップしなくてもよく、ここで、Ｂ＝Ｂ１＋Ｂ２＝ＣＯＤＥ１＋ＣＯＤＥ２である。アナログドメイン内ではなくデジタルドメイン内で（ＣＯＤＥ１＋ＣＯＤＥ２を数値的に計算することによって）ＣＯＤＥ１とＣＯＤＥ２との間のオーバーラップを解決することから、線形度が改善される結果となり得る（これは、ＣＯＤＥ１をＣＤＡＣのＡセグメントに適用し、ＣＯＤＥ２を、Ａセグメントとは別のＣＤＡＣのＢセグメントに適用することによってなされ得る）。 In Patent No. 905, ADC200 (FIG. 4 of Patent No. 905) is used as a weighted sum of three codes such as d (k) = d1 (k) + d2 (k) / 4 + d3 (k) / 16. The conversion result d (k) can be derived, see columns 7 and 8 of Japanese Patent No. 905. In FIGS. 4 and 5 of Patent No. 905, the three codes can be sequentially derived by the quantifier 214 (FIG. 4 of Patent No. 905), and they are sequentially applied to the CDAC circuit via different segments. It shows that it can be done. The residue in a given conversion step (such as a step in which only d1 (k) is known) is an amplifier 218 configured with negative feedback to derive the next code such as d2 (k) (Patent No. 218). It can be amplified by FIG. 4) of No. 905. The weighting factor can be included in the numerical value of each code and the conversion result can be expressed as d (k) = CODE1 + CODE2 + CODE3, where CODE1 can be d1 (k) and CODE2 is d2 (k) / 4. Possible, CODE3 can be d3 (k) / 16. Column 7 of Patent ｀ 905 describes the benefits of using redundancy (also known as overlap or overrange) to provide robustness measures for some types of analog imperfections. is doing. In one embodiment, CODE1, CODE2, and CODE3 can be a 3-bit binary weighted code (in other words, relative scaling of factor 4) with a 2-bit position offset. Therefore, CODE1, CODE2, and CODE3 do not need to correspond to different bit groups of binary weighted representations of d (k) = CODE1 + CODE2 + CODE3. Using a conventional digital adder circuit that provides a carry-over from one bit position to the next, CODE1, CODE2, and CODE3 are added to obtain a binary weighted code to represent the conversion result d (k). Can be derived. By applying the three codes to different segments of the CDAC structure, a nominally equivalent analog addition operation may be provided (see Figure 4 of Japanese Patent No. 905). The ADC 100 of FIG. 1 herein may have some aspects in common with the ADC 200 of Japanese Patent No. 905. The ADC 100 can derive the conversion result of the successive approximation conversion method as a weighted sum of a plurality of codes. For example, the ADC 100 may derive the conversion result as a weighted sum of CODE1, CODE2, and Code 3. The ADC 100 may digitally / numerically combine CODE1 and CODE2 before the combined value B = CODE1 + CODE2 can be applied to the CDAC, which is different from the ADC200 of Patent No. 905. This can improve the linearity of the ADC 100 compared to legacy ADCs (including the ADC 200 of patent '905) if the capacitors in the CDAC capacitor array 102 are not perfectly consistent. In other words, it provides the linearity robustness of the ADC 100 with respect to the potential capacitor mismatch error as compared to the linearity robustness with respect to the potential capacitor mismatch error exhibited by the ADC 200 of Patent No. 905. Can be improved. The ADC 100 may sequentially derive codes (particularly CODE1, CODE2, and CODE3) via a quantized circuit (such as quantized circuit ADC114-1 or quantized circuit ADC2 114-2), and may combine several codes (especially CODE1, CODE2, and CODE3). CODE1 and CODE1 + CODE2, etc.) may be sequentially applied to the CDAC capacitor array 102. The residue in the conversion step can be amplified by an amplifier circuit with negative feedback (such as amplifier circuit 118) for the derivation of the next code. The numerical value of each code may include a weighting coefficient, and the conversion result may be expressed as DOUT = CODE1 + CODE2 + CODE3. In one embodiment, CODE1, CODE2, and CODE3 can be a 6-bit binary weighted code with a 5-bit position offset (in other words, relative scaling with a factor of 32), and the resolution of DOUT can be 16 bits. .. Therefore, the ADC 100 may incorporate redundancy, and CODE1, CODE2, and CODE3 do not need to correspond to different bit groups of binary weighted representations of DOUT = CODE1 + CODE2 + CODE3. In one embodiment, the most significant bit (MSB) of CODE2 may overlap with the least significant bit (LSB) of CODE1 corresponding to the degree of system level redundancy. However, after the numerical addition operation B = CODE1 + CODE2, the MSB of the second segment B2 does not have to overlap with the LSB of the first segment B1, where B = B1 + B2 = CODE1 + CODE2. Resolving the overlap between CODE1 and CODE2 (by numerically calculating CODE1 + CODE2) within the digital domain rather than within the analog domain can result in improved linearity (which can result in improved CODE1). It can be done by applying to the A segment of the CDAC and applying CODE2 to the B segment of the CDAC separate from the A segment).

図２は、図１のＡＤＣ１００の例示的なタイミングシーケンスを示す。ディザコードＤＸ（ｎ）から導出されたアナログディザ値と組み合わされた入力電圧ＶＩＮ（ｎ）が、サンプリング時点にサンプリングされ得る。値またはコードの参照記号は、変換サイクルの指標を第１の引数として含み得る。例えば、ＤＸ（ｎ）は、ｎ番目の変換サイクルのＤＸの状態または値を指し得る。図２の右上隅に示されたＤＯＵＴ（ｎ）は、図２の左下隅に示されたサンプリング時点にサンプリングされた入力電圧ＶＩＮ（ｎ）を表す出力コードであり得る。ＶＩＮ（ｎ）のサンプリング時点から対応するデジタル値ＤＯＵＴ（ｎ）を提供するまでの遅延は、ＡＤＣ１００のレイテンシであり得る。サンプリング時点の後には、３つの変換コードＣＯＤＥ１（ｎ）、ＣＯＤＥ２（ｎ）、およびＣＯＤＥ３（ｎ）を順次導出するための３つの変換ステップのシーケンスが続き得る。３つの変換ステップは、ステップ１、ステップ２、およびステップ３と呼ばれ得る。取得段階は、ステップ０と呼ばれ得る。値、コード、またはステップの参照記号は、ステップの指標を第２の引数として含み得る。例えば、ステップ（ｎ，３）は、ｎ番目の変換サイクルのステップ３を指し得る。別の例では、Ｂ２（ｎ，２）は、ステップ（ｎ，２）におけるコードＢ２、換言すれば変換サイクルｎのステップ２におけるコードＢ２の状態または値を指し得る。 FIG. 2 shows an exemplary timing sequence for the ADC 100 of FIG. The input voltage VIN (n) combined with the analog dither value derived from the dither code DX (n) can be sampled at the time of sampling. The reference symbol of the value or code may include the index of the conversion cycle as the first argument. For example, DX (n) may refer to the state or value of DX in the nth conversion cycle. The DOUT (n) shown in the upper right corner of FIG. 2 may be an output code representing the input voltage VIN (n) sampled at the time of sampling shown in the lower left corner of FIG. The delay from the time of sampling of VIN (n) to the provision of the corresponding digital value DOUT (n) can be the latency of ADC100. The sampling time point may be followed by a sequence of three conversion steps for sequentially deriving the three conversion codes CODE1 (n), CODE2 (n), and CODE3 (n). The three conversion steps may be referred to as step 1, step 2, and step 3. The acquisition stage may be referred to as step 0. The value, code, or reference symbol of the step may include the indicator of the step as a second argument. For example, step (n, 3) may refer to step 3 of the nth conversion cycle. In another example, B2 (n, 2) may refer to the state or value of code B2 in step (n, 2), in other words code B2 in step 2 of the conversion cycle n.

（取得およびデジタル処理を含む）ＡＤＣ１００の完全な変換サイクルは、５つのステップのシーケンスであり得る。ステップ０は、取得段階またはステップであり得る。ステップ１、ステップ２、およびステップ３は、変換ステップまたは逐次近似法のステップであり得る。ステップ４は、結果ＤＯＵＴを導出するデジタル処理の最終ステップであり得る。各ステップをより詳細に説明する前に、いくつかの実施形態による５つのステップの概要を提供する。 The complete conversion cycle of the ADC 100 (including acquisition and digital processing) can be a sequence of 5 steps. Step 0 can be an acquisition step or step. Step 1, step 2, and step 3 can be conversion steps or successive approximation steps. Step 4 may be the final step of digital processing to derive the result DOUT. Before describing each step in more detail, an overview of the five steps according to some embodiments is provided.

ステップ０：アナログ入力値ＶＩＮ（ｎ）と、ディザ値と、を含む、組み合わされた値を取得し、サンプリングする。 Step 0: Acquire and sample a combined value, including the analog input value VIN (n) and the dither value.

ステップ１：サンプリングされた組み合わされた値を表すためのコードＣＯＤＥ１を導出する。 Step 1: Derive the code CODE1 to represent the sampled combined values.

ステップ２：ＣＯＤＥ１に関する、サンプリングされた組み合わされた値の残留分を表すためのコードＣＯＤＥ２を導出する。 Step 2: For CODE1, derive the code CODE2 to represent the residue of the sampled combined values.

ステップ３：ＣＯＤＥ１＋ＣＯＤＥ２に関する、サンプリングされた組み合わされた値の残留分を表すためのコードＣＯＤＥ３を導出する。 Step 3: For CODE1 + CODE2, derive the code CODE3 to represent the residue of the sampled combined values.

ステップ４：ステップ０、１、２、３からのコードを任意選択的な不整合情報と組み合わせることによって、アナログ入力値ＶＩＮ（ｎ）を表すためのコードＤＯＵＴ（ｎ）を導出する。 Step 4: By combining the codes from steps 0, 1, 2, and 3 with the optional inconsistency information, the code DOUT (n) for representing the analog input value VIN (n) is derived.

ステップ０は、特許第｀４４３号に詳細に記載されている。ここでは、要約／概要を提供する（図１および図２を参照されたい）。取得段階の間、入力電圧ＶＩＮ（ｔ）が、第１のコンデンサセグメント１０２－１内の１つ、いくつか、またはＮ１個すべてのコンデンサに印加され得る。アナログディザ値が、ディザコードＤＸ（ｎ）をＤ／Ａ変換することによって第２のコンデンサセグメント１０２－２を介して適用され得る。第３のコンデンサセグメント１０２－３は、公称オフセット（例えば、ゼロ）を提供するように部分的に選択され得る、所定の固定「リセット」状態に構成され得る。スイッチ１０８は、取得段階の間、第１のコンデンサセグメント１０２－１の接続部、第２のコンデンサセグメント１０２－２の接続部、および第３のコンデンサセグメント１０２－３の接続部を所定の電位（例えば、接地）に結合し得、ここで、所定の電位に結合される接続部は、入力電圧ＶＩＮ（ｔ）、アナログディザ値、および所定の固定「リセット」状態が適用される接続部とは異なる。サンプリングスイッチ１０８がＶＩＮ（ｎ）のためのサンプリング時点に開かれたときに、ＣＤＡＣコンデンサアレイ１０２に適用された値の組み合わせ（組み合わされた値）が、ノード１０４でサンプリングされ、実質的に分離された電荷量によって表され得る。サンプリングスイッチ１０８がサンプリングインスタンスに開かれたとき、第１のコンデンサセグメント１０２－１、第２のコンデンサセグメント１０２－２、および第３のコンデンサセグメント１０２－３の電荷部分は、ノード１０４で実質的に分離され得る。ステップ１の準備において、公称上等価の組み合わされた値が、サンプリング時点にまたはその頃に第１の量子化回路ＡＤＣ１ １１４－１によってサンプリングされ得る。ＡＤＣ１ １１４－１は、入力電圧ＶＩＮ（ｔ）とディザコードＤＸ（ｎ）とを受信するように構成され得る。一実施形態では、ＡＤＣ１ １１４－１に提供されるディザコードＤＸ（ｎ）は、マルチプレクサ回路１０６－３を介してＣＤＡＣコンデンサアレイ１０２に提供されたディザコードＤＸ（ｎ）よりも粗い分解能に切り捨てられ得る。 Step 0 is described in detail in Japanese Patent No. 443. A summary / summary is provided here (see FIGS. 1 and 2). During the acquisition phase, the input voltage VIN (t) may be applied to one, some, or all N1 capacitors in the first capacitor segment 102-1. The analog dither value can be applied via the second capacitor segment 102-2 by D / A transforming the dither code DX (n). The third capacitor segment 102-3 may be configured in a predetermined fixed "reset" state, which may be partially selected to provide a nominal offset (eg, zero). During the acquisition stage, the switch 108 connects the connection portion of the first capacitor segment 102-1, the connection portion of the second capacitor segment 102-2, and the connection portion of the third capacitor segment 102-3 to a predetermined potential (the connection portion). For example, a connection that can be coupled to ground), where it is coupled to a given potential, is an input voltage VIN (t), an analog dither value, and a connection to which a given fixed "reset" state applies. different. When the sampling switch 108 is opened at the time of sampling for VIN (n), the combination of values applied to the CDAC capacitor array 102 (combined values) is sampled at node 104 and substantially separated. It can be represented by the amount of charge. When the sampling switch 108 is opened to the sampling instance, the charged portion of the first capacitor segment 102-1, the second capacitor segment 102-2, and the third capacitor segment 102-3 is substantially at node 104. Can be separated. In the preparation of step 1, nominally equivalent combined values may be sampled by the first quantization circuit ADC1 114-1 at or around the time of sampling. The ADC1 114-1 may be configured to receive an input voltage VIN (t) and a dither code DX (n). In one embodiment, the dither code DX (n) provided to the ADC 1 114-1 is truncated to a coarser resolution than the dither code DX (n) provided to the CDAC capacitor array 102 via the multiplexer circuit 106-3. obtain.

ここで、ステップ１を考える（サンプリングされた組み合わされた値を表すためのコードＣＯＤＥ１を導出する）。量子化回路ＡＤＣ１ １１４－１は、ＶＩＮ（ｎ）のサンプリング時点においてＣＤＡＣコンデンサアレイ１０２でサンプリングされた組み合わされた値と公称上等価であるサンプリング組み合わされた値を表すためにＣＯＤＥ１を提供するように構成された任意のタイプの量子化器／ＡＤＣ回路であり得る。公称値は、ＣＯＤＥ１（ｎ）＝ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）＋ＯＦＦＳＥＴ１であり得、ここで、ＶＳＣＡＬＥはスケーリング係数であり得、ＯＦＦＳＥＴ１は定数値であり得る。ＣＯＤＥ１の分解能は、ＣＤＡＣ１０２によってサンプリングされた組み合わされた値と比較して、ＡＤＣ１ １１４－１によってサンプリングされた組み合わされた値に期待され得る不整合の程度に基づいて選択され得る。例示的な実施形態では、推定される最悪の場合の不整合誤差は、フルスケールの１パーセントであり得、ＣＯＤＥ１の分解能は、８ビットであるように選択され得る。８ビットの分解能で、ＡＤＣ１ １１４－１は、フラッシュ量子化器、２段階量子化器、逐次近似レジスタ（ＳＡＲ）ＡＤＣ、電圧制御発振器（ＶＣＯ）ベースの量子化器、パイプラインＡＤＣ、または用途に好適であると見なされ得る任意の他のタイプの量子化器であり得る。小さな回路サイズ、低電力、および高速動作は、ＡＤＣ１１４－１にとって所望の特性であり得る。低電力消費を目標とし得る例示的な実施形態では、ＡＤＣ１ １１４－１は、ＣＤＡＣコンデンサアレイ１０２よりも著しく小さいＣＤＡＣコンデンサアレイを備えるＳＡＲＡＤＣであり得る。これらの実施形態では、例えば、ＳＡＲＡＤＣとして実装されるＡＤＣ１ １１４－１の総キャパシタンスは、ＣＤＡＣコンデンサアレイ１０２の総キャパシタンスの１０パーセント未満であり得る。例えば、ＳＡＲＡＤＣ１ １１４－１は、１ｐＦ未満の総キャパシタンスを有するＣＤＡＣコンデンサアレイを備え得る。第１のコンデンサセグメント１０２－１の右側は、ステップ１の間、浮動でもよい（換言すれば、すべてのスイッチ１１０－１が開いていてもよい）。ＣＤＡＣコンデンサアレイ１０２の第２および第３のセグメントは、ステップ０の間と同様に構成されたままであり得る。別の実施形態では、ＡＤＣ１ １１４－１は、ＶＩＮ（ｔ）をサンプリングし、ディザコードＤＸ（ｎ）と数値的に組み合わされてＣＯＤＥ１を提供するコードを導出するように構成され得る。したがって、ＡＤＣ１ １１４－１は、ＣＤＡＣコンデンサアレイ１０２でサンプリングされた組み合わされた値を近似的に表すためのＣＯＤＥ１を導出するために、ＡＤＣ１ １１４－１によってサンプリングされたアナログ量のディザを含む必要はない（ただし、含んでもよい）。 Now consider step 1 (deriving the code CODE1 to represent the sampled combined values). The quantization circuit ADC1 114-1 is now provided with CODE1 to represent a sampling combined value that is nominally equivalent to the combined value sampled by the CDAC capacitor array 102 at the time of sampling of VIN (n). It can be any type of quantizer / ADC circuit configured. The nominal value can be CODE1 (n) = VIN (n) / VSCALE + DX (n) + OFFSET1, where VSCALE can be a scaling factor and OFFSET1 can be a constant value. The resolution of CODE1 can be selected based on the degree of inconsistency that can be expected for the combined values sampled by ADC1 114-1 as compared to the combined values sampled by CDAC102. In an exemplary embodiment, the estimated worst case inconsistency error can be 1 percent of full scale and the resolution of CODE1 can be selected to be 8 bits. With 8-bit resolution, the ADC1 114-1 can be used with flash quantizers, two-stage quantizers, sequential approximation register (SAR) ADCs, voltage controlled oscillator (VCO) based quantizers, pipeline ADCs, or applications. It can be any other type of quantizer that can be considered suitable. Small circuit size, low power, and high speed operation can be the desired characteristics for ADC114-1. In an exemplary embodiment where low power consumption may be targeted, the ADC 1 114-1 may be a SARADC with a CDAC capacitor array that is significantly smaller than the CDAC capacitor array 102. In these embodiments, for example, the total capacitance of the ADC 1 114-1 mounted as a SARADC can be less than 10 percent of the total capacitance of the CDAC capacitor array 102. For example, SARADC1 114-1 may include a CDAC capacitor array with a total capacitance of less than 1 pF. The right side of the first capacitor segment 102-1 may be floating during step 1 (in other words, all switches 110-1 may be open). The second and third segments of the CDAC capacitor array 102 may remain configured as during step 0. In another embodiment, ADC1 114-1 may be configured to sample VIN (t) and numerically combine it with dither code DX (n) to derive a code that provides CODE1. Therefore, ADC1 114-1 needs to include an analog amount of dither sampled by ADC1 114-1 in order to derive CODE1 to approximately represent the combined values sampled in the CDAC capacitor array 102. Not (but may be included).

ここで、ステップ２を考える（ＣＯＤＥ１に関する、サンプリングされた組み合わされた値の残留分を表すためのコードＣＯＤＥ２を導出する）。増幅器回路１１８は、スイッチ１１０－３を介して第３のコンデンサセグメント１０２－３によって提供される負のフィードバック付きで構成され得る。近似ＣＯＤＥ１が、ＣＤＡＣコンデンサアレイ１０２でサンプリングされた組み合わされた値にどのくらい良好に関すると期待できるか（信頼できる）に部分的に基づいて、ゲイン係数ＧＡＩＮ２（換言すれば、負のフィードバックの量）が選択され得る。ゲイン係数ＧＡＩＮ２は、ＣＯＤＥ１の分解能および精度に関して冗長性を提供するように選択され得る。大きなゲイン係数ＧＡＩＮ２と組み合わされたＣＯＤＥ１の比較的不正確な値は、ステップ２の間に増幅器１１８を飽和させ得る。比較的小さなゲイン係数ＧＡＩＮ２が、飽和を防ぐために選択され得る。ＣＯＤＥ１の分解能が８ビットであり得る例示的な実施形態では、ゲイン係数は、ＧＡＩＮ２＝６４であり得る。 Now consider step 2 (deriving code CODE2 for representing the residuals of the sampled combined values for CODE1). The amplifier circuit 118 may be configured with negative feedback provided by the third capacitor segment 102-3 via switch 110-3. The gain factor GAIN2 (in other words, the amount of negative feedback) is based in part on how good (reliable) the approximate CODE1 can be expected to relate to the combined values sampled in the CDAC capacitor array 102. Can be selected. The gain factor GAIN2 may be selected to provide redundancy with respect to the resolution and accuracy of CODE1. The relatively inaccurate value of CODE1 combined with the large gain factor GAIN2 can saturate the amplifier 118 during step 2. A relatively small gain factor GAIN2 may be selected to prevent saturation. In an exemplary embodiment where the resolution of CODE1 can be 8 bits, the gain factor can be GAIN2 = 64.

制御回路１０１は、ＡＤＣ１ １１４－１からＣＯＤＥ１を受信し、それをＣＤＡＣコンデンサアレイ１０２に、コードＢの第１のセグメントＢ１およびＢの第２のセグメントＢ２を介して適用するように構成され得る。コードは、ＣＯＤＥ１（ｎ）＝Ｂ（ｎ，２）＝Ｂ１（ｎ，２）＋Ｂ２（ｎ，２）である数値を表し得る。したがって、ＣＯＤＥ１に対応する値は、ＣＤＡＣコンデンサアレイ１０２に、ＢのコードセグメントＢ１およびＢ２を介して適用され得る。例示的な実施形態では、ＣＯＤＥ１の分解能は、コードセグメントＢ１の分解能以下であり得る。その場合、ＣＯＤＥ１の割り当ては、Ｂ１（ｎ，２）＝ＣＯＤＥ１（ｎ）かつＢ２（ｎ，２）＝０であり得る。しかしながら、別の例示的な実施形態では、ＣＯＤＥ１の８ビット分解能は、コードセグメントＢ１の分解能を超え得る。第１のコンデンサセグメント１０２－１は、Ｎ１＝３２個のコンデンサを備え得、コードセグメントＢ１は、６つの対応する重み１６／３２、８／３２、４／３２、２／３２、１／３２、および１／３２を有する６つの物理的ビットを使用してコード化され得る。コードセグメントＢ１の分解能は、（約）５ビットであり得る。コードＢと同様のフォーマットでＣＯＤＥ１を提供するためにＡＤＣ１ １１４－１を実装することは有利であり得る。例えば、ＡＤＣ１ １１４－１は、公称重み１６／３２、８／３２、４／３２、２／３２、１／３２、１／３２、１／６４、１／１２８、１／２５６を有するＣＤＡＣを備えるＳＡＲＡＤＣであり得る。ＣＯＤＥ１は、９つの物理的ビットによってコード化され得、ＣＯＤＥ１の分解能は、（約）８ビットであり得る。重み１６／３２、８／３２、４／３２、２／３２、１／３２、１／３２を有するＣＯＤＥ１の第１のグループの６つの物理的ビットは、コードＢ１（ｎ，２）に割り当てられ得る。重み１／６４、１／１２８、１／２５６を有するＣＯＤＥ１の第２のグループの３つの物理的ビットは、コードＢ２（ｎ，２）に割り当てられ得る。コードＢ２は、重み１／６４、１／１２８、１／２５６、１／５１２、１／１０２４、．．．、１／１０４８５７６を有するＮ２＝１５の物理的ビットを有するバイナリ加重コードであり得る。例示的な実施形態では、制御回路１０１は、ステップ２でＣＯＤＥ１を表すためのコードセグメントＢ１およびコードセグメントＢ２を提供するためのいかなる非自明な計算も実行する必要がない場合がある。別の例示的な実施形態では、制御回路１０１は、コードセグメントＢ１およびコードセグメントＢ２をＣＯＤＥ１の非自明な関数として導出するように構成され得る。例えば、Ｂ＝Ｂ１＋Ｂ２は、ＣＯＤＥ１に関して線形にスケーリングされ得る。線形スケーリングの勾配および／またはオフセットは、製造プロセスの一部として、例えば半導体回路の試験の一部として決定され得る。 The control circuit 101 may be configured to receive CODE1 from ADC1 114-1 and apply it to the CDAC capacitor array 102 via the first segment B1 of code B and the second segment B2 of B. The code may represent a numerical value such that CODE1 (n) = B (n, 2) = B1 (n, 2) + B2 (n, 2). Therefore, the value corresponding to CODE1 can be applied to the CDAC capacitor array 102 via the code segments B1 and B2 of B. In an exemplary embodiment, the resolution of CODE1 may be less than or equal to the resolution of code segment B1. In that case, the allocation of CODE1 may be B1 (n, 2) = CODE1 (n) and B2 (n, 2) = 0. However, in another exemplary embodiment, the 8-bit resolution of CODE1 may exceed the resolution of code segment B1. The first capacitor segment 102-1 may comprise N1 = 32 capacitors, and the code segment B1 may have six corresponding weights 16/32, 8/32, 4/32, 2/32, 1/32, And can be coded using 6 physical bits with 1/32. The resolution of the code segment B1 can be (about) 5 bits. It may be advantageous to implement ADC1 114-1 to provide CODE1 in a format similar to Code B. For example, ADC1 114-1 comprises a CDAC having nominal weights 16/32, 8/32, 4/32, 2/32, 1/32, 1/32, 1/64, 1/128, 1/256. It can be SARADC. CODE1 can be encoded by 9 physical bits and the resolution of CODE1 can be (about) 8 bits. Six physical bits of the first group of CODE1 having weights 16/32, 8/32, 4/32, 2/32, 1/32, 1/32 are assigned to code B1 (n, 2). obtain. The three physical bits of the second group of CODE1 with weights 1/64, 1/128, 1/256 can be assigned to code B2 (n, 2). Code B2 has weights 1/64, 1/128, 1/256, 1/512, 1/1024 ,. .. .. , Can be a binary weighted code with N2 = 15 physical bits with 1/1408576. In an exemplary embodiment, the control circuit 101 may not need to perform any non-trivial calculation to provide code segment B1 and code segment B2 to represent CODE1 in step 2. In another exemplary embodiment, the control circuit 101 may be configured to derive code segment B1 and code segment B2 as a non-trivial function of CODE1. For example, B = B1 + B2 can be linearly scaled with respect to CODE1. The gradient and / or offset of the linear scaling can be determined as part of the manufacturing process, eg, as part of a semiconductor circuit test.

マルチプレクサ回路１０６－３は、ＣＤＡＣの第２のセグメント１０２－２にＭ２（ｎ，２）＝Ｂ２（ｎ，２）を提供するように構成され得る。スクランブラ回路１０６－６は、Ｂ１（ｎ，２）を受信し、それをＮ１＝３２の物理的ビットを含む表現Ｍ１（ｎ，２）にコード化し得る。各ビットは、重み１／３２を有し得、Ｂ１（ｎ，２）の値が、保存され得、換言すればＭ１（ｎ，２）＝Ｂ１（ｎ，２）である。コードＭ１（ｎ，２）は、第１のコンデンサセグメント１０２－１内の各コンデンサに基準電位（ＶＨまたはＶＬ）を選択的に印加するようにスイッチ１１０－１を制御し得る。第１のコードＣＯＤＥ１（ｎ）＝Ｂ１（ｎ，２）＋Ｂ２（ｎ，２）＝Ｍ１（ｎ，２）＋Ｍ２（ｎ，２）は、ステップ０でコンデンサアレイ１０２のノード１０４でサンプリングされたアナログ入力値ＶＩＮ（ｎ）とディザ値との組み合わせを近似し得る。第１のコードの第１のセグメントＭ１（ｎ，２）は、コンデンサアレイ１０２の第１のセグメント１０２－１に適用され得る。第１のコードの第２のセグメントＭ２（ｎ，２）は、コンデンサアレイ１０２の第２のセグメント１０２－２に適用され得る。 The multiplexer circuit 106-3 may be configured to provide M2 (n, 2) = B2 (n, 2) to the second segment 102-2 of the CDAC. The scrambler circuit 106-6 may receive B1 (n, 2) and encode it into representation M1 (n, 2) containing the physical bits of N1 = 32. Each bit may have a weight of 1/32 and the value of B1 (n, 2) may be conserved, in other words M1 (n, 2) = B1 (n, 2). Code M1 (n, 2) may control switch 110-1 to selectively apply a reference potential (VH or VL) to each capacitor in the first capacitor segment 102-1. The first code CODE1 (n) = B1 (n, 2) + B2 (n, 2) = M1 (n, 2) + M2 (n, 2) is an analog sampled at node 104 of the capacitor array 102 in step 0. The combination of the input value VIN (n) and the dither value can be approximated. The first segment M1 (n, 2) of the first code may be applied to the first segment 102-1 of the capacitor array 102. The second segment M2 (n, 2) of the first code may be applied to the second segment 102-2 of the capacitor array 102.

増幅器１１８に対して負のフィードバックを提供するように構成されていない第３のコンデンサセグメント１０２－３内の任意のコンデンサは、ステップ２の間、所定の状態（ＶＬに接続されるなど）に構成され得る。増幅器１１８の出力は、ＣＯＤＥ１に関する、サンプリングされた組み合わされた値の増幅された残留分であり得る電圧に実質的に落ち着き得る。増幅係数は、負の値（－６４など）であり得るが、極性は、この説明において合理的に無視され得る（例えば、ＧＡＩＮ２＝絶対値（－６４）＝６４）。第２の量子化回路ＡＤＣ２ １１４－２は、増幅された残留電圧を受信し、残留分を表すためのコードＣＯＤＥ２（ｎ）を提供するように構成され得る。１つの例示的な実施形態では、（ＡＤＣ２ １１４－２のパラメータを含むが、これらに限定されない）ＡＤＣ１００の様々なパラメータは、ＣＯＤＥ２（ｎ）の公称値がＣＯＤＥ２（ｎ）＝ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）－ＣＯＤＥ１（ｎ）＋ＯＦＦＳＥＴ２であり得るように選択され得、ここで、ＶＳＣＡＬＥはスケーリング係数であり得、ＯＦＦＳＥＴ２は定数値であり得る。いくつかの実施形態では、ＣＯＤＥ２（ｎ）は、第２のスケーリング係数ＳＣＡＬＥ２をさらに含み得、したがって、ＣＯＤＥ２（ｎ）＝（ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）－ＣＯＤＥ１（ｎ））／ＳＣＡＬＥ２＋ＯＦＦＳＥＴ２であり、ここで、ＳＣＡＬＥ２は、ＧＡＩＮ２の値と第２の量子化回路１１４－２のスケーリング係数とに応答し得る。ゲイン係数ＧＡＩＮ２は、ＣＯＤＥ２（ｎ）を表す各物理的ビットの重み係数に含まれてもよく、または相殺されてもよい。ＣＯＤＥ２の分解能は、負のフィードバックを含む増幅器回路１１８と量子化器回路ＡＤＣ２ １１４－２とに期待（依拠）され得る精度に基づいて選択され得る。ＡＤＣ２ １１４－２は、フラッシュ量子化器、２段階量子化器、ＳＡＲＡＤＣ、ＶＣＯベースの量子化器、パイプラインＡＤＣ、または用途に好適であると見なされ得る任意の他のタイプの量子化器であり得る。小さな回路サイズ、低電力、および高速動作は、ＡＤＣ２ １１４－２の所望の特性であり得る。例示的な実施形態では、ＡＤＣ２ １１４－２は、ＣＤＡＣコンデンサアレイ１０２よりも著しく小さいＣＤＡＣコンデンサアレイを備えるＳＡＲＡＤＣであり得る。例えば、ＳＡＲＡＤＣ２ １１４－２は、１ｐＦ未満の総キャパシタンスを有するＣＤＡＣコンデンサアレイを備え得、ここで、ＣＤＡＣコンデンサアレイ１０２は、１ｐＦよりも大きい総キャパシタンス（４０ｐＦなど）を有し得る。ＣＯＤＥ２の分解能は、（約）１０ビットであり得る。ＣＯＤＥ２は、１０を超える物理的ビットによって表され得、ビット重みは、冗長性を提供するＡＤＣ２の特徴（例えば、ＣＤＡＣコンデンサアレイの公称スケーリング）に基づき得る。例えば、ＣＯＤＥ２は、重み１／１２８、１／２５６、１／５１２、１／１０２４、１／２０４８、１／２０４８、１／４０９６、１／８１９２、１／１６３８４、１／１６３８４、１／３２７６８、１／６５５３６を有する１２の物理的ビットによって表され得る。第１の定量器ＡＤＣ１ １１４－１は、ＣＯＤＥ２（ｎ）の所望の平均値および／または増幅された残留電圧の所望の平均値を設定するために、ＣＯＤＥ１（ｎ）にオフセットを提供するように構成され得る。ＣＯＤＥ２（ｎ）の平均値は、約１／１２８など、可能値範囲の中央付近であり得る。ＣＯＤＥ２の可能値範囲は、単極性であり得る。別の例示的な実施形態では、ＣＯＤＥ２の可能値範囲は、双極性であり得、ＣＯＤＥ２（ｎ）の公称平均値は、約０であり得る。 Any capacitor in the third capacitor segment 102-3 that is not configured to provide negative feedback to the amplifier 118 is configured in a predetermined state (eg connected to the VL) during step 2. Can be done. The output of amplifier 118 can substantially settle to a voltage that may be an amplified residue of the sampled combined values for CODE1. The amplification factor can be a negative value (such as -64), but the polarity can be reasonably ignored in this description (eg GAIN2 = absolute value (-64) = 64). The second quantization circuit ADC2 114-2 may be configured to receive the amplified residual voltage and provide the code CODE2 (n) to represent the residue. In one exemplary embodiment, the various parameters of the ADC 100 (including, but not limited to, the parameters of ADC2 114-2) have a nominal value of CODE2 (n) of CODE2 (n) = VIN (n) /. It can be selected to be VSCALE + DX (n) -CODE1 (n) + OFFSET2, where VSCALE can be a scaling factor and OFFSET2 can be a constant value. In some embodiments, CODE2 (n) may further include a second scaling factor, SCALE2, so that CODE2 (n) = (VIN (n) / VSCALE + DX (n) -CODE1 (n)) / SCALE2 + OFFSET2. There, SCALE2 can respond to the value of GAIN2 and the scaling factor of the second quantization circuit 114-2. The gain factor GAIN2 may be included in or offset by the weighting factor of each physical bit representing CODE2 (n). The resolution of CODE2 can be selected based on the accuracy that can be expected (relied on) by the amplifier circuit 118 and the quantizer circuit ADC2 114-2, which include negative feedback. The ADC2 114-2 is a flash quantizer, a two-stage quantizer, a SARADC, a VCO-based quantizer, a pipeline ADC, or any other type of quantizer that may be considered suitable for the application. possible. Small circuit size, low power, and high speed operation may be the desired characteristics of ADC2 114-2. In an exemplary embodiment, ADC2 114-2 can be a SARADC with a CDAC capacitor array that is significantly smaller than the CDAC capacitor array 102. For example, the SARADC2 114-2 may include a CDAC capacitor array with a total capacitance of less than 1 pF, where the CDAC capacitor array 102 may have a total capacitance greater than 1 pF (such as 40 pF). The resolution of CODE2 can be (about) 10 bits. The CODE2 can be represented by more than 10 physical bits, and the bit weights can be based on the characteristics of the ADC2 that provide redundancy (eg, nominal scaling of the CDAC capacitor array). For example, CODE2 has weights 1/128, 1/256, 1/512, 1/1024, 1/2048, 1/2048, 1/4096, 1/8192, 1/16384, 1/16384, 1/32768, It can be represented by 12 physical bits having 1/65536. The first quantifier ADC1 114-1 is to provide an offset to CODE1 (n) to set the desired mean of CODE2 (n) and / or the desired mean of amplified residual voltage. Can be configured. The average value of CODE2 (n) may be near the center of the possible value range, such as about 1/128. The possible range of CODE2 can be unipolar. In another exemplary embodiment, the possible range of CODE2 can be bipolar and the nominal mean value of CODE2 (n) can be about zero.

ＣＯＤＥ１（ｎ）が１組の所望の特性を有する、例えばＣＯＤＥ１（ｎ）≒ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）＋ＯＦＦＳＥＴ１である場合、ＤＸ（ｎ）が実質的に確率的なプロセスから導出されるとき、ＣＯＤＥ２（ｎ）は、実質的に確率的なプロセスの結果であり得る。例えば、ＤＸ（ｎ）は、制御回路１０１に含まれる実質的にランダムな値を生成する回路によって提供され得る。具体的には、信号として評価される場合、ＣＯＤＥ２（ｎ）は実質的にノイズ様の信号であり得、それは実質的にＶＩＮ（ｎ）と相関しなくてもよい。しかしながら、ＡＤＣ１ １１４－１がアナログ不完全性（例えば、ゲイン誤差）を被る場合、そうすると、ＣＯＤＥ２（ｎ）およびＶＩＮ（ｎ）は、いくぶん相関し得る。特許第｀４４３号（第１２列２０～３６行）の教示は、いくつかの実施形態では、線形性を改善するために、ステップ（ｎ，３）で第２のコンデンサセグメント１０２－２内のコンデンサを制御する任意のビットシーケンスとのＶＩＮ（ｎ）の相関を低減することが目的であり得ることを含む。したがって、Ｍ２（ｎ，３）の任意の個別物理的ビットとのＶＩＮ（ｎ）の相関を含む、ＶＩＮ（ｎ）およびＭ２（ｎ，３）の相関を低減する（理想的には回避する）ことが目的であり得る。特許第｀４４３号の教示は、第１４列２８～４９行に記載されている洗練された目的も含み得る。ＡＤＣ１００の線形性は、ＣＯＤＥ１とＣＯＤＥ２とを、（例えば、特許第｀９０５号の図４のＡＤＣ２００について示されたように、ＣＤＡＣコンデンサアレイの異なるセグメントを介して）アナログドメイン内で組み合わせることによってではなく、ステップ３でデジタル的／数値的に（換言すれば、デジタルドメイン内で）組み合わせることによって改善され得る。 If CODE1 (n) has a set of desired properties, eg CODE1 (n) ≈ VIN (n) / VSCALE + DX (n) + OFFSET1, DX (n) is derived from a substantially stochastic process. When CODE2 (n) can be the result of a substantially stochastic process. For example, DX (n) may be provided by a circuit contained in the control circuit 101 that produces substantially random values. Specifically, when evaluated as a signal, CODE2 (n) can be a substantially noise-like signal, which does not have to be substantially correlated with VIN (n). However, if ADC1 114-1 suffers from analog imperfections (eg, gain error), then CODE2 (n) and VIN (n) may correlate somewhat. The teaching of Patent No. 443 (column 12, rows 20-36), in some embodiments, in step (n, 3) within the second capacitor segment 102-2 to improve linearity. It includes the possibility that the purpose may be to reduce the correlation of VIN (n) with any bit sequence that controls the capacitor. Therefore, the correlation between VIN (n) and M2 (n, 3), including the correlation of VIN (n) with any individual physical bit of M2 (n, 3), is reduced (ideally avoided). Can be the purpose. The teachings of Japanese Patent No. 443 may also include the sophisticated objectives described in column 14, rows 28-49. The linearity of the ADC 100 can be achieved by combining CODE1 and CODE2 within the analog domain (eg, via different segments of the CDAC capacitor array, as shown for ADC200 in FIG. 4 of Japanese Patent No. 905). Instead, it can be improved by combining digitally / numerically (in other words, within the digital domain) in step 3.

ＣＯＤＥ２（ｎ）は、コンデンサアレイ１０２に適用された第１のコードＣＯＤＥ１（ｎ）＝Ｍ１（ｎ，２）＋Ｍ２（ｎ，２）に関する、コンデンサアレイ１０２のノード１０４でサンプリングされたアナログ入力値ＶＩＮ（ｎ）およびディザ値の組み合わせの残留分を表す第２のコードであり得る。 CODE2 (n) is an analog input value VIN sampled at node 104 of the capacitor array 102 with respect to the first code CODE1 (n) = M1 (n, 2) + M2 (n, 2) applied to the capacitor array 102. It can be a second code representing the residue of the combination of (n) and the dither value.

ここで、ステップ３を考える（ＣＯＤＥ１＋ＣＯＤＥ２に関する、サンプリングされた組み合わされた値の残留分を表すためのコードＣＯＤＥ３を導出する）。ＣＯＤＥ１およびＣＯＤＥ２は、デジタル的／数値的に組み合わされ得、組み合わされた値Ｂ＝ＣＯＤＥ１＋ＣＯＤＥ２は、Ｂの第１のセグメントＢ１および第２のセグメントＢ２を介してＣＤＡＣコンデンサアレイ１０２に適用され得る。例えば、制御回路１０１は、ＣＯＤＥ１とコード２とをデジタル的／数値的に組み合わせて組み合わされた値Ｂを生成し、組み合わされた値Ｂを、組み合わされた値Ｂの第１のセグメントＢ１および第２のセグメントＢ２を介してＣＤＡＣコンデンサアレイ１０２に適用し得る。Ｂの第１のセグメントＢ１は、スクランブラ回路１０６－６によってコード化され得る。Ｂの第２のセグメントＢ２は、Ｂ１の最小重み係数（最下位ビットＬＳＢなど）と実質的に同じ幅であり得る可能値範囲を有し得る。Ｂの第２のセグメントＢ２は、冗長性を提供する必要がない場合があり、それは、ＡＤＣ１００の線形性に有益であり得る。 Now consider step 3 (deriving code CODE3 for representing the residuals of the sampled combined values for CODE1 + CODE2). CODE1 and CODE2 can be digitally / numerically combined, and the combined value B = CODE1 + CODE2 can be applied to the CDAC capacitor array 102 via the first segment B1 and the second segment B2 of B. For example, the control circuit 101 digitally / numerically combines the CODE 1 and the code 2 to generate a combined value B, and the combined value B is used as the first segment B1 and the first segment B1 of the combined value B. It can be applied to the CDAC capacitor array 102 via segment B2 of 2. The first segment B1 of B may be encoded by the scrambler circuit 106-6. The second segment B2 of B may have a range of possible values that may be substantially the same width as the least significant bit LSB of B1. The second segment B2 of B may not need to provide redundancy, which may be beneficial to the linearity of the ADC 100.

制御回路１０１は、Ｂ（ｎ，３）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）を計算するように構成され得る。Ｂ（ｎ，３）の第２のセグメントＢ２（ｎ，３）のバイナリ加重表現は、Ｂ（ｎ，３）のバイナリ加重表現から１群のビットを選択することによって、曖昧さなく導出され得る。しかしながら、Ｂ１（ｎ、３）をコード化するための物理的フォーマットがある程度の冗長性を提供し得るので、Ｂ１（ｎ、３）＝Ｂ（ｎ、３）－Ｂ２（ｎ、３）の数値を複数の方法でコード化することが可能であり得る。スクランブラ回路１０６－６の特性は、別の実施形態では、Ｂ１の特定のタイプのコード化が好適であり得るかどうかを判定し得る。１つの実施形態では、スクランブラ回路１０６－６がＢ１から温度計コードを導出するように構成されている場合、Ｂ１のすべてのタイプのコード化は等価であり得、例えば米国特許第６，３４８，８８４号を参照されたい。特許第｀４４３号の第２２列は、Ｂ１がいくぶん任意にコード化され得るものを含め、スクランブラ回路１０６－６のいくつかの選択肢を説明している。スクランブラ回路１０６－６は、回転スクランブラ、バタフライスクランブラ、ツリースクランブラ、またはＰＨＯＳＩＴＡには知られた任意の他のタイプのスクランブラを含み得る。いくつかの実施形態では、スクランブラ回路１０６－６は、コード化機能を実装し得、スクランブラ回路１０６－６のいくつかの入力端子は、スクランブラ回路１０６－６のいくつかの出力端子とは異なり得る。Ｂ２（ｎ，３）の非冗長（例えば、バイナリ加重）コード化は、Ｍ２（ｎ，３）のすべての物理的ビットに対して比較的良好な、特許第｀４４３号（第１３列１０～１５行）に記載されているような近似を行うのに有益であり得る。これは、ＡＤＣ１００の線形性を改善するのに有益であり得る。図２は、Ｂ１の値が、ステップ２の値Ｂ１（ｎ，２）からステップ３の別の値Ｂ１（ｎ，３）に変化し得ることを示す。したがって、スクランブラ回路１０６－６によって提供されたコードＭ１は、ステップ２の値Ｍ１（ｎ，２）からステップ３の別の値Ｍ１（ｎ，３）に変化し得る。いくつかの変換サイクルでは、コードは、（例えば、ｎ、Ｂ１（ｎ，２）＝Ｂ１（ｎ，３）のいくつかの値について）ステップ２からステップ３に変化しない場合がある。１つの実施形態では、ＣＯＤＥ２（ｎ）の可能値範囲は、単極性であり得、かつ／または値Ｂ１（ｎ、３）－Ｂ１（ｎ、２）の変化は、最大で１ビットのＭ１変化値に対応し得る。これは、ＣＤＡＣコンデンサ１０２－１のスイッチングおよび基準回路１０７の負荷を低減するのに有益であり得る。 The control circuit 101 may be configured to calculate B (n, 3) = CODE1 (n) + CODE2 (n). The binary weighted representation of the second segment B2 (n, 3) of B (n, 3) can be unambiguously derived by selecting a group of bits from the binary weighted representation of B (n, 3). .. However, since the physical format for encoding B1 (n, 3) can provide some redundancy, the numerical value of B1 (n, 3) = B (n, 3) -B2 (n, 3). Can be coded in multiple ways. The characteristics of the scrambler circuit 106-6 may, in another embodiment, determine if a particular type of coding of B1 may be suitable. In one embodiment, if the scrambler circuit 106-6 is configured to derive the thermometer code from B1, all types of coding in B1 may be equivalent, eg, US Pat. No. 6,348. , 884. Column 22 of Japanese Patent No. 443 describes several options for scrambler circuits 106-6, including those in which B1 can be coded somewhat arbitrarily. The scrambler circuit 106-6 may include a rotary scrambler, a butterfly scrambler, a tree scrambler, or any other type of scrambler known to PHOSITA. In some embodiments, the scrambler circuit 106-6 may implement a coding function and some input terminals of the scrambler circuit 106-6 may be with some output terminals of the scrambler circuit 106-6. Can be different. Non-redundant (eg, binary weighted) coding of B2 (n, 3) is relatively good for all physical bits of M2 (n, 3), patent ｀ 443 (13 columns 10- It may be useful to make an approximation as described in line 15). This can be beneficial in improving the linearity of the ADC 100. FIG. 2 shows that the value of B1 can change from the value B1 (n, 2) in step 2 to another value B1 (n, 3) in step 3. Therefore, the code M1 provided by the scrambler circuit 106-6 can change from the value M1 (n, 2) in step 2 to another value M1 (n, 3) in step 3. In some conversion cycles, the code may not change from step 2 to step 3 (eg, for some values of n, B1 (n, 2) = B1 (n, 3)). In one embodiment, the possible range of CODE2 (n) can be unipolar and / or changes in values B1 (n, 3) -B1 (n, 2) can be up to 1 bit of M1 changes. Can correspond to a value. This can be beneficial for switching the CDAC capacitor 102-1 and reducing the load on the reference circuit 107.

ステップ３でＣＤＡＣに適用されるＢ（ｎ，３）に関する、ＣＤＡＣコンデンサアレイ１０２でサンプリングされた組み合わされた値の残留分は、比較的小さく、ＶＩＮ（ｎ）と実質的に相関しなくてもよい。例示的な実施形態では、（ＡＤＣ２ １１４－２のパラメータを含むが、これらに限定されない）ＡＤＣ１００の様々なパラメータは、残留分を表すＣＯＤＥ３（ｎ）の公称値がＣＯＤＥ３（ｎ）＝ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）－Ｂ（ｎ，３）＋ＯＦＦＳＥＴ３であるように選択され得、ここで、ＶＳＣＡＬＥはスケーリング係数であり得、ＯＦＦＳＥＴ３は定数値であり得る。式は、Ｂ（ｎ，３）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）のとき、ＣＯＤＥ１（ｎ）に含まれる誤差（例えば、ＡＤＣ１ １１４－１によってサンプリングされた値の不整合）が、ＣＯＤＥ２（ｎ）によって補償され得ることを反映する。 The residue of the combined values sampled in the CDAC capacitor array 102 for B (n, 3) applied to the CDAC in step 3 is relatively small and does not substantially correlate with VIN (n). good. In an exemplary embodiment, the various parameters of the ADC 100 (including, but not limited to, the parameters of the ADC 2 114-2) have a nominal value of CODE3 (n) representing the residue of CODE3 (n) = VIN (n). ) / VSCALE + DX (n) -B (n, 3) + OFFSET3, where VSCALE can be a scaling factor and OFFSET3 can be a constant value. In the equation, when B (n, 3) = CODE1 (n) + CODE2 (n), the error included in CODE1 (n) (for example, the inconsistency of the values sampled by ADC1 114-1) is CODE2 (n). ) Reflects that it can be compensated.

ＣＯＤＥ１（ｎ）＝Ｍ１（ｎ，２）＋Ｍ２（ｎ，２）をＣＯＤＥ２（ｎ）と組み合わせて、組み合わされたコードＢ（ｎ，３）＝Ｍ１（ｎ，３）＋Ｍ２（ｎ，３）を導出し得る。組み合わされたコードの第１のセグメントＭ１（ｎ，３）は、コンデンサアレイ１０２の第１のセグメント１０２－１に適用され得る。組み合わされたコードの第２のセグメントＭ２（ｎ，３）は、コンデンサアレイ１０２の第２のセグメント１０２－２に適用され得る。セグメントＭ１（ｎ、３）およびＭ２（ｎ、３）の両方は、第２のコードＣＯＤＥ２（ｎ）に応答し得る。 CODE1 (n) = M1 (n, 2) + M2 (n, 2) is combined with CODE2 (n), and the combined code B (n, 3) = M1 (n, 3) + M2 (n, 3) is obtained. Can be derived. The first segment M1 (n, 3) of the combined code may be applied to the first segment 102-1 of the capacitor array 102. The second segment M2 (n, 3) of the combined code may be applied to the second segment 102-2 of the capacitor array 102. Both segments M1 (n, 3) and M2 (n, 3) can respond to the second code CODE2 (n).

ＣＯＤＥ１（ｎ）を導出するためのステップ１におけるＡＤＣ１００の動作は、ステップ２およびステップ３の間の動作よりも比較的重要ではない場合がある。ＣＯＤＥ２（ｎ）を導出するためのステップ２におけるＡＤＣ１００の動作は、ステップ３でＣＯＤＥ３（ｎ）によって表されるべき残留分の特性を実質的に決定し得る。残留分は、ＶＩＮ（ｎ）と実質的に相関しない場合があり、ＣＯＤＥ３（ｎ）に含まれる誤差は、ＡＤＣ１００の線形性にとって比較的重要ではない場合がある。ＣＯＤＥ３（ｎ）を導出するためのステップ３におけるＡＤＣ１００の動作は、ＡＤＣ１００のノイズおよびオフセット仕様に影響を及ぼし得る。 The operation of the ADC 100 in step 1 for deriving CODE1 (n) may be relatively less important than the operation between steps 2 and 3. The operation of the ADC 100 in step 2 for deriving CODE2 (n) can substantially determine the properties of the residue to be represented by CODE3 (n) in step 3. The residue may not correlate substantially with VIN (n) and the error contained in CODE3 (n) may not be relatively important for the linearity of the ADC 100. The operation of the ADC 100 in step 3 for deriving the CODE 3 (n) can affect the noise and offset specifications of the ADC 100.

ステップ３では、増幅器回路１１８は、第３のコンデンサセグメント１０２－３によって提供される負のフィードバック付きで構成され得る。ゲイン係数ＧＡＩＮ３は、ＣＯＤＥ３（ｎ）によって表されるべき残留分の期待される最悪の場合の（最大の）大きさに部分的に基づいて選択され得る。いくつかの実施形態では、ゲイン係数ＧＡＩＮ３は、少なくとも２５０の絶対値を有し得る。例示的な実施形態では、Ｂ（ｎ，３）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）の分解能は、（約）１６ビットであり得、コンデンサ１０２－３は、増幅器回路１１８がゲイン係数ＧＡＩＮ３＝２０４８を提供するように構成され得る。 In step 3, the amplifier circuit 118 may be configured with the negative feedback provided by the third capacitor segment 102-3. The gain factor GAIN3 can be selected in part based on the expected worst-case (maximum) magnitude of the residue to be represented by CODE3 (n). In some embodiments, the gain factor GAIN3 can have an absolute value of at least 250. In an exemplary embodiment, the resolution of B (n, 3) = CODE1 (n) + CODE2 (n) can be (about) 16 bits, and the capacitor 102-3 has the amplifier circuit 118 gain coefficient 2048 = 2048. Can be configured to provide.

増幅回路１１８の出力は、Ｂ（ｎ，３）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）に関する、サンプリングされた組み合わされた値の増幅された残留分であり得る電圧に実質的に落ち着き得る。第２の量子化回路ＡＤＣ２ １１４－２は、増幅された残留電圧をサンプリングするように、かつ残留分を表すコードＣＯＤＥ３（ｎ）を提供するように構成され得る。ゲイン係数ＧＡＩＮ３は、ＣＯＤＥ３（ｎ）を表す各物理的ビットの重みに含まれてもよく、または相殺されてもよい。ＣＯＤＥ３（ｎ）の分解能は、（約）１０ビットであり得るＣＯＤＥ２（ｎ）の分解能に等しくあり得る。ＣＯＤＥ３（ｎ）は、１０を超える物理的ビットによって表され得、ビット重みは、冗長性（例えば、ＣＤＡＣコンデンサアレイの公称スケーリング）を提供するＡＤＣ２ １１４－２の特徴に基づき得る。例えば、ＣＯＤＥ３は、重み１／４０９６、１／８１９２、１／１６３８４、１／３２７６８、１／６５５３６、１／６５５３６、１／１３１０７２、１／２６２１４４、１／５２４２８８、１／５２４２８８、１／１０４８５７６、１／２０９７１５２を有する１２の物理的ビットによって表され得る。 The output of the amplifier circuit 118 can substantially settle to a voltage that may be an amplified residue of the sampled combined values for B (n, 3) = CODE1 (n) + CODE2 (n). The second quantization circuit ADC2 114-2 may be configured to sample the amplified residual voltage and to provide the code CODE3 (n) representing the residue. The gain coefficient GAIN3 may be included in or offset by the weight of each physical bit representing CODE3 (n). The resolution of CODE3 (n) can be equal to the resolution of CODE2 (n), which can be (about) 10 bits. CODE3 (n) can be represented by more than 10 physical bits, and the bit weights can be based on the characteristics of ADC2 114-2 that provide redundancy (eg, nominal scaling of the CDAC capacitor array). For example, CODE3 has weights of 1/4096, 1/8912, 1/16384, 1/32768, 1/65536, 1/65536, 1/131072, 1/262144, 1 / 524288, 1 / 524288, 1/1847576, It can be represented by 12 physical bits with 1/2097152.

ＣＯＤＥ３（ｎ）は、コンデンサアレイ１０２に適用された組み合わされたコードＢ（ｎ，３）＝Ｍ１（ｎ，３）＋Ｍ２（ｎ，３）に関する、コンデンサアレイ１０２のノード１０４でサンプリングされたアナログ入力値ＶＩＮ（ｎ）とディザ値との組み合わせの残留分を表す第３のコードであり得る。 CODE3 (n) is an analog input sampled at node 104 of the capacitor array 102 with respect to the combined code B (n, 3) = M1 (n, 3) + M2 (n, 3) applied to the capacitor array 102. It can be a third code representing the residue of the combination of the value VIN (n) and the dither value.

例示的な実施形態では、ＡＤＣ１００の様々なパラメータは、ＤＯＵＴ（ｎ）の公称値が（ＶＩＮ（ｎ）／ＶＳＣＡＬＥ）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）＋ＣＯＤＥ３（ｎ）－ＤＸ（ｎ）であり得るように選択され得る。値ＤＯＵＴ（ｎ）の分解能は、（約）２１ビットであり得る。分解能は、ＧＡＩＮ３が（例えば、２０４８から１０２４に）相対的に低減される場合、別の実施形態では、相対的に低くてもよい（例えば、２０ビット）。大きなゲイン係数ＧＡＩＮ３は、ＣＯＤＥ３（ｎ）を介してＡＤＣ２ １１４－２からのノイズ寄与を抑制するのに有益であり得る。ＡＤＣ２ １１４－２の分解能（ＣＯＤＥ２および／またはＣＯＤＥ３の分解能など）とゲイン係数ＧＡＩＮ３とは、ＡＤＣ１００の目標ノイズ仕様に基づいて選択され得る。ノイズレベルおよび／またはＡＤＣ２の分解能がＡＤＣ１００のノイズ仕様に比較的少ない影響を与えるように、ＡＤＣ１００のパラメータを選択することは有利であり得る。 In an exemplary embodiment, the various parameters of the ADC 100 are such that the nominal value of DOUT (n) is (VIN (n) / VSCALE) = CODE1 (n) + CODE2 (n) + CODE3 (n) -DX (n). Can be selected to obtain. The resolution of the value DOUT (n) can be (about) 21 bits. The resolution may be relatively low (eg, 20 bits) in another embodiment if GAIN3 is relatively reduced (eg, from 2048 to 1024). The large gain factor GAIN3 can be useful in suppressing noise contributions from ADC2 114-2 via CODE3 (n). The resolution of ADC2 114-2 (such as the resolution of CODE2 and / or CODE3) and the gain factor GAIN3 can be selected based on the target noise specifications of ADC100. It may be advantageous to select the parameters of the ADC 100 so that the noise level and / or the resolution of the ADC 2 has a relatively small effect on the noise specifications of the ADC 100.

ステップ３で増幅器１１８に負のフィードバックを提供するように構成されていない第３のコンデンサセグメント１０２－３内の任意のコンデンサは、所定の状態で構成され得る（例えば、ＶＬに接続され得る）。 Any capacitor in the third capacitor segment 102-3 that is not configured to provide negative feedback to the amplifier 118 in step 3 may be configured in a predetermined state (eg, connected to a VL).

ＰＨＯＳＩＴＡは、増幅器１１８が、ＡＤＣ１００のオフセット仕様を改善するための自動ゼロ化回路（図示せず）および／または他の回路および方法を含み得ることを認識するであろう。 PHOSITA will recognize that the amplifier 118 may include an automatic zeroing circuit (not shown) and / or other circuits and methods to improve the offset specification of the ADC 100.

ＰＨＯＳＩＴＡはさらに、いったんＡＤＣ２が、ＣＯＤＥ３（ｎ）を導出するために必要な増幅された残留電圧をサンプリングすると、増幅器１１８が低電力モードになり得る（例えば、それがオフにされ得る）ことを認識するであろう。 PHOSITA further recognizes that once ADC2 samples the amplified residual voltage required to derive CODE3 (n), the amplifier 118 can be in low power mode (eg, it can be turned off). Will do.

ＰＨＯＳＩＴＡはさらに、ＡＤＣ２ １１４－２が、ステップ２で第１の分解能のＣＯＤＥ２（８ビットなど）を提供し、ステップ３で第２の分解能のＣＯＤＥ３（１０ビットなど）を提供するように構成され得ることを認識するであろう。代替的に、第３の量子化器回路ＡＤＣ３（図示せず）が設けられ、ステップ３でＣＯＤＥ３を提供するように構成され得、ＡＤＣ２ １１４－２が、ステップ２でＣＯＤＥ２を提供するように（かつ、ステップ３では不活性であるように）構成され得る。別の実施形態では、単一の量子化回路が、ステップ１でＡＤＣ１ １１４－１として動作するように構成され得、かつそれが、ステップ２およびステップ３でＡＤＣ２ １１４－２として動作するようにさらに構成され得る。 PHOSITA may further be configured such that ADC2 114-2 provides first resolution CODE2 (such as 8 bits) in step 2 and second resolution CODE3 (such as 10 bits) in step 3. You will recognize that. Alternatively, a third quantizer circuit ADC3 (not shown) may be provided and configured to provide CODE3 in step 3, so that ADC2 114-2 provides CODE2 in step 2 (not shown). And it can be configured (so that it is inactive in step 3). In another embodiment, a single quantization circuit can be configured to operate as ADC1 114-1 in step 1, and further to operate as ADC2 114-2 in step 2 and step 3. Can be configured.

ここで、ステップ４を考える（ステップ０、１、２、３からのコードを任意選択的な不整合情報と組み合わせることによってアナログ入力値ＶＩＮ（ｎ）を表すためのコードＤＯＵＴを導出する）。不整合情報は、コンデンサ比の潜在的な不整合および／または他のアナログ不完全性を表す複数のコードを含み得る。例示的な実施形態では、制御回路１０１は、ＤＯＵＴ（ｎ）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）＋ＣＯＤＥ３（ｎ）－ＤＸ（ｎ）を計算するように構成され得る。ＣＤＡＣコンデンサアレイ１０２のコンデンサ比の潜在的な不整合は考慮されていない場合があり、コンデンサ１０２の不整合は、ＤＯＵＴ（ｎ）においてノイズ様誤差（不整合誘発ノイズ）を誘発し得る。ＡＤＣ１００の線形性は、ＣＤＡＣコンデンサアレイ１０２の潜在的な不整合によって実質的に影響を受けない場合がある。ＤＯＵＴを計算するときに不整合情報を含める理由は、不整合誘発ノイズを（例えば、熱ノイズによって特徴付けられるレベル未満に）低減することにより、信号対雑音比（ＳＮＲ）を改善するためであり得る。 Here, consider step 4 (the code DOUT for expressing the analog input value VIN (n) is derived by combining the codes from steps 0, 1, 2, and 3 with the optional inconsistency information). The mismatch information may contain multiple codes that represent potential mismatches in capacitor ratios and / or other analog imperfections. In an exemplary embodiment, the control circuit 101 may be configured to calculate DOUT (n) = CODE1 (n) + CODE2 (n) + CODE3 (n) -DX (n). Potential mismatches in the capacitor ratios of the CDAC capacitor array 102 may not be considered, and mismatches in the capacitors 102 can induce noise-like errors (mismatch-induced noise) at DOUT (n). The linearity of the ADC 100 may be substantially unaffected by potential inconsistencies in the CDAC capacitor array 102. The reason for including the mismatch information when calculating the DOUT is to improve the signal-to-noise ratio (SNR) by reducing the mismatch-induced noise (eg, below the level characterized by thermal noise). obtain.

スクランブラ回路１０６－６およびディザコードＤＸ（ｎ）は、特許第｀４４３号の、特に特許第｀４４３号の図１０ｂのスクランブラ回路２０６－６に関してさらに説明されているように、いかなる不整合誘発ノイズのパワースペクトル密度も実質的に均一であり得るように提供および構成され得る。具体的には、例示的な実施形態では、スクランブラ回路１０６－６は、特許第｀４４３号の第１１列５４～６２行に要約されているように実装され得る。例えば、スクランブラ回路１０６－６は、第１のコンデンサセグメント１０２－１の不整合によって誘発された誤差を、実質的にホワイトノイズ様の誤差信号に公称上ランダム化し得るゼロ次不整合整形エンコーダとして実装され得る。ディザコードＤＸ（ｎ）は、Ｎ２個の実質的に独立したコイントスビットシーケンスとして制御回路１０１によって提供され得る（第１２列４９～５７行を含む特許第｀４４３号）。制御回路１０１は、ＤＸ（ｎ）を導出するための擬似乱数発生器を備えてもよく、または、相対的により多い／より良好なランダムであるビットシーケンス（例えば、繰り返しのない実質的にランダムなシーケンス）を提供するための（特許第｀４４３号に匹敵する）他の回路を備えてもよい。真にランダムなビットシーケンスを使用し得るが、この教示の目的を達成するには、真にランダムなディザは必要ではない場合がある。ＤＸ（ｎ）が少なくともランダム様であれば十分であり得、これは、擬似乱数発生器によって満たされ得る比較的低い標準である。例えば、ディザコードＤＸ（ｎ）は、複数の擬似ランダムビットを含み得、複数の擬似ランダムビットは、線形フィードバックシフトレジスタ（ＬＦＳＲ）発生器またはセルラオートマトンに基づくものなどの擬似乱数発生器によって生成され得る。繰り返しのない実質的にランダムなシーケンスが、いくつかの実施形態には好ましくあり得る。 The scrambler circuit 106-6 and the dither code DX (n) have any inconsistencies as further described in reference to the scrambler circuit 206-6 of FIG. 10b of Japanese Patent No. 443, in particular patent No. 443. The power spectral density of the induced noise may also be provided and configured to be substantially uniform. Specifically, in an exemplary embodiment, the scrambler circuit 106-6 may be implemented as summarized in Japanese Patent No. 443, column 11, rows 54-62. For example, the scrambler circuit 106-6 is as a zero-order mismatch shaping encoder capable of nominally randomizing the error induced by the mismatch of the first capacitor segment 102-1 into a substantially white noise-like error signal. Can be implemented. The dither code DX (n) can be provided by the control circuit 101 as a substantially independent coin toss bit sequence of N2 (Patent No. 443 including columns 49-57). The control circuit 101 may include a pseudo-random number generator for deriving DX (n), or a bit sequence that is relatively more / better random (eg, substantially random without repetition). Other circuits (comparable to Japanese Patent No. 443) for providing (sequence) may be provided. A truly random bit sequence may be used, but a truly random dither may not be needed to achieve the purpose of this teaching. It may be sufficient if DX (n) is at least random-like, which is a relatively low standard that can be met by a pseudo-random number generator. For example, the dither code DX (n) may include a plurality of pseudo-random bits, the plurality of pseudo-random bits being generated by a linear feedback shift register (LFSR) generator or a pseudo-random number generator such as one based on a cellular automaton. obtain. Substantially random sequences without repetition may be preferred for some embodiments.

特許第｀４４３号は、別の実施形態において、スクランブラ回路１０６－６として設けられ得るスクランブラ回路をさらに教示している。特に、特許第｀４４３号は、いかなる不整合誘発ノイズのパワースペクトル密度も実質的に不均一であり得る／整形され得るように、スクランブラ回路２０６－６（特許第｀４４３号の図７）およびディザコードＤＸ（ｎ）が提供され得ることを教示している（特許第｀４４３号の図１０ｃ）。具体的には、スクランブラ回路２０６－６（特許第｀４４３号の図７）は、一次以上の不整合整形エンコーダであり得る。（特許第｀４４３号の第１１列６２行以降）さらに、先の特許開示で出願人によって記載されているように、コンデンサ１０２－２の不整合によって誘発される誤差の一次以上の整形（調節）を達成するために、ディザコードＤＸ（ｎ）は、入力ＤＸ（ｎ－１）として、Ｂ２（ｎ－１，３）と、任意選択的に、不整合誘発誤差に埋め込まれ得る潜在的なパターン（例えば、アイドルトーン）を低減するための１つ以上の実質的にランダムなビットとを受信する状態マシンによって導出され得る。状態マシンは、コンデンサ１０２－２を駆動するＭ２の各個別ビットのスペクトル特性を効果的に調節するように構成され得る。 Patent No. 443 further teaches, in another embodiment, a scrambler circuit that may be provided as a scrambler circuit 106-6. In particular, Patent No. 443 allows the scrambler circuit 206-6 (FIG. 7 of Patent No. 443) so that the power spectral density of any mismatch-induced noise can be substantially non-uniform / shaped. And the dither code DX (n) can be provided (FIG. 10c of Japanese Patent No. 443). Specifically, the scrambler circuit 206-6 (FIG. 7 of Japanese Patent No. 443) can be a first-order or higher inconsistent shaping encoder. (Post-11, column 62 of Patent No. 443) Further, as described by the applicant in the previous patent disclosure, the first-order or higher shaping (adjustment) of the error induced by the inconsistency of the capacitor 102-2. ), The dither code DX (n) can optionally be embedded in the mismatch induction error with B2 (n-1,3) as the input DX (n-1). It can be derived by a state machine that receives one or more substantially random bits to reduce the pattern (eg, idle tone). The state machine can be configured to effectively adjust the spectral characteristics of each individual bit of M2 driving the capacitor 102-2.

一実施形態では、不整合情報（例えば、コンデンサ比の潜在的な不整合および／または他のアナログ不完全性を表すコード）が制御回路１０１に提供され得、制御回路１０１は、ＤＯＵＴ（ｎ）を導出するときに不整合情報を含むように構成され得る。不整合情報は、製造プロセスの一部として、例えば半導体回路の試験の一部として導出され得る。代替的に、不整合情報は、（例えば、電源投入、アイドル期間、もしくは中断の間の）前景較正によるかまたは（例えば、統計的方法を使用しての）バックグラウンド較正によるかのいずれかで、ＡＤＣ１００の通常動作中に現場で導出され得る。Ｙａｎｇの米国特許第７，７０５，７６５号は、ＣＤＡＣの重み付け係数がどのように測定され得るか、および測定された重み付け係数を表すデジタルコードがどのように記憶され、Ａ／Ｄ変換動作からのデジタルコードと組み合わされて、アナログ信号値を表すコード化された数値を導出し得るかを記載している。米国特許第７，７０５，７６５号は、参照により本明細書に組み込まれる。 In one embodiment, inconsistency information (eg, a code representing a potential inconsistency in capacitor ratio and / or other analog incompleteness) may be provided to the control circuit 101, where the control circuit 101 is DOUT (n). Can be configured to include inconsistent information when deriving. Mismatch information can be derived as part of the manufacturing process, for example as part of testing a semiconductor circuit. Alternatively, the inconsistency information is either by foreground calibration (eg, during power-on, idle period, or interruption) or by background calibration (eg, using statistical methods). , Can be derived in the field during normal operation of the ADC 100. Yang's US Pat. No. 7,705,765 describes how the weighting factor of CDAC can be measured and how the digital code representing the measured weighting factor is stored and from the A / D conversion operation. It describes whether a coded number representing an analog signal value can be derived in combination with a digital code. US Pat. No. 7,705,765 is incorporated herein by reference.

公称値ＤＯＵＴ（ｎ）＝Ｍ１（ｎ，３）＋［Ｍ２（ｎ，３）－ＤＸ（ｎ）］＋ＣＯＤＥ３（ｎ）は、第３のコードＣＯＤＥ３（ｎ）と、組み合わされたコードＭ（ｎ，３）＝Ｍ１（ｎ，３）＋Ｍ２（ｎ，３）と、ステップ０でサンプリングされたディザ値を表すディザコードＤＸ（ｎ）との組み合わせであり得る。 The nominal value DOUT (n) = M1 (n, 3) + [M2 (n, 3) -DX (n)] + CODE3 (n) is a combination of the third code CODE3 (n) and the code M (n). , 3) = M1 (n, 3) + M2 (n, 3) can be a combination of dither code DX (n) representing the dither value sampled in step 0.

不整合情報は、公称重み係数の潜在的な偏差を考慮するために、ＤＯＵＴ（ｎ）の計算に含まれ得、（不整合情報に基づいて補正された）推定重み係数が、特許第｀４４３号（特に、第８列１６～２９行）に記載されているように、ＤＯＵＴ（ｎ）の計算において各個別ビットに適用され得る。計算は、ＣＤＡＣの取得状態（ステップ０、ディザコードＤＸ（ｎ））と、ＣＤＡＣの評価状態（ステップ３、コードＭ１（ｎ、３）、Ｍ２（ｎ、３）およびＣＯＤＥ３（ｎ））と、に基づき得る。特許第｀４４３号のビットｙ１、ｙ２、ｙ３、ｙ４は、Ｍ１（ｎ、３）を表すビットであり得、特許第｀４４３号のビットｙ５、ｙ６、ｙ７、ｙ８、ｙ９、ｙ１０は、Ｍ２（ｎ，３）を表すビットであり得、特許第｀４４３号のビットｘ５、ｘ６、ｘ７、ｘ８、ｘ９、ｘ１０は、ＤＸ（ｎ）を表すビットであり得ることに留意されたい。さらに、特許第｀４４３号の第８列２４～２６行からのＤＯＵＴ＝ｙ１＊ｗ（Ｔ１）＋ｙ２＊ｗ（Ｔ２）＋ｙ３＊ｗ（Ｔ３）＋ｙ４＊ｗ（Ｔ４）＋（ｙ５－ｘ５）＊ｗ（Ｔ５）＋（ｙ６－ｘ６）＊ｗ（Ｔ６）＋（ｙ７－ｘ７）＊ｗ（Ｔ７）＋（ｙ８－ｘ８）＊ｗ（Ｔ８）＋（ｙ９－ｘ９）＊ｗ（Ｔ９）＋（ｙ１０－ｘ１０）＊ｗ（Ｔ１０）は、Ｍ１（ｎ，３）の各ビットの推定重みｗ（Ｔ１），ｗ（Ｔ２），ｗ（Ｔ３），ｗ（Ｔ４）と、Ｍ２（ｎ，３）の各ビットの推定重みｗ（Ｔ５），ｗ（Ｔ６），ｗ（Ｔ７），ｗ（Ｔ８），ｗ（Ｔ９），ｗ（Ｔ１０）と、ＤＸ（ｎ）と、に対応するＤＯＵＴ（ｎ）＝Ｍ１（ｎ，３）＋［Ｍ２（ｎ，３）－ＤＸ（ｎ）］＋ＣＯＤＥ３（ｎ）のビット単位計算であり得、ここで、各ビットは、公称重み係数に加えて、不整合情報に基づいた調整／補正であり得る推定（補正）重み係数を割り当てられていることに留意されたい。 The inconsistency information may be included in the calculation of DOUT (n) to take into account the potential deviation of the nominal weighting factor, and the estimated weighting factor (corrected based on the inconsistency information) is patented in No. 443. It may be applied to each individual bit in the calculation of DOUT (n) as described in No. 8 (column 8, rows 16-29). The calculation is performed on the acquisition state of CDAC (step 0, dither code DX (n)) and the evaluation state of CDAC (step 3, code M1 (n, 3), M2 (n, 3) and CODE3 (n)). Obtained based on. Bits y1, y2, y3, y4 of Patent No. 443 may be bits representing M1 (n3), and bits y5, y6, y7, y8, y9, y10 of Patent No. 443 may be M2. Note that it can be a bit representing (n, 3), and the bits x5, x6, x7, x8, x9, x10 of Japanese Patent No. 443 can be a bit representing DX (n). Further, DOUT = y1 * w (T1) + y2 * w (T2) + y3 * w (T3) + y4 * w (T4) + (y5-x5) * from column 8, rows 24 to 26 of Patent No. 443. w (T5) + (y6-x6) * w (T6) + (y7-x7) * w (T7) + (y8-x8) * w (T8) + (y9-x9) * w (T9) + ( y10-x10) * w (T10) is the estimated weights w (T1), w (T2), w (T3), w (T4) and M2 (n, 3) of each bit of M1 (n, 3). DOUT (n) corresponding to the estimated weights w (T5), w (T6), w (T7), w (T8), w (T9), w (T10), and DX (n) of each bit of = M1 (n, 3) + [M2 (n, 3) -DX (n)] + CODE3 (n) bit unit calculation, where each bit is inconsistent information in addition to the nominal weighting factor. Note that it is assigned an estimated (correction) weighting factor that can be an adjustment / correction based on.

コードＭ１（ｎ，３）の公称加重値Ｍ１（ｎ，３）は、公称重み（例えば、特許第｀４４３号の図２のＣＤＡＣ２０１の第１のセグメント２０１－１の各ビットに対する１／４）をコード内の各ビットに適用することによって計算され得る。コードＭ１（ｎ，３）の推定加重値ＥＷ＿Ｍ１（ｎ，３）は、推定重みをコード内の各ビットに適用することによって計算され得る。公称では、ＥＷ＿Ｍ１（ｎ，３）＝Ｍ１（ｎ，３）である。例えば、ビット［ｙ１、ｙ２、ｙ３、ｙ４］によって表されるＭ１（ｎ、３）の公称加重値は、Ｍ１（ｎ、３）＝ｙ１／４＋ｙ２／４＋ｙ３／４＋ｙ４／４であり得、Ｍ１（ｎ、３）の推定加重値は、ＥＷ＿Ｍ１（ｎ、３）＝ｙ１＊ｗ（Ｔ１）＋ｙ２＊ｗ（Ｔ２）＋ｙ３＊ｗ（Ｔ３）＋ｙ４＊ｗ（Ｔ４）であり得、ここで、ｗ（Ｔ１）、ｗ（Ｔ２）、ｗ（Ｔ３）、ｗ（Ｔ４）は、各ビットの重みの推定値であり得る。したがって、（特許第｀４４３号の第８列２４～２６行からの）ＤＯＵＴの表現は、公称計算ＤＯＵＴ（ｎ）＝Ｍ１（ｎ、３）＋［Ｍ２（ｎ、３）－ＤＸ（ｎ）］＋ＣＯＤＥ３（ｎ）の推定加重評価であり得、ここで、ｗ（Ｔ１）、ｗ（Ｔ２）、ｗ（Ｔ３）、ｗ（Ｔ４）、ｗ（Ｔ５）、ｗ（Ｔ６）、ｗ（Ｔ７）、ｗ（Ｔ８）、ｗ（Ｔ９）、ｗ（Ｔ１０）は、特許第｀４４３号の図２のＣＤＡＣ２０１に適用される各ビットの重みの推定値であり得る。換言すれば、（特許第｀４４３号の第８列２４～２６行からの）ＤＯＵＴの表現は、代替的に、ＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋［ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）］として表現され得る。この段落で言及されるように、Ｔ＊は、ＣＤＡＣコンデンサアレイ１０２内のコンデンサの入力端子を指し得、＊は、各コンデンサに割り当てられた番号（指標）を表し、番号は各コンデンサに固有である。ｗ（Ｔ＊）は、端子Ｔ＊に適用されるコード内のビットに適用される重み（例えば、推定重み）であり得る。例えば、ｙ＊は、Ｍ１（ｎ，３）のビットを表し得、ここで、＊は、Ｍ１（ｎ，３）内のビット位置を示す番号（指標）である。 The nominal weighted value M1 (n, 3) of the code M1 (n, 3) is the nominal weight (eg, 1/4 for each bit of the first segment 211-1 of CDAC 201 of FIG. 2 of Japanese Patent No. 443). Can be calculated by applying to each bit in the code. The estimated weighted value EW_M1 (n, 3) of the code M1 (n, 3) can be calculated by applying the estimated weight to each bit in the code. Nominally, EW_M1 (n, 3) = M1 (n, 3). For example, the nominal weighted value of M1 (n, 3) represented by the bits [y1, y2, y3, y4] can be M1 (n, 3) = y1 / 4 + y2 / 4 + y3 / 4 + y4 / 4 and M1 ( The estimated weighted value of n, 3) can be EW_M1 (n, 3) = y1 * w (T1) + y2 * w (T2) + y3 * w (T3) + y4 * w (T4), where w ( T1), w (T2), w (T3), w (T4) can be estimates of the weight of each bit. Therefore, the representation of DOUT (from column 8, rows 24 to 26 of Patent No. 443) is nominally calculated DOUT (n) = M1 (n, 3) + [M2 (n, 3) -DX (n). ] + CODE3 (n) can be an estimated weighted evaluation, where w (T1), w (T2), w (T3), w (T4), w (T5), w (T6), w (T7). , W (T8), w (T9), w (T10) can be estimates of the weight of each bit applied to CDAC201 of FIG. 2 of Japanese Patent No. 443. In other words, the representation of DOUT (from column 8, rows 24-26 of Patent No. 443) is instead DOUT (n) = EW_M1 (n, 3) + [EW_M2 (n, 3)-. EW_DX (n)] can be expressed. As mentioned in this paragraph, T * may refer to the input terminal of the capacitor in the CDAC capacitor array 102, * represents the number (index) assigned to each capacitor, and the number is unique to each capacitor. be. w (T *) can be a weight (eg, an estimated weight) applied to the bits in the code applied to the terminal T *. For example, y * may represent a bit of M1 (n, 3), where * is a number (index) indicating a bit position in M1 (n, 3).

コードの値は、それが推定加重値であることが明示的に述べられていない限り、公称加重値であると仮定され得る。コード名ＣＯＤＥＮＡＭＥに付加されたプレフィックス「ＥＷ＿」は、コードＣＯＤＥＮＡＭＥの推定加重値ＥＷ＿ＣＯＤＥＮＡＭＥを明示的に指すものである。 The value of the code can be assumed to be a nominal weighted value unless it is explicitly stated that it is an estimated weighted value. The prefix "EW_" added to the code name CODENAME explicitly indicates the estimated weighted value EW_CODENAME of the code CODENAME.

一実施形態では、不整合情報（例えば、コンデンサ比の潜在的な不整合および／または他のアナログ不完全性を表すコード）は、ＤＯＵＴ（ｎ）を導出するために組み合わされ得るコードＭ１（ｎ、３）、Ｍ２（ｎ、３）、ＤＸ（ｎ）、およびＣＯＤＥ３（ｎ）のうちの１つ以上のコード内の１つ以上のビットに推定重みを提供し得る。制御回路１０１は、不整合情報を受信するように、そしてバイナリ加重コードＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）＋ＥＷ＿ＣＯＤＥ３（ｎ）を導出および出力するように構成され得る。不整合情報が実際の重みの明示的推定値を提供しない任意のコードの任意のビットに対しては、公称重みが使用され得る。換言すれば、公称重みは、任意のコード内の任意のビットについての重みのベースライン（初期またはデフォルト）推定値であり得る。 In one embodiment, the inconsistency information (eg, a code representing a potential inconsistency in capacitor ratio and / or other analog incompleteness) can be combined to derive DOUT (n) code M1 (n). 3), M2 (n, 3), DX (n), and CODE3 (n) may provide estimated weights for one or more bits in one or more codes. The control circuit 101 receives the mismatch information and derives and outputs the binary weighted code DOUT (n) = EW_M1 (n, 3) + EW_M2 (n, 3) -EW_DX (n) + EW_CODE3 (n). Can be configured in. Nominal weights may be used for any bit of any code where the inconsistency information does not provide an explicit estimate of the actual weight. In other words, the nominal weight can be a baseline (initial or default) estimate of the weight for any bit in any code.

１つの実施形態では、不整合情報は、評価状態（ステップ３など）でＣＤＡＣコンデンサアレイ１０２の第１のセグメント１０２－１に適用されたコードＭ１（ｎ，３）の推定加重値ＥＷ＿Ｍ１（ｎ，３）を計算するために提供および使用され得る。不整合情報は、コードＭ１（ｎ、３）内の各ビットに対して推定重みを提供し得る。Ｍ２（ｎ，３）、ＤＸ（ｎ）、およびＣＯＤＥ３（ｎ）に対して公称加重値が計算され得、値を組み合わせて、サンプリングされた入力値ＶＩＮ（ｎ）を表す出力値ＤＯＵＴ（ｎ）を提供し得る。ＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋Ｍ２（ｎ，３）＋ＣＯＤＥ３（ｎ）－ＤＸ（ｎ）。 In one embodiment, the inconsistency information is the estimated weighted value EW_M1 (n, 3) of code M1 (n, 3) applied to the first segment 102-1 of the CDAC capacitor array 102 in the evaluation state (such as step 3). 3) can be provided and used to calculate. The inconsistency information may provide an estimated weight for each bit in code M1 (n3). Nominal weighted values can be calculated for M2 (n, 3), DX (n), and CODE3 (n), and the combined values can be combined to represent the sampled input value VIN (n) output value DOUT (n). Can be provided. DOUT (n) = EW_M1 (n, 3) + M2 (n, 3) + CODE3 (n) -DX (n).

別の実施形態では、不整合情報は、評価状態（例えば、ステップ３）でＣＤＡＣコンデンサアレイ１０２に適用され得るコードＭ１（ｎ，３）およびＭ２（ｎ，３）の推定加重値ＥＷ＿Ｍ１（ｎ，３）およびＥＷ＿Ｍ２（ｎ，３）を計算するために提供および使用され得る。不整合情報はまた、取得状態（ステップ０など）でＣＤＡＣコンデンサアレイ１０２の第２のセグメント１０２－２に適用されたコードＤＸ（ｎ）の推定加重値ＥＷ＿ＤＸ（ｎ）を計算するために提供および使用され得る。ＣＯＤＥ３（ｎ）に対して公称加重値が計算されてもよい。値を組み合わせて、ＶＩＮ（ｎ）を表す出力コードＤＯＵＴ（ｎ）を提供し得る。ＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）＋ＣＯＤＥ３（ｎ）。特許第｀４４３号に記載されているように、Ｍ２（ｎ，３）およびＤＸ（ｎ）のビットに対する推定重みは共用されてもよく、ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）は、ビット値差を使用して計算されてもよい。 In another embodiment, the inconsistency information is an estimated weighted value EW_M1 (n,) of codes M1 (n, 3) and M2 (n, 3) that may be applied to the CDAC capacitor array 102 in the evaluation state (eg, step 3). 3) and EW_M2 (n, 3) can be provided and used to calculate. Inconsistency information is also provided to calculate the estimated weighted value EW_DX (n) of code DX (n) applied to the second segment 102-2 of the CDAC capacitor array 102 in the acquisition state (such as step 0). Can be used. Nominal weights may be calculated for CODE3 (n). The values may be combined to provide the output code DOUT (n) representing VIN (n). DOUT (n) = EW_M1 (n, 3) + EW_M2 (n, 3) -EW_DX (n) + CODE3 (n). As described in Japanese Patent No. 443, the estimated weights for the bits of M2 (n, 3) and DX (n) may be shared, and EW_M2 (n, 3) -EW_DX (n) may be bits. It may be calculated using the value difference.

別の実施形態では、不整合情報は、ＣＯＤＥ３（ｎ）の推定加重値ＥＷ＿ＣＯＤＥ３（ｎ）を計算するために提供および使用され得る。単一コードが、ＣＯＤＥ３（ｎ）内の各ビットの推定重みおよび公称重みの比ＲＡＴＩＯを指し得、したがって、ＥＷ＿ＣＯＤＥ３（ｎ）＝ＲＡＴＩＯ＊ＣＯＤＥ３（ｎ）である。したがって、不整合情報は、公称値ＣＯＤＥ３（ｎ）をスケーリングして、その推定加重値ＥＷ＿ＣＯＤＥ３（ｎ）を導出するために使用され得る。不整合情報は、コードＭ１（ｎ，３）、Ｍ２（ｎ，３）、およびＤＸ（ｎ）の推定加重値ＥＷ＿Ｍ１（ｎ，３）、ＥＷ＿Ｍ２（ｎ，３）、およびＥＷ＿ＤＸ（ｎ）を計算するために提供および使用され得る。値を組み合わせて、サンプリングされた入力値ＶＩＮ（ｎ）を表す出力値ＤＯＵＴ（ｎ）を提供し得る。ＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）＋ＥＷ＿ＣＯＤＥ３（ｎ）。 In another embodiment, the inconsistency information can be provided and used to calculate the estimated weighted value EW_CODE3 (n) for CODE3 (n). A single code can point to the ratio of estimated weights to nominal weights of each bit in CODE3 (n) RATIO, thus EW_CODE3 (n) = RATIO * CODE3 (n). Therefore, the inconsistency information can be used to scale the nominal value CODE3 (n) to derive its estimated weighted value EW_CODE3 (n). For the inconsistency information, the estimated weights EW_M1 (n, 3), EW_M2 (n, 3), and EW_DX (n) of the codes M1 (n, 3), M2 (n, 3), and DX (n) are calculated. Can be provided and used to. The values may be combined to provide an output value DOUT (n) that represents the sampled input value VIN (n). DOUT (n) = EW_M1 (n, 3) + EW_M2 (n, 3) -EW_DX (n) + EW_CODE3 (n).

別の実施形態では、１つ以上のコードＭ１（ｎ，３）、Ｍ２（ｎ，３）、ＤＸ（ｎ）、およびＣＯＤＥ３（ｎ）に対して、推定加重値が計算され得る。各場合において、推定加重値は、公称値と調整（偏差）値との和として計算され得る。不整合情報は、各調整（偏差）値を計算するために提供および使用され得る。 In another embodiment, estimated weights can be calculated for one or more codes M1 (n, 3), M2 (n, 3), DX (n), and CODE3 (n). In each case, the estimated weighted value can be calculated as the sum of the nominal value and the adjusted (deviation) value. Inconsistency information can be provided and used to calculate each adjustment (deviation) value.

別の実施形態では、いかなる不整合誘発ノイズのパワースペクトル密度も（特許第｀４４３号の図１０ｃに示されてように）実質的に不均一であり得る／整形され得るように、スクランブラ回路１０６－６およびディザコードＤＸ（ｎ）が提供され得る。制御回路１０１は、１つ以上のコードＭ１（ｎ，３）、Ｍ２（ｎ，３）、ＤＸ（ｎ）、およびＣＯＤＥ３（ｎ）の推定加重値を計算して、サンプリングされた入力値ＶＩＮ（ｎ）を表す出力コードＤＯＵＴ（ｎ）を導出するために、不整合情報を受信および使用するように構成され得る。 In another embodiment, the scrambler circuit so that the power spectral density of any inconsistent induced noise can be substantially non-uniform (as shown in FIG. 10c of Japanese Patent No. 443). 106-6 and dither code DX (n) may be provided. The control circuit 101 calculates the estimated weighted values of one or more codes M1 (n, 3), M2 (n, 3), DX (n), and CODE3 (n) and samples the input value VIN ( It may be configured to receive and use inconsistency information to derive the output code DOUT (n) that represents n).

図２は、サンプリングスイッチ１０８（図１）を制御し得る制御信号ＳＡＭＰのタイミングを示す。サンプリングスイッチ１０８は、取得段階ステップ（ｎ、０）の終了時または終了時近くのＶＩＮ（ｎ）のサンプリングインスタンスで開き得る。サンプリングスイッチ１０８は、３つの変換ステップステップ１、ステップ２、およびステップ３の間、開いたままであり得る。サンプリングスイッチ１０８は、ＡＤＣ２ １１４－２がＣＯＤＥ３（ｎ）を導出するために増幅された残留電圧をサンプリングした後に、閉じてもよい。例えば、スイッチ１０８は、ステップ３からステップ４への遷移中に閉じてもよく、スイッチ１１０－１（図１）は、ステップ４中に第１のコンデンサセグメント１０２－１にＶＩＮ（ｔ）を印加するように構成され得る。ステップ（ｎ，４）は、次の変換サイクルの取得段階ステップ（ｎ＋１，０）とオーバーラップしてもよい。別の実施形態では、コードＤＸは、サンプリングスイッチ１０８が閉じる時点またはその前に、ＤＸ（ｎ）からＤＸ（ｎ＋１）に遷移し得る。より一般的には、別の実施形態では、制御回路１０１を除くＡＤＣ１００は、ステップ３の終了時にリセットされ得る。ＡＤＣ１００の特定の部分（例えば、ＡＤＣ１ １１４－１）は、より早くリセットされてもよい。ＰＨＯＳＩＴＡは、図２の例示的なタイミングシーケンスが変更され得、図２が、本教示を最良に伝えるために描かれ得ることを認識するかもしれない。 FIG. 2 shows the timing of the control signal SAMP that can control the sampling switch 108 (FIG. 1). The sampling switch 108 may open at the sampling instance of VIN (n) at or near the end of the acquisition step (n, 0). The sampling switch 108 may remain open during the three conversion steps 1, step 2, and step 3. The sampling switch 108 may be closed after the ADC2 114-2 has sampled the residual voltage amplified to derive CODE3 (n). For example, switch 108 may be closed during the transition from step 3 to step 4, and switch 110-1 (FIG. 1) applies VIN (t) to the first capacitor segment 102-1 during step 4. Can be configured to. The step (n, 4) may overlap with the acquisition step (n + 1,0) of the next conversion cycle. In another embodiment, the code DX may transition from DX (n) to DX (n + 1) at or before the sampling switch 108 closes. More generally, in another embodiment, the ADC 100 except for the control circuit 101 may be reset at the end of step 3. Certain parts of the ADC 100 (eg, ADC1 114-1) may be reset earlier. PHOSITA may recognize that the exemplary timing sequence of FIG. 2 can be modified and FIG. 2 can be drawn to best convey this teaching.

本教示の多くの変形態様が予想される。例えば、図３は、図１のＡＤＣ１００と同様のＡＤＣ３００の完全差動実装形態を示す。完全差動入力電圧ＶＩＮ（ｔ）は、正電位ＶＩＮＰ（ｔ）と負電位ＶＩＮＭ（ｔ）との間の電圧差であり得る。完全差動の第１の量子化器ＡＤＣ１３１４－１は、差動電圧ＶＩＮ（ｔ）を受信するように、そして、ディザコードＤＸから導出されたアナログディザ値と組み合わされた、サンプリング時点にサンプリングされたＶＩＮ（ｔ）を表すための第１のコードＣＯＤＥ１を提供するように構成され得る。ＣＤＡＣは、正側コンデンサアレイ３０１Ｐと、負側コンデンサアレイ３０１Ｍと、を備え得る。各コンデンサアレイ３０１Ｐおよびコンデンサアレイ３０１Ｍは、３つのセグメントを含み、図１のコンデンサアレイ１０２と同様の全体的構造を有し得る。サンプリング時点でサンプリングされたＶＩＮ（ｔ）と、ディザコードＤＸから導出されたディザ値との組み合わせは、ノード３０４Ｐおよびノード３０４Ｍで実質的に分離された差分電荷量であり得る。サンプリングスイッチ３０８は、取得段階の間、各ノード３０４Ｐおよびノード３０４Ｍをバイアス電位（接地など）に接続する対称デバイスであり得る。完全差動残留分増幅器３１８の入力は、ノード３０４Ｐおよびノード３０４Ｍに接続され得、増幅された残留分を表す差動電圧を出力し得る。完全差動の第２の量子化器ＡＤＣ２ ３１４－２は、増幅器３１８から増幅された残留分を受信し、ＣＯＤＥ１に関する、組み合わされたサンプリング値の残留分を表すためのコードＣＯＤＥ２を提供し得、さらにＣＯＤＥ１およびＣＯＤＥ２の組み合わせに関する、組み合わされたサンプリング値の残留分を表すためのコードＣＯＤＥ３を提供し得る。スイッチ３１２Ｐおよびスイッチ３１２Ｍは、ＣＤＡＣコンデンサアレイ３０１ＰおよびＣＤＡＣコンデンサアレイ３０１Ｍの第３のセグメントを、増幅器３１８が変換サイクルのステップ２でゲイン係数ＧＡＩＮ２を提供し、さらに変換サイクルのステップ３でゲイン係数ＧＡＩＮ３を提供するための負のフィードバックとして構成し得る。制御回路１０１は、図１の制御回路１０１と類似または同一であり得る。制御回路１０１は、図２に示されたタイミングシーケンスと類似または同一であり得るタイミングシーケンスに従って、スイッチ３１２Ｐおよびスイッチ３１２Ｍに構成信号ＣＦＧを提供し得る。コードＭ１は、ＣＤＡＣコンデンサアレイ３０１ＰおよびＣＤＡＣコンデンサアレイ３０１Ｍの第１のセグメントを駆動するようにスイッチ３１０Ｐおよびスイッチ３１０Ｍを構成し得る。コードＭ２は、ＣＤＡＣコンデンサアレイ３０１ＰおよびＣＤＡＣコンデンサアレイ３０１Ｍの第２のセグメントを駆動するようにスイッチ３１１Ｐおよびスイッチ３１１Ｍを構成し得る。基準電圧回路１０７は、基準電位ＶＨおよびＶＬを、第１の極性のスイッチ３１０Ｐおよびスイッチ３１１Ｐと、第１の極性とは反対の第２の極性のスイッチ３１０Ｍおよびスイッチ３１１Ｍとに提供するように構成され得る。代替的および／または等価的に、別の実施形態では、コードＭ１およびコードＭ２は、第１の極性のコンデンサアレイ３０１Ｐに適用され得、かつそれらは、反対の第２の極性のコンデンサアレイ３０１Ｍに適用され得る。ＰＨＯＳＩＴＡは、完全差動回路の実装および動作に精通している可能性があり、図３のＡＤＣ３００が図１のシングルエンドＡＤＣ１００の機能的に等価の完全差動実装であり得ることを認識するかもしれない。 Many variations of this teaching are expected. For example, FIG. 3 shows a fully differential mounting configuration of the ADC 300 similar to the ADC 100 of FIG. The fully differential input voltage VIN (t) can be the voltage difference between the positive potential VINP (t) and the negative potential VINM (t). The fully differential first quantizer ADC1314-1 is sampled at the time of sampling to receive the differential voltage VIN (t) and in combination with the analog dither value derived from the dither code DX. It may be configured to provide a first code CODE1 for representing the VIN (t). The CDAC may include a positive capacitor array 301P and a negative capacitor array 301M. Each capacitor array 301P and capacitor array 301M comprises three segments and may have the same overall structure as the capacitor array 102 of FIG. The combination of the VIN (t) sampled at the time of sampling and the dither value derived from the dither code DX can be a differential charge amount substantially separated by the node 304P and the node 304M. The sampling switch 308 can be a symmetric device connecting each node 304P and node 304M to a bias potential (such as ground) during the acquisition phase. The input of the fully differential residue amplifier 318 may be connected to node 304P and node 304M and may output a differential voltage representing the amplified residue. A fully differential second quantizer ADC2 314-2 may receive the amplified residue from the amplifier 318 and provide the code CODE2 to represent the residue of the combined sampling values for CODE1. Further, for the combination of CODE1 and CODE2, the code CODE3 for representing the residual amount of the combined sampling values may be provided. The switch 312P and the switch 312M provide a third segment of the CDAC capacitor array 301P and the CDAC capacitor array 301M, the amplifier 318 providing the gain coefficient GAIN2 in step 2 of the conversion cycle, and the gain coefficient GAIN3 in step 3 of the conversion cycle. It can be configured as negative feedback to provide. The control circuit 101 may be similar or identical to the control circuit 101 of FIG. The control circuit 101 may provide the configuration signal CFG to the switch 312P and the switch 312M according to a timing sequence that may be similar to or identical to the timing sequence shown in FIG. The code M1 may configure the switch 310P and the switch 310M to drive the first segment of the CDAC capacitor array 301P and the CDAC capacitor array 301M. The code M2 may configure the switch 311P and the switch 311M to drive a second segment of the CDAC capacitor array 301P and the CDAC capacitor array 301M. The reference voltage circuit 107 is configured to provide reference potentials VH and VL to a first polarity switch 310P and a switch 311P and a second polarity switch 310M and a switch 311M opposite to the first polarity. Can be done. Alternatively and / or equivalently, in another embodiment, the codes M1 and M2 may be applied to the capacitor array 301P of the first polarity, and they may be applied to the capacitor array 301M of the opposite second polarity. Can be applied. PHOSITA may be familiar with the implementation and operation of fully differential circuits and may recognize that the ADC 300 of FIG. 3 can be a functionally equivalent fully differential implementation of the single-ended ADC 100 of FIG. unknown.

別の実施形態（図示せず）では、本教示は、参照により本明細書に組み込まれる米国特許第８，５７６，１０４号の教示と組み合わされ得る。このような組み合わせの目的は、図３のＶＩＮＰ（ｔ）およびＶＩＮＭ（ｔ）などの差動入力信号のための広い共通モード範囲を可能にすることであり得る。第１の量子化器回路ＡＤＣ１は、第１の極性のコードＣＯＤＥ１Ｐおよび第２の極性のコードＣＯＤＥ１Ｍを生成する１対の量子化器（図示せず）として実装され得る。第１の極性のコードＣＯＤＥ１Ｐは、第１の極性のディザコードＤＸＰから導出され得る第１の極性のディザ値と組み合わされた、サンプリングインスタンスにサンプリングされたＶＩＮＰ（ｔ）の組み合わせを表し得る。第２の極性のコードＣＯＤＥ１Ｍは、第２の極性のディザコードＤＸＭから導出され得る第２の極性ディザ値と組み合わされた、サンプリングインスタンスにサンプリングされたＶＩＮＭ（ｔ）の組み合わせを表し得る。ＶＩＮＰ（ｔ）およびＶＩＮＭ（ｔ）は実質的に異なり得る（例えば、共通モード構成要素はかなり変化し得る）ので、ＣＯＤＥ１ＰおよびＣＯＤＥ１Ｍは実質的に異なり得る。制御回路は、各シングルエンド変換を別々に処理するために、前半および後半で構成されてもよい。例えば、制御回路は、実質的に、図１の制御回路１０１の２つのインスタンスとして実装され得る。ディザコードＤＸＰとディザコードＤＸＭとは、互いに独立していてもよいが、互いに独立である必要はない。１つの実施形態は、実質的に、ＣＯＤＥ３を除いて、互いに独立したＶＩＮＰ（ｔ）およびＶＩＮＭ（ｔ）を処理および変換するように構成された、図１のＡＤＣ１００の２つのインスタンスとして実装され得る。（図示しない、図３の増幅器３１８およびＡＤＣ２に匹敵する）完全差動残留分増幅器回路が、変換サイクルのステップ３で図１の２つの増幅器回路１１８の各々を置き換え得る。ＣＯＤＥ３は、完全差動ベースで導出され得る。ＣＯＤＥ３は、ＶＩＮＰ（ｔ）の変換に使用される前半制御回路に第１の極性で提供され、ＶＩＮＭ（ｔ）の変換に使用される後半制御回路に反対の第２の極性で提供され得る。コードは、米国特許第８，５７６，１０４号にさらに詳細に記載されているように、様々な方法で組み合わせ、使用、および出力され得る。 In another embodiment (not shown), the teachings may be combined with the teachings of US Pat. No. 8,576,104, which is incorporated herein by reference. The purpose of such a combination may be to allow a wide common mode range for differential input signals such as VINP (t) and VINM (t) in FIG. The first quantizer circuit ADC1 can be implemented as a pair of quantizers (not shown) that produce the code CODE1P of the first polarity and the code CODE1M of the second polarity. The code CODE1P of the first polarity may represent a combination of VINP (t) sampled in the sampling instance in combination with the dither value of the first polarity that can be derived from the dither code DXP of the first polarity. The code CODE1M of the second polarity can represent a combination of VINM (t) sampled in the sampling instance in combination with the second polarity dither value that can be derived from the dither code DXM of the second polarity. Since VINP (t) and VINM (t) can be substantially different (eg, common mode components can vary considerably), CODE1P and CODE1M can be substantially different. The control circuit may be configured in the first half and the second half to handle each single-ended conversion separately. For example, the control circuit may be implemented substantially as two instances of the control circuit 101 of FIG. The dither code DXP and the dither code DXM may be independent of each other, but need not be independent of each other. One embodiment can be implemented as two instances of ADC100 of FIG. 1 configured to process and convert VINP (t) and VINM (t) independently of each other, with the exception of CODE3. .. A fully differential residue amplifier circuit (not shown, comparable to amplifier 318 and ADC2 in FIG. 3) may replace each of the two amplifier circuits 118 in FIG. 1 in step 3 of the conversion cycle. CODE3 can be derived on a fully differential basis. The CODE 3 may be provided with the first polarity to the first half control circuit used for the conversion of VINP (t) and the second polarity opposite to the second half control circuit used for the conversion of VINM (t). Codes can be combined, used, and output in a variety of ways, as described in more detail in US Pat. No. 8,576,104.

以下の実施例を実例として提供する。 The following examples are provided as examples.

実施例１は、アナログ入力値を表すためのデジタル出力コードを提供するための方法であって、コンデンサアレイのノードでアナログ入力値とディザ値との組み合わせをサンプリングすることと、アナログ入力値とディザ値との組み合わせを近似する第１のコードを導出することと、第１のコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用し、かつ第１のコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用することと、アナログ入力値とディザ値との組み合わせの第１の残留分を表すための第２のコードを導出することであって、第１の残留分はコンデンサアレイに適用された第１のコードに関する、導出することと、第１のコードの数値と第２のコードの数値とを組み合わせて組み合わされたコードを導出することと、組み合わされたコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用し、かつ組み合わされたコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用することであって、組み合わされたコードの第１のセグメントおよび組み合わされたコードの第２のセグメントは第２のコードに応答する、適用することと、アナログ入力値とディザ値との組み合わせの第２の残留分を表すための第３のコードを導出することであって、第２の残留分はコンデンサアレイに適用された組み合わされたコードに関する、導出することと、第３のコードを組み合わされたコードおよびディザ値を表すディザコードと組み合わせてデジタル出力コードを提供することと、を含む方法を含み得る。 The first embodiment is a method for providing a digital output code for representing an analog input value, in which a capacitor array node samples a combination of an analog input value and a dither value, and an analog input value and a dither value. Deriving a first code that approximates the combination with the value, applying the first segment of the first code to the first segment of the capacitor array, and applying the second segment of the first code to the capacitor Applying to the second segment of the array and deriving a second code to represent the first residue of the combination of analog input and dither values, the first residue is a capacitor. Derivation of the first code applied to the array, deriving the combined code by combining the numerical values of the first code and the numerical values of the second code, and the first of the combined codes. Is to apply the segment of the capacitor array to the first segment of the capacitor array and the second segment of the combined code to the second segment of the capacitor array, the first segment of the combined code and The second segment of the combined code responds to the second code, applying and deriving a third code to represent the second residue of the combination of the analog input value and the dither value. And the second residue is the derivation of the combined code applied to the capacitor array, and the third code combined with the combined code and the dither code representing the dither value to produce the digital output code. It may include methods that include and provide.

実施例２は、第１のコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用することは、不整合整形エンコーダによって、第１のコードの第１のセグメントをコード化することを含む、実施例１に記載の方法を含み得る。 In the second embodiment, applying the first segment of the first code to the first segment of the capacitor array includes encoding the first segment of the first code by an inconsistent shaping encoder. , The method described in Example 1 may be included.

実施例３は、第１のコードの数値と第２のコードの数値とを組み合わせることは、第１のコードの数値と第２のコードの数値とを加算することを含む、実施例１に記載の方法を含み得る。 The third embodiment is described in the first embodiment, wherein combining the numerical value of the first code and the numerical value of the second code includes adding the numerical value of the first code and the numerical value of the second code. Method may be included.

実施例４は、コンデンサアレイのノードでアナログ入力値とディザ値との組み合わせをサンプリングすることは、ディザコードをコンデンサアレイの第２のセグメントに適用することを含む、実施例１に記載の方法を含み得る。 Example 4 describes the method of Example 1, wherein sampling a combination of analog input values and dither values at a node of the capacitor array comprises applying a dither code to a second segment of the capacitor array. Can include.

実施例５は、ディザコードは、複数の実質的にランダム様のビットを含む、実施例４に記載の方法を含み得る。 In Example 5, the dither code may include the method of Example 4, wherein the dither code comprises a plurality of substantially random-like bits.

実施例６は、前の変換サイクルにおいてコンデンサアレイの第２のセグメントに適用された組み合わされたコードに応答するディザコードを導出することをさらに含む、実施例４に記載の方法を含み得る。 Example 6 may include the method of Example 4, further comprising deriving a dither code that responds to the combined code applied to the second segment of the capacitor array in the previous conversion cycle.

実施例７は、第２のコードを導出することは、第１の残留分を増幅することを含む、実施例１に記載の方法を含み得る。 Example 7 may include the method of Example 1, wherein deriving the second code comprises amplifying the first residue.

実施例８は、第３のコードを導出することは、少なくとも２５０の絶対値を有するゲイン係数で第２の残留分を増幅することを含む、実施例１に記載の方法を含み得る。 Example 8 may include the method of Example 1, wherein deriving the third code comprises amplifying the second residue with a gain coefficient having an absolute value of at least 250.

実施例９は、組み合わされたコードの第２のセグメントは、バイナリ加重コードである、実施例１記載の方法を含み得る。 Example 9 may include the method described in Example 1, wherein the second segment of the combined code is a binary weighted code.

実施例１０は、組み合わされたコードの第１のセグメントは、等加重コードである、実施例１に記載の方法を含み得る。 Example 10 may include the method of Example 1, wherein the first segment of the combined code is an equiweighted code.

実施例１１は、第１のコードの分解能が、第１のコードの第１のセグメントの分解能よりも大きい、実施例１に記載の方法を含み得る。 Example 11 may include the method of Example 1, wherein the resolution of the first code is greater than the resolution of the first segment of the first code.

実施例１２は、第３のコードを組み合わされたコードおよびディザコードと組み合わせることは、不整合情報を利用して、組み合わされたコードの少なくとも１つのビットの推定加重値を計算することを含む、実施例１に記載の方法を含み得る。 Example 12 comprises combining a third code with a combined code and a dither code to utilize inconsistency information to calculate an estimated weighted value for at least one bit of the combined code. The method described in Example 1 may be included.

実施例１３は、第２の残留分は、アナログ入力値と実質的に相関しない、実施例１に記載の方法を含み得る。 Example 13 may include the method of Example 1, wherein the second residue does not substantially correlate with the analog input value.

実施例１４は、第２のコードを導出することは、逐次近似アナログ－デジタル変換器を設けることを含む、実施例１に記載の方法を含み得る。 Example 14 may include the method of Example 1, wherein deriving the second code comprises providing a successive approximation analog-to-digital converter.

実施例１５は、逐次近似アナログ－デジタル変換器の総キャパシタンスが、コンデンサアレイの総キャパシタンスの１０パーセント未満である、実施例１４に記載の方法を含み得る。 Example 15 may include the method of Example 14, wherein the total capacitance of the successive approximation analog-to-digital converter is less than 10 percent of the total capacitance of the capacitor array.

実施例１６は、コンデンサアレイ内の複数のコンデンサ比の潜在的な不整合を表すコードを含む不整合情報を証明することをさらに含む、実施例１に記載の方法を含み得る。 Example 16 may include the method of Example 1, further comprising proving inconsistency information including a code representing a potential inconsistency of a plurality of capacitor ratios in a capacitor array.

実施例１７は、第１のコードを導出することは、ディザコードを切り捨てることを含む、実施例１に記載の方法を含み得る。 Example 17 may include the method of Example 1, wherein deriving the first code comprises truncating the dither code.

実施例１８は、第２のコードを導出することは、増幅器に負のフィードバックを提供して第１のゲイン係数を提供するようにコンデンサアレイの第３のセグメントを構成することを含む、実施例１に記載の方法を含み得る。 Example 18 comprises deriving a second code comprising configuring a third segment of the capacitor array to provide negative feedback to the amplifier to provide a first gain factor. The method described in 1 may be included.

実施例１９は、第３のコードを導出することは、コンデンサアレイの第３のセグメントを、増幅器に負のフィードバックを提供して第２のゲイン係数を提供するように構成することを含み、第１のゲイン係数の絶対値が第２のゲイン係数の絶対値よりも小さい、実施例１８に記載の方法を含み得る。 In Example 19, deriving the third code comprises configuring the third segment of the capacitor array to provide negative feedback to the amplifier to provide a second gain factor. The method according to Example 18, wherein the absolute value of the gain coefficient of 1 is smaller than the absolute value of the second gain coefficient may be included.

実施例２０は、第１のコードを導出することは、フラッシュ量子化子を設けることを含む、実施例１に記載の方法を含み得る。 Example 20 may include the method of Example 1, wherein deriving the first code comprises providing a flash quantizer.

実施例２１は、命令がその上に記憶された１つ以上のコンピュータ可読媒体であって、命令は、制御回路によって実行されると、制御回路に実施例１～２０のいずれかに記載の方法を実行させる、コンピュータ可読媒体を含み得る。 21 is a computer-readable medium in which an instruction is stored on it, wherein when the instruction is executed by the control circuit, the method according to any one of Examples 1 to 20 on the control circuit. May include computer-readable media.

実施例２２は、実施例１～２０のいずれかに記載の方法を実行するためのアナログ－デジタル変換器（ＡＤＣ）であって、実施例１～２０のいずれかに記載の方法を実行するために本開示全体を通して開示された任意の構成要素を含む、ＡＤＣを含み得る。 22 is an analog-to-digital converter (ADC) for performing the method according to any one of Examples 1 to 20, and is for performing the method according to any one of Examples 1 to 20. Can include ADCs, including any components disclosed throughout this disclosure.

実施例２３は、複数のコンデンサを備えるコンデンサアレイと、コンデンサアレイに結合された制御回路と、を備える、アナログ－デジタル変換器（ＡＤＣ）であって、制御回路は、ＡＤＣのアナログ入力値とディザ値との組み合わせに基づいて第１のコードを決定することであって、第１のコードは、アナログ入力値とディザ値との組み合わせを近似する、決定することと、第１のコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用させることと、第１のコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用させることと、アナログ入力値とディザ値との組み合わせの第１の残留分に基づいて第２のコードを決定することであって、第１の残留分は第１のコードに関し、第２のコードは第１の残留分を表す、決定することと、第１のコードのデジタル値と第２のコードのデジタル値とを組み合わせて組み合わされたコードを生成することと、組み合わされたコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用させることであって、組み合わされたコードの第１のセグメントは第２のコードに応答する、適用させることと、組み合わされたコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用させることであって、組み合わされたコードの第２のセグメントは第２のコードに応答する、適用させることと、アナログ入力値とディザ値との組み合わせの第２の残留分を表すための第３のコードを決定することであって、第２の残留分は、コンデンサアレイに適用された組み合わされたコードに関する、決定することと、組み合わされたコードと、ディザコードと、に基づいて、デジタル出力コードを決定することであって、ディザコードはディザ値を表す、決定することと、を行う、ＡＤＣ。 Example 23 is an analog-to-digital converter (ADC) comprising a capacitor array with a plurality of capacitors and a control circuit coupled to the capacitor array, wherein the control circuit is an analog input value and a dither of the ADC. The first code is to determine the first code based on the combination with the value, the first code is to approximate and determine the combination of the analog input value and the dither value, and the first of the first code. Applying the segment of to the first segment of the capacitor array, applying the second segment of the first code to the second segment of the capacitor array, and the combination of the analog input value and the dither value. Determining the second code based on the residue of one, where the first residue represents the first code and the second code represents the first residue. By combining the digital values of the 1st code and the digital values of the 2nd code to generate a combined code, and by applying the first segment of the combined code to the first segment of the capacitor array. There, the first segment of the combined code is to respond to and apply to the second code, and the second segment of the combined code is to be applied to the second segment of the capacitor array. , The second segment of the combined code responds to the second code, determines the application and the third code to represent the second residue of the combination of the analog input value and the dither value. That is, the second residue is to determine the digital output code based on the combined code applied to the capacitor array, the combined code, and the dither code. And the dither code represents, determines, and performs the dither value, the ADC.

実施例２４は、組み合わされたコードの第２のセグメントは、バイナリ加重コードである、実施例２３に記載のＡＤＣを含み得る。 In Example 24, the second segment of the combined code may include the ADC described in Example 23, which is a binary weighted code.

実施例２５は、組み合わされたコードの第１のセグメントは、等加重コードである、実施例２３に記載のＡＤＣを含み得る。 In Example 25, the first segment of the combined code may include the ADC described in Example 23, which is an equiweighted code.

実施例２６は、第１のコードの分解能が、第１のコードの第１のセグメントの分解能よりも大きい、実施例２３に記載のＡＤＣを含み得る。 Example 26 may include the ADC according to Example 23, wherein the resolution of the first code is greater than the resolution of the first segment of the first code.

実施例２７は、デジタル出力コードを決定することは、第３のコードを組み合わされたコードおよびディザコードと組み合わせることを含む、実施例２３に記載のＡＤＣを含み得る。 Example 27 may include the ADC of Example 23, wherein determining the digital output code comprises combining a third code with a combined code and a dither code.

実施例２８は、第３のコードを組み合わされたコードおよびディザコードと組み合わせることは、不整合情報を利用して、組み合わせコードの少なくとも１つのビットの推定加重値を決定することを含む、実施例２７に記載のＡＤＣを含み得る。 Example 28 comprises combining a third code with a combined code and a dither code to utilize inconsistency information to determine an estimated weighted value for at least one bit of the combined code. 27 may include the ADC according to.

実施例２９は、第２の残留分は、アナログ入力値と実質的に相関しない、実施例２７に記載のＡＤＣを含み得る。 Example 29 may include the ADC according to Example 27, wherein the second residue does not substantially correlate with the analog input value.

実施例３０は、制御回路はさらに、アナログ入力値とディザ値との組み合わせをコンデンサアレイのノードでサンプリングさせる、実施例２３に記載のＡＤＣを含み得る。 Example 30 may further include the ADC of Example 23, wherein the control circuit further samples the combination of analog input values and dither values at the nodes of the capacitor array.

実施例３１は、制御回路に結合された逐次近似（ＳＡＲ）ＡＤＣをさらに備え、ＳＡＲＡＤＣは、アナログ入力値とディザ値との組み合わせをデジタルに変換し、変換された組み合わせを第１のコードとして制御回路に提供する、実施例２３に記載のＡＤＣを含み得る。 The 31st embodiment further comprises a successive approximation (SAR) ADC coupled to a control circuit, in which the SARADC converts the combination of the analog input value and the dither value into digital and controls the converted combination as the first code. The ADC described in Example 23, which is provided for the circuit, may be included.

実施例３２は、ＳＡＲＡＤＣの総キャパシタンスが、コンデンサアレイの総キャパシタンスの１０パーセント未満である、実施例３１に記載のＡＤＣを含み得る。 Example 32 may include the ADC according to Example 31, wherein the total capacitance of the SARADC is less than 10 percent of the total capacitance of the capacitor array.

実施例３３は、第１のコードを決定することは、ディザ値を表すことになるディザコードを切り捨てることを含む、実施例２３に記載のＡＤＣを含み得る。 Example 33 may include the ADC of Example 23, wherein determining the first code comprises truncating the dither code that would represent the dither value.

実施例３４は、アナログ－デジタル変換器（ＡＤＣ）であって、電荷を蓄積するための手段と、電荷を蓄積するための手段にコードを適用するための手段であって、電荷を蓄積するための手段の第１のセグメントに第１のコードの第１のセグメントを適用することと、電荷を蓄積するための手段の第２のセグメントに第１のコードの第２のセグメントを適用することと、電荷を蓄積するための手段の第１のセグメントに組み合わされたコードの第１のセグメントを適用することであって、組み合わされたコードの第１のセグメントは、第２のコードに応答する、適用することと、電荷を蓄積するための手段の第２のセグメントに組み合わされたコードの第２のセグメントを適用することであって、組み合わされたコードの第２のセグメントは、第２のコードに応答する、適用することと、を行うための手段と、ＡＤＣの動作を制御するための手段であって、アナログ入力値とディザ値との組み合わせを近似する第１のコードを決定することと、アナログ入力値とディザ値との組み合わせの第１の残留分を表すための第２のコードを決定することであって、第１の残留分は、電荷を蓄積するための手段に適用された第１のコードに関する、決定することと、電荷を蓄積するための手段に適用された組み合わされたコードに関する、アナログ入力値とディザ値との組み合わせの残留分を表すための第３のコードを決定することと、第３のコードを組み合わされたコードおよびディザ値を表すディザコードと組み合わせることによってデジタル出力コードを生成することと、を行うように制御するための手段と、を備える、ＡＤＣを含み得る。 Example 34 is an analog-to-digital converter (ADC), a means for storing charges and a means for applying a code to means for storing charges, for storing charges. Applying the first segment of the first code to the first segment of the means and applying the second segment of the first code to the second segment of the means for accumulating charges. By applying the first segment of the combined code to the first segment of the means for accumulating charge, the first segment of the combined code responds to the second code. Applying and applying the second segment of the combined code to the second segment of the means for storing the charge, the second segment of the combined code is the second code. Responding to, applying, and determining a first code that is a means of controlling the operation of the ADC and that approximates the combination of the analog input value and the dither value. , A second code for representing the first residue of the combination of the analog input value and the dither value, the first residue being applied as a means for accumulating charge. Determine the third code to represent the residue of the analog input value and dither value combination for the determination and the combined code applied to the means for storing charge for the first code. The ADC comprises: obtain.

実施例３５は、ＡＤＣの動作を制御するための手段はさらに、電荷を蓄積するための手段のノードでアナログ入力値とディザ値との組み合わせをサンプリングさせる、実施例３４に記載のＡＤＣを含み得る。 Example 35 may further include the ADC according to Example 34, wherein the means for controlling the operation of the ADC further comprises sampling a combination of analog input values and dither values at the node of the means for accumulating charges. ..

実施例３６は、アナログをデジタルに変換するための手段であって、アナログ入力値をデジタルに変換するため、かつ変換されたアナログ入力値を、第１のコードの決定のために、ＡＤＣの動作を制御するための手段に提供するための手段をさらに備える、実施例３４に記載のＡＤＣを含み得る。 Example 36 is a means for converting an analog to a digital, an operation of the ADC for converting an analog input value to a digital value and for determining a first code of the converted analog input value. 34 can include the ADC according to Example 34, further comprising means for providing to the means for controlling.

実施例３７は、アナログをデジタルに変換するための手段の総キャパシタンスが、電荷を蓄積するための手段の総キャパシタンスの１０パーセント未満である、実施例３６に記載のＡＤＣを含み得る。 Example 37 may include the ADC according to Example 36, wherein the total capacitance of the means for converting analog to digital is less than 10 percent of the total capacitance of the means for storing charge.

実施例３８は、第１のコードを決定することは、ディザ値を表すことになるディザコードを切り捨てることを含む、実施例３４に記載のＡＤＣを含み得る。 Example 38 may include the ADC of Example 34, wherein determining the first code comprises truncating the dither code that would represent the dither value.

上記は、本明細書に開示された主題の１つ以上の実施形態の特徴を概説するものである。これらの実施形態は、当業者（ＰＨＯＳＩＴＡ）が本開示の様々な態様をより良好に理解することを可能にするために提供されている。特定のよく理解されている用語、ならびに基礎となる技術および／または標準は、詳細に説明されることなく言及されている場合がある。ＰＨＯＳＩＴＡは、本開示の教示を実践するのに十分な、これらの技術および基準の背景知識または情報を所有するかまたはこれらにアクセスすることが予想される。 The above outlines the features of one or more embodiments of the subject matter disclosed herein. These embodiments are provided to allow one of ordinary skill in the art (PHOSITA) to better understand the various aspects of the present disclosure. Certain well-understood terms, as well as underlying techniques and / or standards, may be referred to without detailed explanation. PHOSITA is expected to possess or access sufficient background knowledge or information of these techniques and standards to practice the teachings of this disclosure.

ＰＨＯＳＩＴＡは、本明細書で紹介された実施形態と同じ目的を実行するためおよび／または同じ利点を達成するために他のプロセス、構造または変形態様を設計または変更するための基礎として、本開示を容易に使用し得ることを理解するであろう。ＰＨＯＳＩＴＡはまた、そのような等価の構築物は本開示の精神および範囲から逸脱しないこと、ならびに本開示の精神および範囲から逸脱することなく様々な変更、置換、および改変を本明細書に行い得ること、を認識するであろう。 PHOSITA presently discloses the present disclosure as a basis for designing or modifying other processes, structures or modifications to perform the same purposes as those introduced herein and / or to achieve the same benefits. You will understand that it can be easily used. PHOSITA also shall not deviate from the spirit and scope of the present disclosure of such equivalent constructs, and may make various modifications, substitutions, and modifications herein without departing from the spirit and scope of the present disclosure. Will recognize.

上記は、当業者が本開示の態様をより良好に理解し得るように、いくつかの実施形態の特徴を概説するものである。当業者は、本明細書で紹介された実施形態と同じ目的を実行するためおよび／または同じ利点を達成するために他のプロセスおよび構造を設計または変更するための基礎として、本開示を容易に使用し得ることを理解するであろう。当業者はまた、そのような等価の構築物は本開示の精神および範囲から逸脱しないこと、ならびに本開示の精神および範囲から逸脱することなく、様々な変更、置換、および改変を本明細書に行い得ること、を認識するであろう。 The above outlines the features of some embodiments so that those skilled in the art can better understand aspects of the present disclosure. One of ordinary skill in the art facilitates this disclosure as a basis for designing or modifying other processes and structures to perform the same purposes as the embodiments presented herein and / or to achieve the same benefits. You will understand that it can be used. Those skilled in the art will also make various modifications, substitutions, and modifications herein without departing from the spirit and scope of this disclosure, and without departing from the spirit and scope of this disclosure. You will recognize that you will get.

本開示の特定の実施形態は、システムオンチップ（ＳｏＣ）中央処理装置（ＣＰＵ）パッケージを容易に含み得る。ＳｏＣは、コンピュータまたは他の電子システムの構成要素を単一のチップ内に統合する集積回路（ＩＣ）を表す。それは、デジタル機能、アナログ機能、混合信号機能、無線周波機能を含み得、これらはすべて、単一のチップ基板上に提供され得る。他の実施形態は、複数のチップが単一の電子パッケージ内に配置され、電子パッケージ全体にわたって互いに密接に相互作用するように構成されたマルチチップモジュール（ＭＣＭ）を含み得る。ＡＳＩＣまたはＳｏＣの任意のモジュール、機能、またはブロック要素は、必要に応じて、再利用可能な「ブラックボックス」知的財産（ＩＰ）ブロック内に提供することができ、ＩＰブロックのロジック詳細を開示することなく分配することができる。様々な他の実施形態では、デジタル信号処理機能は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および他の半導体チップ内の１つ以上のシリコンコアにおいて実装され得る。 Certain embodiments of the present disclosure may readily include system-on-chip (SoC) central processing unit (CPU) packages. SoC represents an integrated circuit (IC) that integrates the components of a computer or other electronic system into a single chip. It may include digital function, analog function, mixed signal function, radio frequency function, all of which may be provided on a single chip substrate. Other embodiments may include a multi-chip module (MCM) in which multiple chips are arranged within a single electronic package and configured to interact closely with each other throughout the electronic package. Any module, function, or block element of the ASIC or SoC can be provided within a reusable "black box" intellectual property (IP) block, if desired, and discloses the logic details of the IP block. Can be distributed without doing. In various other embodiments, digital signal processing functions may be implemented in application specific integrated circuits (ASICs), field programmable gate arrays (FPGAs), and one or more silicon cores within other semiconductor chips.

場合によっては、本開示の教示は、実行されると、プログラマブルデバイス（プロセッサまたはＤＳＰなど）に本明細書に開示された方法または機能を実行するように指示する実行可能命令が記憶された１つ以上の有形の非一時的コンピュータ可読媒体内にコード化され得る。本明細書の教示が少なくとも部分的にハードウェアデバイス（ＡＳＩＣ、ＩＰブロック、またはＳｏＣなど）において具現化される場合、非一時的媒体は、本明細書に開示された方法または機能を実行するためのロジックでハードウェアプログラムされたハードウェアデバイスを含み得る。教示はまた、開示されたハードウェア要素を生成するための製造プロセスをプログラムするために使用することができる、レジスタ転送レベル（ＲＴＬ）、またはＶＨＤＬもしくはＶｅｒｉｌｏｇなどの他のハードウェア記述言語の形態で実践することができる。 In some cases, the teachings of the present disclosure, when executed, are one that stores an executable instruction instructing a programmable device (such as a processor or DSP) to perform the methods or functions disclosed herein. It can be encoded in the above tangible non-temporary computer readable medium. Where the teachings herein are at least partially embodied in a hardware device (such as an ASIC, IP block, or SoC), the non-temporary medium is to perform the methods or functions disclosed herein. Can include hardware programs that are hardware programmed with the logic of. The teachings can also be used to program the manufacturing process for producing the disclosed hardware elements, in the form of Register Transfer Level (RTL), or other hardware description language such as VHDL or Verilog. Can be practiced.

本明細書に記載された機能の全部または一部を実施するコンピュータプログラムロジックは、これらに限定されないが、ソースコード形態、コンピュータ実行可能形態、ハードウェア記述形態、および様々な中間形態（例えば、マスク作業、またはアセンブラ、コンパイラ、リンカー、またはロケータによって生成される形態）を含む様々な形態で具現化される。一実施例では、ソースコードは、様々なオペレーティングシステムまたは動作環境で使用するための、オブジェクトコード、アセンブリ言語、またはＯｐｅｎＣＬ、ＲＴＬ、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｆｏｒｔｒａｎ、Ｃ、Ｃ＋＋、ＪＡＶＡ（登録商標）、もしくはＨＴＭＬなどの高レベル言語など、様々なプログラミング言語で実施される一連のコンピュータプログラム命令を含む。ソースコードは、様々なデータ構造および通信メッセージを定義および使用し得る。ソースコードは、（例えば、インタプリタを介して）コンピュータ実行可能形態であり得、またはソースコードは、（例えば、トランスレータ、アセンブラ、またはコンパイラを介して）コンピュータ実行可能形態に変換され得る。 Computer program logic that performs all or part of the functions described herein is not limited to, but is limited to source code forms, computer executable forms, hardware description forms, and various intermediate forms (eg, masks). It is embodied in various forms, including work, or forms generated by an assembler, compiler, linker, or locator). In one embodiment, the source code is an object code, assembly language, or OpenCL, RTL, Fortran, C, C ++, JAVA®, or for use in various operating systems or operating environments. Includes a set of computer program instructions implemented in various programming languages, such as high-level languages such as HTML. Source code can define and use various data structures and communication messages. The source code can be in computer executable form (eg, via an interpreter), or the source code can be converted into computer executable form (eg, via a translator, assembler, or compiler).

１つの例示的な実施形態では、図の任意の数の電気回路が、関連する電子デバイスの基板上に実装され得る。基板は、電子デバイスの内部電子システムの様々な構成要素を保持することができ、さらに、他の周辺機器用のコネクタを提供することができる一般的な回路基板であり得る。より具体的には、基板は、それによってシステムの他の構成要素が電気的に通信することができる電気接続を提供することができる。（デジタルシグナルプロセッサ、マイクロプロセッサ、サポートチップセットなどを含む）任意の好適なプロセッサ、メモリ素子などを、特定の構成ニーズ、処理要求、コンピュータ設計などに基づいて、基板に好適に結合させることができる。外部記憶装置、追加センサ、オーディオ／ビデオディスプレイ用コントローラ、周辺機器などの他の構成要素が、プラグインカードとして、ケーブルを介して、または基板自体に統合されて、基板に取り付けられ得る。別の例示的な実施形態では、図の電気回路は、スタンドアロンモジュール（例えば、特定の用途または機能を実行するように構成された付随構成要素および回路を有するデバイス）として実装されてもよく、または電子デバイスの特定用途向けハードウェア内にプラグインモジュールとして実装されてもよい。 In one exemplary embodiment, any number of electrical circuits in the figure may be mounted on the substrate of the associated electronic device. The board can be a general circuit board that can hold various components of the internal electronic system of the electronic device and can also provide connectors for other peripherals. More specifically, the substrate can thereby provide an electrical connection through which other components of the system can electrically communicate. Any suitable processor, memory element, etc. (including digital signal processors, microprocessors, support chipsets, etc.) can be suitably coupled to the substrate based on specific configuration needs, processing requirements, computer design, etc. .. Other components such as external storage devices, additional sensors, audio / video display controllers, peripherals, etc. may be mounted on the board as plug-in cards, either via cables or integrated into the board itself. In another exemplary embodiment, the electrical circuit in the figure may be implemented as a stand-alone module (eg, a device with ancillary components and circuits configured to perform a particular application or function), or It may be implemented as a plug-in module in the specific purpose hardware of the electronic device.

本明細書で提供される多数の実施例では、相互作用は、２つ、３つ、４つ、またはそれ以上の電気部品に関して説明されている場合があることに留意されたい。しかしながら、これは、明確化および例のみを目的として行われている。システムは、任意の好適な方法で確立させることができることを理解されたい。同様の設計代替態様に従って、図の示された構成要素、モジュール、および要素のいずれもが、様々な考えられる構成で組み合わされ得、それらのすべては明らかに、本開示の広範な範囲内にある。場合によっては、限られた数の電気要素のみを参照することによって、所与のフローセットの１つ以上の機能を説明するほうがより容易であり得る。図の電気回路およびその教示は、容易に拡張可能であり、より多くの構成要素、ならびにより複雑化／洗練された配置および構成に対処できることを理解されたい。したがって、提供された実施例は、無数の他のアーキテクチャに潜在的に適用されるときの電気回路の範囲を制限する、または広範な教示を阻害するものではない。 It should be noted that in the numerous embodiments provided herein, interactions may be described for two, three, four, or more electrical components. However, this is done for clarification and examples only. It should be understood that the system can be established in any suitable way. According to similar design alternatives, any of the components, modules, and elements shown in the figure may be combined in a variety of possible configurations, all of which are clearly within the broad scope of the present disclosure. .. In some cases, it may be easier to explain one or more functions of a given flow set by referring to only a limited number of electrical elements. It should be appreciated that the electrical circuits in the figure and their teachings are easily expandable and can accommodate more components, as well as more complex / sophisticated arrangements and configurations. Accordingly, the examples provided do not limit the scope of electrical circuits or impede widespread teaching when potentially applied to a myriad of other architectures.

当業者には、多数の他の変更、置換、変形、改変、および修正が確認され得、本開示は、添付の特許請求の範囲内に含まれるすべてのそのような変更、置換、変形、改変、および修正を包含することが意図される。米国特許商標庁（ＵＳＰＴＯ）、さらには本願に関して発行されたあらゆる特許のあらゆる読者を、本明細書に添付の特許請求の範囲を解釈する上で支援するために、出願人が（ａ）用語「のための手段」または「のためのステップ」が特定の特許項において具体的に使用されていない限り、添付の特許請求項のいずれかが、本願の出願日に存在するので３５Ｕ．Ｓ．Ｃ．第１１２条（ｆ）を行使することを意図しないこと、および（ｂ）開示のいかなる記述によっても、添付の特許項に別様に反映されていないいかなる方法でも本開示を制限することを意図しないことに留意されることを、出願人は切望する。 A number of other modifications, substitutions, modifications, modifications, and modifications may be identified by those of skill in the art, and the present disclosure includes all such modifications, substitutions, modifications, modifications within the scope of the appended claims. , And amendments are intended to be included. To assist the United States Patent and Trademark Office (USPTO), as well as any reader of any patent issued with respect to this application, in interpreting the claims attached herein, the applicant has (a) terminology ". 35 U.S.A. S. C. Article 112 (f) is not intended to be exercised, and (b) any statement in the disclosure is not intended to limit the disclosure in any way not otherwise reflected in the attached patent. The applicant longs to be noted in this.

Claims (20)

アナログ入力値を表すためのデジタル出力コードを提供するための方法であって、
コンデンサアレイのノードで前記アナログ入力値とディザ値との組み合わせをサンプリングすることと、
前記アナログ入力値と前記ディザ値との前記組み合わせを近似する第１のコードを導出することと、
前記第１のコードの第１のセグメントを前記コンデンサアレイの第１のセグメントに適用し、かつ前記第１のコードの第２のセグメントを前記コンデンサアレイの第２のセグメントに適用することと、
前記アナログ入力値と前記ディザ値との前記組み合わせの第１の残留分を表すための第２のコードを導出することであって、前記第１の残留分が、前記コンデンサアレイに適用された前記第１のコードに関する、導出することと、
前記第１のコードの数値と前記第２のコードの数値とを組み合わせて、組み合わされたコードを導出することと、
前記組み合わされたコードの第１のセグメントを前記コンデンサアレイの前記第１のセグメントに適用し、かつ前記組み合わされたコードの第２のセグメントを前記コンデンサアレイの前記第２のセグメントに適用することであって、前記組み合わされたコードの前記第１のセグメントおよび前記組み合わされたコードの前記第２のセグメントが、前記第２のコードに応答する、適用することと、
前記アナログ入力値と前記ディザ値との前記組み合わせの第２の残留分を表すための第３のコードを導出することであって、前記第２の残留分が、前記コンデンサアレイに適用された前記組み合わされたコードに関する、導出することと、
前記第３のコードを、前記組み合わされたコードおよび前記ディザ値を表すディザコードと組み合わせて、前記デジタル出力コードを提供することと、を含む方法。 A method for providing a digital output code to represent an analog input value.
Sampling the combination of the analog input value and the dither value at the node of the capacitor array,
To derive a first code that approximates the combination of the analog input value and the dither value.
Applying the first segment of the first code to the first segment of the capacitor array and applying the second segment of the first code to the second segment of the capacitor array.
Deriving a second code for representing the first residue of the combination of the analog input value and the dither value, wherein the first residue is applied to the capacitor array. Derivation and derivation of the first code
Combining the numerical value of the first code and the numerical value of the second code to derive the combined code,
By applying the first segment of the combined code to the first segment of the capacitor array and the second segment of the combined code to the second segment of the capacitor array. That the first segment of the combined code and the second segment of the combined code respond to and apply to the second code.
A third code for representing the second residue of the combination of the analog input value and the dither value is derived, wherein the second residue is applied to the capacitor array. Derivation and derivation of the combined code
A method comprising combining the third code with the combined code and a dither code representing the dither value to provide the digital output code. 前記第１のコードの前記第１のセグメントを前記コンデンサアレイの前記第１のセグメントに適用することが、不整合整形エンコーダによって、前記第１のコードの前記第１のセグメントをコード化することを含む、請求項１に記載の方法。 Applying the first segment of the first code to the first segment of the capacitor array encodes the first segment of the first code by a mismatch shaping encoder. The method according to claim 1, comprising. 前記第１のコードの前記数値と前記第２のコードの前記数値とを組み合わせることが、前記第１のコードの前記数値と前記第２のコードの前記数値とを加算することを含む、請求項１に記載の方法。 A claim comprising combining the numerical value of the first code with the numerical value of the second code includes adding the numerical value of the first code and the numerical value of the second code. The method according to 1. 前記コンデンサアレイの前記ノードで前記アナログ入力値と前記ディザ値との前記組み合わせをサンプリングすることが、前記ディザコードを前記コンデンサアレイの前記第２のセグメントに適用することを含む、請求項１に記載の方法。 The first aspect of claim 1, wherein sampling the combination of the analog input value and the dither value at the node of the capacitor array comprises applying the dither code to the second segment of the capacitor array. the method of. 前記ディザコードが、複数の実質的にランダム様なビットを含む、請求項４に記載の方法。 The method of claim 4, wherein the dither code comprises a plurality of substantially random-like bits. 前の変換サイクルで前記コンデンサアレイの前記第２のセグメントに適用された組み合わされたコードに応答する前記ディザコードを導出することをさらに含む、請求項４に記載の方法。 The method of claim 4, further comprising deriving the dither code in response to the combined code applied to the second segment of the capacitor array in the previous conversion cycle. 前記第２のコードを導出することが、前記第１の残留分を増幅することを含む、請求項１に記載の方法。 The method of claim 1, wherein deriving the second code comprises amplifying the first residue. 前記第３のコードを導出することが、少なくとも２５０の絶対値を有するゲイン係数で前記第２の残留分を増幅することを含む、請求項１に記載の方法。 The method of claim 1, wherein deriving the third code comprises amplifying the second residue with a gain coefficient having an absolute value of at least 250. アナログ－デジタル変換器（ＡＤＣ）であって、
複数のコンデンサを備えるコンデンサアレイと、
前記コンデンサアレイに結合された制御回路と、を備え、前記制御回路が、
前記ＡＤＣのアナログ入力値とディザ値との組み合わせに基づいて第１のコードを決定することであって、前記第１のコードが、前記アナログ入力値と前記ディザ値との前記組み合わせを近似する、決定することと、
前記第１のコードの第１のセグメントを前記コンデンサアレイの第１のセグメントに適用させることと、
前記第１のコードの第２のセグメントを前記コンデンサアレイの第２のセグメントに適用させることと、
前記アナログ入力値と前記ディザ値との前記組み合わせの第１の残留分に基づいて第２のコードを決定することであって、前記第１の残留分が、前記第１のコードに関し、前記第２のコードが、前記第１の残留分を表す、決定することと、
前記第１のコードのデジタル値と前記第２のコードのデジタル値とを組み合わせて、組み合わされたコードを生成することと、
前記組み合わされたコードの第１のセグメントを前記コンデンサアレイの前記第１のセグメントに適用させることであって、前記組み合わされたコードの前記第１のセグメントが、前記第２のコードに応答する、適用させることと、
前記組み合わされたコードの第２のセグメントを前記コンデンサアレイの前記第２のセグメントに適用させることであって、前記組み合わされたコードの前記第２のセグメントが、前記第２のコードに応答する、適用させることと、
前記アナログ入力値と前記ディザ値との前記組み合わせの第２の残留分を表すための第３のコードを決定することであって、前記第２の残留分が、前記コンデンサアレイに適用された前記組み合わされたコードに関する、決定することと、
前記組み合わされたコードと、ディザコードと、に基づいて、デジタル出力コードを決定することであって、前記ディザコードが、前記ディザ値を表す、決定することと、を行う、ＡＤＣ。 An analog-to-digital converter (ADC)
A capacitor array with multiple capacitors and
The control circuit comprises a control circuit coupled to the capacitor array.
The first code is determined based on the combination of the analog input value and the dither value of the ADC, wherein the first code approximates the combination of the analog input value and the dither value. To decide and
Applying the first segment of the first code to the first segment of the capacitor array,
Applying the second segment of the first code to the second segment of the capacitor array,
The second code is determined based on the first residue of the combination of the analog input value and the dither value, wherein the first residue is the first code with respect to the first code. Determining that the code of 2 represents the first residue,
Combining the digital value of the first code and the digital value of the second code to generate a combined code,
Applying the first segment of the combined code to the first segment of the capacitor array, the first segment of the combined code responds to the second code. To apply and
By applying a second segment of the combined code to the second segment of the capacitor array, the second segment of the combined code responds to the second code. To apply and
Determining a third code for representing the second residue of the combination of the analog input value and the dither value, wherein the second residue is applied to the capacitor array. Making decisions about the combined code and
An ADC that determines a digital output code based on the combined code and the dither code, wherein the dither code represents and determines the dither value. 前記組み合わされたコードの前記第２のセグメントが、バイナリ加重コードである、請求項９に記載のＡＤＣ。 The ADC according to claim 9, wherein the second segment of the combined code is a binary weighted code. 前記組み合わされたコードの前記第１のセグメントが、等加重コードである、請求項９に記載のＡＤＣ。 The ADC according to claim 9, wherein the first segment of the combined code is an equiweighted code. 前記第１のコードの分解能が、前記第１のコードの前記第１のセグメントの分解能よりも大きい、請求項９に記載のＡＤＣ。 The ADC according to claim 9, wherein the resolution of the first code is larger than the resolution of the first segment of the first code. 前記デジタル出力コードを決定することが、前記第３のコードを前記組み合わされたコードおよび前記ディザコードと組み合わせることを含む、請求項９に記載のＡＤＣ。 The ADC according to claim 9, wherein determining the digital output code comprises combining the third code with the combined code and the dither code. 前記第３のコードを前記組み合わされたコードおよび前記ディザコードと組み合わせることが、不整合情報を利用して、前記組み合わせコードの少なくとも１つのビットの推定加重値を決定することを含む、請求項１３に記載のＡＤＣ。 13. Claim 13 that combining the third code with the combined code and the dither code utilizes inconsistency information to determine an estimated weighted value for at least one bit of the combination code. The ADC described in. 前記第２の残留分が、前記アナログ入力値と実質的に相関しない、請求項１３に記載のＡＤＣ。 13. The ADC of claim 13, wherein the second residue does not substantially correlate with the analog input value. アナログ－デジタル変換器（ＡＤＣ）であって、
電荷を蓄積するための手段と、
前記電荷を蓄積するための手段にコードを適用するための手段であって、
前記電荷を蓄積するための手段の第１のセグメントに第１のコードの第１のセグメントを適用することと、
前記電荷を蓄積するための手段の第２のセグメントに前記第１のコードの第２のセグメントを適用することと、
前記電荷を蓄積するための手段の前記第１のセグメントに組み合わされたコードの第１のセグメントを適用することであって、前記組み合わされたコードの前記第１のセグメントが、第２のコードに応答する、適用することと、
前記電荷を蓄積するための手段の前記第２のセグメントに前記組み合わされたコードの第２のセグメントを適用することであって、前記組み合わされたコードの前記第２のセグメントが、前記第２のコードに応答する、適用することと、を行うための手段と、
前記ＡＤＣの動作を制御するための手段であって、
アナログ入力値とディザ値との組み合わせを近似する前記第１のコードを決定することと、
前記アナログ入力値と前記ディザ値との前記組み合わせの第１の残留分を表すための前記第２のコードを決定することであって、前記第１の残留分が、前記電荷を蓄積するための手段に適用された前記第１のコードに関する、決定することと、
前記電荷を蓄積するための手段に適用された前記組み合わされたコードに関する、前記アナログ入力値と前記ディザ値との前記組み合わせの残留分を表すための第３のコードを決定することと、
前記第３のコードを前記組み合わされたコードおよび前記ディザ値を表すディザコードと組み合わせることによってデジタル出力コードを生成することと、を行うように制御するための手段と、を備えるＡＤＣ。 An analog-to-digital converter (ADC)
As a means to store electric charge,
A means for applying a code to the means for accumulating electric charges.
Applying the first segment of the first code to the first segment of the means for storing the charge,
Applying the second segment of the first code to the second segment of the means for storing the charge,
By applying the first segment of the code combined with the first segment of the means for accumulating the charge, the first segment of the combined code becomes the second code. Respond, apply, and
By applying the second segment of the combined code to the second segment of the means for accumulating the charge, the second segment of the combined code is the second segment. Responding to the code, applying it, and the means to do it,
A means for controlling the operation of the ADC.
Determining the first code that approximates the combination of the analog input value and the dither value, and
Determining the second code for representing the first residue of the combination of the analog input value and the dither value, the first residue for accumulating the charge. Determining and determining the first code applied to the means,
Determining a third code for representing the residue of the combination of the analog input value and the dither value for the combined code applied to the means for storing the charge.
An ADC comprising a means for generating and controlling a digital output code by combining the third code with the combined code and the dither code representing the dither value. 前記ＡＤＣの動作を制御するための手段はさらに、
前記アナログ入力値と前記ディザ値との前記組み合わせを、前記電荷を蓄積するための手段のノードでサンプリングさせる、請求項１６に記載のＡＤＣ。 The means for controlling the operation of the ADC is further further enhanced.
16. The ADC of claim 16, wherein the combination of the analog input value and the dither value is sampled at the node of the means for accumulating the charge. アナログをデジタルに変換するための手段であって、
前記アナログ入力値をデジタルに変換するため、かつ
前記変換されたアナログ入力値を、前記第１のコードの決定のために、前記ＡＤＣの動作を制御するための手段に提供するための手段をさらに備える、請求項１６に記載のＡＤＣ。 It ’s a way to convert analog to digital.
Further means for converting the analog input value to digital and providing the converted analog input value to the means for controlling the operation of the ADC for the determination of the first code. The ADC according to claim 16. 前記アナログをデジタルに変換するための手段の総キャパシタンスが、前記電荷を蓄積するための手段の総キャパシタンスの１０パーセント未満である、請求項１８に記載のＡＤＣ。 18. The ADC of claim 18, wherein the total capacitance of the means for converting the analog to digital is less than 10 percent of the total capacitance of the means for storing the charge. 前記第１のコードを決定することが、前記ディザ値を表すことになる前記ディザコードを切り捨てることを含む、請求項１６に記載のＡＤＣ。 16. The ADC of claim 16, wherein determining the first code comprises truncating the dither code that would represent the dither value.
JP2021131252A 2020-08-11 2021-08-11 Analog-to-digital conversion circuit with improved linearity Pending JP2022033029A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/990,521 2020-08-11
US16/990,521 US11171662B1 (en) 2020-08-11 2020-08-11 Analog-to-digital conversion circuit with improved linearity

Publications (1)

Publication Number Publication Date
JP2022033029A true JP2022033029A (en) 2022-02-25

Family

ID=77264931

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021131252A Pending JP2022033029A (en) 2020-08-11 2021-08-11 Analog-to-digital conversion circuit with improved linearity

Country Status (6)

Country Link
US (3) US11171662B1 (en)
EP (1) EP3955466A1 (en)
JP (1) JP2022033029A (en)
KR (1) KR20220020212A (en)
CN (1) CN114079464A (en)
TW (2) TWI828543B (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171662B1 (en) 2020-08-11 2021-11-09 Analog Devices, Inc. Analog-to-digital conversion circuit with improved linearity
TWI748915B (en) * 2021-04-15 2021-12-01 瑞昱半導體股份有限公司 Analog to digital conversion apparatus and method having quick conversion mechanism
GB2605466A (en) * 2021-06-21 2022-10-05 Nordic Semiconductor Asa Error-feedback SAR-ADC

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144308A (en) * 1991-05-21 1992-09-01 At&T Bell Laboratories Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither
US5369403A (en) * 1992-09-01 1994-11-29 The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Dual quantization oversampling digital-to-analog converter
US5684482A (en) 1996-03-06 1997-11-04 Ian A. Galton Spectral shaping of circuit errors in digital-to-analog converters
US6348884B1 (en) 1999-01-06 2002-02-19 Jesper Steensgaard-Madsen Idle-tone-free mismatch-shaping encoders
US6954169B1 (en) 2002-10-11 2005-10-11 National Semiconductor Corporation 1/f noise, offset-voltage charge injection induced error cancelled op-amp sharing technique
US7129874B2 (en) * 2004-06-10 2006-10-31 Nordic Semiconductor Asa Method and apparatus for operating a pipelined ADC circuit
US7009549B1 (en) 2004-12-30 2006-03-07 Texas Instruments Incorporated Switched-capacitor circuit with scaled reference voltage
US7190291B2 (en) 2005-01-05 2007-03-13 Artesyn Technologies, Inc. Programmable error amplifier for sensing voltage error in the feedback path of digitially programmable voltage sources
US7719452B2 (en) * 2008-09-23 2010-05-18 Analog Devices, Inc. Pipelined converter systems with enhanced linearity
US7705765B1 (en) 2008-10-10 2010-04-27 Linear Technology Corporation Systems and methods for characterizing component ratios and generating a digital representation of same
US8223053B2 (en) 2009-07-16 2012-07-17 Microchip Technology Incorporated 2-phase gain calibration and scaling scheme for switched capacitor sigma-delta modulator
US8232905B2 (en) 2009-11-19 2012-07-31 Linear Technology Corporation Sequentially configured analog to digital converter
CN102545900B (en) 2010-12-20 2015-05-20 意法半导体研发（上海）有限公司 Analog/digital (A/D) conversion system and method
TWI446723B (en) * 2011-03-08 2014-07-21 Univ Macau Analog to digital converter circuit
US8576104B2 (en) 2011-06-22 2013-11-05 Linear Technology Corporation Simultaneously-sampling single-ended and differential two-input analog-to-digital converter
US8400343B1 (en) * 2011-10-18 2013-03-19 Himax Technologies Limited Pipeline analog to digital converter with split-path level shifting technique
TWI477083B (en) * 2012-01-17 2015-03-11 Univ Nat Chiao Tung Successive approximation analog-to-digital converter
US8810443B2 (en) 2012-04-20 2014-08-19 Linear Technology Corporation Analog-to-digital converter system and method
US10177781B2 (en) 2013-06-24 2019-01-08 Silicon Laboratories Inc. Circuit including a switched capacitor bridge and method
CN103490752A (en) 2013-08-29 2014-01-01 苏州苏尔达信息科技有限公司 Flash analogue-to-digital conversion circuit comparator circuit with function of automatic zero resetting and function of automatic calibration
US9154152B1 (en) * 2014-03-14 2015-10-06 Mediatek Inc. Calibration and noise reduction of analog to digital converters
TWI542158B (en) * 2014-09-12 2016-07-11 國立臺灣大學 Analog to digital converter and converting method thereof
JP6156339B2 (en) * 2014-11-26 2017-07-05 トヨタ自動車株式会社 ΔΣ modulator
US9588497B1 (en) * 2016-07-27 2017-03-07 Silicon Laboratories Inc. Differential voltage-controlled oscillator analog-to-digital converter using input-referred offset
US10122370B2 (en) 2016-10-27 2018-11-06 Qualcomm Incorporated High impedance passive switched capacitor common mode feedback network
TWI673956B (en) * 2018-10-17 2019-10-01 創意電子股份有限公司 Calibration method and calibration system
US10483995B1 (en) * 2019-02-22 2019-11-19 Caelus Technologies Limited Calibration of radix errors using Least-Significant-Bit (LSB) averaging in a Successive-Approximation Register Analog-Digital Converter (SAR-ADC) during a fully self-calibrating routine
US11108404B1 (en) 2020-07-22 2021-08-31 Analog Devices, Inc. Low noise integrated circuit techniques
US11652491B2 (en) * 2020-08-07 2023-05-16 Analog Devices International Unlimited Company High-pass shaped dither in continuous-time residue generation systems for analog-to-digital converters
US11171662B1 (en) 2020-08-11 2021-11-09 Analog Devices, Inc. Analog-to-digital conversion circuit with improved linearity

Also Published As

Publication number Publication date
TW202207637A (en) 2022-02-16
CN114079464A (en) 2022-02-22
TWI792480B (en) 2023-02-11
US11171662B1 (en) 2021-11-09
US20230117529A1 (en) 2023-04-20
TW202324941A (en) 2023-06-16
KR20220020212A (en) 2022-02-18
US11870456B2 (en) 2024-01-09
US11558063B2 (en) 2023-01-17
TWI828543B (en) 2024-01-01
US20220069836A1 (en) 2022-03-03
EP3955466A1 (en) 2022-02-16

Similar Documents

Publication Publication Date Title
JP2022033029A (en) Analog-to-digital conversion circuit with improved linearity
CN109347477B (en) Successive approximation type analog-to-digital converter weight calibration method
CN107994903B (en) Analog-to-digital conversion circuit and pipeline analog-to-digital converter
CN107437944B (en) Capacitive successive approximation analog-to-digital converter and self-calibration method thereof
CN107046424A (en) ADC background calibrations with double conversions
CN112202448B (en) Successive approximation type analog-to-digital converter, calibration method thereof and electronic equipment
EP2654208A2 (en) Analog-to-digital converter system and method
CN109361392B (en) Successive approximation type analog-to-digital converter and weight calibration method thereof
EP1614219B1 (en) Comparator offset calibration for a/d converters
EP3026818B1 (en) Method of self-calibrating a sar a/d converter and sar-a/d converter implementing said method
JP5051265B2 (en) A / D converter and signal processing circuit
CN109120263B (en) Successive approximation analog-digital converter based on digital modulation correction
JP2005304033A (en) Pipeline adc for performing digital self calibration, and its method
Feitoza et al. Reduced-Code Static Linearity Test of Split-Capacitor SAR ADCs Using an Embedded Incremental $\Sigma\Delta $ Converter
Du et al. Capacitor mismatch calibration of a 16-bit SAR ADC using optimized segmentation and shuffling scheme
CN116155285A (en) Digital-to-analog converter calibration method based on digital domain coding remapping
JP2016092648A (en) A/d converter
KR101545769B1 (en) Cyclic a/d converter, image sensor device, and method for generating digital signal from analog signal
US7705757B2 (en) Gain matching method and system for single bit gain ranging analog-to-digital converter
Shi et al. Analysis of bitwise and samplewise switched passive charge sharing SAR ADCs
Catteau et al. An on-line calibration technique for mismatch errors in high-speed DACs
Huang et al. An MCT-based bit-weight extraction technique for embedded SAR ADC testing and calibration
De Brito et al. A Calibration Scheme for a Sigma-Delta Modulator Using Passive Integrators
CN116366066B (en) Arithmetic circuit
Hung et al. Introduction of ADC