JP2022029631A - Flattening method of silicon wafer, and solid-state image sensor - Google Patents
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Abstract
Description
本発明は、異なる深さの凹部を備えたシリコンウェハの表面を平坦化する方法に関する。 The present invention relates to a method of flattening the surface of a silicon wafer having recesses of different depths.
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ、大規模集積回路）などの半導体集積回路は、シリコンウェハを半導体製造工程でウェハ加工する事により製造されている。半導体製造工程は、前工程と後工程からなる。 Semiconductor integrated circuits such as LSIs (Large Scale Integration, large-scale integrated circuits) are manufactured by wafer processing silicon wafers in the semiconductor manufacturing process. The semiconductor manufacturing process consists of a front-end process and a back-end process.
前工程においては、各種の薄膜形成工程、フォトリソ工程、熱酸化膜の形成工程、不純物の熱拡散工程、その他の処理を繰り返す事により、シリコンウェハにトランジスタなど半導体回路素子からなる集積回路を多面付形成し、アルミニウムなどからなる配線層を形成した後、シリコンウェハの表面に水分などが侵入するのを防ぐパッシベーション膜を形成する。最後に、集積回路と外部装置とを電気的に接続可能とする為、パッド電極上のパッシベーション膜を除去してパッド電極を露出させる。 In the previous process, by repeating various thin film forming steps, photolithography steps, thermal oxide film forming steps, thermal diffusion steps of impurities, and other processes, an integrated circuit consisting of semiconductor circuit elements such as transistors is mounted on a silicon wafer on multiple surfaces. After forming and forming a wiring layer made of aluminum or the like, a passivation film is formed to prevent moisture or the like from entering the surface of the silicon wafer. Finally, the passivation film on the pad electrode is removed to expose the pad electrode so that the integrated circuit and the external device can be electrically connected.
後工程においては、前工程でシリコンウェハに多面付された集積回路を個々に断裁する事によって半導体チップを作製し、その半導体チップを使って、プリント配線基板などに実装可能な半導体パッケージを製造する工程である。 In the post-process, a semiconductor chip is manufactured by individually cutting integrated circuits mounted on silicon wafers in the pre-process, and the semiconductor chip is used to manufacture a semiconductor package that can be mounted on a printed wiring board or the like. It is a process.
前工程後のシリコンウェハの表面には、複数の深さの凹部が形成されている。 On the surface of the silicon wafer after the pre-process, recesses having a plurality of depths are formed.
固体撮像素子においては、この様な複数の異なる深さの凹部が形成されている前工程後のシリコンウェハの上に、感光性着色レジストを塗布・露光・現像処理を繰り返す事によって、カラーフィルタを形成する必要がある。
この様に凹部が形成されているシリコンウェハ上に感光性着色レジストを塗布する場合、その凹部が原因となり、塗布ムラが発生する。
In a solid-state image sensor, a color filter is formed by repeating coating, exposure, and development processing of a photosensitive colored resist on a silicon wafer after the pre-process in which such recesses having a plurality of different depths are formed. Need to form.
When a photosensitive colored resist is applied onto a silicon wafer having recesses formed in this way, the recesses cause coating unevenness.
塗布ムラの発生を防止する為、例えば、シリコンウェハ上に形成されている複数の異なる深さの凹部を平坦化する技術が開示されている（特許文献１）。 In order to prevent the occurrence of coating unevenness, for example, a technique for flattening a plurality of recesses having different depths formed on a silicon wafer is disclosed (Patent Document 1).
図３に示した様に、シリコンウェハ１の表面には、それぞれ深さが異なる凹部が形成されている。パッド電極部の凹部２には、例えば２．６０μｍ、シリコンウェハを個々の半導体チップに断裁するスクライブライン部には、例えば０．７５μｍの深さの凹部が形成されている。
As shown in FIG. 3, recesses having different depths are formed on the surface of the
特許文献１の技術においては、前工程後のシリコンウェハ１（図３（ａ））の表面に、まず感光性樹脂層４を塗布する（図３（ｂ））。
In the technique of
次に、パッド電極部の凹部２にフォトマスク５を用いて露光光６により露光する（図３（ｃ））。
Next, the
露光された感光性樹脂層４を現像処理する事により、パッド電極部の凹部２が、現像後に残留した感光性樹脂層７によって埋められた状態が得られる（図３（ｄ））。
By developing the exposed
次に、感光性樹脂層８を塗布する（図３（ｅ））。 Next, the photosensitive resin layer 8 is applied (FIG. 3 (e)).
次に、フォトマスク９を用いてパッド電極部の凹部２とスクライブライン部の凹部３の両方に露光光を露光する（図３（ｆ））。
Next, the
次に、現像処理を行う事により、パッド電極部の凹部２とスクライブライン部の凹部３が、現像後に残留した感光性樹脂層１０によって表面が平坦化された半導体ウェハ１１が得られる（図３（ｇ））。
Next, by performing the developing process, a semiconductor wafer 11 in which the
この様に、半導体製造工程の前工程が終了した段階のシリコンウェハの表面に形成された凹部を平坦化するには、少なくともフォトリソ工程を２回実施しなければならない。また、各フォトリソ工程ではそれぞれフォトマスクが必要とされる。その為、シリコンウェハの表面を平坦化する工程は、高コストなものとなっていた。 As described above, in order to flatten the recess formed on the surface of the silicon wafer at the stage where the pre-process of the semiconductor manufacturing process is completed, the photolithography process must be performed at least twice. In addition, each photolithography process requires a photomask. Therefore, the process of flattening the surface of the silicon wafer is expensive.
上記の事情に鑑み、本発明は、半導体製造工程の前工程後にシリコンウェハの表面に形成された凹部を１回のフォトリソ工程で平坦化可能な平坦化方法を提供する事を課題とする。 In view of the above circumstances, it is an object of the present invention to provide a flattening method capable of flattening a recess formed on the surface of a silicon wafer after a pre-process of a semiconductor manufacturing process in a single photolithography process.
また、半導体製造工程の前工程後の表面の凹部が１回のフォトリソ工程で平坦化された固体撮像素子を提供する事を課題とする。 Another object of the present invention is to provide a solid-state image pickup device in which the concave portions on the surface after the pre-process and the post-process of the semiconductor manufacturing process are flattened in one photolithography process.
上記の課題を解決する手段として、本発明の第一態様は、半導体製造工程の前工程によってシリコンウェハの表面に形成された深さが異なる凹部をフォトリソ工程によって平坦化するシリコンウェハの平坦化方法であって、
前記フォトリソ工程で使用するフォトマスクは、シリコンウェハの表面に形成された深さが異なる凹部に対応して、それぞれ適切な露光がなされる様に光透過率が調整してあるグレートーンマスクであり、
前記深さが異なる凹部を一回のフォトリソ工程で平坦化する事を特徴とするシリコンウェハの平坦化方法である。
As a means for solving the above-mentioned problems, the first aspect of the present invention is a method for flattening a silicon wafer in which recesses having different depths formed on the surface of the silicon wafer by the pre-process of the semiconductor manufacturing process are flattened by the photolithography process. And
The photomask used in the photolithography process is a gray tone mask in which the light transmittance is adjusted so that appropriate exposure can be obtained for the concave portions formed on the surface of the silicon wafer having different depths. ,
This is a method for flattening a silicon wafer, which comprises flattening recesses having different depths in a single photolithography process.
また、前記シリコンウェハのパッド電極に腐食防止層を塗布する塗布工程と、
前記フォトリソ工程と、をこの順に備えており、
前記塗布工程において、前記シリコンウェハの表面に形成された０．１ｎｍ以上１０ｎｍ以下の第一凹部を前記腐食防止層で埋める事を特徴とする請求項１に記載のシリコンウェハの平坦化方法である。
Further, a coating step of applying a corrosion prevention layer to the pad electrode of the silicon wafer and a coating process.
The photolithography process is provided in this order.
The method for flattening a silicon wafer according to
また、光電変換素子が形成されたシリコンウェハの表面に深さの異なる凹部を２種以上有し、
前記凹部の少なくとも一つは深さが０．１ｎｍ以上１０ｎｍ以下の第一凹部であり、
前記第一凹部は腐食防止層で覆われている事を特徴とする固体撮像素子である。
Further, the surface of the silicon wafer on which the photoelectric conversion element is formed has two or more recesses having different depths.
At least one of the recesses is a first recess having a depth of 0.1 nm or more and 10 nm or less.
The first recess is a solid-state image pickup device characterized in that it is covered with a corrosion prevention layer.
本発明のシリコンウェハの平坦化方法によれば、半導体製造工程の前工程後に形成されたシリコンウェハの表面の複数の異なる深さを備えた凹部に対応して、その深さに対応して変化させた光透過率を備えたグレートーンマスクを用いる事により、１回のフォトリソ
工程により平坦化を可能としている。その為、フォトリソ工程を１回にする事が可能であり、工程の短縮と低コスト化を実現する事ができる。
According to the method for flattening a silicon wafer of the present invention, the surface of the silicon wafer formed after the pre-process of the semiconductor manufacturing process corresponds to a recess having a plurality of different depths and changes according to the depth. By using a gray tone mask having a light transmittance, flattening is possible by one photolithography process. Therefore, the photolithography process can be performed once, and the process can be shortened and the cost can be reduced.
また、本発明の固体撮像素子によれば、本発明のシリコンウェハの平坦化方法を使用して製造する為、低コスト化が可能である。 Further, according to the solid-state image pickup device of the present invention, since the silicon wafer of the present invention is manufactured by using the flattening method, the cost can be reduced.
＜シリコンウェハの平坦化方法＞
本発明の第一の実施形態におけるシリコンウェハの平坦化方法について、図１および図２を用いて説明する。
<Method of flattening silicon wafer>
The method for flattening a silicon wafer according to the first embodiment of the present invention will be described with reference to FIGS. 1 and 2.
（第一の実施形態）
本発明の第一の実施形態におけるシリコンウェハの平坦化方法は、半導体製造工程の前工程によってシリコンウェハの表面に形成された深さが異なる凹部をフォトリソ工程によって平坦化するシリコンウェハの平坦化方法である。
(First embodiment)
The silicon wafer flattening method according to the first embodiment of the present invention is a silicon wafer flattening method for flattening recesses formed on the surface of a silicon wafer by a photolithography process, which are formed on the surface of the silicon wafer by a pre-process of a semiconductor manufacturing process. Is.
フォトリソ工程で使用するフォトマスクは、シリコンウェハの表面に形成された深さが異なる凹部に対応して、それぞれ適切な露光がなされる様に光透過率が調整してあるグレートーンマスクを使用して、１回のフォトリソ工程で平坦化する事が特徴である。 The photomask used in the photolithography process uses a gray tone mask whose light transmittance is adjusted so that appropriate exposure can be obtained for each recess formed on the surface of the silicon wafer at different depths. The feature is that it is flattened in one photolithography process.
図１を用いて本発明の第一の実施形態におけるシリコンウェハの平坦化方法について説明する。 A method for flattening a silicon wafer according to the first embodiment of the present invention will be described with reference to FIG.
図１（ａ）は、半導体製造工程の前工程によってシリコンウェハ１の表面に形成された深さが異なる凹部を例示した断面図である。例として、パッド電極部の凹部２とスクライブライン部の凹部３を示している。なお、図１（ａ）では２種類の深さの凹部を例示したが、３種類以上であっても構わない。
FIG. 1A is a cross-sectional view illustrating the recesses formed on the surface of the
シリコンウェハ１の前工程で形成された無数のトランジスタなどの半導体回路素子間を表面に形成する配線層で接続する事により、半導体集積回路として機能可能となる。この様にして形成された単層配線または多層配線は、チップの周縁部に配置されたパッド電極と接続する事により、外部装置と接続可能となる。
By connecting semiconductor circuit elements such as innumerable transistors formed in the previous step of the
前工程後のシリコンウェハ１の最表面には保護膜（パッシベーション膜）が形成され（図示省略）、各チップを保護している。個々のチップを区画するスクライブラインが形成されている。このスクライブラインが区画する領域の内部にチップが形成されており、チップの周縁部には複数のパッド電極が配置されている。
A protective film (passivation film) is formed on the outermost surface of the
スクライブラインには、前工程における幾つかの成膜工程で形成された膜が除去されずに残されている。一方、スクライブラインで区画された内側であるチップが形成されている部分ではそれらの膜は除去されている。 In the scribe line, the film formed in some film forming steps in the previous step is left unremoved. On the other hand, those films are removed in the part where the chip is formed, which is the inner side partitioned by the scribe line.
また、スクライブラインが形成される部位（スクライブライン部）には保護膜（図示省略）が形成されていない。パッド電極上に形成された保護膜は、除去され、パッド電極が露出している。 Further, a protective film (not shown) is not formed on the portion where the scribe line is formed (scribe line portion). The protective film formed on the pad electrode has been removed to expose the pad electrode.
従って、前工程後のシリコンウェハ１の表面は保護膜で被覆された状態であるが、パッド電極が形成された部位（パッド電極部）の上の保護膜は除去されており、保護膜の厚さ分の深さを持つ凹部が形成される。一方、スクライブラインが形成されている部分には、前工程で形成された膜がそのまま残留している為、その分だけパッド電極の表面より高くなっている。
Therefore, the surface of the
図１（ｂ）は、図１（ａ）に感光性樹脂層４を形成した状態を示している。凹凸形状に従って、塗布した感光性樹脂層４にも凹凸が形成される。深い凹部であるパッド電極部の凹部２には、深い凹部が形成され、浅い凹部であるスクライブライン部の凹部３には、浅い凹部が形成される。
FIG. 1B shows a state in which the
図１（ｃ）は、塗布した感光性樹脂層４にフォトマスク１２を介して露光光６を露光する状態を示している。第一の実施形態の特徴は、フォトマスク１２としてグレートーンマスクを使用する事である。更には、フォトマスク１２のパッド電極部の凹部２とスクライブライン部の凹部３に対応する部位の光透過率が、パッド電極部の凹部２とスクライブライン部の凹部３を平坦化可能な光透過率に設定されている事が特徴である。なお、ここでは２種類の深さが異なる凹部を例示したが、３種類以上であっても構わない。その場合は、使用するグレートーンマスクも、異なる深さの凹部に対応して、それぞれの部位に対応して平坦化するのに適切な光透過率を備えたグレートーンマスクを用意すれば良い。
FIG. 1C shows a state in which the exposed
フォトマスク１２のパッド電極部の凹部２とスクライブライン部の凹部３に対応する部位の光透過率が、パッド電極部の凹部２とスクライブライン部の凹部３を平坦化可能な光透過率に設定する方法としては、予めパッド電極部の凹部２とスクライブライン部の凹部３に形成されている感光性樹脂層４の厚さを把握しておく。そして、それぞれに厚さの感光性樹脂層４への露光強度と現像後に残留する感光性樹脂層４の厚さの関係を実験的に捉えておく事で、平坦化が可能な露光強度を決定する。その露光強度を実現する光透過率を備えたグレートーンマスクを作製し、それをフォトマスク１２として使用する。
The light transmittance of the portion corresponding to the
図１（ｄ）は、図１（ｃ）で露光した感光性樹脂層４を現像処理した後、パッド電極部の凹部２とスクライブライン部の凹部３に感光性樹脂１３が残留し、平坦化が実現した状態を示している。以上により、半導体製造工程の前工程によってシリコンウェハ１の表面に形成された深さが異なる凹部を１回のフォトリソ工程によって平坦化する事ができた。
In FIG. 1D, after the
（第二の実施形態）
本発明のシリコンウェハ１の平坦化方法の第二の実施形態について説明する。
第二の実施形態が、第一の実施形態と異なる点は、最初に、シリコンウェハ１のパッド電極の腐食防止層１５を塗布する工程が備えられている点である。即ち、第二の実施形態においては、シリコンウェハ１のパッド電極の腐食防止層を塗布する工程と、フォトリソ工程と、をこの順に備えている。
(Second embodiment)
A second embodiment of the method for flattening the
The second embodiment differs from the first embodiment in that a step of first applying the
第一の実施形態においては、深さの異なる凹部は、パッド電極部の凹部２とスクライブライン部の凹部３の２種類の凹部であった。しかし、第二の実施形態においては、それらの凹部とは深さが異なる凹部２－１をさらに備えている。すなわち、凹部２－１の深さはパッド電極部の凹部２やスクライブライン部の凹部３の深さと比較すると著しく薄い。以下ではパッド電極部に凹部２－１が存在する場合について述べる。
パッド電極部の凹部２－１の深さは０．１ｎｍ以上１０ｎｍ以下であり、例えば、２ｎｍ程度の場合が想定される。この様に、凹部２－１が極く浅い凹部である場合は、塗布した感光性樹脂層４にフォトマスク１２であるグレートーンマスクを介して露光光６を制御することが難しい。すなわち、現像後、凹部２－１に薄い感光性樹脂層を形成する事が困
難である。しかしながら、感光性樹脂層に代わる層が形成されていないと、フォトマスク１２による感光性樹脂層を形成した際の現像工程で晒される現像液にパッド電極が腐食される虞がある。その為、腐食防止層１５を極く浅い凹部であるパッド電極部の凹部２－１を含めて塗布し、凹部２－１の段差（凹部）を埋めておくことが好ましい。
In the first embodiment, the recesses having different depths are two types of recesses, the
The depth of the recess 2-1 of the pad electrode portion is 0.1 nm or more and 10 nm or less, and it is assumed that the depth is, for example, about 2 nm. As described above, when the concave portion 2-1 is an extremely shallow concave portion, it is difficult to control the
また、フォトリソ工程で使用するフォトマスクは、シリコンウェハ１の表面に形成された凹部２－１を除く深さが異なる凹部に対応して、それぞれ適切な露光がなされる様に光透過率が調整してあるグレートーンマスクである事は、第一の実施形態と同様である。更に凹部２－１に対応する位置に、凹部２－１を埋めるように腐食防止層１５を形成している。
Further, in the photomask used in the photolithography process, the light transmittance is adjusted so that appropriate exposure is obtained for each recess having a different depth except for the recess 2-1 formed on the surface of the
図２（ａ）は、半導体製造工程の前工程によってシリコンウェハ１の表面に形成された深さが異なる凹部を例示した断面図である。例として、パッド電極部の凹部２、２－１とスクライブライン部の凹部３を示している。
FIG. 2A is a cross-sectional view illustrating the recesses formed on the surface of the
図２（ｂ）は、パッド電極部の凹部２－１のごく浅い凹部を埋める事で平坦化可能な腐食防止層１５を塗布し、形成した状態を示している。
FIG. 2B shows a state in which the
図２（ｃ）は、図２（ｂ）に感光性樹脂層１６を形成した状態を示している。凹凸形状に従って、塗布した感光性樹脂層１６にも凹凸が形成される。深い凹部であるパッド電極部の凹部２には、深い凹部が形成され、浅い凹部であるスクライブライン部の凹部３には、浅い凹部が形成される。極く浅い凹部であるパッド電極部の凹部２－１は、腐食防止層１５によって凹部が埋められ平坦化されているので、平坦な表面となる。
FIG. 2C shows a state in which the
図２（ｄ）は、塗布した感光性樹脂層１６にフォトマスク１９を介して露光光６を露光する状態を示している。第二の実施形態の特徴は、極く浅い凹部であるパッド電極部の凹部２－１が腐食防止層１５によって埋められ平坦化されたうえで、フォトマスク１９としてグレートーンマスクを使用している。更には、フォトマスク１９のパッド電極部の凹部２とスクライブライン部の凹部３に対応する部位の光透過率が、パッド電極部の凹部２とスクライブライン部３を平坦化可能な光透過率に設定されている事が特徴である。なお、深さが異なる凹部は３種類以上であっても構わない。その場合は、使用するグレートーンマスクも、異なる深さの凹部に対応して、それぞれの部位に対応して平坦化するのに適切な光透過率を備えたグレートーンマスクを用意すれば良い。
FIG. 2D shows a state in which the exposed
フォトマスク１９のパッド電極部の凹部２とスクライブライン部の凹部３に対応する部位の光透過率を、パッド電極部の凹部２とスクライブライン部の凹部３を平坦化可能な光透過率に設定する方法としては、予めパッド電極部の凹部２とスクライブライン部の凹部３に形成されている感光性樹脂層１６の厚さを把握しておく。そして、それぞれに厚さの感光性樹脂層１６への露光強度と現像後に残留する感光性樹脂層１６の厚さの関係を実験的に捉えておく事で、平坦化が可能な露光強度を決定する。その露光強度を実現する光透過率を備えたグレートーンマスクを作製し、それをフォトマスク１９として使用する。
The light transmittance of the portion corresponding to the
図２（ｅ）は、図２（ｄ）で露光した感光性樹脂層１６を現像処理した後、パッド電極部の凹部２とスクライブライン部の凹部３に感光性樹脂１６が残留し、平坦化が実現した状態を示している。パッド電極部の凹部２－１には腐食防止層１５が形成されているため、フォトマスク１２による感光性樹脂層を形成した際の現像工程で晒される現像液にパッド電極が腐食されることを抑制できる。さらに、凹部２－１は凹部ではない部分と同様に感光性樹脂層１６は残留していない。以上により、半導体製造工程の前工程によってシリコンウェハ１の表面に形成された深さが異なる凹部を１回のフォトリソ工程によって平坦化する事ができた。
In FIG. 2 (e), after the
（腐食防止層）
腐食防止層１５としては、０．１ｎｍ以上１０ｎｍ以下程度の極く薄い腐食防止層を形成可能な材料であれば特に限定はされない。例えば、各種の自己組織化単分子膜を使用することができる。自己組織化単分子膜は、シランカプリング剤を使用する事により作製する事ができる。例えば、アルコキシシラン、トリクロロシラン、ジメチルクロロシランなどを使用した表面修飾により実施する事ができる。そして腐食防止層１５により凹部２－１は埋められている。なお、平坦性を担保するために腐食防止層１５の膜厚と凹部２－１の深さは一致していることが好ましい。
(Corrosion prevention layer)
The
（感光性樹脂層）
感光性樹脂層４、１６としては、特に限定されない。図１および図２の説明においては、ネガ型の感光性樹脂を使用した場合を例にとって説明したが、これに限定する必要は無い。
(Photosensitive resin layer)
The
（露光光）
露光光としては、特に限定する必要は無い。使用する感光性樹脂に適する露光光を使用すれば良い。例えば、高圧水銀灯を使用したｇ線（波長：４３６ｎｍ）、ｉ線（波長：３６５ｎｍ）、ＫｒＦエキシマレーザー（波長：２４８ｎｍ）、ＡｒＦエキシマレーザー（波長：１９３ｎｍ）などを挙げる事ができる。
(Exposure light)
The exposure light does not need to be particularly limited. The exposure light suitable for the photosensitive resin to be used may be used. For example, g-line (wavelength: 436 nm), i-line (wavelength: 365 nm), KrF excimer laser (wavelength: 248 nm), ArF excimer laser (wavelength: 193 nm) using a high-pressure mercury lamp can be mentioned.
＜固体撮像素子＞
本発明の固体撮像素子は、本発明のシリコンウェハの平坦化方法を使用して、半導体製造工程の前工程後のシリコンウェハの表面に形成された凹凸形状を平坦化したシリコンウェハを使用して、その上に、カラーフィルタおよびマイクロレンズを形成した固体撮像素子である。
<Solid image sensor>
The solid-state image sensor of the present invention uses the silicon wafer flattening method of the present invention to flatten the uneven shape formed on the surface of the silicon wafer after the pre-process of the semiconductor manufacturing process. , A solid-state image sensor on which a color filter and a microlens are formed.
固体撮像素子を形成する半導体製造工程の前工程終了後のシリコンウェハの表面には、深さが異なる凹部を２種類以上有している。少なくとも０．１ｎｍ以上１０ｎｍ以下の極く浅い凹部による段差が形成される。これらの凹部は、腐食防止層で覆われている。また、パッド電極部に数μｍオーダーの段差が形成されている。また、スクライブライン部にも１μｍ前後の段差が形成されている。
これらの段差は、本発明のシリコンウェハの平坦化方法を使用する事により、１回のフォトリソ工程により、一括で平坦化する事ができる。平坦化されたシリコンウェハの上にカラーフィルタ層およびマイクロレンズ層を形成する事により、本発明の固体撮像素子を得る事ができる。その為、本発明の固体撮像素子のシリコンウェハとカラーフィルタ層との間に形成されている平坦化層は、１層の樹脂層からなる事が特徴である。
The surface of the silicon wafer after the completion of the pre-process of the semiconductor manufacturing process for forming the solid-state image sensor has two or more types of recesses having different depths. A step is formed by an extremely shallow recess of at least 0.1 nm or more and 10 nm or less. These recesses are covered with a corrosion protection layer. Further, a step on the order of several μm is formed on the pad electrode portion. Further, a step of about 1 μm is also formed in the scribe line portion.
By using the silicon wafer flattening method of the present invention, these steps can be flattened all at once by one photolithography step. By forming the color filter layer and the microlens layer on the flattened silicon wafer, the solid-state image pickup device of the present invention can be obtained. Therefore, the flattening layer formed between the silicon wafer of the solid-state image pickup device of the present invention and the color filter layer is characterized by being composed of one resin layer.
１、１－１・・・（半導体製造工程の前工程後の）シリコンウェハ
２、２－１・・・パッド電極部の凹部
３・・・スクライブライン部の凹部
４・・・感光性樹脂層
５・・・フォトマスク
６・・・露光光
７・・・現像後に残った感光性樹脂層Ａ
８・・・感光性樹脂層
９・・・フォトマスク
１０・・・現像後に残った感光性樹脂層Ｂ
１１・・・表面が平坦化された半導体ウェハ
１２・・・フォトマスク
１３・・・現像後に残った感光性樹脂層
１４・・・表面が平坦化された半導体ウェハ
１５・・・腐食防止層
１６・・・感光性樹脂層
１７・・・現像後に残った感光性樹脂層
１８・・・表面が平坦化された半導体ウェハ
１９・・・フォトマスク
1, 1-1 ... Silicon wafer (after the pre-process of the semiconductor manufacturing process) 2, 2-1 ... Recessed portion of the
8 ...
11 ... Semiconductor wafer with
Claims (3)
前記フォトリソ工程で使用するフォトマスクは、シリコンウェハの表面に形成された深さが異なる凹部に対応して、それぞれ適切な露光がなされる様に光透過率が調整してあるグレートーンマスクであり、
前記深さが異なる凹部を一回のフォトリソ工程で平坦化する事を特徴とするシリコンウェハの平坦化方法。 This is a silicon wafer flattening method that flattens recesses formed on the surface of a silicon wafer by a photolithography process, which are formed on the surface of the silicon wafer by the pre-process of the semiconductor manufacturing process.
The photomask used in the photolithography process is a gray tone mask in which the light transmittance is adjusted so that appropriate exposure can be obtained for the concave portions formed on the surface of the silicon wafer having different depths. ,
A method for flattening a silicon wafer, which comprises flattening recesses having different depths in a single photolithography process.
前記フォトリソ工程と、をこの順に備えており、
前記塗布工程において、前記シリコンウェハの表面に形成された０．１ｎｍ以上１０ｎｍ以下の第一凹部を前記腐食防止層で埋める事を特徴とする請求項１に記載のシリコンウェハの平坦化方法。 The coating process of applying the corrosion prevention layer to the pad electrode of the silicon wafer, and
The photolithography process is provided in this order.
The method for flattening a silicon wafer according to claim 1, wherein in the coating step, a first recess of 0.1 nm or more and 10 nm or less formed on the surface of the silicon wafer is filled with the corrosion prevention layer.
前記凹部の少なくとも一つは深さが０．１ｎｍ以上１０ｎｍ以下の第一凹部であり、
前記第一凹部は腐食防止層で覆われている事を特徴とする固体撮像素子。 The surface of the silicon wafer on which the photoelectric conversion element is formed has two or more recesses having different depths.
At least one of the recesses is a first recess having a depth of 0.1 nm or more and 10 nm or less.
A solid-state image sensor characterized in that the first recess is covered with a corrosion prevention layer.
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| JP2020133015A JP2022029631A (en) | 2020-08-05 | 2020-08-05 | Flattening method of silicon wafer, and solid-state image sensor |
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Family Applications (1)
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Country Status (1)
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-
2020
- 2020-08-05 JP JP2020133015A patent/JP2022029631A/en active Pending
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