JP2022018356A - Switching circuit - Google Patents
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Abstract
Description
本発明は、スイッチング回路に関する。 The present invention relates to a switching circuit.
コンバータやインバータなどに用いられるスイッチング回路において、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)や、IGBT(Insulated Gate Bipolar Transistor)などのスイッチング素子は、ゲート電極に入力される制御信号によってオンオフ駆動が制御される。 In switching circuits used for converters and inverters, switching elements such as MOSFETs (Metal-Oxide-Semiconductor Field-Effective Transistors) and IGBTs (Insulated Gate Bipolar Transistors) are driven on and off by control signals input to gate electrodes. Be controlled.
ところが、スイッチング素子のゲート電極に入力される制御信号に、ノイズ電圧が重畳することがあり、制御信号に重畳したノイズ電圧は、スイッチング素子の誤動作を誘発することがある。スイッチング回路において、スイッチング素子のスイッチングスピードを確保しつつ、誤動作の発生を抑制することが望まれている。特許文献1には、スイッチング素子のスイッチングスピードを確保しつつ、セルフターンオンを抑制することができるスイッチング回路が開示されている。
However, a noise voltage may be superimposed on the control signal input to the gate electrode of the switching element, and the noise voltage superimposed on the control signal may induce a malfunction of the switching element. In a switching circuit, it is desired to suppress the occurrence of malfunction while ensuring the switching speed of the switching element.
しかしながら、従来のスイッチング回路は、誤動作の発生を抑制しつつ、スイッチング素子のスイッチングスピードを確保できない場合があるという問題を有している。 However, the conventional switching circuit has a problem that the switching speed of the switching element may not be ensured while suppressing the occurrence of malfunction.
本発明の目的は、スイッチング素子のスイッチングスピードの向上を図るとともに、誤動作を抑制することができるスイッチング回路を提供することにある。 An object of the present invention is to provide a switching circuit capable of improving the switching speed of a switching element and suppressing a malfunction.
上記目的を達成するために、本発明の一態様によるスイッチング回路は、第一ドレイン電極、第一ゲート電極及び第一ソース電極を有する第一スイッチング素子と、前記第一ゲート電極に接続された入出力電極、スイッチングを制御するための制御信号が入力される制御信号入力電極及び出入力電極を有する双方向スイッチング素子と、前記第一ソース電極と前記出入力電極との間に接続されたコンデンサとを備える。 In order to achieve the above object, the switching circuit according to one aspect of the present invention includes a first switching element having a first drain electrode, a first gate electrode and a first source electrode, and an input connected to the first gate electrode. A bidirectional switching element having an output electrode, a control signal input electrode for inputting a control signal for controlling switching, and an input / output electrode, and a capacitor connected between the first source electrode and the input / output electrode. To prepare for.
本発明の一態様によれば、スイッチング素子のスイッチングスピードの向上を図るとともに、誤動作を抑制することができる。 According to one aspect of the present invention, it is possible to improve the switching speed of the switching element and suppress malfunction.
以下に、本発明の実施形態に係るスイッチング回路につき、図面を参照しつつ詳細に説明する。なお、各実施形態により本発明が限定されるものでない。また、以下の各実施形態における構成要素には、当業者が容易に想定できるもの、あるいは実質的に同一のものが含まれる。 Hereinafter, the switching circuit according to the embodiment of the present invention will be described in detail with reference to the drawings. The present invention is not limited to each embodiment. In addition, the components in each of the following embodiments include those that can be easily assumed by those skilled in the art or those that are substantially the same.
〔第1実施形態〕
図2から図8を参照して、本発明の第1実施形態によるスイッチング回路について説明する。まず、本実施形態によるスイッチング回路が用いられる電力変換装置についてインバータを例にとって図1を用いて説明する。なお、本実施形態によるスイッチング回路は、インバータに限られず、コンバータやフルブリッジ回路などのスイッチング素子にも適用できる。
[First Embodiment]
The switching circuit according to the first embodiment of the present invention will be described with reference to FIGS. 2 to 8. First, a power conversion device using the switching circuit according to the present embodiment will be described with reference to FIG. 1 by taking an inverter as an example. The switching circuit according to this embodiment is not limited to the inverter, but can be applied to switching elements such as converters and full bridge circuits.
(電力変換装置)
図1に示すように、電力変換装置10は、三相交流電源11に接続されている。電力変換装置10は、三相交流電源11から入力する三相交流電力を全波整流する整流回路12と、整流回路12で整流された電力を平滑化する平滑用コンデンサ13とを有している。整流回路12は、図示は省略するが、6つのダイオードをフルブリッジ接続して構成されるか又は6つのスイッチング素子をフルブリッジ接続して構成されている。
(Power converter)
As shown in FIG. 1, the
整流回路12の正極出力端子に正極側ラインLpが接続され、負極出力端子に負極側ラインLnが接続されている。正極側ラインLp及び負極側ラインLn間に平滑用コンデンサ13が接続されている。また、電力変換装置10は、正極側ラインLp及び負極側ラインLn間に印加された直流電圧を三相交流電圧に変換するインバータ回路14を備えている。インバータ回路14は、正極側ラインLpに接続された上アーム部を構成するスイッチング回路1Up,1Vp,1Wpと、負極側ラインLnに接続された下アーム部を構成するスイッチング回路1Un,1Vn,1Wnとを備えている。
The positive electrode side line Lp is connected to the positive electrode output terminal of the
スイッチング回路1Up及びスイッチング回路1Unは、正極側ラインLpと負極側ラインLnとの間に直列に接続されてU相出力アーム16Uを構成している。スイッチング回路1Vp及びスイッチング回路1Vnは、正極側ラインLpと負極側ラインLnとの間に直列に接続されてV相出力アーム16Vを構成している。スイッチング回路1Wp及びスイッチング回路1Wnは、正極側ラインLpと負極側ラインLnとの間に直列に接続されてW相出力アーム16Wを構成している。スイッチング回路1Up,1Vp,1Wp,1Un,1Vn,1Wnの詳細については後述する。
The switching circuit 1Up and the switching circuit 1Un are connected in series between the positive electrode side line Lp and the negative electrode side line Ln to form a
スイッチング回路1Up及びスイッチング回路1Unの接続部と、スイッチング回路1Vp及びスイッチング回路1Vnの接続部と、スイッチング回路1Wp及びスイッチング回路1Wnの接続部は例えば、誘導性負荷となる三相交流電動機15にそれぞれ接続されている。
The connection part of the switching circuit 1Up and the switching circuit 1Un, the connection part of the switching circuit 1Vp and the switching circuit 1Vn, and the connection part of the switching circuit 1Wp and the switching circuit 1Wn are connected to, for example, a three-phase AC
電力変換装置10は、スイッチング回路1Up,1Vp,1Wp,1Un,1Vn,1Wnを制御する制御装置17を有している。制御装置17は、スイッチング回路1Up,1Vp,1Wp,1Un,1Vn,1Wnのそれぞれに個別に制御信号を出力するように構成されている。これにより、制御装置17は、スイッチング回路1Up,1Vp,1Wp,1Un,1Vn,1Wnを当該制御信号によって制御して、スイッチング回路1Up,1Vp,1Wp,1Un,1Vn,1Wnのそれぞれに備えられた第一スイッチング素子Q1(図1では不図示、詳細は後述する)を例えばパルス幅変調(Pulse Width Modulation:PWM)によって駆動するようになっている。
The
(スイッチング回路の構成)
本実施形態に係るスイッチング回路について図2から図8を用いて説明する。図1に示すスイッチング回路1Up,1Vp,1Wp,1Un,1Vn,1Wnは、互いに同一の構成を有し同一の機能を発揮するようになっている。このため、以下、スイッチング回路1Up,1Vp,1Wp,1Un,1Vn,1Wnを区別せずに説明する場合には、「スイッチング回路1」と総称する。
(Configuration of switching circuit)
The switching circuit according to this embodiment will be described with reference to FIGS. 2 to 8. The switching circuits 1Up, 1Vp, 1Wp, 1Un, 1Vn, and 1Wn shown in FIG. 1 have the same configuration and exhibit the same function. Therefore, in the following, when the switching circuits 1Up, 1Vp, 1Wp, 1Un, 1Vn, and 1Wn are described without distinction, they are collectively referred to as "
本実施形態は、スイッチング回路に関する。図2は、本実施形態に係るスイッチング回路1の概略構成を示す回路図である。図3は、本実施形態に係るスイッチング回路1における第一制御信号1S及び第二制御信号2Sのタイミングチャートである。図3中の「1S」は、第一制御信号1Sの電圧波形を示し、図3中の「2S」は、第二制御信号2Sの電圧波形を示している。また、図3中の「HL」は、第一制御信号1S及び第二制御信号2Sの電圧の最大レベルを示し、図3中の「LO」は、第一制御信号1S及び第二制御信号2Sの電圧の最小レベルを示している。
The present embodiment relates to a switching circuit. FIG. 2 is a circuit diagram showing a schematic configuration of the
図4及び図5は、本実施形態に係るスイッチング回路1における第一制御信号1S及び第二制御信号2Sのタイミングチャートと、第一制御信号1S及び第二制御信号2Sによって制御されたスイッチング回路1の第一スイッチング素子Q1のゲート・ソース間電圧VGS、ドレイン・ソース間電圧VDS及びドレイン電流IDとを示す図である。図4中及び図5中の「1S」は、第一制御信号1Sの電圧波形を示し、図4中及び図5中の「2S」は、第二制御信号2Sの電圧波形を示している。図4中及び図5中の「VGS」は、第一スイッチング素子Q1のゲート・ソース間電圧VGSの波形を示している。図4中及び図5中の「+V1」は、ゲート・ソース間電圧VGSの最大レベルを示し、図4中及び図5中の「-V1」は、ゲート・ソース間電圧VGSの最小レベルを示している。また、図4及び図5には、理解を容易にするため、スイッチング回路1に備えられた第一スイッチング素子Q1の第一ゲート電極G1と第一ソース電極S1との間に接続されたコンデンサ23の接続状態が図示されている。
4 and 5 show the timing charts of the
図2に示すように、本実施形態に係るスイッチング回路1は、第一ドレイン電極D1、第一ゲート電極G1及び第一ソース電極S1を有する第一スイッチング素子Q1と、第一ゲート電極G1に接続された入出力電極311、スイッチングを制御するための制御信号が入力される制御信号入力電極315及び出入力電極313を有する双方向スイッチング素子31と、第一ソース電極S1と出入力電極313との間に接続されたコンデンサ23とを備えている。また、スイッチング回路1は、第一制御信号1Sを生成する第一制御部SG1と、第二制御信号2Sを生成する第二制御部SG2とを備えている。さらに、スイッチング回路1は、第一ゲート電極G1に第一制御信号1Sを出力する第一出力部P1と、制御信号入力電極315に第二制御信号2Sを出力する第二出力部P2とを備えている。
As shown in FIG. 2, the switching
第一スイッチング素子Q1は、ワイドバンドギャップ半導体素子である。ワイドバンドギャップ半導体素子としては、例えば、炭化珪素(SiC)、窒化ガリウム系材料(GaN系材料)、酸化ガリウム(GaO)及びダイヤモンドのうち少なくとの1つを用いて形成された半導体素子である。また、第一スイッチング素子Q1は、例えばシリコン(Si)を用いて形成された半導体素子であってもよい。本実施形態における第一スイッチング素子Q1は、SiCで形成された半導体素子であり、SiC-MOSFETである。 The first switching element Q1 is a wide bandgap semiconductor element. The wide bandgap semiconductor device is, for example, a semiconductor device formed by using at least one of silicon carbide (SiC), gallium nitride-based material (GaN-based material), gallium oxide (GaO), and diamond. .. Further, the first switching element Q1 may be a semiconductor element formed by using, for example, silicon (Si). The first switching element Q1 in the present embodiment is a semiconductor element formed of SiC and is a SiC-PWM.
スイッチング回路1Up、スイッチング回路1Vp及びスイッチング回路1Wp(図1参照)のそれぞれに備えられた第一スイッチング素子Q1の第一ドレイン電極D1は、正極側ラインLp(図1参照)に接続されている。スイッチング回路1Upに備えられた第一スイッチング素子Q1の第一ソース電極S1は、スイッチング回路1Un(図1参照)に備えられた第一スイッチング素子Q1の第一ドレイン電極D1に接続されている。スイッチング回路1Vpに備えられた第一スイッチング素子Q1の第一ソース電極S1は、スイッチング回路1Vn(図1参照)に備えられた第一スイッチング素子Q1の第一ドレイン電極D1に接続されている。スイッチング回路1Wpに備えられた第一スイッチング素子Q1の第一ソース電極S1は、スイッチング回路1Wn(図1参照)に備えられた第一スイッチング素子Q1の第一ドレイン電極D1に接続されている。 スイッチング回路1Un、スイッチング回路1Vn及びスイッチング回路1Wnのそれぞれに備えられた第一スイッチング素子Q1の第一ソース電極S1は、負極側ラインLn(図1参照)に接続されている。 The first drain electrode D1 of the first switching element Q1 provided in each of the switching circuit 1Up, the switching circuit 1Vp, and the switching circuit 1Wp (see FIG. 1) is connected to the positive electrode side line Lp (see FIG. 1). The first source electrode S1 of the first switching element Q1 provided in the switching circuit 1Up is connected to the first drain electrode D1 of the first switching element Q1 provided in the switching circuit 1Un (see FIG. 1). The first source electrode S1 of the first switching element Q1 provided in the switching circuit 1Vp is connected to the first drain electrode D1 of the first switching element Q1 provided in the switching circuit 1Vn (see FIG. 1). The first source electrode S1 of the first switching element Q1 provided in the switching circuit 1Wp is connected to the first drain electrode D1 of the first switching element Q1 provided in the switching circuit 1Wn (see FIG. 1). The first source electrode S1 of the first switching element Q1 provided in each of the switching circuit 1Un, the switching circuit 1Vn, and the switching circuit 1Wn is connected to the negative electrode side line Ln (see FIG. 1).
双方向スイッチング素子31は、逆直列接続された第二スイッチング素子Q2及び第三スイッチング素子Q3を有している。第二スイッチング素子Q2は、Si-MOSFETである。第二スイッチング素子Q2は、第二ドレイン電極D2、第二ゲート電極G2及び第二ソース電極S2を有している。
The
第三スイッチング素子Q3は、Si-MOSFETである。第三スイッチング素子Q3は、第三ドレイン電極D3、第三ゲート電極G3及び第三ソース電極S3を有している。 The third switching element Q3 is a Si- MOSFET. The third switching element Q3 has a third drain electrode D3, a third gate electrode G3, and a third source electrode S3.
第二スイッチング素子Q2と第三スイッチング素子Q3は、第二ソース電極S2と第三ソース電極S3とを接続して、逆直列構成されている。第二スイッチング素子Q2と第三スイッチング素子Q3は、Si-MOSFETである。このため、第二スイッチング素子Q2の第二ドレイン電極D2及び第二ソース電極S2には、逆並列接続された第二寄生ダイオードPD2が形成されている。第三スイッチング素子Q3の第三ドレイン電極D3及び第三ソース電極S3には、逆並列接続された第三寄生ダイオードPD3が形成されている。このため、第二寄生ダイオードPD2及び第三寄生ダイオードPD3は、逆直列構成されるため、双方向スイッチを構成する。 The second switching element Q2 and the third switching element Q3 are configured in reverse series by connecting the second source electrode S2 and the third source electrode S3. The second switching element Q2 and the third switching element Q3 are Si- MOSFETs. Therefore, a second parasitic diode PD2 connected in antiparallel is formed on the second drain electrode D2 and the second source electrode S2 of the second switching element Q2. A third parasitic diode PD3 connected in antiparallel is formed on the third drain electrode D3 and the third source electrode S3 of the third switching element Q3. Therefore, since the second parasitic diode PD2 and the third parasitic diode PD3 are configured in anti-series series, they form a bidirectional switch.
第二スイッチング素子Q2と第三スイッチング素子Q3は、第二ゲート電極G2と第三ゲート電極G3とを接続して構成されている。 The second switching element Q2 and the third switching element Q3 are configured by connecting the second gate electrode G2 and the third gate electrode G3.
第一出力部P1は、第一スイッチング素子Q1の第一ゲート電極G1に接続されている。第一出力部P1の入力端子は、第一スイッチング素子Q1をオンオフ駆動させるための第一制御部SG1の出力端子に接続されている。第一制御部SG1は図3に示される第一制御信号1Sを生成する。第一出力部P1は、第一制御信号1Sに基づく第一駆動信号を第一スイッチング素子Q1の第一ゲート電極G1に出力する。第一出力部P1は、正電圧+V1及び負電圧-V1を出力する電源(不図示)に接続され、低電圧レベルが負電圧-V1であり高電圧レベルが正電圧+V1の第一制御信号1Sを第一ゲート電極G1に出力するように構成されている。より具体的には、第一出力部P1は、第一制御部SG1から入力される第一制御信号1Sの電圧レベルがローレベルの場合には、電圧レベルが負電圧-V1の第一駆動電圧の第一駆動信号を第一ゲート電極G1に出力する。第一出力部P1は、第一制御部SG1から入力される第一制御信号1Sの電圧レベルがハイレベルの場合には、電圧レベルが正電圧V1の第一駆動電圧の第一駆動信号を第一ゲート電極G1に出力する。
The first output unit P1 is connected to the first gate electrode G1 of the first switching element Q1. The input terminal of the first output unit P1 is connected to the output terminal of the first control unit SG1 for driving the first switching element Q1 on and off. The first control unit SG1 generates the
また、第一出力部P1は、基準電位VSS(例えばグランド電位)を出力する出力端子が第一スイッチング素子Q1の第一ソース電極S1に接続されている。これにより、第一出力部P1は、第一スイッチング素子Q1の第一ゲート電極G1及び第一ソース電極S1の間に、第一ソース電極S1を基準電位VSSとする第一駆動電圧を印加することができる。したがって、第一出力部P1に入力される第一制御信号1Sの電圧レベルがローレベルの場合には、第一スイッチング素子Q1のゲート・ソース間電圧は負の電圧となる。一方、第一出力部P1に入力される第一制御信号1Sの電圧レベルがハイレベルの場合には、第一スイッチング素子Q1のゲート・ソース間電圧は正の電圧となる。
Further, in the first output unit P1, the output terminal for outputting the reference potential VSS (for example, the ground potential) is connected to the first source electrode S1 of the first switching element Q1. As a result, the first output unit P1 applies a first drive voltage having the first source electrode S1 as a reference potential VSS between the first gate electrode G1 and the first source electrode S1 of the first switching element Q1. Can be done. Therefore, when the voltage level of the
第一制御部SG1は、電力変換装置10に設けられた制御装置17(図1参照)に制御されて第一制御信号1Sを生成するように構成されている。第一スイッチング素子Q1は、第一制御信号1Sに基づきオンオフ駆動する。第一制御信号1Sはパルス電圧信号である。
The first control unit SG1 is configured to generate the
スイッチング回路1は、第一出力部P1と第一ゲート電極G1との間に接続された第一ゲート抵抗R1を備えている。第一スイッチング素子Q1は、内蔵ゲート抵抗であるゲート抵抗R0を有している。ゲート抵抗R0は、第一ゲート電極G1に設けられている。第一ゲート抵抗R1は、ゲート抵抗R0に接続されている。第一出力部P1と第一ゲート電極G1とは、第一ゲート抵抗R1を介して接続されている。
The
本実施形態において、第二ドレイン電極D2は、第一ゲート電極G1と第一ゲート抵抗R1との間の接続ノード21に接続されている。より具体的には、第二ドレイン電極D2は、ゲート抵抗R0と第一ゲート抵抗R1との間の接続ノード21に接続されている。すなわち、第二スイッチング素子Q2の第二ドレイン電極D2は、第一ゲート電極G1に接続されている。第二スイッチング素子Q2の第二ドレイン電極D2は、双方向スイッチング素子31の入出力電極311に相当する。
In the present embodiment, the second drain electrode D2 is connected to the connection node 21 between the first gate electrode G1 and the first gate resistor R1. More specifically, the second drain electrode D2 is connected to the connection node 21 between the gate resistance R0 and the first gate resistance R1. That is, the second drain electrode D2 of the second switching element Q2 is connected to the first gate electrode G1. The second drain electrode D2 of the second switching element Q2 corresponds to the input /
第一出力部P1と第一ゲート電極G1との間に、第一ゲート抵抗R1が設けられていることで、第一ゲート抵抗R1の抵抗値を適当に選択することで、第一スイッチング素子Q1のスイッチングスピード及びスイッチング損失等を制御できる。 Since the first gate resistance R1 is provided between the first output unit P1 and the first gate electrode G1, the resistance value of the first gate resistance R1 can be appropriately selected to obtain the first switching element Q1. Switching speed, switching loss, etc. can be controlled.
上述のとおり、第一出力部P1は、正電圧+V1及び負電圧-V1を出力する電源(不図示)に接続され、低電圧レベルが負電圧-V1であり高電圧レベルが正電圧+V1の第一制御信号1Sを第一ゲート電極G1に出力するように構成されている。このため、第一出力部P1は、第一ゲート電極G1と第一ソース電極S1に対して、第一ゲート電極G1の電位を第一ソース電極S1の電位に対して負とすることができる。これにより、スイッチング回路1は、第一スイッチング素子Q1を高速スイッチングすることができ、かつ第一スイッチング素子Q1の誤作動を防止することができる。
As described above, the first output unit P1 is connected to a power supply (not shown) that outputs positive voltage + V1 and negative voltage −V1, and the low voltage level is negative voltage −V1 and the high voltage level is positive voltage + V1. It is configured to output one
第二出力部P2は、双方向スイッチング素子31を構成する第二スイッチング素子Q2の第二ゲート電極G2と第三スイッチング素子Q3の第三ゲート電極G3とが接続されたゲート電極接続ノード22に接続されている。ゲート電極接続ノード22は、双方向スイッチング素子31をオンオフ制御するための制御信号が入力される制御信号入力電極315に相当する。
The second output unit P2 is connected to a gate
第二出力部P2は、基準電位VSS(例えばグランド電位)を出力する出力端子が第二スイッチング素子Q2の第二ソース電極S2及び第三スイッチング素子Q3の第三ソース電極S3の接続部に接続されている。第二出力部P2は、第二制御部SG2から入力される第二制御信号2Sの電圧レベルがローレベルの場合には、電圧レベルが基準電位VSSの第二駆動電圧の第二駆動信号を双方向スイッチング素子31の制御信号入力電極315に出力する。第二出力部P2は、第二制御部SG2から入力される第二制御信号2Sの電圧レベルがハイレベルの場合には、電圧レベルが例えば正電圧+V1の第二駆動電圧の第二駆動信号を制御信号入力電極315に出力する。これにより、第二出力部P2は、双方向スイッチング素子31の制御信号入力電極315と、第二ソース電極S2及び第三ソース電極S3との間に当該接続部を基準電位VSSとする第二駆動電圧を印加することができる。したがって、第二出力部P2に入力される第二制御信号2Sの電圧レベルがローレベルの場合には、第二スイッチング素子Q2のゲート・ソース間電圧及び第三スイッチング素子Q3のゲート・ソース間電圧はゼロとなる。一方、第二出力部P2に入力される第二制御信号2Sの電圧レベルがハイレベルの場合には、第二スイッチング素子Q2のゲート・ソース間電圧及び第三スイッチング素子Q3のゲート・ソース間電圧は、正の電圧+V1となる。
In the second output unit P2, the output terminal that outputs the reference potential VSS (for example, the ground potential) is connected to the connection portion of the second source electrode S2 of the second switching element Q2 and the third source electrode S3 of the third switching element Q3. ing. When the voltage level of the
第二出力部P2の入力端子は、双方向スイッチング素子31をオンオフ駆動させるための第二制御部SG2の出力端子に接続されている。第二制御部SG2は図3に示される第二制御信号2Sを生成する。第二制御部SG2は、電力変換装置10に設けられた制御装置17(図1参照)に制御されて第二制御信号2Sを生成するように構成されている。第二出力部P2は、第二制御信号2Sに基づき、双方向スイッチング素子31をオンオフ駆動するための第二駆動電圧の第二駆動信号を出力する。双方向スイッチング素子31は、第二制御信号2Sに基づく第二駆動信号によってオンオフ駆動する。第二制御信号2Sはパルス電圧信号である。スイッチング回路1は、第二出力部P2と双方向スイッチング素子31のゲート電極接続ノード22との間に接続された第二ゲート抵抗R2を備えている。第二ゲート抵抗R2の抵抗値を適当に選択することで、双方向スイッチング素子31のスイッチングスピード等を制御できる。
The input terminal of the second output unit P2 is connected to the output terminal of the second control unit SG2 for driving the
コンデンサ23は、第一ソース電極S1と第三ドレイン電極D3との間に接続されている。コンデンサ23の一方の電極は、第三スイッチング素子Q3の第三ドレイン電極D3に接続されている。コンデンサ23の他方の電極は、第一スイッチング素子Q1の第一ソース電極S1に接続されている。このため、第三スイッチング素子Q3の第三ドレイン電極D3は、双方向スイッチング素子31の出入力電極313に相当する。
The
コンデンサ23は、双方向スイッチング素子31及び接続ノード21を介して、第一ゲート電極G1と接続されている。コンデンサ23は、後述するノイズ電圧を吸収する容量素子として機能する。双方向スイッチング素子31が第二出力部P2によってオンオフ駆動されることで、第一ゲート電極G1とコンデンサ23との電気的な接続が制御される。双方向スイッチング素子31がオン状態のときに、コンデンサ23は、第一ゲート電極G1に対して電気的な接続状態となる。また、双方向スイッチング素子31がオフ状態のときに、コンデンサ23は、第一ゲート電極G1に対して電気的に非接続状態となる。
The
なお、第一スイッチング素子Q1は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、又は、IGBT(Insulated Gate Bipolar Transistor)であってもよい。また、第二スイッチング素子Q2は、ダイオード又はIGBTであってもよい。さらに、第三スイッチング素子Q3は、ダイオード又はIGBTであってもよい。つまり、双方向スイッチング素子31は、ダイオード、MOSFET及びIGBTの少なくとも2つを逆直列接続して構成されていてもよい。ここで、これらのMOSFETは、例えばSi-MOSFETであってもよく、これらのダイオードは、例えばSiダイオードであってもよく、これらのIGBTは、例えばSi-IGBTであってもよい。
The first switching element Q1 may be a MOSFET (Metal-Oxide-Semiconductor Field-Effective Transistor) or an IGBT (Insulated Gate Bipolar Transistor). Further, the second switching element Q2 may be a diode or an IGBT. Further, the third switching element Q3 may be a diode or an IGBT. That is, the
(スイッチング回路の動作)
図3に示すタイミングチャートと、図4及び図5に示す、第一ゲート電極G1と第一ソース電極S1との間のコンデンサ23の接続状態、第一ゲート電極G1と第一ソース電極S1との間に印加されるゲート・ソース間電圧の波形及び第一スイッチング素子Q1のスイッチング波形とを参照して、本実施形態に係るスイッチング回路1の動作について説明する。
(Operation of switching circuit)
The timing chart shown in FIG. 3, the connection state of the
図3に示すように、第一制御信号1Sは、一定の周期T1でハイレベルとローレベルとを交互に繰り返す矩形波である。また、第二制御信号2Sは、一定の周期T2でハイレベルとローレベルを交互に繰り返す矩形波である。周期T1の長さは、周期T2の長さと実質的に同じである。すなわち、第一制御信号1Sの周期T1と、第二制御信号2Sの周期T2とは、同一の値に設定されている。
As shown in FIG. 3, the
第一制御信号1Sの周期T1は、第一制御信号1Sがハイレベル(HL)で出力される期間H1と、第一制御信号1Sがローレベル(LO)で出力される期間L1とを含む。また、第二制御信号2Sの周期T2は、第二制御信号2Sがハイレベル(HL)で出力される期間H2と、第二制御信号2Sがローレベル(LO)で出力される期間L2とを含む。
The period T1 of the
期間H1の長さ及び期間L1の長さは、第一スイッチング素子Q1のオンオフ駆動における所望のタイミングを考慮して決定される。また、期間H2の長さ及び期間L2の長さは、双方向スイッチング素子31のオンオフ駆動(すなわち、第二スイッチング素子Q2及び第三スイッチング素子Q3のオンオフ駆動)における所望のタイミングを考慮して決定される。 The length of the period H1 and the length of the period L1 are determined in consideration of the desired timing in the on / off drive of the first switching element Q1. Further, the length of the period H2 and the length of the period L2 are determined in consideration of the desired timing in the on / off drive of the bidirectional switching element 31 (that is, the on / off drive of the second switching element Q2 and the third switching element Q3). Will be done.
本実施形態において、第一制御信号1Sがハイレベルで第一制御部SG1から出力されている期間H1では、第二制御信号2Sはローレベルで第一制御部SG1から出力される。そして、第一制御信号1Sがローレベルで第一制御部SG1から出力されている期間L1では、第二制御信号2Sはハイレベルで第二制御部SG2から出力される。
In the present embodiment, during the period H1 in which the
第一ゲート電極G1に入力された第一制御信号1Sがハイレベルのとき、第一スイッチング素子Q1はオン状態となり、第一スイッチング素子Q1におけるドレイン・ソース間が電気的に導通する。第一ゲート電極G1に入力された第一制御信号1Sがローレベルのとき、第一スイッチング素子Q1は、オフ状態となり、第一スイッチング素子Q1におけるドレイン・ソース間の電気的な導通が遮断される。
When the
また、第二ゲート電極G2と第三ゲート電極G3のゲート電極接続ノード22に入力された第二制御信号2Sがハイレベルのとき、第二スイッチング素子Q2及び第三スイッチング素子Q3がオン状態となる。このため、第二ゲート電極G2及び第三ゲート電極G3を接続したゲート電極接続ノード22に入力された第二制御信号2Sがハイレベルのとき、双方向スイッチング素子31は、オン状態となり、入出力電極311及び出入力電極313の間が電気的に導通する。ゲート電極接続ノード22に入力された第二制御信号2Sがローレベルのとき、第二スイッチング素子Q2及び第三スイッチング素子Q3がオフ状態となる。このため、ゲート電極接続ノード22に入力された第二制御信号2Sがローレベルのとき、双方向スイッチング素子31は、オフ状態となり、入出力電極311及び出入力電極313の間の電気的な導通を遮断される。
Further, when the
第一出力部P1及び第二出力部P2は、第一動作B1、第三動作B3及び第二動作B2をこの順に繰り返して第一スイッチング素子Q1を駆動する。図3に示す第一制御信号1Sは、第一制御部SG1から出力される信号である。また、図3に示す第二制御信号2Sは、第二制御部SG2から出力される信号である。第一出力部P1は、電圧レベルが異なる点を除いて、第一制御信号1Sと同じ波形の信号を第一ゲート電極G1に出力して第一スイッチング素子Q1を駆動する。また、第二出力部P2は、ハイレベルの電圧レベルが異なる点を除いて、第二制御信号2Sと同じ波形の信号を双方向スイッチング素子31の制御信号入力電極315に出力して双方向スイッチング素子31を駆動する。したがって、図3では、第一制御信号1S及び第二制御信号2Sを用いて第一動作B1、第二動作B2及び第三動作B3を説明する。
The first output unit P1 and the second output unit P2 repeat the first operation B1, the third operation B3, and the second operation B2 in this order to drive the first switching element Q1. The
第一動作B1は、第一出力部P1が第一スイッチング素子Q1をオン状態からオフ状態とする前に、第二出力部P2が双方向スイッチング素子31をオフ状態とした上で、第一出力部P1が第一スイッチング素子Q1をオン状態からオフ状態とする動作である。つまり、第一動作B1では、第一出力部P1から出力される第一制御信号1Sがハイレベルからローレベルに立ち下がる前に、第二出力部P2から出力される第二制御信号2Sがローレベルとされた上で、第一制御信号1Sがハイレベルからローレベルに立ち下がる。第一動作B1においては、コンデンサ23が第一ゲート電極G1に対して電気的に非接続状態とされた上で、第一スイッチング素子Q1がオン状態からオフ状態とされる。
In the first operation B1, the first output unit P1 turns the
第二動作B2は、第一出力部P1が第一スイッチング素子Q1をオフ状態からオン状態とする前に、第二出力部P2が双方向スイッチング素子31をオフ状態とした上で、第一出力部P1が第一スイッチング素子Q1をオフ状態からオン状態とする動作である。第二動作B2では、第一出力部P1から出力される第一制御信号1Sが、ローレベルからハイレベルに立ち上がる前に、第二出力部P2から出力される第二制御信号2Sがローレベルとされた上で、第一制御信号1Sがローレベルからハイレベルに立ち上がる。第二動作B2においては、コンデンサ23が第一ゲート電極G1に対して電気的に非接続状態とされた上で、第一スイッチング素子Q1がオフ状態からオン状態とされる。
In the second operation B2, the second output unit P2 turns the
ここで、本実施形態の比較例として、第二制御部SG2、第二出力部P2、第二ゲート抵抗R2、第二スイッチング素子Q2および第三スイッチング素子Q3が設けられていない構成が考えられる。この構成においては、第一スイッチング素子Q1における第一ゲート電極G1と第一ソース電極S1との間にコンデンサ23が直接接続された構成になる。この構成は、第一スイッチング素子Q1における第一ゲート電極G1と第一ソース電極S1との間にコンデンサ23が接続されていない場合と比較して、第一スイッチング素子Q1のスイッチングスピードがコンデンサ23の影響で遅くなることがある。
Here, as a comparative example of the present embodiment, a configuration in which the second control unit SG2, the second output unit P2, the second gate resistor R2, the second switching element Q2, and the third switching element Q3 are not provided can be considered. In this configuration, the
一方、本実施形態に係るスイッチング回路1は、第二スイッチング素子Q2と第三スイッチング素子Q3を逆直列接続して構成された双方向スイッチング素子31を備えているので、第一スイッチング素子Q1のオンオフ状態が切り替えられるとき、第一ゲート電極G1と第一ソース電極S1との間の電圧極性に拘わらず、コンデンサ23は、非接続状態とされる。したがって、本実施形態に係るスイッチング回路1は、コンデンサ23の影響を受けることなく第一スイッチング素子Q1のオンオフ状態を切り替えることができる。これにより、スイッチング回路1は、コンデンサ23の影響で第一スイッチング素子Q1のスイッチングスピードが遅くなることを防止できる。
On the other hand, since the
第三動作B3は、第一出力部P1が第一スイッチング素子Q1をオフ状態としている期間中において、第二出力部P2が双方向スイッチング素子31をオン状態とする動作である。より具体的には、第三動作B3は、第一出力部P1が第一制御部SG1から入力される第一制御信号1Sのオフ状態信号を出力し、第一スイッチング素子Q1をオフ状態としている期間中において、第二出力部P2が第二制御部SG2から入力される第二制御信号2Sのオン状態信号を出力して双方向スイッチング素子31をオン状態とする動作である。つまり、第三動作B3では、第一制御部SG1から出力される第一制御信号1Sがローレベルである期間中において、第二制御部SG2が第二制御信号2Sをハイレベルとする。したがって、第三動作B3によって、第一スイッチング素子Q1がオフ状態である期間中、コンデンサ23は、第一ゲート電極G1に対して電気的に接続状態とされる。
The third operation B3 is an operation in which the second output unit P2 turns on the
第三動作B3においては、第一スイッチング素子Q1がオフ状態である期間中、コンデンサ23が第一ゲート電極G1に対し電気的に接続状態とされる。例えば、第一制御部SG1にノイズが発生あるいは侵入し、第一出力部P1と第一ゲート電極G1との間にノイズ電圧が発生した場合、ノイズ電圧はコンデンサ23に吸収される。したがって、本実施形態に係るスイッチング回路1は、第一出力部P1と第一ゲート電極G1との間に発生したノイズ電圧によって、第一スイッチング素子Q1の誤作動が誘発されることを抑制することができる。
In the third operation B3, the
つまり、本実施形態に係るスイッチング回路1は、第一スイッチング素子Q1がオフ状態である期間中にコンデンサ23を第一ゲート電極G1に対して接続状態とすることで、第一スイッチング素子Q1の誤作動を抑制する。そして、スイッチング回路1は、第一スイッチング素子Q1におけるオンオフ状態の切り替えを行う場合は、コンデンサ23を第一ゲート電極G1に対して非接続状態とした上で、第一スイッチング素子Q1におけるオンオフ状態を切り替える。この構成によって、本実施形態に係るスイッチング回路1は、第一スイッチング素子Q1のスイッチングスピードの向上を図るとともに、第一スイッチング素子Q1の誤作動を抑制することができる。
That is, in the
本実施形態における第三動作B3は、第一動作B1と第二動作B2との間で行われる。第三動作B3において第二出力部P2が双方向スイッチング素子31をオフ状態からオン状態とするタイミングは、第一動作B1において第一出力部P1が第一スイッチング素子Q1をオン状態からオフ状態とした直後である。また、第二動作B2において第二出力部P2が双方向スイッチング素子31をオン状態からオフ状態とするタイミングは、第二動作B2において第一出力部P1が第一スイッチング素子Q1をオフ状態からオン状態とする直前である。そして、第三動作B3においてオン状態とされた双方向スイッチング素子31は、第三動作B3において第二出力部P2によってオフ状態に制御されるまでオン状態に維持される。
The third operation B3 in the present embodiment is performed between the first operation B1 and the second operation B2. The timing at which the second output unit P2 turns the
ここで、「第一出力部P1が第一スイッチング素子Q1をオン状態からオフ状態とした直後」とは、第一スイッチング素子Q1がオフ状態となった時から、第一スイッチング素子Q1が連続してオフ状態となっている期間に対して十分に短い時間が経過した時を示す。第一スイッチング素子Q1には、オン状態からオフ状態に移行するターンオフ時間toffが存在する。ターンオフ時間toff以降に第一スイッチング素子Q1は連続してオフ状態となる。したがって、図4に示すように、第一出力部P1が第一スイッチング素子Q1をオン状態からオフ状態とした直後に、オフ状態であった第二出力部P2をオン状態として第三動作B3にする時間間隔は、ターンオフ時間toff以上に設定する必要がある。つまり、第一スイッチング素子Q1がオフ状態となった時から、第一スイッチング素子Q1が連続してオフ状態となっている期間に対して十分に短い時間は、ターンオフ時間toff以上に設定する必要がある。このため、第一動作B1の期間は、第一スイッチング素子Q1のターンオフ時間toff以上に設定される。 Here, "immediately after the first output unit P1 turns the first switching element Q1 from the on state to the off state" means that the first switching element Q1 continues from the time when the first switching element Q1 is turned off. Indicates the time when a sufficiently short time has elapsed with respect to the period of being off. The first switching element Q1 has a turn-off time to off that shifts from an on state to an off state. After the turn-off time to off, the first switching element Q1 is continuously turned off. Therefore, as shown in FIG. 4, immediately after the first output unit P1 turns the first switching element Q1 from the on state to the off state, the second output unit P2 which was in the off state is turned on and the third operation B3 is performed. It is necessary to set the time interval to be set to the turn-off time to off or more. That is, it is necessary to set the turn-off time to off or more for a sufficiently short time with respect to the period in which the first switching element Q1 is continuously turned off from the time when the first switching element Q1 is turned off. be. Therefore, the period of the first operation B1 is set to be equal to or longer than the turn-off time toff of the first switching element Q1.
また、「第一出力部P1が第一スイッチング素子Q1をオフ状態からオン状態とした直前」とは、双方向スイッチング素子31がオフ状態となってから第一スイッチング素子Q1がオン状態となる間隔が、第一スイッチング素子Q1が連続してオフ状態となっている期間に対して十分に短い時間であることを示す。したがって、図5に示すように、第一出力部P1が第一スイッチング素子Q1をオフ状態からオン状態とする直前に、オン状態であった第二出力部P2をオフ状態として第二動作B2にする時間間隔は、0以上に設定する必要がある。つまり、双方向スイッチング素子31がオフ状態となってから第一スイッチング素子Q1がオン状態となる時間間隔が、第一スイッチング素子Q1が連続してオフ状態となっている期間に対して十分に短い時間は、0以上に設定する必要がある。また、第二動作B2において第一スイッチング素子Q1をオフ状態からオン状態に切り替える必要がある。このため、第二動作B2の期間は、第一スイッチング素子Q1のターンオン時間ton以上に設定される。
Further, "immediately before the first output unit P1 turns the first switching element Q1 from the off state to the on state" means the interval at which the first switching element Q1 turns on after the
図4に示すように、第三動作B3では、第一制御信号1Sの電圧レベルがローレベルであるため、第一スイッチング素子Q1はオフ状態である。このため、第一スイッチング素子のゲート・ソース間電圧VGSは、負電圧-V1であり、第一スイッチング素子Q1のドレイン・ソース間電圧VDSは、所定の高電圧レベルであり、第一スイッチング素子Q1のドレイン電流IDは、ほとんど流れない(ほぼゼロである)。また、上述のとおり、第一スイッチング素子Q1の第一ソース電極S1は、第一出力部P1によって基準電位に設定されているので、コンデンサ23には負の電圧が印加される。
As shown in FIG. 4, in the third operation B3, since the voltage level of the
図4に示すように、第三動作B3から第二動作B2に移行されると、第二制御信号2Sの電圧レベルがハイレベルからローレベルに切り替わり、その後に第一制御信号1Sの電圧レベルがローレベルからハイレベルに切り替わる。第一スイッチング素子Q1は、第一制御信号1Sの立ち上がりに対して所定の遅延ton_GDU_dを生じさせてオフ状態からオン状態に移行する。これにより、第一スイッチング素子Q1のゲート・ソース間電圧VGSは上昇し、第一スイッチング素子Q1のドレイン・ソース間電圧VDSは減少し、第一スイッチング素子Q1のドレイン電流IDは上昇する。第一スイッチング素子Q1のゲート・ソース間電圧VGSは、第一スイッチング素子Q1のターンオン時間tonが経過した後に正電圧+V1で安定する。また、第一スイッチング素子Q1のドレイン・ソース間電圧VDS及びドレイン電流IDのそれぞれは、第一スイッチング素子Q1のターンオン時間tonが経過した後に所定レベルで安定する。
As shown in FIG. 4, when the third operation B3 is shifted to the second operation B2, the voltage level of the
第二動作B2において、第二制御信号2Sの電圧レベルがハイレベルからローレベルに移行することにより、双方向スイッチング素子31がオン状態からオフ状態に移行する。このため、コンデンサ23が第一スイッチング素子Q1の第一ゲート電極G1に対して電気的に非接続状態となる。これにより、第一スイッチング素子Q1のゲート・ソース間電圧VGSが負から正に円滑に移行するので、第一スイッチング素子Q1は高速にスイッチングすることができる。
In the second operation B2, the voltage level of the
図4及び図5に示すように、第二動作B2から第一動作B1に移行されると、第一制御信号1Sの電圧レベルがハイレベルからローレベルに切り替わる。第一スイッチング素子Q1は、第一制御信号1Sの立ち下がりに対して所定の遅延toff_GDU_dを生じさせてオン状態からオフ状態に移行する。これにより、第一スイッチング素子Q1のゲート・ソース間電圧VGSは減少し、第一スイッチング素子Q1のドレイン・ソース間電圧VDSは上昇し、第一スイッチング素子Q1のドレイン電流IDは減少する。第一スイッチング素子Q1のゲート・ソース間電圧VGSは、第一スイッチング素子Q1のターンオフ時間toffが経過した後に負電圧-V1で安定する。また、第一スイッチング素子Q1のドレイン・ソース間電圧VDS及びドレイン電流IDのそれぞれは、第一スイッチング素子Q1のターンオフ時間toffが経過した後に所定レベルで安定する。
As shown in FIGS. 4 and 5, when the second operation B2 is shifted to the first operation B1, the voltage level of the
第二動作B2において、双方向スイッチング素子31はオフ状態を維持している。このため、コンデンサ23は、第一スイッチング素子Q1の第一ゲート電極G1に対して電気的に非接続状態を維持している。これにより、第一スイッチング素子Q1のゲート・ソース間電圧VGSが正から負に円滑に移行するので、第一スイッチング素子Q1は高速にスイッチングすることができる。
In the second operation B2, the
図5に示すように、第三動作B3から第二動作B2に移行されると、第二制御信号2Sの電圧レベルがローレベルからハイレベルに切り替わる。双方向スイッチング素子31は、第二制御信号2Sが立ち上がることによってオフ状態からオン状態に移行する。これにより、コンデンサ23が第一スイッチング素子Q1の第一ゲート電極G1に対して電気的に接続状態となる。第一スイッチング素子Q1の第一ソース電極S1は、第一出力部P1によって基準電位に設定されているので、コンデンサ23には負の電圧が印加される。以降、スイッチング回路1は、「第二動作B2→第一動作B1→第三動作B3→第二動作B2→・・・」という順序で繰り返し第一スイッチング素子Q1及び双方向スイッチング素子31を駆動する。
As shown in FIG. 5, when the third operation B3 is shifted to the second operation B2, the voltage level of the
ところで、従来のスイッチング回路では、スイッチング素子を高速にスイッチングする場合やスイッチング素子の誤動作を抑制するために、スイッチング素子のゲート電極とソース電極との間に0V未満の負電圧を印加する場合がある。特許文献1に開示されたスイッチング回路では、第一スイッチング素子の第一ゲート電極と第一ソース電極との間に0V未満の負電圧が印加されると、第二スイッチング素子の寄生ダイオードが導通する。このため、第二スイッチング素子がオン状態となり、第一スイッチング素子の第一ゲート電極とコンデンサ23とが電気的に非接続状態にならない。このため、従来のスイッチング回路は、第一スイッチング素子Q1のスイッチング動作の際にコンデンサ23が充電されてしまうので、第一スイッチング素子Q1を高速にスイッチングできないという問題がある。
By the way, in the conventional switching circuit, a negative voltage of less than 0V may be applied between the gate electrode and the source electrode of the switching element in order to switch the switching element at high speed or to suppress the malfunction of the switching element. .. In the switching circuit disclosed in
これに対し、本実施形態に係るスイッチング回路1は、第一スイッチング素子Q1の第一ゲート電極G1及び第一ソース電極S1の間に双方向スイッチング素子31を備えている。このため、第一スイッチング素子Q1の第一ゲート電極G1と第一ソース電極S1との間に0V未満の負電圧が印加されたとしても、双方向スイッチング素子31を構成する第三スイッチング素子Q3の第三寄生ダイオードPD3によって、第一ゲート電極G1とコンデンサ23との電気的な非接続状態が維持される。これにより、スイッチング回路1は、第一スイッチング素子Q1のスイッチング動作の際にコンデンサ23が充電されないので、第一スイッチング素子Q1を高速にスイッチングすることができ、スイッチングスピードの向上を図ることができる。
On the other hand, the switching
以上説明したように、本実施形態に係るスイッチング回路1は、スイッチング素子のスイッチングスピードの向上を図るとともに、誤動作を抑制することができる。
As described above, the switching
(変形例)
本実施形態の変形例に係るスイッチング回路について図6を用いて説明する。本変形例に係るスイッチング回路1は、本実施形態に係るスイッチング回路1と同一の構成を有し、第一制御信号1S及び第二制御信号2Sが異なっている点に特徴を有している。
(Modification example)
A switching circuit according to a modified example of the present embodiment will be described with reference to FIG. The
図6は、本変形例によるスイッチング回路の第一制御信号および第二制御信号のタイミングチャートを示す図である。図6中の「1S」、「2S」、「HL」及び「LO」は、図3中の「1S」、「2S」、「HL」及び「LO」と同内容を示している。 FIG. 6 is a diagram showing a timing chart of the first control signal and the second control signal of the switching circuit according to this modification. “1S”, “2S”, “HL” and “LO” in FIG. 6 have the same contents as “1S”, “2S”, “HL” and “LO” in FIG.
本変形例における第一制御信号1S及び第二制御信号2Sには、第一制御信号1Sがオン状態中に第二制御信号2Sもオン状態とする第四動作B4が設定されていることが、図3に示す第一制御信号1S及び第二制御信号2Sと異なっている第一スイッチング素子Q1がオン期間中にも、双方向スイッチング素子31をオン状態として、コンデンサ23を第一ゲート電極G1に対して接続状態とする。これにより、本変形例に係るスイッチング回路1は、本実施形態に係るスイッチング回路1と比較して、第一スイッチング素子Q1のスイッチングスピードが遅くなる場合があるものの、第一スイッチング素子Q1のオン状態での誤作動の抑制を向上することができる。
The fourth operation B4 that turns on the
図7及び図8は、本変形例に係るスイッチング回路1における第一制御信号1Sおよび第二制御信号2Sを示すタイミングチャートと、第一制御信号1S及び第二制御信号2Sによって制御されたスイッチング回路1の第一スイッチング素子Q1のゲート・ソース間電圧VGS、ドレイン・ソース間電圧VDS及びドレイン電流IDとを示す図である。図7中及び図8中の「1S」、「2S」、「VGS」、「+V1」及び「-V1」は、図4中及び図5中の「1S」、「2S」、「VGS」、「+V1」及び「-V1」と同内容を示している。また、図7及び図8には、理解を容易にするため、スイッチング回路1に備えられた第一スイッチング素子Q1の第一ゲート電極G1と第一ソース電極S1との間に接続されたコンデンサ23の接続状態が図示されている。
7 and 8 show a timing chart showing the
図6から図8を参照して、本変形例における第一制御信号1S及び第二制御信号2Sのタイミングでのスイッチング回路1の動作を説明する。図6に示すように、第一制御信号1Sは、一定の周期T1でハイレベルHLの期間H1とローレベルLOの期間L1とを交互に繰り返す矩形波である。また、第二制御信号2Sは、ハイレベルHLの期間H21とローレベルLOの時間間隔L21とを含む一定の周期T21と、ハイレベルHLの期間H22とローレベルLOの時間間隔L22とを含む一定の周期T22とを交互に繰り返す矩形波である。周期T1の長さは、周期T21と周期T22との和の長さと実質的に同じである。すなわち、第一制御信号1Sの周期T1と、第二制御信号2Sの周期T21と周期T22との和の周期とは、同一の値に設定されている。
The operation of the
図6に示すように、本変形例に係るスイッチング回路1では、第二動作B2と第三動作B3との間に第四動作B4が設定されており、第一出力部P1及び第二出力部P2は、第一動作B1、第三動作B3、第二動作B2及び第四動作B4をこの順に繰り返して第一スイッチング素子Q1を駆動する。図6に示す第一制御信号1S及び第二制御信号2S、すなわち第一出力部P1及び第二出力部P2が行う第一動作B1及び第二動作B2と、第二出力部P2が行う第三動作B3とは、本実施形態における第一制御信号1Sおよび第二制御信号2Sのタイミングでの動作と同一であって図3を参照して説明しているので、ここでは割愛する。
As shown in FIG. 6, in the
第四動作B4は、第一出力部P1が第一スイッチング素子Q1をオン状態としている期間中において、第二出力部P2が双方向スイッチング素子31をオン状態とする動作である。より具体的には、第四動作B4は、第一出力部P1が第一制御部SG1から入力される第一制御信号1Sのオン状態信号を出力し、第一スイッチング素子Q1をオン状態としている期間中において、第二出力部P2が第二制御部SG2から入力される第二制御信号2Sのオン状態信号を出力し、双方向スイッチング素子31をオン状態とする動作である。つまり、第四動作B4では、第一制御部SG1から出力される第一制御信号1Sがハイレベルである期間中において、第二制御部SG2が第二制御信号2Sをハイレベルとする。したがって、第四動作B4によって、第一スイッチング素子Q1がオン状態である期間中、コンデンサ23は、第一ゲート電極G1に対して電気的に接続状態とされる。
The fourth operation B4 is an operation in which the second output unit P2 turns on the
第四動作B4においては、第一スイッチング素子Q1がオン状態である期間中、コンデンサ23が第一ゲート電極G1に対し電気的に接続状態とされる。例えば、第一制御部SG1にノイズが発生あるいは侵入し、第一出力部P1と第一ゲート電極G1との間にノイズ電圧が発生した場合、ノイズ電圧はコンデンサ23に吸収される。したがって、本変形例に係るスイッチング回路1において、第一出力部P1と第一ゲート電極G1との間に発生したノイズ電圧によって、第一スイッチング素子Q1の誤作動が誘発されることを抑制することができる。つまり、本変形例に係るスイッチング回路1は、第一スイッチング素子Q1がオン状態である期間中でも、コンデンサ23を第一ゲート電極G1に対して接続状態とすることで、第一スイッチング素子Q1の誤作動を抑制する。
In the fourth operation B4, the
また、本変形例に係るスイッチング回路1は、第三動作B3によって第一スイッチング素子Q1を動作させるため、本実施形態に係るスイッチング回路1と同様に、第一スイッチング素子Q1のスイッチングスピードの向上を図るとともに、第一スイッチング素子Q1の誤作動を抑制することができる。
Further, since the
本変形例の第四動作B4は、第二動作B2と第一動作B1との間で行われる。第四動作B4において第二出力部P2が双方向スイッチング素子31をオフ状態からオン状態とするタイミングは、第二動作B2において第一出力部P1が第一スイッチング素子Q1をオフ状態からオン状態とした直後である。また、第四動作B4において第二出力部P2が双方向スイッチング素子31をオン状態からオフ状態とするタイミングは、第一動作B1において第一出力部P1が第一スイッチング素子Q1をオン状態からオフ状態とする直前である。そして、第四動作B4においてオン状態とされた双方向スイッチング素子31は、第一動作B1において第二出力部P2によってオフ状態に制御されるまでオン状態に維持される。
The fourth operation B4 of this modification is performed between the second operation B2 and the first operation B1. The timing at which the second output unit P2 turns the
また、本変形例における「第一出力部P1が第一スイッチング素子Q1をオフ状態からオン状態とした直後」とは、双方向スイッチング素子31がオフ状態となってから、第一スイッチング素子Q1がオン状態となる間隔が、双方向スイッチング素子31が連続してオフ状態となっている期間に対して十分に短い時間であることを示す。したがって、第一出力部P1が第一スイッチング素子Q1をオフ状態からオン状態とする直前に、第二出力部P2が、オン状態であった双方向スイッチング素子31をオフ状態として第二動作B2にする時間間隔L22は、図7に示すように、第一スイッチング素子Q1がオフ状態からオン状態に移行するターンオン時間ton以上に設定する必要がある。時間間隔L22は、第二動作B2の期間に相当する。このため、本変形例において第二動作B2の期間は、第一スイッチング素子Q1のターンオン時間ton以上に設定される。
Further, in the present modification, "immediately after the first output unit P1 turns the first switching element Q1 from the off state to the on state" means that the first switching element Q1 becomes the first switching element Q1 after the
そして、本変形例における「第一出力部P1が第一スイッチング素子Q1をオン状態らオフ状態とした直後」とは、第一スイッチング素子Q1がオフ状態となった時から、第一スイッチング素子Q1が連続してオフ状態となっている期間に対して十分に短い時間が経過した時を示す。第一スイッチング素子Q1には、オン状態からオフ状態に移行するターンオフ時間toffが存在する。ターンオフ時間toff以降に第一スイッチング素子Q1は連続してオフ状態となる。したがって、第一出力部P1が第一スイッチング素子Q1をオン状態からオフ状態とした直後に、オフ状態であった第二出力部P2をオン状態として第三動作B3にする時間間隔L21は、図8に示すように、toff以上に設定する必要がある。時間間隔L21は、第一動作B1の期間に相当する。このため、本変形例において第一動作B1の期間は、第一スイッチング素子Q1のターンオフ時間toff以上に設定される。 And, in this modification, "immediately after the first output unit P1 turns the first switching element Q1 from the on state to the off state" means the first switching element Q1 from the time when the first switching element Q1 is turned off. Indicates the time when a sufficiently short time has elapsed with respect to the period in which is continuously off. The first switching element Q1 has a turn-off time to off that shifts from an on state to an off state. After the turn-off time to off, the first switching element Q1 is continuously turned off. Therefore, immediately after the first output unit P1 turns the first switching element Q1 from the on state to the off state, the time interval L21 for turning the second output unit P2, which was in the off state, into the third operation B3 is shown in FIG. As shown in 8, it is necessary to set it to tof or higher. The time interval L21 corresponds to the period of the first operation B1. Therefore, in this modification, the period of the first operation B1 is set to be equal to or longer than the turn-off time to off of the first switching element Q1.
本変形例に係るスイッチング回路1における第一動作B1、第二動作B2及び第三動作B3は、本実施形態に係るスイッチング回路1における第一動作B1、第二動作B2及び第三動作B3と同様である。このため、本変形例における第一スイッチング素子Q1の動作について、第四動作B4での動作について説明し、第一動作B1、第二動作B2及び第三動作B3での動作の説明は省略する。
The first operation B1, the second operation B2, and the third operation B3 in the
図7に示すように、第二動作B2から第四動作B4に移行されると、第二制御信号2Sの電圧レベルがローレベルからハイレベルに切り替わる。双方向スイッチング素子31は、第二制御信号2Sが立ち上がることによってオフ状態からオン状態に移行する。これにより、コンデンサ23が第一スイッチング素子Q1の第一ゲート電極G1に対して電気的に接続状態となる。第一スイッチング素子Q1の第一ゲート電極G1には、正電圧+V1の第一駆動電圧が印加されているので、コンデンサ23には正の電圧が印加される。以降、スイッチング回路1は、「第一動作B1→第三動作B3→第二動作B2→第四動作B4→第一動作B1→・・・」という順序で繰り返し第一スイッチング素子Q1及び双方向スイッチング素子31を駆動する。
As shown in FIG. 7, when the second operation B2 is shifted to the fourth operation B4, the voltage level of the
以上説明したように、本変形例に係るスイッチング回路1は、スイッチング素子のスイッチングスピードの向上を図るとともに、誤動作を抑制することができる。また、本変形例に係るスイッチング回路1は、第一スイッチング素子Q1がオン状態での誤動作の抑制の向上を図ることができる。
As described above, the switching
〔第2実施形態〕
図9は、第2実施形態に係るスイッチング回路を示す回路図である。本実施形態に係るスイッチング回路2は、双方向スイッチング素子の構成が上記第1実施形態に係るスイッチング回路1と異なる点に特徴を有している。上記第1実施形態に係るスイッチング回路1と同様の作用・機能を奏する構成要素には、同一の符号を付して、その説明は省略する。
[Second Embodiment]
FIG. 9 is a circuit diagram showing a switching circuit according to the second embodiment. The
図9に示すように、本実施形態に係るスイッチング回路2に備えられた双方向スイッチング素子32は、N型の逆阻止IGBTで構成された第四スイッチング素子Q4と、P型の逆阻止IGBTで構成された第五スイッチング素子Q5とを有している。第四スイッチング素子Q4及び第五スイッチング素子Q5は、逆並列接続されている。つまり、双方向スイッチング素子32は、IGBTで構成された第四スイッチング素子Q4及びIGBTで構成された第五スイッチング素子Q5が逆並列接続されて構成されている。
As shown in FIG. 9, the
なお、第四スイッチング素子Q4及び第五スイッチング素子Q5はそれぞれ、IGBTではなくダイオード又はMOSFETで構成されていてもよい。つまり、双方向スイッチング素子32は、ダイオード、MOSFET及びIGBTの少なくとも2つを逆並列接続して構成されていてもよい。ここで、これらのMOSFETは、例えばSi-MOSFETであってもよく、これらのダイオードは、例えばSiダイオードであってもよく、これらのIGBTは、例えばSi-IGBTであってもよい。
The fourth switching element Q4 and the fifth switching element Q5 may each be composed of a diode or a MOSFET instead of an IGBT. That is, the
スイッチング回路2は、第二制御部SG2の出力端子に接続された入力端子を有する反転回路(NOTゲート)24を備えている。反転回路24の出力端子は、第二出力部P2の入力端子に接続されている。このため、第二出力部P2には、第二制御部SG2が出力する第二制御信号2Sの極性が反転された信号が入力される。第二出力部P2は、入力される当該信号に基づく第二駆動電圧の第二駆動信号を第四スイッチング素子Q4のゲート電極に出力する。
The
スイッチング回路2は、第二制御部SG2の出力端子に接続された入力端子を有する第三出力部P3を備えている。また、スイッチング回路2は、第三出力部P3の出力端子に接続された一端子と、第五スイッチング素子Q5のゲート電極に接続された他端子とを有する第三ゲート抵抗R3を備えている。
The
このような構成を有するスイッチング回路2は、上記第1実施形態における第一動作B1及び第二動作B2において双方向スイッチング素子32をオフ状態とし、第三動作B3及び第四動作B4において双方向スイッチング素子32をオン状態に制御できる。
The
これにより、本実施形態に係るスイッチング回路2は、上記第1実施形態に係るスイッチング回路1及び上記第1実施形態の変形例に係るスイッチング回路1と同様の効果が得られる。
As a result, the switching
〔第3実施形態〕
図10は、第3実施形態に係るスイッチング回路を示す回路図である。本実施形態に係るスイッチング回路3は、双方向スイッチング素子の構成が上記第1実施形態に係るスイッチング回路1及び上記第2実施形態に係るスイッチング回路2と異なる点に特徴を有している。上記第1実施形態に係るスイッチング回路1と同様の作用・機能を奏する構成要素には、同一の符号を付して、その説明は省略する。
[Third Embodiment]
FIG. 10 is a circuit diagram showing a switching circuit according to the third embodiment. The switching circuit 3 according to the present embodiment is characterized in that the configuration of the bidirectional switching element is different from the switching
図10に示すように、本実施形態に係るスイッチング回路3に備えられた双方向スイッチング素子33は、IGBT及びダイオードを逆並列接続して構成された第六スイッチング素子Q6と、IGBT及びダイオードを逆並列接続して構成された第七スイッチング素子Q7とを有している。第六スイッチング素子Q6及び第七スイッチング素子Q7は、逆直列接続されている。
As shown in FIG. 10, the
第六スイッチング素子Q6の第六コレクタ電極C6は、第一スイッチング素子Q1の第一ゲート電極G1(より具体的には接続ノード21)に接続されている。第六スイッチング素子Q6の第六エミッタ電極E6は、第七スイッチング素子Q7の第七エミッタ電極E7に接続されている。第六スイッチング素子Q6の第六ゲート電極G6は、第七スイッチング素子Q7の第七ゲート電極G7に接続されている。第七スイッチング素子Q7の第七コレクタ電極C7は、コンデンサ23の一方の電極に接続されている。第六コレクタ電極C6が双方向スイッチング素子33の入出力電極に相当する。第七コレクタ電極C7が双方向スイッチング素子33の出入力電極に相当する。第六ゲート電極G6と第七ゲート電極G7とが接続されたゲート接続ノードが双方向スイッチング素子33の制御信号入力電極に相当する。
The sixth collector electrode C6 of the sixth switching element Q6 is connected to the first gate electrode G1 (more specifically, the connection node 21) of the first switching element Q1. The sixth emitter electrode E6 of the sixth switching element Q6 is connected to the seventh emitter electrode E7 of the seventh switching element Q7. The sixth gate electrode G6 of the sixth switching element Q6 is connected to the seventh gate electrode G7 of the seventh switching element Q7. The seventh collector electrode C7 of the seventh switching element Q7 is connected to one electrode of the
このような構成を有するスイッチング回路3は、上記第1実施形態における第一動作B1及び第二動作B2において双方向スイッチング素子33をオフ状態とし、第三動作B3及び第四動作B4において双方向スイッチング素子33をオン状態に制御できる。
The switching circuit 3 having such a configuration turns off the
これにより、本実施形態に係るスイッチング回路3は、上記第1実施形態に係るスイッチング回路1及び上記第1実施形態の変形例に係るスイッチング回路1と同様の効果が得られる。
As a result, the switching circuit 3 according to the present embodiment has the same effect as the
〔第4実施形態〕
図11は、第4実施形態に係るスイッチング回路を示す回路図である。本実施形態に係るスイッチング回路4は、双方向スイッチング素子に代えて双方向アナログスイッチ素子34を備えている点に特徴を有している。上記第1実施形態に係るスイッチング回路1と同様の作用・機能を奏する構成要素には、同一の符号を付して、その説明は省略する。
[Fourth Embodiment]
FIG. 11 is a circuit diagram showing a switching circuit according to the fourth embodiment. The
図11に示すように、本実施形態に係るスイッチング回路4は、第一スイッチング素子Q1の第一ゲート電極G1とコンデンサ23との間に接続された双方向アナログスイッチ素子34を備えている。双方向アナログスイッチ素子34は、第二出力部P2から出力される第二駆動電圧の第二駆動信号によってオンオフ状態が制御される。双方向アナログスイッチ素子34は、上記第1実施形態における第一動作B1及び第二動作B2においてオフ状態になり、第三動作B3及び第四動作B4においてオン状態になるように構成されている。これにより、スイッチング回路4は、上記第1実施形態係るスイッチング回路1及び上記第1実施形態の変形例に係るスイッチング回路1と同様に動作することができる。
As shown in FIG. 11, the switching
これにより、本実施形態に係るスイッチング回路4は、上記第1実施形態、上記第1実施形態の変形例、上記第2実施形態及び上記第3実施形態に係るスイッチング回路1,2,3と同様の効果が得られる。
As a result, the switching
1,1Un,1Up,1Vn,1Vp,1Wn,1Wp,2,3,4 スイッチング回路
1S 第一制御信号
2S 第二制御信号
10 電力変換装置
11 三相交流電源
12 整流回路
13 平滑用コンデンサ
14 インバータ回路
15 三相交流電動機
16U U相出力アーム
16V V相出力アーム
16W W相出力アーム
17 制御装置
21 接続ノード
22 ゲート電極接続ノード
23 コンデンサ
24 反転回路
31,32,33 双方向スイッチング素子
34 双方向アナログスイッチ素子
311 入出力電極
313 出入力電極
315 制御信号入力電極
B1 第一動作
B2 第二動作
B3 第三動作
B4 第四動作
C6 第六コレクタ電極
C7 第七コレクタ電極
D1 第一ドレイン電極
D2 第二ドレイン電極
D3 第三ドレイン電極
E6 第六エミッタ電極
E7 第七エミッタ電極
G1 第一ゲート電極
G2 第二ゲート電極
G3 第三ゲート電極
G6 第六ゲート電極
G7 第七ゲート電極
Ln 負極側ライン
Lp 正極側ライン
P1 第一出力部
P2 第二出力部
P3 第三出力部
PD2 第二寄生ダイオード
PD3 第三寄生ダイオード
Q1 第一スイッチング素子
Q2 第二スイッチング素子
Q3 第三スイッチング素子
Q4 第四スイッチング素子
Q5 第五スイッチング素子
Q6 第六スイッチング素子
Q7 第七スイッチング素子
R0 ゲート抵抗
R1 第一ゲート抵抗
R2 第二ゲート抵抗
R3 第三ゲート抵抗
S1 第一ソース電極
S2 第二ソース電極
S3 第三ソース電極
SG1 第一制御部
SG2 第二制御部
1,1Un, 1Up, 1Vn, 1Vp, 1Wn, 1Wp, 2,3,4 Switching circuit 1S First control signal 2S Second control signal 10 Power conversion device 11 Three-phase AC power supply 12 Rectification circuit 13 Smoothing capacitor 14 Inverter circuit 15 Three-phase AC motor 16U U-phase output arm 16V V-phase output arm 16W W-phase output arm 17 Control device 21 Connection node 22 Gate electrode Connection node 23 Condenser 24 Inverting circuit 31, 32, 33 Bidirectional switching element 34 Bidirectional analog switch Element 311 Input / output electrode 313 Input / output electrode 315 Control signal input electrode B1 First operation B2 Second operation B3 Third operation B4 Fourth operation C6 Sixth collector electrode C7 Seventh collector electrode D1 First drain electrode D2 Second drain electrode D3 Third drain electrode E6 Sixth emitter electrode E7 Seventh emitter electrode G1 First gate electrode G2 Second gate electrode G3 Third gate electrode G6 Sixth gate electrode G7 Seventh gate electrode Ln Negative electrode side line Lp Positive electrode side line P1 First 1 Output unit P2 2nd output unit P3 3rd output unit PD2 2nd parasitic diode PD3 3rd parasitic diode Q1 1st switching element Q2 2nd switching element Q3 3rd switching element Q4 4th switching element Q5 5th switching element Q6 6 Switching element Q7 7th switching element R0 Gate resistance R1 1st gate resistance R2 2nd gate resistance R3 3rd gate resistance S1 1st source electrode S2 2nd source electrode S3 3rd source electrode SG1 1st control unit SG2 2nd control Department
Claims (8)
前記第一ゲート電極に接続された入出力電極、スイッチングを制御するための制御信号が入力される制御信号入力電極及び出入力電極を有する双方向スイッチング素子と、
前記第一ソース電極と前記出入力電極との間に接続されたコンデンサと
を備えるスイッチング回路。 A first switching element having a first drain electrode, a first gate electrode and a first source electrode,
An input / output electrode connected to the first gate electrode, a bidirectional switching element having a control signal input electrode and an input / output electrode into which a control signal for controlling switching is input, and a bidirectional switching element.
A switching circuit including a capacitor connected between the first source electrode and the input / output electrode.
前記制御信号入力電極に第二制御信号を出力する第二出力部と
を備える請求項1に記載のスイッチング回路。 The first output unit that outputs the first control signal to the first gate electrode,
The switching circuit according to claim 1, further comprising a second output unit that outputs a second control signal to the control signal input electrode.
請求項2に記載のスイッチング回路。 The first output unit is connected to a power source that outputs positive and negative voltages, and outputs the first control signal having a low voltage level of negative voltage and a high voltage level of positive voltage to the first gate electrode. Item 2. The switching circuit according to Item 2.
前記第一動作は、前記第一出力部が前記第一スイッチング素子をオン状態からオフ状態とする前に、前記第二出力部が前記双方向スイッチング素子をオフ状態とした上で、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とする動作であり、
前記第二動作は、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とする前に、前記第二出力部が前記双方向スイッチング素子をオフ状態とした上で、前記第一出力部が前記第一スイッチング素子をオフ状態からオン状態とする動作であり、
前記第三動作は、前記第一出力部が前記第一スイッチング素子をオフ状態としている期間中において、前記第二出力部が前記双方向スイッチング素子をオン状態とする動作である
請求項2又は3に記載のスイッチング回路。 The first output unit and the second output unit repeat the first operation, the third operation, and the second operation in this order to drive the first switching element.
In the first operation, the first output unit turns the bidirectional switching element off before the first output unit turns the first switching element from the on state to the off state, and then the first operation. This is an operation in which the output unit changes the first switching element from the off state to the on state.
In the second operation, the first output unit turns the bidirectional switching element off before the first output unit turns the first switching element from the off state to the on state, and then the first operation. This is an operation in which the output unit changes the first switching element from the off state to the on state.
The third operation is an operation in which the second output unit turns the bidirectional switching element on while the first output unit is in the off state of the first switching element. The switching circuit described in.
前記第四動作は、前記第一出力部が前記第一スイッチング素子をオン状態としている期間中において、前記第二出力部が前記双方向スイッチング素子をオン状態とする動作である
請求項4に記載のスイッチング回路。 A fourth operation is set between the second operation and the third operation, and the first output unit and the second output unit are the first operation, the third operation, the second operation, and the second operation. The fourth operation is repeated in this order to drive the first switching element.
The fourth operation is the operation in which the second output unit turns on the bidirectional switching element while the first output unit is in the on state of the first switching element. Switching circuit.
前記第二動作の期間は、前記第一スイッチング素子のターンオン時間以上に設定されている
請求項4又は5に記載のスイッチング回路。 The period of the first operation is set to be equal to or longer than the turn-off time of the first switching element.
The switching circuit according to claim 4 or 5, wherein the period of the second operation is set to be equal to or longer than the turn-on time of the first switching element.
請求項1から6までのいずれか一項に記載のスイッチング回路。 The switching circuit according to any one of claims 1 to 6, wherein the first switching element is a semiconductor element formed by using at least one of Si, SiC, a GaN-based material, and diamond.
請求項1から7までのいずか一項に記載のスイッチング回路。 The switching circuit according to claim 1, wherein the bidirectional switching element is configured by connecting at least two diodes, MOSFETs, and IGBTs in anti-series or anti-parallel connection.
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