JP2022018112A - インメモリ計算回路及び方法 - Google Patents

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Abstract

Figure 2022018112000001
【課題】入力データ要素と記憶された重みデータ要素とに基づいて部分を生成するインメモリ計算を行うメモリ回路を提供する。
【解決手段】メモリ回路１００Ａは、選択回路１１０と、メモリセルＢＣＸ列と、加算器ツリー１２２と、を備える。選択回路は、複数の入力データ要素Ａ１ｋ～ＡＮｋを受信し、複数の入力データ要素の各入力データ要素のビット数がＨであり、複数のデータ要素の各入力データ要素のＨ個のビットの選択されたｋ番目ビットのセットを出力する。メモリセル列の各メモリセルは、第１の重みデータ要素を格納する第１のストレージユニットと、第１の重みデータ要素及び選択されたｋ番目ビットのセットの対応する第１のｋ番目ビットに基づいて第１の積データ要素を生成する第１の乗算器とを有する。加算器ツリーは、各第１の積データ要素に基づいて加算データ要素を生成する。
【選択図】図１Ａ

Description

本願は、２０２０年７月１４日に提出された米国仮出願第６３／０５１、４９７号の優先権を主張し、当該出願の全ての内容は本明細書中に参考として援用される。
メモリアレイは、ロジックや計算などの各種計算に用いられるデータを記憶してアクセスするために用いられることが多い。これらの動作を行うために、メモリアレイと計算に用いる回路との間でデータビットを移動させる。計算には、複数層の計算が含まれており、第１の計算の結果は、第２の計算における入力データとして用いられる場合がある。
本開示は、添付図面を参照しながら、適切な実施形態について詳細に説明する。なお、業界標準では、様々なバターンがスケールに描かれていない。実際には、議論の明確にするために、各バターンの寸法を任意に増減させることが可能である。
図１Ａは、本開示の実施形態に係るメモリ回路のダイヤグラムである。 図１Ｂは、本開示の実施形態に係るメモリ回路のダイヤグラムである。 図２は、本開示の実施形態に係る選択回路のダイヤグラムである。 図３Ａは、本開示の実施形態に係るメモリーセルのダイヤグラムである。 図３Ａは、本開示の実施形態に係るメモリーセルのダイヤグラムである 図４は、本開示の実施形態に係る加算器ツリーのダイヤグラムである。 図５は、本開示の実施形態に係るアキュムレータのダイヤグラムである。 図６は、本開示の実施形態に係るメモリアレイの一部のダイヤグラムである。 図７Ａは、本開示の実施形態に係るメモリ回路の一部のダイヤグラムである。 図７Ｂは、本開示の実施形態に係るメモリ回路の一部のダイヤグラムである。 図８は、本開示の実施形態に係るメモリ回路の動作電圧のダイヤグラムである。 図９は、本開示の実施形態に係るメモリ回路の操作方法のフローチャートである。 図１０は、本開示の実施形態に係るメモリ回路の操作方法のフローチャートである。
また、下記の開示は、課題を解決するためになされたものであり、発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。以下、本開示を簡略化するために構成及び配置に関する具体的な例を説明する。もちろん、これらは一例に過ぎず、これらに限定されるものではない。例えば、以下の説明において、第２の特徴の上方にまたは上に第１の特徴を形成するとは、第１の特徴と第２の特徴とが直接接して形成されている態様を含んでもよいし、第１の特徴と第２の特徴とが直接接していなくてもよいように、第１の特徴と第２の特徴との間に付加的なバターンが形成されている態様を含んでもよい。また、本開示は、各実施例において、参照符号及び／またはキャラクターを繰り返してもよい。なお、この繰り返しは、説明を簡単にするためのものであり、本開示の各種の実施形態の「及び」／「または」という組み合わせの関係を限定するものではない。
また、簡単に説明するために、本開示において、「～の下に」、「～の下方に」、「～より低い」、「～の上に」、「アッパー」等の空間的な相対的な用語を用いて、図面に示すように、一つの素子または特徴と他の素子又は特徴との関係を説明する可能性がある。なお、空間的な相対的な用語とは、図面に示す方向又は位置だけではなく、装置の使用中や動作中の異なる方向又は位置も含むものとする。前記装置は他の方向で（９０度又は他の方向）回転させてもよく、本開示では、空間的な相対的な用語についても同様に解釈することができる。
本開示の実施形態において、メモリ回路のメモリアレイは、メモリストレージユニットと計算部の両方を備えることにより、入力データ要素と記憶された重みデータ要素とに基づいて部分を生成するインメモリ計算を行う。このようなメモリ回路は、メモリアレイがインメモリ計算を行う素子を備えていない場合と比較して、小面積かつ低電力で部分和を生成することができる。いくつの実施形態において、例えば、畳み込みニューラルネットワーク（ＣＮＮ：ＣｏｎｖｏｌｕｔｉｏｎａｌＮｅｕｒａｌＮｅｔｗｏｒｋ）アプリケーションなどの様々なアプリケーションにおいて、メモリ回路は、1つ以上の入力データ要素に対して、蓄積された重みデータ要素の配列を効率的に複数蓄積（ＭＡＣ：ＭｕｌｔｉｐｌｅａｎｄＡｃｃｕｍｕｌａｔｉｏｎ）計算することを可能にする。
図１（Ａ）及び図１（Ｂ）は、実施形態に係るメモリ回路１００Ａ及び１００Ｂのダイヤグラムである。各メモリ回路１００Ａ、１００Ｂは、入力データバスＩＤＢ及び対応するメモリアレイ１２０Ａ、１２０Ｂに接続された選択回路１１０と、対応するメモリアレイ１２０Ａ、１２０Ｂに接続された入出力回路１３０及びアキュムレータ１４０と、選択回路１１０、対応するメモリアレイ１２０Ａ、１２０Ｂ、Ｉ／Ｏ回路１３０及び各アキュムレータ１４０に制御信号バスＣＴＲＬＢを介して接続された制御回路１５０とを備えている。
各メモリアレイ１２０Ａ、１２０Ｂは、Ｍ個のアキュムレータ１４０に対応するＭ個のカラムＣ１～ＣＭを有する。メモリアレイ１２０Ａは、１つの入力端子（図示せず）と１つの出力端子（図示せず）とを含むＮ行のメモリセルＢＣＸを備えており、これにより、各入力端子は、メモリアレイ１２０ＢのＮ行のデータのうちの１つに対応する。メモリアレイ１２０Ｂは、２つの入力端子（図示せず）と１つの出力端子（図示せず）とを含むＮ／２行のメモリセルＢＸ２を備えており、これにより、各入力端子は、メモリアレイ１２０ＢのＮ行のデータのうちの１つに対応する。これにより、各メモリ回路１００Ａ、１００Ｂは、後述するように、複数のビット数Ｈを含む複数のＮ個の入力データ要素Ａ１～ＡＮが入力されるように構成されている。
表１には、Ｎ個の入力データ要素Ａ１～ＡＮがそれぞれＨビットのデータを含む入力データ要素Ａ１～ＡＮのデータ構造が示されている。
Figure 2022018112000002
後述するように、メモリ回路１００Ａ、１００Ｂは、動作時に、各メモリアレイ１２０Ａ、１２０Ｂの各列Ｃ１－ＣＭに、選択回路１１０から、各入力データ要素Ａ１－ＡＮの同一番号のビット（ｋ番目のビット）、例えば、ビット集合Ａ１ｋ－ＡＮｋが同時に入力されるように構成されている。各列は、受け取ったビットＡ１ｋ－ＡＮｋと、対応するメモリセルＢＣＸまたはＢＸ２に格納された重みデータとに基づいて計算を行うことにより、列Ｃ１－ＣＭに対応するＭ個の集計データＳＤ１－ＳＤＭを生成する。
カウンタｋは、Ｈビット、例えば、１～Ｈの各々を介して、順次選択され、選択回路１１０は、ビットＡ１ｋ～ＡＮｋの組を順次選択して出力し、各列は、カウンタｋの値毎に、選択された組のビットＡ１ｋ～ＡＮｋの計算を繰り返すことにより、Ｈ個の加算データＳＤ１～ＳＤＭの列を生成する。アキュムレータ１４０は、加算データＳＤ１～ＳＤＭの配列に基づいて対応する部分和ＰＳ１～ＰＳＭを生成し、対応する出力ポートＯ１～ＯＭに出力する。
図１Ａに示す実施形態では、メモリアレイ１２０Ａは、順次に選択された第ｋビットの入力データＡ１～ＡＮの１ビットを受信するメモリセルＢＣＸを備え、図１Ｂに示す実施形態では、メモリアレイ１２０Ｂは、順次選択された第ｋビットの入力データＡ１～ＡＮのうちの隣接する２ビットを受信するメモリセルＢＸ２を有する。これにより、各メモリ回路１００Ａ、１００Ｂは、後述する方法９００、１０００のうちの一部または全部を、図９および図１０を参照して実行可能に構成されており、これにより、インメモリ計算が行われる。
本開示の実施形態において、記憶回路１００Ａ又は１００Ｂは、ニューラルネットワーク、例えば、ＣＮＮ、センサであり、例えば、磁気、画像、振動、又はジャイロセンサ、無線周波数（ＲＦ）装置等の集積回路（ＩＣ）装置に含まれる。
各メモリ回路１００Ａおよび１００Ｂは、説明のために簡略化されている。 いくつの実施形態では、メモリ回路１００Ａまたは１００Ｂの一方または両方は、図１に示されるものに加えて、様々な要素を含む。 図１Ａおよび１Ｂに記載されている操作を実行するように配置されている。
２つ以上の回路素子は、１又は複数の直接信号接続及び／又は１又は複数のロジック素子、例えば、インバータ又はロジックゲートを含む１又は複数の間接信号接続に基づいて、２つ以上の回路素子の間に接続されていると考えられる。２つ以上の接続された回路素子の間の信号通信は、１つ以上のロジックデバイスによって、変更、例えば、反転、または、条件付きのいずれであってもよい。
選択回路１１０は、入力データバスＩＤＢに接続された１または複数のデータレジスタ（図１Ａ及びつ１Ｂに示せず）と、１つまたは複数のデータレジスタおよび制御信号バスＣＴＲＬＢに接続された１つまたは複数のマルチプレクサ等（図１Ａ及びつ１Ｂに示せず）とを含む電子回路である。
データレジスタは、いくつかの実施形態ではバッファとも呼ばれ、１つまたは複数のデータ要素、例えば、各入力データ要素Ａ１～ＡＮのＨビットのいくつかまたはすべてを一時的に格納するように構成された電子回路である。様々な実施形態では、データレジスタは、データビットを入力および出力するように構成された単一の端末セット、またはデータビットを入力および出力するように構成された別個の端末セットを含む。
マルチプレクサは、複数の信号を入力する第１端子群と、１つ以上の入力データ要素Ａ１～ＡＮのＨビットと、１つ以上のスイッチング素子と、例えば、１以上の制御信号を受信するトランジスタと、例えば、制御信号ＣＴＲＬと、１つ以上の制御信号に応じて、選択された１つの受信信号を出力する少なくとも１つの端子と、を含む電子回路である。
これにより、選択回路１１０は、入力データバスＩＤＢ上に入力された各入力データ要素Ａ１～ＡＮのＨビットを格納し、制御信号バスＣＴＲＬＢ上で受信した１つ以上の制御信号ＣＴＲＬに応答して、選択された第ｋビットＡ１ｋ～ＡＮｋの組を、対応するメモリアレイ１２０Ａ、１２０Ｂに出力する。入力データ要素Ａ１～ＡＮのそれぞれについて、対応する選択されたｋ番目のビットＡ１ｋ～ＡＮｋは、Ｋビットの合計のｋ番目のビットである。選択回路１１０は、図２について説明する選択回路２００を含む。
本開示の実施形態において、選択回路１１０は、入力データＡ１－ＡＮの数Ｎが４－５１２の範囲で入力されるように構成されている。選択回路１１０は、入力データＡ１－ＡＮの数Ｎが３２－１２８の範囲で入力されるように構成されている。
幾つかの実施形態では、選択回路１１０は、入力データ要素Ａ１～ＡＮのビット数Ｈを１～１６の範囲内で受けるように構成されている。幾つかの実施形態では、選択回路１１０は、各入力データ要素Ａ１～ＡＮのビット数Ｈを４～８の範囲内で受けるように構成されている。
幾つかの実施形態において、１つ以上の制御信号ＣＴＲＬは、選択回路１１０に、最下位ビット（ＬＳＢ：ＬＥＡＳＴ ＳＩＧＮＩＦＩＣＡＮＴ ＢＩＴ）から上位ビット（ＭＳＢ：ＭＯＳＴ ＳＩＧＮＩＦＩＣＡＮＴ ＢＩＴ）まで、またはＭＳＢからＬＳＢに順次ｋ番目のビットＡ１ｋ―ＡＮｋを順次出力するように構成されている。幾つかの実施形態において、１つ以上の制御信号ＣＴＲＬは、ビット数Ｈの全部またはビット数Ｈのサブセットを選択回路１１０に順次出力させるように構成されている。幾つかの実施形態では、各入力データ要素Ａ１～ＡＮは、Ｈビットよりも少ないビット数を含み、１つ以上の制御信号ＣＴＲＬは、選択回路１１０に、受信ビット数の全部又は一部を順次出力させるように構成されている。
幾つかの実施形態では、１つ以上の制御信号ＣＴＲＬは、選択回路１１０に、カウンタｋの値ごとに、選択されたｋビットのビットＡ１ｋ～ＡＮｋの全体又はサブセットを出力させるように構成されている。幾つかの実施形態では、複数の入力データ要素は、Ｎよりも少ない数のデータ要素を含み、１つ以上の制御信号ＣＴＲＬは、カウンタｋの値ごとに、受信データ要素の数のｋ番目のビットＡ１ｋ～ＡＮｋの全部又は一部を出力するように構成されている。
各メモリアレイ１２０Ａ、１２０Ｂは、Ｍ個のカラムＣ１～ＣＭと、後述する加算器ツリー１２２を含む各カラムＣ１～ＣＭと、加算器ツリー１２２に接続された対応するメモリセルＢＣＸ、ＢＸ２とを含む電子回路である。各カラムＣ１～ＣＭのメモリセルＢＣＸ、ＢＸ２は、選択回路１１０にさらに接続されており、これにより、各カラムＣ１～ＣＭは、選択回路１１０から出力された選択されたＫビットのビットＡ１ｋ～ＡＮｋのセットを、カウンタｋに基づいて同時に受信するように構成されている。
各メモリセルＢＣＸは、１つのデータ要素Ａ１―ＡＮのビットを受信するように構成されているため、メモリアレイ１２０Ａのデータの行に対応するように、メモリアレイ１２０Ａは、メモリセルＢＣＸのＮ行のＲ１～ＲＮの合計を含む。各メモリセルＢＸ２は、２つのデータ要素Ａ１～ＡＮのビットを受信するように構成されているため、メモリアレイ１２０Ｂは、メモリセルＢＸ２のＬ行のＲ１～ＲＬの合計がＮ／２であり、各行Ｒ１～ＲＬがメモリアレイ１２０Ｂの二行分のデータに対応する。図１に示す実施形態において、メモリセルＢＣＸ、ＢＸ２の各インスタンスは、所定のインスタンスが配置されたカラムおよびロウに対応する位置指示器、例えば２１を含む。
本開示の実施形態では、メモリアレイ１２０Ａ、１２０Ｂは、カラム数Ｍが２～５１２のカラム数Ｍを有する。本開示の実施形態では、メモリアレイ１２０Ａ、１２Ｂは、カラム数Ｍが１６～１２８のカラム数Ｍを有する。
図１Ａ及び図１Ｂに示す実施形態では、各メモリアレイ１２０Ａ、１２０Ｂは、Ｒ１～ＲＮまたはＲ１～ＲＬ、Ｃ１～ＣＭの１つのアレイ層を有する。なお、メモリアレイ１２０Ａ、１２０Ｂの一方または両方は、図１Ａ及び図１Ｂに示した単層の他に、１層以上のアレイ層（図示せず）を有することにより、１つの層に加えて、行および列も含む。
メモリセルＢＣＸは、乗算器に接続された記憶素子（図示せず）を含む。記憶素子は、ロジック状態で表される１つ以上のデータビットを記憶する電気、電気機械、電磁等のデバイスである。ロジック的な状態は、記憶素子の一部または全部に蓄積された電荷の電圧レベルに相当する。いくつかの実施形態において、ロジック状態は、記憶素子の一部または全部の物性、例えば、抵抗または磁気配向に対応する。
いくつかの実施形態では、記憶要素は、１つまたは複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを含む。 様々な実施形態において、ＳＲＡＭセル、例えば、５トランジスタ（５Ｔ）、６トランジスタ（６Ｔ）、８トランジスタ（８Ｔ）、または９トランジスタ（９Ｔ）ＳＲＡＭセルは、２から１２までの範囲の多数のトランジスタを含む。
いくつかの実施形態では、記憶素子は、１つまたは複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ：ＤＹＮＡＭＩＣ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ）セル、抵抗性ランダムアクセスメモリ（ＲＲＡＭ：ＲＥＳＩＳＴＩＶＥ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ）セル、磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ：ＭＡＧＮＥＴＯＲＥＳＩＳＴＩＶＥ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ）セル、強誘電性ランダムアクセスメモリ（ＦＥＲＡＭ：ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ）セルを含む。 ＮＯＲフラッシュセル、ＮＡＮＤフラッシュセル、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ：ＣＯＮＤＵＣＴＩＶＥ－ＢＲＩＤＧＩＮＧ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ）セル、データレジスタ、不揮発性メモリ（ＮＶＭ：ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ）セル、３Ｄ ＮＶＭセル、またはビットデータを格納できるその他のタイプのメモリセルを含む。
幾つかの実施形態において、記憶素子は、１～１６のデータビット数を記憶する。幾つかの実施形態では、記憶素子は、４～８のデータビット数を記憶する。
記憶素子は、書込動作時にロジック状態がプログラムされ、読出動作時にアクセスされる１つ以上のＩ／Ｏ接続（図示せず）と、例えば、乗算演算とを含む。
乗算器は、受信データビット、例えば、選択されたｋ番目のビットＡ１ｋ～ＡＮｋのうちの１つ、および受信データ要素、例えば、ストレージ要素に格納されたマルチビット重みデータ要素。これにより、入力データビットと入力データ要素の積に等しい積データ要素が生成されます。いくつかの実施形態では、乗算器は、受信されたデータ要素のビット数に等しいビット数を含む積データ要素を生成するように構成される。様々な実施形態では、乗算器は、１つまたは複数のＡＮＤまたはＮＯＲゲート、または乗算演算の一部またはすべてを実行するのに適した他の回路を含む。
乗算器に接続され、重みデータ要素を格納する記憶素子と、選択回路１１０に接続され、選択されたｋ番目のビットＡ１ｋ～ＡＮｋの１ビットを受信する乗算器とを備え、各メモリセルＢＣＸは、選択されたｋ番目のビットＡ１ｋ～ＡＮｋの１ビットと、メモリアレイ１２０Ａ内の任意のメモリセルＢＣＸの位置に対応する重みデータ要素とに基づいて、積データ要素Ｐ１１―ＰＭＮを生成する。メモリセルＢＣＸは、図３Ａに係る後述するメモリセル３００Ａを含む。
メモリセルＢＸ２は、第１の乗算器に接続された第１の記憶素子と、第２の乗算器に接続された第２の記憶素子と、第１および第２の乗算器（図１Ａ及び図１Ｂに示せず）に接続された加算器とを有する。第１の記憶素子及び乗算器は、メモリセルＢＣＸに対して上述したように第１の積データ要素を生成するように構成されており、第２の記憶素子及び乗算器は、メモリセルＢＣＸに対して上述したように第２の積データ要素を生成するように構成されている。
加算器は、入力された第１及び第２のデータ要素、例えば、第１及び第２の乗算器により生成された第１及び第２の積データ要素に基づいて、計算を行う１つ又は複数のロジックゲートと、例えば、加算と、を含む電子回路であり、受信した第１及び第２のデータ要素の和に等しい合計データ要素を生成する。幾つかの実施形態では、加算器は、受信した第１及び第２のデータ要素のそれぞれのビット数よりも１ビット多いビット数を含む和データ要素を生成する。種々の実施形態において、加算器は、１つ以上の全加算器ゲートと、半加算器ゲートと、リプル反転加算回路と、キャリーレス加算回路と、キャリー選択加算回路と、キャリーオーバ加算回路と、加算動作の一部または全部を行うのに適した他の回路とを含む。
選択されたｋ番目のビットＡ１ｋ～ＡＮｋのセットの第１のビットに基づいて第１の積データ要素を生成するように構成された第１の乗算器および第１の記憶された重みデータ要素を含めることによって、第２の乗算器は、第２のｋ番目のビットＡ１ｋ－ＡＮｋの選択されたセットのビット、および第１および第２の乗算器のそれぞれに結合された加算器、各メモリセルＢＸ２は、選択された第１および第２のビットに基づいて合計データ要素Ｓ１１－ＳＭＬを生成するように構成されます。メモリアレイ１２０Ｂ内の所与のメモリセルＢＸ２の位置に対応するｋ番目のビットＡ１ｋ～ＡＮｋおよび第１および第２の重みデータ要素のセットを生成する。いくつかの実施形態では、メモリセルＢＸ２は、図３Ｂに関して以下で説明するメモリセル３００Ｂを含む。
加算器ツリー１２２は、複数層の加算器（図１Ａ及び図１Ｂに示せず）を含む電子回路であり、第１層は、複数のデータ要素、例えば、積データ要素Ｐ１１－ＰＭＮ又は合計データ要素Ｓ１１－ＳＭＬを入力し、最終層は、入力された複数のデータ要素に基づいて、データ要素、例えば、合計データ要素ＳＤ１－ＳＤＭを生成する単一の加算器を含む。幾つかの実施形態では、前記第１のレイヤと前記最終のレイヤとの間の連続する１つ以上のレイヤの各々は、前のレイヤで生成された第１の数の合計データを受信し、前記第１の数の合計データに基づいて、前記第１の数の半分の第２の数の合計データを生成する。このように、レイヤの総数は、第１のレイヤと最終のレイヤとが存在する場合には、それぞれのレイヤが連続して存在することになる。いくつかの実施形態では、加算ツリー１２２は、図４を参照して後述する加算ツリー４００を含む。
これにより、加算器ツリー１２２は、層の総数に等しい累乗された２に等しい数を有する複数のデータ要素を受信するように構成され、データ要素の数は、それにより、層の総数の２進指数である。図１Ａに示される実施形態では、メモリアレイ１２０Ａは、層の総数に上げられた２つがＮ個の積データ要素、例えば、Ｐ１１～Ｐ１Ｎに等しくなるように、層の総数を含む加算器ツリー１２２の各インスタンスを含む。図１Ｂに示される実施形態では、メモリアレイ１２０Ｂは、層の総数に上げられた２つがＬ個の合計データ要素、例えば、Ｓ１１～Ｓ１Ｌに等しくなるように、層の総数を含む加算器ツリー１２２の各インスタンスを含む。
幾つかの実施形態において、加算ツリー１２２は、２から９までの総レイヤ数を含む。加算ツリー１２２は、４から７までの総レイヤ数を含む。
幾つかの実施形態において、加算器ツリー１２２の各層の各加算器は、受信した複数のデータ要素のうち、前段の層の合計データ要素のビット数よりも１ビット多いビット数を含む合計データ要素を生成するように構成される。
幾つかの実施形態において、図１Ａに示す幾つかの実施形態では、加算ツリー１２２は、各メモリセルＢＣＸに格納された重みデータ要素のビット数と等しい第１のビット数を含む積データ要素Ｐ１１～ＰＭＮを受信する第１の層と、第１のビット数に等しい第２のビット数と、加算器ツリー１２２内の総層数と等しい値とを含む加算データ要素ＳＤ１～ＳＤＭを生成する最終層とを含む。
幾つかの実施形態では、図１Ｂに示すように、加算ツリー１２２は、各メモリセルＢＸ２に記憶される重みデータのビット数よりも１ビット多い第１ビット数を含む加算データ要素Ｓ１１－ＳＭＬが入力される第１層と、第１ビット数に加算ツリー１２２の層数の合計値を加算した第２ビット数を含む加算データ要素ＳＤ１－ＳＤＭが生成される最終層とを含む。
Ｉ／Ｏ回路１３０は、制御信号バスＣＴＲＬＢに接続され、メモリアレイ１２０Ａの各メモリセルＢＣＸの各記憶素子またはメモリアレイ１２０Ｂの各メモリセルＢＸ２の１つ以上のＩ／Ｏ接続に、１本以上のワード線、１本以上のビット線および／または１本以上のデータ線（図示せず）を介して接続された電子回路である。これにより、Ｉ／Ｏ回路１３０は、制御信号バスＣＴＲＬＢ上で受信した１つ以上の制御信号ＣＴＲＬに応じて、各メモリセルＢＣＸ、ＢＸ２を書き込み動作時の１つ以上のロジック状態にプログラムし、各メモリセルＢＣＸ、ＢＸ２に記憶された１つ以上のロジック状態を読み出し動作時にアクセスさせるように構成されている。
アキュムレータ１４０は、制御信号バスＣＴＲＬＢに接続され、１つ又は複数の加算器と、１つ又は複数のデータレジスタと、１つ又は複数のシフタ（図１Ａ及び図１Ｂ示せず）とを一括してフィードバック配置した電子回路である。加算器は、加算器ツリー１２２に接続されることにより、カウンタｋに基づいて、選択回路１１０から出力された順次選択されたｋ番目のビットＡ１ｋ～ＡＮｋの組に対応するＨ個の加算データＳＤ１～ＳＤＭのうちの１個の加算データＳＤ１～ＳＤＭを受信するように構成されている。
前記１つ以上の加算器は、前記１つ以上のシフタから出力されるシフト後のデータ要素を入力し、前記シフトされたデータ要素と前記１つの加算データ要素ＳＤ１～ＳＤＭとに基づいて、内部合計データ要素を生成する。前記１つ以上のデータレジスタは、前記１つ以上の加算器から前記内部合計データ要素を受け取り、前記内部合計データ要素を格納し、格納した前記内部合計データ要素を前記１つ以上のシフタおよび対応する出力ポートＯ１～ＯＭに出力するように構成されている。前記１つ以上のシフタは、前記１つ以上のデータレジスタから出力された前記格納された内部データ要素を受信し、前記格納された内部データ要素をＭＳＢ方向又はＬＳＢ方向のいずれか一方に１ビットシフトして前記シフトデータ要素を生成する。
これにより、アキュムレータ１４０は、制御信号バスＣＴＲＬＢ上で受信した１つ以上の制御信号ＣＴＲＬに応答して、蓄積された内部合計データ要素を加算データ要素ＳＤ１～ＳＤＭの順番の１つずつ増加させる蓄積動作を行うように構成されている。以上の制御信号ＣＴＲＬは、カウンタｋ情報に基づくものであり、これにより、ｋ番目のビットＡ１ｋ～ＡＮｋの組が順次生成されるタイミング及びＭＳＢ／ＬＳＢ方向に同期した受信加算データ要素ＳＤ１～ＳＤＭに、記憶されている内部データ要素がシフトして加算されるように、ｋ番目のビットＡ１ｋ―ＡＮｋの順次選択に連動させるように構成されている。
動作時には、ｋ番目のビットＡ１ｋ－ＡＮｋの組のＨビットと、対応する合計データＳＤ１－ＳＤＭのＨ個のインスタンスとにわたって、サイクルカウンタｋに基づく積算動作が実行されることにより、１つ以上のデータレジスタに格納された内部データが、対応する部分合計値ＰＳ１－ＰＳＭとして、対応する出力ポートＯ１－ＯＭに出力される。
制御回路１５０は、制御信号ＣＴＲＬを生成し、制御信号バスＣＴＲＬＢに制御信号ＣＴＲＬを出力することにより、メモリ回路１００Ａまたは１００Ｂの動作を制御する電子回路である。制御信号ＣＴＲＬは、選択回路１１０、メモリアレイ１２０Ａ、１２０Ｂ、Ｉ／Ｏ回路１３０、及び、後述する実施形態に係るアキュムレータ１４０によって、制御信号バスＣＴＲＬＢから受信される。制御回路１５０は、１つ以上のクロック信号に基づいて、制御信号ＣＴＲＬを生成する。
幾つかの実施形態において、制御回路１５０は、ハードウェアプロセッサ１５２と、コンピュータ読み取り可能な非一時的な記憶媒体１５４とを含む。コンピュータ読み取り可能な記録媒体１５４は、例えば、ストア、コンピュータプログラムコード、例えば、ハードウェアプロセッサ１５２（少なくともその一部）による命令の実行は、例えば、図９に示す方法９００、及び／又は、図１０に示す方法１０００（以下、着目したプロセス及び／又は方法）を実現する記憶回路操作ツールを表す。
幾つかの実施形態において、プロセッサ１５２は、Ｉ／Ｏインタフェースを介してコンピュータ読み取り可能な記録媒体１５４と電気的に接続されており、バス（図示せず）を介してネットワークと接続されている。ネットワークインタフェースは、ネットワーク（図示せず）に接続されており、プロセッサ１５２及びコンピュータ読み取り可能な記憶媒体１５４は、ネットワークを介して外部の要素と接続可能である。プロセッサ１５２は、制御回路１５０およびメモリ回路１００Ａまたは１００Ｂを、上述した処理および／または方法の一部または全部を行うために利用可能なように、コンピュータ読み取り可能な記憶媒体１５４に記録されたコンピュータプログラムコードを実行するように構成されている。プロセッサ１５２は、中央処理装置（ＣＰＵ：ＣＥＮＴＲＡＬ ＰＲＯＣＥＳＳＩＮＧ ＵＮＩＴ）、マルチプロセッサ、分散処理システム、アプリケーション専用集積回路（ＡＳＩＣ：Ａ Ｐ Ｐ Ｌ Ｉ Ｃ Ａ Ｔ Ｉ Ｏ Ｎ ＳＰＥＣＩＦＩＣＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴ）、および／または、適宜の処理部である。
一つ又は複数の実施形態において、コンピュータ読み取り可能な記憶媒体１５４は、電子的、磁気的、光学的、電磁的、赤外線、及び／又は半導体システム（又は装置又は装置）である。コンピュータ読み取り可能な記憶媒体１５４は、例えば、半導体または固体メモリ、磁気テープ、着脱可能なコンピュータ本体、ＲＡＭ、ＳＲＡＭ、ＤＲＡＭ、読み取り専用メモリ（ＲＯＭ：ＲＥＡＤ ＯＮＬＹ ＭＥＭＯＲＹ）、リジッド磁気ディスク、光ディスクなどである。光ディスクを用いた実施の形態では、コンピュータ読み取り可能な記録媒体１５４は、コンパクトディスク－読み取り専用メモリ（ＣＤ―ＲＯＭ：ＣＯＭＰＡＣＴ ＤＩＳＫ―ＲＥＡＤＯＮＬＹＭＥＭＯＲＹ）、コンパクトディスク－読み取り／書き込み（ＣＤ―Ｒ／Ｗ：ＣＯＭＰＡＣＴ ＤＩＳＫ／書き込み）、デジタルビデオディスク（ＤＶＤ：ＤＩＧＩＴＡＬ ＶＥＲＳＡＴＩＬＥ ＤＩＳＫ）などである。
本開示の実施形態において、コンピュータ読み取り可能な記憶媒体１５４は、制御回路１５０に制御信号を生成させるためのプログラムコードを記憶している。また、本開示の実施形態において、コンピュータ読み取り可能な記憶媒体１５４には、上述した処理の一部または全部を行いやすくするための情報も記憶されている。
以上のように構成することにより、各メモリ回路１００Ａ、１００Ｂは、入力データ要素Ａ１～ＡＮを選択回路１１０を用いて順次選択し、選択されたメモリセルＢＣＸ、ＢＸ２の各列Ｃ１～ＣＭのビットＡ１ｋ－ＡＮｋの組を順次選択し、メモリセルＢＣＸ、ＢＸ２および対応する加算器ツリー１２２を用いて、出力ポートＯ１～ＯＭに部分和ＰＳ１～ＰＳＭが出力される一連の計算を行うことができる。メモリアレイ１２０Ａ、１２０Ｂを備えることにより、各メモリ回路１００Ａ、１００Ｂは、入力されたデータ要素Ａ１～ＡＮと記憶された重みデータ要素とに基づいて、少なくとも１つの部分和ＰＳ１～ＰＳＭを生成する。このようなメモリ回路は、メモリアレイが１回の計算を行う素子を含まない場合に比べて、面積の小さい部分と低い部分とを用いて部分和を生成することができる。
図２は、選択回路２００を示す図である。選択回路２００は、図１Ａおよび図１Ｂに関して前述した選択回路１１０として用いることができる。選択回路２００は、入力データバスＩＤＢに接続されたデータレジスタ２００Ｒと、データレジスタ２００Ｒおよび制御信号バスＣＴＲＬＢに接続された複数のＮ個のマルチプレクサＭ１～ＭＮとを有する。
データレジスタ２００Ｒは、入力データバスＩＤＢに接続された第１組の端子（図示せず）を備えており、各入力データ要素Ａ１～ＡＮのＨビットを含むビットデータを受け取り、一時的に記憶するように構成されている。種々の実施形態において、データレジスタ２００Ｒは、動作時に、ビットデータを並列または直列に受信するように構成されている。データレジスタ２００Ｒは、マルチプレクサＭ１～ＭＮに接続された第２の端子（図示せず）を備えており、動作時には、入力データ要素Ａ１～ＡＮのそれぞれのＨビットを、図２に示すように、Ａ１１―Ａ１Ｈ、Ａ２１―Ａ２Ｈ、ＡＮ１―ＡＮＨとしてマルチプレクサＭ１～ＭＮに出力するように構成されている。
マルチプレクサＭ１～ＭＮは、入力データ要素Ａ１～ＡＮに対応しており、各マルチプレクサＭ１～ＭＮは、対応するデータ要素Ａ１～ＡＮのＨビットを受け付けるための端子（ラベルなし）の組を含む。マルチプレクサＭ１―ＭＮは、対応する出力端子Ｍ１Ｏ―ＭＮＯを備えており、これにより、制御信号バスＣＴＲＬＢに入力された１つ以上の制御信号ＣＴＲＬに応じて、対応する出力端子Ｏ１―ＯＮ上の対応するデータ素子Ａ１―ＡＮの選択されたｋ番目のビットＡ１ｋ―ＡＮｋを出力するように構成されている。マルチプレクサＭ１～ＭＮと１つ以上の制御信号ＣＴＲＬとは、動作時に、各データ要素Ａ１～ＡＮの同じｋ番目のビットを同時に出力することにより、上述したように、カウンタｋに基づいてｋ番目のビットＡ１ｋ～ＡＮｋの組を生成するように構成されている。
これにより、選択回路２００は、選択回路１１０および図１Ａおよび図１Ｂに示した動作を行うことができるように構成されている。選択回路２００を選択回路１１０として備えることにより、各メモリ回路１００Ａ、１００Ｂは、上述した効果を実現することができる。
図３Ａおよび図３Ｂは、各メモリセル３００Ａ、３００Ｂを示すダイヤグラムである。メモリセル３００Ａ（以下、ビットセル３００Ａともいう）は、上述したメモリセルＢＣＸの１つ以上のインスタンスとして用いることができ、メモリセル３００Ｂ（本実施形態ではビットセル３００Ｂともいう）は、上述したメモリセルＢＸ２の１つ以上のインスタンスとして用いることができる。
なお、各メモリセル３００Ａ、３００Ｂは、説明のために簡略化されている。種々の実施形態において、メモリセル３００Ａ、３００Ｂの一方または両方は、図３Ａおよび図３Ｂに示した動作に加えて、以下の動作を行うように配置されている。種々の実施形態において、メモリセル３００Ａまたは３００Ｂは、１つまたは複数のワード線、１つまたは複数のビット線および／または１つまたは複数のデータ線（図示せず）と電気的に接続されることにより、後述する重みデータＷＴｍｎおよびＷＴｍ（ｎ＋１）が格納および／またはアクセスされる図１Ａおよび図１Ｂに関して前述したＩ／Ｏ回路１３０に接続される。
各メモリセル３００Ａ、３００Ｂは、乗算器ＭＵＬ１に接続されたストレージユニットＳＵ１を有する。また、メモリセル３００Ｂは、乗算器ＭＵＬ２に接続されたストレージユニットＳＵ２と、乗算器ＭＵＬ１およびＭＵＬ２のそれぞれに接続された加算器ＡＤＤとを有する。
ストレージユニットＳＵ１は、重みデータ要素ＷＴｍｎを記憶し、ストレージユニットＳＵ２は、重みデータ要素ＷＴｍ（ｎ＋１）を記憶する。本実施形態では、指標Ｍは、列数Ｃ１～ＣＭのうちの１つに対応し、指標Ｎは、メモリアレイ１２０Ａ、１２０Ｂのデータ列数Ｎの１つに対応する。
各ストレージユニットＳＵ１、ＳＵ２は、１ビット又は複数ビットからなる各重みデータ要素ＷＴｍｎ又はＷＴｍ（ｎ＋１）を記憶するように構成されている。いくつかの実施形態では、ストレージユニットＳＵ１またはＳＵ２の一方または両方は、対応する重みデータ要素ＷＴｍｎまたはＷＴｍ（ｎ＋１）を１から１６までのビット数を含むＷＴｍ（ｎ＋１）として記憶するように構成されている。いくつかの実施形態では、ストレージユニットＳＵ１またはＳＵ２の一方または両方は、対応する重みデータ要素ＷＴｍｎまたはＷＴｍ（ｎ＋１）を４から８までのビット数を含むＷＴｍ（ｎ＋１）として記憶するように構成されている。いくつかの実施形態では、ストレージユニットＳＵ１またはＳＵ２の一方または両方は、対応する重みデータ要素ＷＴｍｎまたはＷＴｍ（ｎ＋１）をプログラマブルなビット数で記憶するように構成されている。
乗算器ＭＵＬ１、ＭＵＬ２は、それぞれ、所定の乗算器ＭＵＬ１またはＭＵＬ２が接続された対応する記憶ユニットＳＵ１またはＳＵ２と同数のビットを含む乗算計算を行うように構成されている。乗算器ＭＵＬ１は、ストレージユニットＳＵ１から重みデータ要素ＷＴｍｎと、図３Ａ及び図３Ｂに示すｋ番目のビットＡ１ｋ～ＡＮｋのうちの最初の１つをＡｎｋとし、積データ要素Ｐｍｎとして出力するように構成されている。
本開示の実施形態では、メモリセル３００ＡをメモリセルＢＣＸとして使用し、積データＰｍｎを表示器ｍ及びｎに基づいて作成したものが、上述した積データ要素Ｐ１１～ＰＭＮのうち、図１Ａについて説明したものに相当する。これにより、メモリセル３００Ａは、メモリセルＢＣＸおよび図１Ａについて上述した動作を行うことができるように構成されている。
乗算器ＭＵＬ２は、ストレージユニットＳＵ２からの重みデータＷＴｍ（ｎ＋１）と、図３Ｂに示す第ｋビットＡ１ｋ－ＡＮｋのうちの第Ａ（ｎ＋１）ｋとを入力し、積データＰｍ（ｎ＋１）として出力するように構成されている。
加算器ＡＤＤは、対応する乗算器ＭＵＬ１またはＭＵＬ２のビット数を有する各積データＰｍｎ、Ｐｍ（ｎ＋１）を受信して加算計算を行い、各積データ要素Ｐｍｎ、Ｐｍ（ｎ＋１）のビット数よりも１ビット多い和データ要素として出力するように構成されている。インジケーターＬは、メモリアレイ１２０ＢのメモリセルＢＸ２の行数Ｌの１つに対応する。
幾つかの実施形態では、例えば、メモリセル３００ＢがメモリセルＢＸ２として用いられる場合、インジケータｍ及び１に基づく和データＳｍｌは、図１Ｂに関して前述した和データＳ１１－ＳＭＬのいずれかに対応する。これにより、メモリセル３００Ｂは、メモリセルＢＸ２及び図１Ｂについて上述した動作を行うことができるように構成されている。
メモリセル３００Ａを１つ以上のメモリセルＢＣＸとし、または、メモリセル３００Ｂを１つ以上のメモリセルＢＸ２とすることにより、対応するメモリ回路１００Ａまたは１００Ｂは、上述した効果を実現することができる。
図４は、実施形態に係る加算器ツリー４００を示す図である。加算器ツリー４００は、図１Ａ及び図１Ｂに関して前述した加算器ツリー１２２として用いることができる。加算器ツリー４００は、加算器ＡＤＤ１～ＡＤＤｕの層数ｕを含む。
第１層の加算器は、合計データＳＵＭ１１－ＳＵＭ１Ｕの数Ｕ（＝２Ｕ）を入力とする加算器ＡＤＤ１を有し、第１層は、加算器ＡＤＤ１の数Ｕ／２を有する。例えば、メモリアレイ１２０ＡのＣ１―ＣＭ列の加算ツリー１２２として加算ツリー４００を用いた場合、図１Ａで説明したように、ＳＵＭ１１―ＳＵＭ１Ｕは、対応する列のメモリセルＢＣＸが出力する複数の積データ要素、例えば、Ｃ１列が出力する積データ要素Ｐ１１―Ｐ１Ｎに対応する。例えば、メモリアレイ１２０ＢのＣ１―ＣＭ列の加算ツリー１２２として加算ツリー４００を用いた場合、図１Ｂで説明したように、ＳＵＭ１１―ＳＵＭ１Ｕは、対応する列のメモリセルＢＸ２が出力する複数のＳＵＭデータ要素、例えば、Ｃ１列が出力するＳＵＭデータ要素Ｓ１１―Ｓ１Ｌに対応する。
各加算器ＡＤＤ１は、合計データ要素ＳＵＭ１１～ＳＵＭ１Ｕのうち、対応する受信組の合計データ要素、例えば、ＳＵＭ１１、ＳＵＭ１２に対して加算計算を行い、合計データ要素ＳＵＭ２１―ＳＵＭ２（Ｕ／２）として出力するように構成されている。加算器ＡＤＤ１は、上述した第１ビット数の合計データ要素ＳＵＭ１１―ＳＵＭ１Ｕ、図１Ｂについて上述した図１Ａまたは複数の合計データ要素Ｓ１１～ＳＭＬのそれぞれについて上述した積データ要素Ｐ１１～ＰＭＮのビット数を入力し、第１ビット数よりも大きい第２ビット数を含む出力合計データ要素ＳＵＭ２１―ＳＵＭ２（Ｕ／２）を出力するように構成されている。
加算器の第２層は、加算器ＡＤＤ２の数Ｕ／４を含む。加算器ＡＤＤ２は、合計データ要素ＳＵＭ２１～ＳＵＭ２（Ｕ／２）のうち、対応する受信組の合計データ要素、例えば、ＳＵＭ２１、ＳＵＭ２２に対して加算計算を行い、合計値を合計データ要素ＳＵＭ３１～ＳＵＭ３（Ｕ／４）として出力するように構成されている。加算器ＡＤＤ２は、第２ビット数を含む合計データ要素ＳＵＭ２１～ＳＵＭ２（Ｕ／２）と、第２ビット数よりも大きい第３ビット数を含む出力合計データ要素ＳＵＭ３１～ＳＵＭ３（Ｕ／４）とを入力するように構成されている。
最終層の加算器は、前段の加算器から入力された１対の加算データＳＵＭｕ１、ＳＵＭｕ２を加算して加算データＳＤｍとして出力する１つの加算器ＡＤＤｕを有する。加算器ＡＤＤｕは、第４のビット数を含む加算データＳＵＭｕ１、ＳＵＭｕ２を入力し、第４のビット数よりも１つ大きい第１のビット数プラスｕの第５のビット数を含む加算データＳＤｍを出力するように構成されている。例えば、加算ツリー１２２として加算ツリー４００を用いた場合、加算データＳＤｍは、図１Ａおよび図１Ｂで説明した加算データＳＤ１－ＳＤＭのいずれかに相当する。
幾つかの実施形態において、加算器ツリー４００は、図４に示す第２層と最終層との間に、上述した第１層、第２層、最終層の構成から一貫して構成される加算器の１つ以上の加算層を含み、動作時には、受信した合計データＳＵＭ１１－ＳＵＭ１Ｕに基づいて合計データＳＤｍを生成する。いくつかの実施形態では、加算器ツリー４００は、加算器ＡＤＤ２の第２層を含まないため、合計ｕ＝２層を含み、動作時には、合計Ｕ＝４個の合計データＳＵＭ１１－ＳＵＭ１Ｕに基づいて、合計データＳＤｍが生成される。
幾つかの実施形態において、加算器ツリー４００は、２から９までの総レイヤ数を含む。幾つかの実施形態において、加算器ツリー４００は、４から７までの総レイヤ数を含む。
これにより、加算ツリー４００は、加算ツリー１２２と、図１Ａ及び図１Ｂとに対して、上述した動作を行うことができるように構成されている。加算器ツリー４００を加算器ツリー１２２とすることにより、各メモリ回路１００Ａ、１００Ｂは、上述した効果を実現することができる。
図５は、アキュムレータ５００を示すダイヤグラムである。アキュムレータ５００は、図１Ａおよび図１Ｂに関して前述したアキュムレータ１４０として用いることができる。アキュムレータ５００は、データレジスタＲ１およびシフタＳＨ１のそれぞれに接続された加算器ＡＤＤＡを有する。また、シフタＳＨ１は、加算器ＡＤＤＡ、データレジスタＲ１、シフタＳＨ１が一括してフィードバック配置されるように、データレジスタＲ１に接続されている。
加算器ＡＤＤＡは、図４について上述した加算データ要素ＳＤｍを受信するように構成されている。また、合計データ要素ＳＤｍは、積算データ要素ＳＤ１～ＳＤＭのうち、図１Ａおよび図１Ｂに関して前述した積算データ要素ＳＤ１～ＳＤＭのいずれかに対応するものである。
加算器ＡＤＤＡは、演算時に、シフタＳＨ１から出力されるシフトデータＳＤＥを入力し、シフトデータＳＤＥと加算データＳＤｍとに基づいて内部加算データＩＤＥを生成する。データレジスタＲ１は、加算器ＡＤＤＡから内部加算データＩＤＥを受け取り、内部加算データＩＤＥを格納し、格納した内部加算データＩＤＥをシフタＳＨ１および出力ポートＯｍに出力する。シフタＳＨ１は、データレジスタＲ１から出力される記憶内部データＩＤＥを入力し、記憶内部データＩＤＥをＭＳＢ方向またはＬＳＢ方向に１ビットシフトしてシフトデータＳＤＥを生成する。
これにより、アキュムレータ５００は、制御信号バスＣＴＲＬＢ（図５に示せず）に入力される１つ以上の制御信号ＣＴＲＬに応じて、蓄積されている内部加算データＩＤＥを加算データＳＤｍの並びごとに増加させる蓄積動作を行うように構成されている。これにより、複数の合計データＳＤｍにわたって蓄積動作が実行されることにより、データレジスタＲ１に格納された内部データＩＤＥが、複数の合計データＳＤｍの部分和ＰＳｍとして出力ポートＯｍに出力される。
本開示の実施形態において、例えば、アキュムレータ１４０としてアキュムレータ５００を使用し、出力ポートＯｍに出力される部分和ＰＳｍが、図１Ａ、図１Ｂに関して前述した出力ポートＯ１～ＯＭに出力される部分和ＰＳ１～ＰＳＭのいずれかに相当する。
これにより、アキュムレータ５００は、アキュムレータ１４０および図１Ａ及び図１Ｂについて上述した動作を行うことができるように構成されている。アキュムレータ５００をアキュムレータ１４０とすることにより、各メモリ回路１００Ａ、１００Ｂは、上述した効果を実現することができる。
図６は、メモリアレイ１２０Ａ又は１２０Ｂ（１２０Ａ／１２０Ｂ）の一部を示すダイヤグラムである。図６は、図１で説明した複数のメモリセルＢＣＸ、ＢＸ２（ＢＣＸ／ＢＸ２）と加算ツリー１２２の例を示している。図６に示す実施形態では、メモリアレイ１２０Ａ／１２０Ｂも、メモリセルＢＣＸ／ＢＸ２と加算ツリー１２２との間に接続されたマルチプレクサＭＡを含む。なお、図６は、説明のために簡略化したものである。
マルチプレクサＭＡは、複数のメモリセルＢＣＸ／ＢＸ２のうちの１つ以上のメモリセルＢＣＸ／ＢＸ２を選択的に加算ツリー１２２に接続することにより、図１Ａおよび図１Ｂに関して前述したメモリセルＢＣＸ／ＢＸ２、例えば、積データ要素Ｐ１１―ＰＭＮまたは合計データ要素Ｓ１１―ＳＭＬから出力されたデータ要素を、制御信号バスＣＴＲＬＢ上で受信した１つ以上の制御信号ＣＴＲＬに応じた加算ツリー１２２に選択的に伝播させる（図６に示せず）。種々の実施形態において、メモリセルＢＣＸ／ＢＸ２は、同一のカラムＣ１～ＣＭに含まれるか、または、別々のカラムＣ１～ＣＭに含まれ、加算ツリー１２２は、２つのカラムＣ１～ＣＭ間で共有される。
以上の構成により、メモリ回路１００Ａまたは１００Ｂは、複数のメモリセルＢＣＸ／ＢＸ２間で共有される少なくとも１つの加算器ツリー１２２を含むメモリアレイ１２０Ａ／１２０Ｂを備える。これにより、メモリ回路１００Ａ又は１００Ｂは、複数のメモリセル間で共有される少なくとも１つの加算器ツリーを含まない場合に比べて、より小さい領域を用いて部分和を生成することができる。
図７Ａ及び図７Ｂは、メモリ回路１００Ａ又は１００Ｂ（１００Ａ／１００Ｂ）の一部を示すダイヤグラムである。なお、図７Ａおよび図７Ｂでは、２つ以上の部分和ＰＳ１～ＰＳＭを組み合わせた例を示しているが、説明のために簡略化して示している。
図７Ａに示す実施形態では、メモリ回路１００Ａ、１００Ｂは、図１Ａ、図１Ｂで説明したメモリアレイ１２０Ａ、１２０Ｂと、２つのアキュムレータ１４０とを有する。図７Ａに示す実施形態では、第１回目のアキュムレータ１４０の出力ポートＯ２と第２回目のアキュムレータ１４０とが接続されており、動作時には、第２回目のアキュムレータ１４０によって部分和ＰＳ２が受信され、出力ポートＯ１から出力される部分和ＰＳ１に含まれる。幾つかの実施形態において、２つのアキュムレータ１４０は、例えば、制御信号バスＣＴＲＬＢ（図７Ａ又は図７Ｂに示せず）に入力される制御信号ＣＴＲＬの１つ以上に応じて、部分和ＰＳ１に部分和ＰＳ２を含めずに、選択的に部分和ＰＳ１、ＰＳ２を出力するように構成されている。
図７Ｂに示す実施形態では、メモリ回路１００Ａ、１００Ｂは、図１Ａ、図１Ｂで説明したように、入力データバスＩＤＢ上の入力データＡ１－ＡＮを入力し、対応する部分和ＰＳ１－ＰＳ４を出力するカラムＣ１－Ｃ４（対応するアキュムレータ１４０を含む）を有する。また、図７Ｂに示す実施形態では、メモリ回路１００Ａ／１００Ｂは、各部分和ＰＳ１－ＰＳ４を入力し、各部分和ＰＳ１－ＰＳ４に基づいて合成部分和ＯＳＵＭを生成する加算器ＡＤＤＳＵＭを有する。メモリ回路１００Ａ、１００Ｂは、例えば、制御信号バスＣＴＲＬＢに入力される制御信号ＣＴＲＬの１つ以上に応じて、部分和ＯＳＵＭを出力せずに、部分和ＰＳ１－ＰＳ４を選択的に出力するように構成されている。
図７Ａおよび図７Ｂに示す非限定的な例では、動作時において、メモリ回路１００Ａ／１００Ｂから出力される部分和ＰＳ１またはＯＳＵＭは、入力データ要素Ａ１－ＡＮと、２以上のカラムＣ１－ＣＭのメモリセルＢＣＸ／ＢＸ２とを組み合わせたものである。これにより、メモリセルＢＣＸ／ＢＸ２に格納された重みデータ要素の結合ビットに基づいて部分和ＰＳ１またはＯＳＵＭが生成されるので、１つのカラムＣ１－ＣＭに結合された入力データ要素Ａ１－ＡＮに基づいて部分和ＰＳ１またはＯＳＵＭが生成される場合に比べて、部分和ＰＳ１またはＯＳＵＭの解像度または精度が向上する。
いくつかの実施形態では、メモリセルＢＣＸ／ＢＸ２は、合計４ビットの重みデータ要素を含み、図７Ａに示す実施形態では、合計８ビットの重みデータ要素に基づいて部分和ＰＳ１が出力され、図７Ｂに示す実施形態では、合計１６ビットの重みデータ要素に基づいて部分和ＯＳＵＭが出力される。
なお、図７Ａおよび図７Ｂに示す実施形態は、説明のための例示である。本実施形態では、記憶回路１００Ａ、１００Ｂは、記憶された重みデータに基づいて１つ以上の部分和を生成するように構成されているので、重みデータに基づいて部分和を生成しない場合と比較して、解像度を向上させることができる。
図８は、メモリ回路動作電圧ＶＤＤを示すダイヤグラムである。図８に示す実施形態において、動作電圧ＶＤＤは、図１で説明したように、メモリ回路１００Ａ又は１００Ｂが動作する電源ドメインの電源電圧である。動作電圧ＶＤＤは、０Ｖ、ＶＤＤ１、ＶＤＤ２の３つの電源電圧レベルを含み、電源電圧レベルＶＤＤ１は、電源電圧レベルＶＤＤ２よりも大きい。なお、図８に示す電圧レベル及びタイミング関係、例えば、相対的な時間及び／又は大きさ、並びにシーケンスは、説明のための例示であって、これらに限定されるものではない。
電源電圧レベル０Ｖは、メモリ回路動作を行わないパワーダウンモードを示す。本実施形態では、メモリアレイ１２０Ａまたは１２０Ｂは、動作電圧ＶＤＤが電圧レベル０Ｖである１つ以上の期間にわたって、重みデータ要素ＷＴｍｎおよび／またはＷＴｍ（ｎ＋１）が保持されるように、不揮発性メモリセルを含むストレージユニットＳＵ１、ＳＵ２を含む。
電源電圧レベルＶＤＤ１は、１回以上のライト動作においてメモリセルＢＣＸおよび／またはＢＸ２に１つ以上の重み要素ＷＴｍｎおよび／ＷＴｍ（ｎ＋１）が格納されているＩ／Ｏモードおよび／または１回以上のリード動作においてアクセスされる。
電源電圧レベルＶＤＤ２は、図１Ａおよび図１Ｂに関して前述したように１回または複数回の第２回の計算が行われる計算モードおよび／または方法９００および方法１０００について説明する。
図８に示す実施形態では、電源電圧レベルＶＤＤ１よりも低い電源電圧レベルＶＤＤ２でインメモリ演算を行うことで、Ｉ／Ｏモードと同じ電圧レベルの演算モードでインメモリ演算を行う場合に比べて、電力使用量を低減する。
図９は、メモリ回路の動作方法９００のフローチャートである。方法９００は、例えば、図１Ａ及び図１Ｂに関して前述したメモリ回路１００Ａ又は１００Ｂなどのメモリ回路を用いることができる。
なお、図９に示した方法９００の動作のシーケンスはあくまで一例であり、方法９００の動作は、図９に示した動作と同時または異なるシーケンスで実行することができる。いくつかの実施形態では、図９に示した動作の前、間、および／または後に、図９に示した動作以外の動作が行われる。いくつかの実施形態において、方法９００の動作は、センサ、ＲＦデバイス、プロセッサ、ロジック、信号処理回路などのＩＣの動作方法の一部である。様々な実施形態において、方法９００の１つ以上の動作は、図１０を参照して後述する方法１０００のサブセットである。
方法９００は、図１Ａ－図５を参照して説明したように、ｍ番目の列Ｃ１－ＣＭについて部分和ＰＳ１－ＰＳＭのインスタンスＰＳｍを算出する部分和算出の一例である。図９に示す実施形態では、各入力データ要素Ａ１－ＡＮのＨビット毎にカウンタｋが巡回される。カウンタｋの各値では、加算データＳＤ１－ＳＤＭの各インスタンスに対応する加算データＰｋが、対応するｋ番目のビットと重みデータＷｍｎとのＮ個の積の和として算出される。部分和ＰＳｍは、後述するように、データ要素Ｐｋを累積することにより生成される。
ステップ９１０では、カウンタｋを０に初期化する。幾つかの実施形態では、初期化カウンタｋは、図１Ａ～図５に関して前述した制御回路１５０を用いて構成される。
幾つかの実施形態では、カウンタｋをゼロに初期化するとは、１つ以上のデータレジスタの内容をゼロにすることを含む。本実施形態では、初期化カウンタｋを０にすることは、図５およびアキュムレータ５００で説明したように、データレジスタＲ１の内部データＩＤＥを０にすることを含む。
ステップ９２０において、カウンタｋは１増加し、加算データ要素Ｐｋは、カウンタｋの値に基づいて生成される。加算データ要素Ｐｋの生成は、ｎ＝１からＮまで定義された範囲にわたって、メモリアレイ１２０Ａまたは１２０Ｂ内のｎ行のデータのそれぞれに対応する積データ要素を加算することを含む。各Ｎ番目の積データ要素は、入力データ要素のｋ番目のビットＡｎｋである。対応する重みデータ要素ＷｍｎまたはＷｍ（ｎ＋１）を掛けた、カウンターｎおよびｋに対応します。結果として得られる積データ要素をｎ＝１からＮの範囲で合計すると、合計データ要素ＳＤ１－ＳＤＭのインスタンスに対応する合計データ要素Ｐｋが生成されます。
いくつかの実施形態では、合計データ要素Ｐｋの生成は、メモリ回路１００Ａおよび図１Ａ－図５で説明したように、列Ｃ１～ＣＭのｍ番目の１つに対応する加算器ツリー１２２を使用して、メモリセルＢＣＸによって出力された積データ要素Ｐｍｎをｎ＝１からｎ＝Ｎの範囲にわたって合計することを含む。いくつかの実施形態では、合計データ要素Ｐｋを生成することは、メモリセルＢＸ２を使用して、ｌ＝１からｌ＝Ｌの範囲にわたって合計データ要素Ｓｍ１～Ｓｍ１を生成すること、および列Ｃ１～ＣＭのｍ番目の１つに対応する加算器ツリー１２２を使用することを含む。メモリ回路１００Ｂおよび図３に関して上で論じたように、メモリセルＢＸ２によって出力された合計積データ要素Ｓｍ１～Ｓｍ１を合計する。
ステップ９３０において、部分和データ要素Ｏｋは、カウンタｋの値に基づいて生成され、部分和データ要素Ｏｋは、カウンタｋが値１のときに初期化部分和データ要素Ｏｋから合算データ要素Ｐｋの第１の値までの初期化部分和データ要素Ｏｋを含み、カウンタｋが１以外の値である場合には、前回のデータ要素Ｏｋ（Ｏｋ―１）の値をシフトして加算データ要素Ｐｋの現在値を加算する。
部分和データ要素Ｏｋの前回値をシフトさせることは、前回値を有意ビットだけ増加または減少させることに相当する。ここで、カウンタｋを１からＨにインクリメントすることは、入力データＡ１－ＡＮの上位ビットを増加させることに相当し、部分和データＯｋの前回値をシフトさせることは、前回値を１ビット増加させること、すなわち、前回値を２倍することに相当する。ここで、カウンタｋを１からＨにインクリメントすることは、入力データＡ１－ＡＮの有効ビットを減少させることに相当し、部分和データＯｋの前回値をシフトさせることは、前回値を１ビットだけ減少させること、すなわち、前回値を２で除算することに相当する。
幾つかの実施形態では、部分和データ要素Ｏｋを生成するには、データレジスタＲ１に対応する総和データ要素ＳＤ１～ＳＤＭの第１のインスタンスを内部データ要素ＩＤＥとしてデータレジスタＲ１に格納し、シフタＳＨ１を用いて内部データ要素ＩＤＥをシフトし、それ以降の総和データ要素ＳＤ１～ＳＤＭを図１Ａ―図５に関して前述したようにシフタデータ要素ＳＤＥに追加することにより、部分和データ要素ＰＳ１―ＰＳＭを対応する総和データ要素ＳＤ１―ＳＤＭの第１のインスタンスに設定する。
ステップ９４０では、カウンタＫと数Ｈとを比較し、カウンタｋが数Ｈ未満であれば、方法９００はステップ９２０に戻り、カウンタｋが数Ｈであれば、方法９０００はステップ９５０に進む。
ステップ９５０では、部分和データＰＳｍを、カウンタｋ＝Ｈに対応する部分和データＯｋの最終値に設定する。いくつかの実施形態では、ここで、Ｈ＝４であり、カウンタｋがインクリメントされることは、入力データ要素Ａ１－ＡＮの上位ビットに対応し、部分和データ要素ＰＳｍを部分和データ要素Ｏｋの最終値に設定することは、
Figure 2022018112000003
ここで、カウンタｋ＝１はＬＳＢ及び係数２０に対応し、カウンタｋ＝４はＭＳＢ及び係数２３に対応する。
幾つかの実施形態では、部分和データＰＳｍを部分和データＯｋの最終値に設定することは、図１Ａ－図５を参照して説明したように、第ｍ番目の部分和データＰＳ１－ＰＳＭを対応する第Ｍ番目の出力ポートＯ１－ＯＭに出力することを含む。
メモリ回路１００Ａまたは１００Ｂを用いて、方法９００の動作の一部または全部を実行することにより、１回の計算に基づいて部分和を生成することにより、メモリ回路１００Ａおよび１００Ｂについて上述した効果を実現することができる。
図１０は、メモリ回路を動作させる方法１０００のフローチャートである。方法１０００は、図１Ａおよび図１Ｂに関して前述したメモリ回路、例えば、メモリ回路１００Ａまたは１００Ｂとして用いることができる。
なお、図１０に示した方法１０００の動作のシーケンスは、説明のためのものであり、図１０に示したシーケンスとは異なるシーケンスで方法１０００の動作を実行することができる。いくつかの実施形態では、図１０に示した動作の前、間、および／または後に、図１０に示した動作以外の動作が行われる。方法１０００の動作は、センサ、ＲＦデバイス、プロセッサ、ロジック、信号処理回路などのＩＣの動作方法の一部である。いくつかの実施形態では、方法１０００の動作は、ＣＮＮなどのニューラルネットワークを動作させる方法の一部である。
ステップ１０１０では、メモリセルの列の各メモリセルに第１の重みデータ要素を格納する。第１の重みデータ要素をメモリセルの列の各メモリセルに格納することは、複数列のメモリセルに重みデータを格納することを含む。種々の実施形態において、第１の重みデータ要素をメモリセルの列の各メモリセルに格納する場合には、Ｉ／Ｏ回路１３０を用いて、図１Ａ～図５を参照して説明したように、カラムＣ１～ＣＭのメモリセルＢＣＸまたはＢＸ２に、重みデータＷＴｍｎおよび／またはＷＴｍ（ｎ＋１）を格納する。
幾つかの実施形態において、メモリセル列の各メモリセルに第１の重みデータ要素を格納することは、ステップ１０２０－１０７０の一部または全部が実行される第２の電源電圧レベルよりも高い第１の電源電圧レベルでメモリ回路を動作させることを含む。本実施形態では、図８で説明したように、メモリ回路を第１の電源電圧レベルで動作させることは、メモリ回路を電源電圧レベルＶＤＤ１で動作させることを含み、メモリ回路を第２の電源電圧レベルで動作させることは、メモリ回路を電源電圧レベルＶＤＤ２で動作させることを含む。
ステップ１０２０では、選択回路から、複数の入力データ要素の各入力データ要素のｋビットのｋビットの組を同時に出力する。幾つかの実施形態では、複数の入力データ要素の各入力データ要素の第ｋビットのＨビットの組を同時に出力するとは、図１Ａ～図５を参照して説明したように、入力データ要素Ａ１～ＡＮのｋビットの組を、選択回路１１０から出力することを含む。
幾つかの実施形態において、複数の入力データ要素の各入力データ要素のＨビットのｋビットのセットを同時に出力するのは、ＬＳＢからＭＳＢに、または、ＭＳＢからＬＳＢにインクリメントすることにより、第ｋビットの組を順次出力する部分である。
幾つかの実施形態では、複数の入力データ要素の各入力データ要素のｋ番目のビットの集合を同時に出力することは、選択回路において複数の入力データ要素を受け付けることを含む。幾つかの実施形態では、複数の入力データ要素の各入力データ要素のｋ番目のビットの集合を同時に出力することは、１つ以上のデータレジスタに複数の入力データ要素を選択回路に格納することを含む。幾つかの実施形態では、複数の入力データ要素の各入力データ要素のｋ番目のビットの集合を同時に出力することは、図１Ａ及び図１Ｂに関して前述した入力データ要素Ａ１～ＡＮを受け付けて格納することを含む。幾つかの実施形態では、複数の入力データ要素の各入力データ要素のｋ番目のビットの集合を同時に出力すると、図２に関して前述した選択回路２００を用いる。
幾つかの実施形態では、複数の入力データ要素の各入力データ要素のＨビットの第ｋビットの組を同時に出力することは、図１Ａ～図５に関して前述した制御回路１５０により生成された１つ以上の制御信号、例えば、１つ以上の制御信号ＣＴＲＬに対応して生成して応答することを含む。
幾つかの実施形態では、複数の入力データ要素の各入力データ要素のＨビットの第ｋビットの集合を同時に出力することは、図９に関して後述する方法９００の一部又は全部を行うことを含む。
ステップ１０３０では、第ｋビットのセットをメモリセルの列で受信する。種々の実施形態において、メモリセルの列におけるｋ番目のビットのセットを受けるとは、図１Ａ～図５に関して前述したメモリセルＢＣＸ、ＢＸ２の列のｋ番目のビットＡ１ｋ― ＡＮｋのセットを受けることを含む。
幾つかの実施形態では、メモリセルの列のｋ番目のビットのセットを受信すると、複数の列の各列のｋ番目のビットのセットを受信する。複数のカラムの第ｋビットのセットを受信するとは、図１Ａ～図５を参照して説明した各カラムＣ１～ＣＭのｋ番目のビットＡ１ｋ～ＡＮｋのセットを受信することを含む。
幾つかの実施形態では、メモリセルの列のｋ番目のビットのセットを受けると、図９に関して、以下に説明する方法９００の一部又は全部が行われる。
ステップ１０４０では、メモリセルの各メモリセルを用いて、対応する入力データ要素のｋ番目のビットに、メモリセルに格納されている第１の重みデータ要素を乗算することにより、対応する第１の積データ要素を生成する。種々の実施形態では、メモリセルを用いて、対応する入力データ要素のｋ番目のビットにメモリセルに格納された第１の重みデータ要素を乗算することにより、図１Ａ～図５に関して前述したように、ｋ番目のビッＡ１ｋ～ＡＮｋに第１の重みデータ要素を乗算するメモリセルＢＣＸまたはＢＸ２を用いる。
幾つかの実施形態では、対応する入力データ要素のｋ番目のビットに、メモリセルに格納されている第１の重みデータ要素を乗算することにより、対応する第１の積データ要素に重みデータ要素ＷＴｍｎを乗算することにより、メモリセル３００Ａ、３００Ｂ及び図３Ａ及び図３Ｂについて上述したように、積データ要素Ｐｍｎを生成する。
幾つかの実施形態では、複数のデータ要素のうち対応する入力データ要素のｋ番目のビットに第１の重みデータ要素を乗算するメモリセルの列の各メモリセルを用いて、複数のデータ要素のうちの対応する他の入力データ要素のｋ番目のビットにメモリセルに格納された第２の重みデータ要素を乗算することにより、第２の積データ要素を生成し、第２の積データ要素に第１の積データ要素を加算して和データ要素を生成する。
幾つかの実施形態では、複数のデータ要素のうちの対応する他の入力データ要素のｋ番目のビットに、メモリセルに格納されている第２の重みデータ要素を乗算することにより、第２の積データ要素を生成し、第２の積データ要素に第１の積データ要素を加算して合計データ要素を生成することにより、ビットＡ（ｎ＋１）ｋに重みデータ要素ＷＴｍ（ｎ＋１）を乗算することにより、積データ要素Ｐｍ（ｎ＋１）を生成し、生成された積データ要素Ｐｍｎを積データ要素Ｐｍ（ｎ＋１）に加算することにより、メモリセル３００Ｂ及び図３Ｂについて上述した和データ要素単位を生成する。
幾つかの実施形態では、メモリセルの列を用いて、対応する入力データ要素のｋ番目のビットと、メモリセルに格納されている第１の重みデータ要素とを乗算することにより、複数の列のメモリセルを用いて、図１Ａ～図５に関して前述した、例えばＣ１―ＣＭ列を用いて、対応する入力データ要素のｋ番目のビットと、複数の第１の重みデータ要素の対応する第１の重みデータ要素とを乗算する。
幾つかの実施形態では、メモリセルの列を用いて、対応する入力データ要素のｋ番目のビットとメモリセルに格納されている第１の重みデータ要素とを乗算することにより、図１Ａ～図５に関して前述した制御回路１５０により生成された１つ以上の制御信号、例えば、１つ以上の制御信号ＣＴＲＬを生成して応答する。
幾つかの実施形態では、メモリセルの列を用いて、対応する入力データ要素のｋ番目のビットと、メモリセルに格納されている第１の重みデータ要素とを乗算することにより、図９について、以下に説明する方法９００の一部又は全部が行われる。
ステップ１０５０では、各第１商品データ要素に基づいて、加算ツリーを用いて、集計データ要素を生成する。幾つかの実施形態では、加算器ツリーを用いて、各第１の積データに基づいて加算データ要素を生成する場合、加算器ツリー１２２を用いて、図１Ａ～図５に関して前述した積データＰｍｎ及び／又はＰｍ（ｎ＋１）に基づいて、加算データ要素ＳＤ１～ＳＤＭのインスタンスを生成する。
幾つかの実施形態では、加算器ツリーを用いて、積算データ要素を生成する場合には図４について上述した加算器ツリー４００を用いる。
幾つかの実施形態では、加算器ツリーを用いて、加算データ要素を生成する場合、複数の加算器ツリーを用いて、複数の加算データ要素、例えば、及び、図１Ａ―図５を参照して説明した加算データ要素ＳＤ１～ＳＤＭを生成する。
幾つかの実施形態では、加算器ツリーを用いて加算データ要素を生成することは、加算器ツリーにおいて第１の積データ要素を受信することを含む。本実施形態では、加算器ツリーにおける第１の積データ要素の受信には、図１Ａ～図５を参照して説明したように、加算器ツリー１２２における積データ要素Ｐ１１～ＰＭＮの受信が含まれる。
幾つかの実施形態では、加算器ツリーを用いて加算データ要素を生成することは、加算器ツリーにおける和データ要素を受信することを含む。加算器ツリーにおける和データ要素の受信には、図１Ａ～図５に関して前述したように、加算器ツリー１２２で和データ要素Ｓ１１―ＳＭＬが入力されることがある。
本開示の実施形態では、加算ツリーを用いて加算データ要素を生成するとは、例えば、図６で説明したマルチプレクサＭＡを用いて、選択されたメモリセルに加算ツリーを接続することを含む。
幾つかの実施形態では、加算器ツリーを用いて、各第１の積データに基づいて合算データ要素を生成する場合には、図１Ａ～図５に関して前述した制御回路１５０により生成された１つ以上の制御信号、例えば、１つ以上の制御信号ＣＴＲＬを生成して応答することが挙げられる。
幾つかの実施形態では、加算器ツリーを用いて、第１の積データに基づいて集計データ要素を生成する場合には、図９について、以下に説明する方法９００の一部又は全部を行う。
ステップ１０６０では、加算データ要素に基づいて、アキュムレータを用いて部分和を生成する。幾つかの実施形態では、積算データ要素に基づいて部分和を生成するアキュムレータを用いて、図１Ａ～図５を参照して説明したように、積算データ要素ＳＤ１～ＳＤＭに基づいて部分和ＰＳ１―ＰＳＭを生成する。
いくつかの実施形態では、アキュムレータを用いて部分和を生成するステップは、データレジスタに格納され、シフタによりシフトされた第２の加算データ要素に第１の加算データ要素を加算することを含む。幾つかの実施形態では、第２の加算データ要素に第１の加算データ要素を加算することは、第ｋのビットの組を順次出力する選択回路に同期する。幾つかの実施形態では、アキュムレータを用いて部分和を生成する場合には、アキュムレータ５００を用いて、図５について上述したように部分和ＰＳｍを生成する。
幾つかの実施形態では、加算データ要素に基づいて部分和を生成するためにアキュムレータを用いるとは、複数の加算器を用いて複数の部分和データ要素、例えば、図１Ａ－図５を参照して説明した部分和データ要素ＰＳ１－ＰＳＭを生成することを含む。
幾つかの実施形態では、複数のアキュムレータを用いて複数の部分和を生成する場合、第１のアキュムレータを用いて、第２のアキュムレータで生成された第２の部分和に基づいて第１の部分和を生成し、第１のアキュムレータ１４０を用いて、第１のアキュムレータ１４０の第１のインスタンスを用いて、図７Ａについて上述したように、部分和ＰＳ２に基づいて部分和ＰＳ１を生成する。
幾つかの実施形態では、複数のアキュムレータを用いて複数の部分和を生成する場合、複数の加算器で生成された複数の部分和に基づいて部分和を生成し、加算器ＡＤＤＳＵＭを用いて、図７Ｂについて上述したように、部分和ＰＳ１―ＰＳ４に基づいて部分和ＯＳＵＭを生成する。
幾つかの実施形態では、積算データ要素に基づいて部分和を生成するアキュムレータを用いて、図１Ａ～図５に関して前述した制御回路１５０により生成された１つ以上の制御信号、例えば、１つ以上の制御信号ＣＴＲＬを生成して応答する。
幾つかの実施形態では、積算データ要素に基づいて部分和を生成するアキュムレータを用いて、図９について、以下に説明する方法９００の一部又は全部を行う。
ステップ１０７０では、ステップ１０１０－１０６０の一部または全部が繰り返される。なお、ステップ１０１０－１０６０の一部又は全部を繰り返すとは、ステップ１０１０－１０６０の一部又は全部を同期して実行することを含む。なお、ステップ１０１０－１０６０の一部または全部を繰り返すことは、例えば、図１Ａ－図９で説明したカウンタｋをインクリメントすることを含む。ステップ１０１０－１０６０の一部または全部を繰り返すことは、例えば、図１Ａ－図５を参照して説明したように、制御回路１５０を用いて制御信号ＣＴＲＬを生成することを含む。
いくつかの実施形態では、ステップ１０１０－１０６０の一部または全部が繰り返されることは、図９に関して前述した方法９００の一部または全部が実行されることを含む。
幾つかの実施形態では、ステップ１０１０～１０６０の一部又は全部を、加算器を用いて加算データ要素に基づいて部分和を生成し、加算器１４０を用いて、図１Ａ～図５を参照して説明したように、積算データ要素ＳＤ１～ＳＤＭのＨ個のインスタンスに基づいて部分和ＰＳ１―ＰＳＭを生成する。
幾つかの実施形態では、ステップ１０１０－１０６０の一部または全部を繰り返すことにより、選択回路が出力するｋ番目のビットの組と、対応する第１重みデータ要素とを順次乗算して、複数の第１積データ要素、例えば、図３Ａおよび図３Ｂに関して前述した第１積データ要素Ｐｍｎを生成する。
いくつかの実施形態では、ステップ１０１０－１０６０の一部または全部を繰り返すことにより、選択回路が出力したｋ番目のビットの組と、対応する第２重みデータ要素とを順次乗算して、複数の第２積データ要素、例えば、図３Ｂに関して前述した第２積データ要素Ｐｍ（ｎ＋１）を生成する。
幾つかの実施形態では、ステップ１０１０―１０６０の一部又は全部を繰り返すことにより、加算器ツリーを用いて、複数の第１の積データに基づいて、さらに、複数の第２の積データに基づいて、Ｈ個の加算データを生成する。
幾つかの実施形態では、前記複数の入力データ要素は、最初に複数の入力データ要素の集合の複数の入力データ要素であり、前記複数の入力データ要素の集合の複数の入力データ要素の各々を順次受信し、前記複数の入力データ要素の集合の複数の入力データ要素の各々と単一の複数の重みデータ要素とに基づいて、一部または全部の部分和を生成する前記ステップ１０１０－１０６０の一部または全部を繰り返す。
方法１０００の動作の一部または全部を実行することにより、メモリ内演算に基づいて部分和が生成され、メモリ回路１００Ａおよび１００Ｂについて上述した効果が実現される。複数の入力データ要素と単一の複数の重みデータ要素との組の複数の入力データ要素のそれぞれに基づいて１つ以上の部分和を生成する実施形態では、単一の複数の重みデータ要素を複数回のメモリ内部分和演算に再利用しない手法に比べて、電力レベルがさらに低減される。
本開示の実施形態において、メモリ回路は、複数の入力データ要素を入力し、複数の入力データ要素の各入力データ要素のＨビットのうちの選択されたｋビットの組を出力する選択回路と、第１重みデータ要素を記憶する第１ストレージユニットと、第１重みデータ要素と選択されたｋビットの組のうちの第１ ｋビットとに基づいて第１積データ要素を生成する第１乗算器と、を含むメモリセルの列と、第１積データ要素のそれぞれに基づいて加算データ要素を生成する加算ツリーと、を備える。幾つかの実施形態では、各重みデータ要素は、多ビットのデータ要素である。メモリセル列の各メモリセルは、第２の重みデータ要素を記憶する第２のストレージユニットと、第２の重みデータ要素と選択されたｋビットの組の第２のｋビットとに基づいて第２の積データ要素を生成する第２の乗算器と、第１の積データ要素と第２の積データ要素とから和データ要素を生成する加算器とを備え、加算器ツリーは、合計データ要素の各々に基づいて和データ要素を生成する。いくつかの実施形態では、前記総和データ要素は、Ｈ個の総和データ要素の１つであり、前記選択回路は、第１ビットから第Ｈビットまでの第ｋビットの組を順次出力し、前記加算ツリーは、順次出力される第ｋビットの組に基づいて、前記Ｈ個の総和データ要素のそれぞれを生成し、前記記憶回路は、前記Ｈ個の総和データ要素に基づいて部分和を生成するアキュムレータを含む。本発明の好ましい実施の形態においては、前記メモリ回路は、前記選択回路および前記アキュムレータが受ける１以上の制御信号を生成する制御回路を含み、前記選択回路に同期した前記部分和を生成し、前記ｋ番目のビットの組を順次出力する。幾つかの実施形態では、メモリセルの列は、複数のメモリセルの列のうちの１つの列であり、各メモリセルの列は、複数のビットのＨビットのうちの選択されたｋビットの組が入力され、加算ツリーは、複数のメモリセルの列のうちの対応する列に接続された複数の加算ツリーのうちの１つの加算ツリーであり、アキュムレータは、複数の加算ツリーのうちの対応する加算ツリーに接続された複数のアキュムレータのうちの１つのアキュムレータであり、複数のアキュムレータのそれぞれは、複数の加算ツリーのうちの対応する加算ツリーによって生成されたｈ個の加算データ要素に基づいて、対応する部分和を生成する。幾つかの実施形態では、複数のアキュムレータのうちの少なくとも１つのアキュムレータは、複数のアキュムレータのうちの他のアキュムレータが生成した部分和に基づいて、対応する部分和を生成するように構成される。幾つかの実施形態では、第１ストレージユニットは、第１重みデータ要素の一部または全部を記憶するＳＲＡＭデバイスを含む。幾つかの実施形態では、メモリ回路は、各第１重みデータ要素を対応する第１ストレージユニットに記憶するＩ／Ｏ回路を含む。
本開示の実施形態において、メモリ回路の動作方法は、複数の入力データ要素の各入力データ要素のビット数Ｈのｋビットの組をメモリセルの列に入力し、メモリセルの列の各メモリセルを用いて、複数のデータ要素の対応する入力データ要素のｋビットと、メモリセルに記憶された第１重みデータ要素とを乗算して対応する第１積データ要素を生成し、加算ツリーを用いて、各第１積データ要素に基づいて加算データ要素を生成する。複数のデータ要素のうち対応する入力データ要素の第ｋビットと第１重みデータ要素とを乗算するメモリセル列の各メモリセルを用いることは、複数のデータ要素のうち対応する他の入力データ要素の第ｋビットとメモリセルに記憶された第２重みデータ要素とを乗算して第２積データ要素を生成し、第１積データ要素と第２積データ要素とを加算して和データ要素を生成することを含み、加算ツリーを用いて加算データ要素を生成することを含む。複数の入力データ要素の各入力データ要素のＨビットのｋビット目の組を順次出力する選択回路と、Ｈ個の総和データ要素に基づいて部分和を生成するアキュムレータとを備え、メモリセル列の各メモリセルを用いて、複数のデータ要素の入力データ要素のｋビット目に第１重みデータ要素を乗算するステップは、ｋビット目に第１重みデータ要素を順次乗算することにより複数の第１積データ要素を生成し、加算ツリーを用いて、複数の第１積データ要素に基づいてＨ個の総和データ要素を生成するステップは、加算ツリーを用いて、複数の第１積データ要素に基づいてＨ個の総和データ要素を生成するステップを含む。幾つかの実施形態では、複数の入力データ要素の各々の第ｋビットを受け付けるステップは、複数列のメモリセルの各々の列において、第ｋビットの組を受け付け、第ｋビットに第１重みデータ要素を乗じるステップは、複数列のメモリセルの各々の列において、第ｋビットに第１重みデータ要素を乗じるステップは、複数列のメモリセルの各々の列において、第ｋビットにメモリセルに記憶された第１重みデータ要素を乗じることにより、対応する第１積データ要素を生成し、加算データ要素を生成するステップは、加算ツリーを用いて、複数の加算ツリーを用いて、第１積データ要素に基づいて複数の加算データ要素を生成し、部分和を生成するステップは、複数の加算器を用いて、対応するＨ個の加算データ要素に基づいて複数の部分和を生成するステップを含む。いくつかの実施形態では、複数の累積部を用いて複数の部分和を生成することは、第１累積部を用いて、第２累積部により生成された第２部分和に基づいて第１部分和を生成することを含む。前記アキュムレータを用いて前記部分和を生成するステップは、データレジスタに格納され、シフタによりシフトされた第２の和データ要素に第１の和データ要素を加算するステップと、前記第２の和データ要素に前記第１の和データ要素を加算するステップとを含み、前記第１の和データ要素と前記第２の和データ要素を加算するステップは、前記第ｋビットを順次出力する前記選択回路に同期する複数の入力データ要素の各入力データ要素のＨビットのｋ番目のビットの組を、選択回路を用いて順次出力することは、ＬＳＢからＭＳＢまでのｋ番目のビットの組を出力することを含む。第１の電源電圧レベルに基づいて、前記メモリセル列の各メモリセルに前記第１の重みデータ要素を格納するステップを含み、前記メモリセル列の各メモリセルを用いて前記第ｋビットに前記第１の重みデータ要素を乗算し、前記加算ツリーを用いて前記加算データ要素を生成するステップは、前記第１の電源電圧レベルよりも低い第２の電源電圧レベルに基づいていることを特徴とする。
本開示の実施形態において、メモリ回路は、Ｈビットからなる複数の入力データ要素について、選択されたｋビットの組を複数列のメモリセルの各列の対応するメモリセルに順次出力する選択回路と、複数列のメモリセルの対応する列に接続された複数の加算ツリーと、複数の加算ツリーの対応する加算ツリーに接続された複数の累積加算器とを備える。メモリセルの各列のメモリセルは、選択されたｋビットの組の対応するｋビットとメモリセルに記憶された重みデータとに基づいて積データを生成する乗算器を含み、複数の加算ツリーの各加算ツリーは、順次出力されるｋビットの組毎に、対応する列のメモリセルの各積データに基づいて加算データを生成し、複数の加算器の各アキュムレータは、複数の加算ツリーの対応する加算ツリーにより生成された加算データに基づいて部分和を生成する。いくつかの実施形態では、複数の加算ツリーのそれぞれの加算ツリーは、第１および第２の加算データ要素が入力され、第１のビット数を有する加算データ要素を出力する第１の加算器と、対応するメモリセルの列の積データ要素に基づいて、第１のビット数よりも１つ少ない第２のビット数を有する第１および第２の加算データ要素を出力する第２および第３の加算器とを含む。いくつかの実施形態では、複数の加算ツリーのうちの少なくとも１つの加算ツリーは、マルチプレクサを介して、複数のメモリセル列のうちの対応するメモリセル列に接続される。
以上、いくつかの実施形態の概要について説明したが、当業者であれば、本開示の態様をより好適に理解することができる。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他のプロセスや構造を設計、変更すること、および／または同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。

Claims (20)

  1. メモリ回路であって、前記メモリ回路は、
    複数の入力データ要素を受信し、前記複数の入力データ要素の各入力データ要素のビット数がＨであり、前記複数のデータ要素の各入力データ要素の前記Ｈ個のビットの選択されたｋ番目ビットのセットを出力するように構成される選択回路と、
    第１の重みデータ要素を格納する第１のストレージユニットと、前記第１の重みデータ要素及び前記選択されたｋ番目ビットのセットの対応する第１のｋ番目ビットに基づいて第１の積データ要素を生成する第１の乗算器とを有するメモリセル列と、
    各前記第１の積データ要素に基づいて加算データ要素を生成するように構成される加算器ツリーと、
    を備える、前記メモリ回路。
  2. 各前記重みデータ要素は、マルチビットデータ要素である、
    請求項１に記載のメモリ回路。
  3. 前記メモリセル列の各メモリセルは、
    第２の重みデータ要素を格納するように構成される第２のストレージユニットと、
    前記第２の重みデータ要素及び前記選択されたｋ番目ビットのセットの対応する第２のｋ番目ビットに基づいて第２の積データ要素を生成するように構成される第２の乗算器と、
    前記第１および第２の積データ要素から合計データ要素を生成するように構成される加算器と、を更に備え、ここで、
    前記加算器ツリーは、各前記合計データ要素に基づいて前記加算データ要素を生成するように構成される、
    請求項１に記載のメモリ回路。
  4. 前記加算データ要素は、Ｈ個の加算データ要素のうちの１つの加算データ要素であり、
    前記選択回路は、１番目のビットからＨ番目のビットまでのｋ番目ビットのセットを順に出力するように構成され、
    前記加算器ツリーは、前記順に出力されたｋ番目ビットのセットに基づいて、前記Ｈ個の加算データ要素の各加算データ要素を生成するように構成され、
    前記メモリ回路は、前記Ｈ個の加算データ要素に基づいて部分和を生成するように構成されるアキュムレータを更に備える、
    請求項１に記載のメモリ回路。
  5. 前記選択回路及び前記アキュムレータによって受信された１つ以上の制御信号を生成するように構成される制御回路をさらに備え、これにより、前記メモリ回路は、前記選択回路がｋ番目ビットのセットを順に出力すると同時に、前記部分和を生成するように構成される、
    請求項４に記載のメモリ回路。
  6. 前記メモリセル列は複数のメモリセル列のうちの一列であり、各メモリセル列は、各複数ビットのＨ個のビットの選択されたｋ番目ビットのセットを受信するように構成され、
    前記加算器ツリーは、前記複数のメモリセル列の対応する列に接続された複数の加算器ツリーのうちの１つの加算器ツリーであり、
    前記アキュムレータは、前記複数の加算器ツリーの対応する加算器ツリーに接続された複数のアキュムレータのうちの1つのアキュムレータであり、
    前記複数のアキュムレータの各アキュムレータは、複数の加算器ツリーの前記対応する加算器ツリーによって生成されたＨ個の加算データ要素に基づいて、対応する部分和を生成するように構成される、
    請求項４に記載のメモリ回路。
  7. 前記複数のアキュムレータの少なくとも１つのアキュムレータは、前記複数のアキュムレータのうちの他のアキュムレータによって生成された部分和に基づいて、前記対応する部分和を生成するように構成される、
    請求項６に記載のメモリ回路。
  8. 各前記ストレージユニットは、前記第１の重みデータ要素の一部又は全部を格納するように構成されるスタティックランダムアクセスメモリ（ＳＲＡＭ）装置を備える、
    請求項１に記載のメモリ回路。
  9. 各前記第１の重みデータ要素を前記対応する第１のストレージユニットに格納するように構成される入力／出力（Ｉ／Ｏ）回路をさらに備える、
    請求項１に記載のメモリ回路。
  10. メモリ回路の操作方法であって、前記メモリ回路の操作方法は、
    メモリセル列において、複数の入力データ要素の各入力データ要素のＨ個のビットのｋ番目ビットのセットを受信することと、
    前記メモリセル列の各メモリセルを用いて、前記複数のデータ要素の対応する入力データ要素のｋ番目ビットに前記メモリセルに格納された第１の重みデータ要素をかけることにより、対応する第１の積データ要素を生成することと、
    加算器ツリーを用いて、各前記第１の積データ要素に基づいて、加算データ要素を生成することと、
    を含む、前記メモリ回路の操作方法。
  11. 前記メモリセル列の各メモリセルを用いて、前記複数のデータ要素の前記対応する入力データ要素のｋ番目ビットに前記第１の重みデータ要素をかけることは、
    前記メモリセル列の各メモリセルを用いて、前記複数のデータ要素の他の対応する入力データ要素のｋ番目ビットに前記メモリセルに格納された第２の重みデータ要素をかけることと、
    前記メモリセル列の各メモリセルを用いて、前記第１の積データ要素に前記第２の積データ要素を加えることにより合計データ要素を生成することと、を含み、ここで、
    前記加算器ツリーを用いて各前記対応する合計データ要素に基づいて前記加算データ要素を生成する、
    請求項１０に記載のメモリ回路の操作方法。
  12. 選択回路を用いて、前記複数の入力データ要素の各入力データ要素のＨ個のビットのｋ番目ビットのセットを順に出力することと、
    アキュムレータを用いて、Ｈ個の加算データ要素に基づいて部分和を生成することと、を更に含み、ここで、
    前記メモリセル列の各メモリセルを用いて、前記複数のデータ要素の前記対応する入力データ要素のｋ番目ビットに前記第１の重みデータ要素をかけることは、各ｋ番目ビットに前記第１の重みデータ要素を順にかけることを含み、これにより、複数の第１の積データ要素を生成し、
    前記加算器ツリーを用いて各前記第１の積データ要素に基づいて前記加算データ要素を生成することは、前記加算器ツリーを用いて前記複数の第１の積データ要素に基づいてＨ個の加算データ要素を生成することを含む、
    請求項１０に記載のメモリ回路の操作方法。
  13. 複数の入力データ要素の各入力データ要素のｋ番目ビットのセットを受信することは、複数のメモリセル列の各メモリセル列のｋ番目ビットのセットを受信することを含み、
    前記メモリセル列の各メモリセルを用いて、前記ｋ番目ビットに前記第１の重みデータ要素をかけることは、前記複数のメモリセル列の各メモリセル列の各メモリセルを用いて、前記ｋ番目ビットに前記メモリセルに格納された対応する第１の重みデータ要素をかけることを含み、これにより、前記対応する第１の積データ要素を生成し、
    前記加算器ツリーを用いて前記加算データ要素を生成することは、複数の加算器ツリーを用いて、前記第１の積データ要素に基づいて複数の加算データ要素を生成することを含み、
    前記アキュムレータを用いて前記部分和を生成することは、複数のアキュムレータを用いて対応するＨ個の加算データ要素に基づいて複数の部分和を生成することを含む、
    請求項１２に記載のメモリ回路の操作方法。
  14. 前記複数のアキュムレータを用いて複数の部分和を生成することは、第２のアキュムレータによって生成された第２の部分和に基づいて、第１のアキュムレータを用いて第１の部分和を生成することを含む、
    請求項１３に記載のメモリ回路の操作方法。
  15. 前記アキュムレータを用いて前記部分和を生成することは、データレジスタに格納され、シフターによってシフトされる第２の加算データ要素に第１の加算データ要素を加えることを含み、
    前記第２の加算データ要素に前記第１の加算データ要素を加えると同時に、前記選択回路は前記ｋ番目ビットのセットを順に出力する
    請求項１２に記載のメモリ回路の操作方法。
  16. 前記選択回路を用いて前記複数の入力データ要素の各入力データ要素の前記Ｈ個のビットの前記ｋ番目ビットのセットを順に出力することは、最下位ビット（ＬＳＢ）から最上位のビット（ＭＳＢ）までのｋ番目ビットのセットを出力することを含む、
    請求項１２に記載のメモリ回路の操作方法。
  17. 前記第１の重みデータ要素を第１の電源電圧レベルに基づいて前記メモリセル列の各メモリセルに格納することを更に含み、ここで、
    前記メモリセル列の各メモリセルを用いて前記ｋ番目ビットに前記第１の重みデータ要素をかけることと、前記加算器ツリーを用いて前記加算データ要素を生成することとはそれぞれ前記第１の電源電圧レベルよりも低い第２の電源電圧レベルに基づくことである、
    請求項１０に記載のメモリ回路の操作方法。
  18. メモリ回路であって、前記メモリ回路は、
    それぞれＨビットを含む複数の入力データ要素について、選択されたｋ番目ビットのセットを、複数のメモリセル列の各メモリセル列の対応するメモリセルに順に出力するように構成される選択回路と、
    前記複数のメモリセル列の対応するメモリセル列にそれぞれ接続された複数の加算器ツリーと、
    前記複数の加算器ツリーの対応する加算器ツリーにそれぞれ接続された複数のアキュムレータと、を備え、ここで、
    各メモリセル列の各メモリセルは、選択されたｋ番目ビットのセットの対応するｋ番目ビット及び前記メモリセルに格納された重みデータ要素に基づいて、積データ要素を生成する乗算器を有し、
    前記複数の加算器ツリーの各加算器ツリーは、ｋ番目ビットのセットを順に出力するごとに、前記対応するメモリセル列の各積データ要素に基づいて加算データ要素を生成するように構成され、
    前記複数のアキュムレータの各アキュムレータは、前記複数の加算器ツリーの対応する加算器ツリーによって生成された前記加算データ要素に基づいて部分和を生成するように構成される、前記メモリ回路。
  19. 前記複数の加算器ツリーの各加算器ツリーは、
    第１及び第２の合計データ要素を受信し、第１のビット数を有する前記加算データ要素を出力するように構成される第１の加算器と、
    前記対応するメモリセル列の前記積データ要素に基づいて、前記第１のビット数より１つ少ない第２のビット数を有する前記第１及び第２の合計データ要素を出力する第２及び第３の加算器と、を備える、
    請求項１８に記載のメモリ回路。
  20. 前記複数の加算器ツリーの少なくとも１つの加算器ツリーは、マルチプレクサを介して前記複数のメモリセル列の前記対応するメモリセル列に接続される、
    請求項１８のメモリ回路。
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