JP2022016398A - 半導体デバイスの製造方法及び半導体デバイス - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 343
- 238000000034 method Methods 0.000 claims description 85
- 239000000463 material Substances 0.000 claims description 79
- 239000011248 coating agent Substances 0.000 claims description 67
- 238000000576 coating method Methods 0.000 claims description 67
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 65
- 229920005591 polysilicon Polymers 0.000 claims description 64
- 238000005530 etching Methods 0.000 claims description 56
- 239000007789 gas Substances 0.000 claims description 26
- 238000000059 patterning Methods 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000001312 dry etching Methods 0.000 claims description 12
- 208000012266 Needlestick injury Diseases 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 6
- 238000001900 extreme ultraviolet lithography Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 229910003910 SiCl4 Inorganic materials 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 claims description 2
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 34
- 229910052581 Si3N4 Inorganic materials 0.000 description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 239000011810 insulating material Substances 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000000137 annealing Methods 0.000 description 10
- 235000012431 wafers Nutrition 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 229920000620 organic polymer Polymers 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 229910010038 TiAl Inorganic materials 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 239000004926 polymethyl methacrylate Substances 0.000 description 4
- 238000009966 trimming Methods 0.000 description 4
- -1 InAlAs Inorganic materials 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910005542 GaSb Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910005898 GeSn Inorganic materials 0.000 description 2
- 229910004191 HfTi Inorganic materials 0.000 description 2
- 229910010041 TiAlC Inorganic materials 0.000 description 2
- 125000003118 aryl group Chemical group 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920000570 polyether Polymers 0.000 description 2
- 229920005573 silicon-containing polymer Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000003431 cross linking reagent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000000313 electron-beam-induced deposition Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
Description
半導体産業は、高デバイス密度化、高性能化、及び低コスト化のいずれにおいても、ナノメータ技術プロセスノード化が進んでいるため、製造と設計の両方の問題からの課題により、フィンFET(Fin FET)とゲートオールアラウンド(GAA)FETを含むマルチゲート電界効果トランジスタ(FET)などの三次元設計が開発されている。Fin FETでは、ゲート電極は、その間にゲート誘電体層が挿入されたチャネル領域の三つの側面に隣接する。FinFETのゲート電極は、ゲート置換技術によって形成された金属材料の一つ以上の層を含む。
本開示は、添付図面と共に読まれる場合に、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、さまざまな特徴は縮尺どおりに描かれておらず、説明のみを目的として使用されていることが強調される。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスの段階のうちの一つを示す。
本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。
本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。
本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。
本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。
本開示の一実施形態に係るポリシリコンエッチングプロセスを示す。
本開示の一実施形態に係る犠牲ゲート電極のプロファイルを示す。
本開示の一実施形態に係る犠牲ゲート電極のプロファイルを示す。
本開示の実施形態に係る犠牲ゲート電極の様々なプロファイルを示す。
本開示の実施形態に係る犠牲ゲート電極の様々なプロファイルを示す。
本開示の実施形態に係る犠牲ゲート電極の様々なプロファイルを示す。
本開示の実施形態に係るコーティング材料層を形成するための様々な条件を示す。
本開示の実施形態に係るコーティング材料層を形成するための様々な条件を示す。
本開示の実施形態に係るコーティング材料層及び得られる構造を形成するための条件を示す。
以下の開示は、本発明の異なる特徴を実施するための多くの異なる実施形態又は実施例を提供することを理解されたい。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の実施形態または実施例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、要素の寸法は、開示された範囲または値に限定されず、デバイスのプロセス条件および/または所望の特性に依存し得る。また、以下に続く説明の第2の特徴の上方又は上の第1の特徴の形成は、第1と第2の特徴が直接コンタクトして形成される実施形態を含み得、また、付加的な特徴は、第1と第2の特徴は直接コンタクトしないように、第1と第2の特徴に介在して形成することができる実施形態を含み得る。簡略化および明確化のために、さまざまな特徴を異なる縮尺で任意に描くことができる。
さらに、「下方」、「以下」、「下側」、「上方」、「上側」等の空間に関連する用語は、図面に示されるように、ある要素または特徴と他の要素また特徴との関係について説明するのに用いられる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく(90度又は他の配向に回転されてもよい)、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。さらに、「でできている(made of)」という用語は、「含む(comprising)」または「からなる(consisting of)」のいずれかを意味し得る。
ゲート置換技術では、犠牲ゲート電極(例えば、ポリシリコン製)を含む犠牲ゲート構造は、まずチャネル領域上に形成され、その後、金属ゲート構造に置換される。金属ゲートFinFETでは、デバイス性能は金属ゲートプロファイル(形状)の設計に影響され、金属ゲートプロファイルは犠牲ゲート電極のプロファイルに依存することが多い。しかしながら、ポリシリコン犠牲ゲート電極をパターン化するためのエッチングプロセスが変化するか又は十分に制御されていない場合、ポリシリコン犠牲ゲート電極のプロファイル、形状、及び/又は寸法は、ウェーハ内又はウェーハ間で変化する。特に、ポリシリコン犠牲ゲート電極のプロファイルのウェーハ間の変化は、低い歩留まり及び低いデバイス性能をもたらす。本開示は、犠牲ゲート電極のプロファイル(形状)を制御する方法を提供する。
図1-16は、本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスを示す。この方法のさらなる実施形態について、追加の動作を図1-16に示すプロセスの前、その間、及びその後に提供することができ、以下に説明する動作の一部を置き換えたり、削除したりすることができることを理解されたい。動作/プロセスの順序を交換してよい。
図1に示されるように、不純物イオン(ドーパント)12は、ウェル領域を形成するためにシリコン基板10に注入される。イオン注入は、パンチスルー効果を防止するために実行される。
一実施形態では、基板10は、少なくともその表面部分に単結晶半導体層を含む。基板10は、Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及びInPなどの単結晶半導体材料を含み得るが、これらに限定されない。本実施形態では、基板10はSiで形成される。
基板10は、その表面領域に、1つ以上のバッファ層(図示せず)を含み得る。バッファ層は、格子定数を基板の格子定数からソース/ドレイン領域の格子定数に徐々に変化させるのに役立つ。バッファ層は、Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaPおよびInPなどのエピタキシャル成長した単結晶半導体材料から形成することができるが、これらに限定されない。特定の実施形態では、基板10は、シリコン基板10上にエピタキシャル成長したシリコンゲルマニウム(SiGe)バッファ層を含む。SiGeバッファ層のゲルマニウム濃度は、最下部のバッファ層の30原子%のゲルマニウムから最上部のバッファ層の70原子%のゲルマニウムに増加し得る。
基板10は、(例えば、p型又はn型導電型)不純物で適切にドープされた様々な領域を含み得る。ドーパント12は、例えば、n型Fin FETの場合にはホウ素(BF2)であり、p型Fin TEFの場合にはリンである。
図2では、マスク層15が基板10上に形成される。いくつかの実施形態では、マスク層15は、第一マスク層15A及び第二マスク層15Bを含む。いくつかの実施形態では、第一マスク層15Aは窒化ケイ素で形成され、第二マスク層15Bは酸化ケイ素で形成される。他の実施形態では、第一マスク層15Aは酸化ケイ素で形成され、第二マスク層15Bは窒化ケイ素(SiN)で形成される。第一及び第二マスク層は、低圧CVD(LPCVD)及びプラズマ強化CVD(PECVD)、物理蒸着(PVD)、原子層堆積(ALD)、又は他の適切なプロセスを含む化学蒸着(CVD)によって形成される。マスク層15は、フォトリソグラフィー及びエッチングを含むパターン化動作を用いてマスクパターンにパターン化される。
次に、図3に示されるように、基板10は、パターン化されたマスク層15を用いて、X方向に延びるフィン構造25にパターン化される。図3では、二つのフィン構造25がY方向に配置される。しかしながら、フィン構造の数は二つに限定されず、一つのような小さい場合であってもよいか又は三つ以上であってもよい。いくつかの実施形態では、一つ以上のダミーフィン構造がフィン構造25の両側に形成されて、パターン化動作におけるパターン忠実度を向上させる。
フィン構造25は、任意の適切な方法によってパターン化され得る。例えば、フィン構造は、ダブルパターニングまたはマルチパターニングプロセスを含む、1つ以上のフォトリソグラフィプロセスを使用してパターニングされ得る。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層は、基板上に形成され、かつフォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層を除去し、残りのスペーサーを使用してフィン構造をパターニングすることができる。
フィン構造を形成した後、フィン構造が絶縁層に完全に埋め込まれるように、絶縁材料の一つ以上の層を含む絶縁材料層が基板上に形成される。絶縁層用の絶縁材料は、LPCVD(低圧化学蒸着法)、プラズマCVD又は流動性CVDによって形成された酸化ケイ素、窒化ケイ素、酸窒化ケイ素(SiON)、SiOCN、SiCN、フッ素ドープケイ酸塩ガラス(FSG)、又は低K誘電体材料を含み得る。絶縁層の形成後にアニール動作が実行され得る。次に、化学機械研磨(CMP)法及び/又はエッチバック法などの平坦化動作は、図4に示されるように、最上部の第二半導体層25の上面が絶縁材料層30から露出するように実行される。
いくつかの実施形態では、一つ以上のライナー層22は、図4に示されるように、絶縁材料層40を形成する前に、図3の構造上に形成される。ライナー層22は、一つ以上の窒化ケイ素、SiON、SiCN、SiOCN、及び酸化ケイ素を含む。
そして、図5に示されるように、絶縁材料層30は、フィン構造20の上部が露出するように、分離絶縁層30を形成するように凹んでいる。この動作により、フィン構造25は、シャロートレンチアイソレーション(STI)とも呼ばれる分離絶縁層30によって互いに電気的に分離される。フィン構造の下部11は、分離絶縁層30に埋め込まれる。
分離絶縁層30を形成した後、図6に示されるように、犠牲ゲート誘電体層42が形成される。犠牲ゲート誘電体層42は、酸化ケイ素ベースの材料などの絶縁材料の一つ以上の層を含む。一実施形態では、CVDによって形成された酸化ケイ素が用いられる。犠牲ゲート誘電体層42の厚さは、いくつかの実施形態では、約1nm~約5nmの範囲にある。
図7は、露出したフィン構造25上に犠牲ゲート構造40を形成した後の構造を示す。犠牲ゲート構造は、犠牲ゲート電極44及び犠牲ゲート誘電体層42を含む。犠牲ゲート構造40は、チャネル領域となるフィン構造の一部上に形成される。犠牲ゲート構造40は、図7に示されるように、まずフィン構造上に犠牲ゲート誘電体層42をブランケット堆積することによって形成される。犠牲ゲート電極層は、その後、フィン構造が犠牲ゲート電極層に完全に埋め込まれるように、犠牲ゲート誘電体層に、かつフィン構造上にブランケット堆積される。犠牲ゲート電極層は、多結晶シリコン又はアモルファスシリコンなどのシリコンを含む。いくつかの実施形態では、犠牲ゲート電極層に平坦化動作が施される。犠牲ゲート誘電体層及び犠牲ゲート電極層は、LPCVD及びPECVD、PVD、ALD、又は他の適切なプロセスを含むCVDを用いて堆積される。続いて、マスク層が犠牲ゲート電極層上に形成される。マスク層は、パッドSiN層46及び酸化ケイ素マスク層48を含む。
その後、図7に示されるように、パターン化動作がマスク層で実行され、犠牲ゲート電極層が犠牲ゲート構造40にパターン化される。犠牲ゲート構造40のパターン化動作は、以下でより詳細に説明される。
犠牲ゲート構造40は、いくつかの実施形態では、犠牲ゲート誘電体層42、犠牲ゲート電極層44(例えば、ポリシリコン)、パッドSiN層46、及び酸化ケイ素マスク層48を含む。図7に示されるように、犠牲ゲート構造40をパターン化することにより、フィン構造20の上部は、犠牲ゲート構造40の反対側に部分的に露出し、それにより、ソース/ドレイン(S/D)領域を画定する。本開示では、ソースとドレインは交換可能に使用され、その構造が実質的に同じである。図7では、一つの犠牲ゲート構造が形成されるが、犠牲ゲート構造の数は一つに限定されない。いくつかの実施形態では、二つ以上の犠牲ゲート構造がX方向に配置される。特定の実施形態では、一つ以上のダミー犠牲ゲート構造が犠牲ゲート構造の両側に形成されて、パターン忠実度を向上させる。
犠牲ゲート構造40を形成した後、側壁スペーサー45用の絶縁材料のブランケット層45は、図8に示されるように、CVD又は他の適切な方法を用いてコンフォーマルに形成される。ブランケット層45は、犠牲ゲート構造の側壁、水平面、及び頂部などの垂直面において実質的に等しい厚さを有するように形成されるように、コンフォーマルな方法で堆積される。いくつかの実施形態では、ブランケット層45は、約2nm~約10nmの範囲内の厚さで堆積される。一実施形態では、ブランケット層45の絶縁材料は、SiN、SiON、SiOCN又はSiCN及びそれらの組み合わせなどの窒化ケイ素系材料である。
さらに、図9に示されるように、側壁スペーサー45は、犠牲ゲート構造の反対側の側壁に形成され、続いて、S/D領域のフィン構造は、分離絶縁層30の上面よりも下まで凹んでいる。ブランケット層45を形成した後、例えば、反応性イオンエッチング(RIE)を用いて、ブランケット層45に対して異方性エッチングが実行される。異方性エッチングプロセス中に、絶縁材料の大部分が水平面から除去され、犠牲ゲート構造の側壁及び露出したフィン構造の側壁などの垂直面に誘電体スペーサー層が残される。マスク層48は、側壁スペーサーから露出され得る。いくつかの実施形態では、等方性エッチングが続いて実行されて、露出したフィン構造25のS/D領域の上部から絶縁材料を除去してよい。
続いて、S/D領域のフィン構造は、ドライエッチング及び/又はウェットエッチングを用いて、分離絶縁層30の上面よりも下まで凹んでいる。図9に示されるように、露出したフィン構造(フィン側壁)のS/D領域に形成された側壁スペーサー45は部分的に残っている。しかしながら、他の実施形態では、露出したフィン構造のS/D領域に形成された側壁スペーサー45は完全に除去される。
続いて、図10に示されるように、ソース/ドレイン(S/D)エピタキシャル層50が形成される。S/Dエピタキシャル層50は、nチャネルFETの場合にはSi、SiP、SiC及びSiCPの一つ以上の層を含み、pチャネルFETの場合にはSi、SiGe、Ge、GeSn及びSiGeSnの一つ以上の層を含む。S/D層50は、CVD、ALD又は分子ビームエピタキシ(MBE)を用いるエピタキシャル成長法で形成される。
図10に示されるように、S/Dエピタキシャル層は、それぞれ、凹んだフィン構造から成長する。いくつかの実施形態では、成長したエピタキシャル層は、分離絶縁層の上で合体し、ボイド52を形成する。
続いて、図11に示されるように、エッチストップ層としてのライナー絶縁層60が形成され、そして、層間誘電体(ILD)層65が形成される。ライナー絶縁層60は、SiNなどの窒化ケイ素系材料で形成され、後続のエッチング動作においてコンタクトエッチストップ層として機能する。ILD層65の材料は、酸化ケイ素、SiCOH及びSiOCなどのSi、O、C及び/又はHを含む化合物を含む。ポリマーなどの有機材料はILD層65に用いられる。ILD層65を形成した後、図11に示されるように、犠牲ゲート電極層54の頂部が露出されるように、CMPなどの平坦化動作が実行される。
次に、図12に示されるように、犠牲ゲート電極層44及び犠牲ゲート誘電体層42が除去されることにより、ゲートスペース49内のフィン構造を露出させる。ILD層65は、犠牲ゲート構造の除去中にS/D構造50を保護する。犠牲ゲート構造は、プラズマドライエッチング及び/又はウェットエッチングを用いて除去され得る。犠牲ゲート電極層54がポリシリコンであり、ILD層65が酸化ケイ素である場合、TMAH溶液などのウェットエッチャントを用いて、犠牲ゲート電極層54を選択的に除去することができる。その後、犠牲ゲート誘電体層42は、プラズマドライエッチング及び/又はウェットエッチングを用いて除去される。
犠牲ゲート構造を除去した後、図13に示されるように、ゲート誘電体層102が露出したフィン構造20の周囲に形成され、ゲート電極層104がゲート誘電体層102に形成される。
特定の実施形態では、ゲート誘電体層102は、酸化ケイ素、窒化ケイ素、又は高k誘電体材料、他の適切な誘電体材料、及び/又はそれらの組み合わせなどの誘電体材料の一つ以上の層を含む。高k誘電体材料の例は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、酸化ジルコニウム、酸化アルミニウム、酸化チタン、二酸化ハフニウムアルミナ(HfO2-Al2O3)合金、他の適切な高k誘電体材料、及び/又はそれらの組み合わせを含む。いくつかの実施形態では、ゲート誘電体層102は、チャネル層と誘電体材料との間に形成された界面層を含む。
ゲート誘電体層102は、CVD、ALD、又は任意の適切な方法で形成され得る。一実施形態では、ゲート誘電体層102は、チャネル領域において均一な厚さを有するゲート誘電体層の形成を確保するために、ALDなどの非常にコンフォーマルな堆積プロセスを用いて形成される。一実施形態では、ゲート誘電体層102の厚さは、約1nm~約6nmの範囲にある。
ゲート電極層104は、ゲート誘電体層102に形成される。ゲート電極104は、ポリシリコン、アルミニウム、銅、チタン、タンタル、タングステン、コバルト、モリブデン、窒化タンタル、ニッケルシリサイド、コバルトシリサイド、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、他の適切な材料、及び/又ははそれらの組み合わせなどの導電性材料の一つ以上の層を含む。
ゲート電極層104は、CVD、ALD、電気めっき、又は他の適切な方法で形成され得る。ゲート電極層もILD層65の上面上に堆積される。次に、ILD層65上に形成されたゲート誘電体層及びゲート電極層は、ILD層65の上面が露出するまで、例えば、CMPを用いて平坦化される。
平坦化動作後、図13に示されるように、ゲート電極層104が凹んでおり、凹んだゲート電極104上にキャップ絶縁層106が形成される。キャップ絶縁層は、SiNなどの窒化ケイ素系材料の一つ以上の層を含む。キャップ絶縁層106は、絶縁材料の堆積後、平坦化動作を行うことによって形成され得る。
本開示の特定の実施形態では、一つ以上の仕事関数調整層(図示せず)は、ゲート誘電体層102とゲート電極104との間に挿入される。仕事関数調整層は、TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi又はTiAlCの単層、又は二つ以上のこれらの材料の多層などの導電性材料で形成される。nチャネルFETの場合、TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及びTaSiの一つ以上は仕事関数調整層として用いられ、pチャネルFETの場合、TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及びCoの一つ以上は仕事関数調整層として用いられる。仕事関数調整層は、ALD、PVD、CVD、電子ビーム蒸着、又は他の適切なプロセスによって形成され得る。さらに、仕事関数調整層は、異なる金属層を使用し得るnチャネルFET及びpチャネルFETに対して別々に形成され得る。
続いて、図14に示されるように、コンタクトホール110は、ドライエッチングを用いて、ILD層65内に形成される。いくつかの実施形態では、S/Dエピタキシャル層50の上部がエッチングされる。
図15に示されるように、シリサイド層120は、S/Dエピタキシャル層50上に形成される。シリサイド層は、WSi、CoSi、NiSi、TiSi、MoSi及びTaSiの一つ以上を含む。そして、図16に示されるように、導電性材料130は、コンタクトホール内にが形成される。導電性材料130は、Co、Ni、W、Ti、Ta、Cu、Al、TiN及びTaNの一つ以上を含む。
FinFETがさらにCMOSプロセスを受けて、コンタクト/ビア、相互接続金属層、誘電層、パッシベーション層などの様々な特徴を形成することを理解されたい。
金属ゲートFinFETでは、デバイス性能は金属ゲートプロファイル(形状)の設計に影響され、金属ゲートプロファイルは犠牲ゲート電極のプロファイルに依存することが多い。いくつかの実施形態では、デバイス性能は、FETデバイスの駆動電流、閾値電圧、オフ電流(Ioff)、スイッチング速度、消費電力、ドレイン誘導障壁低下(DIBL)特性、又は他の任意の電気的特性を含む。FETデバイスの用途ごとに異なるデバイス性能が必要である。デバイス性能の一つ以上を考慮して、金属ゲートの必要なプロファイルが決定される。図17A、17B、17C及び17Dは、本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。この方法のさらなる実施形態について、追加の動作を図17A-17Dに示すプロセスの前、その間、及びその後に提供することができ、以下に説明する動作の一部を置き換えたり、削除したりすることができることを理解されたい。動作/プロセスの順序を交換してよい。図1-16に関して説明した材料、構成及び/又はプロセスは、図17A-17Dのものに適用することができ、その詳細な説明は省略される。
いくつかの実施形態では、図17Aに示されるように、ポリシリコン44のブランケット層を形成した後、第一ハードマスク層146、第二ハードマスク層147、及び第三ハードマスク層148は、例えば、CVD又はALD又は他の適切な成膜方法で順次形成される。いくつかの実施形態では、第一ハードマスク層146は、窒化ケイ素、SiON及びSiOCNの一つ以上で形成される。いくつかの実施形態では、第二ハードマスク層147は、第一ハードマスク層146とは異なる材料で形成され、酸化ケイ素又はSiONの一つ以上で形成される。いくつかの実施形態では、第三ハードマスク層148は、第二ハードマスク層147とは異なる材料で形成され、窒化ケイ素、SiON及びSiOCNの一つ以上で形成される。いくつかの実施形態では、デバイス設計及びプロセス要件に応じて、ポリシリコン層44の厚さは約100nm~約300nmの範囲にあり、第一ハードマスク層146の厚さは約10nm~約30nmの範囲にあり、第二ハードマスク層147の厚さは約60nm~約100nmの範囲にあり、第三ハードマスク層148の厚さは約10nm~約30nmの範囲にある。
いくつかの実施形態では、図17Bに示されるように、三層レジストシステムを用いて、犠牲ゲート電極用のポリシリコン層をパターン化する。三層レジストシステムは、下層210、中間層220、及びフォトレジスト層230を含む。いくつかの実施形態では、下層210は有機材料で形成される。有機材料は、架橋されていない複数のモノマー又はポリマーを含み得る。下層210は、パターン化可能であり及び/又は反射防止特性を提供するように調整された組成を有する材料を含み得る。下層210の例示的な材料は、ポリヒドロキシスチレン(PHS)、ポリメチルメタクリレート(PMMA)、ポリエーテル、及びそれらの組み合わせなどの炭素骨格ポリマーと、芳香環を含む他の有機ポリマーとを含む。下層210は、下にある構造が不均一である可能性があるため、構造を平坦化するために用いられる。いくつかの実施形態では、下層210は、スピンコーティングプロセスによって形成される。他の実施形態では、下層210は、別の適切な堆積プロセスによって形成される。下層210の厚さは、いくつかの実施形態では約50nm~約200nmの範囲にあり、他の実施形態では約80nm~約120nmの範囲にある。いくつかの実施形態では、下層210を形成した後、アニーリング動作が実行される。
いくつかの実施形態では、中間層220は、シリコン含有溶液を下層上にスピンコーティングすることによって形成され、コーティングされた層は、80-120℃で30秒~120秒ベークされる。いくつかの実施形態では、コーティングされた層のベーキングは、ベーキングプレートで実行される。中間層220の厚さは、いくつかの実施形態では約20nm~約100nmの範囲にあり、他の実施形態では約30nm~約80nmの範囲にある。いくつかの実施形態では、中間層220は、有機ポリマーをさらに含む。有機ポリマーは、いくつかの実施形態ではシリコン含有ポリマーを含み、他の実施形態では有機ポリマー及び架橋剤を含む。特定の実施形態では、シリコン含有ポリマーは、発色団(染料)、光酸発生剤、塩基クエンチャ及び/又はフルオロカーボンをさらに含む。有機ポリマー主鎖は、ポリヒドロキシスチレン(PHS)、ポリメチルメタクリレート(PMMA)、ポリエーテル、及びそれらの組み合わせ、ならびに芳香環を含む他の有機ポリマーであり得る。
いくつかの実施形態では、中間層220を形成した後、アニーリング動作などの熱動作が実行される。アニーリング動作は、前述したベーキング動作に加えて、又はその代わりに実行される。アニーリング動作は、コーティングされた中間層220の表面を滑らか又は平坦にする。いくつかの実施形態では、アニーリング後、中間層220の表面粗さRaは、0nmより大きく5nm未満である。
いくつかの実施形態では、アニーリング動作の温度は、基板温度として約250℃~約600℃の範囲にあり、他の実施形態では、約300℃~約500℃の範囲にある。いくつかの実施形態では、アニーリング動作は、ベーキングプレートでの熱ベーキングである。このような場合、熱ベーキングの処理時間は、いくつかの実施形態では約30秒~約600秒の範囲にあり、他の実施形態では約60秒~約300秒の範囲にある。いくつかの実施形態では、アニーリング動作は、第一温度での第一ステップと、第一温度よりも高い第二温度での第二テップとを含む2つのステップを含む。いくつかの実施形態では、第一温度は約80℃~約200℃の範囲にあり、第二温度は約250℃~約1000℃の範囲にある。
アニーリング動作後、中間層220の厚さは、いくつかの実施形態では約15nm~約90nmの範囲にあり、他の実施形態では約20nm~約70nmの範囲にある。
さらに、図17Bに示されるように、フォトレジスト層は、中間層220上に形成され、フォトレジストパターン230にパターン化される。フォトレジスト層は、中間層にスピンコーティングされ、フォトレジスト層は、いくつかの実施形態では、フォトマスクを通して露光光/ビームで露光される。露光光/ビームは、KrFエキシマレーザ光及びArFエキシマレーザ光などの深紫外線(DUV)光、約13.5nmの波長を有する極端紫外線(EUV)光、X線、及び/又は電子ビームであり得る。いくつかの実施形態では、複数の露光プロセスが適用される。いくつかの実施形態では、フォトレジストパターン230は、微細なパターン(例えば、約5nm~約20nm)及び大きなパターン(例えば、約100nm以上(例えば、10μm))を含む。EUVリソグラフィーを用いることにより、微細なパターンと大きなパターンを同時にパターン化することができる(例えば、単一露光)。露光されたフォトレジストの現像後、レジストパターン230が取得される。いくつかの実施形態では、接着層は、中間層220とフォトレジスト層230との間に配置される。
次に、中間層220は、フォトレジストパターン230をエッチングマスクとして用いて、パターン化された中間層を形成するようにパターン化される。さらに、下層210は、パターン化された中間層をエッチングマスクとして用いて、パターン化された下層を形成するようにパターン化される。下層210が有機材料で形成される場合、O2、SO2、CO2及び/又は他の適切なエッチングガスを用いる一つ以上のドライエッチング動作を用いて下層30をパターン化する。
続いて、図17Cに示されるように、第一~第三ハードマスク層は、パターン化された中間層及びパターン化された下層をエッチングマスクとして用いて、ハードマスクパターン140を形成するようにパターン化される。いくつかの実施形態では、第三ハードマスク層148は、パターン化された中間層及びパターン化された下層をエッチングマスクとして用いてパターン化され、次に、第二ハードマスクパターンは、パターン化された第三ハードマスク層をエッチングマスクとして用いてパターン化され、さらに、第一ハードマスクパターンは、パターン化された第二及び第三ハードマスク層をエッチングマスクとして用いてパターン化される。いくつかの実施形態では、第三及び第一ハードマスク層が同じ材料(例えば、窒化ケイ素)で形成される場合、第一ハードマスク層146のパターン化中に、第三ハードマスク層148が除去される。
そして、図17Dに示されるように、ポリシリコン層44は、ハードマスクパターン140(あるいは、第三ハードマスク層が除去される場合、パターン化された第二及び第一ハードマスク層)をエッチングマスクとして用いてパターン化される。本開示では、チャンバーコーティング技術を用いて、エッチングされたポリシリコンパターン44のプロファイルを制御する。
図18は、ポリシリコンエッチングを制御してウェーハ間の変化を抑制するためのチャンバーコーティング技術を示す。チャンバー300は、バイアス電圧源320に結合されたウェーハステージ310、上部プレート330、高周波電源350に結合された電源電極340、一つ以上の真空ポンプに結合された一つ以上のガス入口360及び一つ以上のガス出口370を含むプラズマエッチング真空チャンバーである。
まず、図18の左上に示されるように、処理されるウェーハが導入される前に、チャンバーの内部が洗浄される。洗浄は、チャンバー300内でプラズマを生成することを含む。
次に、ウェーハステージ310及び上部プレート330の内壁及び表面は、示されるコーティング材料380によってコーティングされる。コーティング材料380は、いくつかの実施形態では、シリコンソースガス(SiCl4、SiHCl3、SiH2Cl2及び/又はSiH3Cl)、O2及びArの混合ガスと共にプラズマを用いて形成される。特定の実施形態では、SiCl4がシリコンソースガスとして用いられる。混合ガスを用いて、SixOyで表されるコーティング材料がチャンバー500の内部に形成される。いくつかの実施形態では、コーティング材料がポリマーである。
いくつかの実施形態では、コーティング材料を形成するための圧力は、約1mTorr~約100mTorrの範囲にある。いくつかの実施形態では、入力電力は、約300W~800Wの範囲にある。いくつかの実施形態では、酸素の流量は、約100sccm~300sccmの範囲にある。いくつかの実施形態では、シリコンソースガス(例えば、SiCl4)の流量は、約20sccm~100sccmの範囲にある。いくつかの実施形態では、Arの流量は、約100sccm~300sccmの範囲にある。コーティング材料を形成するためのプロセス時間は、約5秒~約30秒の範囲にある。
コーティング材料380を形成した後、ウェーハ390がウェーハステージ310にロードされ、エッチング動作が実行される。エッチング動作中に、コーティング材料380の一部が除去される。処理されたウェーハをアンロードした後、残留コーティング材料を除去するための洗浄動作が実行される。チャンバーコーティング技術では、ウェーハをロードするたびに新たなコーティングが形成されるため、ポリシリコンエッチングにおけるウェーハ間の変化を抑制することができる。
プラズマによるポリシリコン層のエッチングが進行するにつれて、コーティング材料層の一部もエッチングされ、いくつかの実施形態では、真空チャンバーの内面の一部が露出される。コーティング材料層の一部が除去されると、エッチング条件が変化するため、エッチングされたポリシリコンパターンのプロファイル(形状)が変化する。本開示の発明者は、コーティング材料を形成するための条件を制御することにより、コーティング材料の特性を制御するため、ポリシリコン犠牲ゲート電極のプロファイルを制御することができることを見出した。
図19Aは図7と同じであり、ハードマスク層46及び48を有するパターン化された犠牲ゲート電極44を示す。図19Bは、ハードマスク層46及び48を有する犠牲ゲート電極44のパターンプロファイルを示す。図19Aが一つの犠牲ゲート電極を示し、図19Bが説明のために二つの犠牲ゲート電極を示すが、犠牲ゲート電極の数は、一つ又は二つに限定されない。
犠牲ゲート電極44は、フィン構造25の頂部よりも低い下部と、上部とを有する。いくつかの実施形態では、下部は、分離絶縁層30の表面から垂直長さFHと、フィン構造25の頂部のレベル(すなわち、分離絶縁層から突出するフィン構造20の上部のチャネル領域の高さ)とを有し、上部は垂直長さGHを有する。いくつかの実施形態では、GHは、約1.5FH~3FHの範囲にある。いくつかの実施形態では、ハードマスク層の垂直長さHMは、約1.2FH~約2FHの範囲にある。
本開示では、コーティング材料を形成する条件を制御することにより、下部でのポリシリコン層の幅A、B及びCが制御される。幅Aは、フィン構造20の頂部のレベルで測定され、幅Cは、分離絶縁層30の表面でのポリシリコン層の底部で測定される。幅Bは、分離絶縁層30の表面から0.45FHのレベルに対応する幅である。
図20Aでは、犠牲ゲート電極の下部は、針さし形状を有する。幅Aは幅B及びCよりも大きく、幅Bは幅Cよりも小さい。いくつかの実施形態では、幅Bは幅Aよりも約7-9%小さく(幅Aの0.91-0.93)、幅Cは幅Aよりも約5-6%小さい。いくつかの実施形態では、犠牲ゲート電極の下部は、幅Cが、幅Aよりも小さい幅Bよりも小さい逆テーパ形状を有する。いくつかの実施形態では、最も狭い部分は、分離絶縁層30の上面から約0.4FH~約0.5FHのレベルに位置する。
図20Bでは、犠牲ゲート電極の下部は矩形形状を有する。幅A、B、及びCはほぼ同じである。いくつかの実施形態では、幅の変化は、ゼロ以上であり、かつ幅Aの約2%未満である。
図20Cでは、犠牲ゲート電極の下部はテーパ形状を有する。幅Aは幅B及びCよりも小さく、幅Bは幅Cよりも小さい。いくつかの実施形態では、幅Bは幅Aよりも約13-17%大きく、幅Cは幅Aよりも約17-20%大きい。いくつかの実施形態では、最も広い部分は、分離絶縁層30の上面から約0~約0.1FHのレベルに位置する。
以下に説明するように、犠牲ゲート電極44の形状は、金属ゲート電極の形状に対応する。設計、プロセス、及び/又は電気的性能の要件に応じて、図20A、20B又は20Cの形状のうちの一つを選択する。
犠牲ゲート電極44の下部の形状又はプロファイルは、一つ以上の処理条件を変更することによって制御される。条件は、コーティング材料形成中の圧力、ガス流量、ガス流量比、及び入力電力を含む。
いくつかの実施形態では、図21に示されるように、コーティング材料を形成するための圧力は、コーティング材料の特性を制御するように制御されて、犠牲ゲート電極44の下部のプロファイルを制御する。圧力が比較的低く、約5mTorr~約10mTorrの範囲にある場合、コーティング材料の密度はより高く、したがって、ポリシリコン層のエッチング中のコーティング材料のエッチング(トリミング)速度は低い。いくつかの実施形態では、図21に示されるように、ケース1では、エッチング速度は、約0.5nm/s~約1.0nm/sの範囲にあり、ケース2では、エッチング速度は約1.0nm/s~約1.7nm/sの範囲にあり、ケース3では、エッチング速度は、約1.5nm/s~約2.5nm/sの範囲にある。いくつかの実施形態では、図22に示されるように、ケース4では、エッチング速度は、約0.3nm/s~約0.7nm/sの範囲にあり、ケース5では、エッチング速度は約0.7nm/s~約1.5nm/sの範囲にあり、ケース6では、エッチング速度は、約1.7nm/s~約2.5nm/sの範囲にある。
さらに、コーティング材料の厚さは薄く、コーティング材料の厚さの均一性は高い(変化が小さい)。この条件で形成されたコーティング材料でポリシリコン層をエッチングすると、パターン化された犠牲ゲート電極の下部の形状が針さし形状になる。
圧力が上昇すると、コーティング材料の密度が低下し、コーティング材料のトリミング/エッチング速度が増加する。圧力を上昇させることにより、犠牲ゲート電極の下部は矩形形状又はテーパ形状になる。
いくつかの実施形態では、図22に示されるように、コーティング材料を形成するためのガス流量比(SiCl4/O2)は、コーティング材料の特性を制御するように制御されて、犠牲ゲート電極44の下部のプロファイルを制御する。シリコンソースガスが比較的小さく、(O2量に対して)約0.05~約0.2の範囲にある場合、コーティング材料の密度が高いため、ポリシリコン層のエッチング中のコーティング材料のエッチング(トリミング)速度は低い。さらに、コーティング材料の厚さは薄く、コーティング材料の厚さの均一性は高い(変化が小さい)。この条件で形成されたコーティング材料でポリシリコン層をエッチングすると、パターン化された犠牲ゲート電極の下部の形状が針さし形状になる。
ガス比が増加すると、コーティング材料の密度が低下し、コーティング材料のトリミング/エッチング速度が増加する。ガス比を増加させることにより、犠牲ゲート電極の下部は矩形形状又はテーパ形状になる。
コーティング材料の厚さも、処理時間を調整することによって調整され、エッチングされるポリシリコン層の厚さに依存する。
図23は、コーティング材料形成条件に関する犠牲ゲート電極44の下部、ゲートスペース49(図12を参照)、及びゲート電極104(図13を参照)のプロファイルを示す。条件1-6は、図21及び23に示される。
条件1及び4では、犠牲ゲート電極は針さし形状を有する。いくつかの実施形態では、犠牲ゲート電極の幅Bと幅Aの比は、約0.92~0.94の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.92~約0.94:約0.94~約0.96である。ゲートスペース49も針さし形状を有する。いくつかの実施形態では、ゲートスペースの幅Bと幅Aの比は、約0.83~0.91の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.83~約0.91:約0.92~約1である。ゲート電極104も針さし形状を有する。いくつかの実施形態では、ゲート電極の幅Bと幅Aの比は、約0.73~0.81の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.73~約0.81:約0.82~約0.88である。
条件2及び5では、犠牲ゲート電極は矩形形状を有する。いくつかの実施形態では、犠牲ゲート電極44の幅Bと幅Aの比は、約0.98~1の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.98~約1:約0.98~約1である。ゲートスペース49も矩形形状を有する。いくつかの実施形態では、ゲートスペースの幅Bと幅Aの比は、約0.90~1.04の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.90~約1.04:約0.93~約1.07である。ゲート電極104も矩形形状を有する。いくつかの実施形態では、ゲート電極の幅Bと幅Aの比は、約0.95~1.09の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.95~約1.09:約1~約1.14である。いくつかの実施形態では、ゲート電極の幅の変化はゼロより大きい。
条件3及び6では、犠牲ゲート電極はテーパ形状を有する。いくつかの実施形態では、犠牲ゲート電極44の幅Bと幅Aの比は、約1.08~1.16の範囲にあり、幅A、幅B及び幅Cの比は、1:約1.08~約1.16:約1.12~約1.2である。ゲートスペース49もテーパ形状を有する。いくつかの実施形態では、ゲートスペースの幅Bと幅Aの比は、約1.04~1.24の範囲にあり、幅A、幅B及び幅Cの比は、1:約1.04~約1.24:約1.13~約1.33である。ゲート電極104もテーパ形状を有する。いくつかの実施形態では、ゲート電極の幅Bと幅Aの比は、約0.95~1.09の範囲にあり、幅A、幅B及び幅Cの比は、1:約1.17~約1.27:約1.2~約1.3である。
いくつかの実施形態では、ボイドのシームは、金属ゲート構造内、例えば、金属ゲート構造の最も広い部分に存在する。いくつかの実施形態では、金属ゲート構造の底部は丸い角を有し、このような場合、幅Cは、金属ゲート構造の最下部よりも2-3nm高いレベルで測定される。いくつかの実施形態では、金属ゲート構造は二つ以上の層を含み、内部側壁(垂直部分)上の各層の厚さは、金属ゲート構造において均一ではない。いくつかの実施形態では、厚さの変化は、その平均厚さに対して0%を超え、10%未満である。
本明細書に記載の様々な実施形態又は実施例は、既存の技術に比較して複数の利点を提供する。本開示の実施形態では、コーティング材料層は、ポリシリコンエッチングを実行する前にエッチングチャンバーの内側に形成され、コーティング材料を形成するための条件は、エッチングされたポリシリコンのプロファイル(形状)を制御するように調整される。ポリシリコンパターン(犠牲ゲート電極)のプロファイルを制御することにより、その後に形成されるゲート電極のプロファイルを制御することができ、それによりデバイス性能及び歩留まりを向上させることができる。
すべての利点が必ずしも本明細書で論じられるわけではなく、すべての実施形態又は実施例に特定の利点は必要ではなく、他の実施形態又は実施例は異なる利点を提供してよいことが理解される。
本開示の一態様によれば、半導体デバイスを製造する方法において、基板上に配置された分離絶縁層から突出したフィン構造が形成され、犠牲ゲート誘電体層がフィン構造上に形成され、ポリシリコン層が犠牲ゲート誘電体層上に形成され、マスクパターンがポリシリコン層上に形成され、ポリシリコン層は、エッチングマスクとしてマスクパターンを用いて、犠牲ゲート電極にパターン化される。ポリシリコン層のパターン化では、コーティング材料層がエッチングチャンバーの内壁に形成され、ポリシリコン層を有する基板がエッチングチャンバーにロードされ、ポリシリコン層がプラズマドライエッチングによってエッチングされ、基板は、プラズマドライエッチング後にエッチングチャンバーからアンロードされ、残留コーティング材料層がエッチングチャンバーの内壁から除去される。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層は、SixOyを含み、シリコンソースガス及び酸素を含むガスから形成される。前述及び後述の実施形態のうちの一つ以上において、シリコンソースガスはSiCl4である。前述及び後述の実施形態のうちの一つ以上において、犠牲ゲート電極は、フィン構造の頂部のレベルより下で、分離絶縁層の上面より上である下部と、下部の上方に位置する上部とを含み、下部が針さし形状を有する。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層の形成は、5mTorr~10mTorrの範囲内の圧力、又は0.05~0.2の範囲内のSiCl4と酸素との流量比の少なくとも一つの条件を含む。前述及び後述の実施形態のうちの一つ以上において、犠牲ゲート電極は、フィン構造の頂部のレベルより下で、分離絶縁層の上面より上である下部と、下部の上方に位置する上部とを含み、下部がテーパ形状を有する。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層の形成は、30mTorr~60mTorrの範囲内の圧力、又は0.4~0.6の範囲内のSiCl4と酸素との流量比の少なくとも一つの条件を含む。前述及び後述の実施形態のうちの一つ以上において、犠牲ゲート電極は、フィン構造の頂部のレベルより下で、分離絶縁層の上面より上である下部と、下部の上方に位置する上部とを含み、下部の幅の変化は、ゼロより大きく、かつフィン構造の頂部のレベルでのフィン構造の幅の2%未満である。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層の形成は、10mTorr~30mTorrの範囲内の圧力、又は0.2~0.4の範囲内のSiCl4と酸素との流量比の少なくとも一つの条件を含む。前述及び後述の実施形態のうちの一つ以上において、ゲート側壁スペーサーがさらに形成され、エピタキシャル半導体層を含むソース/ドレイン構造が形成され、層間誘電体層が形成され、犠牲ゲート電極と犠牲ゲート誘電体層が除去され、ゲート誘電体層と、一つ以上の導電性材料層を含むゲート電極層とが形成される。
本開示の別の態様によれば、半導体デバイスを製造する方法において、ポリシリコン層が基板上に形成され、ハードマスクパターンがポリシリコン層上に形成され、ポリシリコン層は、エッチングマスクとしてハードマスクパターンを用いてパターン化される。ポリシリコン層のパターン化では、パターン化されたポリシリコン層のプロファイルは、必要なデバイス性能に従って決定され、コーティング材料層を形成するための一つ以上の条件は、プロファイルに基づいて決定され、コーティング材料層がエッチングチャンバーの内壁に形成され、ポリシリコン層を有する基板がエッチングチャンバーにロードされ、ポリシリコン層がプラズマドライエッチングによってエッチングされ、基板は、プラズマドライエッチング後にエッチングチャンバーからアンロードされ、残留コーティング材料層がエッチングチャンバーの内壁から除去される。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層は、SixOyを含み、SiCl4、O2及びArのガス混合物から形成される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部において針さし形状である場合、コーティング材料層を形成するための圧力は、下部の矩形プロファイルの条件よりも低く設定される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部において針さし形状である場合、SiCl4とO2とのガス比は、下部の矩形プロファイルの条件よりも低く設定される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部においてテーパ形状である場合、コーティング材料層を形成するための圧力は、下部の矩形プロファイルの条件よりも高く設定される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部においてテーパ形状である場合、SiCl4とO2とのガス比は、下部の矩形プロファイルの条件よりも高く設定される。前述及び後述の実施形態のうちの一つ以上において、ハードマスクパターンの形成において、複数の誘電体層を含むマスク層がポリシリコン層に形成され、下層、中間層、及びフォトレジスト層を含む三層レジストがマスク層に形成され、EUVリソグラフィーによってフォトレジスト層がフォトレジストパターンにパターン化され、中間層と下層がパターン化され、マスク層がハードマスクパターンにパターン化される。フォトレジストパターンは、幅が20nm未満の小さなパターンと、幅が100nmを超える大きなパターンとを含む。
本開示の別の態様によれば、半導体デバイスは、基板上に配置された分離絶縁層から突出し、チャネル領域を有するフィン構造と、基板上に配置されたソース/ドレイン領域と、チャネル領域に配置されたゲート誘電体層と、ゲート誘電体層に配置されたゲート電極層とを含む。ゲート電極は、チャネル領域の頂部のレベルより下で、分離絶縁層の上面より上である下部を含み、下部の幅が一定ではない。前述及び後述の実施形態のうちの一つ以上において、下部が針さし形状を有する。前述及び後述の実施形態のうちの一つ以上において、下部がテーパ形状を有する。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態又は実施例の特徴を概説している。当業者であれば、本開示に導入される実施形態又は実施例の同じ目的を実行するか及び/又は同じ利点を達成するための、他の工程及び構造を設計又は変更するための根拠として、本開示を容易に用いることができることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。
さらに、「下方」、「以下」、「下側」、「上方」、「上側」等の空間に関連する用語は、図面に示されるように、ある要素または特徴と他の要素また特徴との関係について説明するのに用いられる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく(90度又は他の配向に回転されてもよい)、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。さらに、「でできている(made of)」という用語は、「含む(comprising)」または「からなる(consisting of)」のいずれかを意味し得る。
ゲート置換技術では、犠牲ゲート電極(例えば、ポリシリコン製)を含む犠牲ゲート構造は、まずチャネル領域上に形成され、その後、金属ゲート構造に置換される。金属ゲートFinFETでは、デバイス性能は金属ゲートプロファイル(形状)の設計に影響され、金属ゲートプロファイルは犠牲ゲート電極のプロファイルに依存することが多い。しかしながら、ポリシリコン犠牲ゲート電極をパターン化するためのエッチングプロセスが変化するか又は十分に制御されていない場合、ポリシリコン犠牲ゲート電極のプロファイル、形状、及び/又は寸法は、ウェーハ内又はウェーハ間で変化する。特に、ポリシリコン犠牲ゲート電極のプロファイルのウェーハ間の変化は、低い歩留まり及び低いデバイス性能をもたらす。本開示は、犠牲ゲート電極のプロファイル(形状)を制御する方法を提供する。
図1-16は、本開示の一実施形態に係るFETデバイスを製造するための一連のプロセスを示す。この方法のさらなる実施形態について、追加の動作を図1-16に示すプロセスの前、その間、及びその後に提供することができ、以下に説明する動作の一部を置き換えたり、削除したりすることができることを理解されたい。動作/プロセスの順序を交換してよい。
図1に示されるように、不純物イオン(ドーパント)12は、ウェル領域を形成するためにシリコン基板10に注入される。イオン注入は、パンチスルー効果を防止するために実行される。
一実施形態では、基板10は、少なくともその表面部分に単結晶半導体層を含む。基板10は、Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及びInPなどの単結晶半導体材料を含み得るが、これらに限定されない。本実施形態では、基板10はSiで形成される。
基板10は、その表面領域に、1つ以上のバッファ層(図示せず)を含み得る。バッファ層は、格子定数を基板の格子定数からソース/ドレイン領域の格子定数に徐々に変化させるのに役立つ。バッファ層は、Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaPおよびInPなどのエピタキシャル成長した単結晶半導体材料から形成することができるが、これらに限定されない。特定の実施形態では、基板10は、シリコン基板10上にエピタキシャル成長したシリコンゲルマニウム(SiGe)バッファ層を含む。SiGeバッファ層のゲルマニウム濃度は、最下部のバッファ層の30原子%のゲルマニウムから最上部のバッファ層の70原子%のゲルマニウムに増加し得る。
基板10は、(例えば、p型又はn型導電型)不純物で適切にドープされた様々な領域を含み得る。ドーパント12は、例えば、n型Fin FETの場合にはホウ素(BF2)であり、p型Fin TEFの場合にはリンである。
図2では、マスク層15が基板10上に形成される。いくつかの実施形態では、マスク層15は、第一マスク層15A及び第二マスク層15Bを含む。いくつかの実施形態では、第一マスク層15Aは窒化ケイ素で形成され、第二マスク層15Bは酸化ケイ素で形成される。他の実施形態では、第一マスク層15Aは酸化ケイ素で形成され、第二マスク層15Bは窒化ケイ素(SiN)で形成される。第一及び第二マスク層は、低圧CVD(LPCVD)及びプラズマ強化CVD(PECVD)、物理蒸着(PVD)、原子層堆積(ALD)、又は他の適切なプロセスを含む化学蒸着(CVD)によって形成される。マスク層15は、フォトリソグラフィー及びエッチングを含むパターン化動作を用いてマスクパターンにパターン化される。
次に、図3に示されるように、基板10は、パターン化されたマスク層15を用いて、X方向に延びるフィン構造25にパターン化される。図3では、二つのフィン構造25がY方向に配置される。しかしながら、フィン構造の数は二つに限定されず、一つのような小さい場合であってもよいか又は三つ以上であってもよい。いくつかの実施形態では、一つ以上のダミーフィン構造がフィン構造25の両側に形成されて、パターン化動作におけるパターン忠実度を向上させる。
フィン構造25は、任意の適切な方法によってパターン化され得る。例えば、フィン構造は、ダブルパターニングまたはマルチパターニングプロセスを含む、1つ以上のフォトリソグラフィプロセスを使用してパターニングされ得る。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層は、基板上に形成され、かつフォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層を除去し、残りのスペーサーを使用してフィン構造をパターニングすることができる。
フィン構造を形成した後、フィン構造が絶縁層に完全に埋め込まれるように、絶縁材料の一つ以上の層を含む絶縁材料層が基板上に形成される。絶縁層用の絶縁材料は、LPCVD(低圧化学蒸着法)、プラズマCVD又は流動性CVDによって形成された酸化ケイ素、窒化ケイ素、酸窒化ケイ素(SiON)、SiOCN、SiCN、フッ素ドープケイ酸塩ガラス(FSG)、又は低K誘電体材料を含み得る。絶縁層の形成後にアニール動作が実行され得る。次に、化学機械研磨(CMP)法及び/又はエッチバック法などの平坦化動作は、図4に示されるように、最上部の第二半導体層25の上面が絶縁材料層30から露出するように実行される。
いくつかの実施形態では、一つ以上のライナー層22は、図4に示されるように、絶縁材料層40を形成する前に、図3の構造上に形成される。ライナー層22は、一つ以上の窒化ケイ素、SiON、SiCN、SiOCN、及び酸化ケイ素を含む。
そして、図5に示されるように、絶縁材料層30は、フィン構造20の上部が露出するように、分離絶縁層30を形成するように凹んでいる。この動作により、フィン構造25は、シャロートレンチアイソレーション(STI)とも呼ばれる分離絶縁層30によって互いに電気的に分離される。フィン構造の下部11は、分離絶縁層30に埋め込まれる。
分離絶縁層30を形成した後、図6に示されるように、犠牲ゲート誘電体層42が形成される。犠牲ゲート誘電体層42は、酸化ケイ素ベースの材料などの絶縁材料の一つ以上の層を含む。一実施形態では、CVDによって形成された酸化ケイ素が用いられる。犠牲ゲート誘電体層42の厚さは、いくつかの実施形態では、約1nm~約5nmの範囲にある。
図7は、露出したフィン構造25上に犠牲ゲート構造40を形成した後の構造を示す。犠牲ゲート構造は、犠牲ゲート電極44及び犠牲ゲート誘電体層42を含む。犠牲ゲート構造40は、チャネル領域となるフィン構造の一部上に形成される。犠牲ゲート構造40は、図7に示されるように、まずフィン構造上に犠牲ゲート誘電体層42をブランケット堆積することによって形成される。犠牲ゲート電極層は、その後、フィン構造が犠牲ゲート電極層に完全に埋め込まれるように、犠牲ゲート誘電体層に、かつフィン構造上にブランケット堆積される。犠牲ゲート電極層は、多結晶シリコン又はアモルファスシリコンなどのシリコンを含む。いくつかの実施形態では、犠牲ゲート電極層に平坦化動作が施される。犠牲ゲート誘電体層及び犠牲ゲート電極層は、LPCVD及びPECVD、PVD、ALD、又は他の適切なプロセスを含むCVDを用いて堆積される。続いて、マスク層が犠牲ゲート電極層上に形成される。マスク層は、パッドSiN層46及び酸化ケイ素マスク層48を含む。
その後、図7に示されるように、パターン化動作がマスク層で実行され、犠牲ゲート電極層が犠牲ゲート構造40にパターン化される。犠牲ゲート構造40のパターン化動作は、以下でより詳細に説明される。
犠牲ゲート構造40は、いくつかの実施形態では、犠牲ゲート誘電体層42、犠牲ゲート電極層44(例えば、ポリシリコン)、パッドSiN層46、及び酸化ケイ素マスク層48を含む。図7に示されるように、犠牲ゲート構造40をパターン化することにより、フィン構造20の上部は、犠牲ゲート構造40の反対側に部分的に露出し、それにより、ソース/ドレイン(S/D)領域を画定する。本開示では、ソースとドレインは交換可能に使用され、その構造が実質的に同じである。図7では、一つの犠牲ゲート構造が形成されるが、犠牲ゲート構造の数は一つに限定されない。いくつかの実施形態では、二つ以上の犠牲ゲート構造がX方向に配置される。特定の実施形態では、一つ以上のダミー犠牲ゲート構造が犠牲ゲート構造の両側に形成されて、パターン忠実度を向上させる。
犠牲ゲート構造40を形成した後、側壁スペーサー45用の絶縁材料のブランケット層45は、図8に示されるように、CVD又は他の適切な方法を用いてコンフォーマルに形成される。ブランケット層45は、犠牲ゲート構造の側壁、水平面、及び頂部などの垂直面において実質的に等しい厚さを有するように形成されるように、コンフォーマルな方法で堆積される。いくつかの実施形態では、ブランケット層45は、約2nm~約10nmの範囲内の厚さで堆積される。一実施形態では、ブランケット層45の絶縁材料は、SiN、SiON、SiOCN又はSiCN及びそれらの組み合わせなどの窒化ケイ素系材料である。
さらに、図9に示されるように、側壁スペーサー45は、犠牲ゲート構造の反対側の側壁に形成され、続いて、S/D領域のフィン構造は、分離絶縁層30の上面よりも下まで凹んでいる。ブランケット層45を形成した後、例えば、反応性イオンエッチング(RIE)を用いて、ブランケット層45に対して異方性エッチングが実行される。異方性エッチングプロセス中に、絶縁材料の大部分が水平面から除去され、犠牲ゲート構造の側壁及び露出したフィン構造の側壁などの垂直面に誘電体スペーサー層が残される。マスク層48は、側壁スペーサーから露出され得る。いくつかの実施形態では、等方性エッチングが続いて実行されて、露出したフィン構造25のS/D領域の上部から絶縁材料を除去してよい。
続いて、S/D領域のフィン構造は、ドライエッチング及び/又はウェットエッチングを用いて、分離絶縁層30の上面よりも下まで凹んでいる。図9に示されるように、露出したフィン構造(フィン側壁)のS/D領域に形成された側壁スペーサー45は部分的に残っている。しかしながら、他の実施形態では、露出したフィン構造のS/D領域に形成された側壁スペーサー45は完全に除去される。
続いて、図10に示されるように、ソース/ドレイン(S/D)エピタキシャル層50が形成される。S/Dエピタキシャル層50は、nチャネルFETの場合にはSi、SiP、SiC及びSiCPの一つ以上の層を含み、pチャネルFETの場合にはSi、SiGe、Ge、GeSn及びSiGeSnの一つ以上の層を含む。S/D層50は、CVD、ALD又は分子ビームエピタキシ(MBE)を用いるエピタキシャル成長法で形成される。
図10に示されるように、S/Dエピタキシャル層は、それぞれ、凹んだフィン構造から成長する。いくつかの実施形態では、成長したエピタキシャル層は、分離絶縁層の上で合体し、ボイド52を形成する。
続いて、図11に示されるように、エッチストップ層としてのライナー絶縁層60が形成され、そして、層間誘電体(ILD)層65が形成される。ライナー絶縁層60は、SiNなどの窒化ケイ素系材料で形成され、後続のエッチング動作においてコンタクトエッチストップ層として機能する。ILD層65の材料は、酸化ケイ素、SiCOH及びSiOCなどのSi、O、C及び/又はHを含む化合物を含む。ポリマーなどの有機材料はILD層65に用いられる。ILD層65を形成した後、図11に示されるように、犠牲ゲート電極層54の頂部が露出されるように、CMPなどの平坦化動作が実行される。
次に、図12に示されるように、犠牲ゲート電極層44及び犠牲ゲート誘電体層42が除去されることにより、ゲートスペース49内のフィン構造を露出させる。ILD層65は、犠牲ゲート構造の除去中にS/D構造50を保護する。犠牲ゲート構造は、プラズマドライエッチング及び/又はウェットエッチングを用いて除去され得る。犠牲ゲート電極層54がポリシリコンであり、ILD層65が酸化ケイ素である場合、TMAH溶液などのウェットエッチャントを用いて、犠牲ゲート電極層54を選択的に除去することができる。その後、犠牲ゲート誘電体層42は、プラズマドライエッチング及び/又はウェットエッチングを用いて除去される。
犠牲ゲート構造を除去した後、図13に示されるように、ゲート誘電体層102が露出したフィン構造20の周囲に形成され、ゲート電極層104がゲート誘電体層102に形成される。
特定の実施形態では、ゲート誘電体層102は、酸化ケイ素、窒化ケイ素、又は高k誘電体材料、他の適切な誘電体材料、及び/又はそれらの組み合わせなどの誘電体材料の一つ以上の層を含む。高k誘電体材料の例は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、酸化ジルコニウム、酸化アルミニウム、酸化チタン、二酸化ハフニウムアルミナ(HfO2-Al2O3)合金、他の適切な高k誘電体材料、及び/又はそれらの組み合わせを含む。いくつかの実施形態では、ゲート誘電体層102は、チャネル層と誘電体材料との間に形成された界面層を含む。
ゲート誘電体層102は、CVD、ALD、又は任意の適切な方法で形成され得る。一実施形態では、ゲート誘電体層102は、チャネル領域において均一な厚さを有するゲート誘電体層の形成を確保するために、ALDなどの非常にコンフォーマルな堆積プロセスを用いて形成される。一実施形態では、ゲート誘電体層102の厚さは、約1nm~約6nmの範囲にある。
ゲート電極層104は、ゲート誘電体層102に形成される。ゲート電極104は、ポリシリコン、アルミニウム、銅、チタン、タンタル、タングステン、コバルト、モリブデン、窒化タンタル、ニッケルシリサイド、コバルトシリサイド、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、他の適切な材料、及び/又ははそれらの組み合わせなどの導電性材料の一つ以上の層を含む。
ゲート電極層104は、CVD、ALD、電気めっき、又は他の適切な方法で形成され得る。ゲート電極層もILD層65の上面上に堆積される。次に、ILD層65上に形成されたゲート誘電体層及びゲート電極層は、ILD層65の上面が露出するまで、例えば、CMPを用いて平坦化される。
平坦化動作後、図13に示されるように、ゲート電極層104が凹んでおり、凹んだゲート電極104上にキャップ絶縁層106が形成される。キャップ絶縁層は、SiNなどの窒化ケイ素系材料の一つ以上の層を含む。キャップ絶縁層106は、絶縁材料の堆積後、平坦化動作を行うことによって形成され得る。
本開示の特定の実施形態では、一つ以上の仕事関数調整層(図示せず)は、ゲート誘電体層102とゲート電極104との間に挿入される。仕事関数調整層は、TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi又はTiAlCの単層、又は二つ以上のこれらの材料の多層などの導電性材料で形成される。nチャネルFETの場合、TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及びTaSiの一つ以上は仕事関数調整層として用いられ、pチャネルFETの場合、TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及びCoの一つ以上は仕事関数調整層として用いられる。仕事関数調整層は、ALD、PVD、CVD、電子ビーム蒸着、又は他の適切なプロセスによって形成され得る。さらに、仕事関数調整層は、異なる金属層を使用し得るnチャネルFET及びpチャネルFETに対して別々に形成され得る。
続いて、図14に示されるように、コンタクトホール110は、ドライエッチングを用いて、ILD層65内に形成される。いくつかの実施形態では、S/Dエピタキシャル層50の上部がエッチングされる。
図15に示されるように、シリサイド層120は、S/Dエピタキシャル層50上に形成される。シリサイド層は、WSi、CoSi、NiSi、TiSi、MoSi及びTaSiの一つ以上を含む。そして、図16に示されるように、導電性材料130は、コンタクトホール内にが形成される。導電性材料130は、Co、Ni、W、Ti、Ta、Cu、Al、TiN及びTaNの一つ以上を含む。
FinFETがさらにCMOSプロセスを受けて、コンタクト/ビア、相互接続金属層、誘電層、パッシベーション層などの様々な特徴を形成することを理解されたい。
金属ゲートFinFETでは、デバイス性能は金属ゲートプロファイル(形状)の設計に影響され、金属ゲートプロファイルは犠牲ゲート電極のプロファイルに依存することが多い。いくつかの実施形態では、デバイス性能は、FETデバイスの駆動電流、閾値電圧、オフ電流(Ioff)、スイッチング速度、消費電力、ドレイン誘導障壁低下(DIBL)特性、又は他の任意の電気的特性を含む。FETデバイスの用途ごとに異なるデバイス性能が必要である。デバイス性能の一つ以上を考慮して、金属ゲートの必要なプロファイルが決定される。図17A、17B、17C及び17Dは、本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。この方法のさらなる実施形態について、追加の動作を図17A-17Dに示すプロセスの前、その間、及びその後に提供することができ、以下に説明する動作の一部を置き換えたり、削除したりすることができることを理解されたい。動作/プロセスの順序を交換してよい。図1-16に関して説明した材料、構成及び/又はプロセスは、図17A-17Dのものに適用することができ、その詳細な説明は省略される。
いくつかの実施形態では、図17Aに示されるように、ポリシリコン44のブランケット層を形成した後、第一ハードマスク層146、第二ハードマスク層147、及び第三ハードマスク層148は、例えば、CVD又はALD又は他の適切な成膜方法で順次形成される。いくつかの実施形態では、第一ハードマスク層146は、窒化ケイ素、SiON及びSiOCNの一つ以上で形成される。いくつかの実施形態では、第二ハードマスク層147は、第一ハードマスク層146とは異なる材料で形成され、酸化ケイ素又はSiONの一つ以上で形成される。いくつかの実施形態では、第三ハードマスク層148は、第二ハードマスク層147とは異なる材料で形成され、窒化ケイ素、SiON及びSiOCNの一つ以上で形成される。いくつかの実施形態では、デバイス設計及びプロセス要件に応じて、ポリシリコン層44の厚さは約100nm~約300nmの範囲にあり、第一ハードマスク層146の厚さは約10nm~約30nmの範囲にあり、第二ハードマスク層147の厚さは約60nm~約100nmの範囲にあり、第三ハードマスク層148の厚さは約10nm~約30nmの範囲にある。
いくつかの実施形態では、図17Bに示されるように、三層レジストシステムを用いて、犠牲ゲート電極用のポリシリコン層をパターン化する。三層レジストシステムは、下層210、中間層220、及びフォトレジスト層230を含む。いくつかの実施形態では、下層210は有機材料で形成される。有機材料は、架橋されていない複数のモノマー又はポリマーを含み得る。下層210は、パターン化可能であり及び/又は反射防止特性を提供するように調整された組成を有する材料を含み得る。下層210の例示的な材料は、ポリヒドロキシスチレン(PHS)、ポリメチルメタクリレート(PMMA)、ポリエーテル、及びそれらの組み合わせなどの炭素骨格ポリマーと、芳香環を含む他の有機ポリマーとを含む。下層210は、下にある構造が不均一である可能性があるため、構造を平坦化するために用いられる。いくつかの実施形態では、下層210は、スピンコーティングプロセスによって形成される。他の実施形態では、下層210は、別の適切な堆積プロセスによって形成される。下層210の厚さは、いくつかの実施形態では約50nm~約200nmの範囲にあり、他の実施形態では約80nm~約120nmの範囲にある。いくつかの実施形態では、下層210を形成した後、アニーリング動作が実行される。
いくつかの実施形態では、中間層220は、シリコン含有溶液を下層上にスピンコーティングすることによって形成され、コーティングされた層は、80-120℃で30秒~120秒ベークされる。いくつかの実施形態では、コーティングされた層のベーキングは、ベーキングプレートで実行される。中間層220の厚さは、いくつかの実施形態では約20nm~約100nmの範囲にあり、他の実施形態では約30nm~約80nmの範囲にある。いくつかの実施形態では、中間層220は、有機ポリマーをさらに含む。有機ポリマーは、いくつかの実施形態ではシリコン含有ポリマーを含み、他の実施形態では有機ポリマー及び架橋剤を含む。特定の実施形態では、シリコン含有ポリマーは、発色団(染料)、光酸発生剤、塩基クエンチャ及び/又はフルオロカーボンをさらに含む。有機ポリマー主鎖は、ポリヒドロキシスチレン(PHS)、ポリメチルメタクリレート(PMMA)、ポリエーテル、及びそれらの組み合わせ、ならびに芳香環を含む他の有機ポリマーであり得る。
いくつかの実施形態では、中間層220を形成した後、アニーリング動作などの熱動作が実行される。アニーリング動作は、前述したベーキング動作に加えて、又はその代わりに実行される。アニーリング動作は、コーティングされた中間層220の表面を滑らか又は平坦にする。いくつかの実施形態では、アニーリング後、中間層220の表面粗さRaは、0nmより大きく5nm未満である。
いくつかの実施形態では、アニーリング動作の温度は、基板温度として約250℃~約600℃の範囲にあり、他の実施形態では、約300℃~約500℃の範囲にある。いくつかの実施形態では、アニーリング動作は、ベーキングプレートでの熱ベーキングである。このような場合、熱ベーキングの処理時間は、いくつかの実施形態では約30秒~約600秒の範囲にあり、他の実施形態では約60秒~約300秒の範囲にある。いくつかの実施形態では、アニーリング動作は、第一温度での第一ステップと、第一温度よりも高い第二温度での第二テップとを含む2つのステップを含む。いくつかの実施形態では、第一温度は約80℃~約200℃の範囲にあり、第二温度は約250℃~約1000℃の範囲にある。
アニーリング動作後、中間層220の厚さは、いくつかの実施形態では約15nm~約90nmの範囲にあり、他の実施形態では約20nm~約70nmの範囲にある。
さらに、図17Bに示されるように、フォトレジスト層は、中間層220上に形成され、フォトレジストパターン230にパターン化される。フォトレジスト層は、中間層にスピンコーティングされ、フォトレジスト層は、いくつかの実施形態では、フォトマスクを通して露光光/ビームで露光される。露光光/ビームは、KrFエキシマレーザ光及びArFエキシマレーザ光などの深紫外線(DUV)光、約13.5nmの波長を有する極端紫外線(EUV)光、X線、及び/又は電子ビームであり得る。いくつかの実施形態では、複数の露光プロセスが適用される。いくつかの実施形態では、フォトレジストパターン230は、微細なパターン(例えば、約5nm~約20nm)及び大きなパターン(例えば、約100nm以上(例えば、10μm))を含む。EUVリソグラフィーを用いることにより、微細なパターンと大きなパターンを同時にパターン化することができる(例えば、単一露光)。露光されたフォトレジストの現像後、レジストパターン230が取得される。いくつかの実施形態では、接着層は、中間層220とフォトレジスト層230との間に配置される。
次に、中間層220は、フォトレジストパターン230をエッチングマスクとして用いて、パターン化された中間層を形成するようにパターン化される。さらに、下層210は、パターン化された中間層をエッチングマスクとして用いて、パターン化された下層を形成するようにパターン化される。下層210が有機材料で形成される場合、O2、SO2、CO2及び/又は他の適切なエッチングガスを用いる一つ以上のドライエッチング動作を用いて下層30をパターン化する。
続いて、図17Cに示されるように、第一~第三ハードマスク層は、パターン化された中間層及びパターン化された下層をエッチングマスクとして用いて、ハードマスクパターン140を形成するようにパターン化される。いくつかの実施形態では、第三ハードマスク層148は、パターン化された中間層及びパターン化された下層をエッチングマスクとして用いてパターン化され、次に、第二ハードマスクパターンは、パターン化された第三ハードマスク層をエッチングマスクとして用いてパターン化され、さらに、第一ハードマスクパターンは、パターン化された第二及び第三ハードマスク層をエッチングマスクとして用いてパターン化される。いくつかの実施形態では、第三及び第一ハードマスク層が同じ材料(例えば、窒化ケイ素)で形成される場合、第一ハードマスク層146のパターン化中に、第三ハードマスク層148が除去される。
そして、図17Dに示されるように、ポリシリコン層44は、ハードマスクパターン140(あるいは、第三ハードマスク層が除去される場合、パターン化された第二及び第一ハードマスク層)をエッチングマスクとして用いてパターン化される。本開示では、チャンバーコーティング技術を用いて、エッチングされたポリシリコンパターン44のプロファイルを制御する。
図18は、ポリシリコンエッチングを制御してウェーハ間の変化を抑制するためのチャンバーコーティング技術を示す。チャンバー300は、バイアス電圧源320に結合されたウェーハステージ310、上部プレート330、高周波電源350に結合された電源電極340、一つ以上の真空ポンプに結合された一つ以上のガス入口360及び一つ以上のガス出口370を含むプラズマエッチング真空チャンバーである。
まず、図18の左上に示されるように、処理されるウェーハが導入される前に、チャンバーの内部が洗浄される。洗浄は、チャンバー300内でプラズマを生成することを含む。
次に、ウェーハステージ310及び上部プレート330の内壁及び表面は、示されるコーティング材料380によってコーティングされる。コーティング材料380は、いくつかの実施形態では、シリコンソースガス(SiCl4、SiHCl3、SiH2Cl2及び/又はSiH3Cl)、O2及びArの混合ガスと共にプラズマを用いて形成される。特定の実施形態では、SiCl4がシリコンソースガスとして用いられる。混合ガスを用いて、SixOyで表されるコーティング材料がチャンバー500の内部に形成される。いくつかの実施形態では、コーティング材料がポリマーである。
いくつかの実施形態では、コーティング材料を形成するための圧力は、約1mTorr~約100mTorrの範囲にある。いくつかの実施形態では、入力電力は、約300W~800Wの範囲にある。いくつかの実施形態では、酸素の流量は、約100sccm~300sccmの範囲にある。いくつかの実施形態では、シリコンソースガス(例えば、SiCl4)の流量は、約20sccm~100sccmの範囲にある。いくつかの実施形態では、Arの流量は、約100sccm~300sccmの範囲にある。コーティング材料を形成するためのプロセス時間は、約5秒~約30秒の範囲にある。
コーティング材料380を形成した後、ウェーハ390がウェーハステージ310にロードされ、エッチング動作が実行される。エッチング動作中に、コーティング材料380の一部が除去される。処理されたウェーハをアンロードした後、残留コーティング材料を除去するための洗浄動作が実行される。チャンバーコーティング技術では、ウェーハをロードするたびに新たなコーティングが形成されるため、ポリシリコンエッチングにおけるウェーハ間の変化を抑制することができる。
プラズマによるポリシリコン層のエッチングが進行するにつれて、コーティング材料層の一部もエッチングされ、いくつかの実施形態では、真空チャンバーの内面の一部が露出される。コーティング材料層の一部が除去されると、エッチング条件が変化するため、エッチングされたポリシリコンパターンのプロファイル(形状)が変化する。本開示の発明者は、コーティング材料を形成するための条件を制御することにより、コーティング材料の特性を制御するため、ポリシリコン犠牲ゲート電極のプロファイルを制御することができることを見出した。
図19Aは図7と同じであり、ハードマスク層46及び48を有するパターン化された犠牲ゲート電極44を示す。図19Bは、ハードマスク層46及び48を有する犠牲ゲート電極44のパターンプロファイルを示す。図19Aが一つの犠牲ゲート電極を示し、図19Bが説明のために二つの犠牲ゲート電極を示すが、犠牲ゲート電極の数は、一つ又は二つに限定されない。
犠牲ゲート電極44は、フィン構造25の頂部よりも低い下部と、上部とを有する。いくつかの実施形態では、下部は、分離絶縁層30の表面から垂直長さFHと、フィン構造25の頂部のレベル(すなわち、分離絶縁層から突出するフィン構造20の上部のチャネル領域の高さ)とを有し、上部は垂直長さGHを有する。いくつかの実施形態では、GHは、約1.5FH~3FHの範囲にある。いくつかの実施形態では、ハードマスク層の垂直長さHMは、約1.2FH~約2FHの範囲にある。
本開示では、コーティング材料を形成する条件を制御することにより、下部でのポリシリコン層の幅A、B及びCが制御される。幅Aは、フィン構造20の頂部のレベルで測定され、幅Cは、分離絶縁層30の表面でのポリシリコン層の底部で測定される。幅Bは、分離絶縁層30の表面から0.45FHのレベルに対応する幅である。
図20Aでは、犠牲ゲート電極の下部は、針さし形状を有する。幅Aは幅B及びCよりも大きく、幅Bは幅Cよりも小さい。いくつかの実施形態では、幅Bは幅Aよりも約7-9%小さく(幅Aの0.91-0.93)、幅Cは幅Aよりも約5-6%小さい。いくつかの実施形態では、犠牲ゲート電極の下部は、幅Cが、幅Aよりも小さい幅Bよりも小さい逆テーパ形状を有する。いくつかの実施形態では、最も狭い部分は、分離絶縁層30の上面から約0.4FH~約0.5FHのレベルに位置する。
図20Bでは、犠牲ゲート電極の下部は矩形形状を有する。幅A、B、及びCはほぼ同じである。いくつかの実施形態では、幅の変化は、ゼロ以上であり、かつ幅Aの約2%未満である。
図20Cでは、犠牲ゲート電極の下部はテーパ形状を有する。幅Aは幅B及びCよりも小さく、幅Bは幅Cよりも小さい。いくつかの実施形態では、幅Bは幅Aよりも約13-17%大きく、幅Cは幅Aよりも約17-20%大きい。いくつかの実施形態では、最も広い部分は、分離絶縁層30の上面から約0~約0.1FHのレベルに位置する。
以下に説明するように、犠牲ゲート電極44の形状は、金属ゲート電極の形状に対応する。設計、プロセス、及び/又は電気的性能の要件に応じて、図20A、20B又は20Cの形状のうちの一つを選択する。
犠牲ゲート電極44の下部の形状又はプロファイルは、一つ以上の処理条件を変更することによって制御される。条件は、コーティング材料形成中の圧力、ガス流量、ガス流量比、及び入力電力を含む。
いくつかの実施形態では、図21に示されるように、コーティング材料を形成するための圧力は、コーティング材料の特性を制御するように制御されて、犠牲ゲート電極44の下部のプロファイルを制御する。圧力が比較的低く、約5mTorr~約10mTorrの範囲にある場合、コーティング材料の密度はより高く、したがって、ポリシリコン層のエッチング中のコーティング材料のエッチング(トリミング)速度は低い。いくつかの実施形態では、図21に示されるように、ケース1では、エッチング速度は、約0.5nm/s~約1.0nm/sの範囲にあり、ケース2では、エッチング速度は約1.0nm/s~約1.7nm/sの範囲にあり、ケース3では、エッチング速度は、約1.5nm/s~約2.5nm/sの範囲にある。いくつかの実施形態では、図22に示されるように、ケース4では、エッチング速度は、約0.3nm/s~約0.7nm/sの範囲にあり、ケース5では、エッチング速度は約0.7nm/s~約1.5nm/sの範囲にあり、ケース6では、エッチング速度は、約1.7nm/s~約2.5nm/sの範囲にある。
さらに、コーティング材料の厚さは薄く、コーティング材料の厚さの均一性は高い(変化が小さい)。この条件で形成されたコーティング材料でポリシリコン層をエッチングすると、パターン化された犠牲ゲート電極の下部の形状が針さし形状になる。
圧力が上昇すると、コーティング材料の密度が低下し、コーティング材料のトリミング/エッチング速度が増加する。圧力を上昇させることにより、犠牲ゲート電極の下部は矩形形状又はテーパ形状になる。
いくつかの実施形態では、図22に示されるように、コーティング材料を形成するためのガス流量比(SiCl4/O2)は、コーティング材料の特性を制御するように制御されて、犠牲ゲート電極44の下部のプロファイルを制御する。シリコンソースガスが比較的小さく、(O2量に対して)約0.05~約0.2の範囲にある場合、コーティング材料の密度が高いため、ポリシリコン層のエッチング中のコーティング材料のエッチング(トリミング)速度は低い。さらに、コーティング材料の厚さは薄く、コーティング材料の厚さの均一性は高い(変化が小さい)。この条件で形成されたコーティング材料でポリシリコン層をエッチングすると、パターン化された犠牲ゲート電極の下部の形状が針さし形状になる。
ガス比が増加すると、コーティング材料の密度が低下し、コーティング材料のトリミング/エッチング速度が増加する。ガス比を増加させることにより、犠牲ゲート電極の下部は矩形形状又はテーパ形状になる。
コーティング材料の厚さも、処理時間を調整することによって調整され、エッチングされるポリシリコン層の厚さに依存する。
図23は、コーティング材料形成条件に関する犠牲ゲート電極44の下部、ゲートスペース49(図12を参照)、及びゲート電極104(図13を参照)のプロファイルを示す。条件1-6は、図21及び23に示される。
条件1及び4では、犠牲ゲート電極は針さし形状を有する。いくつかの実施形態では、犠牲ゲート電極の幅Bと幅Aの比は、約0.92~0.94の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.92~約0.94:約0.94~約0.96である。ゲートスペース49も針さし形状を有する。いくつかの実施形態では、ゲートスペースの幅Bと幅Aの比は、約0.83~0.91の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.83~約0.91:約0.92~約1である。ゲート電極104も針さし形状を有する。いくつかの実施形態では、ゲート電極の幅Bと幅Aの比は、約0.73~0.81の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.73~約0.81:約0.82~約0.88である。
条件2及び5では、犠牲ゲート電極は矩形形状を有する。いくつかの実施形態では、犠牲ゲート電極44の幅Bと幅Aの比は、約0.98~1の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.98~約1:約0.98~約1である。ゲートスペース49も矩形形状を有する。いくつかの実施形態では、ゲートスペースの幅Bと幅Aの比は、約0.90~1.04の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.90~約1.04:約0.93~約1.07である。ゲート電極104も矩形形状を有する。いくつかの実施形態では、ゲート電極の幅Bと幅Aの比は、約0.95~1.09の範囲にあり、幅A、幅B及び幅Cの比は、1:約0.95~約1.09:約1~約1.14である。いくつかの実施形態では、ゲート電極の幅の変化はゼロより大きい。
条件3及び6では、犠牲ゲート電極はテーパ形状を有する。いくつかの実施形態では、犠牲ゲート電極44の幅Bと幅Aの比は、約1.08~1.16の範囲にあり、幅A、幅B及び幅Cの比は、1:約1.08~約1.16:約1.12~約1.2である。ゲートスペース49もテーパ形状を有する。いくつかの実施形態では、ゲートスペースの幅Bと幅Aの比は、約1.04~1.24の範囲にあり、幅A、幅B及び幅Cの比は、1:約1.04~約1.24:約1.13~約1.33である。ゲート電極104もテーパ形状を有する。いくつかの実施形態では、ゲート電極の幅Bと幅Aの比は、約0.95~1.09の範囲にあり、幅A、幅B及び幅Cの比は、1:約1.17~約1.27:約1.2~約1.3である。
いくつかの実施形態では、ボイドのシームは、金属ゲート構造内、例えば、金属ゲート構造の最も広い部分に存在する。いくつかの実施形態では、金属ゲート構造の底部は丸い角を有し、このような場合、幅Cは、金属ゲート構造の最下部よりも2-3nm高いレベルで測定される。いくつかの実施形態では、金属ゲート構造は二つ以上の層を含み、内部側壁(垂直部分)上の各層の厚さは、金属ゲート構造において均一ではない。いくつかの実施形態では、厚さの変化は、その平均厚さに対して0%を超え、10%未満である。
本明細書に記載の様々な実施形態又は実施例は、既存の技術に比較して複数の利点を提供する。本開示の実施形態では、コーティング材料層は、ポリシリコンエッチングを実行する前にエッチングチャンバーの内側に形成され、コーティング材料を形成するための条件は、エッチングされたポリシリコンのプロファイル(形状)を制御するように調整される。ポリシリコンパターン(犠牲ゲート電極)のプロファイルを制御することにより、その後に形成されるゲート電極のプロファイルを制御することができ、それによりデバイス性能及び歩留まりを向上させることができる。
すべての利点が必ずしも本明細書で論じられるわけではなく、すべての実施形態又は実施例に特定の利点は必要ではなく、他の実施形態又は実施例は異なる利点を提供してよいことが理解される。
本開示の一態様によれば、半導体デバイスを製造する方法において、基板上に配置された分離絶縁層から突出したフィン構造が形成され、犠牲ゲート誘電体層がフィン構造上に形成され、ポリシリコン層が犠牲ゲート誘電体層上に形成され、マスクパターンがポリシリコン層上に形成され、ポリシリコン層は、エッチングマスクとしてマスクパターンを用いて、犠牲ゲート電極にパターン化される。ポリシリコン層のパターン化では、コーティング材料層がエッチングチャンバーの内壁に形成され、ポリシリコン層を有する基板がエッチングチャンバーにロードされ、ポリシリコン層がプラズマドライエッチングによってエッチングされ、基板は、プラズマドライエッチング後にエッチングチャンバーからアンロードされ、残留コーティング材料層がエッチングチャンバーの内壁から除去される。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層は、SixOyを含み、シリコンソースガス及び酸素を含むガスから形成される。前述及び後述の実施形態のうちの一つ以上において、シリコンソースガスはSiCl4である。前述及び後述の実施形態のうちの一つ以上において、犠牲ゲート電極は、フィン構造の頂部のレベルより下で、分離絶縁層の上面より上である下部と、下部の上方に位置する上部とを含み、下部が針さし形状を有する。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層の形成は、5mTorr~10mTorrの範囲内の圧力、又は0.05~0.2の範囲内のSiCl4と酸素との流量比の少なくとも一つの条件を含む。前述及び後述の実施形態のうちの一つ以上において、犠牲ゲート電極は、フィン構造の頂部のレベルより下で、分離絶縁層の上面より上である下部と、下部の上方に位置する上部とを含み、下部がテーパ形状を有する。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層の形成は、30mTorr~60mTorrの範囲内の圧力、又は0.4~0.6の範囲内のSiCl4と酸素との流量比の少なくとも一つの条件を含む。前述及び後述の実施形態のうちの一つ以上において、犠牲ゲート電極は、フィン構造の頂部のレベルより下で、分離絶縁層の上面より上である下部と、下部の上方に位置する上部とを含み、下部の幅の変化は、ゼロより大きく、かつフィン構造の頂部のレベルでのフィン構造の幅の2%未満である。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層の形成は、10mTorr~30mTorrの範囲内の圧力、又は0.2~0.4の範囲内のSiCl4と酸素との流量比の少なくとも一つの条件を含む。前述及び後述の実施形態のうちの一つ以上において、ゲート側壁スペーサーがさらに形成され、エピタキシャル半導体層を含むソース/ドレイン構造が形成され、層間誘電体層が形成され、犠牲ゲート電極と犠牲ゲート誘電体層が除去され、ゲート誘電体層と、一つ以上の導電性材料層を含むゲート電極層とが形成される。
本開示の別の態様によれば、半導体デバイスを製造する方法において、ポリシリコン層が基板上に形成され、ハードマスクパターンがポリシリコン層上に形成され、ポリシリコン層は、エッチングマスクとしてハードマスクパターンを用いてパターン化される。ポリシリコン層のパターン化では、パターン化されたポリシリコン層のプロファイルは、必要なデバイス性能に従って決定され、コーティング材料層を形成するための一つ以上の条件は、プロファイルに基づいて決定され、コーティング材料層がエッチングチャンバーの内壁に形成され、ポリシリコン層を有する基板がエッチングチャンバーにロードされ、ポリシリコン層がプラズマドライエッチングによってエッチングされ、基板は、プラズマドライエッチング後にエッチングチャンバーからアンロードされ、残留コーティング材料層がエッチングチャンバーの内壁から除去される。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層は、SixOyを含み、SiCl4、O2及びArのガス混合物から形成される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部において針さし形状である場合、コーティング材料層を形成するための圧力は、下部の矩形プロファイルの条件よりも低く設定される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部において針さし形状である場合、SiCl4とO2とのガス比は、下部の矩形プロファイルの条件よりも低く設定される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部においてテーパ形状である場合、コーティング材料層を形成するための圧力は、下部の矩形プロファイルの条件よりも高く設定される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部においてテーパ形状である場合、SiCl4とO2とのガス比は、下部の矩形プロファイルの条件よりも高く設定される。前述及び後述の実施形態のうちの一つ以上において、ハードマスクパターンの形成において、複数の誘電体層を含むマスク層がポリシリコン層に形成され、下層、中間層、及びフォトレジスト層を含む三層レジストがマスク層に形成され、EUVリソグラフィーによってフォトレジスト層がフォトレジストパターンにパターン化され、中間層と下層がパターン化され、マスク層がハードマスクパターンにパターン化される。フォトレジストパターンは、幅が20nm未満の小さなパターンと、幅が100nmを超える大きなパターンとを含む。
本開示の別の態様によれば、半導体デバイスは、基板上に配置された分離絶縁層から突出し、チャネル領域を有するフィン構造と、基板上に配置されたソース/ドレイン領域と、チャネル領域に配置されたゲート誘電体層と、ゲート誘電体層に配置されたゲート電極層とを含む。ゲート電極は、チャネル領域の頂部のレベルより下で、分離絶縁層の上面より上である下部を含み、下部の幅が一定ではない。前述及び後述の実施形態のうちの一つ以上において、下部が針さし形状を有する。前述及び後述の実施形態のうちの一つ以上において、下部がテーパ形状を有する。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態又は実施例の特徴を概説している。当業者であれば、本開示に導入される実施形態又は実施例の同じ目的を実行するか及び/又は同じ利点を達成するための、他の工程及び構造を設計又は変更するための根拠として、本開示を容易に用いることができることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。
Claims (20)
- 基板上に配置された分離絶縁層から突出したフィン構造を形成することと、
前記フィン構造上に犠牲ゲート誘電体層を形成することと、
前記犠牲ゲート誘電体層上にポリシリコン層を形成することと、
前記ポリシリコン層上にマスクパターンを形成することと、
エッチングマスクとしてマスクパターンを用いて、前記ポリシリコン層を犠牲ゲート電極にパターン化することと、を含み、
前記ポリシリコン層の前記パターン化は、
エッチングチャンバーの内壁にコーティング材料層を形成することと、
前記ポリシリコン層を有する前記基板を前記エッチングチャンバーにロードすることと、
プラズマドライエッチングによって前記ポリシリコン層をエッチングすることと、
前記プラズマドライエッチング後の前記基板を前記エッチングチャンバーからアンロードすることと、
前記エッチングチャンバーの前記内壁から残留コーティング材料層を除去することと、を含む、半導体デバイスの製造方法。 - 前記コーティング材料層は、SixOyを含み、シリコンソースガス及び酸素を含むガスから形成される、請求項1に記載の方法。
- 前記シリコンソースガスがSiCl4である、請求項2に記載の方法。
- 請求項3に記載の半導体装置の製造方法において、
前記犠牲ゲート電極は、前記フィン構造の上部のレベルより下で、前記分離絶縁層の上面より上である下部と、前記下部の上方に位置する上部とを含み、
前記下部が針さし形状を有する、請求項3に記載の方法。 - 前記コーティング材料層の前記形成は、5mTorr~10mTorrの範囲内の圧力、又は0.05~0.2の範囲内のSiCl4と酸素との流量比の少なくとも一つの条件を含む、請求項4に記載の方法。
- 請求項3に記載の半導体装置の製造方法において、
前記犠牲ゲート電極は、前記フィン構造の上部のレベルより下で、前記分離絶縁層の上面より上である下部と、前記下部の上方に位置する上部とを含み、
前記下部がテーパ形状を有する、請求項3に記載の方法。 - 前記コーティング材料層の前記形成は、30mTorr~60mTorrの範囲内の圧力、又は0.4~0.6の範囲内のSiCl4と酸素との流量比の少なくとも一つの条件を含む、請求項6に記載の方法。
- 請求項3に記載の半導体装置の製造方法において、
前記犠牲ゲート電極は、前記フィン構造の上部のレベルより下で、前記分離絶縁層の上面より上である下部と、前記下部の上方に位置する上部とを含み、
前記下部の幅の変化は、ゼロより大きく、かつ前記フィン構造の前記頂部の前記レベルでの前記フィン構造の幅の2%未満である、請求項3に記載の方法。 - 前記コーティング材料層の前記形成は、10mTorr~30mTorrの範囲内の圧力、又は0.2~0.4の範囲内のSiCl4と酸素との流量比の少なくとも一つの条件を含む、請求項8に記載の方法。
- 請求項1に記載の半導体装置の製造方法。
ゲート側壁スペーサーを形成することと、
エピタキシャル半導体層を含むソース/ドレイン構造を形成することと、
層間誘電体層を形成することと、
前記犠牲ゲート電極及び前記犠牲ゲート誘電体層を除去することと、
ゲート誘電体層と、一つ以上の導電性材料層を含むゲート電極層とを形成することと、をさらに含む、請求項1に記載の方法。 - 基板上にポリシリコン層を形成することと、
前記ポリシリコン層上にハードマスクパターンを形成することと、
エッチングマスクとして前記ハードマスクパターンを用いて前記ポリシリコン層をパターン化することと、を含み、
前記ポリシリコン層の前記パターン化は、
必要なデバイス性能に従って、前記パターン化されたポリシリコン層のプロファイルを決定することと、
前記プロファイルに基づいてコーティング材料層を形成するための一つ以上の条件を決定することと、
エッチングチャンバーの内壁に前記コーティング材料層を形成することと、
前記ポリシリコン層を有する前記基板を前記エッチングチャンバーにロードすることと、
プラズマドライエッチングによって前記ポリシリコン層をエッチングして前記プロファイルを取得することと、
前記プラズマドライエッチング後の前記基板を前記エッチングチャンバーからアンロードすることと、
前記エッチングチャンバーの前記内壁から残留コーティング材料層を除去することと、を含む、半導体デバイスの製造方法。 - 前記コーティング材料層は、SixOyを含み、SiCl4、O2及びArのガス混合物から形成される、請求項11に記載の方法。
- 前記パターン化されたポリシリコン層は、下部と前記下部の上方に位置する上部とを含み、
前記決定されたプロファイルが前記下部において針さし形状である場合、前記コーティング材料層を形成するための圧力は、前記下部の矩形プロファイルの条件よりも低く設定される、請求項12に記載の方法。 - 前記パターン化されたポリシリコン層は、下部と前記下部の上方に位置する上部とを含み、
前記決定されたプロファイルが前記下部において針さし形状である場合、SiCl4とO2とのガス比は、前記下部の矩形プロファイルの条件よりも低く設定される、請求項12に記載の方法。 - 前記パターン化されたポリシリコン層は、下部と前記下部の上方に位置する上部とを含み、
前記決定されたプロファイルが前記下部においてテーパ形状である場合、前記コーティング材料層を形成するための圧力は、前記下部の矩形プロファイルの条件よりも高く設定される、請求項11に記載の方法。 - 前記パターン化されたポリシリコン層は、下部と前記下部の上方に位置する上部とを含み、
前記決定されたプロファイルが前記下部においてテーパ形状である場合、SiCl4とO2とのガス比は、前記下部の矩形プロファイルの条件よりも高く設定される、請求項11に記載の方法。 - 前記ハードマスクパターンの前記形成は、
複数の誘電体層を含むマスク層を前記ポリシリコン層に形成することと、
下層、中間層、及びフォトレジスト層を含む三層レジストを前記マスク層に形成することと、
EUVリソグラフィーによって前記フォトレジスト層をパターン化してフォトレジストパターンを形成することと、
前記中間層と前記下層をパターン化することと、
前記マスク層をパターン化して前記ハードマスクパターンを形成することと、を含み、
前記フォトレジストパターンは、幅が20nm未満の小さなパターンと、幅が100nmを超える大きなパターンとを含む、請求項11に記載の方法。 - 基板上に配置された分離絶縁層から突出し、チャネル領域を有するフィン構造と、
前記基板上に配置されたソース/ドレイン領域と、
前記チャネル領域に配置されたゲート誘電体層と、
前記ゲート誘電体層に配置されたゲート電極層と、を含み、
前記ゲート電極は、前記チャネル領域の頂部のレベルより下で、前記分離絶縁層の上面より上である下部を含み、
前記下部の幅が一定ではない、半導体デバイス。 - 前記下部が針さし形状を有する、請求項18に記載の半導体デバイス。
- 前記下部がテーパ形状を有する、請求項18に記載の半導体デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/926,521 | 2020-07-10 | ||
US16/926,521 US11430893B2 (en) | 2020-07-10 | 2020-07-10 | Method of manufacturing a semiconductor device and a semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022016398A true JP2022016398A (ja) | 2022-01-21 |
Family
ID=77155508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021113930A Pending JP2022016398A (ja) | 2020-07-10 | 2021-07-09 | 半導体デバイスの製造方法及び半導体デバイス |
Country Status (7)
Country | Link |
---|---|
US (2) | US11430893B2 (ja) |
EP (1) | EP3937211A1 (ja) |
JP (1) | JP2022016398A (ja) |
KR (1) | KR102469445B1 (ja) |
CN (1) | CN113555317A (ja) |
DE (1) | DE102020119156B4 (ja) |
TW (1) | TWI792363B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230049938A1 (en) * | 2021-08-12 | 2023-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-Gate Field-Effect Transistors And Methods Of Forming The Same |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5268200A (en) * | 1990-05-21 | 1993-12-07 | Applied Materials, Inc. | Method of forming plasma etch apparatus with conductive coating on inner metal surfaces of chamber to provide protection from chemical corrosion |
JP2000164576A (ja) * | 1998-11-27 | 2000-06-16 | Sony Corp | 半導体装置の製造方法 |
US6805952B2 (en) * | 2000-12-29 | 2004-10-19 | Lam Research Corporation | Low contamination plasma chamber components and methods for making the same |
US6662350B2 (en) | 2002-01-28 | 2003-12-09 | International Business Machines Corporation | FinFET layout generation |
US20040002299A1 (en) * | 2002-06-27 | 2004-01-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ventilation system and method of using |
US7204913B1 (en) * | 2002-06-28 | 2007-04-17 | Lam Research Corporation | In-situ pre-coating of plasma etch chamber for improved productivity and chamber condition control |
US7122125B2 (en) | 2002-11-04 | 2006-10-17 | Applied Materials, Inc. | Controlled polymerization on plasma reactor wall |
US20050155710A1 (en) * | 2004-01-20 | 2005-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Load lock chamber with gas-sealing bellows |
US20050155625A1 (en) * | 2004-01-20 | 2005-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chamber cleaning method |
US7288284B2 (en) * | 2004-03-26 | 2007-10-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Post-cleaning chamber seasoning method |
JP2008282901A (ja) | 2007-05-09 | 2008-11-20 | Sony Corp | 半導体装置および半導体装置の製造方法 |
US8048764B2 (en) * | 2009-09-30 | 2011-11-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual etch method of defining active area in semiconductor device |
US20110207332A1 (en) * | 2010-02-25 | 2011-08-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Thin film coated process kits for semiconductor manufacturing tools |
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US8629512B2 (en) | 2012-03-28 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate stack of fin field effect transistor with slanted sidewalls |
JP2014120661A (ja) | 2012-12-18 | 2014-06-30 | Tokyo Electron Ltd | ダミーゲートを形成する方法 |
KR102017616B1 (ko) * | 2013-01-02 | 2019-09-03 | 삼성전자주식회사 | 전계 효과 트랜지스터 |
US9230819B2 (en) | 2013-04-05 | 2016-01-05 | Lam Research Corporation | Internal plasma grid applications for semiconductor fabrication in context of ion-ion plasma processing |
KR20160044976A (ko) | 2014-10-16 | 2016-04-26 | 삼성전자주식회사 | 핀형 전계 효과 트랜지스터를 구비한 반도체 소자 |
US10269968B2 (en) * | 2015-06-03 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including fin structures and manufacturing method thereof |
US10262870B2 (en) * | 2015-07-02 | 2019-04-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure and method for forming the same |
US10269651B2 (en) | 2015-07-02 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure and method for forming the same |
US10164012B2 (en) * | 2015-11-30 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
US20170250268A1 (en) | 2016-02-25 | 2017-08-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor and method for fabricating the same |
US10256108B2 (en) * | 2016-03-01 | 2019-04-09 | Lam Research Corporation | Atomic layer etching of AL2O3 using a combination of plasma and vapor treatments |
US10504720B2 (en) * | 2016-11-29 | 2019-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etching using chamber with top plate formed of non-oxygen containing material |
US10866511B2 (en) * | 2016-12-15 | 2020-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Extreme ultraviolet photolithography method with developer composition |
US11469079B2 (en) | 2017-03-14 | 2022-10-11 | Lam Research Corporation | Ultrahigh selective nitride etch to form FinFET devices |
US10276690B2 (en) | 2017-07-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
US10811320B2 (en) * | 2017-09-29 | 2020-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Footing removal in cut-metal process |
US11600713B2 (en) | 2018-05-30 | 2023-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
US10672879B2 (en) * | 2018-07-30 | 2020-06-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming FinFET and gate-all-around FET with selective high-K oxide deposition |
WO2020112329A1 (en) * | 2018-11-30 | 2020-06-04 | Applied Materials, Inc. | Film stack overlay improvement for 3d nand application |
-
2020
- 2020-07-10 US US16/926,521 patent/US11430893B2/en active Active
- 2020-07-21 DE DE102020119156.1A patent/DE102020119156B4/de active Active
- 2020-10-08 KR KR1020200130261A patent/KR102469445B1/ko active IP Right Grant
-
2021
- 2021-01-18 CN CN202110061415.XA patent/CN113555317A/zh active Pending
- 2021-06-23 TW TW110122893A patent/TWI792363B/zh active
- 2021-07-09 JP JP2021113930A patent/JP2022016398A/ja active Pending
- 2021-07-09 EP EP21184793.4A patent/EP3937211A1/en not_active Withdrawn
-
2022
- 2022-07-26 US US17/874,281 patent/US12015085B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN113555317A (zh) | 2021-10-26 |
US20220013662A1 (en) | 2022-01-13 |
US12015085B2 (en) | 2024-06-18 |
TW202213535A (zh) | 2022-04-01 |
KR102469445B1 (ko) | 2022-11-21 |
EP3937211A1 (en) | 2022-01-12 |
US11430893B2 (en) | 2022-08-30 |
TWI792363B (zh) | 2023-02-11 |
US20220359746A1 (en) | 2022-11-10 |
KR20220007486A (ko) | 2022-01-18 |
DE102020119156A1 (de) | 2022-01-13 |
DE102020119156B4 (de) | 2023-07-20 |
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