JP2022016398A - 半導体デバイスの製造方法及び半導体デバイス - Google Patents

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晏廷 沈
yan ting Shen
家齊 游
jia qi You
志騰 廖
zhi teng Liao
侑立 林
you li Lin
志玄 鄭
Zhi Xuan Zheng
子展 翁
Zi Zhan Weng
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Abstract

Figure 2022016398000001
【課題】ＦｉｎＦＥＴのゲート電極を形成する、ゲート置換技術を提供する。
【解決手段】ＦＥＴデバイスは、シリコン基板１０上に配置された分離絶縁層３０から突出し、チャネル領域を有するフィン構造２０と、基板上に配置されたソース／ドレイン領域と、チャネル領域に配置されたゲート誘電体層４２と、ゲート誘電体層に配置された犠牲ゲート電極４４とを含む。ゲート電極は、チャネル領域の頂部のレベルより下で、分離絶縁層の上面より上である下部を含み、下部の幅が一定ではない。
【選択図】図７

Description

半導体産業は、高デバイス密度化、高性能化、及び低コスト化のいずれにおいても、ナノメータ技術プロセスノード化が進んでいるため、製造と設計の両方の問題からの課題により、フィンＦＥＴ（Ｆｉｎ ＦＥＴ）とゲートオールアラウンド（ＧＡＡ）ＦＥＴを含むマルチゲート電界効果トランジスタ（ＦＥＴ）などの三次元設計が開発されている。Ｆｉｎ ＦＥＴでは、ゲート電極は、その間にゲート誘電体層が挿入されたチャネル領域の三つの側面に隣接する。ＦｉｎＦＥＴのゲート電極は、ゲート置換技術によって形成された金属材料の一つ以上の層を含む。
本開示は、添付図面と共に読まれる場合に、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、さまざまな特徴は縮尺どおりに描かれておらず、説明のみを目的として使用されていることが強調される。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスの段階のうちの一つを示す。 本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。 本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。 本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。 本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。 本開示の一実施形態に係るポリシリコンエッチングプロセスを示す。 本開示の一実施形態に係る犠牲ゲート電極のプロファイルを示す。 本開示の一実施形態に係る犠牲ゲート電極のプロファイルを示す。 本開示の実施形態に係る犠牲ゲート電極の様々なプロファイルを示す。 本開示の実施形態に係る犠牲ゲート電極の様々なプロファイルを示す。 本開示の実施形態に係る犠牲ゲート電極の様々なプロファイルを示す。 本開示の実施形態に係るコーティング材料層を形成するための様々な条件を示す。 本開示の実施形態に係るコーティング材料層を形成するための様々な条件を示す。 本開示の実施形態に係るコーティング材料層及び得られる構造を形成するための条件を示す。
以下の開示は、本発明の異なる特徴を実施するための多くの異なる実施形態又は実施例を提供することを理解されたい。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の実施形態または実施例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、要素の寸法は、開示された範囲または値に限定されず、デバイスのプロセス条件および／または所望の特性に依存し得る。また、以下に続く説明の第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接コンタクトして形成される実施形態を含み得、また、付加的な特徴は、第１と第２の特徴は直接コンタクトしないように、第１と第２の特徴に介在して形成することができる実施形態を含み得る。簡略化および明確化のために、さまざまな特徴を異なる縮尺で任意に描くことができる。
さらに、「下方」、「以下」、「下側」、「上方」、「上側」等の空間に関連する用語は、図面に示されるように、ある要素または特徴と他の要素また特徴との関係について説明するのに用いられる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。さらに、「でできている（ｍａｄｅ ｏｆ）」という用語は、「含む（ｃｏｍｐｒｉｓｉｎｇ）」または「からなる（ｃｏｎｓｉｓｔｉｎｇ ｏｆ）」のいずれかを意味し得る。
ゲート置換技術では、犠牲ゲート電極（例えば、ポリシリコン製）を含む犠牲ゲート構造は、まずチャネル領域上に形成され、その後、金属ゲート構造に置換される。金属ゲートＦｉｎＦＥＴでは、デバイス性能は金属ゲートプロファイル（形状）の設計に影響され、金属ゲートプロファイルは犠牲ゲート電極のプロファイルに依存することが多い。しかしながら、ポリシリコン犠牲ゲート電極をパターン化するためのエッチングプロセスが変化するか又は十分に制御されていない場合、ポリシリコン犠牲ゲート電極のプロファイル、形状、及び／又は寸法は、ウェーハ内又はウェーハ間で変化する。特に、ポリシリコン犠牲ゲート電極のプロファイルのウェーハ間の変化は、低い歩留まり及び低いデバイス性能をもたらす。本開示は、犠牲ゲート電極のプロファイル（形状）を制御する方法を提供する。
図１－１６は、本開示の一実施形態に係るＦＥＴデバイスを製造するための一連のプロセスを示す。この方法のさらなる実施形態について、追加の動作を図１－１６に示すプロセスの前、その間、及びその後に提供することができ、以下に説明する動作の一部を置き換えたり、削除したりすることができることを理解されたい。動作／プロセスの順序を交換してよい。
図１に示されるように、不純物イオン（ドーパント）１２は、ウェル領域を形成するためにシリコン基板１０に注入される。イオン注入は、パンチスルー効果を防止するために実行される。
一実施形態では、基板１０は、少なくともその表面部分に単結晶半導体層を含む。基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＳｂＰ、ＧａＡｓＳｂ及びＩｎＰなどの単結晶半導体材料を含み得るが、これらに限定されない。本実施形態では、基板１０はＳｉで形成される。
基板１０は、その表面領域に、１つ以上のバッファ層（図示せず）を含み得る。バッファ層は、格子定数を基板の格子定数からソース／ドレイン領域の格子定数に徐々に変化させるのに役立つ。バッファ層は、Ｓｉ、Ｇｅ、ＧｅＳｎ、ＳｉＧｅ、ＧａＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＳｂＰ、ＧａＡｓＳｂ、ＧａＮ、ＧａＰおよびＩｎＰなどのエピタキシャル成長した単結晶半導体材料から形成することができるが、これらに限定されない。特定の実施形態では、基板１０は、シリコン基板１０上にエピタキシャル成長したシリコンゲルマニウム（ＳｉＧｅ）バッファ層を含む。ＳｉＧｅバッファ層のゲルマニウム濃度は、最下部のバッファ層の３０原子％のゲルマニウムから最上部のバッファ層の７０原子％のゲルマニウムに増加し得る。
基板１０は、（例えば、ｐ型又はｎ型導電型）不純物で適切にドープされた様々な領域を含み得る。ドーパント１２は、例えば、ｎ型Ｆｉｎ ＦＥＴの場合にはホウ素（ＢＦ２）であり、ｐ型Ｆｉｎ ＴＥＦの場合にはリンである。
図２では、マスク層１５が基板１０上に形成される。いくつかの実施形態では、マスク層１５は、第一マスク層１５Ａ及び第二マスク層１５Ｂを含む。いくつかの実施形態では、第一マスク層１５Ａは窒化ケイ素で形成され、第二マスク層１５Ｂは酸化ケイ素で形成される。他の実施形態では、第一マスク層１５Ａは酸化ケイ素で形成され、第二マスク層１５Ｂは窒化ケイ素（ＳｉＮ）で形成される。第一及び第二マスク層は、低圧ＣＶＤ（ＬＰＣＶＤ）及びプラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、又は他の適切なプロセスを含む化学蒸着（ＣＶＤ）によって形成される。マスク層１５は、フォトリソグラフィー及びエッチングを含むパターン化動作を用いてマスクパターンにパターン化される。
次に、図３に示されるように、基板１０は、パターン化されたマスク層１５を用いて、Ｘ方向に延びるフィン構造２５にパターン化される。図３では、二つのフィン構造２５がＹ方向に配置される。しかしながら、フィン構造の数は二つに限定されず、一つのような小さい場合であってもよいか又は三つ以上であってもよい。いくつかの実施形態では、一つ以上のダミーフィン構造がフィン構造２５の両側に形成されて、パターン化動作におけるパターン忠実度を向上させる。
フィン構造２５は、任意の適切な方法によってパターン化され得る。例えば、フィン構造は、ダブルパターニングまたはマルチパターニングプロセスを含む、１つ以上のフォトリソグラフィプロセスを使用してパターニングされ得る。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層は、基板上に形成され、かつフォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層を除去し、残りのスペーサーを使用してフィン構造をパターニングすることができる。
フィン構造を形成した後、フィン構造が絶縁層に完全に埋め込まれるように、絶縁材料の一つ以上の層を含む絶縁材料層が基板上に形成される。絶縁層用の絶縁材料は、ＬＰＣＶＤ（低圧化学蒸着法）、プラズマＣＶＤ又は流動性ＣＶＤによって形成された酸化ケイ素、窒化ケイ素、酸窒化ケイ素（ＳｉＯＮ）、ＳｉＯＣＮ、ＳｉＣＮ、フッ素ドープケイ酸塩ガラス（ＦＳＧ）、又は低Ｋ誘電体材料を含み得る。絶縁層の形成後にアニール動作が実行され得る。次に、化学機械研磨（ＣＭＰ）法及び／又はエッチバック法などの平坦化動作は、図４に示されるように、最上部の第二半導体層２５の上面が絶縁材料層３０から露出するように実行される。
いくつかの実施形態では、一つ以上のライナー層２２は、図４に示されるように、絶縁材料層４０を形成する前に、図３の構造上に形成される。ライナー層２２は、一つ以上の窒化ケイ素、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯＣＮ、及び酸化ケイ素を含む。
そして、図５に示されるように、絶縁材料層３０は、フィン構造２０の上部が露出するように、分離絶縁層３０を形成するように凹んでいる。この動作により、フィン構造２５は、シャロートレンチアイソレーション（ＳＴＩ）とも呼ばれる分離絶縁層３０によって互いに電気的に分離される。フィン構造の下部１１は、分離絶縁層３０に埋め込まれる。
分離絶縁層３０を形成した後、図６に示されるように、犠牲ゲート誘電体層４２が形成される。犠牲ゲート誘電体層４２は、酸化ケイ素ベースの材料などの絶縁材料の一つ以上の層を含む。一実施形態では、ＣＶＤによって形成された酸化ケイ素が用いられる。犠牲ゲート誘電体層４２の厚さは、いくつかの実施形態では、約１ｎｍ～約５ｎｍの範囲にある。
図７は、露出したフィン構造２５上に犠牲ゲート構造４０を形成した後の構造を示す。犠牲ゲート構造は、犠牲ゲート電極４４及び犠牲ゲート誘電体層４２を含む。犠牲ゲート構造４０は、チャネル領域となるフィン構造の一部上に形成される。犠牲ゲート構造４０は、図７に示されるように、まずフィン構造上に犠牲ゲート誘電体層４２をブランケット堆積することによって形成される。犠牲ゲート電極層は、その後、フィン構造が犠牲ゲート電極層に完全に埋め込まれるように、犠牲ゲート誘電体層に、かつフィン構造上にブランケット堆積される。犠牲ゲート電極層は、多結晶シリコン又はアモルファスシリコンなどのシリコンを含む。いくつかの実施形態では、犠牲ゲート電極層に平坦化動作が施される。犠牲ゲート誘電体層及び犠牲ゲート電極層は、ＬＰＣＶＤ及びＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、又は他の適切なプロセスを含むＣＶＤを用いて堆積される。続いて、マスク層が犠牲ゲート電極層上に形成される。マスク層は、パッドＳｉＮ層４６及び酸化ケイ素マスク層４８を含む。
その後、図７に示されるように、パターン化動作がマスク層で実行され、犠牲ゲート電極層が犠牲ゲート構造４０にパターン化される。犠牲ゲート構造４０のパターン化動作は、以下でより詳細に説明される。
犠牲ゲート構造４０は、いくつかの実施形態では、犠牲ゲート誘電体層４２、犠牲ゲート電極層４４（例えば、ポリシリコン）、パッドＳｉＮ層４６、及び酸化ケイ素マスク層４８を含む。図７に示されるように、犠牲ゲート構造４０をパターン化することにより、フィン構造２０の上部は、犠牲ゲート構造４０の反対側に部分的に露出し、それにより、ソース／ドレイン（Ｓ／Ｄ）領域を画定する。本開示では、ソースとドレインは交換可能に使用され、その構造が実質的に同じである。図７では、一つの犠牲ゲート構造が形成されるが、犠牲ゲート構造の数は一つに限定されない。いくつかの実施形態では、二つ以上の犠牲ゲート構造がＸ方向に配置される。特定の実施形態では、一つ以上のダミー犠牲ゲート構造が犠牲ゲート構造の両側に形成されて、パターン忠実度を向上させる。
犠牲ゲート構造４０を形成した後、側壁スペーサー４５用の絶縁材料のブランケット層４５は、図８に示されるように、ＣＶＤ又は他の適切な方法を用いてコンフォーマルに形成される。ブランケット層４５は、犠牲ゲート構造の側壁、水平面、及び頂部などの垂直面において実質的に等しい厚さを有するように形成されるように、コンフォーマルな方法で堆積される。いくつかの実施形態では、ブランケット層４５は、約２ｎｍ～約１０ｎｍの範囲内の厚さで堆積される。一実施形態では、ブランケット層４５の絶縁材料は、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮ又はＳｉＣＮ及びそれらの組み合わせなどの窒化ケイ素系材料である。
さらに、図９に示されるように、側壁スペーサー４５は、犠牲ゲート構造の反対側の側壁に形成され、続いて、Ｓ／Ｄ領域のフィン構造は、分離絶縁層３０の上面よりも下まで凹んでいる。ブランケット層４５を形成した後、例えば、反応性イオンエッチング（ＲＩＥ）を用いて、ブランケット層４５に対して異方性エッチングが実行される。異方性エッチングプロセス中に、絶縁材料の大部分が水平面から除去され、犠牲ゲート構造の側壁及び露出したフィン構造の側壁などの垂直面に誘電体スペーサー層が残される。マスク層４８は、側壁スペーサーから露出され得る。いくつかの実施形態では、等方性エッチングが続いて実行されて、露出したフィン構造２５のＳ／Ｄ領域の上部から絶縁材料を除去してよい。
続いて、Ｓ／Ｄ領域のフィン構造は、ドライエッチング及び／又はウェットエッチングを用いて、分離絶縁層３０の上面よりも下まで凹んでいる。図９に示されるように、露出したフィン構造（フィン側壁）のＳ／Ｄ領域に形成された側壁スペーサー４５は部分的に残っている。しかしながら、他の実施形態では、露出したフィン構造のＳ／Ｄ領域に形成された側壁スペーサー４５は完全に除去される。
続いて、図１０に示されるように、ソース／ドレイン（Ｓ／Ｄ）エピタキシャル層５０が形成される。Ｓ／Ｄエピタキシャル層５０は、ｎチャネルＦＥＴの場合にはＳｉ、ＳｉＰ、ＳｉＣ及びＳｉＣＰの一つ以上の層を含み、ｐチャネルＦＥＴの場合にはＳｉ、ＳｉＧｅ、Ｇｅ、ＧｅＳｎ及びＳｉＧｅＳｎの一つ以上の層を含む。Ｓ／Ｄ層５０は、ＣＶＤ、ＡＬＤ又は分子ビームエピタキシ（ＭＢＥ）を用いるエピタキシャル成長法で形成される。
図１０に示されるように、Ｓ／Ｄエピタキシャル層は、それぞれ、凹んだフィン構造から成長する。いくつかの実施形態では、成長したエピタキシャル層は、分離絶縁層の上で合体し、ボイド５２を形成する。
続いて、図１１に示されるように、エッチストップ層としてのライナー絶縁層６０が形成され、そして、層間誘電体（ＩＬＤ）層６５が形成される。ライナー絶縁層６０は、ＳｉＮなどの窒化ケイ素系材料で形成され、後続のエッチング動作においてコンタクトエッチストップ層として機能する。ＩＬＤ層６５の材料は、酸化ケイ素、ＳｉＣＯＨ及びＳｉＯＣなどのＳｉ、Ｏ、Ｃ及び／又はＨを含む化合物を含む。ポリマーなどの有機材料はＩＬＤ層６５に用いられる。ＩＬＤ層６５を形成した後、図１１に示されるように、犠牲ゲート電極層５４の頂部が露出されるように、ＣＭＰなどの平坦化動作が実行される。
次に、図１２に示されるように、犠牲ゲート電極層４４及び犠牲ゲート誘電体層４２が除去されることにより、ゲートスペース４９内のフィン構造を露出させる。ＩＬＤ層６５は、犠牲ゲート構造の除去中にＳ／Ｄ構造５０を保護する。犠牲ゲート構造は、プラズマドライエッチング及び／又はウェットエッチングを用いて除去され得る。犠牲ゲート電極層５４がポリシリコンであり、ＩＬＤ層６５が酸化ケイ素である場合、ＴＭＡＨ溶液などのウェットエッチャントを用いて、犠牲ゲート電極層５４を選択的に除去することができる。その後、犠牲ゲート誘電体層４２は、プラズマドライエッチング及び／又はウェットエッチングを用いて除去される。
犠牲ゲート構造を除去した後、図１３に示されるように、ゲート誘電体層１０２が露出したフィン構造２０の周囲に形成され、ゲート電極層１０４がゲート誘電体層１０２に形成される。
特定の実施形態では、ゲート誘電体層１０２は、酸化ケイ素、窒化ケイ素、又は高ｋ誘電体材料、他の適切な誘電体材料、及び／又はそれらの組み合わせなどの誘電体材料の一つ以上の層を含む。高ｋ誘電体材料の例は、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、酸化ジルコニウム、酸化アルミニウム、酸化チタン、二酸化ハフニウムアルミナ（ＨｆＯ２－Ａｌ２Ｏ３）合金、他の適切な高ｋ誘電体材料、及び／又はそれらの組み合わせを含む。いくつかの実施形態では、ゲート誘電体層１０２は、チャネル層と誘電体材料との間に形成された界面層を含む。
ゲート誘電体層１０２は、ＣＶＤ、ＡＬＤ、又は任意の適切な方法で形成され得る。一実施形態では、ゲート誘電体層１０２は、チャネル領域において均一な厚さを有するゲート誘電体層の形成を確保するために、ＡＬＤなどの非常にコンフォーマルな堆積プロセスを用いて形成される。一実施形態では、ゲート誘電体層１０２の厚さは、約１ｎｍ～約６ｎｍの範囲にある。
ゲート電極層１０４は、ゲート誘電体層１０２に形成される。ゲート電極１０４は、ポリシリコン、アルミニウム、銅、チタン、タンタル、タングステン、コバルト、モリブデン、窒化タンタル、ニッケルシリサイド、コバルトシリサイド、ＴｉＮ、ＷＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＣＮ、ＴａＣ、ＴａＳｉＮ、金属合金、他の適切な材料、及び／又ははそれらの組み合わせなどの導電性材料の一つ以上の層を含む。
ゲート電極層１０４は、ＣＶＤ、ＡＬＤ、電気めっき、又は他の適切な方法で形成され得る。ゲート電極層もＩＬＤ層６５の上面上に堆積される。次に、ＩＬＤ層６５上に形成されたゲート誘電体層及びゲート電極層は、ＩＬＤ層６５の上面が露出するまで、例えば、ＣＭＰを用いて平坦化される。
平坦化動作後、図１３に示されるように、ゲート電極層１０４が凹んでおり、凹んだゲート電極１０４上にキャップ絶縁層１０６が形成される。キャップ絶縁層は、ＳｉＮなどの窒化ケイ素系材料の一つ以上の層を含む。キャップ絶縁層１０６は、絶縁材料の堆積後、平坦化動作を行うことによって形成され得る。
本開示の特定の実施形態では、一つ以上の仕事関数調整層（図示せず）は、ゲート誘電体層１０２とゲート電極１０４との間に挿入される。仕事関数調整層は、ＴｉＮ、ＴａＮ、ＴａＡｌＣ、ＴｉＣ、ＴａＣ、Ｃｏ、Ａｌ、ＴｉＡｌ、ＨｆＴｉ、ＴｉＳｉ、ＴａＳｉ又はＴｉＡｌＣの単層、又は二つ以上のこれらの材料の多層などの導電性材料で形成される。ｎチャネルＦＥＴの場合、ＴａＮ、ＴａＡｌＣ、ＴｉＮ、ＴｉＣ、Ｃｏ、ＴｉＡｌ、ＨｆＴｉ、ＴｉＳｉ及びＴａＳｉの一つ以上は仕事関数調整層として用いられ、ｐチャネルＦＥＴの場合、ＴｉＡｌＣ、Ａｌ、ＴｉＡｌ、ＴａＮ、ＴａＡｌＣ、ＴｉＮ、ＴｉＣ及びＣｏの一つ以上は仕事関数調整層として用いられる。仕事関数調整層は、ＡＬＤ、ＰＶＤ、ＣＶＤ、電子ビーム蒸着、又は他の適切なプロセスによって形成され得る。さらに、仕事関数調整層は、異なる金属層を使用し得るｎチャネルＦＥＴ及びｐチャネルＦＥＴに対して別々に形成され得る。
続いて、図１４に示されるように、コンタクトホール１１０は、ドライエッチングを用いて、ＩＬＤ層６５内に形成される。いくつかの実施形態では、Ｓ／Ｄエピタキシャル層５０の上部がエッチングされる。
図１５に示されるように、シリサイド層１２０は、Ｓ／Ｄエピタキシャル層５０上に形成される。シリサイド層は、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＴｉＳｉ、ＭｏＳｉ及びＴａＳｉの一つ以上を含む。そして、図１６に示されるように、導電性材料１３０は、コンタクトホール内にが形成される。導電性材料１３０は、Ｃｏ、Ｎｉ、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、Ａｌ、ＴｉＮ及びＴａＮの一つ以上を含む。
ＦｉｎＦＥＴがさらにＣＭＯＳプロセスを受けて、コンタクト／ビア、相互接続金属層、誘電層、パッシベーション層などの様々な特徴を形成することを理解されたい。
金属ゲートＦｉｎＦＥＴでは、デバイス性能は金属ゲートプロファイル（形状）の設計に影響され、金属ゲートプロファイルは犠牲ゲート電極のプロファイルに依存することが多い。いくつかの実施形態では、デバイス性能は、ＦＥＴデバイスの駆動電流、閾値電圧、オフ電流（Ｉｏｆｆ）、スイッチング速度、消費電力、ドレイン誘導障壁低下（ＤＩＢＬ）特性、又は他の任意の電気的特性を含む。ＦＥＴデバイスの用途ごとに異なるデバイス性能が必要である。デバイス性能の一つ以上を考慮して、金属ゲートの必要なプロファイルが決定される。図１７Ａ、１７Ｂ、１７Ｃ及び１７Ｄは、本開示の一実施形態に係る犠牲ゲート電極をパターン化するための一連のプロセスの様々な段階を示す。この方法のさらなる実施形態について、追加の動作を図１７Ａ－１７Ｄに示すプロセスの前、その間、及びその後に提供することができ、以下に説明する動作の一部を置き換えたり、削除したりすることができることを理解されたい。動作／プロセスの順序を交換してよい。図１－１６に関して説明した材料、構成及び／又はプロセスは、図１７Ａ－１７Ｄのものに適用することができ、その詳細な説明は省略される。
いくつかの実施形態では、図１７Ａに示されるように、ポリシリコン４４のブランケット層を形成した後、第一ハードマスク層１４６、第二ハードマスク層１４７、及び第三ハードマスク層１４８は、例えば、ＣＶＤ又はＡＬＤ又は他の適切な成膜方法で順次形成される。いくつかの実施形態では、第一ハードマスク層１４６は、窒化ケイ素、ＳｉＯＮ及びＳｉＯＣＮの一つ以上で形成される。いくつかの実施形態では、第二ハードマスク層１４７は、第一ハードマスク層１４６とは異なる材料で形成され、酸化ケイ素又はＳｉＯＮの一つ以上で形成される。いくつかの実施形態では、第三ハードマスク層１４８は、第二ハードマスク層１４７とは異なる材料で形成され、窒化ケイ素、ＳｉＯＮ及びＳｉＯＣＮの一つ以上で形成される。いくつかの実施形態では、デバイス設計及びプロセス要件に応じて、ポリシリコン層４４の厚さは約１００ｎｍ～約３００ｎｍの範囲にあり、第一ハードマスク層１４６の厚さは約１０ｎｍ～約３０ｎｍの範囲にあり、第二ハードマスク層１４７の厚さは約６０ｎｍ～約１００ｎｍの範囲にあり、第三ハードマスク層１４８の厚さは約１０ｎｍ～約３０ｎｍの範囲にある。
いくつかの実施形態では、図１７Ｂに示されるように、三層レジストシステムを用いて、犠牲ゲート電極用のポリシリコン層をパターン化する。三層レジストシステムは、下層２１０、中間層２２０、及びフォトレジスト層２３０を含む。いくつかの実施形態では、下層２１０は有機材料で形成される。有機材料は、架橋されていない複数のモノマー又はポリマーを含み得る。下層２１０は、パターン化可能であり及び／又は反射防止特性を提供するように調整された組成を有する材料を含み得る。下層２１０の例示的な材料は、ポリヒドロキシスチレン（ＰＨＳ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリエーテル、及びそれらの組み合わせなどの炭素骨格ポリマーと、芳香環を含む他の有機ポリマーとを含む。下層２１０は、下にある構造が不均一である可能性があるため、構造を平坦化するために用いられる。いくつかの実施形態では、下層２１０は、スピンコーティングプロセスによって形成される。他の実施形態では、下層２１０は、別の適切な堆積プロセスによって形成される。下層２１０の厚さは、いくつかの実施形態では約５０ｎｍ～約２００ｎｍの範囲にあり、他の実施形態では約８０ｎｍ～約１２０ｎｍの範囲にある。いくつかの実施形態では、下層２１０を形成した後、アニーリング動作が実行される。
いくつかの実施形態では、中間層２２０は、シリコン含有溶液を下層上にスピンコーティングすることによって形成され、コーティングされた層は、８０－１２０℃で３０秒～１２０秒ベークされる。いくつかの実施形態では、コーティングされた層のベーキングは、ベーキングプレートで実行される。中間層２２０の厚さは、いくつかの実施形態では約２０ｎｍ～約１００ｎｍの範囲にあり、他の実施形態では約３０ｎｍ～約８０ｎｍの範囲にある。いくつかの実施形態では、中間層２２０は、有機ポリマーをさらに含む。有機ポリマーは、いくつかの実施形態ではシリコン含有ポリマーを含み、他の実施形態では有機ポリマー及び架橋剤を含む。特定の実施形態では、シリコン含有ポリマーは、発色団（染料）、光酸発生剤、塩基クエンチャ及び／又はフルオロカーボンをさらに含む。有機ポリマー主鎖は、ポリヒドロキシスチレン（ＰＨＳ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリエーテル、及びそれらの組み合わせ、ならびに芳香環を含む他の有機ポリマーであり得る。
いくつかの実施形態では、中間層２２０を形成した後、アニーリング動作などの熱動作が実行される。アニーリング動作は、前述したベーキング動作に加えて、又はその代わりに実行される。アニーリング動作は、コーティングされた中間層２２０の表面を滑らか又は平坦にする。いくつかの実施形態では、アニーリング後、中間層２２０の表面粗さＲａは、０ｎｍより大きく５ｎｍ未満である。
いくつかの実施形態では、アニーリング動作の温度は、基板温度として約２５０℃～約６００℃の範囲にあり、他の実施形態では、約３００℃～約５００℃の範囲にある。いくつかの実施形態では、アニーリング動作は、ベーキングプレートでの熱ベーキングである。このような場合、熱ベーキングの処理時間は、いくつかの実施形態では約３０秒～約６００秒の範囲にあり、他の実施形態では約６０秒～約３００秒の範囲にある。いくつかの実施形態では、アニーリング動作は、第一温度での第一ステップと、第一温度よりも高い第二温度での第二テップとを含む２つのステップを含む。いくつかの実施形態では、第一温度は約８０℃～約２００℃の範囲にあり、第二温度は約２５０℃～約１０００℃の範囲にある。
アニーリング動作後、中間層２２０の厚さは、いくつかの実施形態では約１５ｎｍ～約９０ｎｍの範囲にあり、他の実施形態では約２０ｎｍ～約７０ｎｍの範囲にある。
さらに、図１７Ｂに示されるように、フォトレジスト層は、中間層２２０上に形成され、フォトレジストパターン２３０にパターン化される。フォトレジスト層は、中間層にスピンコーティングされ、フォトレジスト層は、いくつかの実施形態では、フォトマスクを通して露光光／ビームで露光される。露光光／ビームは、ＫｒＦエキシマレーザ光及びＡｒＦエキシマレーザ光などの深紫外線（ＤＵＶ）光、約１３．５ｎｍの波長を有する極端紫外線（ＥＵＶ）光、Ｘ線、及び／又は電子ビームであり得る。いくつかの実施形態では、複数の露光プロセスが適用される。いくつかの実施形態では、フォトレジストパターン２３０は、微細なパターン（例えば、約５ｎｍ～約２０ｎｍ）及び大きなパターン（例えば、約１００ｎｍ以上（例えば、１０μｍ））を含む。ＥＵＶリソグラフィーを用いることにより、微細なパターンと大きなパターンを同時にパターン化することができる（例えば、単一露光）。露光されたフォトレジストの現像後、レジストパターン２３０が取得される。いくつかの実施形態では、接着層は、中間層２２０とフォトレジスト層２３０との間に配置される。
次に、中間層２２０は、フォトレジストパターン２３０をエッチングマスクとして用いて、パターン化された中間層を形成するようにパターン化される。さらに、下層２１０は、パターン化された中間層をエッチングマスクとして用いて、パターン化された下層を形成するようにパターン化される。下層２１０が有機材料で形成される場合、Ｏ２、ＳＯ２、ＣＯ２及び／又は他の適切なエッチングガスを用いる一つ以上のドライエッチング動作を用いて下層３０をパターン化する。
続いて、図１７Ｃに示されるように、第一～第三ハードマスク層は、パターン化された中間層及びパターン化された下層をエッチングマスクとして用いて、ハードマスクパターン１４０を形成するようにパターン化される。いくつかの実施形態では、第三ハードマスク層１４８は、パターン化された中間層及びパターン化された下層をエッチングマスクとして用いてパターン化され、次に、第二ハードマスクパターンは、パターン化された第三ハードマスク層をエッチングマスクとして用いてパターン化され、さらに、第一ハードマスクパターンは、パターン化された第二及び第三ハードマスク層をエッチングマスクとして用いてパターン化される。いくつかの実施形態では、第三及び第一ハードマスク層が同じ材料（例えば、窒化ケイ素）で形成される場合、第一ハードマスク層１４６のパターン化中に、第三ハードマスク層１４８が除去される。
そして、図１７Ｄに示されるように、ポリシリコン層４４は、ハードマスクパターン１４０（あるいは、第三ハードマスク層が除去される場合、パターン化された第二及び第一ハードマスク層）をエッチングマスクとして用いてパターン化される。本開示では、チャンバーコーティング技術を用いて、エッチングされたポリシリコンパターン４４のプロファイルを制御する。
図１８は、ポリシリコンエッチングを制御してウェーハ間の変化を抑制するためのチャンバーコーティング技術を示す。チャンバー３００は、バイアス電圧源３２０に結合されたウェーハステージ３１０、上部プレート３３０、高周波電源３５０に結合された電源電極３４０、一つ以上の真空ポンプに結合された一つ以上のガス入口３６０及び一つ以上のガス出口３７０を含むプラズマエッチング真空チャンバーである。
まず、図１８の左上に示されるように、処理されるウェーハが導入される前に、チャンバーの内部が洗浄される。洗浄は、チャンバー３００内でプラズマを生成することを含む。
次に、ウェーハステージ３１０及び上部プレート３３０の内壁及び表面は、示されるコーティング材料３８０によってコーティングされる。コーティング材料３８０は、いくつかの実施形態では、シリコンソースガス（ＳｉＣｌ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２及び／又はＳｉＨ３Ｃｌ）、Ｏ２及びＡｒの混合ガスと共にプラズマを用いて形成される。特定の実施形態では、ＳｉＣｌ４がシリコンソースガスとして用いられる。混合ガスを用いて、ＳｉｘＯｙで表されるコーティング材料がチャンバー５００の内部に形成される。いくつかの実施形態では、コーティング材料がポリマーである。
いくつかの実施形態では、コーティング材料を形成するための圧力は、約１ｍＴｏｒｒ～約１００ｍＴｏｒｒの範囲にある。いくつかの実施形態では、入力電力は、約３００Ｗ～８００Ｗの範囲にある。いくつかの実施形態では、酸素の流量は、約１００ｓｃｃｍ～３００ｓｃｃｍの範囲にある。いくつかの実施形態では、シリコンソースガス（例えば、ＳｉＣｌ４）の流量は、約２０ｓｃｃｍ～１００ｓｃｃｍの範囲にある。いくつかの実施形態では、Ａｒの流量は、約１００ｓｃｃｍ～３００ｓｃｃｍの範囲にある。コーティング材料を形成するためのプロセス時間は、約５秒～約３０秒の範囲にある。
コーティング材料３８０を形成した後、ウェーハ３９０がウェーハステージ３１０にロードされ、エッチング動作が実行される。エッチング動作中に、コーティング材料３８０の一部が除去される。処理されたウェーハをアンロードした後、残留コーティング材料を除去するための洗浄動作が実行される。チャンバーコーティング技術では、ウェーハをロードするたびに新たなコーティングが形成されるため、ポリシリコンエッチングにおけるウェーハ間の変化を抑制することができる。
プラズマによるポリシリコン層のエッチングが進行するにつれて、コーティング材料層の一部もエッチングされ、いくつかの実施形態では、真空チャンバーの内面の一部が露出される。コーティング材料層の一部が除去されると、エッチング条件が変化するため、エッチングされたポリシリコンパターンのプロファイル（形状）が変化する。本開示の発明者は、コーティング材料を形成するための条件を制御することにより、コーティング材料の特性を制御するため、ポリシリコン犠牲ゲート電極のプロファイルを制御することができることを見出した。
図１９Ａは図７と同じであり、ハードマスク層４６及び４８を有するパターン化された犠牲ゲート電極４４を示す。図１９Ｂは、ハードマスク層４６及び４８を有する犠牲ゲート電極４４のパターンプロファイルを示す。図１９Ａが一つの犠牲ゲート電極を示し、図１９Ｂが説明のために二つの犠牲ゲート電極を示すが、犠牲ゲート電極の数は、一つ又は二つに限定されない。
犠牲ゲート電極４４は、フィン構造２５の頂部よりも低い下部と、上部とを有する。いくつかの実施形態では、下部は、分離絶縁層３０の表面から垂直長さＦＨと、フィン構造２５の頂部のレベル（すなわち、分離絶縁層から突出するフィン構造２０の上部のチャネル領域の高さ）とを有し、上部は垂直長さＧＨを有する。いくつかの実施形態では、ＧＨは、約１．５ＦＨ～３ＦＨの範囲にある。いくつかの実施形態では、ハードマスク層の垂直長さＨＭは、約１．２ＦＨ～約２ＦＨの範囲にある。
本開示では、コーティング材料を形成する条件を制御することにより、下部でのポリシリコン層の幅Ａ、Ｂ及びＣが制御される。幅Ａは、フィン構造２０の頂部のレベルで測定され、幅Ｃは、分離絶縁層３０の表面でのポリシリコン層の底部で測定される。幅Ｂは、分離絶縁層３０の表面から０．４５ＦＨのレベルに対応する幅である。
図２０Ａでは、犠牲ゲート電極の下部は、針さし形状を有する。幅Ａは幅Ｂ及びＣよりも大きく、幅Ｂは幅Ｃよりも小さい。いくつかの実施形態では、幅Ｂは幅Ａよりも約７－９％小さく（幅Ａの０．９１－０．９３）、幅Ｃは幅Ａよりも約５－６％小さい。いくつかの実施形態では、犠牲ゲート電極の下部は、幅Ｃが、幅Ａよりも小さい幅Ｂよりも小さい逆テーパ形状を有する。いくつかの実施形態では、最も狭い部分は、分離絶縁層３０の上面から約０．４ＦＨ～約０．５ＦＨのレベルに位置する。
図２０Ｂでは、犠牲ゲート電極の下部は矩形形状を有する。幅Ａ、Ｂ、及びＣはほぼ同じである。いくつかの実施形態では、幅の変化は、ゼロ以上であり、かつ幅Ａの約２％未満である。
図２０Ｃでは、犠牲ゲート電極の下部はテーパ形状を有する。幅Ａは幅Ｂ及びＣよりも小さく、幅Ｂは幅Ｃよりも小さい。いくつかの実施形態では、幅Ｂは幅Ａよりも約１３－１７％大きく、幅Ｃは幅Ａよりも約１７－２０％大きい。いくつかの実施形態では、最も広い部分は、分離絶縁層３０の上面から約０～約０．１ＦＨのレベルに位置する。
以下に説明するように、犠牲ゲート電極４４の形状は、金属ゲート電極の形状に対応する。設計、プロセス、及び／又は電気的性能の要件に応じて、図２０Ａ、２０Ｂ又は２０Ｃの形状のうちの一つを選択する。
犠牲ゲート電極４４の下部の形状又はプロファイルは、一つ以上の処理条件を変更することによって制御される。条件は、コーティング材料形成中の圧力、ガス流量、ガス流量比、及び入力電力を含む。
いくつかの実施形態では、図２１に示されるように、コーティング材料を形成するための圧力は、コーティング材料の特性を制御するように制御されて、犠牲ゲート電極４４の下部のプロファイルを制御する。圧力が比較的低く、約５ｍＴｏｒｒ～約１０ｍＴｏｒｒの範囲にある場合、コーティング材料の密度はより高く、したがって、ポリシリコン層のエッチング中のコーティング材料のエッチング（トリミング）速度は低い。いくつかの実施形態では、図２１に示されるように、ケース１では、エッチング速度は、約０．５ｎｍ／ｓ～約１．０ｎｍ／ｓの範囲にあり、ケース２では、エッチング速度は約１．０ｎｍ／ｓ～約１．７ｎｍ／ｓの範囲にあり、ケース３では、エッチング速度は、約１．５ｎｍ／ｓ～約２．５ｎｍ／ｓの範囲にある。いくつかの実施形態では、図２２に示されるように、ケース４では、エッチング速度は、約０．３ｎｍ／ｓ～約０．７ｎｍ／ｓの範囲にあり、ケース５では、エッチング速度は約０．７ｎｍ／ｓ～約１．５ｎｍ／ｓの範囲にあり、ケース６では、エッチング速度は、約１．７ｎｍ／ｓ～約２．５ｎｍ／ｓの範囲にある。
さらに、コーティング材料の厚さは薄く、コーティング材料の厚さの均一性は高い（変化が小さい）。この条件で形成されたコーティング材料でポリシリコン層をエッチングすると、パターン化された犠牲ゲート電極の下部の形状が針さし形状になる。
圧力が上昇すると、コーティング材料の密度が低下し、コーティング材料のトリミング／エッチング速度が増加する。圧力を上昇させることにより、犠牲ゲート電極の下部は矩形形状又はテーパ形状になる。
いくつかの実施形態では、図２２に示されるように、コーティング材料を形成するためのガス流量比（ＳｉＣｌ４／Ｏ２）は、コーティング材料の特性を制御するように制御されて、犠牲ゲート電極４４の下部のプロファイルを制御する。シリコンソースガスが比較的小さく、（Ｏ２量に対して）約０．０５～約０．２の範囲にある場合、コーティング材料の密度が高いため、ポリシリコン層のエッチング中のコーティング材料のエッチング（トリミング）速度は低い。さらに、コーティング材料の厚さは薄く、コーティング材料の厚さの均一性は高い（変化が小さい）。この条件で形成されたコーティング材料でポリシリコン層をエッチングすると、パターン化された犠牲ゲート電極の下部の形状が針さし形状になる。
ガス比が増加すると、コーティング材料の密度が低下し、コーティング材料のトリミング／エッチング速度が増加する。ガス比を増加させることにより、犠牲ゲート電極の下部は矩形形状又はテーパ形状になる。
コーティング材料の厚さも、処理時間を調整することによって調整され、エッチングされるポリシリコン層の厚さに依存する。
図２３は、コーティング材料形成条件に関する犠牲ゲート電極４４の下部、ゲートスペース４９（図１２を参照）、及びゲート電極１０４（図１３を参照）のプロファイルを示す。条件１－６は、図２１及び２３に示される。
条件１及び４では、犠牲ゲート電極は針さし形状を有する。いくつかの実施形態では、犠牲ゲート電極の幅Ｂと幅Ａの比は、約０．９２～０．９４の範囲にあり、幅Ａ、幅Ｂ及び幅Ｃの比は、１：約０．９２～約０．９４：約０．９４～約０．９６である。ゲートスペース４９も針さし形状を有する。いくつかの実施形態では、ゲートスペースの幅Ｂと幅Ａの比は、約０．８３～０．９１の範囲にあり、幅Ａ、幅Ｂ及び幅Ｃの比は、１：約０．８３～約０．９１：約０．９２～約１である。ゲート電極１０４も針さし形状を有する。いくつかの実施形態では、ゲート電極の幅Ｂと幅Ａの比は、約０．７３～０．８１の範囲にあり、幅Ａ、幅Ｂ及び幅Ｃの比は、１：約０．７３～約０．８１：約０．８２～約０．８８である。
条件２及び５では、犠牲ゲート電極は矩形形状を有する。いくつかの実施形態では、犠牲ゲート電極４４の幅Ｂと幅Ａの比は、約０．９８～１の範囲にあり、幅Ａ、幅Ｂ及び幅Ｃの比は、１：約０．９８～約１：約０．９８～約１である。ゲートスペース４９も矩形形状を有する。いくつかの実施形態では、ゲートスペースの幅Ｂと幅Ａの比は、約０．９０～１．０４の範囲にあり、幅Ａ、幅Ｂ及び幅Ｃの比は、１：約０．９０～約１．０４：約０．９３～約１．０７である。ゲート電極１０４も矩形形状を有する。いくつかの実施形態では、ゲート電極の幅Ｂと幅Ａの比は、約０．９５～１．０９の範囲にあり、幅Ａ、幅Ｂ及び幅Ｃの比は、１：約０．９５～約１．０９：約１～約１．１４である。いくつかの実施形態では、ゲート電極の幅の変化はゼロより大きい。
条件３及び６では、犠牲ゲート電極はテーパ形状を有する。いくつかの実施形態では、犠牲ゲート電極４４の幅Ｂと幅Ａの比は、約１．０８～１．１６の範囲にあり、幅Ａ、幅Ｂ及び幅Ｃの比は、１：約１．０８～約１．１６：約１．１２～約１．２である。ゲートスペース４９もテーパ形状を有する。いくつかの実施形態では、ゲートスペースの幅Ｂと幅Ａの比は、約１．０４～１．２４の範囲にあり、幅Ａ、幅Ｂ及び幅Ｃの比は、１：約１．０４～約１．２４：約１．１３～約１．３３である。ゲート電極１０４もテーパ形状を有する。いくつかの実施形態では、ゲート電極の幅Ｂと幅Ａの比は、約０．９５～１．０９の範囲にあり、幅Ａ、幅Ｂ及び幅Ｃの比は、１：約１．１７～約１．２７：約１．２～約１．３である。
いくつかの実施形態では、ボイドのシームは、金属ゲート構造内、例えば、金属ゲート構造の最も広い部分に存在する。いくつかの実施形態では、金属ゲート構造の底部は丸い角を有し、このような場合、幅Ｃは、金属ゲート構造の最下部よりも２－３ｎｍ高いレベルで測定される。いくつかの実施形態では、金属ゲート構造は二つ以上の層を含み、内部側壁（垂直部分）上の各層の厚さは、金属ゲート構造において均一ではない。いくつかの実施形態では、厚さの変化は、その平均厚さに対して０％を超え、１０％未満である。
本明細書に記載の様々な実施形態又は実施例は、既存の技術に比較して複数の利点を提供する。本開示の実施形態では、コーティング材料層は、ポリシリコンエッチングを実行する前にエッチングチャンバーの内側に形成され、コーティング材料を形成するための条件は、エッチングされたポリシリコンのプロファイル（形状）を制御するように調整される。ポリシリコンパターン（犠牲ゲート電極）のプロファイルを制御することにより、その後に形成されるゲート電極のプロファイルを制御することができ、それによりデバイス性能及び歩留まりを向上させることができる。
すべての利点が必ずしも本明細書で論じられるわけではなく、すべての実施形態又は実施例に特定の利点は必要ではなく、他の実施形態又は実施例は異なる利点を提供してよいことが理解される。
本開示の一態様によれば、半導体デバイスを製造する方法において、基板上に配置された分離絶縁層から突出したフィン構造が形成され、犠牲ゲート誘電体層がフィン構造上に形成され、ポリシリコン層が犠牲ゲート誘電体層上に形成され、マスクパターンがポリシリコン層上に形成され、ポリシリコン層は、エッチングマスクとしてマスクパターンを用いて、犠牲ゲート電極にパターン化される。ポリシリコン層のパターン化では、コーティング材料層がエッチングチャンバーの内壁に形成され、ポリシリコン層を有する基板がエッチングチャンバーにロードされ、ポリシリコン層がプラズマドライエッチングによってエッチングされ、基板は、プラズマドライエッチング後にエッチングチャンバーからアンロードされ、残留コーティング材料層がエッチングチャンバーの内壁から除去される。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層は、ＳｉｘＯｙを含み、シリコンソースガス及び酸素を含むガスから形成される。前述及び後述の実施形態のうちの一つ以上において、シリコンソースガスはＳｉＣｌ４である。前述及び後述の実施形態のうちの一つ以上において、犠牲ゲート電極は、フィン構造の頂部のレベルより下で、分離絶縁層の上面より上である下部と、下部の上方に位置する上部とを含み、下部が針さし形状を有する。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層の形成は、５ｍＴｏｒｒ～１０ｍＴｏｒｒの範囲内の圧力、又は０．０５～０．２の範囲内のＳｉＣｌ４と酸素との流量比の少なくとも一つの条件を含む。前述及び後述の実施形態のうちの一つ以上において、犠牲ゲート電極は、フィン構造の頂部のレベルより下で、分離絶縁層の上面より上である下部と、下部の上方に位置する上部とを含み、下部がテーパ形状を有する。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層の形成は、３０ｍＴｏｒｒ～６０ｍＴｏｒｒの範囲内の圧力、又は０．４～０．６の範囲内のＳｉＣｌ４と酸素との流量比の少なくとも一つの条件を含む。前述及び後述の実施形態のうちの一つ以上において、犠牲ゲート電極は、フィン構造の頂部のレベルより下で、分離絶縁層の上面より上である下部と、下部の上方に位置する上部とを含み、下部の幅の変化は、ゼロより大きく、かつフィン構造の頂部のレベルでのフィン構造の幅の２％未満である。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層の形成は、１０ｍＴｏｒｒ～３０ｍＴｏｒｒの範囲内の圧力、又は０．２～０．４の範囲内のＳｉＣｌ４と酸素との流量比の少なくとも一つの条件を含む。前述及び後述の実施形態のうちの一つ以上において、ゲート側壁スペーサーがさらに形成され、エピタキシャル半導体層を含むソース／ドレイン構造が形成され、層間誘電体層が形成され、犠牲ゲート電極と犠牲ゲート誘電体層が除去され、ゲート誘電体層と、一つ以上の導電性材料層を含むゲート電極層とが形成される。
本開示の別の態様によれば、半導体デバイスを製造する方法において、ポリシリコン層が基板上に形成され、ハードマスクパターンがポリシリコン層上に形成され、ポリシリコン層は、エッチングマスクとしてハードマスクパターンを用いてパターン化される。ポリシリコン層のパターン化では、パターン化されたポリシリコン層のプロファイルは、必要なデバイス性能に従って決定され、コーティング材料層を形成するための一つ以上の条件は、プロファイルに基づいて決定され、コーティング材料層がエッチングチャンバーの内壁に形成され、ポリシリコン層を有する基板がエッチングチャンバーにロードされ、ポリシリコン層がプラズマドライエッチングによってエッチングされ、基板は、プラズマドライエッチング後にエッチングチャンバーからアンロードされ、残留コーティング材料層がエッチングチャンバーの内壁から除去される。前述及び後述の実施形態のうちの一つ以上において、コーティング材料層は、ＳｉｘＯｙを含み、ＳｉＣｌ４、Ｏ２及びＡｒのガス混合物から形成される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部において針さし形状である場合、コーティング材料層を形成するための圧力は、下部の矩形プロファイルの条件よりも低く設定される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部において針さし形状である場合、ＳｉＣｌ４とＯ２とのガス比は、下部の矩形プロファイルの条件よりも低く設定される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部においてテーパ形状である場合、コーティング材料層を形成するための圧力は、下部の矩形プロファイルの条件よりも高く設定される。前述及び後述の実施形態のうちの一つ以上において、パターン化されたポリシリコン層は、下部と下部の上方に位置する上部とを含み、決定されたプロファイルが下部においてテーパ形状である場合、ＳｉＣｌ４とＯ２とのガス比は、下部の矩形プロファイルの条件よりも高く設定される。前述及び後述の実施形態のうちの一つ以上において、ハードマスクパターンの形成において、複数の誘電体層を含むマスク層がポリシリコン層に形成され、下層、中間層、及びフォトレジスト層を含む三層レジストがマスク層に形成され、ＥＵＶリソグラフィーによってフォトレジスト層がフォトレジストパターンにパターン化され、中間層と下層がパターン化され、マスク層がハードマスクパターンにパターン化される。フォトレジストパターンは、幅が２０ｎｍ未満の小さなパターンと、幅が１００ｎｍを超える大きなパターンとを含む。
本開示の別の態様によれば、半導体デバイスは、基板上に配置された分離絶縁層から突出し、チャネル領域を有するフィン構造と、基板上に配置されたソース／ドレイン領域と、チャネル領域に配置されたゲート誘電体層と、ゲート誘電体層に配置されたゲート電極層とを含む。ゲート電極は、チャネル領域の頂部のレベルより下で、分離絶縁層の上面より上である下部を含み、下部の幅が一定ではない。前述及び後述の実施形態のうちの一つ以上において、下部が針さし形状を有する。前述及び後述の実施形態のうちの一つ以上において、下部がテーパ形状を有する。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態又は実施例の特徴を概説している。当業者であれば、本開示に導入される実施形態又は実施例の同じ目的を実行するか及び／又は同じ利点を達成するための、他の工程及び構造を設計又は変更するための根拠として、本開示を容易に用いることができることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。

Claims (20)

  1. 基板上に配置された分離絶縁層から突出したフィン構造を形成することと、
    前記フィン構造上に犠牲ゲート誘電体層を形成することと、
    前記犠牲ゲート誘電体層上にポリシリコン層を形成することと、
    前記ポリシリコン層上にマスクパターンを形成することと、
    エッチングマスクとしてマスクパターンを用いて、前記ポリシリコン層を犠牲ゲート電極にパターン化することと、を含み、
    前記ポリシリコン層の前記パターン化は、
    エッチングチャンバーの内壁にコーティング材料層を形成することと、
    前記ポリシリコン層を有する前記基板を前記エッチングチャンバーにロードすることと、
    プラズマドライエッチングによって前記ポリシリコン層をエッチングすることと、
    前記プラズマドライエッチング後の前記基板を前記エッチングチャンバーからアンロードすることと、
    前記エッチングチャンバーの前記内壁から残留コーティング材料層を除去することと、を含む、半導体デバイスの製造方法。
  2. 前記コーティング材料層は、ＳｉｘＯｙを含み、シリコンソースガス及び酸素を含むガスから形成される、請求項１に記載の方法。
  3. 前記シリコンソースガスがＳｉＣｌ４である、請求項２に記載の方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記犠牲ゲート電極は、前記フィン構造の上部のレベルより下で、前記分離絶縁層の上面より上である下部と、前記下部の上方に位置する上部とを含み、
    前記下部が針さし形状を有する、請求項３に記載の方法。
  5. 前記コーティング材料層の前記形成は、５ｍＴｏｒｒ～１０ｍＴｏｒｒの範囲内の圧力、又は０．０５～０．２の範囲内のＳｉＣｌ４と酸素との流量比の少なくとも一つの条件を含む、請求項４に記載の方法。
  6. 請求項３に記載の半導体装置の製造方法において、
    前記犠牲ゲート電極は、前記フィン構造の上部のレベルより下で、前記分離絶縁層の上面より上である下部と、前記下部の上方に位置する上部とを含み、
    前記下部がテーパ形状を有する、請求項３に記載の方法。
  7. 前記コーティング材料層の前記形成は、３０ｍＴｏｒｒ～６０ｍＴｏｒｒの範囲内の圧力、又は０．４～０．６の範囲内のＳｉＣｌ４と酸素との流量比の少なくとも一つの条件を含む、請求項６に記載の方法。
  8. 請求項３に記載の半導体装置の製造方法において、
    前記犠牲ゲート電極は、前記フィン構造の上部のレベルより下で、前記分離絶縁層の上面より上である下部と、前記下部の上方に位置する上部とを含み、
    前記下部の幅の変化は、ゼロより大きく、かつ前記フィン構造の前記頂部の前記レベルでの前記フィン構造の幅の２％未満である、請求項３に記載の方法。
  9. 前記コーティング材料層の前記形成は、１０ｍＴｏｒｒ～３０ｍＴｏｒｒの範囲内の圧力、又は０．２～０．４の範囲内のＳｉＣｌ４と酸素との流量比の少なくとも一つの条件を含む、請求項８に記載の方法。
  10. 請求項１に記載の半導体装置の製造方法。
    ゲート側壁スペーサーを形成することと、
    エピタキシャル半導体層を含むソース／ドレイン構造を形成することと、
    層間誘電体層を形成することと、
    前記犠牲ゲート電極及び前記犠牲ゲート誘電体層を除去することと、
    ゲート誘電体層と、一つ以上の導電性材料層を含むゲート電極層とを形成することと、をさらに含む、請求項１に記載の方法。
  11. 基板上にポリシリコン層を形成することと、
    前記ポリシリコン層上にハードマスクパターンを形成することと、
    エッチングマスクとして前記ハードマスクパターンを用いて前記ポリシリコン層をパターン化することと、を含み、
    前記ポリシリコン層の前記パターン化は、
    必要なデバイス性能に従って、前記パターン化されたポリシリコン層のプロファイルを決定することと、
    前記プロファイルに基づいてコーティング材料層を形成するための一つ以上の条件を決定することと、
    エッチングチャンバーの内壁に前記コーティング材料層を形成することと、
    前記ポリシリコン層を有する前記基板を前記エッチングチャンバーにロードすることと、
    プラズマドライエッチングによって前記ポリシリコン層をエッチングして前記プロファイルを取得することと、
    前記プラズマドライエッチング後の前記基板を前記エッチングチャンバーからアンロードすることと、
    前記エッチングチャンバーの前記内壁から残留コーティング材料層を除去することと、を含む、半導体デバイスの製造方法。
  12. 前記コーティング材料層は、ＳｉｘＯｙを含み、ＳｉＣｌ４、Ｏ２及びＡｒのガス混合物から形成される、請求項１１に記載の方法。
  13. 前記パターン化されたポリシリコン層は、下部と前記下部の上方に位置する上部とを含み、
    前記決定されたプロファイルが前記下部において針さし形状である場合、前記コーティング材料層を形成するための圧力は、前記下部の矩形プロファイルの条件よりも低く設定される、請求項１２に記載の方法。
  14. 前記パターン化されたポリシリコン層は、下部と前記下部の上方に位置する上部とを含み、
    前記決定されたプロファイルが前記下部において針さし形状である場合、ＳｉＣｌ４とＯ２とのガス比は、前記下部の矩形プロファイルの条件よりも低く設定される、請求項１２に記載の方法。
  15. 前記パターン化されたポリシリコン層は、下部と前記下部の上方に位置する上部とを含み、
    前記決定されたプロファイルが前記下部においてテーパ形状である場合、前記コーティング材料層を形成するための圧力は、前記下部の矩形プロファイルの条件よりも高く設定される、請求項１１に記載の方法。
  16. 前記パターン化されたポリシリコン層は、下部と前記下部の上方に位置する上部とを含み、
    前記決定されたプロファイルが前記下部においてテーパ形状である場合、ＳｉＣｌ４とＯ２とのガス比は、前記下部の矩形プロファイルの条件よりも高く設定される、請求項１１に記載の方法。
  17. 前記ハードマスクパターンの前記形成は、
    複数の誘電体層を含むマスク層を前記ポリシリコン層に形成することと、
    下層、中間層、及びフォトレジスト層を含む三層レジストを前記マスク層に形成することと、
    ＥＵＶリソグラフィーによって前記フォトレジスト層をパターン化してフォトレジストパターンを形成することと、
    前記中間層と前記下層をパターン化することと、
    前記マスク層をパターン化して前記ハードマスクパターンを形成することと、を含み、
    前記フォトレジストパターンは、幅が２０ｎｍ未満の小さなパターンと、幅が１００ｎｍを超える大きなパターンとを含む、請求項１１に記載の方法。
  18. 基板上に配置された分離絶縁層から突出し、チャネル領域を有するフィン構造と、
    前記基板上に配置されたソース／ドレイン領域と、
    前記チャネル領域に配置されたゲート誘電体層と、
    前記ゲート誘電体層に配置されたゲート電極層と、を含み、
    前記ゲート電極は、前記チャネル領域の頂部のレベルより下で、前記分離絶縁層の上面より上である下部を含み、
    前記下部の幅が一定ではない、半導体デバイス。
  19. 前記下部が針さし形状を有する、請求項１８に記載の半導体デバイス。
  20. 前記下部がテーパ形状を有する、請求項１８に記載の半導体デバイス。
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