JP2022014594A - Power conversion device, semiconductor switch device, and manufacturing method - Google Patents
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Abstract
Description
本発明の実施形態は、電力変換装置、半導体スイッチ装置及び製造方法に関する。 Embodiments of the present invention relate to a power conversion device, a semiconductor switch device, and a manufacturing method.
電力変換装置には、１つのパッケージの中に複数の半導体スイッチング素子を備え、これらの半導体スイッチング素子の主回路側が互いに並列接続されているものがある。しかしながら、主回路に流す電流が各半導体スイッチング素子に分散されず、複数の半導体スイッチング素子の中で特定の半導体スイッチング素子に電流が集中して、その特定の半導体スイッチング素子の故障の要因になることがあった。 Some power conversion devices include a plurality of semiconductor switching elements in one package, and the main circuit sides of these semiconductor switching elements are connected in parallel to each other. However, the current flowing through the main circuit is not distributed to each semiconductor switching element, and the current concentrates on a specific semiconductor switching element among a plurality of semiconductor switching elements, which causes a failure of the specific semiconductor switching element. was there.
本発明が解決しようとする課題は、主回路側が並列接続されている複数の半導体スイッチング素子によってオン／オフ制御する主回路の電流を、より多くすることが可能な電力変換装置、半導体スイッチ装置及び製造方法を提供することである。 The problem to be solved by the present invention is a power conversion device, a semiconductor switch device, and a semiconductor switch device capable of increasing the current of the main circuit controlled on / off by a plurality of semiconductor switching elements in which the main circuit side is connected in parallel. It is to provide a manufacturing method.
実施形態の電力変換装置は、複数の半導体スイッチング素子と、駆動装置とを備える。複数の半導体スイッチング素子は、主回路側が並列接続されている。駆動装置は、設定により前記複数の半導体スイッチング素子毎に互いに異なるタイミングで制御信号を出力可能とし、前記制御信号を前記半導体スイッチング素子に対して供給する。 The power conversion device of the embodiment includes a plurality of semiconductor switching elements and a drive device. The main circuit side of a plurality of semiconductor switching elements is connected in parallel. The drive device can output a control signal at different timings for each of the plurality of semiconductor switching elements by setting, and supplies the control signal to the semiconductor switching element.
以下、実施形態の電力変換装置、半導体スイッチ装置及び製造方法について説明する。なお、以下の説明では、電気的に接続されることを、単に「接続される」ということがある。なお、本明細書で言う「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。さらに、「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含む。「ＸＸ」は、任意の要素（例えば、任意の情報）である。 Hereinafter, the power conversion device, the semiconductor switch device, and the manufacturing method of the embodiment will be described. In the following description, being electrically connected may be simply "connected". In addition, "based on XX" as used herein means "based on at least XX", and includes cases where it is based on another element in addition to XX. Further, "based on XX" is not limited to the case where XX is directly used, but also includes the case where it is based on a case where calculation or processing is performed on XX. "XX" is an arbitrary element (for example, arbitrary information).
（実施形態）
図１は、実施形態の電力変換装置１の構成図である。
電力変換装置１は、電動機２を駆動する。電動機２は、例えば、３相交流電動機である。電力変換装置１は、例えば、インバータ１０と、制御装置２０とを備える。
(Embodiment)
FIG. 1 is a configuration diagram of the power conversion device 1 of the embodiment.
The power conversion device 1 drives the
インバータ１０は、例えば、レグ１１から１３を備える。インバータ１０は、直流電力を３相交流電力に変換する。レグ１１から１３は、同様に構成されていて、それぞれが電動機２のＵ相、Ｖ相、Ｗ相の巻線（不図示）に対応付けられている。インバータ１０は、３相交流電力を電動機２に供給する。
The
インバータ１０と制御装置２０は、光ファイバによって接続され、互いに絶縁されている。制御装置２０は、インバータ１０が備える複数の半導体スイッチをオン状態とオフ状態に切り替えるための信号を、インバータ１０に供給する。例えば、制御装置２０は、光信号のゲートパルスＧＰｓｐとＧＰｓｎとを送信する。
The
ここで、レグ１１を代表して、各レグの構成例について説明する。
レグ１１は、半導体スイッチＱ１とＱ３と、半導体スイッチ駆動装置１０１と１０３と光電気変換器（図中の記載は「Ｏ／Ｅ」）ＯＥｐとＯＥｎとを備える。半導体スイッチＱ１とＱ３は、主回路部の一例である。
Here, on behalf of the
The
半導体スイッチＱ１とＱ３は、同種の半導体スイッチング素子をそれぞれ複数備える。例えば、半導体スイッチング素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を例示する。半導体スイッチＱ１とＱ３は、主回路側が直列に接続されていて、半導体スイッチＱ１が正極側（ｐ側という。）に、半導体スイッチＱ３が負極側（ｎ側という。）に設けられている。 The semiconductor switches Q1 and Q3 each include a plurality of semiconductor switching elements of the same type. For example, an IGBT (Insulated Gate Bipolar Transistor) is exemplified as a semiconductor switching element. The semiconductor switches Q1 and Q3 are connected in series on the main circuit side, and the semiconductor switch Q1 is provided on the positive electrode side (referred to as the p side) and the semiconductor switch Q3 is provided on the negative electrode side (referred to as the n side).
半導体スイッチ駆動装置１０１の入力側が、共通の光電気変換器ＯＥｐ（図中の表記は「Ｏ／Ｅ」）の出力側に接続されている。光電気変換器ＯＥｐは、制御装置２０からゲートパルスＧＰｓｐを受けて、ゲートパルスＧＰｒｅｇｐを生成して、このゲートパルスＧＰｒｅｇｐを半導体スイッチ駆動装置１０１に供給する。半導体スイッチ駆動装置１０１は、入力側に供給されるゲートパルスＧＰｒｅｇｐに基づいて生成したゲート駆動信号を、出力側から出力する。半導体スイッチＱ１は、半導体スイッチ駆動装置１０１から出力されたゲート駆動信号を受けて、オン状態とオフ状態が切り替わる。
The input side of the semiconductor
半導体スイッチ駆動装置１０３の入力側が、共通の光電気変換器ＯＥｎ（図中の表記は「Ｏ／Ｅ」）の出力側にそれぞれ接続されている。光電気変換器ＯＥｎは、制御装置２０から光信号のゲートパルスＧＰｓｎを受けて、ゲートパルスＧＰｒｅｇｎを生成して、このゲートパルスＧＰｒｅｇｎを半導体スイッチ駆動装置１０３とに供給する。半導体スイッチ駆動装置１０３は、入力側に供給されるゲートパルスＧＰｒｅｇｎに基づいて生成したゲート駆動信号を、出力側から出力する。半導体スイッチＱ３は、半導体スイッチ駆動装置１０３から出力されたゲート駆動信号を受けて、オン状態とオフ状態が切り替わる。
The input side of the semiconductor
制御装置２０は、図示されない上位装置からの指令と、電動機２の状態の検出結果とに応じて、インバータ１０を制御する。ゲートパルスＧＰｓｐとゲートパルスＧＰｓｎは、制御装置２０からインバータ１０に対する制御信号の一例である。
The
このように構成された電力変換装置１は、電動機２の回転速度などを制御することができる。
The power conversion device 1 configured in this way can control the rotation speed of the
例えば、少なくとも上記の半導体スイッチＱ１とＱ３は、共通する１つのパッケージ（不図示の筐体）または個々のパッケージの中に収容される。より具体的な一例を示す。半導体スイッチ駆動装置１０１と、光電気変換器ＯＥｐと、半導体スイッチＱ１とが、１つのパッケージ内に設けられていて、これを半導体スイッチ装置１０２と呼ぶ。同様に、半導体スイッチ駆動装置１０３と、光電気変換器ＯＥｎと、半導体スイッチＱ３とが、１つのパッケージ内に設けられていて、これを半導体スイッチ装置１０４と呼ぶ。半導体スイッチ装置１０２と半導体スイッチ装置１０４は、互いに同様に構成されている。半導体スイッチ装置１０２と半導体スイッチ装置１０４を区別なく示すときには、単に半導体スイッチ装置１００という。半導体スイッチ装置１００は、電力変換用スイッチング素子の「モジュール」と呼ばれるときがる。以下、半導体スイッチ装置１００について具体的に説明する場合には、半導体スイッチ装置１０２を例示して説明する。
For example, at least the above-mentioned semiconductor switches Q1 and Q3 are housed in one common package (a housing (not shown) or individual packages. A more specific example is shown. The semiconductor
図２を参照して、半導体スイッチＱ１を中心に説明する。図２は、実施形態の半導体スイッチＱ１の構成図である。 The semiconductor switch Q1 will be mainly described with reference to FIG. FIG. 2 is a block diagram of the semiconductor switch Q1 of the embodiment.
半導体スイッチＱ１は、半導体スイッチング素子ＱａからＱｄを備える。これらの半導体スイッチング素子ＱａからＱｄの主回路側は互いに並列接続されている。主回路側が互いに並列接続されているとは、例えば、半導体スイッチング素子ＱａからＱｄの各コレクタが互いに接続されていていて、その各エミッタが互いに接続されていることをいう。半導体スイッチＱ１の場合、半導体スイッチング素子ＱａからＱｄの制御端子（ゲート）は、互いに独立に制御できるように電気的に絶縁されている。 The semiconductor switch Q1 includes semiconductor switching elements Qa to Qd. The main circuit sides of these semiconductor switching elements Qa to Qd are connected in parallel with each other. The fact that the main circuit side is connected in parallel with each other means that, for example, the collectors of the semiconductor switching elements Qa to Qd are connected to each other, and the emitters thereof are connected to each other. In the case of the semiconductor switch Q1, the control terminals (gates) of the semiconductor switching elements Qa to Qd are electrically isolated so that they can be controlled independently of each other.
以下、主回路側に流れる電流が半導体スイッチング素子ＱａからＱｄに分散される場合について説明する。主回路側に流れる電流を半導体スイッチング素子ＱａからＱｄのそれぞれに分散させることによって、半導体スイッチング素子で発生する損失を、それぞれに分散させることができる。ここで、比較例を示し、実施形態における比較例との相違点を説明する。 Hereinafter, a case where the current flowing on the main circuit side is dispersed from the semiconductor switching element Qa to Qd will be described. By distributing the current flowing on the main circuit side from the semiconductor switching element Qa to each of Qd, the loss generated in the semiconductor switching element can be dispersed to each. Here, a comparative example will be shown, and differences from the comparative example in the embodiment will be described.
まず、図３Ａと図３Ｂに、比較例の半導体スイッチＱを例示する。図３Ａは、比較例の半導体スイッチＱの構成図である。図３Ｂは、図３Ａに示す比較例の半導体スイッチＱの動作を説明するための図である。 First, FIG. 3A and FIG. 3B illustrate the semiconductor switch Q of the comparative example. FIG. 3A is a block diagram of the semiconductor switch Q of the comparative example. FIG. 3B is a diagram for explaining the operation of the semiconductor switch Q of the comparative example shown in FIG. 3A.
比較例の半導体スイッチＱも、実施形態の半導体スイッチＱ１と同様に、半導体スイッチング素子ＱａからＱｄを備える。半導体スイッチＱにおける半導体スイッチング素子ＱａからＱｄの主回路側も互いに並列接続されている。半導体スイッチング素子ＱａからＱｄのコレクタが、接続導体ＬＮ１にそれぞれ接続され、そのエミッタが接続導体ＬＮ２にそれぞれ接続されている。 The semiconductor switch Q of the comparative example also includes the semiconductor switching elements Qa to Qd like the semiconductor switch Q1 of the embodiment. The main circuit sides of the semiconductor switching elements Qa to Qd in the semiconductor switch Q are also connected in parallel with each other. The collectors of the semiconductor switching elements Qa to Qd are connected to the connecting conductor LN1, and the emitters thereof are connected to the connecting conductor LN2.
比較例の場合、半導体スイッチＱにおける半導体スイッチング素子ＱａからＱｄの制御端子は、互いに並列に接続されている。例えば、ある駆動回路Ｄの出力には、配線ＬＧＢが接続されている。例えば、配線ＬＧＢは、半導体スイッチング素子ＱａからＱｄに対して分岐されている。分岐された先の各端部には、半導体スイッチング素子ＱａからＱｄの制御端子がそれぞれ接続されている。 In the case of the comparative example, the control terminals of the semiconductor switching elements Qa to Qd in the semiconductor switch Q are connected in parallel with each other. For example, a wiring LGB is connected to the output of a certain drive circuit D. For example, the wiring LGB is branched from the semiconductor switching element Qa with respect to Qd. The control terminals of the semiconductor switching elements Qa to Qd are connected to each of the branched ends.
このような駆動回路Ｄが出力する電圧を切り替えることにより、半導体スイッチング素子ＱａからＱｄの制御端子の電圧がこれに伴って変化して、半導体スイッチング素子ＱａからＱｄの導通状態が切り替わる。その結果、図３Ａに示すように、主回路の電流が半導体スイッチング素子ＱａからＱｄに分流されることが期待される。 By switching the voltage output by such a drive circuit D, the voltage of the control terminal of the semiconductor switching element Qa to Qd changes accordingly, and the conduction state of the semiconductor switching element Qa to Qd is switched. As a result, as shown in FIG. 3A, it is expected that the current of the main circuit is diverted from the semiconductor switching element Qa to Qd.
ただし、比較例の場合には、半導体スイッチング素子ＱａからＱｄは、揃って切り替わらないことがある。例えば、パッケージ内に、半導体スイッチング素子ＱａからＱｄが配置されるが、半導体スイッチング素子ＱａからＱｄが配置さた位置の違い、又は半導体スイッチング素子ＱａからＱｄを制御するための制御信号が半導体スイッチング素子ＱａからＱｄの制御端子に届くまでの経路の違いなどによって、制御信号の電圧の変化が、半導体スイッチング素子ＱａからＱｄの制御端子に到達するタイミングにばらつきが生じる。その結果、半導体スイッチング素子ＱａからＱｄのオン／オフが切り替わるタイミングがばらつくことがある。図３Ｂに、このような事象が生じた状態をモデル化して示す。 However, in the case of the comparative example, the semiconductor switching elements Qa to Qd may not be switched together. For example, Qd is arranged from the semiconductor switching element Qa in the package, but the difference in the position where the semiconductor switching element Qa to Qd is arranged, or the control signal for controlling the semiconductor switching element Qa to Qd is the semiconductor switching element. Due to the difference in the path from Qa to the control terminal of Qd, the timing of the change in the voltage of the control signal from the semiconductor switching element Qa to the control terminal of Qd varies. As a result, the timing at which Qd is switched on / off from the semiconductor switching element Qa may vary. FIG. 3B models and shows a state in which such an event occurs.
上記のように、オン／オフが切り替わるタイミングがばらつくと、図３Ｂに示すように複数の半導体スイッチング素子の中で特定の半導体スイッチング素子に電流が集中し、その他の半導体スイッチング素子に流れる電流とのバランスが崩れる事象が生じて、その特定の半導体スイッチング素子が劣化することがあった。 As described above, when the timing of switching on / off varies, the current concentrates on a specific semiconductor switching element among a plurality of semiconductor switching elements as shown in FIG. 3B, and the current flows through other semiconductor switching elements. An event of imbalance may occur and the particular semiconductor switching element may deteriorate.
これに対して、実施形態の半導体スイッチＱ１は、図２に示すように半導体スイッチング素子ＱａからＱｄの制御端子が電気的に独立して構成されている。これを用いて、半導体スイッチＱ１における半導体スイッチング素子ＱａからＱｄの各制御端子の電圧が変化するタイミングがばらつかないように構成するとよい。 On the other hand, in the semiconductor switch Q1 of the embodiment, as shown in FIG. 2, the control terminals of the semiconductor switching elements Qa and Qd are electrically independently configured. It is preferable to use this so that the timing at which the voltage of each control terminal of the semiconductor switching element Qa to Qd in the semiconductor switch Q1 changes does not vary.
図４は、実施形態の半導体スイッチ駆動装置１０１を含む半導体スイッチ装置１０２の概略構成図である。
半導体スイッチ駆動装置１０１は、例えば、1つの半導体装置として構成されていてもよい。半導体スイッチ駆動装置１０１の典型的な一例は、ＦＰＧＡ（Field Programmable Gate Array）であるが、他の種類のＡＳＩＣ（application specific integrated circuit）であってもよい。
FIG. 4 is a schematic configuration diagram of a
The semiconductor
例えば、半導体スイッチ駆動装置１０１は、入力バッファ回路ＩＢと、遅延時間調整部１０１ａから１０１ｄと、出力バッファ回路ＤａからＤｄと、クロック分配部１０１ｋとを備える。遅延時間調整部１０１ａから１０１ｄをまとめて、調整部１０１ＴＤと呼ぶ。
For example, the semiconductor
さらに、半導体スイッチ駆動装置１０１は、信号端子として、端子Ｔｃｋと、信号入力端子Ｔｉと、信号出力端子ＴｏａからＴｏｄと、基準電位端子Ｔｃｏｍと、図示されない電源端子などを備える。
Further, the semiconductor
端子Ｔｃｋは、基準信号源ＯＳＣの出力に接続され、基準信号源ＯＳＣから基準信号Syncが供給される。 The terminal Tck is connected to the output of the reference signal source OSC, and the reference signal Sync is supplied from the reference signal source OSC.
信号入力端子Ｔｉは、光電気変換器ＯＥｐの出力に接続され、光電気変換器ＯＥｐからゲートパルスＧＰｒｅｇｐが供給される。信号出力端子ＴｏａからＴｏｄは、半導体スイッチＱ１にそれぞれ接続される。例えば、信号出力端子Ｔｏａは、配線ＬＧａを介して、半導体スイッチング素子Ｑａの制御端子が接続されている。信号出力端子Ｔｏｂは、配線ＬＧｂを介して、半導体スイッチング素子Ｑｂの制御端子が接続されている。信号出力端子Ｔｏｃは、配線ＬＧｃを介して、半導体スイッチング素子Ｑｃの制御端子が接続されている。信号出力端子Ｔｏｄは、配線ＬＧｄを介して、半導体スイッチング素子Ｑｄの制御端子が接続されている。 The signal input terminal Ti is connected to the output of the opto-electric converter OEp, and the gate pulse GPRegp is supplied from the opto-electric converter OEp. The signal output terminals Toa to Tod are connected to the semiconductor switch Q1 respectively. For example, the signal output terminal Toa is connected to the control terminal of the semiconductor switching element Qa via the wiring LGa. The signal output terminal Tob is connected to the control terminal of the semiconductor switching element Qb via the wiring LGb. The signal output terminal Toc is connected to the control terminal of the semiconductor switching element Qc via the wiring LGc. The signal output terminal Tod is connected to the control terminal of the semiconductor switching element Qd via the wiring LGd.
クロック分配部１０１ｋは、端子Ｔｃｋを経て、基準信号源ＯＳＣから基準信号Syncを受けて、クロックｃｋを生成する。クロック分配部１０１ｋは、クロックｃｋを遅延時間調整部１０１ａから１０１ｄに供給する。例えば、クロック分配部１０１ｋは、比較的高い周波数のクロックｃｋを生成するＰＬＬであってもよい。
The
入力バッファ回路ＩＢは、信号入力端子Ｔｉを経て、光電気変換器ＯＥｐから供給されるゲートパルスＧＰｒｅｇｐを検出し、これに対応するパルス信号を遅延時間調整部１０１ａから１０１ｄに供給する。
The input buffer circuit IB detects the gate pulse GPRegp supplied from the opto-electric converter OEp via the signal input terminal Ti, and supplies the corresponding pulse signal to the delay
遅延時間調整部１０１ａから１０１ｄは、上記のパルス信号とクロックｃｋとを受けて、予め定められた遅延時間分、入力バッファ回路ＩＢから供給されたパルス信号を遅延させて出力する。遅延時間調整部１０１ａから１０１ｄの遅延時間は、例えばクロックｃｋの周期の整数倍になるように、遅延時間調整部ごとに設定される。遅延時間調整部１０１ａから１０１ｄ内の具体的な構成には制限がなく、所望の段数（サイズ）を有するシフトレジスタ、ＦＩＦＯ（First In, First Out）方式のバッファメモリなどを用いる一般的な構成の遅延回路であってよい。
The delay
出力バッファ回路ＤａからＤｄの入力は、遅延時間調整部１０１ａから１０１ｄの出力にそれぞれ接続されている。出力バッファ回路ＤａからＤｄの出力は、信号出力端子ＴｏａからＴｏｄに接続されている。出力バッファ回路ＤａからＤｄは、遅延時間調整部１０１ａから１０１ｄが遅延させたパルス信号に基づいた、ゲート駆動信号をそれぞれ生成する。
The inputs of the output buffer circuits Da to Dd are connected to the outputs of the delay
調整部１０１ＴＤは、出力バッファ回路Ｄａ（第１駆動部）が半導体スイッチング素子Ｑａ（第１の半導体スイッチング素子）に対するゲート駆動信号（第１制御信号）を出力するタイミングと、出力バッファ回路Ｄｂ（第２駆動部）が半導体スイッチング素子Ｑａ（第２の半導体スイッチング素子）に対するゲート駆動信号（第２制御信号）を出力するタイミングが揃うように、第１制御信号を出力するタイミングと、第２制御信号を出力するタイミングとのうち、少なくとも前記第１制御信号を出力するタイミングを調整する。 The adjustment unit 101TD has a timing at which the output buffer circuit Da (first drive unit) outputs a gate drive signal (first control signal) to the semiconductor switching element Qa (first semiconductor switching element), and an output buffer circuit Db (first). The timing of outputting the first control signal and the timing of outputting the second control signal so that the timing of outputting the gate drive signal (second control signal) to the semiconductor switching element Qa (second semiconductor switching element) of the second drive unit) are aligned. Of the timing at which the first control signal is output, at least the timing at which the first control signal is output is adjusted.
さらに、出力バッファ回路Ｄｃが半導体スイッチング素子Ｑｃに対するゲート駆動信号を出力するタイミングと、出力バッファ回路Ｄｄが半導体スイッチング素子Ｑｄに対するゲート駆動信号を出力するタイミングは、上記のように揃えた結果のタイミングにさらに揃うように、各ゲート駆動信号を出力するタイミングが調整部１０１ＴＤによって調整されている。 Further, the timing at which the output buffer circuit Dc outputs the gate drive signal to the semiconductor switching element Qc and the timing at which the output buffer circuit Dd outputs the gate drive signal to the semiconductor switching element Qd are the timings of the results aligned as described above. The timing of outputting each gate drive signal is adjusted by the adjusting unit 101TD so that the gate drive signals are further aligned.
例えば、遅延時間調整部１０１ａは、出力バッファ回路Ｄａがゲート駆動信号（第１制御信号）を出力するタイミングを、第１設定値に基づいた長さの遅延時間によって遅延させる。遅延時間調整部１０１ｂは、出力バッファ回路Ｄｂがゲート駆動信号（第２制御信号）を出力するタイミングを、第２設定値に基づいた長さの遅延時間によって遅延させる。遅延時間調整部１０１ｃは、出力バッファ回路Ｄｃがゲート駆動信号（第３制御信号）を出力するタイミングを、第３設定値に基づいた長さの遅延時間によって遅延させる。遅延時間調整部１０１ｄは、出力バッファ回路Ｄｄがゲート駆動信号（第４制御信号）を出力するタイミングを、第４設定値に基づいた長さの遅延時間によって遅延させる。このように、遅延時間調整部１０１ａから１０１ｄは、設定に基づいて半導体スイッチング素子毎のタイミングを決定する。遅延時間調整部１０１ａから１０１ｄは、上記の設定に基づいた長さに応じて上記のタイミングの遅延時間をが調整される。
For example, the delay
上記のように、遅延時間調整部１０１ａから１０１ｄに所望の遅延時間を設定することによって、半導体スイッチング素子ＱａからＱｄの制御端子に供給されたゲート信号の状態が変化するタイミングを揃えることが可能になる。この実施例の場合、タイミングを揃える分解能は、クロックｃｋの周期の長さに依存する。そのため、クロックｃｋの周期を比較的短くするとよい。
As described above, by setting the desired delay time in the delay
上記のように設定により所望のタイミングに調整することにより、半導体スイッチング素子ＱａからＱｄの中の特定の半導体スイッチング素子に電流が集中しにくくなる。ここで、半導体スイッチ装置１００全体でオン／オフ切り替え可能な最大の電流を規定する指標値を「半導体スイッチ装置１００の定格電流値」と呼ぶ。 By adjusting to a desired timing by setting as described above, it becomes difficult for the current to concentrate from the semiconductor switching element Qa to a specific semiconductor switching element in Qd. Here, an index value that defines the maximum current that can be switched on / off in the entire semiconductor switch device 100 is referred to as a “rated current value of the semiconductor switch device 100”.
比較例のように、主回路に流す電流が各半導体スイッチング素子に分散されず、複数の半導体スイッチング素子の中で特定の半導体スイッチング素子に電流が集中する場合には、集中した電流でも半導体スイッチング素子の許容電流値を越えないようにする必要があり、その定格電流値を抑えることでこれを満足させることがあった。 As in the comparative example, when the current flowing through the main circuit is not distributed to each semiconductor switching element and the current is concentrated on a specific semiconductor switching element among a plurality of semiconductor switching elements, even the concentrated current is the semiconductor switching element. It was necessary not to exceed the permissible current value of, and this was sometimes satisfied by suppressing the rated current value.
これに対して、本実施形態の半導体スイッチ装置１００の場合、複数の半導体スイッチング素子に、半導体スイッチ装置１００の主回路に流れる電流を分散させることが可能になる。例えば、電流が分散することを見込むことで、半導体スイッチ装置１００の定格電流値を、半導体スイッチング素子ＱａからＱｄの許容電流値合計により近い値とすることができる。 On the other hand, in the case of the semiconductor switch device 100 of the present embodiment, it is possible to disperse the current flowing in the main circuit of the semiconductor switch device 100 among a plurality of semiconductor switching elements. For example, by expecting that the current is dispersed, the rated current value of the semiconductor switch device 100 can be set to a value closer to the total allowable current values of the semiconductor switching elements Qa to Qd.
（製造工程）
図５Ａから図５Ｃを参照して、実施形態の遅延時間を調整する製造工程（製造方法）について説明する。図５Ａは、実施形態の遅延時間を計測するときの構成図である。この図５Ａに図示されないオシロスコープなどの汎用の測定器を、後述する電圧の測定に利用してもよい。図５Ｂと図５Ｃは、実施形態の半導体スイッチ装置１００の製造工程の一部を示すフローチャートである。
(Manufacturing process)
A manufacturing process (manufacturing method) for adjusting the delay time of the embodiment will be described with reference to FIGS. 5A to 5C. FIG. 5A is a configuration diagram when measuring the delay time of the embodiment. A general-purpose measuring instrument such as an oscilloscope (not shown in FIG. 5A) may be used for voltage measurement described later. 5B and 5C are flowcharts showing a part of the manufacturing process of the semiconductor switch device 100 of the embodiment.
上記の遅延時間の調整は、例えば、半導体スイッチ装置１００の種別ごとに実施して、その調整量を決定するとよい。その結果を用いて、個々の半導体スイッチ装置１００の遅延時間の設定を装置ごとに実施する。 The above adjustment of the delay time may be performed, for example, for each type of the semiconductor switch device 100, and the adjustment amount thereof may be determined. Using the result, the delay time of each semiconductor switch device 100 is set for each device.
最初に、半導体スイッチＱ１のスイッチングタイミング（遅延時間）を決定するための製造工程について説明する。半導体スイッチ装置１００は、遅延時間の設定を実施する前の初期状態にある場合、遅延時間調整部１０１ａから１０１ｄに設定される遅延時間は０、つまり遅延を生じさせないように設定されている。
First, a manufacturing process for determining the switching timing (delay time) of the semiconductor switch Q1 will be described. When the semiconductor switch device 100 is in the initial state before the delay time is set, the delay time set in the delay
まず、半導体スイッチＱ１に係る電気部品を基盤に搭載する（ステップＳＡ１２）。上記の基盤は、ヒートシンクに熱結合させる面を備える板状部材である。ヒートシンクに熱結合させる面は、半導体スイッチ装置１００のパッケージの外側になる1つの面を形成する。半導体スイッチ装置１００のパッケージの内側になる面（上記の面の裏面）に電気部品が搭載される。半導体スイッチＱ１に係る電気部品には、半導体スイッチング素子ＱａからＱｄが含まれる。 First, the electrical components related to the semiconductor switch Q1 are mounted on the board (step SA12). The substrate is a plate-like member having a surface that is thermally coupled to the heat sink. The surface to be thermally coupled to the heat sink forms one surface that is the outer side of the package of the semiconductor switch device 100. Electrical components are mounted on the inner surface (the back surface of the above surface) of the package of the semiconductor switch device 100. The electric components related to the semiconductor switch Q1 include semiconductor switching elements Qa to Qd.
次に、電気的な接続を実施する。電気的な接続には、例えば次の接続が含まれる。出力バッファ回路Ｄａの出力側の信号出力端子Ｔｏａに半導体スイッチング素子Ｑａ（第１の半導体スイッチング素子）の制御端子（Ｑａｇ）を接続する（ステップＳＡ１４）。出力バッファ回路Ｄｂの出力側の信号出力端子Ｔｏｂに半導体スイッチング素子Ｑｂ（第２の半導体スイッチング素子）の制御端子を接続する（ステップＳＡ１６）。半導体スイッチング素子Ｑｃと半導体スイッチング素子Ｑｄについても同様に実施する（ステップＳＡ１８）。 Next, an electrical connection is made. Electrical connections include, for example, the following connections: The control terminal (Qag) of the semiconductor switching element Qa (first semiconductor switching element) is connected to the signal output terminal Toa on the output side of the output buffer circuit Da (step SA14). The control terminal of the semiconductor switching element Qb (second semiconductor switching element) is connected to the signal output terminal Tob on the output side of the output buffer circuit Db (step SA16). The same applies to the semiconductor switching element Qc and the semiconductor switching element Qd (step SA18).
次に、図５Ａに示す構成を利用して、出力バッファ回路Ｄａが出力する第１制御信号の第１伝搬遅延時間を計測する（ステップＳＡ２０）。例えば、出力バッファ回路Ｄａの出力におけるゲート駆動信号（第１制御信号）のＯＮからＯＦＦの状態に変化するタイミングと、半導体スイッチング素子Ｑａの制御端子におけるゲート駆動信号のＯＮからＯＦＦの状態に変化するタイミングとを比較して、その差を第１伝搬遅延時間として計測する。上記に代えて又は上記に加えてゲート駆動信号のＯＦＦからＯＮの状態に変化するタイミングを利用してもよい。その際に、例えば、Ｔｃｏｍの電位を基準にした場合の信号出力端子Ｔｏａの電圧Ｖ１と、これと同様に半導体スイッチング素子Ｑａの制御端子の電圧Ｖ２とを、その解析に利用するとよい。この信号出力端子Ｔｏａの電圧Ｖ１と、半導体スイッチング素子Ｑａの制御端子の電圧Ｖ２は、汎用の測定器を用いて測定された結果から取得してもよい。この場合、信号出力端子Ｔｏａの電圧Ｖ１と、半導体スイッチング素子Ｑａの制御端子の電圧Ｖ２を測定するためのセンサを、半導体スイッチ装置１００に設けておく必要がないため、半導体スイッチ装置１００のコスト軽減に有効である。 Next, using the configuration shown in FIG. 5A, the first propagation delay time of the first control signal output by the output buffer circuit Da is measured (step SA20). For example, the timing at which the gate drive signal (first control signal) at the output of the output buffer circuit Da changes from ON to OFF, and the timing at which the gate drive signal at the control terminal of the semiconductor switching element Qa changes from ON to OFF. The timing is compared and the difference is measured as the first propagation delay time. Instead of or in addition to the above, the timing at which the gate drive signal changes from OFF to ON may be used. At that time, for example, the voltage V1 of the signal output terminal Toa when the potential of Tcom is used as a reference and the voltage V2 of the control terminal of the semiconductor switching element Qa may be used for the analysis. The voltage V1 of the signal output terminal Toa and the voltage V2 of the control terminal of the semiconductor switching element Qa may be acquired from the results measured using a general-purpose measuring instrument. In this case, since it is not necessary to provide the semiconductor switch device 100 with a sensor for measuring the voltage V1 of the signal output terminal Toa and the voltage V2 of the control terminal of the semiconductor switching element Qa, the cost of the semiconductor switch device 100 is reduced. It is effective for.
さらに、これと同様にして、出力バッファ回路Ｄｂが出力するゲート駆動信号（第２制御信号）の第２伝搬遅延時間を計測する（ステップＳＡ２２）。出力バッファ回路Ｄｃが出力するゲート駆動信号と、出力バッファ回路Ｄｄが出力するゲート駆動信号との伝搬遅延時間を計測する。 Further, in the same manner as this, the second propagation delay time of the gate drive signal (second control signal) output by the output buffer circuit Db is measured (step SA22). The propagation delay time between the gate drive signal output by the output buffer circuit Dc and the gate drive signal output by the output buffer circuit Dd is measured.
次に、第１伝搬遅延時間と第２伝搬遅延時間を含む伝搬遅延時間に基づいて、半導体スイッチング素子ＱａからＱｄの各制御端子に到達するゲート駆動信号の状態変化のタイミングに差がなくなるように、調整部１０１ＴＤの調整量を決定する（ステップＳＡ２４）。 Next, based on the propagation delay time including the first propagation delay time and the second propagation delay time, there is no difference in the timing of the state change of the gate drive signal arriving at each control terminal of the semiconductor switching element Qa to Qd. , The adjustment amount of the adjustment unit 101TD is determined (step SA24).
例えば、半導体スイッチング素子ＱａからＱｄの各制御端子に到達するゲート駆動信号の中で、最も遅くにゲート駆動信号が到達する傾向の半導体スイッチング素子のタイミングを基準にして、より早く到達している半導体スイッチング素子のゲート駆動信号が到達するタイミングを遅らせるように調整量が決定されるとよい。 For example, among the gate drive signals arriving at each control terminal of the semiconductor switching element Qa to Qd, the semiconductor arriving earlier is based on the timing of the semiconductor switching element in which the gate drive signal tends to arrive at the latest. The adjustment amount may be determined so as to delay the arrival timing of the gate drive signal of the switching element.
上記の半導体スイッチ装置１００の製造工程の手順に従い、上記の調整量として所望の遅延時間を決定するとよい。上記の手順によって決定される所望のタイミングに、半導体スイッチＱ１の導通の状態が遷移するようにゲート駆動信号を遅延させるための調整量を決定する。 A desired delay time may be determined as the adjustment amount according to the procedure of the manufacturing process of the semiconductor switch device 100. The adjustment amount for delaying the gate drive signal so that the conduction state of the semiconductor switch Q1 transitions to the desired timing determined by the above procedure is determined.
次に、図５Ｃを参照して、上記の手順によって決定された調整量に基づいて、半導体スイッチＱ１のスイッチングタイミングが調整されえた半導体スイッチ装置１００を製造するための製造工程について説明する。 Next, with reference to FIG. 5C, a manufacturing process for manufacturing the semiconductor switch device 100 in which the switching timing of the semiconductor switch Q1 can be adjusted based on the adjustment amount determined by the above procedure will be described.
決定した調整量に基づいた遅延時間を、半導体スイッチ駆動装置１０１内の調整部１０１ＴＤに設定する（ステップＳＢ１２）。上記の通り、半導体スイッチ駆動装置１０１は、例えば所望の遅延時間分の長さで信号を遅延させる遅延回路を含む。この調整部１０１ＴＤの遅延時間を設定するためには、例えば所望の遅延時間を指定するデータを、遅延回路の遅延時間を指定するためのデータとして半導体スイッチ駆動装置１０１に書き込むとよい。これにより半導体スイッチ駆動装置１０１に、上記のデータに基づいた遅延回路が形成される。
The delay time based on the determined adjustment amount is set in the adjustment unit 101TD in the semiconductor switch drive device 101 (step SB12). As described above, the semiconductor
基盤に搭載されたソケットに、上記の半導体スイッチ駆動装置１０１を装着して、上記の基盤に実装する（ステップＳＢ１４）。上記の基盤にカバーを取り付けて（ステップＳＢ１６）、半導体スイッチ装置１００の組み上げを終える。この後、半導体スイッチ装置１００に対して、機能試験を含む検査を実施する（ステップＳＢ１８）。
The semiconductor
上記の手順に従い、半導体スイッチ装置１００の製造を終える。 The production of the semiconductor switch device 100 is completed according to the above procedure.
図６は、実施形態のゲート駆動信号の波形を説明するための図である。図６（ａ）に調整前の状態（無調整状態という。）を示し、図６（ｂ）に調整後の状態を示す。 FIG. 6 is a diagram for explaining the waveform of the gate drive signal of the embodiment. FIG. 6A shows a state before adjustment (referred to as a non-adjustment state), and FIG. 6B shows a state after adjustment.
図６（ａ）の上段側から下段側に向けて、半導体スイッチＱ１に供給されるゲートパルスＧＰｒｅｇと、半導体スイッチング素子Ｑａの制御端子に供給されるゲート駆動信号ＳＱａｇと、半導体スイッチング素子Ｑｄの制御端子に供給されるゲート駆動信号ＳＱｄｇとが、示されている。このタイミングチャートの横軸は、時間の経過を示す。 Control of the gate pulse GPreg supplied to the semiconductor switch Q1, the gate drive signal SQag supplied to the control terminal of the semiconductor switching element Qa, and the semiconductor switching element Qd from the upper side to the lower stage side of FIG. 6A. The gate drive signal SQdg supplied to the terminal is shown. The horizontal axis of this timing chart shows the passage of time.
時刻ｔ１１において、ゲートパルスＧＰｒｅｇが立ち上がり、時刻ｔ１２において、ゲートパルスＧＰｒｅｇが立ち下がる。 At time t11, the gate pulse GPreg rises, and at time t12, the gate pulse GPReg falls.
Ｚ１０１の入力バッファＩＢは、時刻ｔ１１にゲートパルスＧＰｒｅｇが立ち上がりを検出する。入力バッファＩＢが時刻ｔ１１のゲートパルスＧＰｒｅｇの立ち上がりを検出すると、Ｚ１０１は、出力バッファ回路Ｄａから、これに同期してゲート駆動信号ＳＱａｇを出力する。ゲート駆動信号ＳＱａｇの遅延時間を調整していない状態（無調整状態）にあるときには、Ｚ１０１は、遅延量調整時間を０とする。遅延量調整時間とは、Ｚ１０１ないを通過するときの遅延時間に、調整用に付加する時間である。 In the input buffer IB of Z101, the gate pulse GPreg detects the rise at time t11. When the input buffer IB detects the rise of the gate pulse GPreg at time t11, the Z101 outputs the gate drive signal SQag in synchronization with the output buffer circuit Da. When the delay time of the gate drive signal SQag is not adjusted (unadjusted state), the Z101 sets the delay amount adjustment time to 0. The delay amount adjustment time is a time added for adjustment to the delay time when passing through the Z101.
上記の状態でゲート駆動信号ＳＱａｇとゲート駆動信号ＳＱｄｇとが出力されて、時刻ｔ１１Ａに、ゲート駆動信号ＳＱａｇの立ち上がりが検出され、時刻ｔ１１Ｄに、ゲート駆動信号ＳＱｄｇの立ち上がりが検出される。同様に、時刻ｔ１２Ａに、ゲート駆動信号ＳＱａｇの立ち下がりが検出され、時刻ｔ１２Ｄに、ゲート駆動信号ＳＱｄｇの立ち下がりが検出される。各ゲート駆動信号の波形は、各半導体スイッチング素子のゲート端子の位置で検出された各ゲート駆動信号の振幅を示す。 In the above state, the gate drive signal SQag and the gate drive signal SQdg are output, the rise of the gate drive signal SQag is detected at time t11A, and the rise of the gate drive signal SQdg is detected at time t11D. Similarly, at time t12A, the fall of the gate drive signal SQag is detected, and at time t12D, the fall of the gate drive signal SQdg is detected. The waveform of each gate drive signal indicates the amplitude of each gate drive signal detected at the position of the gate terminal of each semiconductor switching element.
この図６（ａ）に示すように、ゲート駆動信号ＳＱｄｇは、ゲート駆動信号ＳＱａｇに対して、遅延時間ｔｏｆａほどの遅れが検出された。なお、ここで示す各ゲート駆動信号の波形は、各半導体スイッチング素子の要求特性に合わせて等価されたものであり、波形の形は適宜変更してよい。ゲート駆動信号の最も代表的な波形は、正の電圧の矩形波パルスであり、各半導体スイッチング素子をオフにする期間の電圧を負の電圧にバイアスさせてもよい。 As shown in FIG. 6A, a delay of about the delay time tofa was detected in the gate drive signal SQdg with respect to the gate drive signal SQag. The waveform of each gate drive signal shown here is equivalent according to the required characteristics of each semiconductor switching element, and the shape of the waveform may be changed as appropriate. The most typical waveform of the gate drive signal is a square wave pulse of a positive voltage, and the voltage during the period in which each semiconductor switching element is turned off may be biased to a negative voltage.
上記のように、ゲート駆動信号ＳＱａｇとゲート駆動信号ＳＱｄｇとに遅延時間ｔｏｆａほどの遅れがあると、上記の通り半導体スイッチング素子ＱａとＱｄとがオン／オフする際のタイミングにばらつきが生じる。そこで、図６（ｂ）に示すように、ゲート駆動信号ＳＱａｇを遅らせて、この遅延時間が０になるように調整するとよい。さらに、上記のほか、ゲート駆動信号ＳＱｂｇとゲート駆動信号ＳＱｃｇについても、それぞれ遅らせて、それぞれの遅延時間が０になるように調整するとよい。 As described above, if there is a delay time tofa between the gate drive signal SQag and the gate drive signal SQdg, the timing at which the semiconductor switching elements Qa and Qd are turned on / off varies as described above. Therefore, as shown in FIG. 6B, it is advisable to delay the gate drive signal SQag so that the delay time becomes zero. Further, in addition to the above, the gate drive signal SQbg and the gate drive signal SQcg may also be delayed and adjusted so that their respective delay times become zero.
上記のように調整することにより、複数の半導体スイッチング素子の各制御端子において、ゲート駆動信号ＳＱａｇからゲート駆動信号ＳＱｄｇの４つのゲート駆動信号の立ち上がりと立ち下がりのタイミングが揃う。これにより、主回路側が並列接続されている複数の半導体スイッチング素子によってオン／オフ制御する主回路の電流を、より多くした半導体スイッチ装置１００を製造できる。 By adjusting as described above, the rising and falling timings of the four gate drive signals from the gate drive signal SQag to the gate drive signal SQdg are aligned at each control terminal of the plurality of semiconductor switching elements. As a result, it is possible to manufacture the semiconductor switch device 100 in which the current of the main circuit whose on / off control is controlled by a plurality of semiconductor switching elements whose main circuit side is connected in parallel is increased.
上記の実施形態によれば、基準にする１つのゲートパルス（ＧＰｒｅｇ）から半導体スイッチＱ１とＱ２に供給するゲート駆動信号ＳＱａｇとゲート駆動信号ＳＢを生成することができる。そのゲート駆動信号ＳＱａｇとゲート駆動信号ＳＢの位相を、共通のゲートパルスからの遅延時間を調整することで生成することで、半導体スイッチＱ１とＱ２に供給するゲート駆動信号ＳＱａｇとゲート駆動信号ＳＢが所望の波形になるように調整することができる。これにより、ゲートパルスの電圧跳ね上がりを抑えつつ、半導体スイッチのオン／オフ切り替えを速くして切り替えによる損失を抑えることができる。なお、上記の事例では、位相の調整について説明したが、所望の波形になるように振幅を調整してもよい。 According to the above embodiment, the gate drive signal SQag and the gate drive signal SB supplied to the semiconductor switches Q1 and Q2 can be generated from one gate pulse (GPreg) as a reference. By generating the phase of the gate drive signal SQag and the gate drive signal SB by adjusting the delay time from the common gate pulse, the gate drive signal SQag and the gate drive signal SB supplied to the semiconductor switches Q1 and Q2 are generated. It can be adjusted to obtain the desired waveform. As a result, while suppressing the voltage jump of the gate pulse, it is possible to speed up the on / off switching of the semiconductor switch and suppress the loss due to the switching. In the above example, the phase adjustment has been described, but the amplitude may be adjusted so as to obtain a desired waveform.
（実施形態の変形例）
実施形態の変形例について説明する。上記の実施形態において、クロックｃｋの周期に基づいて遅延時間の調整可能な半導体スイッチ装置１００について説明したが、これに制限されない。本変形例では、例えば、半導体スイッチ装置１００内の信号の配線長、各信号の経路に設けるゲートの段数などを調整することによって、半導体スイッチ装置１００内の遅延時間を調整可能に構成する。変形例の半導体スイッチ装置１００は、クロックｃｋの周期に基づいて遅延時間の調整に変えて、或いは、これに加えて、半導体スイッチ装置１００内の信号の配線長、各信号の経路に設けるゲートの段数などを調整することにより、実施形態と同様の効果を得ることができる。
(Modified example of the embodiment)
A modified example of the embodiment will be described. In the above embodiment, the semiconductor switch device 100 whose delay time can be adjusted based on the cycle of the clock ck has been described, but the present invention is not limited thereto. In this modification, for example, the delay time in the semiconductor switch device 100 can be adjusted by adjusting the wiring length of the signal in the semiconductor switch device 100, the number of stages of gates provided in the path of each signal, and the like. The semiconductor switch device 100 of the modified example is changed to the adjustment of the delay time based on the cycle of the clock ck, or in addition to this, the wiring length of the signal in the semiconductor switch device 100 and the gate provided in each signal path. By adjusting the number of stages and the like, the same effect as that of the embodiment can be obtained.
以上説明した少なくともひとつの実施形態によれば、電力変換装置１は、複数の半導体スイッチング素子と、駆動装置とを備える。複数の半導体スイッチング素子は、主回路側が並列接続されている。駆動装置は、設定により複数の半導体スイッチング素子毎に互いに異なるタイミングで制御信号を出力可能とし、制御信号を半導体スイッチング素子に対して供給する。これにより、主回路側が並列接続されている複数の半導体スイッチング素子のオン／オフのタイミングのばらつきを、より少なくすることができ、ひいては、主回路側が並列接続されている複数の半導体スイッチング素子によってオン／オフ制御する主回路の電流を、より多くすることができる。 According to at least one embodiment described above, the power conversion device 1 includes a plurality of semiconductor switching elements and a drive device. The main circuit side of a plurality of semiconductor switching elements is connected in parallel. The drive device can output control signals at different timings for each of a plurality of semiconductor switching elements by setting, and supplies the control signals to the semiconductor switching elements. As a result, it is possible to further reduce the variation in the on / off timing of the plurality of semiconductor switching elements to which the main circuit side is connected in parallel, and by extension, it is turned on by the plurality of semiconductor switching elements to which the main circuit side is connected in parallel. The current of the main circuit for / off control can be increased.
上記の制御装置２０は、その少なくとも一部を、ＣＰＵなどのプロセッサがプログラムを実行することにより機能するソフトウェア機能部で実現してもよく、全てをＬＳＩ等のハードウエア機能部で実現してもよい。
At least a part of the
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although some embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These embodiments can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments and variations thereof are included in the scope of the invention described in the claims and the equivalent scope thereof, as are included in the scope and gist of the invention.
例えば、半導体スイッチ装置１００内の半導体スイッチング素子の個数は、２個以上であればよく、その個数に制限はない。 For example, the number of semiconductor switching elements in the semiconductor switch device 100 may be two or more, and the number is not limited.
１…電力変換装置、２…電動機（Ｍ）、１０…インバータ、１１、１２、１３…レグ、２０…制御装置、１０１、１０３…半導体スイッチ駆動装置、１００、１０２、１０４…半導体スイッチ装置、Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ…半導体スイッチング素子と、Ｄａ…出力バッファ回路（第１駆動部）、Ｄｂ…出力バッファ回路（第２駆動部）、１０１ＴＤ…調整部、１０１ａ…遅延時間調整部（第１遅延時間調整部）、１０１ｂ…遅延時間調整部（第２遅延時間調整部） 1 ... Power conversion device, 2 ... Electric motor (M), 10 ... Inverter, 11, 12, 13 ... Leg, 20 ... Control device, 101, 103 ... Semiconductor switch drive device, 100, 102, 104 ... Semiconductor switch device, Qa , Qb, Qc, Qd ... Semiconductor switching element, Da ... Output buffer circuit (1st drive unit), Db ... Output buffer circuit (2nd drive unit), 101TD ... Adjustment unit, 101a ... Delay time adjustment unit (1st) Delay time adjustment unit), 101b ... Delay time adjustment unit (second delay time adjustment unit)
Claims (7)
設定により前記複数の半導体スイッチング素子毎に互いに異なるタイミングで制御信号を出力可能とし、前記制御信号を前記半導体スイッチング素子に対して供給する駆動装置と
を備える半導体スイッチ装置。 Multiple semiconductor switching elements with the main circuit side connected in parallel,
A semiconductor switch device including a drive device that enables output of control signals at different timings for each of the plurality of semiconductor switching elements by setting and supplies the control signals to the semiconductor switching elements.
前記設定に基づいて前記半導体スイッチング素子毎の前記タイミングを決定する遅延時間調整部
を備える請求項１に記載の半導体スイッチ装置。 The drive device is
The semiconductor switch device according to claim 1, further comprising a delay time adjusting unit for determining the timing for each semiconductor switching element based on the setting.
前記設定に基づいた長さに応じて前記タイミングの遅延時間が調整される遅延時間調整部
を備える請求項１に記載の半導体スイッチ装置。 The drive device is
The semiconductor switch device according to claim 1, further comprising a delay time adjusting unit for adjusting the timing delay time according to the length based on the setting.
請求項１に記載の半導体スイッチ装置。 The rated current value is larger than the allowable current value of one semiconductor switching element among the plurality of semiconductor switching elements.
The semiconductor switch device according to claim 1.
第１の半導体スイッチング素子と、
第２の半導体スイッチング素子と
を備え、
前記駆動装置は、
前記第１の半導体スイッチング素子に、前記制御信号として第１制御信号を供給する第１駆動部と、
前記第２の半導体スイッチング素子に、前記制御信号として第２制御信号を供給する第２駆動部と、
前記設定により少なくとも前記第１制御信号を出力するタイミングを調整する遅延時間調整部と
を備える請求項１に記載の半導体スイッチ装置。 The plurality of semiconductor switching elements are
The first semiconductor switching element and
Equipped with a second semiconductor switching element
The drive device is
A first drive unit that supplies a first control signal as the control signal to the first semiconductor switching element.
A second drive unit that supplies a second control signal as the control signal to the second semiconductor switching element.
The semiconductor switch device according to claim 1, further comprising a delay time adjusting unit for adjusting at least the timing of outputting the first control signal according to the setting.
半導体スイッチ装置を制御する制御装置と
を備える電力変換装置。 The semiconductor switch device according to any one of claims 1 to 5.
A power conversion device including a control device for controlling a semiconductor switch device.
設定により前記複数の半導体スイッチング素子毎に互いに異なるタイミングで制御信号を出力可能とし、前記制御信号を前記半導体スイッチング素子に対して供給する駆動装置と
を備える半導体スイッチ装置の製造方法であって、
前記複数の半導体スイッチング素子の各制御端子に供給される制御信号の論理状態が変化するタイミングを計測するステップと、
前記複数の半導体スイッチング素子の各制御端子において、前記制御信号の論理状態が変化するタイミングのばらつきが少なくなるように前記半導体スイッチング素子毎のタイミングを設定するステップと
を含む半導体スイッチ装置の製造方法。 Multiple semiconductor switching elements with the main circuit side connected in parallel,
It is a method of manufacturing a semiconductor switch device including a drive device that enables output of control signals at different timings for each of the plurality of semiconductor switching elements by setting and supplies the control signals to the semiconductor switching elements.
A step of measuring the timing at which the logical state of the control signal supplied to each control terminal of the plurality of semiconductor switching elements changes, and
A method for manufacturing a semiconductor switch device, comprising a step of setting a timing for each semiconductor switching element so that variation in timing at which the logical state of the control signal changes at each control terminal of the plurality of semiconductor switching elements is reduced.
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