JP2021533691A

JP2021533691A - サービスビットストリームを処理する方法及び装置

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Publication number: JP2021533691A
Application number: JP2021507018A
Authority: JP
Inventors: スン，デーション; ジョォン，チィウエン
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2018-11-26
Filing date: 2019-11-22
Publication date: 2021-12-02
Also published as: KR20210024177A; CN111224746A; WO2020108392A1; WO2020108392A9; EP3813282A1; US20210159999A1; CN111224746B; EP3813282A4

Abstract

本出願の一実施形態は、固定ビットレートCBRサービスビットストリーム処理方法を提供する。該方法は、CBRサービスビットストリームを受信するステップと、サービスビットストリームに基づいてコードブロックストリームを取得するステップであり、コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、第1タイプコードブロックはM個のサービスビットを含み、第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、ステップと、コードブロックストリームを送信するステップを含む。第2タイプコードブロックで搬送されるサービスビット数は、柔軟に調整され得る。

Description

本出願の実施形態は通信分野に関し、特に、サービスビットストリームを処理する方法及び装置に関する。

イーサネットは、イーサネットのシンプルでベストエフォート型の伝送モードと標準化された相互運用メカニズムのため、ネットワークベンダにかなり一般的である。現在、イーサネットベースの伝送技術は、電気通信ネットワークにおいて広く適用されている。

行政や企業の顧客、金融上の顧客などのネットワークに対する特殊な要件に起因して、CBRサービスは長期的に存在する。イーサネットが電気通信ネットワークに用いられた後、CBRサービスが搬送される方法は緊急に解決すべき問題になっている。

本出願の実施形態は、CBRサービスの搬送に関する問題を解決するために、サービスビットストリームを処理する方法及び装置を提供する。

第1の態様によれば、固定ビットレートCBRサービスビットストリームを処理する方法が提供される。当該方法は、CBRサービスビットストリームを受信するステップと、サービスビットストリームに基づいてコードブロックストリームを取得するステップであり、コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、第1タイプコードブロックはM個のサービスビットを含み、第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、ステップと、コードブロックストリームを送信するステップを含む。CBRサービスは、第2タイプコードブロックを使用することにより柔軟に搬送することができ、コードブロックストリームのコードブロック構造は、ビット粒度に基づいて決定することができ、それにより、ユーザサービスレートとサーバ層チャネルレートとの間のレート偏差を十分に適合させることができる。CBRサービスビットストリームを受信するレートはユーザサービスレートであり、コードブロックストリームを送信するレートはサーバ層チャネルレートである。

可能な一実装において、第2タイプコードブロックはインジケータビットを含み、インジケータビットは、第2タイプコードブロック内のサービスビット数を示すために使用される。受信端は、インジケータビットを使用することにより、第2タイプコードブロック内のサービスビット数を簡便に決定することができる。

可能な一実装において、L個のサービスビットは第2タイプコードブロック内に連続的に分配され、L個のサービスビットは、第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、第Iビット位置は予め設定されたビット位置であり、あるいは第（I+L-1）ビット位置は予め設定されたビット位置である。受信端は、サービスビット位置を指定することにより、第2タイプコードブロックからサービスビットを簡便に復元することができる。

可能な一実装において、コードブロックストリームは周期的なコードブロックストリームであり、サービスビットストリームに基づいてコードブロックストリームを取得するステップの前に、当該方法は、サービスビットストリームを取得するレート及びコードブロックストリームを送信するレートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するステップ、又は、サービスビットストリームを取得するインターフェース公称レート及びコードブロックストリームを送信するインターフェース公称レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するステップ、又は、サービスビットストリームを取得するインターフェース公称限界レート及びコードブロックストリームを送信するインターフェース公称限界レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するステップ、をさらに含む。第2タイプコードブロック内のサービスビット数は、ユーザサービスレート及びサーバ層チャネルレートに基づいて決定され、それにより、ユーザサービスレートとサーバ層チャネルレートとの間のレート偏差を正確に適合させることができる。サービスに対する異なる要件又は異なる許容差に依存して、レート偏差は公称レートを使用することにより決定されてもよく、レート偏差は上下の許容差レートを使用することにより決定されてもよく、あるいはレート偏差は実際のレートを監視することにより決定されてもよい。

可能な一実装において、コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである。

可能な一実装において、Mビット/Nビット符号化は64B/66B符号化であり、第2コードブロックはタイプビットを含み、タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、第2タイプコードブロックはインジケータビットをさらに含み、インジケータビットは、第2タイプコードブロック内のサービスビット数を示すために使用され、タイプビットとインジケータビットは異なるビットである。タイプビットとインジケータビットは異なるビットであり、したがって、既存の制御コードブロックを十分に拡張して、必要な第2タイプコードブロックを得ることができる。

可能な一実装において、サービスビットストリームは固定ビットレートサービスビットストリームであり、Mビット/Nビット符号化は64B/66B符号化であり、第1タイプコードブロックはデータDコードブロックであり、第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである。

可能な一実装において、コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む。連続する1つのTコードブロック及び1つのSコードブロック、又は連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを使用することにより、標準の要件を十分に満たすことができる。このコードブロックフォーマットは、IEEE802.3に規定されるイーサネットパケットのフォーマットとフルに互換性がある。

第2の態様によれば、固定ビットレートCBRサービスビットストリームを処理する方法が提供される。当該方法は、コードブロックストリームを受信するステップであり、コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、第1タイプコードブロックはM個のサービスビットを含み、第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、ステップと、コードブロックストリームに基づいてCBRサービスビットストリームを取得するステップと、CBRサービスビットストリームを送信するステップを含む。ユーザビットは、サーバ層チャネル上のコードブロックストリームから復元され、サーバ層チャネル上のコードブロックストリームは、第2タイプコードブロックを含む。CBRサービスは、第2タイプコードブロックを使用することにより柔軟に搬送することができ、CBRサービスビットストリームは、ビット粒度に基づいて復元することができ、それにより、ユーザサービスレートとサーバ層チャネルレートとの間のレート偏差を十分に適合させることができる。コードブロックストリームを受信するレートはサーバ層チャネルレートであり、CBRサービスビットストリームを送信するレートはユーザサービスレートである。

可能な一実施において、第2タイプコードブロックはインジケータビットを含み、インジケータビットは、第2タイプコードブロック内のサービスビット数を示すために使用される。第2タイプコードブロック内のサービスビット数は、インジケータビットを使用することにより簡便に決定することができる。

可能な一実装において、L個のサービスビットは第2タイプコードブロック内に連続的に分配され、L個のサービスビットは、第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、第Iビット位置は予め設定されたビット位置であり、あるいは第（I+L-1）ビット位置は予め設定されたビット位置である。サービスビットは、サービスビット位置を指定することにより第2タイプコードブロックから簡便に復元することができる。

可能な一実装において、Mビット/Nビット符号化は64B/66B符号化であり、第1タイプコードブロックはデータDコードブロックであり、第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである。

可能な一実装において、サービスビットストリームを送信するステップの前に、当該方法は、サービスビットストリームをバッファに記憶し、バッファの閾値に基づいてサービスビットストリームの送信レートを決定するステップをさらに含む。CBRサービスビットストリームの送信レートは、バッファを使用することにより正確に復元することができ、コードブロックストリームの送信端は、CBRサービスビットストリームの送信レートを明示的に通知する必要がない。

第3の態様によれば、固定ビットレートCBRサービスビットストリームを処理する装置が提供される。この通信装置は、第1の態様を実施する機能を有する。機能は、ハードウェアを使用することにより実現されてもよく、あるいは対応するソフトウェアを実行するハードウェアにより実現されてもよい。ハードウェア又はソフトウェアは、前述の機能に対応する1つ以上のユニット又はモジュールを含む。

可能な一設計において、通信装置は、プロセッサ、メモリ、バス、及び通信インターフェースを含む。メモリは、コンピュータ実行可能命令を記憶し、プロセッサは、バスを通じてメモリに接続される。通信装置が動作したとき、プロセッサは、メモリに記憶されたコンピュータ実行可能命令を実行し、それにより、通信装置は、第1の態様又は第1の態様の実装のいずれか1つによるCBRサービスビットストリームを処理する方法を実行する。

別の可能な設計において、通信装置は、代替的にチップでもよい。チップは、処理ユニットを含み、任意で記憶ユニットをさらに含む。チップは、第1の態様又は第1の態様の実装のいずれか1つによるCBRサービスビットストリームを処理する方法を実行するように構成され得る。

第4の態様によれば、固定ビットレートCBRサービスビットストリームを処理する装置が提供される。この通信装置は、第2の態様を実施する機能を有する。機能は、ハードウェアを使用することにより実現されてもよく、あるいは対応するソフトウェアを実行するハードウェアにより実現されてもよい。ハードウェア又はソフトウェアは、前述の機能に対応する1つ以上のユニット又はモジュールを含む。

可能な一設計において、通信装置は、プロセッサ、メモリ、バス、及び通信インターフェースを含む。メモリは、コンピュータ実行可能命令を記憶し、プロセッサは、バスを通じてメモリに接続される。通信装置が動作したとき、プロセッサは、メモリに記憶されたコンピュータ実行可能命令を実行し、それにより、通信装置は、第2の態様又は第2の態様の実装のいずれか1つによるCBRサービスビットストリームを処理する方法を実行する。

別の可能な設計において、通信装置は、代替的にチップでもよい。チップは、処理ユニットを含み、任意で記憶ユニットをさらに含む。チップは、第2の態様又は第2の態様の実装のいずれか1つによるCBRサービスビットストリームを処理する方法を実行するように構成され得る。

第5の態様によれば、本発明の一実施形態は、コンピュータ記憶媒体を提供する。コンピュータ記憶媒体は、前述の端末により使用されるコンピュータソフトウェア命令を記憶し、第1の態様又は第1の態様の任意の実装を実行するように設計されたプログラムを含む。

第6の態様によれば、本出願の一実施形態は、コンピュータ記憶媒体を提供する。コンピュータ記憶媒体は、前述の端末により使用されるコンピュータソフトウェア命令を記憶し、第2の態様又は第2の態様の任意の実装を実行するように設計されたプログラムを含む。

第7の態様によれば、本出願の一実施形態は、コンピュータプログラムプロダクトを提供する。コンピュータプログラムプロダクトは、コンピュータソフトウェア命令を含み、コンピュータソフトウェア命令は、プロセッサによりロードされて、第1の態様又は第1の態様の実装のいずれか1つによる方法の手順を実現することができる。

第8の態様によれば、本出願の一実施形態は、コンピュータプログラムプロダクトを提供する。コンピュータプログラムプロダクトは、コンピュータソフトウェア命令を含み、コンピュータソフトウェア命令は、プロセッサによりロードされて、第2の態様又は第2の態様の実装のいずれか1つによる方法の手順を実現することができる。

本出願の一実施形態による64B/66B符号化のコードタイプの概略図である。本出願の一実施形態によるフレキシブルイーサネットプロトコルに基づく通信システムの概略図である。本出願の一実施形態によるX-E通信システムの概略アーキテクチャ図である。本出願の一実施形態による制御ブロックの拡張の概略図である本出願の一実施形態によるサービスビットストリームを処理する方法の概略フローチャートである。本出願の一実施形態によるサービスビットストリームを処理するための別の方法の概略フローチャートである。本出願の一実施形態によるイングレスPEデバイスの構造のブロック図である。本出願の一実施形態によるエグレスPEデバイスの構造のブロック図である。本出願の一実施形態によるサービスビットストリーム処理デバイスの構造のブロック図である。

本出願の実施形態における技術的解決策は、様々な通信システム、例えば、モバイルベアラのフロントホール又はバックホール領域、大都市のマルチサービスベアラ、データセンタ相互接続、及び産業上の通信におけるイーサネット技術ベースの通信システム、並びに産業又は通信デバイス内の異なるコンポーネント又はモジュール間の通信システムに適用可能であることを理解されたい。

本出願の実施形態における解決策の理解を容易にするために、本出願の実施形態における概念及び関連する技術を最初に説明する。

ベストエフォート型（best effort）の伝送サービスは、可能な限り性能を保証するサービスモデルである。このサービスモデルはユニタリ（unitary）サービスモデルであり、最も簡素なサービスモデルでもある。事前承認を得ること又はネットワークに通知することなく、任意の数量のパケットを任意の時間に送信するために、アプリケーションプログラムを使用することができる。ベストエフォート型サービスでは、ネットワークは、パケットを送信するためにその最善を尽くそうとするが、レイテンシ及び信頼性などの性能を保証しない。

固定ビットレートCBRサービス：標準は、複数のタイプのCBRサービスを規定している。CBRサービスとベストエフォート型サービスは大きく異なる。CBRサービスのレートは一定（constant）であり、特定の上下の許容差を有し得る。例えば、同期デジタルハイアラーキ（Synchronous Digital Hierarchy、SDH）（同期トランスポートモジュール（Synchronous Transport Module、STM）-1/4/16/64）及び共通パブリック無線インターフェース（Common Public Radio Interface、CPRI）オプション（Option）1-10は、典型的なCBRサービスである。

Mビット/Nビットコードブロックは、M/Nビットブロック（Bit Block）と呼ばれることもあり、Nビットを含み、Mビットがペイロードビットである。M/N bit blockは、イーサネットの物理層で送信される。例えば、1Gイーサネットは8B/10B符号化を使用し、8B/10B bit blockが物理層で送信され、10G/40G/100Gイーサネットは64B/66B符号化を使用し、64B/66B bit blockが物理層で送信される。将来のイーサネット技術の発展に伴い、他の符号化技術が出現する可能性がある。例えば、128B/130B符号化及び256B/257B符号化などの可能な符号化技術が出現し得る。説明を容易にするために、これらのタイプのビットブロックは集合的にMビット/Nビットコードブロックと呼ばれる。

64ビット/66ビットコードブロックは、64B/66B bit blockと呼ばれることもあり、10G/40G/100Gイーサネットの物理層において送信されるbit blockであり、合計66ビット、すなわち、64個のペイロードビット及び2つの同期ヘッダビットを含む。例えば、図１は、64B/66B符号化のコードタイプの概略図を示す。ヘッダの2ビット「10」又は「01」は、64B/66Bビットブロック内の同期ヘッダビットであり、後方の64ビットは、ペイロードデータ又はペイロードプロトコルを搬送するために使用される。各行は、ビットブロックのコードタイプの定義を表す。D0〜D7はデータバイトを表し、C0〜C7は制御バイトを表し、S0は開始バイトを表し、T0〜T7は終了バイトを表す。1行目はデータブロックを表し、データコードタイプに属し、同期ヘッダビットは「01」であり、後方のバイトは全てデータバイトを表す。2行目から12行目は制御ブロックを表し、同期ヘッダビットは「10」であり、第2ビット〜第9ビットはタイプビットである。2行目は、そのタイプビットが「0x1E」であるIDLEコードブロックを表し、3行目は、そのタイプビットが「0x78」であるSコードブロックを表し、4行目は、そのタイプビットが「0x4B」であるOコードブロックを表し、5行目〜12行目は、そのタイプビットが図１に示されているTコードブロックを表す。詳細は記載されない。

FlexE：オプティカルインターネットワーキングフォーラム（Optical Internet Forum、OIF）は、フレキシブルイーサネット（Flexible Ethernet、FlexE）標準をリリースしている。FlexEは、複数のイーサネットMAC層レートをサポートする一般的な技術である。複数の100GE（Physical、PHYS）ポートがバインドされ、各100GEポートは、粒度として5Gを使用することにより、時間ドメインにおいて20個の時間スロットに分割される。FlexEは、以下の機能をサポートすることができる。バインド：複数のイーサネットポートがバインドされて1つのリンクグループを形成し、そのレートが単一のイーサネットポートのレートより大きい媒体アクセス制御（Medium Access Control、MAC）サービスをサポートする。サブレート：時間スロットがサービスに割り当てられ、そのレートがリンクグループの帯域幅より小さいか又は単一のイーサネットポートの帯域幅より小さいMACサービスをサポートする。チャネル化：時間スロットがサービスに割り当てられ、リンクグループにおける複数のMACサービスの同時送信をサポートし、例えば、2×100GEリンクグループにおける1つの150G MACサービスと2つの25G MACサービスの同時送信をサポートする。FlexEでは、分割を行って時間スロットを得るために時分割多重（Time Division Multiplexing、TDM）方式が用いられ、伝送チャネル帯域幅のハードアイソレーションを実現する。1つのサービスデータストリームは1つ以上の時間スロットに割り当てられ、様々なレートのサービスへのマッチングを実現することができる。1つのFlexEグループ（英語ではFlexE Groupと呼ばれることもある）は、1つ以上の物理リンクインターフェース（英語ではPHYと表されることがある）を含むことができる。例えば、図２は、フレキシブルイーサネットプロトコルに基づく通信システムの概略図を示す。図２に示すように、FlexE Groupが4つのPHYを含むことが一例として用いられる。フレキシブルイーサネットプロトコルクライアント（FlexE Client）は、FlexE Groupにおいて指定された時間スロット（1つ以上の時間スロット）で送信される顧客データストリームを表す。1つのFlexE Groupが、複数のFlexE Clientを搬送することができ、1つのFlexE Clientは、1つのユーザサービスデータストリーム（典型的に、媒体アクセス制御（Medium Access Control、MAC） Clientと呼ばれることがある）に対応する。フレキシブルイーサネットプロトコル機能層（英語ではFlexE Shimと呼ばれることがある）は、FlexE ClientからMAC Clientへのデータ適応及び変換を提供する。

X-Eは、X-Ethernetとも呼ばれることがある。Huawei Technologies社は、2016年12月にITU-T IMT-2020 workshopで新技術を発表した。この技術システムは、X-Ethernet又は略称でX-E技術システムと呼ばれることがあり、イーサネット物理層に基づき、かつ決定論的な超低遅延を特徴とする、次世代の交換ネットワーキング技術である。X-Eの考え方の1つは、イーサネット媒体に無関係なインターフェースxMII（GMII、XGMII、又は25GMIIなど）上で、ビットブロックシーケンス、例えば、64B/66B bit blockシーケンス、同等の8B/10B bit blockシーケンス、又は1ビットの帯域外制御指標と8ビットキャラクタを含む9ビットブロックシーケンスに基づく交換ネットワーキングを使用することである。例えば、図３は、X-E通信システムの概略アーキテクチャ図を示す。図３に示すように、通信システムは、2つのタイプの通信デバイス、例えば、図３の第1の通信デバイス1011及び第2の通信デバイス1012などを含むことができる。第1の通信デバイス1011は、代替的に、プロバイダネットワーク（以下では略してネットワークと呼ばれる）エッジ通信デバイスとして説明されることがあり、英語ではProvider Edge nodeと呼ばれることがあり、略してPEデバイスと呼ばれることがある。第2の通信デバイス1012は、代替的に、プロバイダネットワーク（以下では略してネットワークと呼ばれる）通信デバイスとして説明されることがあり、英語ではProvider nodeと呼ばれることがあり、略してPデバイスと呼ばれることがある。

以下の実施形態では、説明のために一例としてXEシステムを用いる。イングレス（ingress）デバイスは、イングレスPEデバイスであり、CBRサービスビットストリームを受信し、サービスビットストリームをXEシステムにおける伝送のためのコードブロックストリームに変換するように構成される。エグレス（egress）デバイスは、エグレスPEデバイスであり、コードブロックストリームを受信し、コードブロックストリームをCBRサービスビットストリームに変換するように構成される。本出願の実施形態における技術的解決策は、光トランスポートネットワーク（Optical Transport Network、OTN）、フレキシブル光トランスポートネットワーク（Flexible OTN、FlexOTN）、イーサネット（Ethernet）、フレキシブルイーサネット（Flexible Ethernet、FlexE）、共通パブリック無線インターフェース（Common Public Radio Interface、CPRI）ネットワーク、同期デジタルハイアラーキ（Synchronous Digital Hierarchy、SDH）ネットワーク、FCネットワーク、及びInfiniBandネットワークなどの他のベアラシステムにも適用可能であることを理解されたい。これは、本出願の実施形態において限定されない。

本出願の実施形態において、イングレスPEデバイスは、CBRサービスビットストリームを受信し、サービスビットストリームをXEシステムにおける伝送のためにコードブロックストリームに変換する。エグレスPEデバイスは、コードブロックストリームを受信し、コードブロックストリームをCBRサービスビットストリームに変換する。本出願の実施形態において、2つのタイプのMビット/Nビットコードブロック、すなわち、第1タイプコードブロックと第2タイプコードブロックが定義される。第1タイプコードブロックはM個のサービスビットを含み、第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である。第1タイプコードブロック内の全てのペイロードビットはサービスビットであり、第2タイプコードブロック内のペイロードビットのうちいくつかのビットのみがサービスビットである。第1タイプコードブロック内のサービスビット数は不変であり、第1タイプコードブロック内のサービスビット数は全てMである。第2タイプコードブロック内のサービスビット数は可変であり、異なる第1タイプコードブロック内のサービスビット数は異なる場合がある。

以下の実施形態では、詳細な説明のための一例として64B/66Bを用いる。第1タイプコードブロックは、図１のデータブロックであるか又はDコードブロックと呼ばれることがあり、第2タイプコードブロックは、図１の制御ブロックの拡張である。図４は、本出願の一実施形態による制御ブロックの拡張の概略図である。図４の拡張コードブロックは、制御ブロックを拡張することにより得られ、元の制御ブロックのタイプビットを含み、さらに拡張コードブロックのインジケータビットを含む。インジケータビットは、第2タイプコードブロック内のサービスビット数を示すために使用される。インジケータビットは第10ビット〜第15ビットであり、合計6ビットを含む。図４に示すように、第1の拡張はSコードブロックの拡張であり、利用可能なサービスビットの位置は第16ビットから第65ビットまでであり、第1の拡張はSコードブロックの拡張であり、利用可能なサービスビットの位置は第16ビットから第65ビットまでであり、第2の拡張はT7コードブロックの拡張であり、利用可能なサービスビットの位置は第16ビットから第65ビットまでであり、第3の拡張はOコードブロックの拡張であり、利用可能なサービスビットの位置は第16ビットから第65ビットまでであり、第4の拡張はOコードブロックの拡張であり、利用可能なサービスビットの位置は第16ビットから第33ビットまでであり、第5の拡張は予約（reserved）コードブロックの拡張であり、利用可能なサービスビットの位置は第16ビットから第65ビットまでである。図４では、そのタイプビットが0xFFである終了制御ブロック（end control block）のみが拡張されている。タイプ拡張は、そのタイプビットが0x87、0x99、0xAA、0xB4、0xCC、0xD2、及び0xE1である終了制御ブロックに対しても行われてよい。詳細は本明細書に記載されない。

インジケータビットは、第2タイプコードブロック内のサービスビット数を示すために使用されてもよく、実際のサービスビット数は、利用可能なサービスビットの位置数より少なくてもよい。可能な一実施形態において、実際のサービスビットの最後の位置は、利用可能なサービスビットの位置のうち最後のビット位置に整合される。別の可能な実施形態において、実際のサービスビットの第1の位置は、利用可能なサービスビットの位置のうち第1のビット位置に整合される。

可能な一実施形態において、第2タイプコードブロックは、インジケータビットを含まなくてもよい。この場合、使用可能なサービスビットの位置数を増やすことができる。第2タイプコードブロックがインジケータビットを含まない場合、受信端は、事前のネゴシエーション又は事前の構成を通じて、あるいは別の方法で、第2タイプコードブロック内のサービスビット数を取得することができる。

可能な一実施形態において、第2タイプコードブロック内のL個のサービスビットは、第2タイプコードブロック内に連続的に分配され（distributed）、L個のサービスビットは、第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、第Iビット位置は予め設定されたビット位置であり、あるいは第（I+L-1）ビット位置は予め設定されたビット位置である。最初に挿入されたサービスビットは第Iビット位置にあり、最後に挿入されたサービスビットは第（I+L-1）ビット位置にある。

例えば、図５は、サービスビットストリームを処理する方法の概略フローチャートを示す。本出願のこの実施形態において、イングレスPEデバイスは、ユーザサーバを受信し、サーバ層チャネルを通じてユーザサービスをエグレスPEデバイスに送信し、エグレスPEデバイスは、ユーザサービスを復元する。ユーザサービスはSTM-64であり、サーバ層チャネルは10GBase-R標準イーサネットである。STM-64の公称（nominal）レートはVc=9.95328Gbpsであり、サーバ層チャネルの公称ペイロードレートはVs=10Gbpsである。イングレスPEデバイスは、CBRサービスビットストリームを受信し、サービスビットストリームをXEシステムにおける伝送のためにコードブロックストリームに変換する。エグレスPEデバイスは、コードブロックストリームを受信し、コードブロックストリームをCBRサービスビットストリームに変換する。10GBase-Rは64B/66B符号化を使用し、本明細書に記載される公称ペイロードレートは公称ビットレートに64/66を乗算することにより得られる値を指す。

S501：イングレスPEデバイスがSTM-64サービスビットストリームを取得する。

S502：イングレスPEデバイスがサービスビットストリームに基づいてコードブロックストリームを取得する。

本出願のこの実施形態において、コードブロックストリームは周期的なコードブロックストリームであり、サービスビットストリームはコードブロックストリームに周期的にマッピングされる。マッピングルールは調整されてもよい。1つのコードブロック周期におけるコードブロックの総数は不変である。マッピングルールを調整することは、主に、第2タイプコードブロック内のサービスビット数を調整することである。異なるマッピングルールに従い、異なるコードブロック周期における第2タイプコードブロック内のサービスビット数は異なる可能性がある。言い換えれば、異なるコードブロック周期に異なる数のサービスビットが含まれる。確かに、異なるマッピングルールに従い、異なるコードブロック周期に同数のサービスビットが含まれてもよい。

可能な一実施形態において、マッピングルールを調整することは、代替的に、1つのコードブロック周期におけるコードブロックの総数を調整することでもよい。

コードブロックの選択：

本出願のこの実施形態において、Dコードブロックが第1タイプコードブロックとして用いられ、図４の第5の拡張を通じて得られる制御ブロックと図１の第2行におけるIDLEコードブロックが第2タイプコードブロックとして用いられる。第5の拡張を通じて得られる制御ブロックは、予約コードブロックを拡張することにより得られる制御ブロックである。第5の拡張を通じて得られる制御ブロックでは、利用可能なサービスビットの位置は第16ビットから第65ビットであり、言い換えれば、合計50個のサービスビット位置である。具体的には、第5の拡張を通じて得られる制御ブロック内の実際のサービスビット数はLであり、0≦L≦50であり、実際のサービスビットの最後の位置は、利用可能なサービスビットの位置のうち最後のビット位置、すなわち第65ビット位置に整合される。最後に挿入されたサービスビットは、第65ビット位置に位置する。

デフォルトマッピングルールの決定：

本出願のこの実施形態において、サービスビットストリームを受信するインターフェース公称レート、すなわちSTM-64の公称レートは、Vc=9.95328である。計算を容易にするために、コードブロックストリームを送信するインターフェース公称ペイロードレート、すなわちサーバ層チャネルの公称ペイロードレートVs=10Gbpsが、コードブロックストリームを送信するインターフェース公称レートとして用いられる。1つのコードブロック周期において、コードブロックの総数はX1=1000であり、送信される必要のあるサービスビットの総数はX2=ceil（Vcx1000x64/Vs）=ceil（63700.992）=63701であり、Dコードブロック数はX3=floor（Vcx1000/Vs）=floor（995.328）=995であり、第2タイプコードブロックで搬送されるサービスビット数はX4=ceil（64xmod（Vcx1000/Vs））=21であり、ここでX4=X2-64xX3である。

具体的には、1つのコードブロック周期に1000個のコードブロックが含まれ、すなわち、995個のDコードブロック、第5の拡張を通じて得られる1つの制御ブロック、及び4つのIDLEコードブロックであり、ここで、第5の拡張を通じて得られる制御ブロックは21個のサービスビットを含む。

本出願のこの実施形態において、デフォルトマッピングルールは、サービスビットストリームを受信するインターフェース公称レートと、コードブロックストリームを送信するインターフェース公称レートに基づいて決定される。具体的には、1つのコードブロック周期に含まれる第1タイプコードブロック、第2タイプコードブロック、及び第2タイプコードブロック内のサービスビットの数量が決定される。可能な一実施形態において、代替的に、上下の周波数許容差（frequency tolerances）が用いられてもよい。具体的には、デフォルトマッピングルールは、サービスビットストリームを受信するインターフェース公称限界（margin）レートと、コードブロックストリームを送信するインターフェース公称限界レートに基づいて決定される。

マッピングルールの調整：

前述のデフォルトマッピングルールは、STM-64の公称レートVc及びサーバ層チャネルの公称ペイロードレートVsに基づく計算を通じて得られる。丸め操作が行われているため、特定数のコードブロック周期の後、丸めにより引き起こされる誤差が累積される。この場合、マッピングルールは調整される必要がある。さらに、STM-64の実際のレートはSTM-64の公称レートと異なる可能性があり、実際のレートは公称レートの周囲で変動する可能性がある。言い換えれば、実際のレートに対して上下のレート許容差（rate tolerances）が存在する。サーバ層チャネルの実際のペイロードレートもサーバ層チャネルの公称ペイロードレートと異なる可能性があり、実際のペイロードレートは公称ペイロードレートの周囲で変動する可能性がある。言い換えれば、実際のペイロードレートに対して上下のレート許容差が存在する。マッピングルールは、実際のレートを考慮して、実行中のプロセスで調整される必要がある。

本出願のこの実施形態において、サービスビットストリームを取得するレートとコードブロックストリームを送信するレートが周期的に検出され、検出された実際のレートに基づいてマッピングルールが調整される。

1000個のコードブロックが1つのコードブロック周期に含まれる。サーバ層チャネルの公称ペイロードレートVsに基づいて、1コードブロック周期の時間間隔はT=（1000x64/Vs）秒である。

本出願のこの実施形態において、マッピングルールはコードブロック周期毎に調整され、言い換えれば、1000個のコードブロックを送信する時間間隔で調整される。ここで、時間間隔はT=（1000×64/Vs）秒である。

本出願のこの実施形態において、送信コードブロック数がカウントされ、受信CBRサービスのビット数がカウントされる。コードブロックのカウント値が200に達する毎に、ビットのカウント値が得られる。1000個のコードブロックが送信されるとき、対応する受信サービスビット数はさらに累積的に得られてもよい。例えば、1000個のコードブロックが送信されたときに63702個のサービスビットが受信されたと判定された場合に、マッピングルールが調整されてもよい。調整されたマッピングルールは、以下のとおりである。1つのコードブロック周期に1000個のコードブロックが含まれ、すなわち、995個のDコードブロック、第5の拡張を通じて得られる1つの制御ブロック、及び4つのIDLEコードブロックであり、ここで、第5の拡張を通じて得られる制御ブロックは22個のサービスビットを含む。

本出願のこの実施形態において、可能な一実施形態において、マッピングルールは、送信コードブロックのカウント値と受信CBRサービスのビットのカウント値に基づいて調整される。

S503：イングレスPEデバイスがコードブロックストリームを送信する。

S504：エグレスPEデバイスがコードブロックストリームを受信する。

S505：エグレスPEデバイスがコードブロックストリームに基づいてSTM-64サービスビットストリームを取得する。

具体的には、エグレスデバイスは、コードブロックのタイプを決定する。コードブロックが第1タイプコードブロック、すなわちDコードブロックである（同期ヘッダがバイナリで「01」である）場合、64個のサービスビットの全てがDコードブロックから取得される。コードブロックが第2タイプコードブロック、すなわち第5の拡張を通じて得られる制御ブロックである場合、第65ビット位置から開始し、L個のサービスビットがインジケータビットの値Lに基づいて得られる。コードブロックがIDLEコードブロックである場合、サービスビットは搬送されない。

取得したサービスビットはバッファに記憶される。例えば、バッファはFIFOでもよい。サービスビットストリームの送信レートは、バッファの閾値に基づいて決定されてもよい。このようにして、ユーザ周波数（user frequency）が復元される。クロック回路が、FIFO内のサービスビットストリームに基づいてSTM-64のユーザ周波数を復元してもよい。このような方法は、少なくとも以下の利点を有する。FIFOの深さがビット粒度に基づいて制御され、高い復元精度、高い復元速度、及び高い復元効率を有する。

S506：エグレスPEデバイスがSTM-64サービスビットストリームを送信する。

STM-64サービスビットストリームは、サービスビットストリームの送信レートで送信される。

本出願のこの実施形態において、イングレスPEデバイスは、ユーザインターフェースからサービスビットストリームを受信するだけでよく、サービスビットストリームの特定のフレーム構造又はパケット構造を識別する必要はない。具体的には、イングレスPEデバイスは、さらなるデフレーマ（deframer）又は物理層チップを使用することによりユーザサービスフレーム又はパケット処理を実行する必要がなく、サービスビットストリームをコードブロックストリームに直接マッピングしてもよい。言い換えれば、本出願のこの実施形態において、イングレスPEデバイスは、サービスビットストリームをビットブロックストリームにマッピングし、CBRサービスのフレーム構造又はパケット構造を考慮する必要はない。エグレスPEデバイスは、コードブロックストリームからサービスビットストリームを復元し、CBRサービスのフレーム構造又はパケット構造いずれかを考慮する必要がない。

本出願のこの実施形態において、イングレスPEデバイスは、検出された実際のレートに基づいてマッピングルールを調整し、ビットレベルのマッピングルール調整を実現する。エグレスPEデバイスは、Dコードブロックから64個のサービスビットを復元し、第5の拡張を通じて得られる制御ブロックからL個のサービスビットを復元し、IDLEコードブロックからサービスビットを復元しない。エグレスPEデバイスは、バッファを使用することによりCBRサービスビットストリームのレートを復元し、さらに、対応するCBRサービスビットストリームを送信することができる。

例えば、図６は、サービスビットストリームを処理する方法の概略フローチャートを示す。本出願のこの実施形態において、ユーザサービスはCPRI Option7であり、サーバ層チャネルはFlexEの2つの5G時間スロットであり、CPRI Option7の公称レートはVc=9.8304Gbpsであり、サーバ層チャネルの公称ペイロードレートはVs=10Gbpsである。

S601：イングレスPEデバイスがCPRIサービスビットストリームを取得する。

S602：イングレスPEデバイスがサービスビットストリームに基づいてコードブロックストリームを取得する。

本出願のこの実施形態において、コードブロックストリームは周期的なコードブロックストリームであり、サービスビットストリームはコードブロックストリームに周期的にマッピングされる。マッピングルールは調整されてもよい。1つのコードブロック周期におけるコードブロックの総数は不変である。第1タイプコードブロック数は不変であり、第2タイプコードブロック数も不変である。第2タイプコードブロック内のサービスビット数は調整されてもよい。異なるマッピングルールに従い、異なるコードブロック周期における第2タイプコードブロック内のサービスビット数は異なる可能性がある。言い換えれば、異なるコードブロック周期に異なる数のサービスビットが含まれる。確かに、異なるマッピングルールに従い、異なるコードブロック周期に同数のサービスビットが含まれてもよい。

コードブロックの選択：

本出願のこの実施形態において、Dコードブロックが第1タイプコードブロックとして用いられ、図４の第1の拡張を通じて得られる制御ブロック及び第2の拡張を通じて得られる制御ブロック並びにIDLEコードブロックが第2タイプコードブロックとして用いられる。第1の拡張を通じて得られる制御ブロックは、Sコードブロックを拡張することにより得られる制御ブロックである。第1の拡張を通じて得られる制御ブロックでは、利用可能なサービスビットの位置は、第16ビット位置から第65ビット位置であり、すなわち、合計50個のサービスビット位置である。言い換えれば、第1の拡張を通じて得られる制御ブロック内の実際のサービスビット数はLであり、0≦L≦50であり、実際のサービスビットの最後の位置は、利用可能なサービスビットの位置のうち最後のビット位置、すなわち第65ビット位置に整合される。最後に挿入されたサービスビットは、第65ビット位置に位置する。第2の拡張を通じて得られる制御ブロックは、T7コードブロックを拡張することにより得られる制御ブロックである。第2の拡張を通じて得られる制御ブロックでは、利用可能なサービスビットの位置は、第16ビット位置から第65ビット位置であり、すなわち、合計50個のサービスビット位置である。具体的には、第2の拡張を通じて得られる制御ブロック内の実際のサービスビット数はLであり、0≦L≦50であり、実際のサービスビットの第1の位置は、利用可能なサービスビットの位置のうち第1のビット位置、すなわち第16ビット位置に整合される。最後に挿入されたサービスビットは、第16ビット位置に位置する。IDLEコードブロックは、図１の2行目のコードブロックでもよい。

デフォルトマッピングルールの決定：

本出願のこの実施形態では、1つのコードブロック周期において、コードブロックの総数はX1=100であり、サービスビットの総数はX2=ceil（Vcx100x64/Vs）=ceil（6291.456）=6292であり、Dコードブロック数はX3=floor（Vcx100/Vs）=floor（98.304）=98であり、第2タイプコードブロックにおいて搬送されるサービスビット数はX4=ceil（64xmod（Vcx100/Vs））=ceil（19.456）=20であり、ここでX4=X2-64xX3である。

具体的には、1つのコードブロック周期に100個のコードブロックが含まれ、すなわち、98個のDコードブロック、第1の拡張を通じて得られる1つの制御ブロック、及び第2の拡張を通じて得られる1つの制御ブロックであり、ここで、第1の拡張を通じて得られる制御ブロックは10個のサービスビットを含み、10個のサービスビットの最後の位置は第65ビット位置に整合され、第2の拡張を通じて得られる制御ブロックは10個のサービスビットを含み、10個のサービスビットの最初の位置は第16ビット位置に整合される。

マッピングルールの調整：

前述のデフォルトマッピングルールは、CPRIの公称レートVc及びサーバ層チャネルの公称ペイロードレートVsに基づく計算を通じて得られる。丸め操作が行われているため、特定数のコードブロック周期の後、丸めにより引き起こされる誤差が累積される。この場合、マッピングルールは調整される必要がある。さらに、CPRIの実際のレートはCPRIの公称レートと異なる可能性があり、実際のレートは公称レートの周囲で変動する可能性がある。言い換えれば、実際のレートに対して上下のレート許容差が存在する。サーバ層チャネルの実際のペイロードレートもサーバ層チャネルの公称ペイロードレートと異なる可能性があり、実際のペイロードレートは公称ペイロードレートの周囲で変動する可能性がある。言い換えれば、実際のペイロードレートに対して上下のレート許容差が存在する。マッピングルールは、実際のレートを考慮して、実行中のプロセスで調整される必要がある。

100個のコードブロックが1つのコードブロック周期に含まれる。サーバ層チャネルの公称ペイロードレートVsに基づいて、1コードブロック周期の時間間隔はT=（100x64/Vs）秒である。

本出願のこの実施形態において、マッピングルールはコードブロック周期毎に調整され、言い換えれば、100個のコードブロックを送信する時間間隔で調整される。ここで、時間間隔はT=（100x64/Vs）秒である。

本出願のこの実施形態において、送信コードブロック数がカウントされ、受信CBRサービスのビット数がカウントされる。コードブロックのカウント値が100に達する毎に、ビットのカウント値が得られる。100個のコードブロックが送信されるとき、対応する受信サービスビット数はさらに累積的に得られてもよい。例えば、100個のコードブロックが送信されたときに6291個のサービスビットが受信されたと判定された場合に、マッピングルールが調整されてもよい。調整されたマッピングルールは、以下のとおりである。1つのコードブロック周期に100個のコードブロックが含まれ、すなわち、98個のDコードブロック、第1の拡張を通じて得られる1つの制御ブロック、及び第2の拡張を通じて得られる1つの制御ブロックであり、ここで、第1の拡張を通じて得られる制御ブロックは10個のサービスビットを含み、10個のサービスビットの最後の位置は第65ビット位置に整合され、第2の拡張を通じて得られる制御ブロックは9個のサービスビットを含み、9個のサービスビットの最初の位置は第16ビット位置に整合される。

S603：イングレスPEデバイスがコードブロックストリームを送信する。

S604：エグレスPEデバイスがコードブロックストリームを受信する。

S605：エグレスPEデバイスがコードブロックストリームに基づいてCPRIサービスビットストリームを取得する。

具体的には、エグレスデバイスは、コードブロックのタイプを決定する。コードブロックが第1タイプコードブロック、すなわちDコードブロックである（同期ヘッダがバイナリで「01」である）の場合、64個のサービスビットの全てがDコードブロックから取得される。コードブロックが第2タイプコードブロックである場合、言い換えれば、コードブロックが第1の拡張を通じて得られる制御ブロックである場合、第65ビット位置から開始し、L個のサービスビットがインジケータビットの値Lに基づいて取得され、あるいは、コードブロックが第2の拡張を通じて得られる制御ブロックである場合、第16ビット位置から開始し、L個のサービスビットがインジケータビットの値Lに基づいて取得される。コードブロックがIDLEコードブロックである場合、サービスビットは搬送されない。

取得したサービスビットはバッファに記憶される。例えば、バッファはFIFOでもよい。サービスビットストリームの送信レートは、バッファの閾値に基づいて決定されてもよい。このようにして、ユーザ周波数が復元される。クロック回路が、FIFO内のサービスビットストリームに基づいてSTM-64のユーザ周波数を復元してもよい。このような方法は、少なくとも以下の利点を有する。FIFOの深さがビット粒度に基づいて制御され、高い復元精度、高い復元速度、及び高い復元効率を有する。

S606：エグレスPEデバイスがCPRIサービスビットストリームを送信する。

CPRIサービスビットストリームは、サービスビットストリームの送信レートで送信される。

本出願のこの実施形態において、1つのコードブロック周期の構造はSコードブロック+Dコードブロック+Tコードブロック+IDLEコードブロックであり、ネットワーク内のPノードは、受信レートと送信レートの間の偏差（deviation）に基づいて、TコードブロックとSコードブロックの間のIDLEコードブロックを追加又は削除することができる。これは、IEEE802.3技術仕様の要件に準拠している。

図５のステップ502及び図６のステップ602において、マッピングルールは、サービスビットストリームを取得するレート及びコードブロックストリームを送信するレートに基づいて調整される。可能な一実施形態において、調整は簡素化されてもよい。イングレスPEデバイスはデフォルトマッピングルールを決定し、ひとたびデフォルトマッピングルールが決定されると、イングレスPEデバイスはデフォルトマッピングルールに基づいてマッピングを実行する。マッピングルールは、ユーザ側の公称レート、サーバ層チャネルの公称レート、又はコードブロック周期などの重要なパラメータが変化したときのみ、新しいデフォルトマッピングルールを形成するように調整される。言い換えれば、マッピングルールは、実装レートに基づいて頻繁に調整されるわけではない。丸めにより引き起こされる前述の誤差累積問題は、サーバ層チャネル伝送プロセスにおけるレート偏差調整などの手順で処理されてもよい。

図７は、本出願の一実施形態によるイングレスPEデバイスの構造のブロック図である。図７のイングレスPEデバイス700は、受信器701、プロセッサ702、及び送信器703を含む。プロセッサ702は、マッピングユニット7021及び制御ユニット7022を含む。

受信器701は、CBRサービスビットストリームを受信するように構成される。

プロセッサ702は、サービスビットストリームに基づいてコードブロックストリームを得るように構成され、コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、第1タイプコードブロックはM個のサービスビットを含み、第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である。

送信器703は、コードブロックストリームを送信するように構成される。

可能な一実施形態において、マッピングユニット7021は、サービスビットストリームに基づいてコードブロックストリームを取得するマッピング動作を完了する。

可能な一実施形態において、第2タイプコードブロックはインジケータビットを含み、インジケータビットは、第2タイプコードブロック内のサービスビット数を示すために使用される。

可能な一実施形態において、L個のサービスビットは、第2タイプコードブロック内に連続的に分配され、L個のサービスビットは、第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、第Iビット位置は予め設定されたビット位置であり、あるいは第（I+L-1）ビット位置は予め設定されたビット位置である。

可能な一実施形態において、コードブロックストリームは周期的なコードブロックストリームであり、プロセッサはさらに、サービスビットストリームを取得するレート及びコードブロックストリームを送信するレートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定し、あるいはサービスビットストリームを取得するインターフェース公称レート及びコードブロックストリームを送信するインターフェース公称レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定し、あるいはサービスビットストリームを取得するインターフェース公称限界レート及びコードブロックストリームを送信するインターフェース公称限界レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するように構成される。可能な一実施形態において、制御ユニット7022が、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数の決定を完了する。

可能な一実施形態において、コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである。

可能な一実施形態において、Mビット/Nビット符号化は64B/66B符号化であり、第2コードブロックはタイプビットを含み、タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、第2タイプコードブロックはインジケータビットをさらに含み、インジケータビットは、第2タイプコードブロック内のサービスビット数を示すために使用され、タイプビットとインジケータビットは異なるビットである。

可能な一実施形態において、サービスビットストリームは固定ビットレートサービスビットストリームであり、Mビット/Nビット符号化は64B/66B符号化であり、第1タイプコードブロックはデータDコードブロックであり、第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである。

可能な一実施形態において、コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックは、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックは、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む。

図８は、本出願の一実施形態によるエグレスPEデバイスの構造のブロック図である。図８のエグレスPEデバイス800は、受信器801、プロセッサ802、及び送信器803を含む。

受信器801は、コードブロックストリームを受信するように構成され、コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、第1タイプコードブロックはM個のサービスビットを含み、第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である。

プロセッサ802は、コードブロックストリームに基づいてCBRサービスビットストリームを取得するように構成される。

送信器803は、CBRサービスビットストリームを送信するように構成される。

可能な一実施形態において、Mビット/Nビット符号化は64B/66B符号化であり、第1タイプコードブロックはデータDコードブロックであり、第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである。

可能な一実施形態において、プロセッサはさらに、サービスビットストリームをバッファに記憶し、バッファの閾値に基づいてサービスビットストリームの送信レートを決定するように構成される。

図９は、本出願の一実施形態によるサービスビットストリーム処理デバイスの構造のブロック図である。サービスビットストリーム処理デバイスは、イングレスPEデバイスでもよく、エグレスPEデバイスでもよく、あるいは別のデバイスでもよい。図９に示すように、サービスビットストリーム処理デバイス900は、プロセッサ902、通信インターフェース903、及びメモリ901を含む。任意で、イングレスPEデバイス900は、バス904をさらに含んでもよい。通信インターフェース903、プロセッサ902、及びメモリ901は、通信線904を通じて互いに接続されてもよい。通信線904は、ペリフェラルコンポーネントインターコネクト（peripheral component interconnect、略称PCI）バス、拡張インダストリスタンダードアーキテクチャ（extended industry standard architecture、略称EISA）バスなどでもよい。通信線904は、アドレスバス、データバス、制御バス等に分類され得る。表現を容易にするために、図９ではバスを表すのに1つの太線のみが用いられているが、これは、1つのバスのみ又は1つのタイプのバスのみが存在することを意味するものではない。

プロセッサ902は、CPU、マイクロプロセッサ、ASIC、又は本出願の実施形態中の解決策におけるプログラム実行を制御するように構成された1つ以上の集積回路でもよい。

通信インターフェース903は、トランシーバなどを使用する装置でもよく、イーサネット、無線アクセスネットワーク（radio access network、RAN）、無線ローカルエリアネットワーク（wireless local area networks、WLAN）、又は有線アクセスネットワークなどの他のデバイス又は通信ネットワークと通信するように構成される。

メモリ901は、読取専用メモリ（read-only memory、ROM）、静的情報及び命令を記憶することができる別のタイプの静的記憶デバイス、ランダムアクセスメモリ（random access memory、RAM）、又は情報及び命令を記憶することができる別のタイプの動的記憶デバイスでもよく、あるいは電気的消去可能なプログラマブル読取専用メモリ（electrically erasable programmable read-only memory、EEPROM）、コンパクトディスク読取専用メモリ（compact disc read-only memory、CD-ROM）、他の光ディスク記憶装置、光ディスク記憶装置（コンパクトディスク、レーザディスク、光ディスク、デジタル多用途ディスク、ブルーレイディスク等を含む）、磁気ディスク記憶媒体、他の磁気記憶デバイス、又は、命令又はデータ構造の形式で予期されたプログラムコードを搬送又は記憶するために使用でき、かつコンピュータによりアクセスできる任意の他の媒体でもよい。ただし、これはこれらに限定されない。メモリは独立して存在してもよく、通信線904を通じてプロセッサに接続される。代替的に、メモリはプロセッサと統合されてもよい。

メモリ901は、本出願における解決策を実行するコンピュータ実行可能命令を記憶するように構成され、プロセッサ902は、解決策の実行を制御する。プロセッサ902は、メモリ901に記憶されたコンピュータ実行可能命令を実行して、イングレスPEデバイスの機能又はエグレスPEデバイスの機能を実施するように構成される。

任意で、本出願のこの実施形態におけるコンピュータ実行可能命令は、アプリケーションプログラムコードとも呼ばれ得る。これは、本出願のこの実施形態において特に限定されない。

前述の実施形態の全部又は一部は、ソフトウェア、ハードウェア、ファームウェア、又はこれらの任意の組み合わせを使用することにより実施することができる。実施形態を実施するためにソフトウェアが使用されるとき、実施形態は、コンピュータプログラムプロダクトの形態で完全に又は部分的に実施されてもよい。コンピュータプログラムプロダクトは、1つ以上のコンピュータ命令を含む。コンピュータプログラム命令がロードされ、コンピュータ上で実行されたとき、本出願の実施形態による手順又は機能が全て又は部分的に生成される。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータネットワーク、又は他のプログラマブル装置でもよい。コンピュータ命令は、コンピュータ読取可能記憶媒体に記憶されてもよく、あるいはコンピュータ読取可能記憶媒体から別のコンピュータ読取可能記憶媒体に送信されてもよい。例えば、コンピュータ命令は、ウェブサイト、コンピュータ、サーバ、又はデータセンタから、有線（例えば、同軸ケーブル、光ファイバ、又はデジタル加入者線（DSL））又は無線（例えば、赤外線、無線、又はマイクロ波）方式で、別のウェブサイト、コンピュータ、サーバ、又はデータセンタに送信されてもよい。コンピュータ読取可能記憶媒体は、コンピュータによりアクセス可能な任意の使用可能な媒体、又は1つ以上の使用可能な媒体を統合するサーバ又はデータセンタなどのデータ記憶デバイスでもよい。使用可能な媒体は、磁気媒体（例えば、ソフトディスク、ハードディスク、又は磁気テープ）、光媒体（例えば、DVD）、半導体媒体（例えば、ソリッドステートディスク（Solid State Disk、SSD））などでもよい。

本発明の実施形態に記載される様々な例示的な論理ユニット及び回路は、汎用プロセッサ、デジタル信号プロセッサ、特定用途向け集積回路（ASIC）、フィールドプログラマブルゲートアレイ（FPGA）、又は他のプログラマブル論理装置、ディスクリートゲート若しくはトランジスタ論理、ディスクリートハードウェアコンポーネント、又はこれらの任意の組み合わせの設計を使用することにより、記載の機能を実施し又は動作させることができる。一般的なプロセッサは、マイクロプロセッサでもよい。任意で、一般的なプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンでもよい。さらに、プロセッサは、デジタル信号プロセッサ及びマイクロプロセッサ、複数のマイクロプロセッサ、デジタル信号プロセッサコアを有する1つ以上のマイクロプロセッサ、又は任意の他の同様の構成などの、コンピューティング装置の組み合わせにより実装されてもよい。

本出願の実施形態に記載される方法又はアルゴリズムのステップは、ハードウェア、プロセッサにより実行されるソフトウェアユニット、又はこれらの組み合わせに直接組み込まれてもよい。ソフトウェアユニットは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブル磁気ディスク、CD-ROM、又は当該分野における任意の他の形態の記憶媒体に記憶することができる。例えば、記憶媒体はプロセッサに接続してもよく、それにより、プロセッサは記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができる。代替的に、記憶媒体はさらに、プロセッサに統合されてもよい。プロセッサ及び記憶媒体は、ASIC内に配置されてもよく、ASICは、端末内に配置されてもよい。代替的に、プロセッサ及び記憶媒体は、端末の異なるコンポーネント内に配置されてもよい。

これらのコンピュータプログラム命令も、コンピュータ又は他のプログラマブルデータ処理デバイスにロードされてもよく、それにより、一連の動作及びステップがコンピュータ又は他のプログラマブルデバイス上で実行され、それにより、コンピュータにより実施される処理を生成する。したがって、コンピュータ又は他のプログラマブルデバイス上で実行される命令は、フローチャートの1つ以上のプロセス及び/又はブロック図の1つ以上のブロックにおける特定の機能を実現するステップを提供する。

本出願は、特定の特徴及びその実施形態を参照して記載されているが、明らかに、本出願の主旨及び範囲から逸脱することなく、これらに対して様々な修正及び組み合わせがなされ得る。対応して、明細書及び添付の図面は、別記の特許請求の範囲により定義される本出願の単なる例示的な説明であり、本出願の範囲をカバーする修正、変形、組み合わせ又は同等物のいずれか又は全てとみなされる。明らかに、当業者は、本出願の主旨及び範囲から逸脱することなく、本出願に様々な修正及び変更を行うことができる。本出願は、以下の特許請求の範囲及びそれらの同等の技術により定義される保護範囲内に入ることを条件として本出願のこれらの修正及び変形をカバーすることを意図している。

本出願は、特定の特徴及びその実施形態を参照して記載されているが、明らかに、本出願の主旨及び範囲から逸脱することなく、これらに対して様々な修正及び組み合わせがなされ得る。対応して、明細書及び添付の図面は、別記の特許請求の範囲により定義される本出願の単なる例示的な説明であり、本出願の範囲をカバーする修正、変形、組み合わせ又は同等物のいずれか又は全てとみなされる。明らかに、当業者は、本出願の主旨及び範囲から逸脱することなく、本出願に様々な修正及び変更を行うことができる。本出願は、以下の特許請求の範囲及びそれらの同等の技術により定義される保護範囲内に入ることを条件として本出願のこれらの修正及び変形をカバーすることを意図している。
本発明の一例に従って、本願は以下の実施形態を更に提供する。
実施形態１：
固定ビットレートCBRサービスビットストリームを処理する方法であって、
前記CBRサービスビットストリームを受信するステップと、
前記サービスビットストリームに基づいてコードブロックストリームを取得するステップであり、前記コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、前記コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、前記第1タイプコードブロックはM個のサービスビットを含み、前記第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、ステップと、
前記コードブロックストリームを送信するステップと、
を含む方法。
実施形態２：
前記第2タイプコードブロックはインジケータビットを含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用される、実施形態１に記載の方法。
実施形態３：
前記L個のサービスビットは前記第2タイプコードブロック内に連続的に分配され、前記L個のサービスビットは、前記第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、前記第Iビット位置は予め設定されたビット位置であり、あるいは前記第（I+L-1）ビット位置は予め設定されたビット位置である、実施形態１に記載の方法。
実施形態４：
前記コードブロックストリームは周期的なコードブロックストリームであり、前記サービスビットストリームに基づいてコードブロックストリームを取得するステップの前に、当該方法は、
前記サービスビットストリームを取得するレート及び前記コードブロックストリームを送信するレートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するステップ、又は、
前記サービスビットストリームを取得するインターフェース公称レート及び前記コードブロックストリームを送信するインターフェース公称レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するステップ、又は、
前記サービスビットストリームを取得するインターフェース公称限界レート及び前記コードブロックストリームを送信するインターフェース公称限界レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するステップ、
をさらに含む、実施形態１に記載の方法。
実施形態５：
前記コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである、実施形態１に記載の方法。
実施形態６：
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第2コードブロックはタイプビットを含み、前記タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、前記第2タイプコードブロックはインジケータビットをさらに含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用され、前記タイプビットと前記インジケータビットは異なるビットである、実施形態１に記載の方法。
実施形態７：
前記サービスビットストリームは固定ビットレートサービスビットストリームであり、前記Mビット/Nビット符号化は64B/66B符号化であり、前記第1タイプコードブロックはデータDコードブロックであり、前記第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである、実施形態１に記載の方法。
実施形態８：
前記コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む、実施形態７に記載の方法。
実施形態９：
固定ビットレートCBRサービスビットストリームを処理する方法であって、
コードブロックストリームを受信するステップであり、前記コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、前記コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、前記第1タイプコードブロックはM個のサービスビットを含み、前記第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、ステップと、
前記コードブロックストリームに基づいて前記CBRサービスビットストリームを取得するステップと、
前記CBRサービスビットストリームを送信するステップと、
を含む方法。
実施形態１０：
前記第2タイプコードブロックはインジケータビットを含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用される、実施形態９に記載の方法。
実施形態１１：
前記L個のサービスビットは前記第2タイプコードブロック内に連続的に分配され、前記L個のサービスビットは、前記第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、前記第Iビット位置は予め設定されたビット位置であり、あるいは前記第（I+L-1）ビット位置は予め設定されたビット位置である、実施形態９に記載の方法。
実施形態１２：
前記コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである、実施形態９に記載の方法。
実施形態１３：
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第2コードブロックはタイプビットを含み、前記タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、前記第2タイプコードブロックはインジケータビットをさらに含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用され、前記タイプビットと前記インジケータビットは異なるビットである、実施形態９に記載の方法。
実施形態１４：
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第1タイプコードブロックはデータDコードブロックであり、前記第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである、実施形態９に記載の方法。
実施形態１５：
前記コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む、実施形態１４に記載の方法。
実施形態１６：
前記サービスビットストリームを送信するステップの前に、当該方法は、
前記サービスビットストリームをバッファに記憶し、前記バッファの閾値に基づいて前記サービスビットストリームの送信レートを決定するステップ
をさらに含む実施形態９に記載の方法。
実施形態１７：
固定ビットレートCBRサービスビットストリームを処理する装置であって、
前記CBRサービスビットストリームを受信するように構成された受信器と、
前記サービスビットストリームに基づいてコードブロックストリームを取得するように構成されたプロセッサであり、前記コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、前記コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、前記第1タイプコードブロックはM個のサービスビットを含み、前記第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、プロセッサと、
前記コードブロックストリームを送信するように構成された送信器と、
を備える装置。
実施形態１８：
前記第2タイプコードブロックはインジケータビットを含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用される、実施形態１７に記載の装置。
実施形態１９：
前記L個のサービスビットは前記第2タイプコードブロック内に連続的に分配され、前記L個のサービスビットは、前記第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、前記第Iビット位置は予め設定されたビット位置であり、あるいは前記第（I+L-1）ビット位置は予め設定されたビット位置である、実施形態１７に記載の装置。
実施形態２０：
前記コードブロックストリームは周期的なコードブロックストリームであり、前記プロセッサはさらに、
前記サービスビットストリームを取得するレート及び前記コードブロックストリームを送信するレートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定し、あるいは、
前記サービスビットストリームを取得するインターフェース公称レート及び前記コードブロックストリームを送信するインターフェース公称レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定し、あるいは、
前記サービスビットストリームを取得するインターフェース公称限界レート及び前記コードブロックストリームを送信するインターフェース公称限界レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定する
ように構成される、実施形態１７に記載の装置。
実施形態２１：
前記コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである、実施形態１７に記載の装置。
実施形態２２：
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第2コードブロックはタイプビットを含み、前記タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、前記第2タイプコードブロックはインジケータビットをさらに含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用され、前記タイプビットと前記インジケータビットは異なるビットである、実施形態１７に記載の装置。
実施形態２３：
前記サービスビットストリームは固定ビットレートサービスビットストリームであり、前記Mビット/Nビット符号化は64B/66B符号化であり、前記第1タイプコードブロックはデータDコードブロックであり、前記第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである、実施形態１７に記載の装置。
実施形態２４：
前記コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む、実施形態２３に記載の装置。
実施形態２５：
固定ビットレートCBRサービスビットストリームを処理する装置であって、
コードブロックストリームを受信するように構成された受信器であり、前記コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、前記コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、前記第1タイプコードブロックはM個のサービスビットを含み、前記第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、受信器と、
前記コードブロックストリームに基づいて前記CBRサービスビットストリームを取得するように構成されたプロセッサと、
前記CBRサービスビットストリームを送信するように構成された送信器と、
を備える装置。
実施形態２６：
前記第2タイプコードブロックはインジケータビットを含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用される、実施形態２５に記載の装置。
実施形態２７：
前記L個のサービスビットは前記第2タイプコードブロック内に連続的に分配され、前記L個のサービスビットは、前記第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、前記第Iビット位置は予め設定されたビット位置であり、あるいは前記第（I+L-1）ビット位置は予め設定されたビット位置である、実施形態２５に記載の装置。
実施形態２８：
前記コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである、実施形態２５に記載の装置。
実施形態２９：
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第2コードブロックはタイプビットを含み、前記タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、前記第2タイプコードブロックはインジケータビットをさらに含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用され、前記タイプビットと前記インジケータビットは異なるビットである、実施形態２５に記載の装置。
実施形態３０：
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第1タイプコードブロックはデータDコードブロックであり、前記第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである、実施形態２５に記載の装置。
実施形態３１：
前記コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む、実施形態３０に記載の装置。
実施形態３２：
前記プロセッサはさらに、前記サービスビットストリームをバッファに記憶し、前記バッファの閾値に基づいて前記サービスビットストリームの送信レートを決定するように構成される、実施形態２５に記載の装置。

Claims

固定ビットレートCBRサービスビットストリームを処理する方法であって、
前記CBRサービスビットストリームを受信するステップと、
前記サービスビットストリームに基づいてコードブロックストリームを取得するステップであり、前記コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、前記コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、前記第1タイプコードブロックはM個のサービスビットを含み、前記第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、ステップと、
前記コードブロックストリームを送信するステップと、
を含む方法。
前記第2タイプコードブロックはインジケータビットを含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用される、請求項１に記載の方法。
前記L個のサービスビットは前記第2タイプコードブロック内に連続的に分配され、前記L個のサービスビットは、前記第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、前記第Iビット位置は予め設定されたビット位置であり、あるいは前記第（I+L-1）ビット位置は予め設定されたビット位置である、請求項１に記載の方法。
前記コードブロックストリームは周期的なコードブロックストリームであり、前記サービスビットストリームに基づいてコードブロックストリームを取得するステップの前に、当該方法は、
前記サービスビットストリームを取得するレート及び前記コードブロックストリームを送信するレートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するステップ、又は、
前記サービスビットストリームを取得するインターフェース公称レート及び前記コードブロックストリームを送信するインターフェース公称レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するステップ、又は、
前記サービスビットストリームを取得するインターフェース公称限界レート及び前記コードブロックストリームを送信するインターフェース公称限界レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定するステップ、
をさらに含む、請求項１に記載の方法。
前記コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである、請求項１に記載の方法。
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第2コードブロックはタイプビットを含み、前記タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、前記第2タイプコードブロックはインジケータビットをさらに含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用され、前記タイプビットと前記インジケータビットは異なるビットである、請求項１に記載の方法。
前記サービスビットストリームは固定ビットレートサービスビットストリームであり、前記Mビット/Nビット符号化は64B/66B符号化であり、前記第1タイプコードブロックはデータDコードブロックであり、前記第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである、請求項１に記載の方法。
前記コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む、請求項７に記載の方法。
固定ビットレートCBRサービスビットストリームを処理する方法であって、
コードブロックストリームを受信するステップであり、前記コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、前記コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、前記第1タイプコードブロックはM個のサービスビットを含み、前記第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、ステップと、
前記コードブロックストリームに基づいて前記CBRサービスビットストリームを取得するステップと、
前記CBRサービスビットストリームを送信するステップと、
を含む方法。
前記第2タイプコードブロックはインジケータビットを含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用される、請求項９に記載の方法。
前記L個のサービスビットは前記第2タイプコードブロック内に連続的に分配され、前記L個のサービスビットは、前記第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、前記第Iビット位置は予め設定されたビット位置であり、あるいは前記第（I+L-1）ビット位置は予め設定されたビット位置である、請求項９に記載の方法。
前記コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである、請求項９に記載の方法。
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第2コードブロックはタイプビットを含み、前記タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、前記第2タイプコードブロックはインジケータビットをさらに含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用され、前記タイプビットと前記インジケータビットは異なるビットである、請求項９に記載の方法。
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第1タイプコードブロックはデータDコードブロックであり、前記第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである、請求項９に記載の方法。
前記コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む、請求項１４に記載の方法。
前記サービスビットストリームを送信するステップの前に、当該方法は、
前記サービスビットストリームをバッファに記憶し、前記バッファの閾値に基づいて前記サービスビットストリームの送信レートを決定するステップ
をさらに含む請求項９に記載の方法。
固定ビットレートCBRサービスビットストリームを処理する装置であって、
前記CBRサービスビットストリームを受信するように構成された受信器と、
前記サービスビットストリームに基づいてコードブロックストリームを取得するように構成されたプロセッサであり、前記コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、前記コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、前記第1タイプコードブロックはM個のサービスビットを含み、前記第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、プロセッサと、
前記コードブロックストリームを送信するように構成された送信器と、
を備える装置。
前記第2タイプコードブロックはインジケータビットを含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用される、請求項１７に記載の装置。
前記L個のサービスビットは前記第2タイプコードブロック内に連続的に分配され、前記L個のサービスビットは、前記第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、前記第Iビット位置は予め設定されたビット位置であり、あるいは前記第（I+L-1）ビット位置は予め設定されたビット位置である、請求項１７に記載の装置。
前記コードブロックストリームは周期的なコードブロックストリームであり、前記プロセッサはさらに、
前記サービスビットストリームを取得するレート及び前記コードブロックストリームを送信するレートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定し、あるいは、
前記サービスビットストリームを取得するインターフェース公称レート及び前記コードブロックストリームを送信するインターフェース公称レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定し、あるいは、
前記サービスビットストリームを取得するインターフェース公称限界レート及び前記コードブロックストリームを送信するインターフェース公称限界レートに基づいて、1つのコードブロック周期における第2タイプコードブロック内のサービスビット数を決定する
ように構成される、請求項１７に記載の装置。
前記コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである、請求項１７に記載の装置。
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第2コードブロックはタイプビットを含み、前記タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、前記第2タイプコードブロックはインジケータビットをさらに含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用され、前記タイプビットと前記インジケータビットは異なるビットである、請求項１７に記載の装置。
前記サービスビットストリームは固定ビットレートサービスビットストリームであり、前記Mビット/Nビット符号化は64B/66B符号化であり、前記第1タイプコードブロックはデータDコードブロックであり、前記第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである、請求項１７に記載の装置。
前記コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む、請求項２３に記載の装置。
固定ビットレートCBRサービスビットストリームを処理する装置であって、
コードブロックストリームを受信するように構成された受信器であり、前記コードブロックストリームの符号化タイプはMビット/Nビット符号化であり、Mは正の整数であり、NはM以上の整数であり、前記コードブロックストリームは第1タイプコードブロック及び第2タイプコードブロックを含み、前記第1タイプコードブロックはM個のサービスビットを含み、前記第2タイプコードブロックはL個のサービスビットを含み、LはM未満で0以上の整数である、受信器と、
前記コードブロックストリームに基づいて前記CBRサービスビットストリームを取得するように構成されたプロセッサと、
前記CBRサービスビットストリームを送信するように構成された送信器と、
を備える装置。
前記第2タイプコードブロックはインジケータビットを含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用される、請求項２５に記載の装置。
前記L個のサービスビットは前記第2タイプコードブロック内に連続的に分配され、前記L個のサービスビットは、前記第2タイプコードブロック内の第Iビット位置から第（I+L-1）ビット位置に位置し、前記第Iビット位置は予め設定されたビット位置であり、あるいは前記第（I+L-1）ビット位置は予め設定されたビット位置である、請求項２５に記載の装置。
前記コードブロックストリームは周期的なコードブロックストリームであり、異なるコードブロック周期に含まれる第1タイプコードブロック数は同じである、請求項２５に記載の装置。
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第2コードブロックはタイプビットを含み、前記タイプビットは、0x00、0x78、0x4B、0x87、0x99、0xAA、0xB4、0xCC、0xD2、0xE1、及び0xFFのうち1つであり、前記第2タイプコードブロックはインジケータビットをさらに含み、前記インジケータビットは、前記第2タイプコードブロック内のサービスビット数を示すために使用され、前記タイプビットと前記インジケータビットは異なるビットである、請求項２５に記載の装置。
前記Mビット/Nビット符号化は64B/66B符号化であり、前記第1タイプコードブロックはデータDコードブロックであり、前記第2タイプコードブロックはOコードブロック、Sコードブロック、Tコードブロック、及びIDLEコードブロックのうち1つである、請求項２５に記載の装置。
前記コードブロックストリームは周期的なコードブロックストリームであり、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック及び1つのSコードブロックを含み、あるいは、1つのコードブロック周期における第2タイプコードブロックが、連続する1つのTコードブロック、その数量が正の整数であるIDLEコードブロック、及び1つのSコードブロックを含む、請求項３０に記載の装置。
前記プロセッサはさらに、前記サービスビットストリームをバッファに記憶し、前記バッファの閾値に基づいて前記サービスビットストリームの送信レートを決定するように構成される、請求項２５に記載の装置。