JP2021516382A - 機械学習のための画像変換 - Google Patents
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Abstract
Description
機械学習を利用して画像を分類することができる。たとえば、ニューラルネットワークを使って画像を画像の視覚的特徴に基づいて分類することができる。ニューラルネットワークとは、受け付けた入力(たとえば、画像の特徴)に対する出力(たとえば、画像の分類結果)を生成する、1つ以上の層を採用した機械学習モデルである。いくつかのニューラルネットワークは、外層に加えて1つ以上の隠れ層を含む。ネットワークにおいて、各隠れ層の出力は、次の層、すなわち、次の隠れ層またはネットワークの出力層への入力として用いられる。ネットワークの各層は、一連のパラメータの現在値に従って、受け付けた入力から出力を生成する。
本明細書では、画像変換のための画素座標と、変換画像データを格納するためのメモリアドレスとを決定する特定用途向け演算ユニットに関する技術を説明する。
詳細な説明
一般に、ループの入れ子構造を用いてN次元の規則的な行列が処理される場合がある。N次元の規則的な行列は、以下、「テンソル」と称する。各ループは、N次元テンソルの各次元をトラバースする役割を担い得る。多次元テンソルは、行列であってもよく、多次元行列であってもよい。たとえば、2次元テンソルは行列であるが、3次元テンソルは複数の2次元行列から構成される3次元行列である。N次元テンソルの各次元は、1つ以上の要素を含んでもよい。各要素は、それぞれデータ値を格納してもよい。たとえば、テンソルは、プログラムにおける変数であってもよい。変数は、3つの次元を有し得る。第1次元は、300要素分の長さを有してもよく、第2次元の長さは、1000要素分であってもよく、第3次元の長さは、20要素分であってもよい。もちろん、各次元において、その他の要素数が可能である。
初期の垂直座標=垂直画素ストライド−1 (4)
システムは、初期の水平座標を1つ以上のハードウェア記憶回路に格納する(404)。ハードウェア記憶回路は、テンソルトラバーサルユニットの記憶回路、たとえば、レジスタであり得る。たとえば、テンソルトラバーサルユニットは、初期の水平座標の整数部分を水平画素座標整数要素(たとえば、図1の水平画素座標整数要素136)に格納し、水平座標の小数部分を水平画素座標小数要素(たとえば、図1の水平画素座標小数要素138)に格納し得る。
Claims (20)
- システムであって、
画像についての機械学習演算を機械学習モデルおよび前記画像の画素値を使って行うように構成された処理部を備え、前記機械学習モデルは、特定の次元の画像を処理するように構成され、前記システムは、さらに、
前記画像の画素値を格納するように構成された記憶媒体と、
1つ以上のハードウェアプロセッサを含むメモリアドレス演算ユニットとを備え、前記1つ以上のハードウェアプロセッサは、
画像の画像データを受け付け、前記画像データは、前記画像の次元を規定し、前記画像の次元は、水平画素次元および垂直画素次元を規定し、前記水平画素次元は、前記画像の水平次元に沿った画素の数であり、前記垂直画素次元は、前記画像の垂直次元に沿った画素の数であり、前記1つ以上のハードウェアプロセッサは、さらに、
前記画像の次元が前記特定の次元に一致しないと判断し、
前記画像の次元が前記特定の次元に一致しないと判断することに応答して、
前記画像の次元および前記特定の次元に基づいて、前記画像の水平画素ストライドおよび垂直画素ストライドを決定し、
前記水平画素ストライドおよび前記垂直画素ストライドを使用して、変換されたバージョンの入力画像の複数の画素座標を決定し、各画素座標は、垂直座標および水平座標を含み、前記1つ以上のハードウェアプロセッサは、さらに、
前記複数の画素座標の各々について、画素座標についての前記機械学習モデルへの入力を生成するために使われることになる1つ以上の画素値を格納するための1つ以上のメモリアドレスを前記記憶媒体において決定し、前記画素座標ごとの1つ以上のメモリアドレスは、前記画素座標の垂直座標および水平座標に基づいており、前記1つ以上のハードウェアプロセッサは、さらに、
各メモリアドレスを前記処理部に出力するように構成される、システム。 - 前記処理部は、各メモリアドレスを使って前記メモリアドレスに格納された画素値にアクセスし、前記メモリアドレスに格納された画素値に基づいて機械学習演算を行う、請求項1に記載のシステム。
- 前記メモリアドレス演算ユニットは、
前記水平座標の現在値を格納するための1つ以上の第1のハードウェア記憶回路と、
前記垂直座標の現在値を格納するための1つ以上の第2のハードウェア記憶回路とを含み、
前記1つ以上のハードウェアプロセッサは、
初期の水平座標と初期の垂直座標とを含む初期の画素座標を求めること、
前記初期の水平座標を前記1つ以上の第1のハードウェア記憶回路に格納すること、
前記初期の垂直座標を前記1つ以上の第2のハードウェア記憶回路に格納すること、
前記画像の水平画素次元をトラバースするために使用される第1ループの繰り返しごとに、前記第1ループの繰り返しの後に前記水平画素ストライドを前記水平座標の現在値に加算することで前記水平座標の現在値を更新すること、
前記画像の垂直画素次元をトラバースするために使用される第2ループの繰り返しごとに、前記第1第2ループの繰り返しの後に前記垂直画素ストライドを前記垂直座標の現在値に加算することで前記垂直座標の現在値を更新すること、
によって、前記画像の複数の画素座標を決定する、請求項1または2に記載のシステム。 - 画素座標ごとに決定された前記メモリアドレスは、前記画素座標の最近傍画素の画素値を格納するための前記記憶媒体における位置に対応し、各最近傍画素の前記画素値は、前記機械学習モデルへの入力として前記処理部によって使用される、請求項3に記載のシステム。
- 画素座標についての前記機械学習モデルへの入力を生成するために使われることになる前記1つ以上の画素値を格納するための前記1つ以上のメモリアドレスを前記記憶媒体において決定することは、
前記第1ループまたは前記第2ループの繰り返しごとに、
前記1つ以上の第1のハードウェア記憶回路に格納された前記水平座標の現在値を特定することと、
前記1つ以上の第2のハードウェア記憶回路に格納された前記垂直座標の現在値を特定することと、
前記水平座標の現在値および前記垂直座標の現在値に基づいて、前記水平座標の現在値および前記垂直座標の現在値に対応する前記画素座標のメモリアドレスを決定することとを含む、請求項3または4に記載のシステム。 - 前記水平座標の現在値および前記垂直座標の現在値に対応する前記画素座標のメモリアドレスを決定することは、
前記水平座標の現在値と第1次元乗数との積に基づいて第1の部分アドレス値を決定することと、
前記垂直座標の現在値と第2次元乗数との積に基づいて第2の部分アドレス値を決定することと、
前記第1の部分アドレス値と前記第2の部分アドレス値との合計を求めることによって前記水平座標の現在値および前記垂直座標の現在値に対応する前記画素座標のメモリアドレスを決定することとを含む、請求項5に記載のシステム。 - 前記水平座標の現在値および前記垂直座標の現在値に対応する前記画素座標のメモリアドレスは、前記第1の部分アドレス値と前記第2の部分アドレス値と、基底メモリアドレスとの合計に等しい、請求項6に記載のシステム。
- 前記第1ループは前記第2ループ内に入れ子にされている、または、前記第2ループは前記第1ループ内に入れ子にされている、請求項3〜7のいずれか1項に記載のシステム。
- 画素座標についての前記機械学習モデルへの入力を生成するために使われることになる前記1つ以上の画素値を格納するための前記1つ以上のメモリアドレスを前記記憶媒体において決定することは、前記画素座標の画素値のバイリニア補間で使うための4つの画素座標の各々のメモリアドレスを決定することを含み、前記4つの画素座標の各々のメモリアドレスを決定することは、
前記第1ループまたは前記第2ループの繰り返しごとに、
前記1つ以上の第1のハードウェア記憶回路に格納された前記水平座標の現在値を特定することと、
前記1つ以上の第2のハードウェア記憶回路に格納された前記垂直座標の現在値を特定することと、
垂直オフセット値を特定することと、
水平オフセット値を特定することと、
前記4つの画素座標のうちの第1の画素座標について、前記第1の画素座標の第1の画素値を格納するための第1メモリアドレスを、前記水平座標の現在値と前記垂直座標の現在値との合計に基づいて決定することと、
前記4つの画素座標のうちの第2の画素座標について、前記第2の画素座標の第2の画素値を格納するための第2メモリアドレスを、前記水平座標の現在値と、前記垂直座標の現在値と、前記垂直オフセット値との合計に基づいて決定することと、
前記4つの画素座標のうちの第3の画素座標について、前記第3の画素座標の第3の画素値を格納するための第3メモリアドレスを、前記水平座標の現在値と、前記垂直座標の現在値と、前記水平オフセット値との合計に基づいて決定することと、
前記4つの画素座標のうちの第4の画素座標について、前記第4の画素座標の第4の画素値を格納するための第4メモリアドレスを、前記水平座標の現在値と、前記垂直座標の現在値と、前記垂直オフセット値と、前記水平オフセット値との合計に基づいて決定することとを含む、請求項3〜8のいずれか1項に記載のシステム。 - 前記垂直オフセット値は、少なくとも前記画像の水平画素の数に基づき、前記水平オフセット値は1に等しい、請求項9に記載のシステム。
- 前記1つ以上のハードウェアプロセッサは、前記4つの画素座標の各々のバイリニア補間の重みを決定し、各重みを前記処理部に出力し、
前記処理部は、前記4つの画素座標の各々にある前記画素値および前記4つの画素座標の各々の重みを使って前記機械学習モデルの入力画素値を決定する、請求項9または10に記載のシステム。 - 前記4つの画素座標の各々の重みは、前記画素座標の水平座標の小数部分および前記画素座標の垂直座標の小数部分に基づく、請求項11に記載のシステム。
- 前記処理部は、
前記複数の画素座標の各々について、前記画素座標の1つ以上のメモリアドレスに格納された画素値から1つ以上の色値を決定することによって前記機械学習モデルへの入力を生成するように構成され、
生成された前記入力を前記機械学習モデルを使って処理し、機械学習出力を生成するように構成される、請求項1〜12のいずれか1項に記載のシステム。 - 1つ以上のハードウェアプロセッサによって実行される方法であって、前記方法は、
画像の画像データを受け付けるステップを含み、前記画像データは、前記画像の次元を規定し、前記画像の次元は、水平画素次元および垂直画素次元を規定し、前記水平画素次元は、前記画像の水平次元に沿った画素の数であり、前記垂直画素次元は、前記画像の垂直次元に沿った画素の数であり、前記方法は、さらに、
前記画像の次元が、機械学習モデルが処理するように構成された画像の特定の次元に一致しないと判断するステップと、
前記画像の次元が前記特定の次元に一致しないと判断することに応答して、
前記画像の次元および前記特定の次元に基づいて、前記画像の水平画素ストライドおよび垂直画素ストライドを決定するステップと、
前記水平画素ストライドおよび前記垂直画素ストライドを使用して、変換されたバージョンの入力画像の複数の画素座標を決定するステップとを含み、各画素座標は、垂直座標および水平座標を含み、前記方法は、さらに、
前記複数の画素座標の各々について、画素座標についての前記機械学習モデルへの入力を生成するために使われることになる1つ以上の画素値を格納するための1つ以上のメモリアドレスを記憶媒体において決定するステップを含み、前記画素座標ごとのメモリアドレスは、前記画素座標の垂直座標および水平座標に基づいており、前記方法は、さらに、
前記機械学習モデルを使って画像についての機械学習演算を行うように構成された処理部に各メモリアドレスを出力するステップを含む、方法。 - 前記処理部は、各メモリアドレスを使って前記メモリアドレスに格納された画素値にアクセスし、前記メモリアドレスに格納された画素値に基づいて機械学習演算を行う、請求項14に記載の方法。
- 前記画像の複数の画素座標を決定するステップは、
初期の水平座標と初期の垂直座標とを含む初期の画素座標を求めるステップと、
前記初期の水平座標を1つ以上の第1のハードウェア記憶回路に格納するステップと、
前記初期の垂直座標を1つ以上の第2のハードウェア記憶回路に格納するステップと、
前記画像の水平画素次元をトラバースするために使用される第1ループの繰り返しごとに、前記第1ループの繰り返しの後に前記水平画素ストライドを前記水平座標の現在値に加算することによって前記水平座標の現在値を更新し、前記垂直座標の現在値に更新する度に、前記水平座標の現在値を前記1つ以上の第1のハードウェア記憶回路に格納するステップと、
前記画像の垂直画素次元をトラバースするために使用される第2ループの繰り返しごとに、前記第1第2ループの繰り返しの後に前記垂直画素ストライドを前記垂直座標の現在値に加算することによって前記垂直座標の現在値を更新し、前記垂直座標の現在値に更新する度に、前記垂直座標の現在値を前記1つ以上の第2のハードウェア記憶回路に格納するステップとを含む、請求項14または15に記載の方法。 - 画素座標ごとに決定された前記メモリアドレスは、前記画素座標の最近傍画素の画素値を格納するための前記記憶媒体における位置に対応し、各最近傍画素の前記画素値は、前記機械学習モデルへの入力として前記処理部によって使用される、請求項16に記載の方法。
- 装置であって、
画像の水平座標の現在値を格納するための1つ以上の第1のハードウェア記憶回路と、
画像の垂直座標の現在値を格納するための1つ以上の第2のハードウェア記憶回路とを備え、
1つ以上のハードウェアプロセッサは、
前記画像の画像データを受け付け、前記画像データは、前記画像の次元を規定し、前記画像の次元は、水平画素次元および垂直画素次元を規定し、前記水平画素次元は、前記画像の水平次元に沿った画素の数であり、前記垂直画素次元は、前記画像の垂直次元に沿った画素の数であり、前記1つ以上のハードウェアプロセッサは、さらに、
前記画像の次元が、機械学習モデルが処理するように構成された画像の特定の次元に一致しないと判断し、
前記画像の次元が前記特定の次元に一致しないと判断することに応答して、
前記画像の次元および前記特定の次元に基づいて、前記画像の水平画素ストライドおよび垂直画素ストライドを決定し、
前記水平画素ストライドおよび前記垂直画素ストライドを使用して、変換されたバージョンの入力画像の複数の画素座標を決定し、各画素座標は、垂直座標および水平座標を含み、前記画像の次元が前記特定の次元に一致しないと判断することに応答して、さらに、
前記水平座標を前記1つ以上の第1のハードウェア記憶回路に格納し、
前記垂直座標を1つ以上の第2のハードウェア記憶回路に格納し、前記1つ以上のハードウェアプロセッサは、さらに、
前記複数の画素座標の各々について、画素座標についての前記機械学習モデルへの入力を生成するために使われることになる1つ以上の画素値を格納するための1つ以上のメモリアドレスを記憶媒体において決定し、前記画素座標ごとのメモリアドレスは、前記画素座標の垂直座標および水平座標に基づいており、前記1つ以上のハードウェアプロセッサは、さらに、
前記機械学習モデルを使って画像についての機械学習演算を行うように構成された処理部に各メモリアドレスを出力するように構成される、装置。 - 前記処理部は、各メモリアドレスを使って前記メモリアドレスに格納された画素値にアクセスし、前記メモリアドレスに格納された画素値に基づいて機械学習演算を行う、請求項18に記載の装置。
- 前記画像の複数の画素座標を決定することは、
初期の水平座標と初期の垂直座標とを含む初期の画素座標を求めることと、
前記初期の水平座標を前記1つ以上の第1のハードウェア記憶回路に格納することと、
前記初期の垂直座標を前記1つ以上の第2のハードウェア記憶回路に格納することと、
前記画像の水平画素次元をトラバースするために使用される第1ループの繰り返しごとに、前記第1ループの繰り返しの後に前記水平画素ストライドを前記水平座標の現在値に加算することによって前記水平座標の現在値を更新し、前記垂直座標の現在値に更新する度に、前記水平座標の現在値を前記1つ以上の第1のハードウェア記憶回路に格納することと、
前記画像の垂直画素次元をトラバースするために使用される第2ループの繰り返しごとに、前記第1第2ループの繰り返しの後に前記垂直画素ストライドを前記垂直座標の現在値に加算することによって前記垂直座標の現在値を更新し、前記垂直座標の現在値に更新する度に、前記垂直座標の現在値を前記1つ以上の第2のハードウェア記憶回路に格納することとを含む、請求項18または19に記載の装置。
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