JP2021197431A - Manufacturing method of semiconductor device - Google Patents

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Abstract

To provide a method of improving a connection structure of a semiconductor chip or the like in the case of three-dimensional mounting of a semiconductor chip.SOLUTION: A manufacturing method of a semiconductor device includes a step of preparing a semi-finished product in which a second electrode of a semiconductor chip is bonded to a first electrode of a semiconductor substrate, a step of forming a conductive pillar on the semiconductor substrate in the semi-finished product and in a region different from that of the semiconductor chip, a step of molding the semiconductor chip and the conductive pillar on the semiconductor substrate with resin, and a step of forming a rewiring layer connected to at least one of the second electrode and the conductive pillar of the semiconductor chip.SELECTED DRAWING: Figure 4

Description

本発明は半導体装置の製造方法に関し、より詳しくは、半導体チップ及びピラーを半導体基板に設けた半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a semiconductor chip and pillars are provided on a semiconductor substrate.

近年、ＬＳＩの集積度を向上させるために三次元実装が検討されている。非特許文献１には、半導体チップの三次元実装の一例が開示されている。 In recent years, three-dimensional mounting has been studied in order to improve the degree of integration of LSI. Non-Patent Document 1 discloses an example of three-dimensional mounting of a semiconductor chip.

F.C. Chen et al., “Systemon Integrated Chips(SoIC TM) for 3D Heterogeneous Integration”,2019 IEEE 69th Electronic Components and Technology Conference (ECTC),p.594-599(2019)F.C. Chen et al., “Systemon Integrated Chips (SoIC TM) for 3D Heterogeneous Integration”, 2019 IEEE 69th Electronic Components and Technology Conference (ECTC), p.594-599 (2019)

このような半導体チップの三次元実装では、半導体基板及び半導体チップ等の接続構造の更なる改良が求められている。例えば、このような三次元実装ではウェハ上にチップを実装した後にピラーを形成する必要があるが、従来は、レジストを塗布又はラミネートした後、パターニングでピラーを形成していた。しかしながら、この方法では、ウェハの段差により、レジスト中に気泡が発生したり又は塗布されたレジストの均一性が悪化したりして、多数のピラーを均一に形成できない虞がある。一方、このような問題を起こさないように封止樹脂のモールド後にレーザー又はドライエッチング等を用いてビアを形成し、その後、電解めっきで高背のピラー形成を行おうとすると、時間当たりの生産数が低くなる虞がある。 In such a three-dimensional mounting of a semiconductor chip, further improvement of the connection structure of the semiconductor substrate and the semiconductor chip is required. For example, in such a three-dimensional mounting, it is necessary to form a pillar after mounting a chip on a wafer, but conventionally, a pillar is formed by patterning after applying or laminating a resist. However, in this method, there is a possibility that a large number of pillars cannot be uniformly formed due to the generation of bubbles in the resist or the deterioration of the uniformity of the applied resist due to the step of the wafer. On the other hand, if vias are formed by laser or dry etching after molding the sealing resin so as not to cause such a problem, and then tall pillars are formed by electrolytic plating, the number of production per hour is increased. May be low.

そこで、本発明は、半導体チップの三次元実装を行う場合において、半導体チップ等の接続構造を更に改良する方法を提供することを目的とし、より具体的には、三次元実装において、均一なピラーを短時間で且つ容易に製造できる製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a method for further improving the connection structure of a semiconductor chip or the like in the case of three-dimensional mounting of a semiconductor chip, and more specifically, in the case of three-dimensional mounting, a uniform pillar. It is an object of the present invention to provide a manufacturing method capable of easily manufacturing a product in a short time.

本発明の一側面に係る半導体装置の製造方法は、半導体基板の第１電極に半導体チップの第２電極が接合された半製品を準備する工程と、半製品における半導体基板上であって半導体チップとは異なる領域に導電性ピラーを形成する工程と、半導体基板上の半導体チップ及び導電性ピラーを樹脂でモールドする工程と、半導体チップの第２電極及び導電性ピラーの少なくとも一方に接続される再配線層を形成する工程と、を備える。 The method for manufacturing a semiconductor device according to one aspect of the present invention includes a step of preparing a semi-finished product in which a second electrode of a semiconductor chip is bonded to a first electrode of a semiconductor substrate, and a semiconductor chip on the semiconductor substrate in the semi-finished product. A step of forming a conductive pillar in a region different from the above, a step of molding the semiconductor chip and the conductive pillar on the semiconductor substrate with a resin, and a reconnection connected to at least one of the second electrode and the conductive pillar of the semiconductor chip. It comprises a step of forming a wiring layer.

本発明の別側面に係る半導体装置の製造方法は、半導体基板の第１電極に半導体チップの第２電極が接合された半製品を準備する工程と、半製品における半導体基板上の半導体チップを樹脂でモールドする工程と、半導体基板上であって半導体チップとは異なる領域の樹脂中に導電性ピラーを形成する工程と、半導体チップの第２電極及び導電性ピラーの少なくとも一方に接続される再配線層を形成する工程と、を備える。この製造方法において、導電性ピラーの形成工程では、インプリントにより樹脂に凹部を形成し、凹部に導電性ペーストを印刷して導電性ピラーを形成してもよい。 The method for manufacturing a semiconductor device according to another aspect of the present invention includes a step of preparing a semi-finished product in which a second electrode of a semiconductor chip is bonded to a first electrode of a semiconductor substrate, and a resin of the semiconductor chip on the semiconductor substrate in the semi-finished product. The step of molding with, the step of forming the conductive pillar in the resin in the region different from the semiconductor chip on the semiconductor substrate, and the rewiring connected to at least one of the second electrode and the conductive pillar of the semiconductor chip. It comprises a step of forming a layer. In this manufacturing method, in the step of forming the conductive pillar, a recess may be formed in the resin by imprinting, and the conductive paste may be printed in the recess to form the conductive pillar.

上記製造方法では、半導体装置上の導電性ピラーを形成する領域に樹脂モールドを行うと共に、その樹脂の中に導電性ピラーを配置させる工法となっている。この工法では、レジスト等を用いなくてもよいため、上記何れの三次元実装に係る製造方法においても均一なピラーを短時間で且つ容易に製造することができる。 In the above manufacturing method, a resin mold is formed in a region of a semiconductor device on which a conductive pillar is formed, and the conductive pillar is arranged in the resin. Since this method does not require the use of a resist or the like, uniform pillars can be easily manufactured in a short time by any of the above-mentioned manufacturing methods according to three-dimensional mounting.

上記何れかの製造方法は、樹脂中の半導体チップ及び導電性ピラーの少なくとも一方を樹脂と共に研削する工程を更に備え、この研削工程の後に再配線の形成工程が実行されてもよい。これにより、導電性ピラーの接続部位を開口させることができ、また導電性ピラーの高さを容易に任意の高さとすることができる。 Any of the above manufacturing methods further comprises a step of grinding at least one of the semiconductor chip and the conductive pillar in the resin together with the resin, and the rewiring forming step may be executed after this grinding step. Thereby, the connection portion of the conductive pillar can be opened, and the height of the conductive pillar can be easily set to an arbitrary height.

上記何れかの製造方法において、導電性ピラーの形成工程では、銅めっき、導電性ペースト又は銅ピンを用いて導電性ピラーが形成されてもよい。 In any of the above manufacturing methods, in the step of forming the conductive pillar, the conductive pillar may be formed by using copper plating, a conductive paste or a copper pin.

上記何れかの製造方法において、半製品の準備工程は、第１基板本体と、該第１基板本体の一面に設けられた第１絶縁膜及び第１電極とを有する半導体基板を準備する工程と、第２基板本体と、該第２基板本体の一面に設けられた第２絶縁膜及び第２電極とを有する半導体チップを準備する工程と、第１半導体基板の第１電極に対して半導体チップの第２電極の位置合わせを行う工程と、第１半導体基板の第１絶縁膜と半導体チップの第２絶縁膜とを互いに貼り合わせる工程と、第１半導体基板の第１電極と半導体チップの第２電極とを接合する工程と、を含んでいてもよい。 In any of the above manufacturing methods, the semi-finished product preparation step is a step of preparing a semiconductor substrate having a first substrate main body and a first insulating film and a first electrode provided on one surface of the first substrate main body. , A step of preparing a semiconductor chip having a second substrate main body, a second insulating film provided on one surface of the second substrate main body, and a second electrode, and a semiconductor chip with respect to the first electrode of the first semiconductor substrate. The step of aligning the second electrode of the first semiconductor substrate, the step of bonding the first insulating film of the first semiconductor substrate and the second insulating film of the semiconductor chip to each other, and the first electrode of the first semiconductor substrate and the first of the semiconductor chips. It may include a step of joining the two electrodes.

上記何れかの製造方法において、第１絶縁膜及び第２絶縁膜の少なくとも一方の絶縁膜が無機材料を含んでもよい。 In any of the above-mentioned manufacturing methods, at least one of the first insulating film and the second insulating film may contain an inorganic material.

本発明によれば、半導体チップの三次元実装を行う場合において、半導体チップ等の接続構造を更に改良する方法を提供することができる。より具体的には、本発明によれば、三次元実装において、均一なピラーを短時間で且つ容易に製造できる製造方法を提供することができる。 According to the present invention, it is possible to provide a method for further improving the connection structure of a semiconductor chip or the like when three-dimensionally mounting the semiconductor chip. More specifically, according to the present invention, it is possible to provide a manufacturing method capable of easily manufacturing uniform pillars in a short time in three-dimensional mounting.

図１は、本発明の一実施形態に係る半導体装置の製造方法によって製造される半導体装置の一例を模式的に示す断面図である。FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device manufactured by the method for manufacturing a semiconductor device according to an embodiment of the present invention. 図２は、図１に示す半導体装置を製造するための方法を順に示す図である。FIG. 2 is a diagram showing in order a method for manufacturing the semiconductor device shown in FIG. 図３は、図２に示す半導体装置の製造方法における接合方法をより詳細に示す図である。FIG. 3 is a diagram showing in more detail the joining method in the manufacturing method of the semiconductor device shown in FIG. 図４は、図１に示す半導体装置を製造するための方法であり、図２に示す工程の後の工程を順に示す図である。FIG. 4 is a method for manufacturing the semiconductor device shown in FIG. 1, and is a diagram showing steps after the steps shown in FIG. 2 in order. 図５は、図１に示す半導体装置を製造するための別の方法であり、図２に示す工程の後の工程を順に示す図である。FIG. 5 is another method for manufacturing the semiconductor device shown in FIG. 1, and is a diagram showing steps after the steps shown in FIG. 2 in order.

以下、図面を参照しながら本発明に係る実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一の符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。 Hereinafter, embodiments according to the present invention will be described in detail with reference to the drawings. In the following description, the same or corresponding parts will be designated by the same reference numerals, and duplicate description will be omitted. In addition, the positional relationship such as up, down, left, and right shall be based on the positional relationship shown in the drawings unless otherwise specified. Furthermore, the dimensional ratios in the drawings are not limited to the ratios shown.

（半導体装置の構成）
図１は、本実施形態に係る製造方法によって製造される半導体装置の一例を模式的に示す断面図である。図１に示すように、半導体装置１は、例えば半導体パッケージの一例であり、第１半導体チップ１０（第１半導体基板）、第２半導体チップ２０（半導体チップ）、ピラー部３０、再配線層４０、基板５０、及び、回路基板６０を備えている。 (Semiconductor device configuration)
FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device manufactured by the manufacturing method according to the present embodiment. As shown in FIG. 1, the semiconductor device 1 is an example of a semiconductor package, for example, a first semiconductor chip 10 (first semiconductor substrate), a second semiconductor chip 20 (semiconductor chip), a pillar portion 30, and a rewiring layer 40. , A substrate 50, and a circuit substrate 60.

第１半導体チップ１０は、例えばＬＳＩ（Large scale IntegratedCircuit:大規模集積回路）チップ又はＣＭＯＳ（Complementary Metal OxideSemiconductor）センサ等の半導体チップであり、第２半導体チップ２０が縦方向（高さ方向の下方）に実装された三次元実装構造になっている。第２半導体チップ２０は、例えばＬＳＩ又はメモリ等の半導体チップであり、第１半導体チップ１０よりも平面視における面積が小さいチップ部品である。第２半導体チップ２０は、第１半導体チップ１０の裏面にChip-to-Chip（Ｃ２Ｃ）接合されている。第１半導体チップ１０と第２半導体チップ２０とは、詳細を後述するハイブリッドボンディングにより、それぞれの端子電極とその周りの絶縁膜同士が強固且つ位置ズレせずに微細接合されている。 The first semiconductor chip 10 is, for example, an LSI (Large scale Integrated Circuit) chip or a semiconductor chip such as a CMOS (Complementary Metal Oxide Semiconductor) sensor, and the second semiconductor chip 20 is in the vertical direction (lower side in the height direction). It has a three-dimensional mounting structure implemented in. The second semiconductor chip 20 is, for example, a semiconductor chip such as an LSI or a memory, and is a chip component having a smaller area in a plan view than the first semiconductor chip 10. The second semiconductor chip 20 is Chip-to-Chip (C2C) bonded to the back surface of the first semiconductor chip 10. The first semiconductor chip 10 and the second semiconductor chip 20 are finely bonded to each other by hybrid bonding, which will be described in detail later, so that the respective terminal electrodes and the insulating films around the terminal electrodes are firmly and without displacement.

ピラー部３０は、例えば銅（Ｃｕ）から形成された複数のピラー３１が樹脂３２によって封止されている接続部である。複数のピラー３１は、ピラー部３０の上面から下面に向けて延在する導電性部材であり、例えば直径３μｍ以上２０μｍ以下（一例では直径５μｍ）の円柱形状を呈し、各ピラー３１間の中心ピッチが１５μｍ以下となるように配置されている。複数のピラー３１は、第１半導体チップ１０の下側の端子電極と再配線層４０の上側の端子電極とをフリップチップ接続する。ピラー部３０を用いることにより、半導体装置１では、ＴＭＶ（Through mold via）と呼ばれるモールドに穴明けして半田接続する技術を使用せずに接続電極を形成することができる。ピラー部３０は、例えば第２半導体チップ２０と同程度の厚みを有し、第２半導体チップ２０の水平方向の横側に配置される。 The pillar portion 30 is a connecting portion in which a plurality of pillars 31 formed of, for example, copper (Cu) are sealed with a resin 32. The plurality of pillars 31 are conductive members extending from the upper surface to the lower surface of the pillar portion 30, and have, for example, a cylindrical shape having a diameter of 3 μm or more and 20 μm or less (in one example, a diameter of 5 μm), and have a central pitch between the pillars 31. Is arranged so as to be 15 μm or less. The plurality of pillars 31 flip-chip connect the lower terminal electrode of the first semiconductor chip 10 and the upper terminal electrode of the rewiring layer 40. By using the pillar portion 30, the semiconductor device 1 can form a connection electrode without using a technique called TMV (Through mold via) in which a hole is formed in a mold and soldered. The pillar portion 30 has, for example, a thickness similar to that of the second semiconductor chip 20, and is arranged on the lateral side of the second semiconductor chip 20 in the horizontal direction.

再配線層４０は、パッケージ基板の機能である端子ピッチ変換の機能を有する配線層であり、第２半導体チップ２０の下側の絶縁膜上及びピラー部３０の下面上にポリイミド及び銅配線等で再配線パターンを形成した層である。再配線層４０は、第１半導体チップ１０及び第２半導体チップ２０等を上下反転した状態で形成される（図４の（ｄ）参照）。再配線層４０は、第２半導体チップ２０の下面の端子電極及びピラー部３０を介した第１半導体チップ１０の端子電極を、基板５０の端子電極に電気的に接続する。基板５０の端子ピッチは、第１半導体チップ１０（ピラー３１）及び第２半導体チップ２０の端子ピッチよりも広くなっている。なお、基板５０上には、各種の電子部品５１が実装されていてもよい。また、再配線層４０と基板５０との端子ピッチに大きな開きがある場合はここに無機インターポーザ―等を使用して再配線層４０と基板５０との電気的接続をとってもよい。 The rewiring layer 40 is a wiring layer having a terminal pitch conversion function, which is a function of the package substrate, and is made of polyimide, copper wiring, or the like on the insulating film under the second semiconductor chip 20 and on the lower surface of the pillar portion 30. It is a layer in which a rewiring pattern is formed. The rewiring layer 40 is formed in a state where the first semiconductor chip 10 and the second semiconductor chip 20 are turned upside down (see (d) in FIG. 4). The rewiring layer 40 electrically connects the terminal electrodes on the lower surface of the second semiconductor chip 20 and the terminal electrodes of the first semiconductor chip 10 via the pillar portion 30 to the terminal electrodes of the substrate 50. The terminal pitch of the substrate 50 is wider than the terminal pitch of the first semiconductor chip 10 (pillar 31) and the second semiconductor chip 20. Various electronic components 51 may be mounted on the substrate 50. Further, if there is a large difference in the terminal pitch between the rewiring layer 40 and the substrate 50, an inorganic interposer or the like may be used here to electrically connect the rewiring layer 40 and the substrate 50.

回路基板６０は、第１半導体チップ１０及び第２半導体チップ２０をその上に搭載し、第１半導体チップ１０、第２半導体チップ２０及び電子部品５１等に接続された基板５０に電気的に接続される複数の貫通電極を内部に有する基板である。回路基板６０では、これら貫通電極により、第１半導体チップ１０及び第２半導体チップの各端子電極が回路基板６０の裏面に設けられた端子電極６１に電気的に接続される。 The circuit board 60 mounts the first semiconductor chip 10 and the second semiconductor chip 20 on it, and is electrically connected to the board 50 connected to the first semiconductor chip 10, the second semiconductor chip 20, the electronic component 51, and the like. It is a substrate having a plurality of through electrodes to be formed inside. In the circuit board 60, the terminal electrodes of the first semiconductor chip 10 and the second semiconductor chip are electrically connected to the terminal electrodes 61 provided on the back surface of the circuit board 60 by these through electrodes.

（半導体装置の製造方法）
次に、半導体装置１の製造方法について、図２〜図４を参照して、説明する。図２は、図１に示す半導体装置を製造するための方法を順に示す図である。図３は、図２に示す半導体装置の製造方法における接合方法（ハイブリッドボンディング）をより詳細に示す図である。図４は、図１に示す半導体装置を製造するための方法であり、図２に示す工程の後の工程を順に示す図である。 (Manufacturing method of semiconductor device)
Next, the manufacturing method of the semiconductor device 1 will be described with reference to FIGS. 2 to 4. FIG. 2 is a diagram showing in order a method for manufacturing the semiconductor device shown in FIG. FIG. 3 is a diagram showing in more detail a bonding method (hybrid bonding) in the manufacturing method of the semiconductor device shown in FIG. FIG. 4 is a method for manufacturing the semiconductor device shown in FIG. 1, and is a diagram showing steps after the steps shown in FIG. 2 in order.

半導体装置１は、例えば、以下の工程（ａ）〜工程（ｐ）を経て製造することができる。
（ａ）第１半導体チップ１０に対応する第１半導体基板１００を準備する工程。
（ｂ）第２半導体チップ２０に対応する第２半導体基板２００を準備する工程。
（ｃ）第１半導体基板１００を研磨する工程。
（ｄ）第２半導体基板２００を研磨する工程。
（ｅ）第２半導体基板２００を個片化し、複数の半導体チップ２０５を取得する工程。
（ｆ）第１半導体基板１００の端子電極１０３に対して複数の半導体チップ２０５それぞれの端子電極２０３の位置合わせを行う工程。
（ｇ）第１半導体基板１００の絶縁膜１０２と複数の半導体チップ２０５の各絶縁膜部分２０２ｂとを互いに貼り合わせる工程（図３の（ｂ）参照）。
（ｈ）第１半導体基板１００の端子電極１０３と複数の半導体チップ２０５それぞれの端子電極２０３とを接合する工程（図３の（ｃ）参照）。
（ｉ）第１半導体基板１００の接続面上であって複数の半導体チップ２０５の間に複数のピラー３００（ピラー３１に対応）を形成する工程。
（ｊ）半導体チップ２０５とピラー３００とを覆うように、第１半導体基板１００の接続面上に樹脂３０１をモールドして半製品Ｍ１を取得する工程。
（ｋ）工程（ｊ）でモールドがされた半製品Ｍ１の上方を研削して薄化し、半製品Ｍ２を取得する工程。
（ｍ）工程（ｋ）で薄化された半製品Ｍ２に再配線層４０に対応する配線層４００を形成する工程。
（ｎ）工程（ｍ）で配線層４００が形成された半製品Ｍ３を各半導体装置１となるように切断線Ａに沿って切断する工程。
（ｐ）工程（ｎ）で個体化された半導体装置１ａを反転して基板５０及び回路基板６０上に設置する工程（図１参照）。 The semiconductor device 1 can be manufactured, for example, through the following steps (a) to (p).
(A) A step of preparing a first semiconductor substrate 100 corresponding to the first semiconductor chip 10.
(B) A step of preparing a second semiconductor substrate 200 corresponding to the second semiconductor chip 20.
(C) A step of polishing the first semiconductor substrate 100.
(D) A step of polishing the second semiconductor substrate 200.
(E) A step of disassembling the second semiconductor substrate 200 and acquiring a plurality of semiconductor chips 205.
(F) A step of aligning the terminal electrodes 203 of each of the plurality of semiconductor chips 205 with respect to the terminal electrodes 103 of the first semiconductor substrate 100.
(G) A step of bonding the insulating film 102 of the first semiconductor substrate 100 and the insulating film portions 202b of the plurality of semiconductor chips 205 to each other (see (b) in FIG. 3).
(H) A step of joining the terminal electrode 103 of the first semiconductor substrate 100 and the terminal electrode 203 of each of the plurality of semiconductor chips 205 (see (c) in FIG. 3).
(I) A step of forming a plurality of pillars 300 (corresponding to pillars 31) between a plurality of semiconductor chips 205 on the connection surface of the first semiconductor substrate 100.
(J) A step of molding a resin 301 on a connection surface of a first semiconductor substrate 100 so as to cover the semiconductor chip 205 and the pillar 300 to obtain a semi-finished product M1.
(K) A step of grinding and thinning the upper part of the semi-finished product M1 molded in the step (j) to obtain the semi-finished product M2.
(M) A step of forming a wiring layer 400 corresponding to the rewiring layer 40 on the semi-finished product M2 thinned in the step (k).
(N) A step of cutting the semi-finished product M3 on which the wiring layer 400 is formed in the step (m) along the cutting line A so as to be each semiconductor device 1.
(P) A step of inverting the semiconductor device 1a individualized in step (n) and installing it on the substrate 50 and the circuit board 60 (see FIG. 1).

［工程（ａ）及び工程（ｂ）］
工程（ａ）は、複数の第１半導体チップ１０に対応し、半導体素子及びそれらを接続する配線などからなる集積回路が形成されたシリコン基板である第１半導体基板１００を準備する工程である。工程（ａ）では、図２の（ａ）に示すように、シリコン等からなる第１基板本体１０１の一面１０１ａに、銅又はアルミニウム等からなる複数の端子電極１０３（第１電極）を所定の間隔で設けると共に無機材料からなる絶縁膜１０２（第１絶縁膜）を設ける。絶縁膜１０２を第１基板本体１０１の一面１０１ａ上に設けてから、複数の端子電極１０３を設けてもよいし、複数の端子電極１０３を第１基板本体１０１の一面１０１ａに設けてから絶縁膜１０２を設けてもよい。なお、複数の端子電極１０３の間には、後述する工程でピラー３００を形成するため、所定の間隔が設けられており、その間にはピラー３００に接続される別の端子電極（不図示）が形成されている。 [Step (a) and Step (b)]
The step (a) is a step of preparing a first semiconductor substrate 100, which is a silicon substrate corresponding to a plurality of first semiconductor chips 10 and in which an integrated circuit including semiconductor elements and wirings connecting them is formed. In the step (a), as shown in FIG. 2A, a plurality of terminal electrodes 103 (first electrodes) made of copper, aluminum, or the like are designated on one surface 101a of the first substrate main body 101 made of silicon or the like. An insulating film 102 (first insulating film) made of an inorganic material is provided at intervals. A plurality of terminal electrodes 103 may be provided after the insulating film 102 is provided on one surface 101a of the first substrate main body 101, or a plurality of terminal electrodes 103 may be provided on one surface 101a of the first substrate main body 101 and then the insulating film. 102 may be provided. A predetermined interval is provided between the plurality of terminal electrodes 103 in order to form the pillar 300 in a step described later, and another terminal electrode (not shown) connected to the pillar 300 is provided between the plurality of terminal electrodes 103. It is formed.

工程（ｂ）は、複数の第２半導体チップ２０に対応し、半導体素子及びそれらを接続する配線などからなる集積回路が形成されたシリコン基板である第２半導体基板２００を準備する工程である。工程（ｂ）では、図２の（ａ）に示すように、シリコン等からなる第２基板本体２０１の一面２０１ａ上に、銅又はアルミニウム等からなる複数の端子電極２０３（複数の第２電極）を連続的に設けると共に無機材料からなる絶縁膜２０２（第２絶縁膜）を設ける。絶縁膜２０２を第２基板本体２０１の一面２０１ａ上に設けてから複数の端子電極２０３を設けてもよいし、複数の端子電極２０３を第２基板本体２０１の一面２０１ａに設けてから絶縁膜２０２を設けてもよい。 The step (b) is a step of preparing a second semiconductor substrate 200, which is a silicon substrate corresponding to a plurality of second semiconductor chips 20 and in which an integrated circuit including semiconductor elements and wirings connecting them is formed. In the step (b), as shown in FIG. 2A, a plurality of terminal electrodes 203 (a plurality of second electrodes) made of copper, aluminum, or the like are placed on one surface 201a of the second substrate body 201 made of silicon or the like. Is continuously provided and an insulating film 202 (second insulating film) made of an inorganic material is provided. A plurality of terminal electrodes 203 may be provided after the insulating film 202 is provided on one surface 201a of the second substrate main body 201, or a plurality of terminal electrodes 203 may be provided on one surface 201a of the second substrate main body 201 and then the insulating film 202. May be provided.

工程（ａ）及び工程（ｂ）で用いられる絶縁膜１０２及び２０２は、上述したように、無機材料から構成されている。この無機材料は、例えば酸化シリコン（ＳｉＯ２）を含んで構成されている。なお、絶縁膜１０２及び２０２は、純粋なＳｉＯ２からなってもよいし、表面に接合を補助するＳｉ又はＦｅといった別種の無機材料層を持つ複数の無機材料からなってもよい。また、絶縁膜１０２及び２０２と端子電極１０３及び２０３との間に、電極金属の拡散を防止する金属層を設けてもよい。このような金属層として、例えば、コバルト、タンタル、チタン、パラジウム、金、ニッケル、リン、及びタングステンから選ばれる金属１種以上を選んで使用することができる。 As described above, the insulating films 102 and 202 used in the steps (a) and (b) are made of an inorganic material. This inorganic material is composed of, for example, silicon oxide (SiO 2 ). The insulating films 102 and 202 may be made of pure SiO 2 or may be made of a plurality of inorganic materials having another kind of inorganic material layer such as Si or Fe on the surface of the insulating films 102 and 202. Further, a metal layer for preventing the diffusion of the electrode metal may be provided between the insulating films 102 and 202 and the terminal electrodes 103 and 203. As such a metal layer, for example, one or more metals selected from cobalt, tantalum, titanium, palladium, gold, nickel, phosphorus, and tungsten can be selected and used.

［工程（ｃ）及び工程（ｄ）］
工程（ｃ）は、第１半導体基板１００を研磨する工程である。工程（ｃ）では、図３の（ａ）に示すように、端子電極１０３の各表面１０３ａが絶縁膜１０２の表面１０２ａに対して凹んだ位置となるようにＣＭＰ（Chemical Mechanical Polishing）法を用いて第１半導体基板１００の表面である一面１０１ａ側を研磨する。工程（ｃ）では、例えば銅等からなる端子電極１０３を選択的に深く削る条件でＣＭＰ法によって第１半導体基板１００を研磨する。工程（ｃ）において、端子電極１０３の各表面１０３ａが絶縁膜１０２の表面１０２ａと一致するようにＣＭＰ法で研磨してもよい。 [Step (c) and Step (d)]
The step (c) is a step of polishing the first semiconductor substrate 100. In the step (c), as shown in FIG. 3A, a CMP (Chemical Mechanical Polishing) method is used so that each surface 103a of the terminal electrode 103 is recessed with respect to the surface 102a of the insulating film 102. The one side 101a, which is the surface of the first semiconductor substrate 100, is polished. In the step (c), the first semiconductor substrate 100 is polished by the CMP method under the condition that the terminal electrode 103 made of, for example, copper or the like is selectively deeply cut. In the step (c), each surface 103a of the terminal electrode 103 may be polished by the CMP method so as to coincide with the surface 102a of the insulating film 102.

工程（ｄ）は、第２半導体基板２００を研磨する工程である。工程（ｄ）では、図３の（ａ）に示すように、端子電極２０３の各表面２０３ａが絶縁膜２０２の表面２０２ａに対して凹んだ位置となるようにＣＭＰ法を用いて第２半導体基板２００の表面である一面２０１ａ側を研磨する。工程（ｄ）では、例えば銅等からなる端子電極２０３を選択的に深く削る条件でＣＭＰ法によって第２半導体基板２００を研磨する。工程（ｄ）において、端子電極２０３の各表面２０３ａが絶縁膜２０２の表面２０２ａと一致するようにＣＭＰ法で研磨してもよい。また、研磨後であって、端子電極２０３の表面２０３ａが絶縁膜２０２の表面２０２ａより１０ｎｍ以上５０ｎｍ以下の範囲で低くなる位置にあってもよい。これにより、電極のアニーリングを行った際に、金属の膨張による応力を緩和することができ、接続不良等を防ぐことができる。 The step (d) is a step of polishing the second semiconductor substrate 200. In the step (d), as shown in FIG. 3A, a second semiconductor substrate is used by using the CMP method so that each surface 203a of the terminal electrode 203 is recessed with respect to the surface 202a of the insulating film 202. One side 201a, which is the surface of 200, is polished. In the step (d), the second semiconductor substrate 200 is polished by the CMP method under the condition that the terminal electrode 203 made of, for example, copper or the like is selectively deeply cut. In the step (d), each surface 203a of the terminal electrode 203 may be polished by the CMP method so as to coincide with the surface 202a of the insulating film 202. Further, after polishing, the surface 203a of the terminal electrode 203 may be lower than the surface 202a of the insulating film 202 within a range of 10 nm or more and 50 nm or less. As a result, when the electrodes are annealed, the stress due to the expansion of the metal can be relieved, and poor connection or the like can be prevented.

工程（ｃ）及び工程（ｄ）では、絶縁膜１０２の厚さと絶縁膜２０２の厚さが同じになるように研磨してもよいが、例えば、絶縁膜２０２の厚さが絶縁膜１０２の厚さよりも厚くなるように研磨してもよい。一方、絶縁膜２０２の厚さが絶縁膜１０２の厚さよりも薄くなるように研磨してもよい。 In the steps (c) and (d), the insulating film 102 may be polished so that the thickness of the insulating film 102 and the thickness of the insulating film 202 are the same. For example, the thickness of the insulating film 202 is the thickness of the insulating film 102. It may be polished to be thicker than the halfbeak. On the other hand, the insulating film 202 may be polished so as to be thinner than the thickness of the insulating film 102.

［工程（ｅ）］
工程（ｅ）は、第２半導体基板２００を個片化し、複数の半導体チップ２０５を取得する工程である。工程（ｅ）では、図２の（ｂ）に示すように、第２半導体基板２００をダイシング等の切断手段により複数の半導体チップ２０５に個片化する。第２半導体基板２００をダイシングする際に絶縁膜２０２に保護材等を被覆して、それから個片化してもよい。工程（ｅ）により、第２半導体基板２００の絶縁膜２０２は、各半導体チップ２０５に対応する絶縁膜部分２０２ｂへと分割される。なお、第２半導体基板２００を個片化するダイシング方法としては、例えば、プラズマダイシング、ステルスダイシング又はレーザーダイシングを用いることができる。また、ダイシングの際の第２半導体基板２００の表面保護材としては、例えば、水又はＴＭＡＨ等で除去可能な有機膜、又は、プラズマ等で除去可能な炭素膜などの薄膜を設けてもよい。これによりダイシング中に生じた異物が接続表面に付着し、接続不良の要因となることを防ぐことができる。 [Step (e)]
The step (e) is a step of disassembling the second semiconductor substrate 200 and acquiring a plurality of semiconductor chips 205. In the step (e), as shown in FIG. 2B, the second semiconductor substrate 200 is separated into a plurality of semiconductor chips 205 by cutting means such as dicing. When dicing the second semiconductor substrate 200, the insulating film 202 may be coated with a protective material or the like, and then individualized. In the step (e), the insulating film 202 of the second semiconductor substrate 200 is divided into the insulating film portion 202b corresponding to each semiconductor chip 205. As a dicing method for individualizing the second semiconductor substrate 200, for example, plasma dicing, stealth dicing or laser dicing can be used. Further, as the surface protective material of the second semiconductor substrate 200 at the time of dicing, for example, a thin film such as an organic film that can be removed by water or TMAH or a carbon film that can be removed by plasma or the like may be provided. As a result, it is possible to prevent foreign matter generated during dicing from adhering to the connection surface and causing a connection failure.

［工程（ｆ）］
工程（ｆ）は、第１半導体基板１００の端子電極１０３に対して複数の半導体チップ２０５それぞれの端子電極２０３の位置合わせを行う工程である。工程（ｆ）では、図２の（ｃ）に示すように、各半導体チップ２０５の端子電極２０３が第１半導体基板１００の対応する複数の端子電極１０３に対向するように、各半導体チップ２０５の位置合わせを行う。この位置合わせ用に、第１半導体基板１００上にアライアメントマーク等を設けてもよい。 [Step (f)]
The step (f) is a step of aligning the terminal electrodes 203 of each of the plurality of semiconductor chips 205 with respect to the terminal electrodes 103 of the first semiconductor substrate 100. In the step (f), as shown in FIG. 2 (c), the terminal electrodes 203 of the semiconductor chips 205 face each of the corresponding terminal electrodes 103 of the first semiconductor substrate 100. Perform alignment. For this alignment, an alliance mark or the like may be provided on the first semiconductor substrate 100.

［工程（ｇ）］
工程（ｇ）は、第１半導体基板１００の絶縁膜１０２と複数の半導体チップ２０５の各絶縁膜部分２０２ｂとを互いに貼り合わせる工程である。工程（ｇ）では、各半導体チップ２０５の表面に付着した有機物又は金属酸化物を除去した後、図２の（ｃ）に示すように、第１半導体基板１００に対する半導体チップ２０５の位置合わせを行い、これが終了すると、ハイブリッドボンディングとして複数の半導体チップ２０５それぞれの絶縁膜部分２０２ｂを常温接合によって第１半導体基板１００の絶縁膜１０２に接合する（図３の（ｂ）参照）。これにより、絶縁膜１０２と絶縁膜部分２０２ｂが接合された絶縁接合部分Ｓ１となり、複数の半導体チップ２０５が第１半導体基板１００に対して機械的に強固に取り付けられる。常温接合であることから、接合箇所における位置ズレ等が生じ難く、高精度な接合を行うことができる。この取り付けの段階では、第１半導体基板１００の端子電極１０３と半導体チップ２０５の端子電極２０３とは互いに離間しており、接続されていない（但し位置合わせはされている）。なお、半導体チップ２０５の第１半導体基板１００への貼り合わせは、他の接合方法によって行ってもよく、例えば、接合前に絶縁膜１０２及び各絶縁膜部分２０２ｂの表面をプラズマ処理により活性化させてもよいし、Ａｒイオンビームなどを用いてこれらの表面を活性化させてもよいし、又は、真空条件下で両者を接合させてもよい。また、絶縁膜同士の接着力を向上させるために、所定の熱及び圧力を付与して接合してもよい。 [Step (g)]
The step (g) is a step of bonding the insulating film 102 of the first semiconductor substrate 100 and the insulating film portions 202b of the plurality of semiconductor chips 205 to each other. In step (g), after removing organic substances or metal oxides adhering to the surface of each semiconductor chip 205, the semiconductor chip 205 is aligned with the first semiconductor substrate 100 as shown in FIG. 2 (c). When this is completed, the insulating film portions 202b of each of the plurality of semiconductor chips 205 are bonded to the insulating film 102 of the first semiconductor substrate 100 by normal temperature bonding as hybrid bonding (see (b) in FIG. 3). As a result, the insulating film 102 and the insulating film portion 202b are joined to form the insulating bonding portion S1, and the plurality of semiconductor chips 205 are mechanically and firmly firmly attached to the first semiconductor substrate 100. Since it is a room temperature joining, it is difficult for positional deviation or the like to occur at the joining point, and high-precision joining can be performed. At this mounting stage, the terminal electrode 103 of the first semiconductor substrate 100 and the terminal electrode 203 of the semiconductor chip 205 are separated from each other and are not connected (however, they are aligned). The semiconductor chip 205 may be bonded to the first semiconductor substrate 100 by another bonding method. For example, the surfaces of the insulating film 102 and each insulating film portion 202b are activated by plasma treatment before bonding. These surfaces may be activated by using an Ar ion beam or the like, or the two may be bonded under vacuum conditions. Further, in order to improve the adhesive force between the insulating films, predetermined heat and pressure may be applied to bond the insulating films.

［工程（ｈ）］
工程（ｈ）は、第１半導体基板１００の端子電極１０３と複数の半導体チップ２０５それぞれの端子電極２０３とを接合する工程である。工程（ｈ）では、図２の（ｄ）に示すように、工程（ｇ）の貼り合わせが終了すると、所定の熱Ｈ又は圧力若しくはその両方を付与して、ハイブリッドボンディングとして第１半導体基板１００の端子電極１０３と複数の半導体チップ２０５の各端子電極２０３とを接合する（図３の（ｃ）参照）。これにより、端子電極１０３とそれに対応する端子電極２０３とが接合された電極接合部分Ｓ２となり、端子電極１０３と端子電極２０３とが機械的且つ電気的に強固に接合される。なお、工程（ｈ）の電極接合は、工程（ｇ）の常温接合等の貼り合わせの後に行われるが、工程（ｇ）の貼り合わせと同時に行われてもよい。 [Step (h)]
The step (h) is a step of joining the terminal electrode 103 of the first semiconductor substrate 100 and the terminal electrode 203 of each of the plurality of semiconductor chips 205. In the step (h), as shown in (d) of FIG. 2, when the bonding of the step (g) is completed, a predetermined heat H and / or pressure is applied to the first semiconductor substrate 100 as hybrid bonding. The terminal electrode 103 of the above is bonded to each terminal electrode 203 of the plurality of semiconductor chips 205 (see (c) in FIG. 3). As a result, the terminal electrode 103 and the corresponding terminal electrode 203 are bonded to each other to form an electrode bonding portion S2, and the terminal electrode 103 and the terminal electrode 203 are mechanically and electrically firmly bonded. The electrode bonding in the step (h) is performed after the bonding such as the room temperature bonding in the step (g), but it may be performed at the same time as the bonding in the step (g).

以上により、第１半導体基板１００に複数の半導体チップ２０５が電気的且つ機械的に所定の位置に高精度に設置される。なお、図２の（ｄ）に示す半製品の段階で例えば製品の信頼性試験（接続試験等）を行い、良品のみを以降の工程に用いてもよい。続いて、このような半製品を用いた半導体装置の一例の製造方法を、図４を参照して説明する。 As described above, a plurality of semiconductor chips 205 are electrically and mechanically installed at predetermined positions on the first semiconductor substrate 100 with high accuracy. In addition, for example, a product reliability test (connection test or the like) may be performed at the stage of the semi-finished product shown in FIG. 2 (d), and only a non-defective product may be used in the subsequent steps. Subsequently, a manufacturing method of an example of a semiconductor device using such a semi-finished product will be described with reference to FIG.

［工程（ｉ）］
工程（ｉ）は、第１半導体基板１００の接続面１００ａ上であって複数の半導体チップ２０５の間に複数のピラー３００（導電性ピラー）を形成する工程である。工程（ｉ）では、図４の（ａ）に示すように、複数の半導体チップ２０５の間、即ち半導体チップ２０５とは異なる領域に、例えば銅製の多数のピラー３００を形成する。ピラー３００は、例えば、銅めっき、導電体ペーストまたは銅ピンから形成することができる。ピラー３００は、一端が第１半導体基板１００の端子電極のうち半導体チップ２０５の端子電極２０３に接続されていない端子電極に接続されるように形成され、他端が上方に向かって延在する。ピラー３００は、例えば直径１μｍ以上３００μｍ以下であり、また、高さ１０μｍ以上１０００μｍ以下である。なお、一対の半導体チップ２０５の間には、例えば１個以上１０００００個以下のピラー３００が設けられる。 [Step (i)]
The step (i) is a step of forming a plurality of pillars 300 (conductive pillars) between the plurality of semiconductor chips 205 on the connection surface 100a of the first semiconductor substrate 100. In the step (i), as shown in FIG. 4A, a large number of pillars 300 made of copper, for example, are formed between the plurality of semiconductor chips 205, that is, in a region different from the semiconductor chips 205. The pillars 300 can be formed from, for example, copper plating, conductor paste or copper pins. The pillar 300 is formed so that one end is connected to a terminal electrode of the terminal electrode of the first semiconductor substrate 100 that is not connected to the terminal electrode 203 of the semiconductor chip 205, and the other end extends upward. The pillar 300 has, for example, a diameter of 1 μm or more and 300 μm or less, and a height of 10 μm or more and 1000 μm or less. Between the pair of semiconductor chips 205, for example, one or more and 100,000 or less pillars 300 are provided.

［工程（ｊ）］
工程（ｊ）は、複数の半導体チップ２０５と複数のピラー３００とを覆うように、第１半導体基板１００の接続面１００ａ上に樹脂３０１をモールドする工程である。工程（ｊ）では、図４の（ｂ）に示すように、例えばエポキシ樹脂又はアクリレート樹脂をモールド、もしくはエポキシ樹脂からなるフィルムをラミネートして、複数の半導体チップ２０５と複数のピラー３００とを全体的に覆う。モールド方法としては、例えば、コンプレッションモールド又はトランスファモールドを用いることができる。この樹脂モールドにより、複数のピラー３００の間及びピラー３００と半導体チップ２０５との間が樹脂によって充填される。これにより、樹脂が充填された半製品Ｍ１が形成される。なお、工程（ｉ）と工程（ｊ）とを略同時に行う場合、すなわち樹脂モールドするタイミングでピラー３００も形成する場合、微細転写であるインプリントと導電性ペーストを用いてピラーを形成する。 [Step (j)]
The step (j) is a step of molding the resin 301 on the connection surface 100a of the first semiconductor substrate 100 so as to cover the plurality of semiconductor chips 205 and the plurality of pillars 300. In the step (j), as shown in FIG. 4 (b), for example, an epoxy resin or an acrylate resin is molded, or a film made of an epoxy resin is laminated to form the entire semiconductor chip 205 and the plurality of pillars 300. Cover the target. As the molding method, for example, a compression mold or a transfer mold can be used. By this resin mold, the space between the plurality of pillars 300 and the space between the pillars 300 and the semiconductor chip 205 are filled with the resin. As a result, the semi-finished product M1 filled with the resin is formed. When the step (i) and the step (j) are performed substantially at the same time, that is, when the pillar 300 is also formed at the timing of resin molding, the pillar is formed by using the imprint which is a fine transfer and the conductive paste.

［工程（ｋ）］
工程（ｋ）は、工程（ｊ）でモールドされた樹脂３０１、複数のピラー３００及び複数の半導体チップ２０５からなる半製品Ｍ１を研削して薄化し、半製品Ｍ２を取得する工程である。工程（ｋ）では、図４の（ｃ）に示すように、半製品Ｍ１の上方をグランダー等で研磨することにより、樹脂モールドされた第１半導体基板１００等を薄化し、半製品Ｍ２とする。工程（ｋ）での研磨により、半導体チップ２０５、ピラー３００及び樹脂３０１の厚みは例えば数１０μｍ程度に薄化され、半導体チップ２０５は第２半導体チップ２０に対応する形状となり、ピラー３００及び樹脂３０１は、ピラー部３０に対応する形状となる。 [Step (k)]
The step (k) is a step of grinding and thinning the semi-finished product M1 composed of the resin 301 molded in the step (j), the plurality of pillars 300, and the plurality of semiconductor chips 205 to obtain the semi-finished product M2. In the step (k), as shown in FIG. 4 (c), the resin-molded first semiconductor substrate 100 or the like is thinned by polishing the upper part of the semi-finished product M1 with a grander or the like to obtain the semi-finished product M2. .. By polishing in the step (k), the thickness of the semiconductor chip 205, the pillar 300 and the resin 301 is reduced to, for example, about several tens of μm, the semiconductor chip 205 has a shape corresponding to the second semiconductor chip 20, and the pillar 300 and the resin 301 are formed. Has a shape corresponding to the pillar portion 30.

［工程（ｍ）］
工程（ｍ）は、工程（ｋ）で薄化された半製品Ｍ２に再配線層４０に対応する配線層４００を形成する工程である。工程（ｍ）では、図４の（ｄ）に示すように、研削された半製品Ｍ２の第２半導体チップ２０及びピラー部３０の上にポリイミド及び銅配線等で再配線パターンを形成する。これにより、第２半導体チップ２０及びピラー部３０の端子ピッチを広げた配線構造を有する半製品Ｍ３が形成される。 [Step (m)]
The step (m) is a step of forming the wiring layer 400 corresponding to the rewiring layer 40 on the semi-finished product M2 thinned in the step (k). In the step (m), as shown in (d) of FIG. 4, a rewiring pattern is formed on the second semiconductor chip 20 and the pillar portion 30 of the ground semi-finished product M2 with polyimide, copper wiring, or the like. As a result, a semi-finished product M3 having a wiring structure in which the terminal pitches of the second semiconductor chip 20 and the pillar portion 30 are widened is formed.

［工程（ｎ）及び工程（ｐ）］
工程（ｎ）は、工程（ｍ）で配線層４００が形成された半製品Ｍ３を各半導体装置１となるように切断線Ａに沿って切断する工程である。工程（ｎ）では、図４の（ｄ）に示すように、ダイシング等によって、各半導体装置１となるように、半導体装置基板を切断線Ａに沿って切断する。その後、工程（ｐ）では、工程（ｎ）で個別化された半導体装置１ａを反転して基板５０及び回路基板６０上に設置し、図１に示す半導体装置１を複数取得する。 [Step (n) and Step (p)]
The step (n) is a step of cutting the semi-finished product M3 on which the wiring layer 400 is formed in the step (m) along the cutting line A so as to become each semiconductor device 1. In the step (n), as shown in FIG. 4D, the semiconductor device substrate is cut along the cutting line A so as to become each semiconductor device 1 by dicing or the like. After that, in the step (p), the semiconductor device 1a individualized in the step (n) is inverted and installed on the substrate 50 and the circuit board 60, and a plurality of the semiconductor devices 1 shown in FIG. 1 are acquired.

以上、本実施形態に係る半導体装置の製造方法は、第１半導体基板１００の端子電極１０３に半導体チップ２０５の端子電極２０３が接合された半製品を準備する工程と、該半製品における第１半導体基板１００上であって半導体チップ２０５とは異なる領域にピラー３００を形成する工程と、第１半導体基板１００上の半導体チップ２０５及びピラー３００を樹脂３０１でモールドする工程と、半導体チップ２０５の端子電極２０３及びピラー３００に接続される配線層４００を形成する工程と、を備える。この半導体装置の製造方法は、第１半導体基板１００上のピラー３００を形成する領域に樹脂モールドを行うと共に、その樹脂３０１の中にピラー３００を配置させる工法となっている。この工法では、レジスト等を用いなくてもよいため、半導体基板又は半導体チップ等に段差があっても、三次元実装における均一なピラーを短時間で且つ容易に製造することができる。 As described above, the method for manufacturing a semiconductor device according to the present embodiment includes a step of preparing a semi-finished product in which the terminal electrode 203 of the semiconductor chip 205 is bonded to the terminal electrode 103 of the first semiconductor substrate 100, and the first semiconductor in the semi-finished product. A step of forming the pillar 300 on the substrate 100 but in a region different from the semiconductor chip 205, a step of molding the semiconductor chip 205 and the pillar 300 on the first semiconductor substrate 100 with the resin 301, and a terminal electrode of the semiconductor chip 205. A step of forming a wiring layer 400 connected to 203 and a pillar 300 is provided. The method for manufacturing this semiconductor device is a method in which a resin mold is formed on a region forming a pillar 300 on the first semiconductor substrate 100, and the pillar 300 is arranged in the resin 301. Since this method does not require the use of a resist or the like, even if the semiconductor substrate or the semiconductor chip has a step, a uniform pillar for three-dimensional mounting can be easily manufactured in a short time.

以上、本発明の一実施形態について詳細に説明したが、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、図４に示す工程において、ピラー３００を形成する工程（ｉ）の後に、樹脂３０１をモールドする工程（ｊ）と樹脂３０１等を研削して薄化する工程（ｋ）を順に行っていたが、図５に示すように、別の方法で行ってもよい。この方法では、まず、図５の（ａ）に示すように、樹脂３０１を第１半導体基板１００の接続面上にモールドして半導体チップ２０５を覆う工程（ｊ）を行い、続いて、図５の（ｂ）に示すように、樹脂３０１の所定領域（半導体チップ２０５とは異なる領域）にピラー３００を形成する工程（ｉ）を行うようにしてもよい。この製法では、図５の（ｂ）及び（ｃ）に示すように、ピラー３００を形成する工程（ｉ）で、インプリント３０２により樹脂３０１中に凹部３０３を形成する。そして、各凹部３０３内に導電性ペーストを印刷により形成してリフロー加熱により硬化させる。その後、図５の（ｄ）に示すように、樹脂３０１及び半導体チップ２０５と共にピラー（導電性ペースト）を所定の厚みまで研削（グラインド）して薄化する工程（ｋ）を行う。その後、上記の実施形態と同様に、図５の（ｅ）に示すように、工程（ｍ）、（ｎ）及び（ｐ）を実行し、各半導体装置１を取得する。 Although one embodiment of the present invention has been described in detail above, the present invention is not limited to the above embodiment. For example, in the above embodiment, in the step shown in FIG. 4, after the step (i) of forming the pillar 300, the step (j) of molding the resin 301 and the step (k) of grinding and thinning the resin 301 and the like are performed. However, as shown in FIG. 5, it may be performed by another method. In this method, first, as shown in FIG. 5A, a step (j) of molding the resin 301 on the connection surface of the first semiconductor substrate 100 to cover the semiconductor chip 205 is performed, and then FIG. 5 As shown in (b) of (b), the step (i) of forming the pillar 300 in a predetermined region (region different from the semiconductor chip 205) of the resin 301 may be performed. In this manufacturing method, as shown in FIGS. 5 (b) and 5 (c), the recess 303 is formed in the resin 301 by the imprint 302 in the step (i) of forming the pillar 300. Then, a conductive paste is formed in each recess 303 by printing and cured by reflow heating. Then, as shown in FIG. 5D, a step (k) of grinding (grinding) the pillar (conductive paste) together with the resin 301 and the semiconductor chip 205 to a predetermined thickness is performed. After that, as shown in FIG. 5 (e), the steps (m), (n) and (p) are executed in the same manner as in the above embodiment to acquire each semiconductor device 1.

なお、上記の半導体装置の製造方法では、半導体基板１１０の絶縁膜１０２及び半導体チップ２０５の絶縁膜２０２等が無機材料から構成されていたが、これら絶縁膜の一部に有機材料が含まれていてもよい。 In the above method for manufacturing a semiconductor device, the insulating film 102 of the semiconductor substrate 110, the insulating film 202 of the semiconductor chip 205, and the like are made of an inorganic material, but some of these insulating films contain an organic material. You may.

１，１ａ…半導体装置、１０…第１半導体チップ、２０…第２半導体チップ、３０…ピラー部、４０…再配線層、５０…基板、６０…回路基板、６１…端子電極、１００…第１半導体基板、１０１…第１基板本体、１０１ａ…一面、１０２…絶縁膜（第１絶縁膜）、１０３…端子電極（第１電極）、１０３ａ…表面、２００…第２半導体基板、２０１…第２基板本体、２０１ａ…一面、２０２，２０２ｂ…絶縁膜（第２絶縁膜）、２０３…端子電極（第２電極）、２０３ａ…表面、２０５…半導体チップ、３００…ピラー（導電性ピラー）、３０１…樹脂、Ａ…切断線、Ｈ…熱、Ｍ１〜Ｍ３…半製品、Ｓ１…絶縁接合部分、Ｓ２…電極接合部分。 1,1a ... Semiconductor device, 10 ... First semiconductor chip, 20 ... Second semiconductor chip, 30 ... Pillar part, 40 ... Rewiring layer, 50 ... Board, 60 ... Circuit board, 61 ... Terminal electrode, 100 ... First Semiconductor substrate, 101 ... First substrate main body, 101a ... One side, 102 ... Insulating film (first insulating film), 103 ... Terminal electrode (first electrode), 103a ... Surface, 200 ... Second semiconductor substrate, 201 ... Second Substrate body, 201a ... one side, 202,202b ... insulating film (second insulating film), 203 ... terminal electrode (second electrode), 203a ... surface, 205 ... semiconductor chip, 300 ... pillar (conductive pillar), 301 ... Resin, A ... cutting wire, H ... heat, M1 to M3 ... semiconducting product, S1 ... insulating joint portion, S2 ... electrode joint portion.

Claims (7)

半導体基板の第１電極に半導体チップの第２電極が接合された半製品を準備する工程と、
前記半製品における前記半導体基板上であって前記半導体チップとは異なる領域に導電性ピラーを形成する工程と、
前記半導体基板上の前記半導体チップ及び前記導電性ピラーを樹脂でモールドする工程と、
前記半導体チップの第２電極及び前記導電性ピラーの少なくとも一方に接続される再配線層を形成する工程と、
を備える、半導体装置の製造方法。 The process of preparing a semi-finished product in which the second electrode of the semiconductor chip is bonded to the first electrode of the semiconductor substrate, and
A step of forming a conductive pillar on a semiconductor substrate in the semi-finished product and in a region different from that of the semiconductor chip.
A step of molding the semiconductor chip and the conductive pillar on the semiconductor substrate with a resin,
A step of forming a rewiring layer connected to at least one of the second electrode of the semiconductor chip and the conductive pillar.
A method for manufacturing a semiconductor device. 半導体基板の第１電極に半導体チップの第２電極が接合された半製品を準備する工程と、
前記半製品における前記半導体基板上の前記半導体チップを樹脂でモールドする工程と、
前記半導体基板上であって前記半導体チップとは異なる領域の前記樹脂中に導電性ピラーを形成する工程と、
前記半導体チップの第２電極及び前記導電性ピラーの少なくとも一方に接続される再配線層を形成する工程と、
を備える、半導体装置の製造方法。 The process of preparing a semi-finished product in which the second electrode of the semiconductor chip is bonded to the first electrode of the semiconductor substrate, and
The step of molding the semiconductor chip on the semiconductor substrate in the semi-finished product with resin,
A step of forming a conductive pillar in the resin on the semiconductor substrate in a region different from that of the semiconductor chip.
A step of forming a rewiring layer connected to at least one of the second electrode of the semiconductor chip and the conductive pillar.
A method for manufacturing a semiconductor device. 前記導電性ピラーの形成工程では、インプリントにより前記樹脂に凹部を形成し、前記凹部に導電性ペーストを印刷して前記導電性ピラーを形成する、
請求項２に記載の半導体装置の製造方法。 In the step of forming the conductive pillar, a recess is formed in the resin by imprinting, and a conductive paste is printed on the recess to form the conductive pillar.
The method for manufacturing a semiconductor device according to claim 2. 前記樹脂中の前記半導体チップ及び前記導電性ピラーの少なくとも一方を前記樹脂と共に研削する工程を更に備え、前記研削工程の後に前記再配線の形成工程が実行される、
請求項１〜３の何れか一項に記載の半導体装置の製造方法。 A step of grinding at least one of the semiconductor chip and the conductive pillar in the resin together with the resin is further provided, and the rewiring forming step is executed after the grinding step.
The method for manufacturing a semiconductor device according to any one of claims 1 to 3. 前記導電性ピラーの形成工程では、銅めっき、導電性ペースト又は銅ピンを用いて前記導電性ピラーが形成される、
請求項１〜４の何れか一項に記載の半導体装置の製造方法。 In the step of forming the conductive pillar, the conductive pillar is formed by using copper plating, a conductive paste or a copper pin.
The method for manufacturing a semiconductor device according to any one of claims 1 to 4. 前記半製品の準備工程は、
第１基板本体と、該第１基板本体の一面に設けられた第１絶縁膜及び第１電極とを有する半導体基板を準備する工程と、
第２基板本体と、該第２基板本体の一面に設けられた第２絶縁膜及び第２電極とを有する半導体チップを準備する工程と、
前記半導体基板の前記第１電極に対して前記半導体チップの前記第２電極の位置合わせを行う工程と、
前記半導体基板の前記第１絶縁膜と前記半導体チップの前記第２絶縁膜とを互いに貼り合わせる工程と、
前記半導体基板の前記第１電極と前記半導体チップの前記第２電極とを接合する工程と、
を含む、請求項１〜５の何れか一項に記載の半導体装置の製造方法。 The preparation process of the semi-finished product is
A step of preparing a semiconductor substrate having a first substrate main body and a first insulating film and a first electrode provided on one surface of the first substrate main body.
A step of preparing a semiconductor chip having a second substrate main body and a second insulating film and a second electrode provided on one surface of the second substrate main body.
A step of aligning the second electrode of the semiconductor chip with respect to the first electrode of the semiconductor substrate, and
A step of bonding the first insulating film of the semiconductor substrate and the second insulating film of the semiconductor chip to each other.
A step of joining the first electrode of the semiconductor substrate and the second electrode of the semiconductor chip,
The method for manufacturing a semiconductor device according to any one of claims 1 to 5, further comprising. 前記第１絶縁膜及び前記第２絶縁膜の少なくとも一方の絶縁膜が無機材料を含む、
請求項６に記載の半導体装置の製造方法。 At least one of the first insulating film and the second insulating film contains an inorganic material.
The method for manufacturing a semiconductor device according to claim 6.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023195322A1 (en) * 2022-04-06 2023-10-12 Ｈｄマイクロシステムズ株式会社 Method for manufacturing semiconductor device, hybrid bonding insulating film forming material, and semiconductor device

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