JP2021190622A - Semiconductor module and manufacturing method for semiconductor module - Google Patents

Abstract

To provide a semiconductor module.SOLUTION: A semiconductor module includes: a first semiconductor layer 11 including a first circuit 1111a; a first wiring layer 12 including a first wire 13 electrically connected to the first circuit 1111a, a plurality of first connection parts 14 connected to the first wire 13, and a concave part 15 disposed between the first connection parts 14; a second wiring layer 22 including a plurality of second connection parts 24 connected to the respective first connection parts 14 and a second wire 23 connected to the second connection parts 24; and a second semiconductor layer 21 including a second circuit 211 electrically connected to the second wire 23.SELECTED DRAWING: Figure 2

Description

本発明は、半導体モジュール及び半導体モジュールの製造方法に関する。 The present invention relates to a semiconductor module and a method for manufacturing a semiconductor module.

従来、第１半導体チップ部と、この第１半導体チップ部に積層される第２半導体チップ部とを備え、第１半導体チップ部が有する第１接続部と、第２半導体チップ部が有する第２接続部とが接合され、且つ、電気的に接続される半導体モジュールが提案されている（例えば特許文献１参照）。 Conventionally, a first semiconductor chip portion and a second semiconductor chip portion laminated on the first semiconductor chip portion are provided, and a first connection portion of the first semiconductor chip portion and a second semiconductor chip portion of the second semiconductor chip portion have. A semiconductor module to which a connecting portion is joined and electrically connected has been proposed (see, for example, Patent Document 1).

特開２０１８−１８２０３８号公報Japanese Unexamined Patent Publication No. 2018-182030

本明細書に開示する半導体モジュールの第１形態は、第１回路を有する第１半導体層と、第１回路と電気的に接続される第１配線と、第１配線と接続される複数の第１接続部と、複数の第１接続部の間に配置される凹部と、を有する第１配線層と、複数の第１接続部とそれぞれが接続される複数の第２接続部と、複数の第２接続部と接続される第２配線と、を有する第２配線層と、第２配線と電気的に接続される第２回路を有する第２半導体層と、を備える。 The first form of the semiconductor module disclosed in the present specification includes a first semiconductor layer having a first circuit, a first wiring electrically connected to the first circuit, and a plurality of first wires connected to the first wiring. A first wiring layer having one connection portion and a recess arranged between the plurality of first connection portions, a plurality of second connection portions to which each of the plurality of first connection portions is connected, and a plurality of second connection portions. It includes a second wiring layer having a second wiring connected to the second connection portion, and a second semiconductor layer having a second circuit electrically connected to the second wiring.

また、本明細書に開示する半導体モジュールの第２形態は、第１回路が設けられる第１半導体層と、第１回路から信号が入力される第１配線が設けられる第１配線層と、第１配線から入力された信号を伝送する第２配線が設けられる第２配線層と、第２配線から信号が入力される第２回路が設けられる第２半導体層と、第１配線と第２配線とを接続する複数の接続部と、複数の接続部の間に設けられる凹部と、備える。 Further, the second form of the semiconductor module disclosed in the present specification includes a first semiconductor layer provided with a first circuit, a first wiring layer provided with a first wiring to which a signal is input from the first circuit, and a first wiring layer. A second wiring layer provided with a second wiring for transmitting a signal input from the first wiring, a second semiconductor layer provided with a second circuit for inputting a signal from the second wiring, and a first wiring and a second wiring. It is provided with a plurality of connection portions for connecting to and a recess provided between the plurality of connection portions.

また、本明細書に開示する半導体モジュールの第３形態は、第１回路を有する第１半導体層と、第１回路と電気的に接続される第１配線と、第１配線と接続される第１接続部と、凹部と、を有する第１配線層と、第１接続部と接続される第２接続部と、第２接続部と接続される第２配線と、凹部に収容される凸部と、を有する第２配線層と、第２配線と電気的に接続される第２回路を有する第２半導体層と、を備える。 Further, the third form of the semiconductor module disclosed in the present specification is a first semiconductor layer having a first circuit, a first wiring electrically connected to the first circuit, and a first wiring connected to the first wiring. A first wiring layer having one connection portion and a concave portion, a second connection portion connected to the first connection portion, a second wiring connected to the second connection portion, and a convex portion housed in the concave portion. A second wiring layer having the above and a second wiring layer having a second circuit electrically connected to the second wiring.

更に、本明細書に開示する半導体モジュールの製造方法の第１形態は、第１回路を有する第１半導体層と、外部に露出する第１面を有する第１配線層であって、第１回路と電気的に接続される第１配線と、第１面に配置され、第１配線と接続される複数の第１接続部と、を有する第１配線層とを含む第１半導体チップ部における第１面における複数の第１接続部間に凹部を形成することと、外部に露出する第２面を有する第２配線層であって、第２面に配置され、複数の第１接続部に対してそれぞれが対応する第２面内の位置に配置される複数の第２接続部と、複数の第２接続部と接続される第２配線と、を有する第２配線層と、第２配線と電気的に接続される第２回路を有する第２半導体層とを含む第２半導体チップ部における複数の第２接続部のそれぞれが対応する第１接続部と接続するように、第１面と第２面とを対向させて、第１半導体チップ部上に第２半導体チップ部を積層すること、を含む。 Further, the first embodiment of the method for manufacturing a semiconductor module disclosed in the present specification is a first semiconductor layer having a first circuit and a first wiring layer having a first surface exposed to the outside, and the first circuit. A first in a first semiconductor chip portion including a first wiring layer electrically connected to and a first wiring layer having a first wiring portion arranged on a first surface and connected to the first wiring. A second wiring layer having a recess formed between a plurality of first connection portions on one surface and a second surface exposed to the outside, which is arranged on the second surface and is provided with respect to the plurality of first connection portions. A second wiring layer having a plurality of second connection portions arranged at positions in the corresponding second planes and a second wiring connected to the plurality of second connection portions, and a second wiring. The first surface and the first surface so that each of the plurality of second connection portions in the second semiconductor chip portion including the second semiconductor layer having the second circuit electrically connected is connected to the corresponding first connection portion. It includes laminating the second semiconductor chip portion on the first semiconductor chip portion with the two surfaces facing each other.

更にまた、本明細書に開示する半導体モジュールの製造方法の第２形態は、第１回路を有する第１半導体層と、外部に露出する第１面を有する第１配線層であって、第１回路と電気的に接続される第１配線と、第１面に配置され、第１配線と接続される複数の第１接続部と、を有する第１配線層とを含む第１半導体チップ部における第１面に凹部を形成することと、外部に露出する第２面を有する第２配線層であって、第２面に配置され、複数の第１接続部に対してそれぞれが対応する第２面内の位置に配置される複数の第２接続部と、複数の第２接続部と接続される第２配線と、を有する第２配線層と、第２配線と電気的に接続される第２回路を有する第２半導体層とを含む第２半導体チップ部における第２面に対して、凹部と対応する位置に、凹部によって収容可能な凸部を形成することと、凹部に凸部を収容し、且つ、複数の第２接続部のそれぞれが対応する第１接続部と接続するように、第１面と第２面とを対向させて、第１半導体チップ部上に第２半導体チップ部を積層すること、を含む。 Furthermore, the second aspect of the method for manufacturing a semiconductor module disclosed in the present specification is a first semiconductor layer having a first circuit and a first wiring layer having a first surface exposed to the outside, and the first. In a first semiconductor chip portion including a first wiring layer having a first wiring electrically connected to a circuit, a plurality of first connection portions arranged on a first surface and connected to the first wiring, and a first wiring layer having the first wiring. A second wiring layer having a recess formed on the first surface and a second surface exposed to the outside, which is arranged on the second surface and corresponds to each of a plurality of first connection portions. A second wiring layer having a plurality of second connecting portions arranged at positions in the plane and a second wiring connected to the plurality of second connecting portions, and a second wiring electrically connected to the second wiring. A convex portion that can be accommodated by the concave portion is formed at a position corresponding to the concave portion with respect to the second surface of the second semiconductor chip portion including the second semiconductor layer having two circuits, and the convex portion is accommodated in the concave portion. Moreover, the first surface and the second surface are opposed to each other so that each of the plurality of second connection portions is connected to the corresponding first connection portion, and the second semiconductor chip portion is placed on the first semiconductor chip portion. Including stacking.

本明細書に開示する半導体モジュールの第１実施形態の積層構造を示す図である。It is a figure which shows the laminated structure of 1st Embodiment of the semiconductor module disclosed in this specification. 図１の第１実施形態の半導体モジュールのＸ−Ｘ線断面を示す図である。It is a figure which shows the X-ray cross section of the semiconductor module of 1st Embodiment of FIG. 図１の第１実施形態の半導体モジュールのＸ−Ｘ線分解断面を示す図である。It is a figure which shows the X-ray decomposition cross section of the semiconductor module of 1st Embodiment of FIG. （Ａ）は、第１実施形態の半導体モジュールの第１面を示す図であり、（Ｂ）は、第２面を示す図である。(A) is a diagram showing the first surface of the semiconductor module of the first embodiment, and (B) is a diagram showing the second surface. （Ａ）は、第１面の表面に沿った第１接続部間の距離を示す図であり、（Ｂ）は、第２面の表面に沿った第２接続部間の距離を示す図である。(A) is a diagram showing the distance between the first connecting portions along the surface of the first surface, and (B) is a diagram showing the distance between the second connecting portions along the surface of the second surface. be. （Ａ）は、第１実施形態の半導体モジュールの変形例の第１面を示す図であり、（Ｂ）は、第２面を示す図である。(A) is a figure which shows the 1st surface of the modification of the semiconductor module of 1st Embodiment, and (B) is a figure which shows the 2nd surface. 本明細書に開示する半導体モジュールの第２実施形態の断面を示す図である。It is a figure which shows the cross section of the 2nd Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第３実施形態の断面を示す図である。It is a figure which shows the cross section of the 3rd Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第４実施形態の断面を示す図である。It is a figure which shows the cross section of the 4th Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第５実施形態の断面を示す図である。It is a figure which shows the cross section of the 5th Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第６実施形態の断面を示す図である。It is a figure which shows the cross section of the 6th Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第１実施形態の製造工程を示す図（その１）である。It is a figure (the 1) which shows the manufacturing process of the 1st Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第１実施形態の製造工程を示す図（その２）である。It is a figure (the 2) which shows the manufacturing process of the 1st Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第１実施形態の製造工程を示す図（その３）である。It is a figure (the 3) which shows the manufacturing process of the 1st Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第１実施形態の製造工程を示す図（その４）である。It is a figure (the 4) which shows the manufacturing process of the 1st Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第２実施形態の製造工程を示す図（その５）である。It is a figure (the 5) which shows the manufacturing process of the 2nd Embodiment of the semiconductor module disclosed in this specification. 本明細書に開示する半導体モジュールの第２実施形態の製造工程を示す図である。It is a figure which shows the manufacturing process of the 2nd Embodiment of the semiconductor module disclosed in this specification.

以下、本明細書で開示する半導体モジュールの好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。 Hereinafter, a preferred first embodiment of the semiconductor module disclosed in the present specification will be described with reference to the drawings. However, the technical scope of the present invention is not limited to those embodiments, but extends to the inventions described in the claims and their equivalents.

図１は、本明細書に開示する半導体モジュールの第１実施形態の積層構造を示す図である。図２は、図１の第１実施形態の半導体モジュールのＸ−Ｘ線断面を示す図である。図３は、図１の第１実施形態の半導体モジュールのＸ−Ｘ線分解断面を示す図である。 FIG. 1 is a diagram showing a laminated structure of a first embodiment of a semiconductor module disclosed in the present specification. FIG. 2 is a diagram showing an X-ray cross section of the semiconductor module of the first embodiment of FIG. FIG. 3 is a diagram showing an X-ray decomposition cross section of the semiconductor module of the first embodiment of FIG.

本実施形態の半導体モジュール１は、一例としての撮像装置であり、受光した光に基づいて画像を生成する。半導体モジュール１は、第１半導体チップ部１０と、第１半導体チップ部１０に積層される第２半導体チップ部２０とを備える。半導体モジュール１は、第１半導体チップ部１０が第２半導体チップ部２０上に積層された積層構造を有する。第１半導体チップ部１０は、受光した光を電気信号に変換する光電変換素子を含む画素１１１１が２次元アレイ状に配置された画素領域１１１を有する。第２半導体チップ部２０は、画素領域１１１の画素１１１１が生成した電気信号を処理するロジック回路領域２１１を有する。ロジック回路領域２１１は、例えば、画素領域１１１に配置される複数の画素１１１１により生成された電気信号のそれぞれをアナログ・デジタル変換する回路を有する。 The semiconductor module 1 of the present embodiment is an image pickup apparatus as an example, and generates an image based on the received light. The semiconductor module 1 includes a first semiconductor chip unit 10 and a second semiconductor chip unit 20 laminated on the first semiconductor chip unit 10. The semiconductor module 1 has a laminated structure in which the first semiconductor chip portion 10 is laminated on the second semiconductor chip portion 20. The first semiconductor chip unit 10 has a pixel region 111 in which pixels 1111 including a photoelectric conversion element that converts received light into an electric signal are arranged in a two-dimensional array. The second semiconductor chip unit 20 has a logic circuit region 211 that processes an electric signal generated by the pixel 1111 of the pixel region 111. The logic circuit area 211 has, for example, a circuit that analog-digitally converts each of the electric signals generated by the plurality of pixels 1111 arranged in the pixel area 111.

半導体モジュール１は、画素領域１１１を有する第１半導体チップ部１０と、ロジック回路領域２１１を有する第２半導体チップ部２０とを別体に備える。これにより、半導体モジュール１は、より多くの画素１１１１を画素領域１１１に配置して、高解像度の画像を生成することができる。また、半導体モジュール１は、より多くの回路をロジック回路領域２１１に配置して、画素領域１１１により生成された電気信号を高速で処理することができる。 The semiconductor module 1 separately includes a first semiconductor chip unit 10 having a pixel region 111 and a second semiconductor chip unit 20 having a logic circuit region 211. As a result, the semiconductor module 1 can generate a high-resolution image by arranging more pixels 1111 in the pixel region 111. Further, the semiconductor module 1 can arrange more circuits in the logic circuit region 211 and process the electric signal generated by the pixel region 111 at high speed.

第１半導体チップ部１０は、第１半導体層１１と、第１配線層１２とを有する。 The first semiconductor chip unit 10 has a first semiconductor layer 11 and a first wiring layer 12.

第１半導体層１１は、シリコン基板等の半導体を用いて形成される。第１半導体層１１は、受光面に配置される画素領域１１１及び電極パッド１７と、ビア１６とを有する。 The first semiconductor layer 11 is formed by using a semiconductor such as a silicon substrate. The first semiconductor layer 11 has a pixel region 111 arranged on a light receiving surface, an electrode pad 17, and a via 16.

画素領域１１１は、２次元アレイ状に配置された複数の画素１１１１を有する。複数の画素１１１１が、受光した光を電気信号に変換することにより画像を表す電気信号を生成する。各画素１１１１は、その画素１１１１が含む光電変換素子を駆動する駆動回路（第１回路の一例である）１１１１ａを有する。また、第１半導体層１１には、各画素１１１１を走査する制御回路（図示せず）が配置されていてもよい。 The pixel region 111 has a plurality of pixels 1111 arranged in a two-dimensional array. The plurality of pixels 1111 convert the received light into an electric signal to generate an electric signal representing an image. Each pixel 1111 has a drive circuit (an example of a first circuit) 1111a for driving a photoelectric conversion element included in the pixel 1111. Further, a control circuit (not shown) for scanning each pixel 1111 may be arranged on the first semiconductor layer 11.

ビア１６は、銅等の導電体を用いて形成される。ビア１６は、第１半導体層１１を貫通しており、一方の端部は、第１配線層１２の内部まで延びており、他方の端部は電極パッド１７と電気的に接続する。画素領域１１１と電極パッド１７とは、図示しない配線を介して電気的に接続する。画素領域１１１に配置される画素１１１１が生成した電気信号は、駆動回路１１１１ａと、電極パッド１７と、ビア１６とを介して、第１配線層１２へ入力される。 The via 16 is formed by using a conductor such as copper. The via 16 penetrates the first semiconductor layer 11, one end of which extends to the inside of the first wiring layer 12, and the other end of which is electrically connected to the electrode pad 17. The pixel region 111 and the electrode pad 17 are electrically connected via wiring (not shown). The electric signal generated by the pixel 1111 arranged in the pixel region 111 is input to the first wiring layer 12 via the drive circuit 1111a, the electrode pad 17, and the via 16.

第１配線層１２は、二酸化ケイ素等の電気絶縁体を用いて形成される。第１配線層１２は、第１面１２１及び第２面１２２を有する。第１面１２１上に、第２半導体チップ部２０が配置される。第２面１２２上に、第１半導体層１１が配置される。第１配線層１２の内部には、複数の第１配線１３が配置される。第１配線１３は、例えば、銅等の導電体を用いて形成される。 The first wiring layer 12 is formed by using an electric insulator such as silicon dioxide. The first wiring layer 12 has a first surface 121 and a second surface 122. The second semiconductor chip portion 20 is arranged on the first surface 121. The first semiconductor layer 11 is arranged on the second surface 122. A plurality of first wirings 13 are arranged inside the first wiring layer 12. The first wiring 13 is formed by using, for example, a conductor such as copper.

図４（Ａ）は、第１実施形態の半導体モジュール１の第１面１２１を示す図である。第１面１２１には、複数の第１接続部１４が露出するように配置される。第１接続部１４は、例えば、銅等の導電体を用いて形成される。図４（Ａ）に示す例では、第１接続部１４は、平面視して矩形の形状を有する。複数の第１接続部１４は、第１面１２１において、２次元アレイ状に、Ｘ方向及びこのＸ方向に直交するＹ方向に同じ間隔で配置されている。複数の第１接続部１４のそれぞれは、第１配線１３及びビア１６等を介して、画素領域１１１の画素１１１１と電気的に接続する。一の第１接続部１４は、一又は複数の画素１１１１と電気的に接続する。 FIG. 4A is a diagram showing a first surface 121 of the semiconductor module 1 of the first embodiment. A plurality of first connection portions 14 are arranged on the first surface 121 so as to be exposed. The first connection portion 14 is formed by using a conductor such as copper. In the example shown in FIG. 4A, the first connecting portion 14 has a rectangular shape in a plan view. The plurality of first connecting portions 14 are arranged on the first surface 121 in a two-dimensional array at the same intervals in the X direction and the Y direction orthogonal to the X direction. Each of the plurality of first connection portions 14 is electrically connected to the pixel 1111 of the pixel region 111 via the first wiring 13, the via 16, and the like. The first connection portion 14 of one is electrically connected to one or more pixels 1111.

第１面１２１において、複数の第１接続部１４の間には、凹部１５が配置される。図４（Ａ）に示す例では、一の凹部１５は、２〜４個の第１接続部１４の間に配置される。凹部１５は、第１配線層１２における第１面１２１から第２面２２２に向かって、第１配線層１２の内部まで突出している。図４（Ａ）に示す例では、凹部１５は、四角錐の形状を有し、この四角錐の側辺を鎖線で示す。複数の凹部１５は、第１面１２１において、２次元アレイ状にＸ方向及びＹ方向に配置されている。一の第１接続部１４は、複数の凹部１５により囲まれている。図４（Ａ）に示す例では、一の第１接続部１４は、８個の凹部１５により囲まれている。 On the first surface 121, a recess 15 is arranged between the plurality of first connection portions 14. In the example shown in FIG. 4 (A), one recess 15 is arranged between 2 to 4 first connecting portions 14. The recess 15 projects from the first surface 121 of the first wiring layer 12 toward the second surface 222 to the inside of the first wiring layer 12. In the example shown in FIG. 4A, the recess 15 has the shape of a quadrangular pyramid, and the side sides of the quadrangular pyramid are indicated by a chain line. The plurality of recesses 15 are arranged in the X direction and the Y direction in a two-dimensional array on the first surface 121. The first connection portion 14 is surrounded by a plurality of recesses 15. In the example shown in FIG. 4A, one first connection portion 14 is surrounded by eight recesses 15.

第２半導体チップ部２０は、第２半導体層２１と、第２配線層２２と、第３配線層２６とを有する。 The second semiconductor chip unit 20 has a second semiconductor layer 21, a second wiring layer 22, and a third wiring layer 26.

第２半導体層２１は、シリコン基板等の半導体を用いて形成される。第２半導体層２１は、ロジック回路領域２１１と、ビア２７とを有する。ビア２７は、第２半導体層２１を貫通しており、一方の端部は、第２配線層２２の内部まで延びており、他方の端部は、第３配線層２６の内部まで延びている。 The second semiconductor layer 21 is formed by using a semiconductor such as a silicon substrate. The second semiconductor layer 21 has a logic circuit region 211 and vias 27. The via 27 penetrates the second semiconductor layer 21, one end extending to the inside of the second wiring layer 22, and the other end extending to the inside of the third wiring layer 26. ..

ロジック回路領域２１１は、画素領域１１１に配置される複数の画素１１１１により生成された電気信号のそれぞれをアナログ・デジタル変換する回路を有する。ロジック回路領域２１１は、画素領域１１１が生成した画像を表すアナログの電気信号を、デジタルの電気信号として出力する。ロジック回路領域（第２回路の一例である）２１１と、電極パッド２８とは、第３配線層２６が有する配線（図示せず）を介して、電気的に接続する。 The logic circuit area 211 has a circuit for analog-to-digital conversion of each of the electric signals generated by the plurality of pixels 1111 arranged in the pixel area 111. The logic circuit area 211 outputs an analog electric signal representing an image generated by the pixel area 111 as a digital electric signal. The logic circuit region (an example of the second circuit) 211 and the electrode pad 28 are electrically connected to each other via the wiring (not shown) included in the third wiring layer 26.

第２配線層２２は、二酸化ケイ素等の電気絶縁体を用いて形成される。第２配線層２２は、第１面１２１及び第２面２２２を有する。第１面１２１上には、第２半導体層２１が配置される。第２面２２２上には、第１半導体チップ部１０が配置される。具体的には、第２配線層２２の第２面２２２上に、第１配線層１２の第１面１２１が配置される。第２配線層２２の電気絶縁体の部分は、第１配線層１２の電気絶縁体の部分と接合する。第２配線層２２の内部には、複数の第２配線２３が配置される。第２配線２３は、例えば、銅等の導電体を用いて形成される。ロジック回路領域２１１と、第２配線２３とは、第３配線層２６が有する配線（図示せず）と、ビア２７とを介して電気的に接続する。 The second wiring layer 22 is formed by using an electric insulator such as silicon dioxide. The second wiring layer 22 has a first surface 121 and a second surface 222. The second semiconductor layer 21 is arranged on the first surface 121. The first semiconductor chip portion 10 is arranged on the second surface 222. Specifically, the first surface 121 of the first wiring layer 12 is arranged on the second surface 222 of the second wiring layer 22. The portion of the electrical insulator of the second wiring layer 22 is joined to the portion of the electrical insulator of the first wiring layer 12. A plurality of second wirings 23 are arranged inside the second wiring layer 22. The second wiring 23 is formed by using, for example, a conductor such as copper. The logic circuit area 211 and the second wiring 23 are electrically connected to each other via the wiring (not shown) of the third wiring layer 26 and the via 27.

図４（Ｂ）は、第１実施形態の半導体モジュール１の第２面２２２を示す図である。第２面２２２には、複数の第２接続部２４が露出するように配置される。複数の第２接続部２４は、複数の第接続部１４のそれぞれに対応する第２面２２２内の位置に配置される。第２接続部２４は、例えば、銅等の導電体を用いて形成される。複数の第２接続部２４は、その対応する第１接続部１４と接合し、且つ、電気的に接続する。半導体モジュール１では、第１接続部１４と第２接続部２４とは接合し一体となって、第１配線１３と第２配線２３とを電気的に接続する接続部として働く。第２接続部２４は、平面視してその対応する第１接続部１４と同じ形状を有することが好ましい。図４（Ｂ）に示す例では、第２接続部２４は、平面視して、第１接続部１４と同じ矩形の形状を有する。複数の第２接続部２４は、第２面２２２において、第１面１２１に配置される第１接続部１４に対応して、２次元アレイ状にＸ方向及びＹ方向に同じ間隔で配置されている。複数の第２接続部２４のそれぞれは、第２配線２３を介して、ビア２７と電気的に接続する。 FIG. 4B is a diagram showing a second surface 222 of the semiconductor module 1 of the first embodiment. A plurality of second connecting portions 24 are arranged on the second surface 222 so as to be exposed. The plurality of second connecting portions 24 are arranged at positions in the second surface 222 corresponding to each of the plurality of second connecting portions 14. The second connecting portion 24 is formed by using, for example, a conductor such as copper. The plurality of second connecting portions 24 are joined to and electrically connected to the corresponding first connecting portions 14. In the semiconductor module 1, the first connection portion 14 and the second connection portion 24 are joined and integrated, and serve as a connection portion for electrically connecting the first wiring 13 and the second wiring 23. It is preferable that the second connecting portion 24 has the same shape as the corresponding first connecting portion 14 in a plan view. In the example shown in FIG. 4B, the second connecting portion 24 has the same rectangular shape as the first connecting portion 14 in a plan view. The plurality of second connecting portions 24 are arranged on the second surface 222 in a two-dimensional array at the same intervals in the X direction and the Y direction corresponding to the first connecting portion 14 arranged on the first surface 121. There is. Each of the plurality of second connecting portions 24 is electrically connected to the via 27 via the second wiring 23.

第２面２２２において、複数の第２接続部２４の間には、凸部２５が配置される。図４（Ｂ）に示す例では、一の凸部２５は、２〜４個の第２接続部２４の間に配置される。凸部２５は、第２配線層２２における第２面２２２から第１配線層１２の内部まで突出している。凸部２５は、凹部１５により収容可能な形状を有する。複数の凸部２５のそれぞれが、その対応する凹部１５に収容されて、凹部１５と凸部２５とが接合していることが好ましい。図４（Ｂ）に示す例では、凸部２５は、凹部１５に対応する四角錐の形状を有し、この四角錐の側辺を実線で示す。凸部２５は、第２面２２２において、２次元アレイ状にＸ方向及びＹ方向に配置されている。一の第２接続部２４は、複数の凸部２５により囲まれている。図４（Ｂ）に示す例では、一の第２接続部２４は、８個の凸部２５により囲まれている。 On the second surface 222, a convex portion 25 is arranged between the plurality of second connecting portions 24. In the example shown in FIG. 4B, one convex portion 25 is arranged between 2 to 4 second connecting portions 24. The convex portion 25 projects from the second surface 222 of the second wiring layer 22 to the inside of the first wiring layer 12. The convex portion 25 has a shape that can be accommodated by the concave portion 15. It is preferable that each of the plurality of convex portions 25 is housed in the corresponding concave portion 15 and the concave portion 15 and the convex portion 25 are joined to each other. In the example shown in FIG. 4B, the convex portion 25 has the shape of a quadrangular pyramid corresponding to the concave portion 15, and the side sides of the quadrangular pyramid are shown by a solid line. The convex portions 25 are arranged in the X direction and the Y direction in a two-dimensional array on the second surface 222. The first second connection portion 24 is surrounded by a plurality of convex portions 25. In the example shown in FIG. 4B, one second connecting portion 24 is surrounded by eight convex portions 25.

第１配線層１２の第１面１２１と第２配線層２２の第２面２２２とが接合することにより、第１半導体チップ部１０と第２半導体チップ部２０とは接合される。第２配線層２２の第２配線２３は、第１配線層１２の第１配線１３から電気信号を入力し、この電気信号は、第３配線層２６を介して第２半導体層２１のロジック回路領域２１１へ伝送される。 By joining the first surface 121 of the first wiring layer 12 and the second surface 222 of the second wiring layer 22, the first semiconductor chip portion 10 and the second semiconductor chip portion 20 are joined. The second wiring 23 of the second wiring layer 22 inputs an electric signal from the first wiring 13 of the first wiring layer 12, and this electric signal is a logic circuit of the second semiconductor layer 21 via the third wiring layer 26. It is transmitted to the area 211.

第３配線層２６は、二酸化ケイ素等の電気絶縁体を用いて形成される。第３配線層２６は、電極パッド２８及び電極パッド２９を有する。電極パッド２８と、電極パッド２９とは、図示しない配線を介して電気的に接続される。 The third wiring layer 26 is formed by using an electric insulator such as silicon dioxide. The third wiring layer 26 has an electrode pad 28 and an electrode pad 29. The electrode pad 28 and the electrode pad 29 are electrically connected via wiring (not shown).

半導体モジュール１では、画素領域１１１に配置される複数の画素１１１１により生成された電気信号のそれぞれは、駆動回路１１１１ａと、電極パッド１７と、ビア１６と、第１配線１３と、第１接続部１４と、第２接続部２４と、第２配線２３と、ビア２７と、第３配線層２６とを介してロジック回路領域２１１へ伝送される。また、ロジック回路領域２１１が出力する電気信号は、複数の電極パッド２９から取り出される。 In the semiconductor module 1, each of the electric signals generated by the plurality of pixels 1111 arranged in the pixel region 111 includes a drive circuit 1111a, an electrode pad 17, a via 16, a first wiring 13, and a first connection portion. It is transmitted to the logic circuit area 211 via the 14, the second connection portion 24, the second wiring 23, the via 27, and the third wiring layer 26. Further, the electric signal output from the logic circuit area 211 is taken out from the plurality of electrode pads 29.

上述したように、半導体モジュール１は、高解像度の画像を生成して、画像の生成した信号を高速で処理できることが好ましい。高解像度の画像を生成する観点から、画素領域１１１には、多くの画素１１１が配置される。多くの画素１１１の信号を読み出す観点から、これらの画素１１１の信号は並列して読み出されることが好ましい。半導体モジュール１は、複数の画素１１１の信号を並列して読み出す観点から、第１配線層１２の第１面１２１に複数の第１接続部１４を有する第１半導体チップ部１０と、第２配線層２２の第２面２２２に複数の第２接続部２４を有する第２半導体チップ部２０との積層構造を有する。画素１１１で生成された信号を高速で処理する観点から、第１接続部１４及び第２接続部２４の対の数は多いことが好ましい。出来れば、一の画素１１１の信号は、この画素だけに対応する第１接続部１４及び第２接続部２４の対を介して読み出されることが好ましい。一方、半導体モジュール１の寸法は、規格により制約を受けるので上限が存在する。そのため、第１配線層１２の第１面１２１に多数の第１接続部１４を配置する場合には、隣接する第１接続部１４の間隔は狭くならざるを得ない。隣接する第１接続部１４の間隔が狭くなると、隣接する第１接続部１４が短絡するおそれが従来よりも高くなる。次に、凹部１５が隣接する第１接続部１４間の短絡を防止する
ことを、図５（Ａ）を参照しながら、以下に説明する。 As described above, it is preferable that the semiconductor module 1 can generate a high-resolution image and process the generated signal at high speed. From the viewpoint of generating a high-resolution image, many pixels 111 are arranged in the pixel region 111. From the viewpoint of reading the signals of many pixels 111, it is preferable that the signals of these pixels 111 are read out in parallel. The semiconductor module 1 has a first semiconductor chip portion 10 having a plurality of first connection portions 14 on the first surface 121 of the first wiring layer 12 and a second wiring from the viewpoint of reading signals of a plurality of pixels 111 in parallel. It has a laminated structure with a second semiconductor chip portion 20 having a plurality of second connecting portions 24 on the second surface 222 of the layer 22. From the viewpoint of processing the signal generated by the pixel 111 at high speed, it is preferable that the number of pairs of the first connecting portion 14 and the second connecting portion 24 is large. If possible, it is preferable that the signal of one pixel 111 is read out via the pair of the first connection unit 14 and the second connection unit 24 corresponding to only this pixel. On the other hand, the dimensions of the semiconductor module 1 are restricted by the standard, so there is an upper limit. Therefore, when a large number of first connecting portions 14 are arranged on the first surface 121 of the first wiring layer 12, the distance between the adjacent first connecting portions 14 must be narrowed. When the distance between the adjacent first connection portions 14 becomes narrower, the possibility that the adjacent first connection portions 14 will be short-circuited becomes higher than before. Next, it will be described below that the recess 15 prevents a short circuit between the adjacent first connection portions 14 with reference to FIG. 5 (A).

図５（Ａ）は、第１面１２１の表面に沿った第１接続部１４間の距離を示す図である。図５（Ａ）に示すように、凹部１５は、第１面１２１の表面に沿った隣接する２つの第１接続部１４間の距離を拡大する。凹部１５が第１面１２１に配置されることにより、第１面１２１の表面に沿った隣接する２つの第１接続部１４間の距離Ｌ１は、凹部１５が配置されない場合の隣接する２つの第１接続部１４間の距離Ｌ２よりも長くなる。このことは、凹部１５は、複数の第１接続部１４間に凹部１５が配置されることにより、複数の第１接続部１４間における第１面１２１の表面積をこの凹部１５が配置されない場合よりも拡大するともいえる。本明細書において、凹部１５は、第１面１２１における凹部１５が配置されない領域において表面粗さを形成するような凹部を含まない。例えば、凹部１５の深さｈ１は、第１面１２１における凹部１５が配置されない領域の算術平均粗さの２倍〜２００倍程度の大きさを有する。 FIG. 5A is a diagram showing the distance between the first connecting portions 14 along the surface of the first surface 121. As shown in FIG. 5A, the recess 15 increases the distance between two adjacent first connecting portions 14 along the surface of the first surface 121. By arranging the recess 15 on the first surface 121, the distance L1 between the two adjacent first connecting portions 14 along the surface of the first surface 121 is the two adjacent second portions when the recess 15 is not arranged. It is longer than the distance L2 between 1 connection portions 14. This is because the recess 15 has the surface area of the first surface 121 among the plurality of first connection portions 14 due to the recess 15 being arranged between the plurality of first connection portions 14, as compared with the case where the recess 15 is not arranged. Can be said to expand. In the present specification, the recess 15 does not include a recess that forms surface roughness in the region where the recess 15 is not arranged on the first surface 121. For example, the depth h1 of the recess 15 has a size of about 2 to 200 times the arithmetic mean roughness of the region where the recess 15 is not arranged on the first surface 121.

半導体モジュール１の製造工程では、第１半導体チップ部１０と第２半導体チップ部２０とが接合される前に、第１面１２１に露出している第１接続部１４の表面酸化膜は、例えば、プラズマ等の活性化処理により除去される。この際、第１接続部１４の表面を形成する銅等の導電体の微粒子が発生して第１面１２１に付着する。これらの導電体の微粒子によって、隣接する２つの第１接続部１４を連結する導電性の構造物が形成されると、２つの第１接続部１４は、この構造物によって短絡する。これにより、画素領域１１１で生成された電気信号は、ロジック回路領域２１１へうまく送られないおそれがある。 In the manufacturing process of the semiconductor module 1, for example, the surface oxide film of the first connecting portion 14 exposed on the first surface 121 before the first semiconductor chip portion 10 and the second semiconductor chip portion 20 are joined is formed, for example. , Is removed by activation treatment such as plasma. At this time, fine particles of a conductor such as copper forming the surface of the first connection portion 14 are generated and adhere to the first surface 121. When the fine particles of these conductors form a conductive structure connecting two adjacent first connecting portions 14, the two first connecting portions 14 are short-circuited by this structure. As a result, the electric signal generated in the pixel area 111 may not be successfully sent to the logic circuit area 211.

半導体モジュール１では、第１面１２１において隣接する２つの第１接続部１４の間に凹部１５が配置されることにより、隣接する２つの第１接続部１４の間の距離を増大させて、上述した構造物が形成されることを抑制し、２つの第１接続部１４が短絡することが防止される。上述した観点から、距離Ｌ１は、距離Ｌ２の１．２倍〜２．５倍であることが好ましい。距離Ｌ１は、距離Ｌ２の１．２倍以上であることにより、２つの第１接続部１４が短絡することを抑制できる。一方、距離Ｌ１が、距離Ｌ２の２．５倍より長いと、第１面１２１に配置される第１接続部１４の数が少なくなるおそれがある。 In the semiconductor module 1, the recess 15 is arranged between the two adjacent first connecting portions 14 on the first surface 121, thereby increasing the distance between the two adjacent first connecting portions 14 and described above. It suppresses the formation of the formed structure and prevents the two first connecting portions 14 from being short-circuited. From the above viewpoint, the distance L1 is preferably 1.2 times to 2.5 times the distance L2. When the distance L1 is 1.2 times or more the distance L2, it is possible to prevent the two first connecting portions 14 from being short-circuited. On the other hand, if the distance L1 is longer than 2.5 times the distance L2, the number of the first connecting portions 14 arranged on the first surface 121 may decrease.

次に、凸部２５が隣接する第２接続部２４間の短絡を防止することを、図５（Ｂ）を参照しながら、以下に説明する。 Next, it will be described below that the convex portion 25 prevents a short circuit between the adjacent second connecting portions 24 with reference to FIG. 5 (B).

図５（Ｂ）は、第２面２２２の表面に沿った第２接続部２４間の距離を示す図である。図５（Ｂ）に示すように、凸部２５は、第２面２２２の表面に沿った隣接する２つの第１接続部１４間の距離を拡大する。凸部２５が第２面２２２に配置されることにより、第２面２２２の表面に沿った隣接する２つの第２接続部２４間の距離Ｌ３は、凸部２５が配置されない場合の隣接する２つの第２接続部２４間の距離Ｌ４よりも長くなる。このことは、凸部２５は、複数の第２接続部２４間に凸部２５が配置されることにより、複数の第２接続部２４間における第２面２２２の表面積をこの凸部２５が配置されない場合よりも拡大するともいえる。本明細書において、凸部２５は、第２面２２２における凸部２５が配置されない領域において表面粗さを形成するような凸部を含まない。例えば、凸部２５の高さｈ２は、第２面２２２における凸部２５が配置されない領域の算術平均粗さの２倍〜２００倍程度の大きさを有する。 FIG. 5B is a diagram showing the distance between the second connecting portions 24 along the surface of the second surface 222. As shown in FIG. 5B, the convex portion 25 increases the distance between two adjacent first connecting portions 14 along the surface of the second surface 222. By arranging the convex portion 25 on the second surface 222, the distance L3 between the two adjacent second connecting portions 24 along the surface of the second surface 222 is the adjacent 2 when the convex portion 25 is not arranged. It is longer than the distance L4 between the two second connection portions 24. This means that in the convex portion 25, the convex portion 25 is arranged between the plurality of second connecting portions 24, so that the convex portion 25 arranges the surface area of the second surface 222 among the plurality of second connecting portions 24. It can be said that it will expand more than if it is not done. In the present specification, the convex portion 25 does not include a convex portion that forms surface roughness in the region where the convex portion 25 is not arranged on the second surface 222. For example, the height h2 of the convex portion 25 has a size of about 2 to 200 times the arithmetic mean roughness of the region where the convex portion 25 is not arranged on the second surface 222.

半導体モジュール１では、第２面２２２において隣接する２つの第２接続部２４の間に凸部２５が配置されることにより、隣接する２つの第２接続部２４の間の距離を拡張して、上述した構造物が形成されることを抑制し、２つの第２接続部２４が短絡することが防止される。上述した観点から、距離Ｌ３は、距離Ｌ４の１．２倍〜２．５倍であることが、距離Ｌ１に対して説明したのと同様の観点から好ましい。 In the semiconductor module 1, the convex portion 25 is arranged between the two adjacent second connecting portions 24 on the second surface 222, thereby expanding the distance between the two adjacent second connecting portions 24. The formation of the above-mentioned structure is suppressed, and the two second connecting portions 24 are prevented from being short-circuited. From the above viewpoint, it is preferable that the distance L3 is 1.2 times to 2.5 times the distance L4 from the same viewpoint as described for the distance L1.

次に、凹部１５及び凸部２５が、第１接続部１４と第２接続部２４との位置ずれを低減することについて、以下に説明する。 Next, it will be described below that the concave portion 15 and the convex portion 25 reduce the positional deviation between the first connection portion 14 and the second connection portion 24.

半導体モジュール１は、その製造工程において、複数の第２接続部２４のそれぞれが対応する第１接続部１４と接合し、且つ、電気的に接続するように、第１面１２１と第２面２２２とを対向させて、第１半導体チップ部１０が第２半導体チップ部２０上に積層されて形成される。この際、第１半導体チップ部１０の第１面１２１の凹部１５と、第２半導体チップ部２０の第２面２２２の凹部１５とは、第１半導体チップ部１０が第２半導体チップ部２０上に積層される際のアライメントの位置を、調整する働きを有する。すなわち、第１半導体チップ部１０の第１面１２１と第２半導体チップ部２０の第２面２２２とを近づけて、複数の凸部２５のそれぞれの頂点が、その対応する凹部１５内に収まると、複数の凸部２５のそれぞれが、その対応する凹部１５内に収容されるので、第１半導体チップ部１０は、第２半導体チップ部２０に対して所定の位置関係となるように案内される。その結果、第１半導体チップ部１０の第１面１２１の複数の第１接続部１４のそれぞれの位置は、その対応する第２接続部２４の位置と一致する。これにより、第１接続部１４と、この第１接続部１４に対応する第２接続部２４との間に良好な接合及び電気的接続が得られる。第１半導体チップ部１０が第２半導体チップ部２０上に積層される際のアライメントの位置のずれとして、例えば、凹部１５の大きさ程度の距離が許容され得る。 In the manufacturing process of the semiconductor module 1, the first surface 121 and the second surface 222 are joined so that each of the plurality of second connection portions 24 is joined to the corresponding first connection portion 14 and electrically connected to each other. The first semiconductor chip portion 10 is laminated on the second semiconductor chip portion 20 so as to face each other. At this time, the recess 15 of the first surface 121 of the first semiconductor chip portion 10 and the recess 15 of the second surface 222 of the second semiconductor chip portion 20 are such that the first semiconductor chip portion 10 is on the second semiconductor chip portion 20. It has a function of adjusting the position of alignment when it is laminated on. That is, when the first surface 121 of the first semiconductor chip portion 10 and the second surface 222 of the second semiconductor chip portion 20 are brought close to each other, the vertices of the plurality of convex portions 25 are contained in the corresponding concave portions 15. Since each of the plurality of convex portions 25 is housed in the corresponding concave portions 15, the first semiconductor chip portion 10 is guided so as to have a predetermined positional relationship with respect to the second semiconductor chip portion 20. .. As a result, the positions of the plurality of first connecting portions 14 on the first surface 121 of the first semiconductor chip portion 10 coincide with the positions of the corresponding second connecting portions 24. As a result, a good connection and an electrical connection can be obtained between the first connection portion 14 and the second connection portion 24 corresponding to the first connection portion 14. As a misalignment of the alignment position when the first semiconductor chip portion 10 is laminated on the second semiconductor chip portion 20, for example, a distance of about the size of the recess 15 can be allowed.

凸部２５の形状は、凹部１５に収容可能であれば特に制限されない。凸部２５は、特に、凹部１５に嵌合する形状を有することが、第１半導体チップ部１０と第２半導体チップ部２０との接合強度を確保する共に位置ずれ量を低減する観点から好ましい。また、凸部２５は、先細りの形状を有していることが、位置ずれ量を低減する観点から好ましい。凸部２５は、四角錐以外の形状を有していてもよい。例えば、凸部２５は、三角錐、五角錐、円錐等の形状を有していてもよい。 The shape of the convex portion 25 is not particularly limited as long as it can be accommodated in the concave portion 15. It is particularly preferable that the convex portion 25 has a shape that fits into the concave portion 15 from the viewpoint of ensuring the bonding strength between the first semiconductor chip portion 10 and the second semiconductor chip portion 20 and reducing the amount of misalignment. Further, it is preferable that the convex portion 25 has a tapered shape from the viewpoint of reducing the amount of misalignment. The convex portion 25 may have a shape other than a quadrangular pyramid. For example, the convex portion 25 may have a shape such as a triangular pyramid, a pentagonal pyramid, or a cone.

上述した本実施形態の半導体モジュールによれば、複数の第１接続部の間に配置される凹部を備えるので、第１配線層が有する第１接続部同士の短絡することが防止される。また、本実施形態の半導体モジュールによれば、複数の第２接続部の間に配置される凸部を備えるので、第２配線層が有する第２接続部同士の短絡することが防止される。また、本実施形態の半導体モジュールによれば、第１配線層の第１面に配置される凹部と、第２配線層の第２面に配置され且つ凹部に収容される凸部とを有するので、第１接続部と第２接続部との位置ずれが防止されて、第１接続部と第２接続部との間に良好な接合及び電気的接続が得られる。 According to the semiconductor module of the present embodiment described above, since the recess is provided between the plurality of first connection portions, it is possible to prevent short circuits between the first connection portions of the first wiring layer. Further, according to the semiconductor module of the present embodiment, since the convex portion arranged between the plurality of second connecting portions is provided, short-circuiting between the second connecting portions of the second wiring layer is prevented. Further, according to the semiconductor module of the present embodiment, it has a concave portion arranged on the first surface of the first wiring layer and a convex portion arranged on the second surface of the second wiring layer and accommodated in the concave portion. , The misalignment between the first connection portion and the second connection portion is prevented, and a good connection and electrical connection between the first connection portion and the second connection portion can be obtained.

近年、半導体モジュールの一例である撮像装置の解像度の向上に伴って、画素領域に配置される画素数の増加が求められている。画素数が増加すると、これに対応して、第１接続部及び第２接続部の数の増加が求められる。そして、第１接続部及び第２接続部の数の増加と共に、隣接する第１接続部間の距離、及び、隣接する第２接続部間の距離は低減する。本実施形態の半導体モジュールでは、隣接する第１接続部間の距離、及び、隣接する第２接続部間の距離が低減しても、第１接続部と、この第１接続部に対応する第２接続部との間に良好な接合及び電気的接続がもたらされる。 In recent years, as the resolution of an image pickup apparatus, which is an example of a semiconductor module, has been improved, an increase in the number of pixels arranged in a pixel region has been required. As the number of pixels increases, it is required to increase the number of the first connection portion and the second connection portion correspondingly. Then, as the number of the first connecting portion and the second connecting portion increases, the distance between the adjacent first connecting portions and the distance between the adjacent second connecting portions decrease. In the semiconductor module of the present embodiment, even if the distance between the adjacent first connection portions and the distance between the adjacent second connection portions are reduced, the first connection portion and the first connection portion correspond to the first connection portion. A good junction and electrical connection is provided between the two connections.

図６（Ａ）は、第１実施形態の半導体モジュールの変形例の第１面を示す図であり、図６（Ｂ）は、第２面を示す図である。 FIG. 6A is a diagram showing a first surface of a modified example of the semiconductor module of the first embodiment, and FIG. 6B is a diagram showing a second surface.

本変型例の半導体モジュールでは、図６（Ａ）に示すように、一の第１接続部１４は、４個の凹部１５により囲まれている。第１面１２１において、Ｘ方向及びこのＸ方向と直行するＹ方向には、隣接する２つの第１接続部１４の間に凹部１５が配置されるが、Ｘ方向又はＹ方向に対して交差する方向（図６（Ａ）では４５度の方向）には、隣接する２つの第１接続部１４の間に凹部１５は配置されない。 In the semiconductor module of this modified example, as shown in FIG. 6A, one first connection portion 14 is surrounded by four recesses 15. On the first surface 121, the recess 15 is arranged between the two adjacent first connecting portions 14 in the X direction and the Y direction orthogonal to the X direction, but intersects the X direction or the Y direction. In the direction (direction of 45 degrees in FIG. 6A), the recess 15 is not arranged between the two adjacent first connecting portions 14.

また、図６（Ｂ）に示すように、本変型例の半導体モジュールでは、一の第２接続部２４は、４個の凸部２５により囲まれている。第２面２２２において、Ｘ方向及びＹ方向には、隣接する２つの第２接続部２４の間に凸部２５が配置されるが、Ｘ方向又はＸ方向に対して交差する方向（図６（Ｂ）では４５度の方向）には、隣接する２つの第２接続部２４の間に凸部２５は配置されない。 Further, as shown in FIG. 6B, in the semiconductor module of this modified example, one second connection portion 24 is surrounded by four convex portions 25. In the second surface 222, the convex portion 25 is arranged between the two adjacent second connecting portions 24 in the X direction and the Y direction, but the directions intersecting the X direction or the X direction (FIG. 6 (FIG. 6). In B), in the direction of 45 degrees), the convex portion 25 is not arranged between the two adjacent second connecting portions 24.

上述した本変型例の半導体モジュールによれば、第１面１２１における凹部１５の数が低減するので、第１面１２１における平坦な領域の面積が増加する。同様に、第２面２２２における凸部２５の数が低減するので、第２面２２２における平坦な領域の面積が増加する。そして、第１面１２１における平坦な領域と、第２面２２２における平坦な領域との接合領域の面積が増加するので、第１半導体チップ部１０と第２半導体チップ部２０との接合強度をより向上することができる。 According to the semiconductor module of this modified example described above, the number of recesses 15 on the first surface 121 is reduced, so that the area of the flat region on the first surface 121 is increased. Similarly, since the number of convex portions 25 on the second surface 222 is reduced, the area of the flat region on the second surface 222 is increased. Then, since the area of the bonding region between the flat region on the first surface 121 and the flat region on the second surface 222 increases, the bonding strength between the first semiconductor chip portion 10 and the second semiconductor chip portion 20 is further increased. Can be improved.

次に、上述した半導体モジュールの他の実施形態を、図７〜図１１を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。 Next, another embodiment of the above-mentioned semiconductor module will be described below with reference to FIGS. 7 to 11. The detailed description of the first embodiment described above is appropriately applied to the points not particularly described with respect to the other embodiments. Further, the same components are designated by the same reference numerals.

図７は、本明細書に開示する半導体モジュールの第２実施形態の断面を示す図である。本実施形態の半導体モジュール２では、凹部１５ａ及び凸部２５ａの断面の形状は矩形である。凹部１５ａは、その断面の形状が矩形であることにより、その断面の形状が第１実施形態のような三角形である時と比べて、第１面１２１の表面に沿った隣接する２つの第１接続部１４間の距離をより増加させる。これにより、２つの第１接続部１４を連結する構造物が形成されることを更に防止できる。 FIG. 7 is a diagram showing a cross section of a second embodiment of the semiconductor module disclosed in the present specification. In the semiconductor module 2 of the present embodiment, the shape of the cross section of the concave portion 15a and the convex portion 25a is rectangular. Since the shape of the cross section of the recess 15a is rectangular, the two adjacent first portions along the surface of the first surface 121 are compared with the case where the shape of the cross section is a triangle as in the first embodiment. The distance between the connecting portions 14 is further increased. This further prevents the formation of a structure connecting the two first connecting portions 14.

また、凸部２５ａは、その断面の形状が矩形であることにより、その断面の形状が三角形である時と比べて、第２面２２２の表面に沿った隣接する２つの第２接続部２４間の距離をより増加させる。これにより、２つの第２接続部２４を連結する構造物が形成されることを更に防止できる。 Further, since the shape of the cross section of the convex portion 25a is rectangular, the distance between the two adjacent second connecting portions 24 along the surface of the second surface 222 is compared with the case where the shape of the cross section is triangular. Increase the distance of. This further prevents the formation of a structure connecting the two second connecting portions 24.

上述した本実施形態の半導体モジュールによれば、複数の第１接続部の間に配置される凹部の断面が矩形の形状なので、第１配線層が有する第１接続部同士の短絡することが更に防止される。また、本実施形態の半導体モジュールによれば、複数の第２接続部の間に配置される凸部の断面が矩形の形状なので、第２配線層が有する第２接続部同士の短絡することが更に防止される。 According to the semiconductor module of the present embodiment described above, since the cross section of the recess arranged between the plurality of first connection portions has a rectangular shape, it is possible to further short-circuit the first connection portions of the first wiring layer. Be prevented. Further, according to the semiconductor module of the present embodiment, since the cross section of the convex portion arranged between the plurality of second connection portions has a rectangular shape, the second connection portions of the second wiring layer may be short-circuited with each other. Further prevented.

図８は、本明細書に開示する半導体モジュールの第３実施形態の断面を示す図である。本実施形態の半導体モジュール３では、隣接する２つの第１接続部１４の間に構造物が形成されて、これらの２つの第１接続部１４が短絡する可能性が相対的に高い場合、凹部は、これらの２つの第１接続部１４の間に配置される。一方、２つの第１接続部１４が短絡する可能性が相対的に低い場合、凹部は、これらの２つの第１接続部１４の間に配置されない。同様に、隣接する２つの第２接続部２４の間に構造物が形成されて、これらの２つの第２接続部２４が短絡する可能性が相対的に高い場合、凸部は、これらの２つの第２接続部２４の間に配置される。一方、２つの第２接続部２４が短絡する可能性が相対的に低い場合、凸部は、これらの２つの第２接続部２４の間に配置されない。具体的には、本実施形態の半導体モジュール３では、凹部１５ｂは、隣接する２つの第１接続部１４の間の直線距離が、所定のしきい値よりも短い箇所に配置される。この直線距離は、図５（Ａ）の距離Ｌ２に対応する。凹部１５ｂは、隣接する２つの第１接続部１４の間の直線距離が、所定のしきい値以上の箇所には配置されない。同様に、本実施形態の半導体モジュール３では、凸部２５ｂは、隣接する２つの第２接続部２４の間の直線距離が、所定のしきい値よりも短い箇所に配置される。この直線距離は、図５（Ｂ）の距離Ｌ４に対応する。凸部２５ｂは、隣接する２つの第２接続部２４の間の直線距離が、所定のしきい値以上の箇所には配置されない。このしきい値は、例えば、第１接続部１４及び第２接続部２４の寸法と、第１接続部１４及び第２接続部２４が配置される間隔に基づいて決定され得る。また、本実施形態の半導体モジュール３では、凹部１５ａ及び凸部２５ａの断面の形状は矩形である。なお、凹部１５ｂは、第１面１２１における第１接続部１４の面密度が、所定のしきい値よりも小さい領域に配置され、同様に、凸部２５ｂは、第２面２２２における第２接続部２４の面密度が、所定のしきい値よりも小さい領域に配置されるようにしてもよい。 FIG. 8 is a diagram showing a cross section of a third embodiment of the semiconductor module disclosed in the present specification. In the semiconductor module 3 of the present embodiment, when a structure is formed between two adjacent first connecting portions 14, and there is a relatively high possibility that these two first connecting portions 14 are short-circuited, a recess is formed. Is placed between these two first connection portions 14. On the other hand, if the two first connecting portions 14 are relatively unlikely to be short-circuited, the recess is not arranged between these two first connecting portions 14. Similarly, if a structure is formed between two adjacent second connections 24 and there is a relatively high probability that these two second connections 24 will be short-circuited, then the protrusions will be these two. It is arranged between the two second connecting portions 24. On the other hand, if the two second connecting portions 24 are relatively unlikely to be short-circuited, the convex portion is not arranged between these two second connecting portions 24. Specifically, in the semiconductor module 3 of the present embodiment, the recess 15b is arranged at a position where the linear distance between the two adjacent first connection portions 14 is shorter than a predetermined threshold value. This linear distance corresponds to the distance L2 in FIG. 5 (A). The recess 15b is not arranged at a location where the linear distance between the two adjacent first connecting portions 14 is equal to or greater than a predetermined threshold value. Similarly, in the semiconductor module 3 of the present embodiment, the convex portion 25b is arranged at a position where the linear distance between two adjacent second connecting portions 24 is shorter than a predetermined threshold value. This linear distance corresponds to the distance L4 in FIG. 5 (B). The convex portion 25b is not arranged at a position where the linear distance between two adjacent second connecting portions 24 is equal to or larger than a predetermined threshold value. This threshold can be determined, for example, based on the dimensions of the first connection 14 and the second connection 24 and the spacing at which the first connection 14 and the second connection 24 are located. Further, in the semiconductor module 3 of the present embodiment, the shape of the cross section of the concave portion 15a and the convex portion 25a is rectangular. The concave portion 15b is arranged in a region where the surface density of the first connecting portion 14 on the first surface 121 is smaller than a predetermined threshold value, and similarly, the convex portion 25b is the second connection on the second surface 222. The surface density of the portion 24 may be arranged in a region smaller than a predetermined threshold value.

上述した本実施形態の半導体モジュールによれば、凹部は、隣接する２つの第１接続部が短絡する可能性の相対的に高い箇所に配置されるので、形成される凹部の数を低減する。これにより、半導体モジュールの設計及び検査工程を簡略化して生産性を向上する事ができる。同様に、本実施形態の半導体モジュールによれば、凸部は、２つの第２接続部が短絡する可能性の相対的に高い箇所に配置されるので、形成される凸部の数を低減することにより、半導体モジュールの設計及び検査工程を簡略化して生産性を向上する事ができる。 According to the semiconductor module of the present embodiment described above, the recess is arranged at a position where there is a relatively high possibility that two adjacent first connection portions are short-circuited, so that the number of recesses formed is reduced. As a result, the design and inspection process of the semiconductor module can be simplified and the productivity can be improved. Similarly, according to the semiconductor module of the present embodiment, the convex portions are arranged at locations where the two second connecting portions are relatively likely to be short-circuited, thereby reducing the number of convex portions formed. As a result, the design and inspection process of the semiconductor module can be simplified and the productivity can be improved.

図９は、本明細書に開示する半導体モジュールの第４実施形態の断面を示す図である。本実施形態の半導体モジュール４では、第１配線層１２は、複数の第１接続部１４ａと同じ数の凹部１５ｃを有し、第２配線層２２は、複数の第２接続部２４ａと同じ数の凸部２５ｃを有する。複数の第１接続部１４ａのそれぞれは、一の凹部１５ｃに配置され、複数の第２接続部２４ａのそれぞれは、一の凸部２５ｃに配置される。凹部１５ｃ及び凸部２５ｃは、上述した第１実施形態と同様に四角錐の形状を有する。 FIG. 9 is a diagram showing a cross section of a fourth embodiment of the semiconductor module disclosed in the present specification. In the semiconductor module 4 of the present embodiment, the first wiring layer 12 has the same number of recesses 15c as the plurality of first connection portions 14a, and the second wiring layer 22 has the same number as the plurality of second connection portions 24a. It has a convex portion 25c of. Each of the plurality of first connecting portions 14a is arranged in one concave portion 15c, and each of the plurality of second connecting portions 24a is arranged in one convex portion 25c. The concave portion 15c and the convex portion 25c have the shape of a quadrangular pyramid as in the first embodiment described above.

複数の凸部２５のそれぞれが、その対応する凹部１５に収容された状態で、第１接続部１４ａと第２接続部２４ａとが、接合し、且つ、電気的に接続する。 The first connecting portion 14a and the second connecting portion 24a are joined and electrically connected in a state where each of the plurality of convex portions 25 is housed in the corresponding concave portion 15.

本実施形態の半導体モジュール４では、凹部１５ｃの寸法を調整することにより、第１接続部１４ａの寸法を、第１実施形態よりも大きくすることができる。同様に、本実施形態の半導体モジュール４では、凸部２５ｃの寸法を調整することにより、第２接続部２４ａの寸法を、第１実施形態よりも大きくすることができる。これにより、本実施形態の半導体モジュール１では、第１接続部１４ａと第２接続部２４ａとの接合強度を、第１実施形態よりも大きくすることができる。 In the semiconductor module 4 of the present embodiment, the dimension of the first connecting portion 14a can be made larger than that of the first embodiment by adjusting the dimension of the recess 15c. Similarly, in the semiconductor module 4 of the present embodiment, the dimension of the second connecting portion 24a can be made larger than that of the first embodiment by adjusting the dimension of the convex portion 25c. Thereby, in the semiconductor module 1 of the present embodiment, the bonding strength between the first connecting portion 14a and the second connecting portion 24a can be made larger than that of the first embodiment.

また、本実施形態の半導体モジュールによれば、凹部の寸法及び配置間隔を調整することにより、第１接続部が配置される間隔を、第１実施形態よりも短くすることができる。同様に、本実施形態の半導体モジュールでは、凸部の寸法及び配置間隔を調整することにより、第２接続部が配置される間隔を、第１実施形態よりも短くすることができる。これにより、本実施形態の半導体モジュールでは、第１面に配置される第１接続部の数及び第２面に配置される第２接続部の数を、上述した第１実施形態よりも増加させることができる。 Further, according to the semiconductor module of the present embodiment, by adjusting the dimensions of the recesses and the arrangement interval, the interval in which the first connection portion is arranged can be made shorter than that of the first embodiment. Similarly, in the semiconductor module of the present embodiment, the interval in which the second connecting portion is arranged can be made shorter than that in the first embodiment by adjusting the dimensions of the convex portions and the arrangement interval. As a result, in the semiconductor module of the present embodiment, the number of the first connecting portions arranged on the first surface and the number of the second connecting portions arranged on the second surface are increased as compared with the first embodiment described above. be able to.

なお、本実施形態の半導体モジュールでは、第１接続部は、全ての凹部に配置されていなくてもよい。同様に、第２接続部は、全ての凸部に配置されていなくてもよい。この場合、複数の第１接続部の中の一の第１接続部は凹部に配置され、この凹部に収容される凸部に、一の第１接続部１と接続される一の第２接続部が配置される。 In the semiconductor module of the present embodiment, the first connection portion may not be arranged in all the recesses. Similarly, the second connecting portion may not be arranged on all the convex portions. In this case, one of the first connection portions in the plurality of first connection portions is arranged in the concave portion, and the convex portion accommodated in the concave portion has one second connection connected to the first first connection portion 1. The part is arranged.

図１０は、本明細書に開示する半導体モジュールの第５実施形態の断面を示す図である。本実施形態の半導体モジュール５では、第２配線層２２は、凸部を有していない。第１配線層１２の凹部１５は、中空である。 FIG. 10 is a diagram showing a cross section of a fifth embodiment of the semiconductor module disclosed in the present specification. In the semiconductor module 5 of this embodiment, the second wiring layer 22 does not have a convex portion. The recess 15 of the first wiring layer 12 is hollow.

上述した本実施形態の半導体モジュールによれば、複数の第１接続部の間に配置される凹部を備えるので、第１配線層が有する第１接続部同士の短絡が防止される。 According to the semiconductor module of the present embodiment described above, since the recess is provided between the plurality of first connection portions, a short circuit between the first connection portions of the first wiring layer is prevented.

図１１は、本明細書に開示する半導体モジュールの第６実施形態の断面を示す図である。本実施形態の半導体モジュール６は、平面視して画素領域１１１が配置される画素配置領域６ａと、画素領域１１１が配置されない非画素配置領域６ｂとを有する。本実施形態の半導体モジュール６では、凹部１５ｄ及びこの凹部１５ｄに収容される凸部２５ｄは、非画素配置領域６ｂに配置される。すなわち、凹部１５ｄ及び凸部２５ｄは、画素配置領域６ａには配置されない。 FIG. 11 is a diagram showing a cross section of a sixth embodiment of the semiconductor module disclosed in the present specification. The semiconductor module 6 of the present embodiment has a pixel arrangement area 6a in which the pixel area 111 is arranged in a plan view, and a non-pixel arrangement area 6b in which the pixel area 111 is not arranged. In the semiconductor module 6 of the present embodiment, the concave portion 15d and the convex portion 25d housed in the concave portion 15d are arranged in the non-pixel arrangement region 6b. That is, the concave portion 15d and the convex portion 25d are not arranged in the pixel arrangement region 6a.

本実施形態の半導体モジュール６では、画素配置領域６ａの第１面１２１の部分に凹部１５ｄが配置されないので、画素配置領域６ａの第１面１２１の部分には、第１実施形態よりも多くの第１接続部１４を配置することが可能になる。また、本実施形態の半導体モジュールでは、画素配置領域６ａの第２面２２２の部分に凸部２５ｄが配置されないので、画素配置領域６ａの第２面２２２の部分には、第１実施形態よりも多くの第２接続部２４を配置することが可能になる。 In the semiconductor module 6 of the present embodiment, since the recess 15d is not arranged in the portion of the first surface 121 of the pixel arrangement region 6a, the portion of the first surface 121 of the pixel arrangement region 6a has more than in the first embodiment. It becomes possible to arrange the first connection portion 14. Further, in the semiconductor module of the present embodiment, since the convex portion 25d is not arranged on the portion of the second surface 222 of the pixel arrangement region 6a, the portion of the second surface 222 of the pixel arrangement region 6a is larger than that of the first embodiment. It is possible to arrange many second connection portions 24.

第１面１２１には、画素領域１１１に配置される画素１１１１の数に対応して、より多くの第１接続部１４が配置され且つ第２面２２２に対応する第２接続部２４が配置されることが、同時により多くの画素１１１１から第１接続部１４及び第２接続部２４へ電気信号を送れるので、画素１１１１で生成された電気信号を高速にロジック回路領域２１１へ送信する観点から好ましい。 On the first surface 121, a larger number of first connection portions 14 are arranged corresponding to the number of pixels 1111 arranged in the pixel region 111, and a second connection portion 24 corresponding to the second surface 222 is arranged. This is preferable from the viewpoint of transmitting the electric signal generated by the pixel 1111 to the logic circuit area 211 at high speed because an electric signal can be sent from more pixels 1111 to the first connection portion 14 and the second connection portion 24 at the same time. ..

本実施形態の半導体モジュールによれば、より多くの第１接続部及びこの第１接続部と接続する第２接続部が配置されることにより、画素領域の画素で生成された電気信号をより高速にロジック回路領域へ送ることができる。また、本実施形態の半導体モジュールによれば、第１配線層の第１面に配置される凹部と、第２配線層の第２面に配置され且つ凹部に収容される凸部とを有するので、第１接続部と第２接続部との位置ずれが防止されて、第１接続部と第２接続部との間に良好な接合及び電気的接続が得られる。 According to the semiconductor module of the present embodiment, by arranging a larger number of first connection portions and a second connection portion connected to the first connection portion, the electric signal generated by the pixels in the pixel region is faster. Can be sent to the logic circuit area. Further, according to the semiconductor module of the present embodiment, it has a concave portion arranged on the first surface of the first wiring layer and a convex portion arranged on the second surface of the second wiring layer and accommodated in the concave portion. , The misalignment between the first connection portion and the second connection portion is prevented, and a good connection and electrical connection between the first connection portion and the second connection portion can be obtained.

次に、本明細書に開示する半導体モジュールの製造方法の好ましい第１実施形態について、図１２〜図１６を参照しながら、以下に説明する。半導体モジュールの製造方法の第１実施形態は、上述した半導体モジュールの第１実施形態を製造することの説明である。 Next, a preferred first embodiment of the method for manufacturing a semiconductor module disclosed in the present specification will be described below with reference to FIGS. 12 to 16. The first embodiment of the method for manufacturing a semiconductor module is a description of manufacturing the first embodiment of the above-mentioned semiconductor module.

まず、図１２（Ａ）に示すように、第１半導体層１１と、この第１半導体層１１上に配置される第１配線層１２とを有する第１半導体チップ部１０が用意される。第１半導体層１１は、シリコン基板等の半導体を用いて形成されており、受光面に配置される画素領域１１１及び電極パッド１７と、ビア１６とを有する。第１配線層１２は、二酸化ケイ素等の電気絶縁体を用いて形成されており、第１面１２１に配置される複数の第１接続部１４と、内部に配置される複数の第１配線１３とを有する。 First, as shown in FIG. 12A, a first semiconductor chip portion 10 having a first semiconductor layer 11 and a first wiring layer 12 arranged on the first semiconductor layer 11 is prepared. The first semiconductor layer 11 is formed by using a semiconductor such as a silicon substrate, and has a pixel region 111 and an electrode pad 17 arranged on a light receiving surface, and a via 16. The first wiring layer 12 is formed by using an electric insulator such as silicon dioxide, and has a plurality of first connection portions 14 arranged on the first surface 121 and a plurality of first wirings 13 arranged inside. And have.

次に、図１２（Ｂ）に示すように、第１配線層１２の第１面１２１上に、レジスト層３０が形成される。 Next, as shown in FIG. 12B, the resist layer 30 is formed on the first surface 121 of the first wiring layer 12.

次に、図１２（Ｃ）に示すように、リソグラフィー技術を用いて、レジスト層３０がパターニングされて、レジスト層３０に複数の開口部３０２が形成される。第１配線層１２の第１面１２１が、複数の開口部３０２から露出する。 Next, as shown in FIG. 12C, the resist layer 30 is patterned using a lithography technique to form a plurality of openings 302 in the resist layer 30. The first surface 121 of the first wiring layer 12 is exposed from the plurality of openings 302.

次に、図１３（Ｄ）に示すように、レジスト層３０をマスクとし、エッチング技術を用いて、複数の開口部３０２から露出している第１面１２１の部分がエッチングされて、複数の凹部１５が第１面１２１に形成される。ドライエッチング技術として、例えば、等方性のドライエッチングを用いることができる。 Next, as shown in FIG. 13D, the resist layer 30 is used as a mask, and the portion of the first surface 121 exposed from the plurality of openings 302 is etched by using an etching technique to obtain a plurality of recesses. 15 is formed on the first surface 121. As the dry etching technique, for example, isotropic dry etching can be used.

次に、図１３（Ｅ）に示すように、第１面１２１からレジスト層３０が除去されて、第１面１２１に複数の凹部１５が形成された第１半導体チップ部１０が得られる。そして、そして、複数の第１接続部１４のそれぞれの表面酸化膜が除去される。第１接続部１４の表面酸化膜は、例えば、第１配線層１２の第１面１２１がプラズマ等の活性化処理されて除去される。この際、隣接する２つの第１接続部１４間の距離が長いので、プラズマ等の活性化処理により生成された導電体の微粒子によって、２つの第１接続部１４間を短絡させるような構造物の形成が防止される。 Next, as shown in FIG. 13 (E), the resist layer 30 is removed from the first surface 121 to obtain a first semiconductor chip portion 10 in which a plurality of recesses 15 are formed on the first surface 121. Then, the surface oxide film of each of the plurality of first connection portions 14 is removed. The surface oxide film of the first connection portion 14 is removed by, for example, the first surface 121 of the first wiring layer 12 being activated by plasma or the like. At this time, since the distance between the two adjacent first connecting portions 14 is long, a structure in which the two first connecting portions 14 are short-circuited by the fine particles of the conductor generated by the activation treatment such as plasma. Formation is prevented.

次に、図１４（Ｆ）に示すように、第３配線層２６と、この第３配線層２６上に配置される第２半導体層２１と、この第２半導体層２１上に配置される第２配線層２２とを有する第２半導体チップ部２０が用意される。第３配線層２６は、二酸化ケイ素等の電気絶縁体を用いて形成されており、電極パッド２８及び電極パッド２９を有する。第２半導体層２１は、シリコン基板等の半導体を用いて形成されており、ロジック回路領域２１１と、ビア２７とを有する。第２配線層２２は、二酸化ケイ素等の電気絶縁体を用いて形成されており、第２面２２２に配置される複数の第２接続部２４と、内部に配置される複数の第２配線２３とを有する。 Next, as shown in FIG. 14 (F), the third wiring layer 26, the second semiconductor layer 21 arranged on the third wiring layer 26, and the second semiconductor layer 21 arranged on the second semiconductor layer 21. A second semiconductor chip unit 20 having two wiring layers 22 is prepared. The third wiring layer 26 is formed by using an electric insulator such as silicon dioxide, and has an electrode pad 28 and an electrode pad 29. The second semiconductor layer 21 is formed by using a semiconductor such as a silicon substrate, and has a logic circuit region 211 and a via 27. The second wiring layer 22 is formed by using an electric insulator such as silicon dioxide, and has a plurality of second connection portions 24 arranged on the second surface 222 and a plurality of second wiring 23 arranged inside. And have.

次に、図１４（Ｇ）に示すように、第２配線層２２の第２面２２２上に、電気絶縁性の絶縁層３１が形成される。絶縁層３１は、例えば、プラズマ化学蒸着法等の化学蒸着法又はプラズマ等の活性化処理等の物理蒸着法技術を用いて形成される。絶縁層３１の形成材料として、例えば、二酸化ケイ素を用いることができる。また、絶縁層３１の形成材料として、第２配線層２２の電気絶縁体とはエッチングレートの異なる材料を用いてもよい。 Next, as shown in FIG. 14 (G), an electrically insulating insulating layer 31 is formed on the second surface 222 of the second wiring layer 22. The insulating layer 31 is formed by using, for example, a chemical vapor deposition method such as a plasma chemical vapor deposition method or a physical vapor deposition method technique such as an activation treatment of plasma or the like. As the material for forming the insulating layer 31, for example, silicon dioxide can be used. Further, as the material for forming the insulating layer 31, a material having an etching rate different from that of the electrical insulator of the second wiring layer 22 may be used.

次に、図１４（Ｈ）に示すように、絶縁層３１上に、レジスト層３２が形成される。 Next, as shown in FIG. 14 (H), the resist layer 32 is formed on the insulating layer 31.

次に、図１５（Ｉ）に示すように、リソグラフィー技術を用いて、レジスト層３２がパターニングされて、複数のレジストパターン３２１が、絶縁層３１上に形成される。レジスト層３２が除去された部分からは、絶縁層３１から露出する。複数のレジストパターン３２１は、第１半導体チップ部１０の第１面１２１の複数の凹部１５の位置と対応する、絶縁層３１上の位置に形成される。 Next, as shown in FIG. 15 (I), the resist layer 32 is patterned using a lithography technique, and a plurality of resist patterns 321 are formed on the insulating layer 31. The portion from which the resist layer 32 has been removed is exposed from the insulating layer 31. The plurality of resist patterns 321 are formed at positions on the insulating layer 31 corresponding to the positions of the plurality of recesses 15 on the first surface 121 of the first semiconductor chip portion 10.

次に、図１５（Ｊ）に示すように、複数のレジストパターン３２１をマスクとし、エッチング技術を用いて、第２配線層２２の第２面２２２が露出するまで、絶縁層３１がエッチングされて、複数の凸部２５が第２配線層２２上に形成される。ドライエッチング技術として、例えば、等方性のドライエッチングを用いることが好ましい。なお、第２配線層２２を、電気絶縁体層と、この電気絶縁体層上に配置されるエッチングストッパ層とにより形成しておくと、エッチングストッパ層の表面である第２面２２２の露出の検知によって、絶縁層３１のエッチングの終了を判定し易くなる。 Next, as shown in FIG. 15 (J), the insulating layer 31 is etched by using a plurality of resist patterns 321 as masks and using an etching technique until the second surface 222 of the second wiring layer 22 is exposed. , A plurality of convex portions 25 are formed on the second wiring layer 22. As the dry etching technique, it is preferable to use, for example, isotropic dry etching. If the second wiring layer 22 is formed by the electric insulator layer and the etching stopper layer arranged on the electric insulator layer, the second surface 222, which is the surface of the etching stopper layer, is exposed. The detection makes it easier to determine the end of etching of the insulating layer 31.

次に、図１５（Ｋ）に示すように、複数の凸部２５のそれぞれの上のレジストパターン３２１が除去されて、第２面２２２に複数の凸部２５が形成された第２半導体チップ部２０が得られる。そして、複数の第２接続部２４のそれぞれの表面酸化膜が除去される。第２接続部２４の表面酸化膜は、例えば、第２配線層２２の第２面２２２がプラズマ等の活性化処理されて除去される。この際、隣接する２つの第２接続部２４間の距離が長いので、プラズマ等の活性化処理により生成された導電体の微粒子によって、２つの第２接続部２４間を短絡させるような構造物の形成が防止される。 Next, as shown in FIG. 15K, the second semiconductor chip portion in which the resist pattern 321 on each of the plurality of convex portions 25 is removed and the plurality of convex portions 25 are formed on the second surface 222. 20 is obtained. Then, the surface oxide film of each of the plurality of second connecting portions 24 is removed. The surface oxide film of the second connection portion 24 is removed by, for example, the second surface 222 of the second wiring layer 22 being activated by plasma or the like. At this time, since the distance between the two adjacent second connecting portions 24 is long, a structure in which the two second connecting portions 24 are short-circuited by the fine particles of the conductor generated by the activation treatment such as plasma. Formation is prevented.

次に、図１６に示すように、第１半導体チップ部１０における複数の凹部１５のそれぞれに、この凹部１５に対応する凸部２５を収容し、且つ、複数の第１接続部１４のそれぞれが対応する第２接続部２４と電気的に接続するように、第１面１２１と第２面２２２とを対向させて、第２半導体チップ部２０上に第１半導体チップ部１０が積層される。そして、第１半導体チップ部１０と第２半導体チップ部２０との積層体が加熱されることにより、複数の第１接続部１４のそれぞれが対応する第２接続部２４とを接合し、且つ、電気的に接続して、図２に示す半導体モジュール１が得られる。また、第１半導体チップ部１０と第２半導体チップ部２０との積層体が加熱されることにより、第１半導体チップ部１０の第１配線層１２の電気絶縁体の部分と、第２半導体チップ部２０の第２配線層２２の電気絶縁体の部分とが接合する。なお、本明細書において、第２半導体チップ部２０上に第１半導体チップ部１０が積層されることの「上」は、相対的なものであり、第１半導体チップ部１０上に第２半導体チップ部２０が積層されることを含む意味である。 Next, as shown in FIG. 16, each of the plurality of recesses 15 in the first semiconductor chip portion 10 accommodates the convex portions 25 corresponding to the recesses 15, and each of the plurality of first connection portions 14 is accommodated. The first semiconductor chip portion 10 is laminated on the second semiconductor chip portion 20 with the first surface 121 and the second surface 222 facing each other so as to be electrically connected to the corresponding second connection portion 24. Then, by heating the laminate of the first semiconductor chip portion 10 and the second semiconductor chip portion 20, the second connecting portions 24 corresponding to each of the plurality of first connecting portions 14 are joined to each other, and By electrically connecting, the semiconductor module 1 shown in FIG. 2 is obtained. Further, by heating the laminate of the first semiconductor chip portion 10 and the second semiconductor chip portion 20, the portion of the electrical insulator of the first wiring layer 12 of the first semiconductor chip portion 10 and the second semiconductor chip The portion of the second wiring layer 22 of the portion 20 is joined to the portion of the electrical insulator. In the present specification, the "top" of stacking the first semiconductor chip portion 10 on the second semiconductor chip portion 20 is relative, and the second semiconductor is on the first semiconductor chip portion 10. It means that the chip portions 20 are laminated.

上述した本実施形態の半導体モジュールの製造方法によれば、複数の第１接続部の間に配置される凹部を備え、第１配線層が有する第１接続部同士の短絡が防止される半導体モジュールが得られる。また、本実施形態の半導体モジュールの製造方法によれば、複数の第２接続部の間に配置される凸部を備え、第２配線層が有する第２接続部同士の短絡が防止される半導体モジュールが得られる。また、本実施形態の半導体モジュールの製造方法によれば、第１配線層の第１面に配置される凹部に、第２配線層の第２面に配置され且つ凹部に収容される凸部を収容するので、第１接続部と第２接続部との位置ずれが防止されて、第１接続部と第２接続部との間に良好な接合及び電気的接続が得られる半導体モジュールが得られる。 According to the method for manufacturing a semiconductor module of the present embodiment described above, a semiconductor module provided with recesses arranged between a plurality of first connection portions to prevent short circuits between the first connection portions of the first wiring layer. Is obtained. Further, according to the method for manufacturing a semiconductor module of the present embodiment, a semiconductor having a convex portion arranged between a plurality of second connection portions to prevent a short circuit between the second connection portions of the second wiring layer is provided. You get a module. Further, according to the method for manufacturing a semiconductor module of the present embodiment, the concave portion arranged on the first surface of the first wiring layer has a convex portion arranged on the second surface of the second wiring layer and accommodated in the concave portion. Since it is accommodated, a semiconductor module can be obtained in which the misalignment between the first connection portion and the second connection portion is prevented, and good bonding and electrical connection can be obtained between the first connection portion and the second connection portion. ..

次に、本明細書に開示する半導体モジュールの製造方法の好ましい第２実施形態について、図１７を参照しながら、以下に説明する。半導体モジュールの製造方法の第２実施形態は、上述した半導体モジュールの第５実施形態を製造することの説明である。 Next, a preferred second embodiment of the method for manufacturing a semiconductor module disclosed in the present specification will be described below with reference to FIG. The second embodiment of the method for manufacturing a semiconductor module is a description of manufacturing the fifth embodiment of the above-mentioned semiconductor module.

まず、上述した図１３（Ｅ）に示す第１半導体チップ部１０と、図１４（Ｆ）に示す第２半導体チップ部２０とが用意される。次に、第２半導体チップ部２０における第２面２２２の複数の第２接続部２４のそれぞれの表面酸化膜が除去される。次に、図１７に示すように、第２半導体チップ部２０における複数の第２接続部２４のそれぞれが対応する第１接続部１４と電気的に接続するように、第１面１２１と第２面２２２とを対向させて、第２半導体チップ部２０上に第１半導体チップ部１０が積層される。そして、第１半導体チップ部１０と第２半導体チップ部２０との積層体が加熱されることにより、複数の第１接続部１４のそれぞれが対応する第２接続部２４とを接合し、且つ、電気的に接続して、図１０に示す半導体モジュール５が得られる。 First, the first semiconductor chip unit 10 shown in FIG. 13 (E) and the second semiconductor chip unit 20 shown in FIG. 14 (F) are prepared. Next, the surface oxide films of the plurality of second connecting portions 24 of the second surface 222 of the second semiconductor chip portion 20 are removed. Next, as shown in FIG. 17, the first surface 121 and the second surface 121 and the second surface 121 and the second are so that each of the plurality of second connection portions 24 in the second semiconductor chip portion 20 is electrically connected to the corresponding first connection portion 14. The first semiconductor chip portion 10 is laminated on the second semiconductor chip portion 20 so as to face the surface 222. Then, by heating the laminate of the first semiconductor chip portion 10 and the second semiconductor chip portion 20, the second connecting portions 24 corresponding to each of the plurality of first connecting portions 14 are joined to each other, and By electrically connecting, the semiconductor module 5 shown in FIG. 10 is obtained.

上述した本実施形態の半導体モジュールの製造方法によれば、複数の第１接続部の間に配置される凹部を備え、第１配線層が有する第１接続部同士の短絡が防止される半導体モジュールが得られる。 According to the method for manufacturing a semiconductor module of the present embodiment described above, a semiconductor module provided with recesses arranged between a plurality of first connection portions to prevent short circuits between the first connection portions of the first wiring layer. Is obtained.

本発明では、上述した実施形態の半導体モジュール及び半導体モジュールの製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。 In the present invention, the semiconductor module of the above-described embodiment and the method for manufacturing the semiconductor module can be appropriately changed as long as the gist of the present invention is not deviated. Further, the constituent requirements of one embodiment can be appropriately applied to other embodiments.

例えば、半導体モジュールは、上述した実施形態では、撮像装置であったが、半導体モジュールは、記憶装置等の他の半導体装置であってもよい。 For example, the semiconductor module is an image pickup device in the above-described embodiment, but the semiconductor module may be another semiconductor device such as a storage device.

１ 半導体モジュール
１０ 第１半導体チップ部
１１ 第１半導体層
１１１ 画素領域
１１１１ 画素
１１１１ａ 駆動回路
１２ 第１配線層
１２１ 第１面
１２２ 第２面
１３ 配線
１４、１４ａ 第１接続部
１５、１５ａ、１５ｂ、１５ｃ、１５ｄ 凹部
１６ ビア
１７ 電極パッド
２０ 第２半導体チップ部
２１ 第２半導体層
２１１ ロジック回路領域
２２ 第２配線層
２２１ 第１面
２２２ 第２面
２３ 配線
２４、２４ａ 第２接続部
２５、２５ａ、２５ｂ、２５ｃ、２５ｄ 凸部
２６ 第３配線層
２７ ビア
２８ 電極パッド
２９ 電極パッド
３０ レジスト層
３０１、３０２、３０３ 開口部
３１ 絶縁層
３２ レジスト層
３２１ レジストパターン 1 Semiconductor module 10 1st semiconductor chip part 11 1st semiconductor layer 111 pixel area 1111 pixel 1111a drive circuit 12 1st wiring layer 121 1st surface 122 2nd surface 13 wiring 14, 14a 1st connection part 15, 15a, 15b, 15c, 15d Recess 16 Via 17 Electrode pad 20 2nd semiconductor chip part 21 2nd semiconductor layer 211 Logic circuit area 22 2nd wiring layer 221 1st surface 222 2nd surface 23 Wiring 24, 24a 2nd connection part 25, 25a, 25b, 25c, 25d Convex part 26 Third wiring layer 27 Via 28 Electrode pad 29 Electrode pad 30 Resist layer 301, 302, 303 Opening 31 Insulation layer 32 Resist layer 321 Resist pattern

Claims (11)

第１回路を有する第１半導体層と、
前記第１回路と電気的に接続される第１配線と、前記第１配線と接続される複数の第１接続部と、複数の前記第１接続部の間に配置される凹部と、を有する第１配線層と、
複数の前記第１接続部とそれぞれが接続される複数の第２接続部と、複数の前記第２接続部と接続される第２配線と、を有する第２配線層と、
前記第２配線と電気的に接続される第２回路を有する第２半導体層と、
を備える半導体モジュール。 The first semiconductor layer having the first circuit and
It has a first wiring electrically connected to the first circuit, a plurality of first connection portions connected to the first wiring, and a recess arranged between the plurality of first connection portions. The first wiring layer and
A second wiring layer having a plurality of second connection portions each connected to the plurality of the first connection portions and a second wiring connected to the plurality of the second connection portions.
A second semiconductor layer having a second circuit electrically connected to the second wiring,
A semiconductor module equipped with. 前記第１配線層は、複数の前記第１接続部及び前記凹部が配置される第１面を有し、
前記第２配線層は、複数の前記第２接続部が配置され、且つ、前記第１面と対向する第２面を有する請求項１に記載の半導体モジュール。 The first wiring layer has a first surface in which a plurality of the first connection portions and the recesses are arranged.
The semiconductor module according to claim 1, wherein the second wiring layer has a plurality of the second connection portions arranged therein and has a second surface facing the first surface. 前記凹部は、前記第１面の表面に沿った前記複数の第１接続部間の距離を拡大する請求項２に記載の半導体モジュール。 The semiconductor module according to claim 2, wherein the recess is used to increase the distance between the plurality of first connecting portions along the surface of the first surface. 前記凹部は、当該凹部が配置されることにより、前記複数の第１接続部間における前記第１面の表面積を当該凹部が配置されない場合よりも拡大する請求項２に記載の半導体モジュール。 The semiconductor module according to claim 2, wherein the concave portion expands the surface area of the first surface between the plurality of first connecting portions by arranging the concave portion as compared with the case where the concave portion is not arranged. 前記第２配線層は、前記第２面に配置され且つ前記凹部に収容される凸部を備える請求項２〜４の何れか一項に記載の半導体モジュール。 The semiconductor module according to any one of claims 2 to 4, wherein the second wiring layer includes a convex portion arranged on the second surface and accommodated in the concave portion. 複数の前記第１接続部の中の一の前記第１接続部は前記凹部に配置され、前記凹部に収容される前記凸部に、当該一の前記第１接続部と接続される一の前記第２接続部が配置される請求項５に記載の半導体モジュール。 The first connection portion of one of the plurality of first connection portions is arranged in the concave portion, and the convex portion accommodated in the concave portion is connected to the first connection portion. The semiconductor module according to claim 5, wherein the second connection portion is arranged. 前記第１半導体層は、それぞれが前記複数の第１接続部と電気的に接続される光電変換素子を有する複数の画素を含み、前記複数の画素により生成された信号のそれぞれは、前記第１回路と、前記第１配線と、前記第１接続部と、前記第２接続部と、前記第２配線とを介して前記第２回路へ伝送される請求項１〜６の何れか一項に記載の半導体モジュール。 The first semiconductor layer includes a plurality of pixels each having a photoelectric conversion element electrically connected to the plurality of first connection portions, and each of the signals generated by the plurality of pixels is the first. The item according to any one of claims 1 to 6, which is transmitted to the second circuit via the circuit, the first wiring, the first connection portion, the second connection portion, and the second wiring. The semiconductor module described. 第１回路が設けられる第１半導体層と、
前記第１回路から信号が入力される第１配線が設けられる第１配線層と、
前記第１配線から入力された信号を伝送する第２配線が設けられる第２配線層と、
前記第２配線から信号が入力される第２回路が設けられる第２半導体層と、
前記第１配線と前記第２配線とを接続する複数の接続部と、
複数の前記接続部の間に設けられる凹部と、
備える半導体モジュール。 The first semiconductor layer in which the first circuit is provided and
A first wiring layer provided with a first wiring to which a signal is input from the first circuit, and a first wiring layer.
A second wiring layer provided with a second wiring for transmitting a signal input from the first wiring, and a second wiring layer.
A second semiconductor layer provided with a second circuit to which a signal is input from the second wiring, and
A plurality of connection portions connecting the first wiring and the second wiring,
A recess provided between the plurality of connecting portions and
A semiconductor module to be equipped. 第１回路を有する第１半導体層と、
前記第１回路と電気的に接続される第１配線と、前記第１配線と接続される第１接続部と、凹部と、を有する第１配線層と、
前記第１接続部と接続される第２接続部と、前記第２接続部と接続される第２配線と、前記凹部に収容される凸部と、を有する第２配線層と、
前記第２配線と電気的に接続される第２回路を有する第２半導体層と、
を備える半導体モジュール。 The first semiconductor layer having the first circuit and
A first wiring layer having a first wiring electrically connected to the first circuit, a first connection portion connected to the first wiring, and a recess.
A second wiring layer having a second connection portion connected to the first connection portion, a second wiring connected to the second connection portion, and a convex portion accommodated in the concave portion.
A second semiconductor layer having a second circuit electrically connected to the second wiring,
A semiconductor module equipped with. 第１回路を有する第１半導体層と、外部に露出する第１面を有する第１配線層であって、前記第１回路と電気的に接続される第１配線と、前記第１面に配置され、前記第１配線と接続される複数の第１接続部と、を有する第１配線層とを含む第１半導体チップ部における前記第１面における複数の前記第１接続部間に凹部を形成することと、
外部に露出する第２面を有する第２配線層であって、前記第２面に配置され、複数の前記第１接続部に対してそれぞれが対応する前記第２面内の位置に配置される複数の第２接続部と、複数の前記第２接続部と接続される第２配線と、を有する第２配線層と、前記第２配線と電気的に接続される第２回路を有する第２半導体層とを含む第２半導体チップ部における複数の前記第２接続部のそれぞれが対応する前記第１接続部と接続するように、前記第１面と前記第２面とを対向させて、前記第２半導体チップ部上に前記第１半導体チップ部を積層すること、
を含む半導体モジュールの製造方法。 A first semiconductor layer having a first circuit, a first wiring layer having a first surface exposed to the outside, which is electrically connected to the first circuit, and arranged on the first surface. A recess is formed between the plurality of first connection portions on the first surface of the first semiconductor chip portion including the plurality of first connection portions connected to the first wiring and the first wiring layer having the first wiring portion. To do and
A second wiring layer having a second surface exposed to the outside, which is arranged on the second surface and is arranged at a position in the second surface corresponding to each of the plurality of first connection portions. A second wiring layer having a plurality of second connecting portions, a second wiring connected to the plurality of the second connecting portions, and a second circuit having a second circuit electrically connected to the second wiring portion. The first surface and the second surface are opposed to each other so that each of the plurality of second connection portions in the second semiconductor chip portion including the semiconductor layer is connected to the corresponding first connection portion. Laminating the first semiconductor chip portion on the second semiconductor chip portion,
A method for manufacturing a semiconductor module including. 第１回路を有する第１半導体層と、外部に露出する第１面を有する第１配線層であって、前記第１回路と電気的に接続される第１配線と、前記第１面に配置され、前記第１配線と接続される複数の第１接続部と、を有する第１配線層とを含む第１半導体チップ部における前記第１面に凹部を形成することと、
外部に露出する第２面を有する第２配線層であって、前記第２面に配置され、複数の前記第１接続部に対してそれぞれが対応する前記第２面内の位置に配置される複数の第２接続部と、複数の前記第２接続部と接続される第２配線と、を有する第２配線層と、前記第２配線と電気的に接続される第２回路を有する第２半導体層とを含む第２半導体チップ部における前記第２面に対して、前記凹部と対応する位置に、前記凹部によって収容可能な凸部を形成することと、
前記凹部に前記凸部を収容し、且つ、前記複数の第１接続部のそれぞれが対応する前記第２接続部と接続するように、前記第１面と前記第２面とを対向させて、前記第２半導体チップ部上に前記第１半導体チップ部を積層すること、
を含む半導体モジュールの製造方法。 A first semiconductor layer having a first circuit, a first wiring layer having a first surface exposed to the outside, which is electrically connected to the first circuit, and arranged on the first surface. A recess is formed on the first surface of the first semiconductor chip portion including a plurality of first connection portions connected to the first wiring and a first wiring layer having the first wiring.
A second wiring layer having a second surface exposed to the outside, which is arranged on the second surface and is arranged at a position in the second surface corresponding to each of the plurality of first connection portions. A second wiring layer having a plurality of second connecting portions, a second wiring connected to the plurality of the second connecting portions, and a second circuit having a second circuit electrically connected to the second wiring portion. To form a convex portion that can be accommodated by the concave portion at a position corresponding to the concave portion with respect to the second surface of the second semiconductor chip portion including the semiconductor layer.
The first surface and the second surface are opposed to each other so that the convex portion is accommodated in the concave portion and each of the plurality of first connection portions is connected to the corresponding second connection portion. Laminating the first semiconductor chip portion on the second semiconductor chip portion,
A method for manufacturing a semiconductor module including.

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