JP2021189129A - Wiring board and inspection method thereof - Google Patents

Wiring board and inspection method thereof Download PDF

Info

Publication number
JP2021189129A
JP2021189129A JP2020097732A JP2020097732A JP2021189129A JP 2021189129 A JP2021189129 A JP 2021189129A JP 2020097732 A JP2020097732 A JP 2020097732A JP 2020097732 A JP2020097732 A JP 2020097732A JP 2021189129 A JP2021189129 A JP 2021189129A
Authority
JP
Japan
Prior art keywords
wiring
wiring board
layer
external electrode
net
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020097732A
Other languages
Japanese (ja)
Other versions
JP7468164B2 (en
Inventor
駿 北澤
Shun Kitazawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2020097732A priority Critical patent/JP7468164B2/en
Publication of JP2021189129A publication Critical patent/JP2021189129A/en
Application granted granted Critical
Publication of JP7468164B2 publication Critical patent/JP7468164B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)

Abstract

To easily detect a near-breaking wire, which has been difficult in an electric inspection of wiring using an electrostatic capacitance method that determines a conduction state of a wiring net by an electrostatic capacitance generated between the wiring net and an external electrode, as electrostatic capacitance is hardly changed.SOLUTION: A state where a spacer layer 46 having an electric insulation is formed on a surface facing an external electrode 45 on a wiring board is maintained until an inspection is complete. A determination on a defect with regard to a breakage in the wiring net is made by the time required until voltage generated between the wiring net 43 and the external electrode 45 becomes a given value, when voltage Vin is applied between the wiring net 43 and the external electrode 45.SELECTED DRAWING: Figure 3

Description

本発明は、配線基板の検査方法に係り、配線およびビアの断線しかかりを検出する方法、及び検査を容易にする構造を持った検査用の配線基板に関する。
ここで、本明細書では、「断線しかかり」とは、配線ネットにおいて、それを構成する導電体の一部分または複数の部分に、亀裂、欠け等が生じており、検査段階では電気的接続が損なわれる断線の状態までには至っていないが、潜在的に将来、断線の生じる高い
可能性を有している状態を指す。 The present invention relates to a method for inspecting a wiring board, and relates to a method for detecting disconnection of wiring and vias, and a wiring board for inspection having a structure that facilitates inspection.
Here, in the present specification, "breaking" means that a part or a plurality of parts of the conductor constituting the wiring net has cracks, chips, etc., and electrical connection is established at the inspection stage. It refers to a state in which the state of disconnection that is impaired has not been reached, but there is a high possibility that disconnection will occur in the future.

半導体パッケージは、半導体部品と配線基板をはんだ等を介して電気的に接合し組み立てを行う。近年ではＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）など半導体部品の高機能化に伴い、半導体部品が高価となっている。このため、半導体部品を搭載する配線基板は良品であることが必須となり、品質を担保するための配線基板の電気検査の実施が非常に重要となる。
従来、配線基板の電気検査方法には、以下の２つの検査方法が採用されており、それぞれの検査方法は状況に応じて使い分けられる。 The semiconductor package is assembled by electrically joining the semiconductor component and the wiring board via solder or the like. In recent years, semiconductor parts have become expensive due to the high functionality of semiconductor parts such as HBM (High Bandwidth Memory). Therefore, it is essential that the wiring board on which the semiconductor component is mounted is a good product, and it is very important to carry out an electrical inspection of the wiring board to ensure the quality.
Conventionally, the following two inspection methods have been adopted as the electrical inspection method of the wiring board, and each inspection method is used properly according to the situation.

１つ目の方法は、図１に示すように、ある一定の直流電圧が印加された１対の導通チェック用プローブ４１ａ及び４１ｂの内、一方のプローブ４１ａを配線基板４２に形成された配線ネット４３上にある上部電極４４ａに接触させるとともに、他方のプローブ４１ｂを配線ネット４３の他方上にある下部電極４４ｂに接触させ、このとき、プローブ４１ａ及び４１ｂ間に電流が流れるかによって配線ネット４３の導通状態を判断する。この方法はＩ−Ｖ法と呼ばれる。 As shown in FIG. 1, the first method is a wiring net in which one of the pair of continuity check probes 41a and 41b to which a certain DC voltage is applied is formed on the wiring board 42. In addition to contacting the upper electrode 44a on the 43, the other probe 41b is brought into contact with the lower electrode 44b on the other side of the wiring net 43, and at this time, depending on whether a current flows between the probes 41a and 41b, the wiring net 43 Judge the continuity state. This method is called the IV method.

２つ目の方法は、図２に示すように、交流電圧が印加された１対の導通チェック用プローブ４１ａ及び４１ｂの内、一方のプローブ４１ａを配線基板４２に形成された配線ネット４３上にある電極４４ａに接触させるとともに、他方のプローブ４１ｂを配線基板の下面側に設けた外部電極４５に接触させ、このとき、配線ネット４３及び外部電極４５の間に発生する静電容量により配線ネット４３の導通状態を判断する。この方法は静電容量法と呼ばれる。 In the second method, as shown in FIG. 2, of the pair of continuity check probes 41a and 41b to which an AC voltage is applied, one of the probes 41a is placed on the wiring net 43 formed on the wiring board 42. The wiring net 43 is brought into contact with a certain electrode 44a and the other probe 41b is brought into contact with an external electrode 45 provided on the lower surface side of the wiring substrate. Judge the continuity state of. This method is called the capacitance method.

ここで、本明細書において、「配線ネット」とは、１の電極から他の電極までの配線層やビアを含めた電気的接続の一連のネット構成を指す。１つの配線基板に１又は２以上の配線ネットが形成されている。
静電容量法を用いた従来技術としては、特許文献１に記載の方法がある。特許文献１では、１対の導通チェック用プローブ間に印加される電圧と静電容量により発生する電圧降下の比率を比較することで配線の検査を行う。 Here, in the present specification, the "wiring net" refers to a series of net configurations of electrical connection including a wiring layer and vias from one electrode to another electrode. One or more wiring nets are formed on one wiring board.
As a conventional technique using the capacitance method, there is a method described in Patent Document 1. In Patent Document 1, wiring is inspected by comparing the ratio of the voltage applied between a pair of continuity check probes and the voltage drop generated by the capacitance.

特開平４−２４４９７６号公報Japanese Unexamined Patent Publication No. 4-2449776

Ｉ−Ｖ法、及び静電容量法では配線ネット４３の断線・短絡の検出が可能となる。しかし、高価な半導体部品を用いるハイエンド半導体パッケージでは、配線ネットの断線しかかりも品質に大きく影響する。配線ネットの断線しかかりを検出するために、Ｉ−Ｖ法では、電流と電圧のより算出される抵抗値を良品と比較する方法が採られる。
一方、静電容量法では、断線しかかりが起こっても静電容量が変化しにくいため、断線しかかりの検出が困難であるといった課題がある。
本発明は、このような課題に鑑みなされたもので、配線ネットの電気検査において、静電容量法でも断線しかかりの検出が容易な配線基板及び検査方法を提供することにある。 With the IV method and the capacitance method, it is possible to detect disconnection / short circuit of the wiring net 43. However, in a high-end semiconductor package that uses expensive semiconductor parts, the disconnection of the wiring net also greatly affects the quality. In the IV method, a method of comparing the resistance value calculated from the current and the voltage with that of a non-defective product is adopted in order to detect the disconnection of the wiring net.
On the other hand, the capacitance method has a problem that it is difficult to detect the disconnection because the capacitance does not easily change even if the disconnection occurs.
The present invention has been made in view of such a problem, and an object of the present invention is to provide a wiring board and an inspection method in which it is easy to detect a disconnection even by a capacitance method in an electrical inspection of a wiring net.

課題解決のために、本発明の一形態は、絶縁層を挟んで積層した複数の配線層と、絶縁層を貫通して配線層間を電気的に接続するビアと、を備え、上記配線層と上記ビアから構成される配線ネットの導通を、上記配線ネットと外部電極との間の静電容量から検査される配線基板であって、上記外部電極と対向する面に、電気的絶縁を持たせたスペーサー層を有することを特徴とする。
ここで、上記の配線基板は、半導体部品に搭載される際には、スペーサー層を除去してから用いられる。
また、本発明の他の態様は、上記態様の配線基板における、上記配線層と上記ビアから構成される配線ネットの導通を、上記配線ネットと外部電極との間の静電容量から検査する検査方法であって、上記配線基板に電圧を印加した時の、配線ネットと外部電極間に発生する電圧が予め設定した値となるまでに要する時間により配線ネットの断線の良品判断を行うことを特徴とする。 In order to solve the problem, one embodiment of the present invention includes a plurality of wiring layers laminated with an insulating layer interposed therebetween, and vias penetrating the insulating layer to electrically connect the wiring layers. A wiring board in which the continuity of the wiring net composed of the vias is inspected from the capacitance between the wiring net and the external electrode, and the surface facing the external electrode is provided with electrical insulation. It is characterized by having a spacer layer.
Here, the wiring board is used after removing the spacer layer when it is mounted on a semiconductor component.
Another aspect of the present invention is an inspection for inspecting the continuity of the wiring net composed of the wiring layer and the via in the wiring board of the above aspect from the electrostatic capacitance between the wiring net and the external electrode. It is a method, and is characterized in that a good product is judged as a disconnection of a wiring net based on the time required for the voltage generated between the wiring net and an external electrode to reach a preset value when a voltage is applied to the wiring board. And.

本発明の態様によれば、半導体部品に搭載される配線基板について、搭載前の段階で、静電容量法で配線の断線しかかりを検出することが可能となる。 According to the aspect of the present invention, it is possible to detect the disconnection of the wiring by the capacitance method in the wiring board mounted on the semiconductor component at the stage before mounting.

Ｉ−Ｖ法を用いた配線基板の電気検査方法の概略図である。It is a schematic diagram of the electrical inspection method of the wiring board using the IV method. 静電容量法を用いた配線基板の電気検査方法の概略図である。It is a schematic diagram of the electrical inspection method of the wiring board using the capacitance method. 本発明に基づく実施形態に係る静電容量法を用いた配線基板の電気検査方法の概略図である。It is a schematic diagram of the electrical inspection method of the wiring board using the capacitance method which concerns on embodiment based on this invention. 本発明に基づく実施形態に係る静電容量法を用いた配線基板の電気検査方法の配線良否判別方法を説明する図である。It is a figure explaining the wiring quality determination method of the electric inspection method of the wiring board using the capacitance method which concerns on embodiment based on this invention. 本発明に基づく実施形態に係る静電容量法を用いた配線基板の電気検査方法の検出精度の向上方法を説明する図である。It is a figure explaining the method of improving the detection accuracy of the electrical inspection method of the wiring board using the capacitance method which concerns on embodiment based on this invention. 本発明に基づく実施形態に係る静電容量法を用いた配線基板の電気検査方法の第２の実施の形態を説明する図である。It is a figure explaining the 2nd Embodiment of the electric inspection method of the wiring board which used the capacitance method which concerns on embodiment of this invention. 本発明に基づく実施形態に係る静電容量法を用いた配線基板の電気検査方法の第３の実施の形態を説明する図である。It is a figure explaining the 3rd Embodiment of the electric inspection method of the wiring board which used the capacitance method which concerns on embodiment of this invention. 本発明に基づく実施形態に係る静電容量法を用いた配線基板の電気検査方法の第３の実施の形態を説明する図である。It is a figure explaining the 3rd Embodiment of the electric inspection method of the wiring board which used the capacitance method which concerns on embodiment of this invention. 本発明に基づく実施形態に係る静電容量法を用いた配線基板の電気検査方法の第３の実施の形態を説明する図である。It is a figure explaining the 3rd Embodiment of the electric inspection method of the wiring board which used the capacitance method which concerns on embodiment of this invention.

以下、図面を参照して本発明の実施形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
（第１の実施の形態）
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。
図３は第１の実施の形態に係る配線基板の電気検査方法を例示する概略図であり、本発明に関わる配線しかかりの検査概略を示した図である。
配線基板の基本構成は、従来と同様であり、配線基板４２は、絶縁層５１（図２参照）を挟んで積層した複数の配線層５２と、絶縁層を貫通して配線層間を電気的に接続するビアと、を備える。符号４３は、配線ネットを示す。図２では、配線ネットが２つ記載され、図３では、配線ネットが１つ記載されている。
本実施形態の配線基板４２は、図３に示すように、絶縁層５１（図２参照）と、配線層５２と、ビア５３と、上部電極４４ａ、下部電極４４ｂとスペーサー層４６を有する。
電気検査が終了後に、絶縁層上層には、他の配線層や絶縁層、ビア配線、コア層等の任意の層を形成することができる。電気検査が終了後であって、スペーサー層４６を剥離した後に、絶縁層の下層に対し、樹脂を主成分とする層、シリコンを主成分とする層、セラミックを主成分とする層等が含まれていてもよい。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each drawing, the same components may be designated by the same reference numerals and duplicate explanations may be omitted.
(First Embodiment)
[Structure of Wiring Board According to First Embodiment]
First, the structure of the wiring board according to the first embodiment will be described.
FIG. 3 is a schematic diagram illustrating an electrical inspection method of a wiring board according to the first embodiment, and is a diagram showing an outline of an inspection of wiring starting according to the present invention.
The basic configuration of the wiring board is the same as that of the conventional one, and the wiring board 42 has a plurality of wiring layers 52 laminated with the insulating layer 51 (see FIG. 2) interposed therebetween, and electrically penetrates the insulating layer between the wiring layers. With vias to connect. Reference numeral 43 indicates a wiring net. In FIG. 2, two wiring nets are described, and in FIG. 3, one wiring net is described.
As shown in FIG. 3, the wiring board 42 of the present embodiment has an insulating layer 51 (see FIG. 2), a wiring layer 52, a via 53, an upper electrode 44a, a lower electrode 44b, and a spacer layer 46.
After the electrical inspection is completed, any layer such as another wiring layer, an insulating layer, via wiring, or a core layer can be formed on the upper layer of the insulating layer. After the electrical inspection is completed and the spacer layer 46 is peeled off, the lower layer of the insulating layer includes a layer containing a resin as a main component, a layer containing silicon as a main component, a layer containing ceramic as a main component, and the like. It may be.

＜絶縁層＞
絶縁層は、例えば、エポキシ系樹脂又はポリイミド系樹脂を主成分とする絶縁性樹脂等により形成されている。又、絶縁性樹脂として、例えば、熱硬化性の絶縁性樹脂又は感光性の絶縁性樹脂を用いることができる。絶縁層の厚さは、例えば、３μｍ〜３５μｍとすることができる。絶縁層は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
そして、絶縁層の上層において、全層が熱硬化性の絶縁性樹脂又は感光性の絶縁性樹脂からなるビルドアップ層で構成されていても良いし、熱硬化性の絶縁性樹脂又は感光性の絶縁性樹脂のビルドアップ層が双方存在して構成されていても良い。 <Insulation layer>
The insulating layer is formed of, for example, an epoxy resin or an insulating resin containing a polyimide resin as a main component. Further, as the insulating resin, for example, a thermosetting insulating resin or a photosensitive insulating resin can be used. The thickness of the insulating layer can be, for example, 3 μm to 35 μm. The insulating layer may contain a filler such as silica (SiO2).
Further, in the upper layer of the insulating layer, the entire layer may be composed of a build-up layer made of a thermosetting insulating resin or a photosensitive insulating resin, or a thermosetting insulating resin or a photosensitive insulating resin. Both build-up layers of the insulating resin may be present and configured.

＜スペーサー層４６＞
スペーサー層４６は、配線ネット４３の電気検査が終了後に剥離される層である。スペーサー層４６は、絶縁樹脂で構成され、例えば、熱硬化性の絶縁性樹脂又は感光性の絶縁性樹脂を用いることができる。有機材料からなる絶縁樹脂を用いたスペーサー層の厚さは、例えば、３μｍ〜３５μｍとすることができる。絶縁層は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
スペーサー層４６は、無機物により構成することも可能である、この場合、スペーサー層４６は、ＣＶＤやスパッタリング等で各種無機物を成膜して用いることができる。無機物を用いたスペーサー層の厚さは、例えば、０．０５μｍ〜０.２μｍとすることができる。
また、スペーサー層４６の比誘電率は、２．０以上であることが望ましい。 <Spacer layer 46>
The spacer layer 46 is a layer that is peeled off after the electrical inspection of the wiring net 43 is completed. The spacer layer 46 is made of an insulating resin, and for example, a thermosetting insulating resin or a photosensitive insulating resin can be used. The thickness of the spacer layer using the insulating resin made of an organic material can be, for example, 3 μm to 35 μm. The insulating layer may contain a filler such as silica (SiO2).
The spacer layer 46 can also be made of an inorganic substance. In this case, the spacer layer 46 can be used by forming various inorganic substances into a film by CVD, sputtering, or the like. The thickness of the spacer layer using the inorganic substance can be, for example, 0.05 μm to 0.2 μm.
Further, it is desirable that the relative permittivity of the spacer layer 46 is 2.0 or more.

＜配線層＞
配線層５２は、絶縁層５１の上層に、所定の平面形状にパターニングされている。配線層５２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層５２の厚さは、例えば、１〜１５μｍとすることができる。配線層５２は、ビア５３等を介して下層の配線層５２と接続されている。 <Wiring layer>
The wiring layer 52 is patterned on the upper layer of the insulating layer 51 in a predetermined planar shape. As the material of the wiring layer 52, for example, copper (Cu) or the like can be used. The thickness of the wiring layer 52 can be, for example, 1 to 15 μm. The wiring layer 52 is connected to the lower wiring layer 52 via a via 53 or the like.

＜電極＞
上部電極４４ａ、下部電極４４ｂは、配線基板４２の最外に位置する絶縁層５１に形成されており、半導体チップ等の電子部品と電気的に接続することができる。上部電極４４ａ、下部電極４４ｂは、絶縁層５１の表面に対し、突起する形状でも良く、平坦でも良く、凹んだ形状でも良い。
上部電極４４ａ、下部電極４４ｂの材料としては、例えば、銅（Ｃｕ）を用いることができる。又、上部電極４４ａ、下部電極４４ｂの形成には、例えば、周知のセミアディティブ法を用いることができる。又、金属ポストの形成には、例えば、周知のサブトラクティブ法を用いてもよい。 <Electrode>
The upper electrode 44a and the lower electrode 44b are formed on the insulating layer 51 located on the outermost side of the wiring board 42, and can be electrically connected to an electronic component such as a semiconductor chip. The upper electrode 44a and the lower electrode 44b may have a protruding shape, a flat shape, or a concave shape with respect to the surface of the insulating layer 51.
As the material of the upper electrode 44a and the lower electrode 44b, for example, copper (Cu) can be used. Further, for the formation of the upper electrode 44a and the lower electrode 44b, for example, a well-known semi-additive method can be used. Further, for the formation of the metal post, for example, a well-known subtractive method may be used.

（電気検査方法）
本実施形態の配線ネットの検査方法は、静電容量法を採用する。検査方法は、図３に示すように、配線層とビアから構成される配線ネット４３の導通を、配線ネットと配線基板の下側に配置した外部電極４５との間の静電容量によって検査する。
すなわち、本実施形態の検査方法では、上記構成の配線基板４２を外部電極４５の上に設置し、上部電極４４ａと外部電極４５間にパルス電圧Ｖｉｎを印加する。 (Electrical inspection method)
As the inspection method of the wiring net of this embodiment, the capacitance method is adopted. As shown in FIG. 3, the inspection method inspects the continuity of the wiring net 43 composed of the wiring layer and vias by the capacitance between the wiring net and the external electrode 45 arranged under the wiring board. ..
That is, in the inspection method of the present embodiment, the wiring board 42 having the above configuration is installed on the external electrode 45, and the pulse voltage Vin is applied between the upper electrode 44a and the external electrode 45.

パルス電圧Ｖｉｎを印加すると、配線層５２、ビア５３、上部電極４４ａ、及び下部電極４４ｂから構成される配線ネット４３と、外部電極４５との間に発生する容量成分Ｃｏｕｔに掛かる電圧Ｖｏｕｔが、図４に示すように立上って、経時に従い増加する。
容量成分Ｃｏｕｔに掛かる電圧Ｖｏｕｔの立ち上がり時間は、配線ネット４３の抵抗値Ｒと容量成分Ｃｏｕｔとの積に比例する。抵抗値Ｒと容量成分Ｃｏｕｔの積は時定数τと呼ばれ、時定数τは、静電容量を持った素子の応答速度の特性を表す値となる。 When the pulse voltage Vin is applied, the voltage Vout applied to the capacitive component Cout generated between the wiring net 43 composed of the wiring layer 52, the via 53, the upper electrode 44a, and the lower electrode 44b and the external electrode 45 is shown in the figure. As shown in 4, it rises and increases with time.
The rise time of the voltage Vout applied to the capacitance component Cout is proportional to the product of the resistance value R of the wiring net 43 and the capacitance component Cout. The product of the resistance value R and the capacitance component Cout is called the time constant τ, and the time constant τ is a value representing the characteristics of the response speed of the element having the capacitance.

ここで、配線ネット４３に断線しかかりが発生すると配線ネット４３の抵抗値はＲより増加したＲ１の抵抗値を持つことなる。このため、断線しかかりが発生すると、図４中に破線で示すように、電圧Ｖｏｕｔの立ち上がり時間が、断線しかかりに比例して増加する。本実施形態の検査方法では、この立ち上がり時間を正常部と比較することで、断線しかかりを検出する。
また、容量成分Ｃｏｕｔは、向かい合う電極４４ｂ、４５の面積Ｓと、その間隔ｄと、電極４４ｂ、４５間の材料、つまりスペーサー層４６の材料の誘電率εにより決定される。 Here, when the wiring net 43 is broken, the resistance value of the wiring net 43 has a resistance value of R1 which is larger than R. Therefore, when the disconnection occurs, as shown by the broken line in FIG. 4, the rising time of the voltage Vout increases in proportion to the disconnection. In the inspection method of the present embodiment, the start-up time is compared with that of the normal portion to detect the disconnection.
Further, the capacitive component Cout is determined by the area S of the electrodes 44b and 45 facing each other, the distance d thereof, and the dielectric constant ε of the material between the electrodes 44b and 45, that is, the material of the spacer layer 46.

従来の静電容量法による検査方法では、検査対象の配線基板の下層と外部電極との間にポーラス状絶縁シートを挟むようにして、検査装置の外部電極上に、配線基板を載せることで、配線基板を装置に吸着によって固定をした後、測定を実施していた。ポーラス状絶縁シートの厚みは５０〜１００μｍ程度であった。
本実施形態では、従来用いていた、ポーラス状絶縁シートより薄いスペーサー層を配線基板下部に設けることが可能となるので、従来の検査手法よりも電極間隔ｄの値を小さくすることにより、容量成分Ｃｏｕｔを大きくとることができる。 In the inspection method by the conventional capacitance method, the wiring board is placed on the external electrode of the inspection device by sandwiching the porous insulating sheet between the lower layer of the wiring board to be inspected and the external electrode. Was fixed to the device by adsorption, and then the measurement was carried out. The thickness of the porous insulating sheet was about 50 to 100 μm.
In the present embodiment, it is possible to provide a spacer layer thinner than the porous insulating sheet used conventionally at the lower part of the wiring board. Therefore, by making the value of the electrode spacing d smaller than that of the conventional inspection method, the capacitance component Cout can be taken large.

このように、本実施形態では、容量成分Ｃｏｕｔを大きくすることで、電圧Ｖｏｕｔの立ち上がり時間が長くなるため、断線しかかりを精度良く検出することが可能となる。
上部電極４４ａと外部電極４５間に印加する電圧Ｖｉｎは、連続パルス電圧として、１回に限らず複数回繰り返しても良い。例えば、図５のように電圧Ｖｉｎを印加し、複数回の立ち上がり時間をサンプリングすることで、よりノイズやエラーを除外することができ、より精度良く断線しかかりを検出することが可能となる。 As described above, in the present embodiment, by increasing the capacitance component Cout, the rising time of the voltage Vout becomes long, so that it is possible to accurately detect the disconnection.
The voltage Vin applied between the upper electrode 44a and the external electrode 45 may be repeated not only once but also a plurality of times as a continuous pulse voltage. For example, by applying a voltage Vin as shown in FIG. 5 and sampling a plurality of rise times, noise and errors can be more excluded, and disconnection can be detected more accurately.

（第２の実施の形態）
次に、第２の実施形態について図面を参照して説明する。
第１の実施形態と同様な構成、方法については、説明を省略して記載する。
本実施形態の基本構成は、第１の実施形態と同様である。 (Second embodiment)
Next, the second embodiment will be described with reference to the drawings.
The configuration and method similar to those of the first embodiment will be described without description.
The basic configuration of this embodiment is the same as that of the first embodiment.

［第２の実施の形態に係る配線基板の構造］
発明に基づく実施形態の検査方法の検査精度を向上させるには、向かい合う電極４４ｂ、４５の電極面積Ｓを大きくすることも有効である。
本実施形態では、図６に示すように、スペーサー層４６の上部に対し、下部電極４４ｂを形成した絶縁層と対向する側の間に、上層導電層４７を設ける。上層導電層４７を設けることで、被測定対象基板の電極面積は基板サイズと同サイズとなり、容量成分Ｃｏｕｔの値を大きくすることができる。これにより、正常な配線ネット抵抗値Ｒと、一部断線しかかりが発生している配線ネットでの抵抗値Ｒ１との差が小さい場合でも、容量成分Ｃｏｕｔを大きくすることで、時定数τを大きくとることができる。
すなわち、本実施形態にあっては、断線しかかりをより精度良く検出することが可能となる。
上層導電層４７は、下部電極４４ｂを形成後にその上にスパッタリング法、無電解めっき等の手法にて形成しても良いし、周知のセミアディティブプロセスを用いる場合は、下部電極４４ｂを形成するにあたり用いた給電層をそのまま使用しても良い。 [Structure of Wiring Board According to Second Embodiment]
In order to improve the inspection accuracy of the inspection method of the embodiment based on the invention, it is also effective to increase the electrode area S of the facing electrodes 44b and 45.
In the present embodiment, as shown in FIG. 6, an upper conductive layer 47 is provided between the upper portion of the spacer layer 46 and the side facing the insulating layer forming the lower electrode 44b. By providing the upper conductive layer 47, the electrode area of the substrate to be measured becomes the same size as the substrate size, and the value of the capacitive component Cout can be increased. As a result, even if the difference between the normal wiring net resistance value R and the resistance value R1 in the wiring net where the wire is partially broken is small, the time constant τ can be increased by increasing the capacitance component Cout. It can be taken large.
That is, in the present embodiment, it is possible to detect the disconnection more accurately.
The upper conductive layer 47 may be formed on the lower electrode 44b by a method such as sputtering method or electroless plating after the lower electrode 44b is formed, or when a well-known semi-additive process is used, the lower electrode 44b is formed. The used feeding layer may be used as it is.

（第３の実施の形態）
次に、第３の実施形態について図面を参照して説明する。
第１の実施形態、及び第２の実施形態と同様な構成、方法については、説明を省略して記載する。
本実施形態の基本構成は、第１の実施形態、又は第２の実施形態と同様である。 (Third embodiment)
Next, the third embodiment will be described with reference to the drawings.
The same configurations and methods as those of the first embodiment and the second embodiment will be described without description.
The basic configuration of this embodiment is the same as that of the first embodiment or the second embodiment.

［第３の実施の形態に係る配線基板の構造］
実施の形態の検査方法をする際に、被測定対象となる配線基板４２は電気検査装置のステージ、すなわち外部電極４５に吸着固定した後、上部電極４４ａにプローブを接触させることで容量成分の測定を行う。しかし、配線基板４２は多層構造をとることで、反りやうねりなど発生し、外部電極４５に吸着することができず、測定できないことがある。 [Structure of Wiring Board According to Third Embodiment]
When the inspection method of the embodiment is performed, the wiring board 42 to be measured is adsorbed and fixed to the stage of the electrical inspection device, that is, the external electrode 45, and then the probe is brought into contact with the upper electrode 44a to measure the capacitance component. I do. However, since the wiring board 42 has a multi-layer structure, warpage and waviness occur, and the wiring board 42 cannot be adsorbed to the external electrode 45 and may not be able to be measured.

そこで、本実施形態では、図７、８、９に示すように、スペーサー層４６の下層に、下層導電層４８を設ける。下層導電層４８を設けることで、外部電極に吸着固定ができない場合でも、上部電極４４ａと下層導電層４８間に電圧Ｖｉｎを印加することで、測定が精度良く実行可能となる。
被測定対象となる配線基板４２が電気検査装置のステージに吸着可能な場合は、図７の形態をとり、反りやうねりなどの影響によりステージ吸着ができない場合は、図９の形態をとる。
このように、本実施形態にあっては、安定して測定が可能となり、断線しかかりをより精度良く検出することが可能となる。 Therefore, in the present embodiment, as shown in FIGS. 7, 8 and 9, the lower conductive layer 48 is provided on the lower layer of the spacer layer 46. By providing the lower conductive layer 48, even if the external electrode cannot be adsorbed and fixed, the voltage Vin is applied between the upper electrode 44a and the lower conductive layer 48, so that the measurement can be performed with high accuracy.
If the wiring board 42 to be measured can be adsorbed to the stage of the electrical inspection device, the form shown in FIG. 7 is taken, and if the stage cannot be adsorbed due to the influence of warpage or swell, the form shown in FIG. 9 is taken.
As described above, in the present embodiment, stable measurement is possible, and it is possible to detect disconnection with more accuracy.

（全実施形態での効果）
本実施形態の配線基板の検査方法及び配線基板によれば、静電容量法で配線の断線しかかりを検出することが可能となる。 (Effects in all embodiments)
According to the wiring board inspection method and the wiring board of the present embodiment, it is possible to detect the disconnection of the wiring by the capacitance method.

４１ａ、４１ｂプローブ
４２ 配線基板
４３ 配線ネット
４４ａ 上部電極
４４ｂ 下部電極
４５ 外部電極
４６ スペーサー層
４７ 上層導電層
４８ 下層導電層
５１ 絶縁層
５２ 配線層
５３ ビア
Ｖｉｎ 電圧 41a, 41b Probe 42 Wiring board 43 Wiring net 44a Upper electrode 44b Lower electrode 45 External electrode 46 Spacer layer 47 Upper conductive layer 48 Lower conductive layer 51 Insulation layer 52 Wiring layer 53 Via Vin voltage

Claims (9)

絶縁層を挟んで積層した複数の配線層と、絶縁層を貫通して配線層間を電気的に接続するビアと、を備え、上記配線層と上記ビアから構成される配線ネットの導通を、上記配線ネットと外部電極との間の静電容量から検査される配線基板であって、
上記外部電極と対向させる面に、電気的絶縁を持たせたスペーサー層を有することを特徴とする配線基板。 A plurality of wiring layers laminated with an insulating layer interposed therebetween and vias penetrating the insulating layer to electrically connect the wiring layers are provided, and the conduction of the wiring net composed of the wiring layer and the vias is described above. A wiring board that is inspected from the capacitance between the wiring net and the external electrode.
A wiring board characterized by having a spacer layer having electrical insulation on a surface facing the external electrode. 上記スペーサー層は、材料が有機物からなり、厚さが３μｍ〜３５μｍであることを特徴とする請求項１に記載の配線基板。 The wiring board according to claim 1, wherein the spacer layer is made of an organic substance and has a thickness of 3 μm to 35 μm. 上記スペーサー層は、材料が無機物からなり、厚さが０．０５μｍ〜０．２μｍであることを特徴とする請求項１に記載の配線基板。 The wiring board according to claim 1, wherein the spacer layer is made of an inorganic substance and has a thickness of 0.05 μm to 0.2 μm. 上記スペーサー層は、上記外部電極に対向する面とは反対の面側に、上層導電層を有することを特徴とする請求項１〜請求項３のいずれか１項に記載の配線基板。 The wiring board according to any one of claims 1 to 3, wherein the spacer layer has an upper conductive layer on the surface side opposite to the surface facing the external electrode. 上記スペーサー層は、上記外部電極と対向する面側に、下層導電層を有することを特徴とする請求項１〜請求項３のいずれか１項に記載の配線基板。 The wiring board according to any one of claims 1 to 3, wherein the spacer layer has a lower conductive layer on the surface side facing the external electrode. 上記スペーサー層は、上部及び下部に、上層導電層及び下層導電層を有することを特徴とする請求項１〜請求項３のいずれか１項に記載の配線基板。 The wiring board according to any one of claims 1 to 3, wherein the spacer layer has an upper conductive layer and a lower conductive layer in the upper part and the lower part. 請求項１〜請求項６のいずれか１項に記載した配線基板における、上記配線層と上記ビアから構成される配線ネットの導通を、上記配線ネットと外部電極との間の静電容量から検査する検査方法であって、
上記配線基板に電圧を印加した時の、配線ネットと外部電極間に発生する電圧が予め設定した値となるまでに要する時間により配線ネットの断線の良品判断を行うことを特徴とする配線基板の検査方法。 Inspecting the continuity of the wiring net composed of the wiring layer and the via in the wiring board according to any one of claims 1 to 6 from the capacitance between the wiring net and the external electrode. It is an inspection method to be done
A wiring board characterized by determining whether the wiring net is broken or not based on the time required for the voltage generated between the wiring net and the external electrode to reach a preset value when a voltage is applied to the wiring board. Inspection method. 上記配線ネットと上記外部電極間に印加する電圧が、パルス電圧であることを特徴とする請求項７記載の配線基板の検査方法。 The method for inspecting a wiring board according to claim 7, wherein the voltage applied between the wiring net and the external electrode is a pulse voltage. 上記配線ネットと上記外部電極間に印加する電圧が、連続パルス電圧から成ることを特徴とする請求項７又は請求項８に記載の配線基板の検査方法。 The method for inspecting a wiring board according to claim 7 or 8, wherein the voltage applied between the wiring net and the external electrode is a continuous pulse voltage.
JP2020097732A 2020-06-04 2020-06-04 Wiring board and inspection method thereof Active JP7468164B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020097732A JP7468164B2 (en) 2020-06-04 2020-06-04 Wiring board and inspection method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020097732A JP7468164B2 (en) 2020-06-04 2020-06-04 Wiring board and inspection method thereof

Publications (2)

Publication Number Publication Date
JP2021189129A true JP2021189129A (en) 2021-12-13
JP7468164B2 JP7468164B2 (en) 2024-04-16

Family

ID=78849323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020097732A Active JP7468164B2 (en) 2020-06-04 2020-06-04 Wiring board and inspection method thereof

Country Status (1)

Country Link
JP (1) JP7468164B2 (en)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2995716B1 (en) 1999-01-19 1999-12-27 日本電産リード株式会社 Substrate conduction inspection apparatus and its conduction inspection method
JP2002014134A (en) 2000-06-30 2002-01-18 Hioki Ee Corp Device for inspecting circuit board
JP5154196B2 (en) 2007-11-01 2013-02-27 日置電機株式会社 Circuit board inspection equipment
JP2014095687A (en) 2012-10-12 2014-05-22 Institute Of National Colleges Of Technology Japan Solder connection part test circuit and method
EP2944969B1 (en) 2013-01-08 2020-12-30 Mitsubishi Electric Corporation Antenna and cable connection status verification device and verification method

Also Published As

Publication number Publication date
JP7468164B2 (en) 2024-04-16

Similar Documents

Publication Publication Date Title
TWI601222B (en) Integrated circuit (ic) test structure with monitor chain and test wires
US9030216B2 (en) Coaxial four-point probe for low resistance measurements
US10073134B2 (en) Laminate bond strength detection
WO2017206769A1 (en) Printed circuit board
JP5494300B2 (en) Suspension substrate with support frame and method for manufacturing the same
JP2021189129A (en) Wiring board and inspection method thereof
US8102053B2 (en) Displacement detection pattern for detecting displacement between wiring and via plug, displacement detection method, and semiconductor device
TWM472195U (en) Testing apparatus for semiconductor chip
JP2012037314A (en) Evaluation substrate and substrate evaluation method
JP4772702B2 (en) Printed circuit board, printed circuit board unit, and method for detecting amount of rise of conductor
JP2022015730A (en) Inspection method for wiring net and wiring board
JP6250309B2 (en) Manufacturing method of multilayer wiring board
JP2013051355A (en) Penetration wiring inspection method and penetration wiring board manufacturing method
JP5764897B2 (en) Inspection method of semiconductor package substrate
JP2023001607A (en) Wiring board laminate
JP2006278762A (en) Inspection method and inspection apparatus for multilayered substrate
JP2022124091A (en) Wiring board laminate
KR102276512B1 (en) Jig for electric inspection and method of manufacturing the same
JP6301595B2 (en) Wiring board and method for manufacturing multilayer wiring board
KR101575968B1 (en) Apparatus and method for inspection
JP4131137B2 (en) Interposer substrate continuity inspection method
KR102520449B1 (en) Method of repairing space transformer for probe card and space transformer using the same
TWI271528B (en) Method of circuit electrical test
JP5776230B2 (en) Electrical inspection method for flip chip package substrate
TWI305273B (en) A test assembly for testing a ball grid array package device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230524

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240318

R150 Certificate of patent or registration of utility model

Ref document number: 7468164

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150