JP2021184219A

JP2021184219A - 半導体装置

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Publication number: JP2021184219A
Application number: JP2020090120A
Authority: JP
Inventors: 泰之平工; Yasuyuki Heiko
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2020-05-22
Filing date: 2020-05-22
Publication date: 2021-12-02
Anticipated expiration: 2040-05-22
Also published as: US11515880B2; US20210367604A1; JP7309658B2; CN113702799A

Abstract

【課題】クロック生成回路により生成されるクロック信号が高速である場合、クロック生成回路のジッタの実力値を測定できない場合がある。【解決手段】半導体装置はクロック生成回路とジッタ測定回路とを備える。クロック生成回路にはそのクロックの周期を変更する制御値が入力される。ジッタ測定回路はクロック生成回路の出力クロックを入力として動作する第一ロジック回路と第一遅延素子とを有し、クロック生成回路のジッタの有無を出力するよう構成される。【選択図】図３

Description

本開示は半導体装置に関し、例えば、クロック生成回路を備える半導体装置に適用可能である。

ＰＬＬ（Phase Locked Loop）回路等のクロック生成回路は、種々の装置やシステム等に組み込まれている。通常、クロック生成回路が生成するクロックにはジッタ成分が含まれている。このジッタ成分が許容値を超えて大きくなると、クロック生成回路が組み込まれた装置やシステム等における正常動作を妨げることになってしまう。

特開２００５−２６９４５６号公報

クロック生成回路により生成されるクロック信号が高速である場合、クロック生成回路のジッタの実力値を測定できない場合がある。

本開示の一態様によれば、半導体装置はクロック生成回路とジッタ測定回路とを備える。クロック生成回路にはそのクロックの周期を変更する制御値が入力される。ジッタ測定回路はクロック生成回路の出力クロックを入力として動作する第一ロジック回路と第一遅延素子とを有し、クロック源のジッタの有無を出力するよう構成される。

上記半導体装置によれば、クロック生成回路のジッタの大きさを測定できる。

図１は比較例におけるクロック生成回路のジッタ測定を説明する図である。図２は実施形態におけるクロック生成回路のジッタ測定を説明する図である。図３は第一実施例におけるＰＬＬ回路のジッタ測定回路の構成を示すブロック図である。図４は図３に示されたＰＬＬ回路の構成を示すブロック図である。図５は基準クロックの周波数を変えて出力クロックの周期を変更する例を説明する図である。図６は逓倍設定値を変えて出力クロックの周期を変更する例を説明する図である。図７は図３に示されるジッタ測定回路における出力クロック周期が長い場合の動作を示すタイミング図である。図８は図３に示されるジッタ測定回路における出力クロック周期が短い場合の動作を示すタイミング図である。図９は出力クロックの周期の変動分布を示す図である。図１０はジッタ出力回路の出力の累積度数分布を示す図である。図１１は図１０の累積度数分布から算出した出力クロックのジッタのヒストグラムを示す図である。図１２は第二実施例におけるジッタ測定回路の構成を示すブロック図である。図１３（ａ）は図１２に示されるジッタ測定回路における出力クロック周期が長い場合の動作を示すタイミング図である。図１３（ｂ）は図１２に示されるジッタ測定回路における出力クロック周期が短い場合の動作を示すタイミング図である。図１４は第三実施例におけるジッタ測定回路の構成を示すブロック図である。図１５は第四実施例におけるジッタ測定回路の構成を示すブロック図である。図１６は第五実施例におけるジッタ測定回路の構成を示すブロック図である。図１７は第六実施例における半導体装置の構成を示すブロック図である。図１８は第七実施例における半導体装置の構成を示すブロック図である。

以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。

まず、本開示者が検討した技術（比較例）について図１を用いて説明する。図１は比較例におけるクロック生成回路のジッタ測定を説明する図である。

クロック生成回路（ＣＧ）１により生成される高速なクロック信号は、高速過ぎて半導体装置１０に設けられる出力バッファ４を駆動できない。このため、図１に示すように、クロック生成回路１の出力を分周回路２により分周して出力バッファ４を介して半導体装置１０の外部に出力して測定器３０でジッタを測定する。ここで、クロック生成回路１により生成されるクロックの周波数は、例えば、１ＧＨｚ以上である。また、分周回路２により分周されるクロックの周波数は、例えば、１００ＭＨｚ程度である。このため、クロック生成回路のジッタ（ピリオドジッタ）の実力値を測定できない。また、クロック生成回路１の後段の分周回路２、クロック信号配線３または出力バッファ４にて電源ノイズや信号間干渉を受けてしまい、評価ボード２０系でも電源ノイズや反射の影響を受けるため、ジッタ実力値を測定できない。

次に、実施形態について図２を用いて説明する。図２は実施形態におけるクロック生成回路のジッタ測定を説明する図である。

実施形態では、クロック生成回路１と出力バッファ４との間にジッタ測定回路（ＪＭＣ）５を設ける。ジッタ測定回路５はロジック回路で構成され、クロック生成回路１により生成されたクロックが分周されずに与えられる。ジッタ測定回路５は、そのクロックのジッタである時間軸アナログ情報を０／１のデジタル値に変換して出力する。ここで、ジッタ測定の対象のクロック生成回路１は、例えば、ＰＬＬ回路、遅延クロックの位相と基準クロックの位相とを同期させるＤＬＬ（Delay Locked Loop）回路またはＶＣＸＯ（Voltage Controlled Crystal Oscillator）で構成される。

これにより、周波数が１ＧＨｚ超であっても、クロック生成回路１のジッタ（例えば、ピリオドジッタ）の実力値を測定できる。また、出力バッファ４または評価ボード２０における電源ノイズ、信号間干渉および反射の影響を受けないでジッタの実力値を測定できる。これにより、製品テストでクロックジッタによる異常なサンプルを選別できる。

（第一実施例）
第一実施例における半導体装置のジッタ測定回路の構成を図３および図４を用いて説明する。図３は第一実施例におけるジッタ測定回路の構成を示すブロック図である。図４は図３に示されたＰＬＬ回路の構成を示すブロック図である。

第一実施例における半導体装置１０は、実施形態における半導体装置１０のクロック生成回路１をＰＬＬ回路１ａで構成して半導体チップに形成されている。第一実施例におけるジッタ測定回路５ａは、ＰＬＬ回路１ａから出力される出力クロック（ＣＫＶ）に含まれるジッタを検出するものである。図４に示されるように、ＰＬＬ回路１は、位相比較器（ＰＦＤ）１１、ローパスフィルタ（ＬＰＦ）１２、電圧制御発振器（ＶＣＯ）１３および１／Ｎ分周回路１４を含んで構成されている。

第一実施例では、観測のためにはＰＬＬ回路１ａの出力クロック（ＣＫＶ）の周波数を変える必要があるので、ＰＬＬ回路１ａはプログラマブル分周回路としての１／Ｎ分周回路１４を備える。クロック周波数の制御は逓倍設定値（Ｎ）をＰＬＬ回路１ａの外部から設定信号として与えることにより行う。このほかに、逓倍設定値（Ｎ）を固定して、基準クロック（ＲｅｆＣＬＫ）の周波数を変更することにより、出力クロック（ＣＫＶ）の周波数を変えても良い。

図３に示されるように、ジッタ測定回路５ａは、第一フリップフロップ（ＦＦ１）５１と、第二フリップフロップ（ＦＦ２）５２と、インバータ５４と、遅延素子５５と、排他的論理和回路５６と、を備える。ここで、第一フリップフロップ（ＦＦ１）５１、第二フリップフロップ（ＦＦ２）５２、インバータ５４および排他的論理和回路５６はロジック回路である。第一フリップフロップ５１とインバータ５４で構成されるＱ１〜Ｄ１のパスは基準データ生成のトグルフリップフロップである。ここで、Ｑ１は第一フリップフロップ５１の出力端子におけるデータであり、Ｄ１は第一フリップフロップ５１の入力端子におけるデータである。出力クロック（ＣＫＶ）の立ち上がり毎にＱ１は「０１０１」のように「０」と「１」で交互に値が変化し、これが基準データ信号となる。Ｄ１〜Ｄ２のパスには固定遅延の遅延素子５５があり、これにより第二フリップフロップ５２は第一フリップフロップ５１よりセットアップタイミングが厳しくなっている。ここで、Ｑ２は第二フリップフロップ５２の出力端子におけるデータであり、Ｄ２は第二フリップフロップ５２の入力端子におけるデータである。

第一実施例におけるジッタ測定回路の動作について図５から図１１を用いて説明する。図５は基準クロックの周波数を変えて出力クロックの周期を変更する例を説明する図である。図６は逓倍設定値を変えて出力クロックの周期を変更する例を説明する図である。図７は図３に示されるジッタ測定回路における出力クロック周期が長い場合の動作を示すタイミング図である。図８は図３に示されるジッタ測定回路における出力クロック周期が短い場合の動作を示すタイミング図である。図９は出力クロックの周期の変動分布を示す図である。図１０はジッタ出力回路の出力の累積度数分布を示す図である。図１１は図１０の累積度数分布から算出した出力クロックのジッタのヒストグラムを示す図である。

ジッタ測定時は、図５に示されるように、基準クロック（ＲｅｆＣＬＫ）の周波数を変更して、出力クロック（ＣＫＶ）の周期（ＴＣＫＶ）を順次変化させる。または、図６に示されるように、基準クロック（ＲｅｆＣＬＫ）の周波数は固定して逓倍設定値（Ｎ）を変更し、出力クロック（ＣＫＶ）の周期（ＴＣＫＶ）を順次変化させる。

出力クロック（ＣＫＶ）の周期（ＴＣＫＶ）が長いときは、図７に示される様に、第二フリップフロップ５２側のタイミングマージンも確保できている。出力クロック（ＣＫＶ）のジッタにより周期（ＴＣＫＶ）が平均よりも短くなった瞬間もＤ２のセットアップは問題なく、排他的論理和回路５６の出力（ＱＥＸ）は常時「０」になっている。

一方、出力クロック（ＣＫＶ）の周期（ＴＣＫＶ）が短いときは、図８に示される様に、第二フリップフロップ５２のタイミングマージンが不足気味である。出力クロック（ＣＫＶ）のジッタにより周期（ＴＣＫＶ）が平均よりも短くなった瞬間はＤ２のセットアップ違反となる。図８の楕円一点破線内に示されるように、Ｑ２が「１」から「０」に変化しなくなり、その期間だけ排他的論理和回路５６の出力（ＱＥＸ）は「１」になる。

図９に示されるように、実際の出力クロック（ＣＫＶ）の周期（ＴＣＫＶ）は、平均周期を中心にサイクル毎にランダムで変動・分布している。また、第二フリップフロップ５２のセットアップマージンが０［ｐｓ］の周期（Ｔ０）は、Ｄ１〜Ｄ２の間にある遅延素子５５で決まるため測定中は固定である。

したがって、ジッタ測定時において出力クロック（ＣＫＶ）の周期（ＴＣＫＶ）が長いときは、セットアップ違反が起きる確率は低い。また、出力クロック（ＣＫＶ）の周期（ＴＣＫＶ）が短いときは、セットアップ違反が起きる確率は高くなる。ここで、セットアップ違反が起きる確率は、図９における実線Ａより周期（ＴＣＫＶ）が下にいる確率である。

例えば、周期（ＴＣＫＶ）が１０００［ｐｓ］と長い場合は、周期（ＴＣＫＶ）のすべてが実線Ａよりも上にあるので、セットアップ違反は０％である。また、周期（ＴＣＫＶ）が９９０［ｐｓ］と中間の場合は、周期（ＴＣＫＶ）の半分程度が実線Ａよりも上にあるので、セットアップ違反は５０％である。また、周期（ＴＣＫＶ）が９８０［ｐｓ］と短い場合は、周期（ＴＣＫＶ）のすべてが実線Ａよりも下にあるので、セットアップ違反は１００％である。

ジッタ測定時は周期（ＴＣＫＶ）をスイープするので、それぞれの周期（ＴＣＫＶ）で、例えば、１０００回分の第二フリップフロップ５２がセットアップ違反する確率は排他的論理和回路５６の出力（ＱＥＸ）が「１」になる確率と同じである。これをグラフにプロットしたものが、図１０に示されるジッタの累積度数分布となる。また、それを微分したグラフが、図１１に示されるジッタのヒストグラムに相当する。

第一実施例によれば、時間を測る物差しとしてＶＣＯ周波数（周期）を使うことにより、キャリブレーションが不要になる。これにより、回路規模が小さくなり、動作が簡易になる。また、これにより、高精度にピリオドジッタを測定できる。なお、ＶＣＯ周波数は、逓倍設定値（Ｎ）を変えるか、ＰＬＬ回路の入力の基準クロック（ＲｅｆＣＬＫ）の周波数を変えることで制御する。

第一実施例では、クロック生成回路としてＰＬＬ回路を例に説明したが、ＤＬＬ回路またはＶＣＸＯなど、周波数を制御して可変にできるものであってもよい。

（第二実施例）
第二実施例における半導体装置のジッタ測定回路の構成について図１２を用いて説明する。図１２は第二実施例におけるジッタ測定回路の構成を示すブロック図である。

第二実施例における半導体装置１０は、第一実施例における半導体装置１０のジッタ測定回路５ａに代えてジッタ測定回路５ｂが半導体チップに形成されている。第二実施例におけるジッタ測定回路５ｂは、ＰＬＬ回路１ａの入力クロックとしての基準クロック（ＲｅｆＣＬＫ）と出力クロック（ＣＫＶ）との間のジッタであるフェイズジッタを測定する。第一実施例におけるジッタ測定回路５ａはＰＬＬ回路１ａの出力クロック（ＣＫＶ）のピリオドジッタを測定する。第二実施例は測定対象のジッタ種類が第一実施例とは異なる。

図１２に示されるように、ジッタ測定回路５ｂは、第三フリップフロップ（ＦＦ３）５３と、遅延素子５７と、を備える。ここで、第三フリップフロップ５３はロジック回路である。遅延素子５７は固定遅延で、出力クロック（ＣＫＶ）の１周期分の遅延量である。第三フリップフロップ５３のクロック端子には基準クロック（ＲｅｆＣＬＫ）を遅延させたクロック（Ｄ３）が入力され、第三フリップフロップ５３のデータ端子には出力クロック（ＣＫＶ）が入力される。なお、ＰＬＬ回路１ａのクロック周波数の制御は第一実施例と同様に行う。

第二実施例におけるジッタ測定回路の動作について図１３（ａ）および図１３（ｂ）を用いて説明する。図１３（ａ）は図１２に示されるジッタ測定回路における出力クロック周期が長い場合の動作を示すタイミング図である。図１３（ｂ）は図１２に示されるジッタ測定回路における出力クロック周期が短い場合の動作を示すタイミング図である。

ＰＬＬ回路１ａは、基準クロック（ＲｅｆＣＬＫ）と位相同期した出力クロック（ＣＫＶ）を出力するため、Ｎ逓倍時には、基準クロック（ＲｅｆＣＬＫ）と同期している。よって、一番近傍の０番目、Ｎ番目、２Ｎ番目、３Ｎ番目の位相差は安定して一定である。このため、第一実施例と同じ理論で、ＰＬＬ回路１ａの出力クロック（ＣＫＶ）の周期（ＴＣＫＶ）を変えて、ＲｅｆＣＬＫ−ＣＫＶで第三フリップフロップ５３の出力結果をプロットしても、一定の結果になる。よって、累積度数分布やジッタのヒストグラムは得られない。

図１３（ａ）および図１３（ｂ）は、ＴＣＫＶ＝ＴＲｅｆＣＬＫ／５の場合のタイミング図が示されている。ここで、ＴＲｅｆＣＬＫは基準クロック（ＲｅｆＣＬＫ）の周期である。遅延素子５７の固定遅延の遅延量をＴＣＬＶとする。図１３（ａ）および図１３（ｂ）における楕円破線内においては、基準クロック（ＲｅｆＣＬＫ）、出力クロック（ＣＫＶ）および１／Ｎ分周回路１４の出力（ＦｅＣＬＫ）のエッジは同期している。各エッジの両側の破線はフェーズジッタ（Ｐ＿ＪＩＴＴＥＲ）の範囲を示している。

第三フリップフロップ５３はクロック（Ｄ３）の立ち上がりで出力クロック（ＣＫＶ）を取り込む。クロック（Ｄ３）は基準クロック（ＲｅｆＣＬＫ）の立ち上がりからＴＣＬＶ遅れて立ち上がる。図１３（ａ）では、出力クロック（ＣＫＶ）およびクロック（Ｄ３）のフェイズジッタが発生しない範囲において、クロック（Ｄ３）の立ち上がりで出力クロック（ＣＫＶ）のローレベルを取り込んでいる。図１３（ｂ）では、出力クロック（ＣＫＶ）およびクロック（Ｄ３）のフェイズジッタが発生する範囲において、クロック（Ｄ３）の立ち上がりで出力クロック（ＣＫＶ）のローレベルを取り込んでいる。

図１３（ａ）および図１３（ｂ）に示されるように、出力クロック（ＣＫＶ）の周期（ＴＣＫＶ）を変えてＤ３−ＣＫＶで第三フリップフロップ５３の出力（Ｑ３）をプロットする。これにより、第一実施例と同様にタイミングマージンが変わり、２つのクロック間のジッタの累積度数分布やジッタのヒストグラムが得られる。

第二実施例によれば、時間を測る物差しとしてＶＣＯ周波数（周期）を使うことにより、キャリブレーションが不要になる。これにより、回路規模が小さくなり、動作が簡易になる。また、これにより、高精度でＰＬＬ回路の入力クロックと出力クロック間のフェイズジッタを測定できる。なお、ＶＣＯ周波数は、逓倍設定値（Ｎ）を変えるか、ＰＬＬ回路の入力の基準クロック（ＲｅｆＣＬＫ）の周波数を変えることで制御する。

第二実施例では、クロック生成回路としてＰＬＬ回路を例に説明したが、ＤＬＬ回路など入力クロックと出力クロックを持ち、周波数を制御して可変にできるものであってもよい。

（第三実施例）
第三実施例における半導体装置のジッタ測定回路の構成について図１４を用いて説明する。図１４は第三実施例におけるジッタ測定回路の構成を示すブロック図である。

第三実施例における半導体装置１０は、第一実施例における半導体装置１０に第二実施例におけるジッタ測定回路５ｂを追加したものである。第一実施例のジッタ測定回路５ａと第二実施例のジッタ測定回路５ｂは互いに干渉しないので、図１４に示されるように、ジッタ測定回路５ｃは、ジッタ測定回路５ａとジッタ測定回路５ｂとを単純に組み合わせて構成されている。これにより、ＰＬＬ回路１ａの出力クロック（ＣＫＶ）のピリオドジッタと、出力クロック（ＣＫＶ）と入力クロックとしての基準クロック（ＲｅｆＣＬＫ）との間のフェイズジッタとの両方を並行して観測できる。

（第四実施例）
第四実施例における半導体装置のジッタ測定回路の構成について図１５を用いて説明する。図１５は第四実施例におけるジッタ測定回路の構成を示すブロック図である。

第四実施例における半導体装置１０は、第三実施例における半導体装置１０にカウンタ（ＣＮＴＲ）５８を追加したものである。カウンタ５８は、ＰＬＬ回路１ａの出力クロック（ＣＫＶ）をカウントして、逓倍設定値（Ｎ）を順次切り替えていく。例えば、カウンタ５８は、１０００回分のジッタ測定結果毎、すなわり、出力クロック（ＣＫＶ）の１０００サイクル毎に逓倍設定値（Ｎ）を単調増加または単調減少させていく動作を行う。

第四実施例のカウンタ５８を第一実施例および第二実施例のジッタ測定回路にも同様に追加してもよい。

（第五実施例）
第五実施例における半導体装置のジッタ測定回路の構成について図１６を用いて説明する。図１６は第五実施例におけるジッタ測定回路の構成を示すブロック図である。

第五実施例における半導体装置１０は、第三実施例における半導体装置１０のジッタ測定回路５ｃに代えてジッタ測定回路５ｅを形成したものである。図１６に示されるように、第五実施例におけるジッタ測定回路５ｅは、第三実施例におけるジッタ測定回路５ｃの遅延素子５５の出力を第三フリップフロップ５３のクロック端子にも入力して構成される。また、ジッタ測定回路５ｅは、インバータ５４の出力と基準クロック（ＲｅｆＣＬＫ）とを切り替えて遅延素子５５に入力するマルチプレクサ５９を備える。

第一実施例のようにピリオドジッタを測るときの固定遅延量と、第二実施例のようにフェイズジッタを測るときの固定遅延量は、ともに出力クロック（ＣＶＫ）の１周期分が目安となるため共用が可能である。どちらのジッタを測定するかは排他動作となる。よって、第三実施例におけるジッタ測定回路５ｃの遅延素子５７が不要になる。

（第六実施例）
第六実施例における半導体装置の構成について図１７を用いて説明する。図１７は第六実施例における半導体装置の構成を示すブロック図である。

第六実施例における半導体装置１０は、ＰＬＬ回路１ａと、ジッタ測定回路５と、オンチップ発振器６と、制御回路７と、を備える。オンチップ発振器６は、ＰＬＬ回路１への基準クロック（ＲｅｆＣＬＫ）を生成する。制御回路７は、ＣＰＵ（Central Processing Unit）７ａと、メモリ７ｂと、デジタルブロック７ｃと、インタフェースブロック７ｄと、を備え、ＰＬＬ回路１ａの出力クロック（ＣＫＶ）に基づいて動作する。ＣＰＵ７ａはメモリ７ｂに格納されるプログラムを実行して半導体装置１０全体の制御を行う。ジッタ測定回路５は、例えば、第四実施例のジッタ測定回路５ｄで構成される。

ＣＰＵ７ａはジッタ測定回路５の出力（ＱＥＸ，Ｑ３）を演算して、累積度数分布やヒストグラムを算出し、ジッタ算出結果（ＪＴＴＲ）を出力する。加えて、ＣＰＵ７ａは異常時にはリセット信号（ＲＳＴ）を生成し、ＰＬＬ回路１または半導体装置１０全体をリセットする。第六実施例は、ジッタ測定回路５を第四実施例のジッタ測定回路５ｄで構成するので、フェイズジッタとピリオドジッタの両方を監視する。

第六実施例によれば、半導体装置内のクロックジッタが観測可能である。また、自己完結で半導体装置はＰＬＬ回路のジッタ算出結果を出力し、異常時にはＰＬＬ回路または半導体装置全体をリセットすることが可能である。

ジッタ測定回路５は第一実施例、第二実施例、第三実施例または第五実施例のジッタ測定回路であってもよい。この場合、逓倍設定値（Ｎ）はＣＰＵ７ａから設定される。

（第七実施例）
第七実施例における半導体装置の構成について図１８を用いて説明する。図１８は第七実施例における半導体装置の構成を示すブロック図である。

第七実施例におけるジッタ測定回路５は、例えば、第一実施例のジッタ測定回路５ａで構成される。逓倍設定値（Ｎ）はＣＰＵ７ａから設定される。第七実施例における半導体装置１０のその他の構成は第六実施例における半導体装置と同様である。第七実施例はピリオドジッタのみを監視する。

以上、本開示者によってなされた開示を実施形態および実施例に基づき具体的に説明したが、本開示は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１０：半導体装置
１ａ：クロック生成回路
５ａ：ジッタ測定回路
５５：遅延素子

Claims

そのクロックの周期を変更する制御値が入力されるクロック生成回路と、
前記クロック生成回路の出力クロックを入力として動作する第一ロジック回路と、第一遅延素子と、を有し、前記出力クロックのジッタの有無を出力するよう構成されるジッタ測定回路と、
を備える半導体装置。
請求項１の半導体装置において、
前記第一ロジック回路は、そのクロック端子に前記出力クロックが入力される第一フリップフロップおよび第二フリップフロップと、前記第一フリップフロップの出力を反転して前記第一フリップフロップのデータ端子に入力するインバータと、前記第一フリップフロップの出力と第二フリップフロップの出力とを比較する回路と、を備え、
前記第一遅延素子は前記インバータの出力を遅延して前記第二フリップフロップのデータ端子に入力するよう構成される半導体装置。
請求項２の半導体装置において、
前記クロック生成回路はＰＬＬまたはＤＬＬまたはＶＣＸＯである半導体装置。
そのクロックの周期を変更する制御値が入力されるクロック生成回路と、
前記クロック生成回路の入力クロックと出力クロックの、２つを入力として動作する第二ロジック回路と、第二遅延素子と、を有し、前記入力クロックと前記出力クロックの位相ジッタの有無を出力するよう構成されるジッタ測定回路と、
を備える半導体装置。
請求項４の半導体装置において、
前記第二ロジック回路は、前記出力クロックが入力される第三フリップフロップを備え、
前記第二遅延素子は前記入力クロックを遅延し前記第三フリップフロップのクロック端子に入力するよう構成される半導体装置。
請求項５の半導体装置において、
前記クロック生成回路はＰＬＬまたはＤＬＬである半導体装置。
請求項１の半導体装置において、
前記ジッタ測定回路は、さらに、前記クロック生成回路の入力クロックと前記出力クロックの２つを入力として動作する第二ロジック回路と、第二遅延素子と、を有し、前記入力クロックと前記出力クロックの位相ジッタの有無を出力する構成される半導体装置。
請求項７の半導体装置において、
前記第一ロジック回路は、そのクロック端子に前記出力クロックが入力される第一フリップフロップおよび第二フリップフロップと、前記第一フリップフロップの出力を反転して前記第一フリップフロップのデータ端子に入力するインバータと、前記第一フリップフロップの出力と第二フリップフロップの出力とを比較する回路と、を備え、
前記第一遅延素子は前記インバータの出力を遅延して前記第二フリップフロップのデータ端子に入力するよう構成され、
前記第二ロジック回路は、前記出力クロックが入力される第三フリップフロップを備え、
前記第二遅延素子は前記入力クロックを遅延し前記第三フリップフロップのクロック端子に入力するよう構成される半導体装置。
請求項８の半導体装置において、
前記第一遅延素子と前記第二遅延素子は同じ遅延素子であり、
さらに、前記インバータの出力と前記入力クロックを切り替えて前記遅延素子に入力するマルチプレクサを備える半導体装置。
請求項９の半導体装置において、
前記マルチプレクサは、ピリオドジッタを測定する場合は、前記インバータの出力を前記遅延素子に入力し、位相ジッタを測定する場合は、前記入力クロックを前記遅延素子に入力するよう構成される半導体装置。
請求項７の半導体装置において、
さらに、前記クロック生成回路の前記出力クロックの周期を制御するカウンタを備え、前記カウンタは、前記出力クロックを入力としてカウンタ動作し、前記制御値を増加または減少させるよう構成される半導体装置。
請求項１１の半導体装置において、
さらに、前記ジッタ測定回路の出力を演算する制御回路を備え、
前記制御回路は、演算したジッタ算出結果を出力するとともに、ジッタ値の異常検出を行い、前記クロック生成回路へリセット信号を供給するよう構成される半導体装置。