JP2021184218A - 接続検出回路および半導体装置 - Google Patents

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Abstract

【課題】電源電圧の異なるＳｏｕｒｃｅ同士が接続された場合でも、半導体素子の破壊を防止する。【解決手段】接続検出回路は、電源線と、ＣＣ端子と、接地端子と、電源線とＣＣ端子との間に設けられ、電流出力を無効にするための第１スイッチ回路ＳＷ１と、ＣＣ端子と接地端子との間に設けられ、プルダウン抵抗を無効にするためのＳＷ２と、第１基準電位と、第１基準電位と異なる第２基準電位とを生成するバイアス生成回路１３と、第１基準電位とＣＣ端子の電圧とを比較する第１コンパレータ回路ＣＭＰ１と、第２基準電位とＣＣ端子の電圧とを比較する第２コンパレータＣＭＰ２とを含む役割検出回路１４と、を含む。ＵＳＢＴｙｐｅ−Ｃ規格で定められたＤＲＰ Ｔｉｍｉｎｇ期間中に、第１、第２スイッチ回路を同時にＯＮ状態とし、役割検出回路を用いてＣＣ端子の電圧レベルと第１基準電位と第２基準電位を比較することで、対向デバイスの役割を検知する。【選択図】図４

Description

本開示は、接続検出回路に関し、特に、USB(Universal Serial Bus：ユニバーサルシリアルバス) IF(Interface：インターフェイス)を搭載する半導体装置、USB Type-C connector（コネクタ）に接続可能なUSB IFを内蔵するマイクロコントローラやシステムLSIに適用して有効な技術に関する。
USB(Universal Serial Bus：ユニバーサルシリアルバス)の普及が進むにつれ、USB Type-A、Type-B、Micro USBなど複数存在するコネクタ形状の統一化に対する要求が高まり、コネクタとケーブルに関する新たな規格としてUSB Type-C規格が登場した。
USB Type-Cの規格書として、“Universal Serial Bus Type-C Cable and Connector Specification”、Release 2.0, August 2019、が有る。
USB機器にType-Cコネクタ及びその機能を実装することにより、コネクタ形状の小型化を実現でき、コネクタの裏表の区別が不要となるためコネクタ同士の接続が容易となる。また、USB Type-C以前のUSB規格に比べて、USB Type-C規格では、VBUS電源からより多くの電力を給電、受電することができ、High-Definition Multimedia Interface、DisplayPort等の専用ポートを使用せずに映像データの伝送も可能となる等、様々な利点がある。
USB Type-Cの規格書では、電力の給電側をSource（ソース）、受電側をSink（シンク）と呼ぶ。また、Dual Role Power（デュアルロールパワー：DRP）という概念が存在し、非接続時にSourceとSinkの機能的な役割を周期的に切り替えることが許されている。この切り替え期間のことを、DRP Timing（タイミング）期間と呼ぶ。以降の説明では、USB IFは、DRPに対応していることを前提とする。
USB Type-Cコネクタが登場する以前のUSB規格では、データ転送における役割としてHost（ホスト）とPeripheral（周辺）の２つの役割が定義されており、Hostの命令に従い、Peripheralが受動的に動作する仕様となっている。また、USB Type-Cコネクタが登場するまでは、Host用とPeripheral用のコネクタは役割を区別できるように異なる形状となっていたため、同じ役割同士のデバイスが接続されることはなかった。
しかし、USB Type-C規格では、コネクタ形状に区別がないため、同じ役割同士のデバイスが接続される可能性がある。つまり、電源電圧の異なるSource同士が接続される可能性が有る。電源電圧の異なるSource同士が接続された場合、USB IF内に設けられた接続検出回路（ＣＣＰＨＹ）を構成する半導体素子が破壊される懸念があった。
本開示の課題は、電源電圧の異なるSource（ソース）同士が接続された場合でも、半導体素子の破壊を防止することが可能な技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
一実施の形態による接続検出回路は、
電源電位が供給される電源線と、
ＣＣ端子と、
接地端子と、
前記電源線と前記ＣＣ端子との間に設けられ、電流出力を無効にするための第１スイッチ回路を含む電流出力回路と、
前記ＣＣ端子と前記接地端子との間に設けられ、プルダウン抵抗を無効にするための第２スイッチ回路を含むプルダウン抵抗回路と、
第１基準電位と、前記第１基準電位と異なる第２基準電位とを生成するバイアス回路と、
前記第１基準電位と前記ＣＣ端子の電圧とを比較する第１コンパレータ回路と、前記第２基準電位と前記ＣＣ端子の電圧とを比較する第２コンパレータとを含む役割検出回路と、を含み、
Universal Serial Bus (USB) Type-C規格で定められたDual Role Power(DRP) Timing期間中に、前記第１スイッチ回路と前記第２スイッチ回路を同時にON状態とし、前記Role検出回路を用いて対向デバイスとの接続状態により決まる前記ＣＣ端子の電圧レベルと前記第１基準電位および前記第２基準電位を比較することにより、前記対向デバイスの役割を検知する。
図１は、USB Type-Cの規格書に示されたCCPHYの構成に基づいて、発明者により検討されたCCPHYの構成例を示す回路図である。 図２は、Sourceで動作するCCPHY１０ｒのCC1端子に対してSink機能を有する対向デバイスが接続されたときの接続例を示す図である。 図３は、Sourceで動作するCCPHY１０ｒのCC1端子に対してSource機能を有する対向デバイスが接続されたときの接続例を示す図である。 図４は、実施例１に係るConfiguration Channel用の接続検出回路（CCPHY）の構成例を示す回路図である。 図５は、CC1端子とCC2端子に関するデバイスの接続状態の組合せを示す図である。 図６は、Type-C規格で示されているDRP Timing期間を示す図である。 図７は、CCPHY１０において、スイッチ回路SW1とスイッチ回路SW2が同時にONされた状態で、Sourceとして機能する対向デバイス２０が接続された状態を模式的に示す図である。 図８は、CCPHY１０において、スイッチ回路SW1とスイッチ回路SW2が同時にONされた状態で、Sinkとして機能する対向デバイス２０が接続された状態を模式的に示す図である。 図９は、CCPHY１０において、スイッチ回路SW1とスイッチ回路SW2が同時にONされた状態で、Powered-Cとして機能する対向デバイス２０が接続された状態を模式的に示す図である。 図１０は、CCPHY１０において、スイッチ回路SW1とスイッチ回路SW2が同時にONされた状態で、CC端子がOpenの時の状態を模式的に示す図である。 図１１は、Role検出動作時のCC端子の出力電圧レベル（V1、V2、V3、V4）のばらつき範囲を示す図である。 図１２は、図５に示した接続状態の組合せを4つのグループA,B,C,Dに分類した図である。 図１３は、USB IFを含む半導体装置の構成例を示す図である。 図１４は、図４のCCPHY１０の動作フローを示すフローチャートである。 図１５は、Sourceで動作するCCPHY１０のCC1端子に対してSource機能を有する対向デバイスが接続されたときの接続例を示す図である。 図１６は、実施例2にかかるCCPHY１０ａの構成例を示す回路図である。
以下、実施形態、および、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
最初に、図１、２および３を用いて、問題点を説明する。なお、図１、２、および３は、発明者により検討された技術であり、公知とされた技術ではない。
USB(Universal Serial Bus：ユニバーサルシリアルバス) Type-Cコネクタを実装する当たり、必要な機能としてConfiguration Channel用の接続検出回路（以下、CCPHYと言う）がある。CCPHYは、Configuration Channel用の第１端子（以下、CC1端子と言う）とConfiguration Channel用の第２端子（以下、CC2端子と言う）を介してUSBポートの接続検出および切断検出、コネクタ接続時の裏表判定、VBUS電源の電力供給能力の通知および検出を行う機能を有する。
図１は、USB Type-Cの規格書に示されたCCPHYの構成に基づいて、発明者により検討されたCCPHYの構成例を示す回路図である。
図１に示す様に、CCPHY１０ｒは、Source（ソース）用回路１１とSink（シンク）用回路１２及びバイアス生成回路１３で構成される。
Source用回路１１は、電流出力回路１１１とSink接続検知回路１１２及びパワードケーブル接続検知回路１１３を有する。パワードケーブル（以降、Powered-Cと称す）とは、Sourceから電力供給を受けることにより動作するリピータやデバイスを内蔵するケーブルのことであり、Sink機能を有するデバイスとは区別する。
Sink用回路１２は、プルダウン抵抗回路１２１とSource接続検知回路１２２及び電流供給能力検知回路１２３を有する。電流供給能力とは、USB Type-C Currentと呼ばれる規格の中で、SourceがVBUS電源から供給可能な電流の最大値を示しており、SourceがUSB Type-C規格に対応していれば、USB Type-C規格以前のUSB規格で定められた電流値(USB2.0の場合500mA、USB3.xの場合900mA、規格ではDefault電流と呼ぶ)に加えて、1.5A、3.0Aの電流供給を行うことが可能である。
電流出力回路１１１は、CC端子（ここで、CC端子とは、CC1端子とCC2端子とを総称して示している。）ごとに電流源Ipを有し、Sink動作時に電流出力を無効にするための第1スイッチ回路SW１を内蔵する。第１スイッチ回路SW1は、電源電位ＶＤＤ１の供給される電源線と電流源Ipとの間に接続されている。第１スイッチ回路SW1とCC端子との間に電流源Ｉｐが設けられている。第１スイッチ回路SW1のON状態およびOFF状態は、第1入力イネーブル端子EN1を用いて制御する。
プルダウン抵抗回路１２１は、CC端子ごとにプルダウン抵抗Rdを有し、Source動作時にプルダウン抵抗Ｒｄを無効にするための第2スイッチ回路SW2を内蔵する。第2スイッチ回路SW2は、プルダウン抵抗Rdと接地端子GNDとの間に接続されている。CC端子と第２スイッチ回路SW2との間にプルダウン抵抗Rdが設けられている。スイッチ回路SW2のON状態およびOFF状態は、第2入力イネーブル端子EN2を用いて制御する。
Sink接続検知回路１１２、Powered-C接続検知回路１１３、Source接続検知回路１２２及び電流供給能力検知回路１２３はCC端子ごとにコンパレータ回路CMPを有し、バイアス生成回路１３はそれらの検知回路（１１２，１１３，１２２，１２３）に電圧値の異なる4種類の基準電圧(VREF1、VREF2、VREF3、VREF4)を供給する。
各検知回路（１１２，１１３，１２２，１２３）が有するコンパレータ回路CMPは、CC1端子の入力電圧レベルに対する判定結果を出力端子CC1OUT1、CC1OUT2、CC1OUT3、CC1OUT4に出力し、CC2端子の入力電圧レベルに対する判定結果を出力端子CC2OUT1、CC2OUT2、CC2OUT3、CC2OUT4に出力する。
図２は、Sourceで動作するCCPHY１０ｒのCC1端子に対してSink機能を有する対向デバイスが接続されたときの接続例を示す図である。対向デバイス２０は、CC端子ごとに接続されるプルダウン抵抗Rdと、接続検知回路２０１と、を有しているものとする。
CCPHY１０ｒと対向デバイス２０はそれぞれSource用の電流源Ipと対向デバイス２０のプルダウン抵抗Rdで決まるCC1端子とCC2端子の電圧レベルを検知回路（１１２，１１３，１２２，１２３）でモニタして接続状態を判定する。図２において、点線で示す矢印は、このときSourceからCC1端子を介して流れるSinkへの電流パスを示している。図２では、電源VDD1から対向デバイス２０のGND端子に向けて電流が流れるため、素子特性の劣化や破壊は発生しない。
図３は、Sourceで動作するCCPHY１０ｒのCC1端子に対してSource機能を有する対向デバイスが接続されたときの接続例を示す図である。対向デバイス２０は、CC端子ごとに接続されるプルアップ抵抗Rpと接続検知回路２０１を有しているものとする。
USB Type-Cの規格においては、Sourceとして動作するデバイスはプルアップ抵抗Rpもしくは電流源Ipを有し、いずれも5.0Vもしくは3.3V電源に接続する仕様となっている。したがって、Sourceで動作するCCPHY１０ｒに内蔵される電流源Ipに接続される電源電圧VDD1と、対向デバイス２０に内蔵されるプルアップ抵抗Rpに接続される電源電圧VDD2とが異なる場合がある。
電源電圧VDD1の電源電圧値を3.3V、電源電圧VDD2の電源電圧値を5.0Vと仮定した場合、対向デバイス２０の接続時に、図３において、点線の矢印で示す通り、電源電圧VDD2から電源電圧VDD1に向けて電流パスが発生する。このとき、過剰な電流が流れ込むことにより、CC1端子を介して接続されている電流出力回路１１１を構成する半導体素子の素子特性が劣化する、もしくは、CC1端子の電圧が上昇し、半導体素子の絶対最大定格を超えて、半導体素子そのものが破壊される懸念がある。
本開示は、電源電圧の使用条件が異なるCCPHY同士が接続された時に発生する電流パス及び過電圧が原因により起こる内部素子の特性劣化や破壊を防止するための回路構成及び動作フローに関するものである。
以下、図面を用いて、実施の形態を説明する。
図４は、実施例１に係るConfiguration Channel用の接続検出回路（CCPHY）の構成例を示す回路図である。
図４に示す様に、Configuration Channel用の接続検出回路（CCPHY）１０は、Source用回路１１とSink用回路１２とバイアス生成回路１３及びRole検出回路１４で構成される。Source用回路１１とSink用回路１２は、図１と構成が同一のため説明は省略する。
Role検出回路１４は、CC端子（CC1端子、CC2端子）ごとに基準電圧の異なる2種類のコンパレータ回路（第1コンパレータ回路CMP1、第2コンパレータ回路CMP2）を有し、コンパレータ回路CMP1、CMP2のON状態およびOFF状態は、入力イネーブル端子EN3を用いて制御する。
バイアス生成回路１３は、図１と同様に、Sink接続検知回路１１２、Powered-C接続検知回路１１３、Source接続検知回路１２２及び電流供給能力検知回路１２３に対して電圧値の異なる4種類の基準電圧(VREF1、VREF2、VREF3、VREF4)を供給するのに加えて、Role（役割）検出回路１４が有するコンパレータ回路CMP1、CMP2に電圧値の異なる2種類の基準電圧(VREF5、VREF6)を供給する。
Role検出回路１４が有するコンパレータ回路CMP1は、CC1端子の入力電圧レベルに対する判定結果を出力端子CC1OUT5に出力し、CC2端子の入力電圧レベルに対する判定結果を出力端子CC2OUT5に出力する。また、コンパレータ回路CMP2は、CC1端子の入力電圧レベルに対する判定結果を出力端子CC1OUT6に出力し、CC2端子の入力電圧レベルに対する判定結果を出力端子CC2OUT6に出力する。
次に、CC端子に接続される対向デバイスの組合せについて説明する。図５は、CC1端子とCC2端子に関するデバイスの接続状態の組合せを示す図である。
CC端子の接続状態として想定されるのは、Sourceのデバイス、または、Sinkのデバイス、または、Powered-Cが接続されているか、もしくは非接続状態(以降Open)かのいずれかである。CC1端子とCC2端子にSourceとSink、またはSinkとSource、もしくはSourceとSource、SinkとSinkが同時に接続されることは起こりえない為、このケースを除外して考えると、CC1端子とCC2端子に関するデバイスの接続状態の組合せは、図５に示す通りとなる。尚、組合せには特殊ケース(CC1端子とCC2端子が両方Pulldown（プルダウン）される状態)を含む。
CCPHY１０では、DRP Timing期間中に、電流出力回路１１１に内蔵されるスイッチ回路SW1とプルダウン抵抗回路１２１に内蔵されるスイッチ回路SW2を同時にONし、接続される対向デバイスによって決まるCC1端子とCC2端子の電圧レベルとバイアス生成回路１３から供給される基準電圧(VREF5、VREF6)の値をRole検出回路１４が有するコンパレータ回路CMP1とコンパレータ回路CMP2で比較することにより、図５で示したデバイスの接続状態を判定する。
次に、CCPHY１０の動作について説明する。図６は、USB Type-C規格で示されているDRP Timing期間を示す図である。
tDRPは、SourceとSinkの切り替わりの周期を示す。
dcSRC.DRPはtDRPの中でSourceとして機能する割合を示し、その割合は30%から70%の間でユーザが決定することができる。
tDRP TransitionはSourceからSink、もしくはSinkからSourceに遷移するときの遷移時間を示す。遷移時間は最大1msまで許されており、この期間にCC端子で観測される信号は規格上無視することができる。
本開示では、このtDRP Transitionの期間（DRP Timing期間と称す）を使用する。これにより、USB Type-Cの実通信に影響を与えることなくデバイスの接続状態の組合せを判定することができる。
CCPHY１０は、DRP Timing期間においてSourceからSink、もしくはSinkからSourceに役割を切り替えるタイミングで、電流出力回路１１１に内蔵されるスイッチ回路SW1とプルダウン抵抗回路１２１に内蔵されるスイッチ回路SW2を同時にONし、第3入力イネーブル信号EN3をアクティブにすることによりRole検出回路１４を有効にする。
図７は、CCPHY１０において、スイッチ回路SW1とスイッチ回路SW2が同時にONされた状態で、Sourceとして機能する対向デバイス２０が接続された状態を模式的に示す図である。図８は、CCPHY１０において、スイッチ回路SW1とスイッチ回路SW2が同時にONされた状態で、Sinkとして機能する対向デバイス２０が接続された状態を模式的に示す図である。図９は、CCPHY１０において、スイッチ回路SW1とスイッチ回路SW2が同時にONされた状態で、Powered-Cとして機能する対向デバイス２０が接続された状態を模式的に示す図である。図１０は、CCPHY１０において、スイッチ回路SW1とスイッチ回路SW2が同時にONされた状態で、CC端子がOpenの時の状態を模式的に示す図である。図７、８、９、および１０において、矢印で示す点線は各接続状態における電流パスを示す。
ここで、図９に示すPowered-Cの接続動作について補足する。Powered-Cの接続時、CC端子の片側がプルダウン抵抗Raによってプルダウンされる。このとき、プルダウン抵抗Rdとプルダウン抵抗Raの間にはRa<Rdの関係が成り立つ。CCPHY１０は、Source用の電流源Ipとプルダウン抵抗Raで決まるCC端子の電圧レベルをPowered-C検知回路１１３でモニタして接続状態を判定する。
図７、８、９、および１０に示す出力電圧レベルV1、V2、V3、V4は各接続状態におけるCC端子の電圧レベルを示している。規格で定められたIp、Rp、Rd、Raの値を基に計算を行うと、これらの出力電圧レベルV1、V2、V3、V4のTypical値の間には、V3<V2<V4<V1の大小関係が成り立つ。Role検出回路１４は、CC端子のいずれかにSourceが接続されているのかどうかを判定できればよいため、この大小関係が保証されるのであれば、出力電圧レベルV1と電圧V4の間に閾値を設けて基準電圧値を決定すればよい。
図１１は、Role検出動作時のCC端子の出力電圧レベル（V1、V2、V3、V4）のばらつき範囲を示す図である。図１２は、図５に示した接続状態の組合せを4つのグループA,B,C,Dに分類した図である。
図１１に示す通り、出力電圧レベルV1と出力電圧レベルV4の電圧値のばらつきを考慮した場合、電圧のばらつき範囲に重なり（ΔV）が発生し、出力電圧レベルV4の最大値と出力電圧レベルV1の最小値の大小関係が逆転する場合があるため、出力電圧レベルV1と出力電圧レベルV4の間にRole検出回路１４が有するコンパレータ回路CMP１とコンパレータ回路CMP２の基準電圧を設定することはできない。出力電圧レベルV1と出力電圧レベルV4の間に基準電圧を設定した場合、CC端子にSourceが接続されているにも関わらずOpenであると誤認識し、結果としてSource同士が接続される可能性があるためである。
この問題を解決するために、CCPHY１０では、CC端子に接続される対向デバイス２０の組合せを、Role検出回路１４が有するコンパレータ回路CMP1とコンパレータ回路CMP2の2種類のコンパレータ回路を用いて判定する。コンパレータ回路CMP1は、CC端子に基準電圧VREF5以上の電圧レベルを検知したとき、出力端子CC1OUT5、CC2OUT5の出力が第1レベルの様なロウレベル“0”から第1レベルと異なる第2レベルの様なハイレベル“1”に変化するものとする。コンパレータ回路CMP2は、CC端子に基準電圧VREF6以上の電圧レベルを検知したとき、出力端子CC1OUT6、CC2OUT6がロウレベル“0”からハイレベル“1”に変化するものとする。
コンパレータ回路CMP1の基準電圧VREF5を出力電圧レベルV2と出力電圧レベルV4の間に設定し、コンパレータ回路CMP2の基準電圧VREF6を出力電圧レベルV2と出力電圧レベルV3の間に設定する。これにより、出力端子CC1OUT5、CC2OUT5、CC1OUT6、CC2OUT6の出力状態の組合せによって、図５に示した接続状態の組合せを図１２に示す通り4つのグループA,B,C,Dに分類することができる。どのグループ（A,B,C,D）に属するかを判定することにより、対向デバイス２０の役割を検出することが可能となる。
Role検出回路１４をコンパレータ回路CMP1のみで構成しない理由は、グループBに含まれるSourceの接続とグループCに含まれるSinkの接続の組合せを区別できないためである。Role検出回路１４をコンパレータ回路CMP1のみで構成した場合、CC端子にSourceが接続されているにも関わらずSinkが接続されていると誤認識し、結果としてSource同士が接続される可能性がある。よって、CCPHY10ではコンパレータ回路CMP2を用いてこれらの区別を行うことで誤認識が起こらないように工夫を行っている。
図１３は、USB IFを含む半導体装置の構成例を示す図である。半導体装置（IC）１００は、マイクロコントローラMCUを構成しており、中央処理装置CPUと、揮発性メモリRAMと、不揮発性メモリROMと、周辺回路PERIと、USB IF５０と、これらの回路（CPU、RAM、ROM、PERI、USB IF）を相互に接続するバスBUSを含む。USB IF５０は、CCPHY１０と、Type-Cコントローラ（Ｔｙｐｅ−Ｃ ｃｏｎｔ）３０と、USBポート４０を含む。USBポート４０は、USB Type-C Connectorに電気的に接続される。
USB Type-C Connectorは、図示しないが、USB Type-C規格に示されるように、Ａ列とB列とを含む。Ａ列に１２本（ピン番号Ａ１〜Ａ１２）、Ｂ列に１２本（ピン番号Ｂ１〜Ｂ１２）、合計２４本のピンを有する。これらのピンは、Ａ列とＢ列が回転対称に配置されている。
Ａ列は、ＧＮＤピン（ピン番号Ａ１、Ａ１２）、コンフィグレーション信号用のＣＣ１ピン（ピン番号Ａ５）、第１のＵＳＢ通信モードの送受信信号用のＤ＋ピン、Ｄ−ピン（ピン番号Ａ６、Ａ７）、第２のＵＳＢ通信モードの送信信号用のＴＸ１＋ピン、ＴＸ１−ピン（ピン番号Ａ２、Ａ３）、第２のＵＳＢ通信モードの受信信号用のＲＸ２+ピン、ＲＸ２−ピン（ピン番号Ａ１０、Ａ１１）、電源ライン用のVBUSピン（ピン番号Ａ４、Ａ９）、サイドバンド用のSBU1ピン（ピン番号Ａ８）、を備えている。
Ｂ列は、ＧＮＤピン（ピン番号Ｂ１、Ｂ１２）、コンフィグレーション信号用のＣＣ２ピン（ピン番号Ｂ５）、第１のＵＳＢ通信モードの送受信信号用のＤ＋ピン、Ｄ−ピン（ピン番号Ｂ６、Ｂ７）、第２のＵＳＢ通信モードの送信信号用のＴＸ２＋ピン、ＴＸ２−ピン（ピン番号Ｂ２、Ｂ３）、第２のＵＳＢ通信モードの受信信号用のＲＸ１+ピン、ＲＸ１−ピン（ピン番号Ｂ１０、Ｂ１１）、電源ライン用のVBUSピン（ピン番号Ｂ４、Ｂ９）、サイドバンド用のSBU２ピン（ピン番号Ｂ８）を備えている。
例えば、第１のＵＳＢ通信モードは、ＵＳＢ２．０モードであり、第２のＵＳＢ通信モードはＵＳＢ３．２モードである。ＣＣ１ピン（ピン番号Ａ５）、コンフィグレーション信号用のＣＣ２ピン（ピン番号Ｂ５）およびＧＮＤピン（ピン番号Ａ１、Ａ１２）が、図４のCC1端子、CC2端子、接地端子GNDに対応する。
図１４は、図４のCCPHY１０の動作フローを示すフローチャートである。フローチャート中のグループA,B,C,Dは図１０で示したグループA,B,C,Dと関連付けられる。なお、図１４内に記載の出力端子CC1OUT1、CC1OUT2、CC1OUT3、CC1OUT4、CC2OUT1、CC2OUT2、CC2OUT3、CC2OUT4、CC1OUT5、CC2OUT5、CC1OUT6、CC2OUT6の条件については、当業者が図１４を見れば当然として理解できるので、説明は省略する。
図１４の動作フローに従い、CC端子に接続される対向デバイスの組合せとして、SourceとOpen、両端子（CC1端子、CC2端子）ともOpen、もしくは、SourceとPowered-Cの接続を検知した場合は、その結果を受けて、Type-Cコントローラ３０がRole検出回路１４を無効にした後、スイッチ回路SW1をOFF状態にしてSinkモードに遷移する。これにより、Source同士の接続を回避することが可能となる。
(ステップS1)
Type-Cコントローラ３０は、第1入力イネーブル端子EN1、第2入力イネーブル端子EN2、および第3入力イネーブル端子EN3をアクティブにすることにより、電流出力回路１１１、プルダウン抵抗回路１２１およびRole検出回路１４を有効する。
(ステップS2)
CC1端子、CC2端子の電圧レベルの両方が基準電圧VREF5以上か否かを判定する。Yｅｓの場合、ステップS6へ移行する。Noの場合、ステップS3へ移行する。
(ステップS3)
CC1端子、CC2端子の電圧レベルの片方が基準電圧VREF5以上か否かを判定する。Ｙｅｓの場合、ステップS4へ移行する。Ｎｏの場合、ステップS5へ移行する。
(ステップS4)
CC1端子、CC2端子の電圧レベルの両方が基準電圧VREF6以上か否かを判定する。Yｅｓの場合、ステップS5へ移行する。Ｎｏの場合、ステップS6へ移行する。
(ステップS5)
Type-Cコントローラ３０は、Role検出回路１４を無効にし、Sourceとして動作する。そして、ステップS7へ移行する。
(ステップS6)
Type-Cコントローラ３０は、Role検出回路１４を無効にし、Sinkとして動作する。そして、ステップS7へ移行する。
(ステップS7)
Type-Cコントローラ３０は、接続されたSinkデバイスまたはSourceデバイスとの間において、Type-Cネゴシエーションを実施する。
図１５は、Sourceで動作するCCPHY１０のCC1端子に対してSource機能を有する対向デバイスが接続されたときの接続例を示す図である。CCPHY１０の電源電圧VDD1を3.3V、対向デバイスの電源電圧VDD2を5.0Vと仮定する。CCPHY１０ではスイッチ回路SW1とスイッチ回路SW2を同時にON状態とすることにより、電源電圧VDD1及びVDD2からGNDに向けて電流パスが生成されるため、図3で示したような電源電圧VDD2から電源電圧VDD1に向けて電流パスの発生が抑えられる。
実施例１の一構成例は、特に限定されないが、以下の様に、まとめることができる。
半導体装置は、Type-Cコントローラ３０とＣＣＰＨＹ１０とを含む。
ＣＣＰＨＹ１０は、
電流出力Ｉｐを無効にするための第１スイッチ回路SW1を内蔵する電流出力回路１１１と、
コンパレータＣＭＰを有するSink接続検知回路１１２及びPower-C検知回路１１３を有するSource用回路１１と、
プルダウン抵抗Ｒｄを無効にするための第２スイッチ回路SW2を内蔵するプルダウン抵抗回路１２１と、
コンパレータＣＭＰを有するSource接続検知回路１２２及び電流供給能力検知回路１２３を有するSink用回路１２と、
基準電圧の異なる2種類のコンパレータ回路（ＣＭＰ１，ＣＭＰ２）を有するRole検出回路１４と、
各検知回路（１１２，１１３、１２２、１２３）及びRole検出回路１４に基準電圧（ＶＲＥＦ１〜ＶＲＥＦ６）を供給するバイアス生成回路１３と、
を含む様に構成される。
Type-Cコントローラ３０は、Type-C規格で定められたDRP Timing期間中に、第１スイッチ回路SW1と第２スイッチ回路SW2を同時にONし、Role検出回路１４を用いて対向デバイス２０との接続状態により決まるCC端子（ＣＣ１端子，ＣＣ２端子）の電圧レベルと基準電圧（ＶＲＥＦ５、ＶＲＥＦ６）を比較することにより、対向デバイス２０の役割を検知する。
実施例１によれば、以下の効果を得ることができる。
１）第一の効果として、素子の劣化や破壊を防止することができる。
その理由は、DRP Timing期間中に、第１スイッチ回路SW1と第２スイッチ回路SW2を同時にON状態とし、接地端子GNDに対する電流パスを生成する。これにより、対向デバイス２０の電源電圧ＶＤＤ２からＣＣＰＨＹ１０の電源電圧ＶＤＤ１に対する電流の流れ込みを抑えられるためである。
２）第二の効果として、Source同士の接続を回避することができる。
その理由は、ＣＣＰＨＹ１０と対向デバイス２０にSource、Sink、Powered-Cが接続されたとき、及びOpen時の電圧レベル（Ｖ１〜Ｖ４）を、規格で定められたプルアップ抵抗Rp、電流源Ip、プルダウン抵抗Rd、Raの値を用いて予め計算することができ、Role検出回路１４の基準電圧値（ＶＲＥＦ５，ＶＲＥＦ６）をその算出結果に基づき設定する。これにより、対向デバイス２０にSourceが接続されたことを検知可能なためである。
図１６は、実施例２にかかるＣＣＰＨＹ１０ａの構成例を示す回路図である。
実施例１のＣＣＰＨＹ１０は、Role検出回路１４を追加することにより、ＣＣＰＨＹｒ１０ｒに対して回路規模が大きくなるという課題がある。この課題を解決するために考えた回路が、図１６に示す実施例２のＣＣＰＨＹ１０ａである。
ＣＣＰＨＹ１０ａは、Source用回路１１とSink用回路１２とバイアス生成回路１３及びバイアス選択回路１６と、で構成される。実施例１のＣＣＰＨＹ１０で新たに追加したRole検出回路１４は、Source用回路１１が有するPowered-C接続検知回路１１３とSink用回路１２が有する電流供給能力検知回路１２３に対してコンパレータ回路ＣＭＰ１、ＣＭＰ２を兼用化することにより実現する。以降、前者をPower-C接続検知/Role検出兼用回路１１３Ａ、後者を電流供給能力検知/Role検出兼用回路１２３Ａと呼ぶ。
バイアス生成回路１３は、図４と同様に、Source用とSink用の検知回路（１１２，１２２，１１３Ａ，１２３Ａ）に対して電圧値の異なる４種類の基準電圧(VREF1、VREF2、VREF3、VREF4)を出力するのに加えて、Power-C接続検知/Role検出兼用回路１１３Ａと電流供給能力検知/Role検出兼用回路１２３Ａが有するコンパレータ回路ＣＭＰに対してRole検出用として基準電圧(VREF5、VREF6)を出力する。
バイアス選択回路１６は、Powered-C検知用の基準電圧及び電流供給能力検知用の基準電圧（VREF3、VREF4）とRole検出用の基準電圧（VREF5、VREF6）を選択するセレクタ回路ＳＥＬを有する。基準電圧（VREF3、VREF4とVREF5、VREF6）の選択は入力端子EN4を用いて行い、選択後の電圧（VREF7、VREF8）をPower-C接続検知/Role検出兼用回路１１３Ａと電流供給能力検知/Role検出兼用回路１２３Ａに対して供給する。バイアス選択回路１６は、通常動作時は基準電圧VREF7、VREF8にそれぞれ基準電圧VREF3、VREF4の電圧値を出力し、Role検出時は基準電圧VREF7、VREF8にそれぞれ基準電圧VREF5、VREF6の電圧値を出力する。
Role検出時、Power-C接続検知/Role検出兼用回路１１３Ａが有するコンパレータ回路ＣＭＰは、CC1端子の入力電圧レベルに対する判定結果を出力端子CC1OUT3に出力し、CC2端子の入力電圧レベルに対する判定結果を出力端子CC2OUT3に出力する。また、電流供給能力検知/Role検出兼用回路１２３Ａが有するコンパレータ回路ＣＭＰは、CC1端子の入力電圧レベルに対する判定結果を出力端子CC1OUT4に出力し、CC2端子の入力電圧レベルに対する判定結果を出力端子CC2OUT4に出力する。
尚、電流出力回路１１１、プルダウン抵抗回路１２１、Sink接続検知回路１１２及びSource接続検知回路１２２は、実施例１のＣＣＰＨＹ１０と構成が同一のため説明は省略する。
実施例２の一構成例は、特に限定されないが、以下の様に、まとめることができる。
半導体装置は、Type-Cコントローラ３０（図１３参照）とＣＣＰＨＹ１０ａとを含む。
ＣＣＰＨＹ１０ａは、
電流出力Ｉｐを無効にするための第１スイッチ回路SW1を内蔵する電流出力回路１１１と、
コンパレータを有するSink接続検知回路１１２及びPower-C検知/Role検出兼用回路１１３Ａを有するSource用回路１１と、
プルダウン抵抗Ｒｄを無効にするための第２スイッチ回路SW2を内蔵するプルダウン抵抗回路１２１とコンパレータを有するSource接続検知回路１２２及び電流供給能力検知/Role検出兼用回路１２３Ａを有するSink用回路１２と、
各検知回路及びRole検出回路（１１２，１１３Ａ，１２２，１２３Ａ）に基準電圧（ＶＲＥＦ１〜ＶＲＥＦ６）を供給するバイアス生成回路１３と、
セレクタ回路ＳＥＬを有し、Power-C接続検知/Role検出兼用回路１１３Ａと電流供給能力検知/Role検出兼用回路１２３Ａに対して供給する基準電圧を通常動作時とRole検出時で切り替えるバイアス選択回路１６と、で構成される。
Type-Cコントローラ３０は、Type-C規格で定められたDRP Timing期間中に、第１スイッチ回路SW1と第２スイッチ回路SW2を同時にONし、Power-C接続検知/Role検出兼用回路１１３Ａと電流供給能力検知/Role検出兼用回路１２３Ａを用いて対向デバイス２０との接続状態により決まるCC端子の電圧レベル（Ｖ１〜Ｖ４）と基準電圧（ＶＲＥＦ５，ＶＲＥＦ６）を比較することにより、対向デバイス２０の役割を検知する。
実施例２のＣＣＰＨＹ１０ａでは、実施例１の第一、第二の効果に加え、第三の効果として、Power-C接続検知用および電流供給能力検知用のコンパレータ回路ＣＭＰとRole検出用のコンパレータ回路ＣＭＰ１，ＣＭＰ２を兼用化することにより、機能追加による回路規模の増加を抑えることができる。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
１０：Configuration Channel用の接続検出回路（CCPHY）
１１：Source（ソース）用回路
１１１：電流出力回路
１１２：Sink（シンク）接続検知回路
１１３：パワードケーブル（Powered-C）接続検知回路
１２：Sink（シンク）用回路
１２１：プルダウン抵抗回路
１２２：Source（ソース）接続検知回路
１２３：電流供給能力検知回路
１３：バイアス生成回路
１４：Role（役割）検出回路
２０：対向デバイス
CC、CC1、CC2：Configuration Channel用の端子
Ip：電流源
SW1：第1スイッチ回路
EN1：第1入力イネーブル端子
Rd：プルダウン抵抗
SW2：第2スイッチ回路
EN2：第2入力イネーブル端子
EN3：第3入力イネーブル信号

Claims (11)

  1. 電源電位が供給される電源線と、
    ＣＣ端子と、
    接地端子と、
    前記電源線と前記ＣＣ端子との間に設けられ、電流出力を無効にするための第１スイッチ回路を含む電流出力回路と、
    前記ＣＣ端子と前記接地端子との間に設けられ、プルダウン抵抗を無効にするための第２スイッチ回路を含むプルダウン抵抗回路と、
    第１基準電位と、前記第１基準電位と異なる第２基準電位とを生成するバイアス回路と、
    前記第１基準電位と前記ＣＣ端子の電圧とを比較する第１コンパレータ回路と、前記第２基準電位と前記ＣＣ端子の電圧とを比較する第２コンパレータとを含む役割検出回路と、を含み、
    Universal Serial Bus (USB) Type-C規格で定められたDual Role Power (DRP) Timing期間中に、前記第１スイッチ回路と前記第２スイッチ回路を同時にON状態とし、前記役割検出回路を用いて対向デバイスとの接続状態により決まる前記CC端子の電圧レベルと前記第１基準電位および前記第２基準電位を比較することにより、前記対向デバイスの役割を検知する、接続検出回路。
  2. 請求項１に記載の接続検出回路において、
    前記ＣＣ端子は、CC1端子とCC2端子とを含み、
    前記CC1端子および前記CC2端子のおのおのに対応して、前記電流出力回路、前記プルダウン抵抗回路および前記役割検出回路が設けられる、接続検出回路。
  3. 請求項１に記載の接続検出回路において、
    シンク接続検知回路及びパワードケーブル検知回路を有するソース用回路と、
    ソース接続検知回路及び電流供給能力検知回路を有するシンク用回路と、を含む、接続検出回路。
  4. 請求項３に記載の接続検出回路において、
    前記シンク接続検知回路、前記パワードケーブル検知回路、前記ソース接続検知回路、および、前記電流供給能力検知回路のおのおのは、対応する基準電位と前記ＣＣ端子の電圧とを比較するコンパレータを含み、
    前記バイアス回路は、前記対応する基準電位を生成する、接続検出回路。
  5. 請求項４に記載の接続検出回路において、
    前記ＣＣ端子は、CC1端子とCC2端子とを含み、
    前記CC1端子および前記CC2端子のおのおのに対応して、前記電流出力回路、前記プルダウン抵抗回路、前記役割検出回路、前記シンク接続検知回路、前記パワードケーブル検知回路、前記ソース接続検知回路、および、前記電流供給能力検知回路が設けられる、接続検出回路。
  6. Type-Cコントローラと、
    接続検出回路と、
    電源電位が供給される電源線と、
    ＣＣ端子と、および、
    接地端子と、含み、
    前記接続検出回路は、
    前記電源線と前記ＣＣ端子との間に設けられ、電流出力を無効にするための第１スイッチ回路を含む電流出力回路と、
    前記ＣＣ端子と前記接地端子との間に設けられ、プルダウン抵抗を無効にするための第２スイッチ回路を含むプルダウン抵抗回路と、
    第１基準電位と、前記第１基準電位と異なる第２基準電位とを生成するバイアス回路と、
    前記第１基準電位と前記ＣＣ端子の電圧とを比較する第１コンパレータ回路と、前記第２基準電位と前記ＣＣ端子の電圧とを比較する第２コンパレータとを含む役割検出回路と、を含み、
    前記Type-Cコントローラは、
    Universal Serial Bus (USB) Type-C規格で定められたDual Role Power (DRP) Timing期間中に、前記第１スイッチ回路と前記第２スイッチ回路を同時にON状態とし、
    前記役割検出回路を用いて対向デバイスとの接続状態により決まる前記ＣＣ端子の電圧レベルと前記第１基準電位および前記第２基準電位を比較することにより、前記対向デバイスの役割を検知する、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記ＣＣ端子は、CC1端子とCC2端子とを含み、
    前記CC1端子および前記CC2端子のおのおのに対応して、前記電流出力回路、前記プルダウン抵抗回路および前記役割検出回路が設けられる、半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記接続検出回路は、
    シンク接続検知回路及びパワードケーブル検知回路を有するソース用回路と、
    ソース接続検知回路及び電流供給能力検知回路を有するシンク用回路と、を含む、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記シンク接続検知回路、前記パワードケーブル検知回路、前記ソース接続検知回路、および、前記電流供給能力検知回路のおのおのは、対応する基準電位と前記ＣＣ端子の電圧とを比較するコンパレータを含み、
    前記バイアス回路は、前記対応する基準電位を生成する、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記ＣＣ端子は、CC1端子とCC2端子とを含み、
    前記CC1端子および前記CC2端子のおのおのに対応して、前記電流出力回路、前記プルダウン抵抗回路、前記役割検出回路、前記シンク接続検知回路、前記パワードケーブル検知回路、前記ソース接続検知回路、および、前記電流供給能力検知回路が設けられる、半導体装置。
  11. 電源電位が供給される電源線と、
    ＣＣ端子と、
    接地端子と、
    前記電源線と前記ＣＣ端子との間に設けられ、電流出力を無効にするための第１スイッチ回路を内蔵する電流出力回路と、
    コンパレータを有するシンク接続検知回路と、コンパレータを有するパワードケーブル接続検知および役割検出兼用回路とを有するソース用回路と、
    プルダウン抵抗を無効にするための第２スイッチ回路を内蔵するプルダウン抵抗回路と、コンパレータを有するソース接続検知回路と、コンパレータを有する電流供給能力検知および役割検出兼用回路を有するシンク用回路と、
    前記シンク接続検知回路、前記パワードケーブル接続検知および役割検出兼用回路、前記ソース接続検知回路、および、前記電流供給能力検知および役割検出兼用回路のそれぞれの対応するコンパレータに、対応する基準電圧を供給するバイアス生成回路と、
    セレクタ回路を有し、前記パワードケーブル接続検知および役割検出兼用回路と、前記電流供給能力検知および役割検出兼用回路に対して供給する基準電圧を通常動作時と役割検出時で切り替えるバイアス選択回路と、を含み、
    USB (Universal Serial Bus) Type-C規格で定められたDual Role Power (DRP) Timing期間中に、前記第１スイッチ回路と前記第２スイッチ回路を同時にON状態とし、前記パワードケーブル接続検知および役割検出兼用回路と前記電流供給能力検知および役割検出兼用回路のおのおのコンパレータを用いて対向デバイスとの接続状態により決まる前記ＣＣ端子の電圧レベルと対応する基準電圧とを比較することにより、前記対向デバイスの役割を検知する、接続検出回路。
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