JP2021180285A - Semiconductor device, manufacturing method thereof, and structure used in manufacturing of semiconductor device - Google Patents

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▲徳▼軒 蘇
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Asami Ueda
祐也 平本
Yuya Hiramoto
友佳 綱島
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Abstract

To provide a semiconductor device which is not excessively thick and has excellent filling property of a sealing material.SOLUTION: A semiconductor device 100 includes a substrate 10, a first chip S1 placed on the substrate 10, one or more spacers D placed on the substrate 10 so as to be spaced apart from the first chip S1, a second chip S2 located above the first chip S1 and larger than the first chip S1, an adhesive piece Sc that adheres the spacer D and the second chip S2, and an encapsulant 50 that seals the first chip S1, the spacer D, and the second chip S2. When the substrate 10 and the first chip S1 are viewed in a plan view, and a straight line passing through the center point of the first chip S1 is drawn, the substrate 10 can be partitioned into a first virtual area in which the spacer D is arranged and a second virtual area in which the spacer D is not arranged by the straight line, and the adhesive piece Sc is in contact with the upper surface of the first chip S1.SELECTED DRAWING: Figure 1

Description

本開示は半導体装置及びその製造方法、並びに半導体装置の製造に使用される構造体に関する。 The present disclosure relates to a semiconductor device, a method for manufacturing the same, and a structure used for manufacturing the semiconductor device.

従来、半導体チップと基板の接続にはワイヤーボンディングが広く適用されている。ワイヤーボンディングは、金ワイヤ等の金属細線を用いて半導体チップと基板を接続する方式である。半導体装置（以下、場合により、「半導体パッケージ」という。）に対する高機能化、高集積化、高速化等の要求に対応するため、フリップチップ接続と称される方式が広まりつつある。フリップチップ接続は、半導体チップ又は基板にバンプと呼ばれる導電性突起を形成して、半導体チップと基板との間で直接接続する方式である。 Conventionally, wire bonding has been widely applied to connect a semiconductor chip and a substrate. Wire bonding is a method of connecting a semiconductor chip and a substrate using a thin metal wire such as a gold wire. In order to meet the demands for high functionality, high integration, high speed, etc. for semiconductor devices (hereinafter, referred to as "semiconductor packages" in some cases), a method called flip-chip connection is becoming widespread. Flip-chip connection is a method in which a conductive protrusion called a bump is formed on a semiconductor chip or a substrate to directly connect the semiconductor chip and the substrate.

上述のとおり、半導体パッケージは高機能化の他に、薄型化及び小型化が求められている。さらなる小型化及び薄型化及び高機能化が要求される半導体パッケージとして、チップスタック型パッケージ、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）等も普及し始めている。これらの半導体パッケージは、平面状でなく立体状にチップが配置されるため、サイズを小さくできる。例えば、特許文献１は、第１半導体素子（例えば、コントローラ）が第２半導体素子を接着するための接着フィルムに埋め込まれている態様の半導体装置を開示する。 As described above, semiconductor packages are required to be thinner and smaller in addition to higher functionality. Chip stack type packages, POP (Package On Package), TSV (Through Silicon Via), and the like are also beginning to spread as semiconductor packages that are required to be further miniaturized, thinned, and highly functional. Since the chips are arranged in a three-dimensional shape instead of a plane shape, these semiconductor packages can be reduced in size. For example, Patent Document 1 discloses a semiconductor device in which a first semiconductor element (for example, a controller) is embedded in an adhesive film for adhering a second semiconductor element.

特開２０１５−１２０８３６号公報Japanese Unexamined Patent Publication No. 2015-12038

本発明者らの検討によると、特許文献１に記載の半導体装置のように、基板上の第一のチップを接着フィルムに埋め込む場合、ボイドが発生し易いという課題がある。また、ボイド発生を抑制するため、流動性に優れる比較的軟らかい接着フィルムを使用すると、接着フィルムを介して接着される第二のチップの位置がずれたり歪みが生じたりして、その上にさらに複数のチップを積層することが困難となり易い。これに加え、第一のチップを埋め込むことができる充分な厚さを有する接着フィルムを使用する必要があり、半導体パッケージが厚くなる傾向にある。 According to the studies by the present inventors, there is a problem that voids are likely to occur when the first chip on the substrate is embedded in the adhesive film as in the semiconductor device described in Patent Document 1. Further, in order to suppress the generation of voids, if a relatively soft adhesive film having excellent fluidity is used, the position of the second chip bonded via the adhesive film may be displaced or distorted, and further. It tends to be difficult to stack multiple chips. In addition to this, it is necessary to use an adhesive film having a sufficient thickness for embedding the first chip, and the semiconductor package tends to be thick.

本発明者らは、第一のチップを接着フィルムで埋め込む代わりに、第一のチップが配置される位置の周囲にスペーサーを配置することによって空間を形成し、当該空間内に第一のチップを配置した後、封止材で空間を充填する構成を検討した。その結果、封止材によって空間を充填する際、スペーサーの上面の高さと第一のチップの上面の高さにずれがあると、封止材による充填が困難となり易いことが見出された。 Instead of embedding the first chip with an adhesive film, the present inventors form a space by arranging a spacer around the position where the first chip is arranged, and the first chip is placed in the space. After arranging, the configuration of filling the space with the sealing material was examined. As a result, it was found that when the space is filled with the sealing material, if there is a difference between the height of the upper surface of the spacer and the height of the upper surface of the first chip, filling with the sealing material tends to be difficult.

本開示は、第一のチップが基板上に搭載され、かつ第一のチップの上方に第二のチップが配置された構成の半導体装置の製造方法であって半導体装置が過度に厚くなることを抑制でき、第一のチップ及び第二のチップを封止材で封止する作業を容易に実施することができる製造方法を提供する。また、本開示は、過度に厚くなく、かつ封止材の充填性に優れた半導体装置及び当該半導体装置の製造に使用される構造体を提供する。 The present disclosure is a method for manufacturing a semiconductor device in which the first chip is mounted on a substrate and the second chip is arranged above the first chip, and the semiconductor device becomes excessively thick. Provided is a manufacturing method which can be suppressed and can easily carry out the work of sealing the first chip and the second chip with a sealing material. The present disclosure also provides a semiconductor device that is not excessively thick and has excellent filling property of a sealing material, and a structure used for manufacturing the semiconductor device.

本開示に係る半導体装置の製造方法は、（Ａ）基板と、基板上に配置された第一のチップと、第一のチップと離間して基板上に配置された一又は二以上のスペーサーとを備える構造体を準備する工程と、（Ｂ）第一のチップよりもサイズが大きい第二のチップと、第二のチップの一方の面に設けられた接着剤片とを備える接着剤片付きチップを準備する工程と、（Ｃ）スペーサーの上面に接着剤片が接するように、第一のチップの上方に第二のチップを配置する工程と、（Ｄ）第一のチップ、スペーサー、及び第二のチップを封止する工程とを含む。（Ａ）工程における構造体を平面視し、第一のチップの中心点を通る直線を引いたとき、スペーサーが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とに当該直線によって基板を区画することが可能である（すなわち、（Ａ）工程における構造体には、当該構造体を平面視し、第一のチップの中心点を通る直線を引いたとき、スペーサーが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とが基板上に存在している。）。（Ｄ）工程を実施する前において、スペーサーの上面の高さと、第一のチップの上面の高さとが一致している。なお、ここでいう「一致」とは、スペーサーの上面の高さと第一のチップの上面の高さとの差が１０μｍ未満であることを意味する。 The method for manufacturing a semiconductor device according to the present disclosure includes (A) a substrate, a first chip arranged on the substrate, and one or more spacers arranged on the substrate separated from the first chip. A chip with an adhesive piece comprising a step of preparing a structure comprising (B) a second chip having a size larger than that of the first chip, and an adhesive piece provided on one surface of the second chip. The step of preparing the second chip, (C) the step of arranging the second chip above the first chip so that the adhesive piece contacts the upper surface of the spacer, and (D) the first chip, the spacer, and the first. The step of sealing the second chip is included. (A) When the structure in the step is viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the second virtual area in which the spacer is not arranged are drawn. It is possible to partition the substrate by the straight line in the region (that is, when the structure in step (A) is viewed in a plan view and a straight line passing through the center point of the first chip is drawn. , A first virtual area in which the spacer is arranged and a second virtual area in which the spacer is not arranged exist on the substrate). (D) Before carrying out the step, the height of the upper surface of the spacer and the height of the upper surface of the first chip are the same. The term "match" as used herein means that the difference between the height of the upper surface of the spacer and the height of the upper surface of the first chip is less than 10 μm.

上記（Ｄ）工程が実施される前に、スペーサーの上面の高さと、第一のチップの上面の高さとが一致しているということは、（Ｃ）工程で配置された接着剤片付きチップの接着剤片が第一のチップの上面にも接していることを意味する。仮に、第一のチップの上面と接着剤片とが接しておらず、両者の間に隙間があると、当該隙間に封止材を充填しにくく、ボイドが発生し易い。他方、第一のチップの上面と接着剤片との間隔を充分に広くすれば、封止材の充填性が高まるものの、半導体装置が厚くなる傾向にある。これに対して、本開示の製造方法によれば、封止材の優れた充填性と半導体装置の薄型化を両立できる。 The fact that the height of the upper surface of the spacer and the height of the upper surface of the first chip match before the step (D) is performed means that the tip with the adhesive piece arranged in the step (C) It means that the adhesive piece is also in contact with the upper surface of the first chip. If the upper surface of the first chip is not in contact with the adhesive piece and there is a gap between the two, it is difficult to fill the gap with the sealing material and voids are likely to occur. On the other hand, if the distance between the upper surface of the first chip and the adhesive piece is sufficiently widened, the filling property of the encapsulant is improved, but the semiconductor device tends to be thicker. On the other hand, according to the manufacturing method of the present disclosure, it is possible to achieve both excellent filling property of the encapsulant and thinning of the semiconductor device.

また、上記（Ａ）工程における構造体を平面視し、第一のチップの中心点を通る直線を引いたとき、スペーサーが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とに当該直線によって基板を区画することが可能であるということは、第一の仮想領域内のスペーサーの上面に、接着剤片付きチップの接着剤片を接するように配置したときに、接着剤片の一方の端部が、スペーサーが配置されていない第二の仮想領域側の方に配置されることを意味する。そのため、接着剤片は、他のスペーサーに制限されることなく、第一のチップの上面と接着し易くなり、接着剤片は、例えば、接着剤片と接している第一の仮想領域内のスペーサーの上面の高さの調整によって、スペーサーの上面の高さと、第一のチップの上面の高さとを一致させ易くなる。また、第一のチップが配置される位置の周囲にスペーサーを配置して空間を形成する場合において、基板上にスペーサーが配置される領域が減少することから、従来に比べて、例えば、スペーサーの数を低減することができ、歩留まりの向上が期待できる。 Further, when the structure in the step (A) is viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the first virtual area in which the spacer is not arranged are arranged. The fact that the substrate can be partitioned from the second virtual area by the straight line means that when the adhesive piece of the chip with the adhesive piece is placed in contact with the upper surface of the spacer in the first virtual area. , Means that one end of the adhesive piece is located towards the second virtual region side where the spacer is not located. Therefore, the adhesive piece is easily adhered to the upper surface of the first chip without being restricted by other spacers, and the adhesive piece is, for example, in the first virtual area in contact with the adhesive piece. Adjusting the height of the top surface of the spacer facilitates matching the height of the top surface of the spacer with the height of the top surface of the first chip. Further, when the spacer is arranged around the position where the first chip is arranged to form a space, the area where the spacer is arranged on the substrate is reduced. Therefore, for example, the spacer is used as compared with the conventional case. The number can be reduced and the yield can be expected to improve.

本開示の製造方法において、（Ｄ）工程が実施される前に、スペーサーの上面の高さと、第一のチップの上面の高さとが一致していればよい。例えば、（Ａ）工程で準備された構造体において、スペーサーの上面の高さと、第一のチップの上面の高さとが一致していてもよく、あるいは、（Ａ）工程で準備された構造体において、スペーサーの上面が第一のチップの上面よりも高く、その後の（Ｃ）工程において、接着剤片付きチップでスペーサーを押し潰すことによってスペーサーの上面の高さと第一のチップの上面の高さとを一致させてもよい。 In the manufacturing method of the present disclosure, it is sufficient that the height of the upper surface of the spacer and the height of the upper surface of the first chip match before the step (D) is carried out. For example, in the structure prepared in the step (A), the height of the upper surface of the spacer and the height of the upper surface of the first chip may be the same, or the structure prepared in the step (A). In, the upper surface of the spacer is higher than the upper surface of the first chip, and in the subsequent step (C), the height of the upper surface of the spacer and the height of the upper surface of the first chip are determined by crushing the spacer with the chip with the adhesive piece. May match.

上記スペーサーの一態様は、チップと、当該チップの一方の面に設けられた接着剤片とを備えるダミーチップである。上記のように、（Ｃ）工程において、接着剤片付きチップでスペーサーを押し潰すことによってスペーサーの高さを調整する場合、ダミーチップが備える接着剤片は、接着剤片付きチップが備える接着剤片よりも軟らかいことが好ましい。また、ダミーチップが備える接着剤片は、接着剤片付きチップが備える接着剤片よりも厚いことが好ましい。 One aspect of the spacer is a dummy chip provided with a chip and an adhesive piece provided on one surface of the chip. As described above, when the height of the spacer is adjusted by crushing the spacer with the chip with the adhesive piece in the step (C), the adhesive piece provided by the dummy tip is more than the adhesive piece provided by the chip with the adhesive piece. It is also preferable that it is soft. Further, it is preferable that the adhesive piece included in the dummy chip is thicker than the adhesive piece provided in the chip with the adhesive piece.

半導体装置の高速化の観点から、第一のチップは、フリップチップ接続によって基板に搭載されていることが好ましい。フリップチップ接続によって第一のチップを基板に搭載する場合、接着フィルムを使用して基板に接着する場合と比較して接続部の高さにばらつきが生じ易く、その結果、第一のチップの上面の高さ位置にばらつきが生じ易い。そのため、第一のチップがフリップチップ接続によって搭載されている場合、（Ｃ）工程において、接着剤片付きチップでスペーサーを押し潰すことによって、スペーサーの高さを調整できるように、（Ａ）工程において、スペーサーの上面が第一のチップの上面よりも高い構造体を準備することが好ましい。 From the viewpoint of increasing the speed of the semiconductor device, it is preferable that the first chip is mounted on the substrate by a flip chip connection. When the first chip is mounted on the substrate by flip-chip connection, the height of the connection portion tends to vary as compared with the case where the first chip is bonded to the substrate by using an adhesive film, and as a result, the upper surface of the first chip tends to vary. The height position of the is likely to vary. Therefore, when the first tip is mounted by flip-chip connection, in the step (C), the height of the spacer can be adjusted by crushing the spacer with the tip with the adhesive piece. It is preferable to prepare a structure in which the upper surface of the spacer is higher than the upper surface of the first chip.

本開示に係る半導体装置は、基板と、基板上に配置された第一のチップと、第一のチップと離間して基板上に配置された一又は二以上のスペーサーと、第一のチップの上方に配置されており、第一のチップよりもサイズが大きい第二のチップと、スペーサーと第二のチップとを接着している接着剤片と、第一のチップ、スペーサー及び第二のチップを封止している封止材とを備える。基板及び第一のチップを平面視し、第一のチップの中心点を通る直線を引いたとき、スペーサーが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とに当該直線によって基板を区画することが可能であり、接着剤片は第一のチップの上面に接している。第一のチップは、例えば、コントローラーチップである。 The semiconductor device according to the present disclosure includes a substrate, a first chip arranged on the substrate, one or more spacers arranged on the substrate separated from the first chip, and a first chip. A second chip, which is located above and is larger in size than the first chip, an adhesive piece that adheres the spacer to the second chip, and the first chip, spacer, and second chip. It is provided with a sealing material that seals. When the substrate and the first chip are viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the second virtual area in which the spacer is not arranged are drawn. The substrate can be partitioned by the straight line, and the adhesive piece is in contact with the upper surface of the first chip. The first chip is, for example, a controller chip.

上記半導体装置は、本開示に係る製造方法によって製造することができる。本開示に係る半導体装置は、接着剤片が第一のチップの上面に接しているため、過度に厚くなく、かつ封止材の充填性に優れている。また、基板及び第一のチップを平面視し、第一のチップの中心点を通る直線を引いたとき、スペーサーが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とに当該直線によって基板を区画することが可能であると、接着剤片は、第一のチップの上面と接着し易くなるとともに、例えば、スペーサーの上面の高さの調整によって、スペーサーの上面の高さと、第一のチップの上面の高さとを一致させ易くなる。 The semiconductor device can be manufactured by the manufacturing method according to the present disclosure. In the semiconductor device according to the present disclosure, since the adhesive piece is in contact with the upper surface of the first chip, it is not excessively thick and has excellent filling property of the sealing material. Further, when the substrate and the first chip are viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the second virtual area in which the spacer is not arranged are arranged. When the substrate can be partitioned from the virtual area by the straight line, the adhesive piece can be easily adhered to the upper surface of the first chip, and for example, by adjusting the height of the upper surface of the spacer, the spacer can be easily bonded. It becomes easy to match the height of the upper surface with the height of the upper surface of the first chip.

本開示は、上記半導体装置の製造に使用される構造体を提供する。第一の態様に係る構造体は、基板と、基板上に配置された第一のチップと、第一のチップと離間して基板上に配置された一又は二以上のスペーサーとを備え、基板及び第一のチップを平面視し、第一のチップの中心点を通る直線を引いたとき、スペーサーが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とに当該直線によって基板を区画することが可能であり、スペーサーの上面の高さと、第一のチップの上面の高さとが一致している。第二の態様に係る構造体は、基板と、基板上に配置された第一のチップと、第一のチップと離間して基板上に配置された一又は二以上のスペーサーとを備え、基板及び第一のチップを平面視し、第一のチップの中心点を通る直線を引いたとき、スペーサーが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とに当該直線によって基板を区画することが可能であり、スペーサーの上面が第一のチップの上面よりも高い。 The present disclosure provides a structure used in the manufacture of the semiconductor device. The structure according to the first aspect includes a substrate, a first chip arranged on the substrate, and one or more spacers arranged on the substrate apart from the first chip, and the substrate. And when the first chip is viewed in a plane and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the second virtual area in which the spacer is not arranged It is possible to partition the substrate by the straight line, and the height of the upper surface of the spacer matches the height of the upper surface of the first chip. The structure according to the second aspect includes a substrate, a first chip arranged on the substrate, and one or more spacers arranged on the substrate apart from the first chip, and the substrate. And when the first chip is viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the second virtual area in which the spacer is not arranged It is possible to partition the substrate by the straight line, and the upper surface of the spacer is higher than the upper surface of the first chip.

本開示に係る構造体は、第二のチップをさらに備えた態様であってもよい。当該態様の構造体は、基板と、基板上に配置された第一のチップと、第一のチップと離間して前記基板上に配置された一又は二以上のスペーサーと、第一のチップの上方に配置されており、第一のチップよりもサイズが大きい第二のチップと、スペーサーと第二のチップとを接着している接着剤片とを備え、基板及び第一のチップを平面視し、第一のチップの中心点を通る直線を引いたとき、スペーサーが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とに当該直線によって基板を区画することが可能であり、接着剤片は第一のチップの上面に接している。 The structure according to the present disclosure may further include a second chip. The structure of this embodiment comprises a substrate, a first chip disposed on the substrate, one or more spacers disposed on the substrate spaced apart from the first chip, and a first chip. A second chip, which is arranged above and is larger in size than the first chip, and an adhesive piece for adhering the spacer and the second chip, and the substrate and the first chip are viewed in a plan view. Then, when a straight line passing through the center point of the first chip is drawn, the substrate is partitioned by the straight line into the first virtual area where the spacer is arranged and the second virtual area where the spacer is not arranged. It is possible and the piece of adhesive is in contact with the top surface of the first chip.

本開示によれば、第一のチップが基板上に搭載され、かつ第一のチップの上方に第二のチップが配置された構成の半導体装置の製造方法であって半導体装置が過度に厚くなることを抑制できるとともに、第一のチップ及び第二のチップを封止材で封止する作業を容易に実施することができる製造方法が提供される。また、本開示によれば、過度に厚くなく、かつ封止材の充填性に優れた半導体装置及び当該半導体装置の製造に使用される構造体が提供される。 According to the present disclosure, it is a method of manufacturing a semiconductor device in which the first chip is mounted on a substrate and the second chip is arranged above the first chip, and the semiconductor device becomes excessively thick. Provided is a manufacturing method capable of suppressing the above-mentioned problems and easily carrying out the work of sealing the first chip and the second chip with a sealing material. Further, according to the present disclosure, a semiconductor device that is not excessively thick and has excellent filling property of a sealing material and a structure used for manufacturing the semiconductor device are provided.

図１は、本開示に係る半導体装置の第一実施形態を模式的に示す断面図である。FIG. 1 is a cross-sectional view schematically showing a first embodiment of the semiconductor device according to the present disclosure. 図２（ａ）及び図２（ｂ）は、第一のチップと一又は二以上のダミーチップとの位置関係の例を模式的に示す平面図である。2 (a) and 2 (b) are plan views schematically showing an example of the positional relationship between the first chip and one or more dummy chips. 図３（ａ）〜図３（ｅ）は、ダミーチップを製造する過程の一例を模式的に示す断面図である。3 (a) to 3 (e) are cross-sectional views schematically showing an example of a process of manufacturing a dummy chip. 図４は、本開示に係る半導体装置の製造に使用される構造体の第一実施形態を模式的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing the first embodiment of the structure used for manufacturing the semiconductor device according to the present disclosure. 図５は、接着剤片付きチップの一例を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing an example of a chip with an adhesive piece. 図６は、図４に示す構造体に、図５に示す接着剤片付きチップを圧着させた状態を模式的に示す断面図である。FIG. 6 is a cross-sectional view schematically showing a state in which the chip with the adhesive piece shown in FIG. 5 is crimped to the structure shown in FIG. 図７は、本開示に係る半導体装置の製造に使用される構造体の他の実施形態を模式的に示す断面図である。FIG. 7 is a cross-sectional view schematically showing another embodiment of the structure used for manufacturing the semiconductor device according to the present disclosure. 図８は、図７に示す構造体に、図５に示す接着剤片付きチップを圧着させた状態を模式的に示す断面図である。FIG. 8 is a cross-sectional view schematically showing a state in which a chip with an adhesive piece shown in FIG. 5 is pressure-bonded to the structure shown in FIG. 7.

以下、図面を適宜参照しながら、本開示の実施形態について説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は図示の比率に限られるものではない。なお、本明細書における「（メタ）アクリル酸」の記載は、「アクリル酸」及びそれに対応する「メタクリル酸」を意味する。その他の類似表現も同様である。 Hereinafter, embodiments of the present disclosure will be described with reference to the drawings as appropriate. In the following description, the same or corresponding parts will be designated by the same reference numerals, and duplicate description will be omitted. In addition, the positional relationship such as up, down, left, and right shall be based on the positional relationship shown in the drawings unless otherwise specified. Furthermore, the dimensional ratios in the drawings are not limited to the ratios shown. The description of "(meth) acrylic acid" in the present specification means "acrylic acid" and the corresponding "methacrylic acid". The same applies to other similar expressions.

＜第一実施形態＞
（半導体装置）
図１は、本開示に係る半導体装置を模式的に示す断面図である。図１に示される半導体装置１００は、基板１０と、基板１０の表面上に配置されたチップ（第一のチップ）Ｓ１と、チップＳ１と離間して基板１０上に配置されたダミーチップＤ（スペーサー）と、チップＳ１の上方に配置されたチップ（第二のチップ）Ｓ２と、チップＳ２上に積層されたチップＳ３，Ｓ４と、基板１０の表面上の電極（不図示）とチップＳ２，Ｓ３，Ｓ４とをそれぞれ電気的に接続するワイヤｗと、チップＳ１，Ｓ２，Ｓ３，Ｓ４、ダミーチップＤ、及びワイヤｗを封止している封止材５０とを備える。チップＳ１の上面及びダミーチップＤの上面と、チップＳ２との間には接着剤片の硬化物Ｓｃが配置されている。半導体装置１００において、チップＳ１の上面の高さと、ダミーチップＤの上面の高さとが一致している。つまり、硬化物Ｓｃは、チップＳ１の上面及びダミーチップＤの上面に接している。 <First Embodiment>
(Semiconductor device)
FIG. 1 is a cross-sectional view schematically showing a semiconductor device according to the present disclosure. The semiconductor device 100 shown in FIG. 1 includes a substrate 10, a chip (first chip) S1 arranged on the surface of the substrate 10, and a dummy chip D (dummy chip D) arranged on the substrate 10 apart from the chip S1. Spacer), a chip (second chip) S2 arranged above the chip S1, chips S3 and S4 laminated on the chip S2, electrodes (not shown) on the surface of the substrate 10, and chips S2. A wire w for electrically connecting S3 and S4, respectively, and a sealing material 50 for sealing the chips S1, S2, S3, S4, the dummy chip D, and the wire w are provided. A cured product Sc of an adhesive piece is arranged between the upper surface of the chip S1 and the upper surface of the dummy chip D and the chip S2. In the semiconductor device 100, the height of the upper surface of the chip S1 and the height of the upper surface of the dummy chip D are the same. That is, the cured product Sc is in contact with the upper surface of the chip S1 and the upper surface of the dummy chip D.

基板１０は、有機基板であってもよく、リードフレーム等の金属基板であってもよい。基板１０は、半導体装置１００の反りを抑制する観点から、基板１０の厚さは、例えば、９０〜３００μｍであり、９０〜２１０μｍであってもよい。 The substrate 10 may be an organic substrate or a metal substrate such as a lead frame. From the viewpoint of suppressing the warp of the semiconductor device 100, the thickness of the substrate 10 is, for example, 90 to 300 μm, and may be 90 to 210 μm.

チップＳ１は、例えば、コントローラーチップであり、フリップチップ接続によって基板１０に搭載されている。平面視におけるチップＳ１の形状は、例えば、矩形（正方形又は長方形）である。チップＳ１の一辺の長さは、例えば、５ｍｍ以下であり、２〜５ｍｍ又は１〜５ｍｍであってもよい。チップＳ１の厚さは、例えば、１０〜１５０μｍであり、２０〜１００μｍであってもよい。 The chip S1 is, for example, a controller chip, and is mounted on the substrate 10 by a flip chip connection. The shape of the chip S1 in a plan view is, for example, a rectangle (square or rectangle). The length of one side of the chip S1 is, for example, 5 mm or less, and may be 2 to 5 mm or 1 to 5 mm. The thickness of the chip S1 is, for example, 10 to 150 μm, and may be 20 to 100 μm.

チップＳ２は、例えば、メモリチップであり、接着剤片の硬化物Ｓｃを介してチップＳ１及びダミーチップＤの上に接着されている。チップＳ２は、接着剤片の硬化物Ｓｃを介してチップＳ１の上面の少なくとも一部が接着していればよく、必ずしもチップＳ１の上面の全体が接着している必要はない。また、同様に、チップＳ２は、接着剤片の硬化物Ｓｃを介してダミーチップＤの上面の少なくとも一部が接着していればよく、必ずしもダミーチップＤの上面の全体が接着している必要はない。平面視でチップＳ２は、チップＳ１よりも大きいサイズを有する。平面視におけるチップＳ２の形状は、例えば、矩形（正方形又は長方形）である。チップＳ２の一辺の長さは、例えば、２０ｍｍ以下であり、４〜２０ｍｍ又は４〜１２ｍｍであってもよい。チップＳ２の厚さは、例えば、１０〜１７０μｍであり、２０〜１２０μｍであってもよい。なお、チップＳ３，Ｓ４も、例えば、メモリチップであり、接着剤片の硬化物Ｓｃを介してチップＳ２の上に接着されている。チップＳ３，Ｓ４の一辺の長さは、チップＳ２と同様であればよく、チップＳ３，Ｓ４の厚さもチップＳ２と同様であればよい。チップＳ３，Ｓ４のサイズとチップＳ２とのサイズは同じであっても、異なっていてもよい。 The chip S2 is, for example, a memory chip, and is adhered onto the chip S1 and the dummy chip D via the cured product Sc of the adhesive piece. It is sufficient that at least a part of the upper surface of the chip S1 is adhered to the chip S2 via the cured product Sc of the adhesive piece, and it is not always necessary that the entire upper surface of the chip S1 is adhered to the chip S2. Similarly, it is sufficient that at least a part of the upper surface of the dummy chip D is adhered to the chip S2 via the cured product Sc of the adhesive piece, and it is not always necessary that the entire upper surface of the dummy chip D is adhered. There is no. In plan view, the chip S2 has a larger size than the chip S1. The shape of the chip S2 in a plan view is, for example, a rectangle (square or rectangle). The length of one side of the chip S2 is, for example, 20 mm or less, and may be 4 to 20 mm or 4 to 12 mm. The thickness of the chip S2 is, for example, 10 to 170 μm, and may be 20 to 120 μm. The chips S3 and S4 are also memory chips, for example, and are adhered onto the chips S2 via the cured product Sc of the adhesive piece. The length of one side of the chips S3 and S4 may be the same as that of the chip S2, and the thickness of the chips S3 and S4 may be the same as that of the chip S2. The size of the chips S3 and S4 and the size of the chip S2 may be the same or different.

ダミーチップＤは、チップＳ１の周囲に空間を形成するスペーサーの役割を果たす。ダミーチップＤは、チップＤ１と、チップＤ１の一方の面に設けられた接着剤片Ｄａとによって構成されている。平面視におけるダミーチップＤの形状は、例えば、矩形（正方形又は長方形）である。図２（ａ）に示すように、チップＳ１に離間した位置に、一つのダミーチップＤ（形状：長方形）を配置してもよいし、図２（ｂ）に示すように、チップＳ１に離間した位置に、チップＳ１の角に対応する位置にそれぞれ一つずつダミーチップＤ（形状：正方形、計２個）を配置してもよい。平面視におけるチップＤ１の一辺の長さは、例えば、２０ｍｍ以下であり、１〜２０ｍｍ又は１〜１２ｍｍであってもよい。チップＤ１の厚さは、例えば、３０〜１５０μｍであり、８０〜１２０μｍであってもよい。ダミーチップＤの数は、作業量を低減でき、歩留まりの向上が期待できることから、好ましくは一つである。一方で、ダミーチップＤの数は、平面視におけるダミーチップＤの占有面積が減少して、空間を封止材で充填し易くなることから、好ましくは二以上、より好ましくは二つである。 The dummy chip D acts as a spacer that forms a space around the chip S1. The dummy chip D is composed of a chip D1 and an adhesive piece Da provided on one surface of the chip D1. The shape of the dummy chip D in a plan view is, for example, a rectangle (square or rectangle). As shown in FIG. 2A, one dummy chip D (shape: rectangle) may be arranged at a position separated from the chip S1, or as shown in FIG. 2B, separated from the chip S1. Dummy chips D (shape: square, two in total) may be arranged at the positions corresponding to the corners of the chips S1. The length of one side of the chip D1 in a plan view is, for example, 20 mm or less, and may be 1 to 20 mm or 1 to 12 mm. The thickness of the chip D1 is, for example, 30 to 150 μm, and may be 80 to 120 μm. The number of dummy chips D is preferably one because the amount of work can be reduced and the yield can be expected to be improved. On the other hand, the number of dummy chips D is preferably two or more, more preferably two, because the area occupied by the dummy chips D in a plan view is reduced and the space can be easily filled with the sealing material.

ダミーチップＤは、チップＳ１と離間して基板１０上に配置されている。ダミーチップＤとチップＳ１との距離Ｌは、空間を封止材でより充填し易くなることから、例えば、５００μｍ以上、１０００μｍ以上、又は２０００μｍ以上であってよい。ダミーチップＤとチップＳ１との距離Ｌは、例えば、１００００μｍ以下であってよい。なお、ダミーチップＤが二以上配置される場合（例えば、図２（ｂ）に示すように、チップＳ１に離間した位置に、チップＳ１の角に対応する位置にそれぞれ一つずつダミーチップＤ（形状：正方形、計２個）が配置される場合）、各ダミーチップＤの一辺とチップＳ１の一辺との距離Ｌが、平面視において、実質的に同一であることが好ましい。ここでいう「実質的に同一である」とは、それぞれの距離Ｌの差が１００μｍ未満であることを意味する。 The dummy chip D is arranged on the substrate 10 apart from the chip S1. The distance L between the dummy chip D and the chip S1 may be, for example, 500 μm or more, 1000 μm or more, or 2000 μm or more because the space can be more easily filled with the sealing material. The distance L between the dummy chip D and the chip S1 may be, for example, 10,000 μm or less. When two or more dummy chips D are arranged (for example, as shown in FIG. 2B), one dummy chip D (for example, one at a position separated from the chip S1 and one at a position corresponding to the corner of the chip S1). When the shape: square, a total of two) are arranged), it is preferable that the distance L between one side of each dummy chip D and one side of the chip S1 is substantially the same in a plan view. The term "substantially the same" as used herein means that the difference between the respective distances L is less than 100 μm.

本開示に係る半導体装置においては、基板及び第一のチップを平面視し、第一のチップの中心点を通る直線を引いたとき、スペーサーが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とに当該直線によって基板を区画することが可能である。当該直線によって第一の仮想領域と第二の仮想領域とに基板を区画できるか否かという点について、図２（ａ）及び図２（ｂ）を用いて説明する。図２（ａ）のように、基板１０及びチップＳ１が矩形であるとき、チップＳ１は、通常、基板１０に対して平行に配置される。このとき、チップＳ１の中心点ＣＰを通る直線ＳＬを、基板の接点Ｃ１，Ｃ２において、基板１０の対向する二辺と垂直になるように引くと、ダミーチップＤが配置されている第一の仮想領域１０ａと、ダミーチップＤが配置されていない第二の仮想領域１０ｂとに当該直線ＳＬによって基板１０を区画することが可能である。すなわち、図２（ａ）のようなチップＳ１とダミーチップＤとの位置関係では、第一の仮想領域１０ａと第二の仮想領域１０ｂとに基板１０を区画することが可能であるといえる。同様に、図２（ｂ）のようなチップＳ１とダミーチップＤとの位置関係においても、第一の仮想領域１０ａと第二の仮想領域１０ｂとに基板１０を区画することが可能であるといえる。 In the semiconductor device according to the present disclosure, when the substrate and the first chip are viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the spacer are formed. It is possible to partition the board by the straight line with the second virtual area that is not arranged. Whether or not the substrate can be divided into the first virtual area and the second virtual area by the straight line will be described with reference to FIGS. 2 (a) and 2 (b). As shown in FIG. 2A, when the substrate 10 and the chip S1 are rectangular, the chip S1 is usually arranged parallel to the substrate 10. At this time, when the straight line SL passing through the center point CP of the chip S1 is drawn so as to be perpendicular to the two opposite sides of the substrate 10 at the contacts C1 and C2 of the substrate, the first dummy chip D is arranged. It is possible to partition the substrate 10 by the straight line SL in the virtual area 10a and the second virtual area 10b in which the dummy chip D is not arranged. That is, in the positional relationship between the chip S1 and the dummy chip D as shown in FIG. 2A, it can be said that the substrate 10 can be partitioned between the first virtual area 10a and the second virtual area 10b. Similarly, even in the positional relationship between the chip S1 and the dummy chip D as shown in FIG. 2B, it is possible to partition the substrate 10 into the first virtual area 10a and the second virtual area 10b. I can say.

このように直線ＳＬで第一の仮想領域１０ａと第二の仮想領域１０ｂとに基板１０を区画することが可能であるということは、第一の仮想領域１０ａ内のダミーチップＤの上面に、チップＳ２に備えられている接着剤片を接するように配置したときに、接着剤片の一方の端部が、ダミーチップが配置されていない第二の仮想領域１０ｂ側に配置されることを意味する。そのため、チップＳ２に備えられている接着剤片は、他のスペーサーに制限されることなく、第一のチップの上面と接着し易くなり、例えば、接着剤片としているダミーチップＤの上面の高さの調整によって、ダミーチップＤの上面の高さと、チップＳ１の上面の高さとを一致させ易くなる。また、チップＳ１が配置される位置の周囲にダミーチップＤを配置して空間を形成する場合において、基板１０上にダミーチップＤが配置される領域が減少することから、従来に比べて、例えば、スペーサーの数を低減することができ、歩留まりの向上が期待できる。 In this way, it is possible to partition the substrate 10 into the first virtual area 10a and the second virtual area 10b by the straight line SL, which means that the upper surface of the dummy chip D in the first virtual area 10a can be divided into the first virtual area 10a and the second virtual area 10b. This means that when the adhesive pieces provided on the chip S2 are arranged so as to be in contact with each other, one end of the adhesive piece is arranged on the side of the second virtual area 10b where the dummy chip is not arranged. do. Therefore, the adhesive piece provided in the chip S2 can be easily adhered to the upper surface of the first chip without being limited by other spacers. For example, the height of the upper surface of the dummy chip D as the adhesive piece is high. By adjusting the thickness, it becomes easy to match the height of the upper surface of the dummy chip D with the height of the upper surface of the chip S1. Further, when the dummy chip D is arranged around the position where the chip S1 is arranged to form a space, the area where the dummy chip D is arranged on the substrate 10 is reduced, so that, for example, as compared with the conventional case. , The number of spacers can be reduced, and the yield can be expected to be improved.

上述のとおり、ダミーチップＤの上面の高さと、チップＳ１の上面の高さとが一致している。例えば、接着剤片Ｄａの厚さを調整することで、フリップチップ接続されているチップＳ１の上面の位置とダミーチップＤの上面の位置を一致させることができる。 As described above, the height of the upper surface of the dummy chip D and the height of the upper surface of the chip S1 match. For example, by adjusting the thickness of the adhesive piece Da, the position of the upper surface of the chip S1 to which the flip chip is connected can be matched with the position of the upper surface of the dummy chip D.

図３（ａ）〜図３（ｅ）を参照しながら、接着剤片付きチップの一態様であるダミーチップＤの作製方法の一例について説明する。まず、ダイシングダイボンディング一体型フィルム８（以下、場合により「フィルム８」という。）を準備し、これを所定の装置（不図示）に配置する。フィルム８は、基材フィルム１と粘着剤層２と接着剤層３Ａとをこの順序で備える。基材フィルム１は、例えば、ポリエチレンテレフタレートフィルム（ＰＥＴフィルム）である。粘着剤層２は、紫外線が照射されることによって粘着性が低下する性質を有する。接着剤層３Ａは、熱硬化性樹脂組成物からなる。 An example of a method for manufacturing a dummy chip D, which is one aspect of a chip with an adhesive piece, will be described with reference to FIGS. 3 (a) to 3 (e). First, a dicing die bonding integrated film 8 (hereinafter, referred to as “film 8” in some cases) is prepared and placed in a predetermined device (not shown). The film 8 includes a base film 1, an adhesive layer 2, and an adhesive layer 3A in this order. The base film 1 is, for example, a polyethylene terephthalate film (PET film). The pressure-sensitive adhesive layer 2 has a property that the adhesiveness is lowered by being irradiated with ultraviolet rays. The adhesive layer 3A is made of a thermosetting resin composition.

図３（ａ）及び図３（ｂ）に示すように、ウェハＷの一方の面に接着剤層３Ａが接するようにフィルム８を貼り付ける。ウェハＷは、単結晶シリコンであってもよいし、多結晶シリコン、各種セラミック、ガリウム砒素等の化合物半導体であってもよい。なお、ダミーチップＤを作製する場合、ウェハＷは必ずしも半導体でなくてもよく、例えば、ガラス基板であってもよい。 As shown in FIGS. 3A and 3B, the film 8 is attached so that the adhesive layer 3A is in contact with one surface of the wafer W. The wafer W may be single crystal silicon or a compound semiconductor such as polycrystalline silicon, various ceramics, and gallium arsenide. When the dummy chip D is manufactured, the wafer W does not necessarily have to be a semiconductor, and may be, for example, a glass substrate.

ウェハＷ及び接着剤層３Ａをダイシングブレードによって切断する（図３（ｃ）参照）。ウェハＷがダイシングによって個片化されることでチップＤ１となる。接着剤層３Ａがダイシングによって個片化されることで接着剤片Ｄａとなる。その後、図３（ｄ）に示すように、粘着剤層２に対して紫外線を照射することによって、粘着剤層２と接着剤層３Ａとの間の粘着力を低下させる。紫外線照射後、図３（ｅ）に示されるように、基材フィルム１をエキスパンドすることで、ダミーチップＤを互いに離間させる。ダミーチップＤをニードル４２で突き上げることによって粘着剤層２からダミーチップＤを剥離させるとともに、吸引コレット４４で吸引してダミーチップＤをピックアップする。 The wafer W and the adhesive layer 3A are cut by a dicing blade (see FIG. 3C). The wafer W is separated into pieces by dicing to form a chip D1. The adhesive layer 3A is individualized by dicing to form an adhesive piece Da. After that, as shown in FIG. 3D, the adhesive force between the adhesive layer 2 and the adhesive layer 3A is reduced by irradiating the adhesive layer 2 with ultraviolet rays. After irradiation with ultraviolet rays, as shown in FIG. 3 (e), the base film 1 is expanded to separate the dummy chips D from each other. The dummy chip D is peeled off from the adhesive layer 2 by pushing up the dummy chip D with the needle 42, and the dummy chip D is picked up by suction with the suction collet 44.

（半導体装置の製造方法）
図４〜図６を参照しながら、半導体装置１００の製造方法について説明する。半導体装置１００の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含む。
（Ａ）基板１０と、基板１０上に配置されたチップＳ１と、チップＳ１と離間して基板１０上に配置された一又は二以上のダミーチップＤとを備える構造体３０Ａを準備する工程（図４参照）。
（Ｂ）チップＳ２と、チップＳ２の一方の面に設けられた接着剤片Ｓａとを備える接着剤片付きチップＳ２ａを準備する工程（図５参照）。
（Ｃ）ダミーチップＤの上面及びチップＳ１の上面に接着剤片Ｓａが接するように、チップＳ１の上方にチップＳ２を配置する工程（図６参照）。
（Ｄ）チップＳ１，Ｓ２，Ｓ３，Ｓ４、ダミーチップＤ等を封止する工程。 (Manufacturing method of semiconductor device)
A method for manufacturing the semiconductor device 100 will be described with reference to FIGS. 4 to 6. The method for manufacturing the semiconductor device 100 includes the following steps (A) to (D).
(A) A step of preparing a structure 30A including a substrate 10, a chip S1 arranged on the substrate 10, and one or more dummy chips D arranged on the substrate 10 apart from the chip S1 (A). See FIG. 4).
(B) A step of preparing a chip S2a with an adhesive piece, which comprises the chip S2 and the adhesive piece Sa provided on one surface of the chip S2 (see FIG. 5).
(C) A step of arranging the chip S2 above the chip S1 so that the adhesive piece Sa is in contact with the upper surface of the dummy chip D and the upper surface of the chip S1 (see FIG. 6).
(D) A step of sealing chips S1, S2, S3, S4, dummy chips D, and the like.

［（Ａ）工程］
（Ａ）工程は、図４に示す構造体３０Ａを準備する工程である。構造体３０Ａは、基板１０と、基板１０上に配置されたチップＳ１と、チップＳ１と離間して基板１０上に配置された一又は二以上のダミーチップＤとを備える。構造体３０Ａにおいて、当該構造体３０Ａを平面視し、チップＳ１の中心点を通る直線を引いたとき、ダミーチップＤが配置されている第一の仮想領域と、ダミーチップＤが配置されていない第二の仮想領域とに当該直線によって基板１０を区画することが可能である。構造体３０Ａにおいて、チップＳ１の上面の高さと、ダミーチップＤの上面の高さとが一致している。例えば、まず、フリップチップ接続によってチップＳ１を基板１０上の所定の位置に搭載し、その後、ダミーチップＤを所定の位置に圧着すればよい。この圧着処理は、例えば、８０〜１８０℃、０．０１〜０．５０ＭＰａの条件で、０．５〜３．０秒間にわたって実施することができる。ダミーチップＤに加える押圧力を調整することで、ダミーチップＤの上面の高さを調整することができる。ダミーチップＤの接着剤片Ｄａは（Ａ）工程の時点で完全に硬化していてもよく、この時点では完全には硬化しておらず、（Ｃ）工程の時点で完全に硬化させてよい。 [Step (A)]
The step (A) is a step of preparing the structure 30A shown in FIG. The structure 30A includes a substrate 10, a chip S1 arranged on the substrate 10, and one or more dummy chips D arranged on the substrate 10 apart from the chip S1. In the structure 30A, when the structure 30A is viewed in a plan view and a straight line passing through the center point of the chip S1 is drawn, the first virtual area in which the dummy chip D is arranged and the dummy chip D are not arranged. It is possible to partition the substrate 10 with the second virtual area by the straight line. In the structure 30A, the height of the upper surface of the chip S1 and the height of the upper surface of the dummy chip D are the same. For example, first, the chip S1 may be mounted at a predetermined position on the substrate 10 by flip-chip connection, and then the dummy chip D may be crimped to a predetermined position. This crimping treatment can be carried out, for example, under the conditions of 80 to 180 ° C. and 0.01 to 0.50 MPa for 0.5 to 3.0 seconds. By adjusting the pressing force applied to the dummy chip D, the height of the upper surface of the dummy chip D can be adjusted. The adhesive piece Da of the dummy chip D may be completely cured at the time of step (A), may not be completely cured at this time, and may be completely cured at the time of step (C). ..

［（Ｂ）工程］
（Ｂ）工程は、図５に示す接着剤片付きチップＳ２ａを準備する工程である。接着剤片付きチップＳ２ａは、チップＳ２と、その一方の表面に設けられた接着剤片Ｓａとを備える。接着剤片付きチップＳ２ａは、例えば、ダイシングダイボンディング一体型フィルムを使用し、ダイシング工程を経て得ることができる（図３（ａ）〜図３（ｅ）参照）。 [Step (B)]
The step (B) is a step of preparing the chip S2a with an adhesive piece shown in FIG. The chip S2a with an adhesive piece includes a chip S2 and an adhesive piece Sa provided on the surface of one of the chips S2. The chip S2a with an adhesive piece can be obtained through a dicing step using, for example, a dicing die bonding integrated film (see FIGS. 3 (a) to 3 (e)).

［（Ｃ）工程］
（Ｃ）工程は、ダミーチップＤの上面及びチップＳ１の上面に接着剤片Ｓａが接するように、チップＳ１の上方に接着剤片付きチップＳ２ａを配置する工程である。具体的には、ダミーチップＤの上面及びチップＳ１の上面に接着剤片Ｓａを介してチップＳ２を圧着する。この圧着処理は、例えば、８０〜１８０℃、０．０１〜０．５０ＭＰａの条件で、０．５〜３．０秒間にわたって実施することができる。次に、加熱によって接着剤片Ｓａを硬化させる。この硬化処理は、例えば、６０〜１７５℃、０．０１〜１．０ＭＰａの条件で、５分間以上にわたって実施することができる。これによって、接着剤片Ｓａが硬化物Ｓｃとなる。 [Step (C)]
The step (C) is a step of arranging the chip S2a with the adhesive piece above the chip S1 so that the adhesive piece Sa is in contact with the upper surface of the dummy chip D and the upper surface of the chip S1. Specifically, the chip S2 is crimped to the upper surface of the dummy chip D and the upper surface of the chip S1 via the adhesive piece Sa. This crimping treatment can be carried out, for example, under the conditions of 80 to 180 ° C. and 0.01 to 0.50 MPa for 0.5 to 3.0 seconds. Next, the adhesive piece Sa is cured by heating. This curing treatment can be carried out for 5 minutes or more under the conditions of, for example, 60 to 175 ° C. and 0.01 to 1.0 MPa. As a result, the adhesive piece Sa becomes a cured product Sc.

本実施形態に係る構造体３０Ａにおいては、上述のとおり、チップＳ１の上面の高さと、ダミーチップＤの上面の高さとが一致している。このため、接着剤片ＳａはダミーチップＤの上面及びチップＳ１の上面の両方に接している。図６は（Ｃ）工程を経て得られる構造体を模式的に示す断面図である。図６に示される構造体４０は、硬化物ＳｃとチップＳ１の間に隙間がないため、（Ｄ）工程において封止材の優れた充填性を達成できる。 In the structure 30A according to the present embodiment, as described above, the height of the upper surface of the chip S1 and the height of the upper surface of the dummy chip D are the same. Therefore, the adhesive piece Sa is in contact with both the upper surface of the dummy chip D and the upper surface of the chip S1. FIG. 6 is a cross-sectional view schematically showing a structure obtained through the step (C). Since the structure 40 shown in FIG. 6 has no gap between the cured product Sc and the chip S1, excellent filling property of the encapsulant can be achieved in the step (D).

（Ｃ）工程後であって（Ｄ）工程前に、チップＳ２の上に接着剤片を介してチップＳ３を配置し、さらに、チップＳ３の上に接着剤片を介してチップＳ４を配置する。接着剤片は上述の接着剤片Ｓａと同様の熱硬化性樹脂組成物であればよく、加熱硬化によって硬化物Ｓｃとなる（図１参照）。その後、チップＳ２，Ｓ３，Ｓ４と基板１０とをワイヤｗで電気的にそれぞれ接続する。ワイヤｗで基板１０と各チップとを電気的にそれぞれ接続する場合、通常、各チップ上にワイヤｗと接続されるワイヤパッドを設けるためのスペースが設けられている。そのため、チップの積層構造は、図１に示されるように、階段状となり得る。なお、チップＳ１の上方に積層するチップの数は、本実施形態の三つに限定されず、所望の半導体パッケージに合わせて、四以上に適宜設定することができる。この場合、基板１０、ダミーチップＤ、チップＳｎ（例えば、ｎは２〜２０の整数）、ワイヤｗ、及びワイヤｗと接続されるワイヤパッドを平面視したとき、積層されるチップの安定性を確保する観点から、例えば、ダミーチップＤは、チップＳ４のワイヤパッドを設けるためのスペースと重なるような位置に配置されていることが好ましい。 After the step (C) and before the step (D), the chip S3 is placed on the chip S2 via the adhesive piece, and further, the chip S4 is placed on the chip S3 via the adhesive piece. .. The adhesive piece may be any thermosetting resin composition similar to the above-mentioned adhesive piece Sa, and becomes a cured product Sc by heat curing (see FIG. 1). After that, the chips S2, S3, S4 and the substrate 10 are electrically connected by wires w. When the substrate 10 and each chip are electrically connected by the wire w, a space for providing a wire pad connected to the wire w is usually provided on each chip. Therefore, the laminated structure of the chips can be stepped as shown in FIG. The number of chips stacked on the chip S1 is not limited to the three of the present embodiment, and may be appropriately set to four or more according to a desired semiconductor package. In this case, when the substrate 10, the dummy chip D, the chip Sn (for example, n is an integer of 2 to 20), the wire w, and the wire pad connected to the wire w are viewed in a plan view, the stability of the stacked chips is determined. From the viewpoint of securing, for example, the dummy chip D is preferably arranged at a position overlapping with the space for providing the wire pad of the chip S4.

［（Ｄ）工程］
（Ｄ）工程は、チップＳ１，Ｓ２，Ｓ３，Ｓ４、ダミーチップＤ、ワイヤｗを封止材５０によって封止する工程である。この工程を経て図１に示す半導体装置１００が完成する。 [Step (D)]
The step (D) is a step of sealing the chips S1, S2, S3, S4, the dummy chip D, and the wire w with the sealing material 50. Through this step, the semiconductor device 100 shown in FIG. 1 is completed.

（熱硬化性樹脂組成物）
接着剤片Ｄａ及び接着剤片Ｓａを構成する熱硬化性樹脂組成物について説明する。本実施形態に係る熱硬化性樹脂組成物は、半硬化（Ｂステージ）状態を経て、その後の硬化処理によって完全硬化物（Ｃステージ）状態となり得るものである。熱硬化性樹脂組成物は、エポキシ樹脂と、硬化剤と、エラストマとを含み、必要に応じて、無機フィラー及び硬化促進剤等をさらに含む。 (Thermosetting resin composition)
The thermosetting resin composition constituting the adhesive piece Da and the adhesive piece Sa will be described. The thermosetting resin composition according to the present embodiment can be in a semi-cured (B stage) state and then in a completely cured product (C stage) state by a subsequent curing treatment. The thermosetting resin composition contains an epoxy resin, a curing agent, an elastomer, and if necessary, further contains an inorganic filler, a curing accelerator, and the like.

［エポキシ樹脂］
エポキシ樹脂は、硬化して接着作用を有するものであれば特に限定されない。エポキシ樹脂としては、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂等の二官能エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂等のノボラック型エポキシ樹脂などが挙げられる。また、多官能エポキシ樹脂、グリシジルアミン型エポキシ樹脂、複素環含有エポキシ樹脂、脂環式エポキシ樹脂等の一般に知られているエポキシ樹脂を適用することができる。これらは一種を単独で使用してもよいし、二種以上を併用してもよい。 [Epoxy resin]
The epoxy resin is not particularly limited as long as it is cured and has an adhesive action. Examples of the epoxy resin include bifunctional epoxy resins such as bisphenol A type epoxy resin, bisphenol F type epoxy resin, and bisphenol S type epoxy resin, and novolak type epoxy resins such as phenol novolac type epoxy resin and cresol novolak type epoxy resin. Can be mentioned. Further, generally known epoxy resins such as polyfunctional epoxy resin, glycidylamine type epoxy resin, heterocyclic epoxy resin, and alicyclic epoxy resin can be applied. These may be used alone or in combination of two or more.

［硬化剤］
硬化剤としては、例えば、フェノール樹脂、エステル化合物、芳香族アミン、脂肪族アミン及び酸無水物等が挙げられる。これらの中でも、反応性及び経時安定性の観点から、硬化剤は、好ましくはフェノール樹脂である。フェノール樹脂の市販品としては、例えば、ＤＩＣ株式会社製のフェノライトＫＡ及びＴＤシリーズ、三井化学株式会社製のミレックスＸＬＣ−シリーズ及びＸＬシリーズ（例えば、ミレックスＸＬＣ−ＬＬ）、エア・ウォーター株式会社製のＨＥシリーズ（例えば、ＨＥ１００Ｃ−３０）、明和化成株式会社製のＭＥＨＣ−７８００シリーズ（例えば、ＭＥＨＣ−７８００−４Ｓ）等が挙げられる。これらは一種を単独で使用してもよいし、二種以上を併用してもよい。 [Curing agent]
Examples of the curing agent include phenolic resins, ester compounds, aromatic amines, aliphatic amines, acid anhydrides and the like. Among these, the curing agent is preferably a phenol resin from the viewpoint of reactivity and stability over time. Commercially available phenolic resins include, for example, Phenolite KA and TD series manufactured by DIC Corporation, Millex XLC-series and XL series manufactured by Mitsui Chemicals, Inc. (for example, Millex XLC-LL), and Air Water Inc. HE series (for example, HE100C-30), MEHC-7800 series manufactured by Meiwakasei Co., Ltd. (for example, MEHC-7800-4S) and the like can be mentioned. These may be used alone or in combination of two or more.

エポキシ樹脂とフェノール樹脂との配合量は、硬化性の観点から、それぞれエポキシ当量と水酸基当量との当量比が、好ましくは０．３０／０．７０〜０．７０／０．３０、より好ましくは０．３５／０．６５〜０．６５／０．３５、さらに好ましくは０．４０／０．６０〜０．６０／０．４０、特に好ましくは０．４５／０．５５〜０．５５／０．４５である。配合比が上記範囲内であることによって、硬化性及び流動性の両方を充分に高水準に達成し易い。 From the viewpoint of curability, the mixing amount of the epoxy resin and the phenol resin has an equivalent ratio of the epoxy equivalent to the hydroxyl group equivalent, preferably 0.30 / 0.70 to 0.70 / 0.30, more preferably 0.30 / 0.70 / 0.70 / 0.30. 0.35 / 0.65-0.65 / 0.35, more preferably 0.40 / 0.60 to 0.60 / 0.40, particularly preferably 0.45 / 0.55-0.55 / It is 0.45. When the compounding ratio is within the above range, it is easy to achieve a sufficiently high level of both curability and fluidity.

エポキシ樹脂及び硬化剤の合計の含有量は、熱硬化性樹脂組成物の全量を基準としたとき、好ましくは１０〜７０質量％、より好ましくは１５〜６０質量％である。 The total content of the epoxy resin and the curing agent is preferably 10 to 70% by mass, more preferably 15 to 60% by mass, based on the total amount of the thermosetting resin composition.

［エラストマ］
エラストマとしては、例えば、アクリル系樹脂、ポリエステル樹脂、ポリアミド樹脂、ポリイミド樹脂、シリコーン樹脂、ポリブタジエン、アクリロニトリル、エポキシ変性ポリブタジエン、無水マレイン酸変性ポリブタジエン、フェノール変性ポリブタジエン、カルボキシ変性アクリロニトリル等が挙げられる。 [Elastomer]
Examples of the elastoma include acrylic resin, polyester resin, polyamide resin, polyimide resin, silicone resin, polybutadiene, acrylonitrile, epoxy-modified polybutadiene, maleic anhydride-modified polybutadiene, phenol-modified polybutadiene, and carboxy-modified acrylonitrile.

エラストマは、溶剤への溶解性及び流動性の観点から、好ましくはアクリル系樹脂、より好ましくはグリシジルアクリレート又はグリシジルメタクリレート等のエポキシ基又はグリシジル基を架橋性官能基として有する官能性モノマーを重合して得られるエポキシ基含有（メタ）アクリル酸エステル共重合体等のアクリル系樹脂である。これらの中でも、アクリル系樹脂は、好ましくはエポキシ基含有（メタ）アクリル酸エステル共重合体及びエポキシ基含有アクリルゴム、より好ましくはエポキシ基含有アクリルゴムである。エポキシ基含有アクリルゴムは、アクリル酸エステルを主成分とし、例えば、ブチルアクリレートとアクリロニトリル等との共重合体、エチルアクリレートとアクリロニトリル等との共重合体をからなる、エポキシ基を有するゴムである。なお、アクリル系樹脂は、エポキシ基又はグリシジル基に加えて、アルコール性又はフェノール性水酸基、カルボキシル基等の架橋性官能基をさらに有していてもよい。 From the viewpoint of solubility in a solvent and fluidity, the elastoma is preferably polymerized with an acrylic resin, more preferably a functional monomer having an epoxy group such as glycidyl acrylate or glycidyl methacrylate or a glycidyl group as a crosslinkable functional group. It is an acrylic resin such as the obtained epoxy group-containing (meth) acrylic acid ester copolymer. Among these, the acrylic resin is preferably an epoxy group-containing (meth) acrylic acid ester copolymer, an epoxy group-containing acrylic rubber, and more preferably an epoxy group-containing acrylic rubber. The epoxy group-containing acrylic rubber is a rubber having an epoxy group, which comprises an acrylic acid ester as a main component and, for example, a copolymer of butyl acrylate and acrylonitrile, or a copolymer of ethyl acrylate and acrylonitrile. The acrylic resin may further have a crosslinkable functional group such as an alcoholic or phenolic hydroxyl group or a carboxyl group in addition to the epoxy group or the glycidyl group.

アクリル系樹脂の市販品としては、例えば、ナガセケムテック株式会社製のＳＧ−７０Ｌ、ＳＧ−７０８−６、ＷＳ−０２３ ＥＫ３０、ＳＧ−２８０ ＥＫ２３、ＳＧ−Ｐ３溶剤変更品（商品名、アクリルゴム、重量平均分子量：８０万、Ｔｇ：１２℃、溶剤はシクロヘキサノン）等が挙げられる。 Examples of commercially available acrylic resins include SG-70L, SG-708-6, WS-023 EK30, SG-280 EK23, and SG-P3 solvent-changed products manufactured by Nagase Chemtech Co., Ltd. (trade name, acrylic rubber). , Weight average molecular weight: 800,000, Tg: 12 ° C., solvent is cyclohexanone) and the like.

アクリル系樹脂のガラス転移温度（Ｔｇ）は、好ましくは−５０〜５０℃、より好ましくは−３０〜３０℃である。アクリル系樹脂の重量平均分子量（Ｍｗ）は、好ましくは１０万〜３００万、より好ましくは５０万〜２００万である。Ｍｗがこの範囲のアクリル系樹脂を熱硬化性樹脂組成物に配合することで、熱硬化性樹脂組成物をフィルム状に形成し易く、フィルム状での強度、可撓性、タック性を適切に制御し易い。これに加え、リフロー性及び埋込性の両方が向上する傾向にある。ここで、Ｍｗは、ゲルパーミエーションクロマトグラフィー（ＧＰＣ）で測定し、標準ポリスチレンによる検量線を用いて換算した値を意味する。なお、分子量分布の狭いアクリル系樹脂を用いることによって、埋込性に優れ、かつ高弾性の接着剤片を形成できる傾向にある。 The glass transition temperature (Tg) of the acrylic resin is preferably −50 to 50 ° C., more preferably -30 to 30 ° C. The weight average molecular weight (Mw) of the acrylic resin is preferably 100,000 to 3,000,000, more preferably 500,000 to 2,000,000. By blending an acrylic resin in this range with Mw in a thermosetting resin composition, the thermosetting resin composition can be easily formed into a film, and the strength, flexibility, and tackiness of the film can be appropriately obtained. Easy to control. In addition to this, both reflowability and implantability tend to improve. Here, Mw means a value measured by gel permeation chromatography (GPC) and converted using a calibration curve made of standard polystyrene. By using an acrylic resin having a narrow molecular weight distribution, it tends to be possible to form an adhesive piece having excellent embedding property and high elasticity.

アクリル系樹脂の含有量は、エポキシ樹脂及び硬化剤の合計量を１００質量部としたとき、好ましくは２０〜２００質量部、より好ましくは３０〜１００質量部である。アクリル系樹脂の含有量がこのような範囲にあると、成形時の流動性の制御、高温での取り扱い性、及び埋込性をより一層優れる傾向にある。 The content of the acrylic resin is preferably 20 to 200 parts by mass, more preferably 30 to 100 parts by mass, when the total amount of the epoxy resin and the curing agent is 100 parts by mass. When the content of the acrylic resin is in such a range, the control of the fluidity at the time of molding, the handleability at a high temperature, and the embedding property tend to be further excellent.

［無機フィラー］
無機フィラーとしては、例えば、水酸化アルミニウム、水酸化マグネシウム、炭酸カルシウム、炭酸マグネシウム、ケイ酸カルシウム、ケイ酸マグネシウム、酸化カルシウム、酸化マグネシウム、酸化アルミニウム、窒化アルミニウム、ホウ酸アルミウィスカ、窒化ホウ素、結晶性シリカ、非晶性シリカ等が挙げられる。これらは一種を単独で使用してもよいし、二種以上を併用してもよい。 [Inorganic filler]
Examples of the inorganic filler include aluminum hydroxide, magnesium hydroxide, calcium carbonate, magnesium carbonate, calcium silicate, magnesium silicate, calcium oxide, magnesium oxide, aluminum oxide, aluminum nitride, aluminum borate whisker, boron nitride, and crystals. Examples thereof include sex silica and amorphous silica. These may be used alone or in combination of two or more.

無機フィラーの平均粒径は、接着性を向上させる観点から、好ましくは０．００５μｍ〜１．０μｍ、より好ましくは０．０５〜０．５μｍである。無機フィラーの表面は、溶剤及び樹脂成分との相溶性、並びに接着強度の観点から化学修飾されていることが好ましい。表面を化学修飾する材料としては、例えば、シランカップリング剤が挙げられる。シランカップリング剤の官能基の種類として、例えば、ビニル基、アクリロイル基、エポキシ基、メルカプト基、アミノ基、ジアミノ基、アルコキシ基、エトキシ基が挙げられる。 The average particle size of the inorganic filler is preferably 0.005 μm to 1.0 μm, more preferably 0.05 to 0.5 μm, from the viewpoint of improving the adhesiveness. The surface of the inorganic filler is preferably chemically modified from the viewpoint of compatibility with the solvent and the resin component and adhesive strength. Examples of the material that chemically modifies the surface include a silane coupling agent. Examples of the functional group of the silane coupling agent include a vinyl group, an acryloyl group, an epoxy group, a mercapto group, an amino group, a diamino group, an alkoxy group and an ethoxy group.

熱硬化性樹脂組成物の流動性及び破断性、並びに硬化後の引張弾性率及び接着力を制御する観点から、無機フィラーの含有量は、熱硬化性樹脂組成物の樹脂成分量を１００質量部としたとき、好ましくは２０〜２００質量部、より好ましくは３０〜１００質量部である。 From the viewpoint of controlling the fluidity and breakability of the thermosetting resin composition, and the tensile elastic modulus and adhesive force after curing, the content of the inorganic filler is 100 parts by mass of the amount of the resin component of the thermosetting resin composition. When it is, it is preferably 20 to 200 parts by mass, and more preferably 30 to 100 parts by mass.

［硬化促進剤］
硬化促進剤としては、例えば、イミダゾール類及びその誘導体、有機リン系化合物、第二級アミン類、第三級アミン類、第四級アンモニウム塩等が挙げられる。硬化促進剤は、適度な反応性の観点から、好ましくはイミダゾール類及びその誘導体である。イミダゾール類としては、例えば、２−メチルイミダゾール、１−ベンジル−２−メチルイミダゾール、１−シアノエチル−２−フェニルイミダゾール、１−シアノエチル−２−メチルイミダゾール等が挙げられる。これらは一種を単独で使用してもよいし、二種以上を併用してもよい。 [Hardening accelerator]
Examples of the curing accelerator include imidazoles and derivatives thereof, organic phosphorus compounds, secondary amines, tertiary amines, quaternary ammonium salts and the like. The curing accelerator is preferably imidazoles and derivatives thereof from the viewpoint of appropriate reactivity. Examples of the imidazoles include 2-methylimidazole, 1-benzyl-2-methylimidazole, 1-cyanoethyl-2-phenylimidazole, 1-cyanoethyl-2-methylimidazole and the like. These may be used alone or in combination of two or more.

硬化促進剤の含有量は、エポキシ樹脂及び硬化剤の合計量を１００質量部としたとき、好ましくは０．０１〜３質量部、より好ましくは０．０４〜０．２質量部である。硬化促進剤の含有量がこのような範囲にあると、硬化性と信頼性とを両立できる傾向にある。 The content of the curing accelerator is preferably 0.01 to 3 parts by mass, and more preferably 0.04 to 0.2 parts by mass when the total amount of the epoxy resin and the curing agent is 100 parts by mass. When the content of the curing accelerator is in such a range, both curability and reliability tend to be compatible.

＜第二実施形態＞
上記第一実施形態においては、ダミーチップＤの上面の高さと、チップＳ１の上面の高さが一致している構造体３０Ａを（Ａ）工程で準備する形態を例示したが、ダミーチップＤの上面がチップＳ１の上面よりも高い構造体を（Ａ）工程で準備してもよい。図７に示す構造体３０Ｂは、基板１０と、基板１０上に配置されたチップＳ１と、チップＳ１と離間して基板１０上に配置されたダミーチップＤとを備える。構造体３０Ｂにおいて、基板１０及びチップＳ１を平面視し、チップＳ１の中心点を通る直線を引いたとき、ダミーチップＤが配置されている第一の仮想領域と、スペーサーが配置されていない第二の仮想領域とに当該直線によって基板１０を区画することが可能である。構造体３０Ｂにおいて、ダミーチップＤの上面がチップＳ１の上面よりも高い。 <Second embodiment>
In the first embodiment, the embodiment in which the structure 30A in which the height of the upper surface of the dummy chip D and the height of the upper surface of the chip S1 are the same is prepared in the step (A) is illustrated. A structure whose upper surface is higher than the upper surface of the chip S1 may be prepared in the step (A). The structure 30B shown in FIG. 7 includes a substrate 10, a chip S1 arranged on the substrate 10, and a dummy chip D arranged on the substrate 10 away from the chip S1. In the structure 30B, when the substrate 10 and the chip S1 are viewed in a plan view and a straight line passing through the center point of the chip S1 is drawn, the first virtual area in which the dummy chip D is arranged and the first virtual area in which the spacer is not arranged are arranged. It is possible to partition the substrate 10 into two virtual areas by the straight line. In the structure 30B, the upper surface of the dummy chip D is higher than the upper surface of the chip S1.

第一実施形態の（Ｄ）工程（封止材５０で封止する工程）の前までに、ダミーチップＤの上面の高さと、チップＳ１の上面の高さとが一致していればよく、（Ｃ）工程において、接着剤片付きチップＳ２ａでダミーチップＤの接着剤片Ｄａを押し潰すことによってダミーチップＤの高さとチップＳ１の上面の高さとを一致させればよい（図８参照）。フリップチップ接続によってチップＳ１を基板１０に搭載する場合、フリップチップの接続部の高さに５μｍ程度のばらつきが生じ易く、その結果、チップＳ１の上面の高さ位置に５μｍ程度のばらつきが生じる。このばらつきを見越してダミーチップＤの上面の位置を、接続後のチップＳ１の上面の設定位置よりも８〜１２μｍ程度高めに設定しておくことで、（Ａ）工程においてダミーチップＤの上面の高さとチップＳ１の上面の高さを厳密に一致させる必要がないという利点がある。 Before the step (D) of the first embodiment (the step of sealing with the sealing material 50), the height of the upper surface of the dummy chip D and the height of the upper surface of the chip S1 may be the same. In the step C), the height of the dummy chip D and the height of the upper surface of the chip S1 may be matched by crushing the adhesive piece Da of the dummy chip D with the chip S2a with the adhesive piece (see FIG. 8). When the chip S1 is mounted on the substrate 10 by flip-chip connection, the height of the connection portion of the flip-chip tends to vary by about 5 μm, and as a result, the height position of the upper surface of the chip S1 varies by about 5 μm. In anticipation of this variation, the position of the upper surface of the dummy chip D is set to be about 8 to 12 μm higher than the set position of the upper surface of the chip S1 after connection, so that the upper surface of the dummy chip D can be set in the step (A). There is an advantage that it is not necessary to exactly match the height with the height of the upper surface of the chip S1.

本実施形態において、ダミーチップＤは押し潰されることによって、ダミーチップＤの上面の高さがチップＳ１の上面の高さと一致する材料を含んでいてもよい。ダミーチップＤの接着剤片Ｄａは、接着剤片付きチップＳ２ａで押し潰される材料からなるものであってよい。より具体的には、ダミーチップＤの接着剤片Ｄａは、接着剤片付きチップＳ２ａの接着剤片Ｓａよりも軟らかいことが好ましい。接着剤片Ｄａを接着剤片Ｓａよりも軟らかくする手法としては、例えば、接着剤片Ｄａの熱硬化性樹脂の含有量を接着剤片Ｓａよりも多くしたり、接着剤片Ｄａのエラストマの含有量を接着剤片Ｓａよりも少なくしたりすることが挙げられる。 In the present embodiment, the dummy chip D may contain a material in which the height of the upper surface of the dummy chip D coincides with the height of the upper surface of the chip S1 by being crushed. The adhesive piece Da of the dummy chip D may be made of a material that is crushed by the chip S2a with the adhesive piece. More specifically, it is preferable that the adhesive piece Da of the dummy chip D is softer than the adhesive piece Sa of the chip S2a with the adhesive piece. As a method for making the adhesive piece Da softer than the adhesive piece Sa, for example, the content of the thermosetting resin in the adhesive piece Da may be higher than that in the adhesive piece Sa, or the adhesive piece Da may contain the elastoma. The amount may be smaller than that of the adhesive piece Sa.

ダミーチップＤの接着剤片Ｄａ及び接着剤片付きチップＳ２ａの接着剤片Ｓａは、上述の熱硬化性樹脂組成物からなる接着フィルムから形成することができる。接着剤片Ｄａの溶融粘度は、接着剤片Ｓａの溶融粘度よりも小さいことが好ましい。接着フィルムの溶融粘度は、例えば、回転式粘弾性測定装置（ティー・エイ・インスツルメント・ジャパン株式会社製、ＡＲＥＳ−ＲＤＡ）を用いて測定することができる。 The adhesive piece Da of the dummy chip D and the adhesive piece Sa of the chip S2a with the adhesive piece can be formed from an adhesive film made of the above-mentioned thermosetting resin composition. The melt viscosity of the adhesive piece Da is preferably smaller than the melt viscosity of the adhesive piece Sa. The melt viscosity of the adhesive film can be measured using, for example, a rotary viscoelasticity measuring device (ARES-RDA, manufactured by TA Instruments Japan Co., Ltd.).

ダミーチップＤの接着剤片Ｄａの８０℃における溶融粘度は、例えば、１００Ｐａ・ｓ以上１００００Ｐａ・ｓ未満であってよい。接着剤片付きチップＳ２ａの接着剤片Ｓａの８０℃における溶融粘度は、例えば、１００００Ｐａ・ｓ以上５００００Ｐａ・ｓ未満であってよい。 The melt viscosity of the adhesive piece Da of the dummy chip D at 80 ° C. may be, for example, 100 Pa · s or more and less than 10,000 Pa · s. The melt viscosity of the adhesive piece Sa of the chip S2a with the adhesive piece at 80 ° C. may be, for example, 10,000 Pa · s or more and less than 50,000 Pa · s.

ダミーチップＤの接着剤片Ｄａは、接着剤片付きチップＳａ２の接着剤片Ｓａよりも厚いことが好ましい。本実施形態において、例えば、接着剤片Ｄａの厚さは接着剤片Ｓａの厚さの１．１〜８倍であり、１．２〜６倍であってもよい。 The adhesive piece Da of the dummy chip D is preferably thicker than the adhesive piece Sa of the chip Sa2 with the adhesive piece. In the present embodiment, for example, the thickness of the adhesive piece Da is 1.1 to 8 times the thickness of the adhesive piece Sa, and may be 1.2 to 6 times.

以上、本開示の実施形態について詳細に説明したが、本開示は上記実施形態に限定されるものではない。例えば、上記実施形態においては、チップＳ１をフリップチップ接続によって搭載する場合を例示したが、接着剤によってチップＳ１を基板１０に固定した後、ワイヤーボンディングによって電気的な接続を行ってもよい。 Although the embodiments of the present disclosure have been described in detail above, the present disclosure is not limited to the above embodiments. For example, in the above embodiment, the case where the chip S1 is mounted by flip-chip connection is exemplified, but the chip S1 may be fixed to the substrate 10 by an adhesive and then electrically connected by wire bonding.

また、例えば、上記実施形態においては、スペーサーの一態様として、チップと、当該チップの一方の面に設けられた接着剤片とを備えるダミーチップを用いる場合を例示したが、スペーサーの他の一態様として、熱硬化性樹脂組成物の硬化物からなる支持片、あるいは、熱硬化性樹脂組成物の硬化物からなる層と樹脂層又は金属層とを含む支持片であってもよい。樹脂層は、例えば、ポリイミド層であってよく、金属層は、例えば、銅層又はアルミニウム層であってよい。 Further, for example, in the above embodiment, as one aspect of the spacer, a case where a dummy chip including a chip and an adhesive piece provided on one surface of the chip is used is exemplified, but the other one of the spacers. As an embodiment, it may be a support piece made of a cured product of a thermosetting resin composition, or a support piece including a layer made of a cured product of a thermosetting resin composition and a resin layer or a metal layer. The resin layer may be, for example, a polyimide layer, and the metal layer may be, for example, a copper layer or an aluminum layer.

１０…基板、１０ａ…第一の仮想領域、１０ｂ…第二の仮想領域、３０Ａ，３０Ｂ，４０…構造体、５０…封止材、１００…半導体装置、Ｃ１，Ｃ２…接点、ＣＰ…中心点、Ｄ…ダミーチップ（スペーサー）、Ｄ１…チップ、Ｄａ…接着剤片、Ｓ１…チップ（第一のチップ）、Ｓ２…チップ（第二のチップ）、Ｓ２ａ…接着剤片付きチップ、Ｓａ…接着剤片、Ｓｃ…硬化物（接着剤片）、ＳＬ…直線。 10 ... Substrate, 10a ... First virtual area, 10b ... Second virtual area, 30A, 30B, 40 ... Structure, 50 ... Encapsulant, 100 ... Semiconductor device, C1, C2 ... Contact, CP ... Center point , D ... Dummy chip (spacer), D1 ... Chip, Da ... Adhesive piece, S1 ... Chip (first chip), S2 ... Chip (second chip), S2a ... Chip with adhesive piece, Sa ... Adhesive Piece, Sc ... Hardened material (adhesive piece), SL ... Straight line.

Claims (12)

（Ａ）基板と、前記基板上に配置された第一のチップと、前記第一のチップと離間して前記基板上に配置された一又は二以上のスペーサーとを備える構造体を準備する工程と、
（Ｂ）前記第一のチップよりもサイズが大きい第二のチップと、前記第二のチップの一方の面に設けられた接着剤片とを備える接着剤片付きチップを準備する工程と、
（Ｃ）前記スペーサーの上面に前記接着剤片が接するように、前記第一のチップの上方に前記第二のチップを配置する工程と、
（Ｄ）前記第一のチップ、前記スペーサー、及び前記第二のチップを封止する工程と、
を含み、
（Ａ）工程における前記構造体を平面視し、前記第一のチップの中心点を通る直線を引いたとき、前記スペーサーが配置されている第一の仮想領域と、前記スペーサーが配置されていない第二の仮想領域とに当該直線によって前記基板を区画することが可能であり、
（Ｄ）工程を実施する前において、前記スペーサーの上面の高さと、前記第一のチップの上面の高さとが一致している、半導体装置の製造方法。 (A) A step of preparing a structure including a substrate, a first chip arranged on the substrate, and one or more spacers arranged on the substrate separated from the first chip. When,
(B) A step of preparing a chip with an adhesive piece having a second chip having a size larger than that of the first chip and an adhesive piece provided on one surface of the second chip.
(C) A step of arranging the second chip above the first chip so that the adhesive piece comes into contact with the upper surface of the spacer.
(D) A step of sealing the first chip, the spacer, and the second chip.
Including
When the structure in the step (A) is viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the spacer are not arranged. It is possible to partition the board with the second virtual area by the straight line.
(D) A method for manufacturing a semiconductor device, wherein the height of the upper surface of the spacer and the height of the upper surface of the first chip match before carrying out the step (D). （Ａ）工程で準備された前記構造体において、前記スペーサーの高さと、前記第一のチップの上面の高さとが一致している、請求項１に記載の製造方法。 (A) The manufacturing method according to claim 1, wherein in the structure prepared in the step, the height of the spacer and the height of the upper surface of the first chip are the same. 前記スペーサーが、チップと、前記チップの一方の面に設けられた接着剤片とを備えるダミーチップである、請求項１又は２に記載の製造方法。 The manufacturing method according to claim 1 or 2, wherein the spacer is a dummy chip including a chip and an adhesive piece provided on one surface of the chip. （Ａ）工程で準備された前記構造体において、前記スペーサーの上面が前記第一のチップの上面よりも高く、
（Ｃ）工程において、前記接着剤片付きチップで前記スペーサーを押し潰すことによって前記スペーサーの高さと前記第一のチップの上面の高さとを一致させる、請求項１に記載の製造方法。 In the structure prepared in the step (A), the upper surface of the spacer is higher than the upper surface of the first chip.
The manufacturing method according to claim 1, wherein in the step (C), the height of the spacer and the height of the upper surface of the first chip are matched by crushing the spacer with the chip with an adhesive piece. 前記スペーサーが、チップと、前記チップの一方の面に設けられた接着剤片とを備えるダミーチップであり、
前記ダミーチップが備える前記接着剤片は、前記接着剤片付きチップが備える接着剤片よりも軟らかい、請求項４に記載の製造方法。 The spacer is a dummy chip including a chip and an adhesive piece provided on one surface of the chip.
The manufacturing method according to claim 4, wherein the adhesive piece included in the dummy chip is softer than the adhesive piece provided in the chip with the adhesive piece. 前記ダミーチップが備える前記接着剤片は、前記接着剤片付きチップが備える接着剤片よりも厚い、請求項５に記載の製造方法。 The manufacturing method according to claim 5, wherein the adhesive piece included in the dummy chip is thicker than the adhesive piece included in the chip with the adhesive piece. 前記第一のチップは、フリップチップ接続によって前記基板に搭載されている、請求項１〜６のいずれか一項に記載の製造方法。 The manufacturing method according to any one of claims 1 to 6, wherein the first chip is mounted on the substrate by flip-chip connection. 基板と、
前記基板上に配置された第一のチップと、
前記第一のチップと離間して前記基板上に配置された一又は二以上のスペーサーと、
前記第一のチップの上方に配置されており、前記第一のチップよりもサイズが大きい第二のチップと、
前記スペーサーと前記第二のチップとを接着している接着剤片と、
前記第一のチップ、前記スペーサー、及び前記第二のチップを封止している封止材と、
を備え、
前記基板及び前記第一のチップを平面視し、前記第一のチップの中心点を通る直線を引いたとき、前記スペーサーが配置されている第一の仮想領域と、前記スペーサーが配置されていない第二の仮想領域とに当該直線によって前記基板を区画することが可能であり、
前記接着剤片が前記第一のチップの上面に接している、半導体装置。 With the board
The first chip placed on the substrate and
With one or more spacers placed on the substrate spaced apart from the first chip,
A second chip, which is located above the first chip and is larger in size than the first chip,
An adhesive piece adhering the spacer and the second chip,
The encapsulant that seals the first chip, the spacer, and the second chip,
Equipped with
When the substrate and the first chip are viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the spacer are not arranged. It is possible to partition the board with the second virtual area by the straight line.
A semiconductor device in which the adhesive piece is in contact with the upper surface of the first chip. 前記第一のチップが、コントローラーチップである、請求項８に記載の半導体装置。 The semiconductor device according to claim 8, wherein the first chip is a controller chip. 半導体装置の製造に使用される構造体であって、
基板と、
前記基板上に配置された第一のチップと、
前記第一のチップと離間して前記基板上に配置された一又は二以上のスペーサーと、
を備え、
前記基板及び前記第一のチップを平面視し、前記第一のチップの中心点を通る直線を引いたとき、前記スペーサーが配置されている第一の仮想領域と、前記スペーサーが配置されていない第二の仮想領域とに当該直線によって前記基板を区画することが可能であり、
前記スペーサーの上面の高さと、前記第一のチップの上面の高さとが一致している、構造体。 A structure used in the manufacture of semiconductor devices,
With the board
The first chip placed on the substrate and
With one or more spacers placed on the substrate spaced apart from the first chip,
Equipped with
When the substrate and the first chip are viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the spacer are not arranged. It is possible to partition the board with the second virtual area by the straight line.
A structure in which the height of the upper surface of the spacer and the height of the upper surface of the first chip match. 半導体装置の製造に使用される構造体であって、
基板と、
前記基板上に配置された第一のチップと、
前記第一のチップと離間して前記基板上に配置された一又は二以上のスペーサーと、
を備え、
前記基板及び前記第一のチップを平面視し、前記第一のチップの中心点を通る直線を引いたとき、前記スペーサーが配置されている第一の仮想領域と、前記スペーサーが配置されていない第二の仮想領域とに当該直線によって前記基板を区画することが可能であり、
前記スペーサーの上面が前記第一のチップの上面よりも高い、構造体。 A structure used in the manufacture of semiconductor devices,
With the board
The first chip placed on the substrate and
With one or more spacers placed on the substrate spaced apart from the first chip,
Equipped with
When the substrate and the first chip are viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the spacer are not arranged. It is possible to partition the board with the second virtual area by the straight line.
A structure in which the upper surface of the spacer is higher than the upper surface of the first chip. 半導体装置の製造に使用される構造体であって、
基板と、
前記基板上に配置された第一のチップと、
前記第一のチップと離間して前記基板上に配置された一又は二以上のスペーサーと、
前記第一のチップの上方に配置されており、前記第一のチップよりもサイズが大きい第二のチップと、
前記スペーサーと前記第二のチップとを接着している接着剤片と、
を備え、
前記基板及び前記第一のチップを平面視し、前記第一のチップの中心点を通る直線を引いたとき、前記スペーサーが配置されている第一の仮想領域と、前記スペーサーが配置されていない第二の仮想領域とに当該直線によって前記基板を区画することが可能であり、
前記接着剤片が前記第一のチップの上面に接している、構造体。 A structure used in the manufacture of semiconductor devices,
With the board
The first chip placed on the substrate and
With one or more spacers placed on the substrate spaced apart from the first chip,
A second chip, which is located above the first chip and is larger in size than the first chip,
An adhesive piece adhering the spacer and the second chip,
Equipped with
When the substrate and the first chip are viewed in a plan view and a straight line passing through the center point of the first chip is drawn, the first virtual area in which the spacer is arranged and the spacer are not arranged. It is possible to partition the board with the second virtual area by the straight line.
A structure in which the adhesive piece is in contact with the upper surface of the first chip.
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