JP2021179824A - 安定化電源回路 - Google Patents
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Abstract
Description
図1はこの発明の第1実施形態である安定化電源回路100の構成を示す回路図である。この安定化電源回路100において、高電位電源線101には電源電圧VDDが与えられ、低電位電源線102は接地されている。MOSFET(Metal Oxide Semiconductor Field Effect Transistor;金属−酸化膜−半導体構造の電界効果トランジスタであり、以下、単にトランジスタという)M1は、Pチャネルのトランジスタであり、ソースが高電位電源線101に接続されている。このトランジスタM1のドレインと低電位電源線102との間には、負荷103と、平滑化用の容量CLが並列接続されている。トランジスタM1は、負荷103に対して出力電圧VOUTを供給する出力トランジスタとして機能する。
以上が本実施形態の構成である。
α=20log(gm2/(gd5+gd3))−Av ……(1)
ただし、式(1)において、gm2はトランジスタM2のトランスコンダクタンス(あるいは相互コンダクタンス)、gd5はトランジスタM5のドレイン−ソース間コンダクタンス、gd3はトランジスタM3のドレイン−ソース間コンダクタンスである。
fpain
=(Av+α)/2π・(1/(gd5+gd3))・Cain ……(2)
fpaout
=(Av+α)/2π・Zav・Caout ……(3)
ただし、式(3)において、Zavは電流制御アンプ121の出力インピーダンスである。
図3はこの発明の第2実施形態である安定化電源回路100Aの構成を示す回路図である。なお、図3において、上記第1実施形態(図1)に示された部分と同一の部分には共通の符号を付し、その説明を省略する。
図4はこの発明の第3実施形態である安定化電源回路100Bの構成を示す回路図である。なお、図4において、上記第1実施形態(図1)に示された部分と同一の部分には共通の符号を付し、その説明を省略する。
以上、この発明の各実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば次の通りである。
Claims (3)
- 負荷に電圧を出力する出力トランジスタと、
前記出力トランジスタの出力電圧に応じた電圧と基準電圧とを差動増幅する差動増幅器と、
絶対値が1より大きなゲインを有し、前記差動増幅器の出力信号を増幅して前記出力トランジスタの出力電流を制御する制御信号を出力する電流制御アンプと、
前記出力トランジスタの出力電流に応じた電流を前記差動増幅器に帰還させることにより前記電流制御アンプによる前記出力トランジスタの出力電流の制御を抑制する帰還回路と
を具備することを特徴とする安定化電源回路。 - 前記帰還回路は、
前記制御信号により制御された電流を前記差動増幅器の2つの出力ノードのうちの一方に流し込む第1のトランジスタを含む請求項1に記載の安定化電源回路。 - 前記帰還回路は、
前記制御信号が与えられる第2のトランジスタと、
前記第2のトランジスタに流れる電流を検出し、検出した電流に比例した電流を前記差動増幅器の2つの出力ノードのうちの一方に流し込む電流検出回路と、を含む請求項1に記載の安定化電源回路。
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