JP2021163892A - Semiconductor element and device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 1038
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 230000004044 response Effects 0.000 abstract description 17
- 239000010410 layer Substances 0.000 description 950
- 230000010287 polarization Effects 0.000 description 83
- 239000002184 metal Substances 0.000 description 57
- 229910052751 metal Inorganic materials 0.000 description 57
- 238000010586 diagram Methods 0.000 description 34
- 244000126211 Hericium coralloides Species 0.000 description 25
- 239000004642 Polyimide Substances 0.000 description 19
- 229920001721 polyimide Polymers 0.000 description 19
- 239000000758 substrate Substances 0.000 description 19
- 238000000034 method Methods 0.000 description 18
- 230000005684 electric field Effects 0.000 description 16
- 229910052594 sapphire Inorganic materials 0.000 description 16
- 239000010980 sapphire Substances 0.000 description 16
- 238000012986 modification Methods 0.000 description 15
- 230000004048 modification Effects 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000002474 experimental method Methods 0.000 description 10
- 101150075118 sub1 gene Proteins 0.000 description 10
- 230000005533 two-dimensional electron gas Effects 0.000 description 10
- 229910002704 AlGaN Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000011084 recovery Methods 0.000 description 5
- -1 Si X N Y Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002269 spontaneous effect Effects 0.000 description 4
- 101000619676 Drosophila melanogaster Lipid storage droplets surface-binding protein 2 Proteins 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910017083 AlN Inorganic materials 0.000 description 2
- 229910017109 AlON Inorganic materials 0.000 description 2
- 101100455523 Drosophila melanogaster Lsd-1 gene Proteins 0.000 description 2
- 229910004143 HfON Inorganic materials 0.000 description 2
- 229910003071 TaON Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 229910010282 TiON Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N ZrO Inorganic materials [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 2
- 229910006252 ZrON Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920005575 poly(amic acid) Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Description
本明細書の技術分野は、半導体素子および装置に関する。 The technical field of the present specification relates to semiconductor devices and devices.
GaNに代表されるIII 族窒化物半導体は、高い絶縁破壊電界と高い融点とを備えている。そのため、III 族窒化物半導体は、GaAs系半導体に代わる、高出力、高周波、高温用の半導体デバイスの材料として期待されている。そのため、III 族窒化物半導体を用いるHEMT素子などが研究開発されている。 Group III nitride semiconductors represented by GaN have a high dielectric breakdown electric field and a high melting point. Therefore, group III nitride semiconductors are expected as materials for high-power, high-frequency, high-temperature semiconductor devices to replace GaAs-based semiconductors. Therefore, HEMT devices using group III nitride semiconductors have been researched and developed.
例えば、特許文献1には、分極接合により電子および正孔を同時に発生させる技術が開示されている(特許文献1の図4等参照)。また、特許文献2には、GaN層、AlGaN層、GaN層、p型GaN層の順で形成する技術が開示されている(特許文献2の段落[0034])。これにより、p型GaN層の価電子帯の上端のエネルギーEvをフェルミ準位Efまで引き上げ、2次元ホールガスを発生させる技術が開示されている。
For example,
半導体素子には、一般に優れた電気的特性が求められる。このような電気的特性として例えば、高い耐圧性、低いオン抵抗、短い応答時間、大電流に対する対応性、リーク電流の抑制、が挙げられる。 Semiconductor devices are generally required to have excellent electrical characteristics. Such electrical characteristics include, for example, high withstand voltage, low on-resistance, short response time, responsiveness to large currents, and suppression of leak currents.
本明細書の技術が解決しようとする課題は、高い耐圧性と短い応答時間とを備える半導体素子および装置を提供することである。 An object to be solved by the techniques of the present specification is to provide semiconductor devices and devices having high withstand voltage and short response time.
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。転位密度が1×106 cm-2以上1×1010cm-2以下である。第2半導体層と第3半導体層との間の接触面積が、ゲート幅方向の1μm当たり、10μm2 以上200μm2 以下である。 The semiconductor element in the first aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. It has a semiconductor layer, a source electrode and a drain electrode on the second semiconductor layer or the third semiconductor layer, and a gate electrode on the fourth semiconductor layer. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. The dislocation density is 1 × 10 6 cm -2 or more and 1 × 10 10 cm -2 or less. Contact area between the second semiconductor layer and the third semiconductor layer, per 1μm gate width direction is 10 [mu] m 2 or more 200 [mu] m 2 or less.
この半導体素子においては、転位密度が1×106 cm-2以上1×1010cm-2以下である。第2半導体層と第3半導体層との間の接触面積が、ゲート幅方向の1μm当たり、10μm2 以上200μm2 以下である。このため、この半導体素子は、高い耐圧性と短い応答時間とを備えている。 In this semiconductor device, the dislocation density is 1 × 10 6 cm −2 or more and 1 × 10 10 cm −2 or less. Contact area between the second semiconductor layer and the third semiconductor layer, per 1μm gate width direction is 10 [mu] m 2 or more 200 [mu] m 2 or less. Therefore, this semiconductor device has high withstand voltage and short response time.
本明細書では、少なくとも一つ以上の電気的特性に優れている半導体素子および装置が提供されている。 The present specification provides semiconductor devices and devices having at least one excellent electrical property.
以下、具体的な実施形態について、半導体素子とその製造方法および装置を例に挙げて説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。本明細書において、アンドープの半導体層とは、意図的に不純物をドープしていない半導体層のことである。図面における各層の厚みの比は、必ずしも実際の厚みの比を反映しているわけではない。 Hereinafter, specific embodiments will be described with reference to a semiconductor device, a method for manufacturing the same, and an apparatus. However, the techniques herein are not limited to these embodiments. In the present specification, the undoped semiconductor layer is a semiconductor layer that is not intentionally doped with impurities. The thickness ratio of each layer in the drawings does not necessarily reflect the actual thickness ratio.
(第1の実施形態)
1.半導体素子の構造
1−1.半導体素子の領域
図1は、第1の実施形態の半導体素子100の上面図である。半導体素子100は、電界効果トランジスタ(Field Effect Transistor:FET)である。図1に示すように、半導体素子100は、素子機能領域FR1と、ソース電極露出領域SR1と、ドレイン電極露出領域DR1と、ゲート電極露出領域GR1、GR2と、を有する。
(First Embodiment)
1. 1. Structure of semiconductor element 1-1. Region of Semiconductor Device FIG. 1 is a top view of the
素子機能領域FR1は、素子としての機能を発揮する領域である。素子機能領域FR1は、後述するように、半導体に実際に電流が流れる領域である。素子機能領域FR1は、ポリイミド等の絶縁体で覆われている。そのため、素子機能領域FR1においては、半導体または金属が露出していない。 The element functional region FR1 is a region that exerts a function as an element. The device functional region FR1 is a region in which a current actually flows through the semiconductor, as will be described later. The element functional region FR1 is covered with an insulator such as polyimide. Therefore, the semiconductor or metal is not exposed in the element functional region FR1.
ソース電極露出領域SR1は、ソース電極が露出している領域である。ソース電極露出領域SR1は、外部電極と電気的に接続するためのパッド電極が露出している領域である。ソース電極露出領域SR1は、端部SR1aと端部SR1bと中央部SR1cとを有する。端部SR1aおよび端部SR1bは、素子機能領域FR1の側で中央部SR1cから離れる向きに延伸している。素子機能領域FR1およびドレイン電極露出領域DR1に近づくにつれて、ソース電極露出領域SR1は広がっている。 The source electrode exposed region SR1 is an region where the source electrode is exposed. The source electrode exposed region SR1 is an region where the pad electrode for electrically connecting to the external electrode is exposed. The source electrode exposed region SR1 has an end portion SR1a, an end portion SR1b, and a central portion SR1c. The end portion SR1a and the end portion SR1b extend in a direction away from the central portion SR1c on the side of the element functional region FR1. The source electrode exposed region SR1 expands as it approaches the element functional region FR1 and the drain electrode exposed region DR1.
ドレイン電極露出領域DR1は、ドレイン電極が露出している領域である。ドレイン電極露出領域DR1は、外部電極と電気的に接続するためのパッド電極が露出している領域である。 The drain electrode exposed region DR1 is a region where the drain electrode is exposed. The drain electrode exposed region DR1 is an region where the pad electrode for electrically connecting to the external electrode is exposed.
ゲート電極露出領域GR1、GR2は、ゲート電極が露出している領域である。ゲート電極露出領域GR1、GR2は、外部電極と電気的に接続するためのパッド電極が露出している領域である。 The gate electrode exposed regions GR1 and GR2 are regions where the gate electrodes are exposed. The gate electrode exposed areas GR1 and GR2 are areas where the pad electrodes for electrically connecting to the external electrodes are exposed.
ソース電極露出領域SR1およびドレイン電極露出領域DR1およびゲート電極露出領域GR1、GR2は、絶縁層を介して、半導体の上に形成されている。そのため、これらのソース電極露出領域SR1およびドレイン電極露出領域DR1およびゲート電極露出領域GR1、GR2では、ソース電極とドレイン電極とゲート電極とは、半導体に接触していない。 The source electrode exposed region SR1, the drain electrode exposed region DR1, and the gate electrode exposed regions GR1 and GR2 are formed on the semiconductor via an insulating layer. Therefore, in the source electrode exposed region SR1, the drain electrode exposed region DR1, and the gate electrode exposed regions GR1 and GR2, the source electrode, the drain electrode, and the gate electrode are not in contact with the semiconductor.
ソース電極露出領域SR1は、素子機能領域FR1を間に挟んだ状態でドレイン電極露出領域DR1と対向して配置されている。ソース電極露出領域SR1とゲート電極露出領域GR1、GR2とを合わせた領域は、帯状に配置されている。ドレイン電極露出領域DR1は、帯状に配置されている。 The source electrode exposed region SR1 is arranged so as to face the drain electrode exposed region DR1 with the element functional region FR1 sandwiched between them. The combined region of the source electrode exposed region SR1 and the gate electrode exposed regions GR1 and GR2 is arranged in a band shape. The drain electrode exposed region DR1 is arranged in a band shape.
ゲート電極露出領域GR1、GR2は、ソース電極露出領域SR1の側に形成されている。ゲート電極露出領域GR1、GR2は、素子機能領域FR1を間に挟んだ状態でドレイン電極露出領域DR1と対向して配置されている。ゲート電極露出領域GR1およびゲート電極露出領域GR2の間には、ソース電極露出領域SR1が配置されている。ゲート電極露出領域GR1は、ソース電極露出領域SR1の端部SR1aおよび中央部SR1cに対面している。ゲート電極露出領域GR2は、ソース電極露出領域SR1の端部SR1bおよび中央部SR1cに対面している。 The gate electrode exposed regions GR1 and GR2 are formed on the side of the source electrode exposed region SR1. The gate electrode exposed regions GR1 and GR2 are arranged so as to face the drain electrode exposed region DR1 with the element functional region FR1 sandwiched between them. A source electrode exposed region SR1 is arranged between the gate electrode exposed region GR1 and the gate electrode exposed region GR2. The gate electrode exposed region GR1 faces the end portion SR1a and the central portion SR1c of the source electrode exposed region SR1. The gate electrode exposed region GR2 faces the end portion SR1b and the center portion SR1c of the source electrode exposed region SR1.
ゲート電極露出領域GR1と素子機能領域FR1との間には、ソース電極露出領域SR1の端部SR1aが位置している。ゲート電極露出領域GR2と素子機能領域FR1との間には、ソース電極露出領域SR1の端部SR1bが位置している。素子機能領域FR1に対面する位置では、ソース電極露出領域SR1の幅とドレイン電極露出領域DR1の幅とはほぼ等しい。 The end SR1a of the source electrode exposed region SR1 is located between the gate electrode exposed region GR1 and the element functional region FR1. The end SR1b of the source electrode exposed region SR1 is located between the gate electrode exposed region GR2 and the element functional region FR1. At the position facing the element functional region FR1, the width of the source electrode exposed region SR1 and the width of the drain electrode exposed region DR1 are substantially equal to each other.
1−2.素子機能領域
1−2−1.断面構造
図2は、第1の実施形態の半導体素子100の積層構造を示す図である。図2は、図1のII−II断面を示す図である。図2に示すように、半導体素子100は、サファイア基板Sub1と、バッファ層Bf1と、第1半導体層110と、第2半導体層120と、第3半導体層130と、第4半導体層140と、ソース電極S1と、ドレイン電極D1と、ゲート電極G1と、ポリイミド層PI1と、を有する。
1-2. Element functional area 1-2-1. Cross-sectional structure FIG. 2 is a diagram showing a laminated structure of the
サファイア基板Sub1は、半導体層を支持する支持基板である。サファイア基板Sub1は、例えば、+c面から半導体層を成長させる成長基板であってもよい。サファイア基板Sub1の厚みは、例えば、50μm以上500μm以下である。 The sapphire substrate Sub1 is a support substrate that supports the semiconductor layer. The sapphire substrate Sub1 may be, for example, a growth substrate in which the semiconductor layer is grown from the + c plane. The thickness of the sapphire substrate Sub1 is, for example, 50 μm or more and 500 μm or less.
バッファ層Bf1は、サファイア基板Sub1の上に形成されている。バッファ層Bf1は、低温GaNバッファ層である。バッファ層Bf1は、例えば、低温AlNバッファ層であってもよい。バッファ層Bf1の膜厚は、例えば、20nm以上50nm以下である。 The buffer layer Bf1 is formed on the sapphire substrate Sub1. The buffer layer Bf1 is a low temperature GaN buffer layer. The buffer layer Bf1 may be, for example, a low temperature AlN buffer layer. The film thickness of the buffer layer Bf1 is, for example, 20 nm or more and 50 nm or less.
第1半導体層110は、バッファ層Bf1より上層に形成されている。第1半導体層110は、例えば、GaN層である。第1半導体層110は、不純物を意図的にはドープされていない。第1半導体層110の膜厚は、例えば、300nm以上5000nm以下である。
The
第2半導体層120は、第1半導体層110より上層に形成されている。第2半導体層120は、第1半導体層110に直接接触している。第2半導体層120は、例えば、AlGaN層である。第2半導体層120のAl組成は、例えば、0.1以上0.5以下である。第2半導体層120のバンドギャップは、第1半導体層110および第3半導体層130のバンドギャップよりも大きい。第2半導体層120は、不純物を意図的にはドープされていない。第2半導体層120の膜厚は、例えば、20nm以上150nm以下である。
The
第3半導体層130は、第2半導体層120より上層に形成されている。第3半導体層130は、第2半導体層120に直接接触している。第3半導体層130は、例えば、GaN層である。第3半導体層130は、不純物を意図的にはドープされていない。第3半導体層130は、凹部X1および凹部X2に挟まれて区画されている。また、第3半導体層130は、ソース電極S1の形成領域である凹部X1の周囲を取り囲んでいる。第3半導体層130の膜厚は、例えば、20nm以上150nm以下である。
The
第4半導体層140は、第3半導体層130より上層に形成されている。第4半導体層140は、第3半導体層130に直接接触している。第4半導体層140は、例えば、p型GaN層である。第4半導体層140は、p型不純物をドープされている。p型不純物は、例えば、Mgである。第4半導体層140の不純物濃度は、例えば、1×1017cm-3以上3×1020cm-3以下である。ゲート電極G1に近いほど、第4半導体層140の不純物濃度は高い。第4半導体層140の膜厚は、例えば、20nm以上150nm以下である。
The
ソース電極S1は、第2半導体層120の上に形成されている。ソース電極S1は、第2半導体層120に直接接触している。ソース電極S1の形成箇所には、凹部X1が形成されている。凹部X1は、第4半導体層140から第2半導体層120の途中まで達している。凹部X1の底部には、第2半導体層120が露出している。ソース電極S1は、凹部X1の上に形成されている。
The source electrode S1 is formed on the
ドレイン電極D1は、第2半導体層120の上に形成されている。ドレイン電極D1は、第2半導体層120に直接接触している。ドレイン電極D1の形成箇所には、凹部X2が形成されている。凹部X2は、第4半導体層140から第2半導体層120の途中まで達している。凹部X2の底部には、第2半導体層120が露出している。ドレイン電極D1は、凹部X2の上に形成されている。
The drain electrode D1 is formed on the
ゲート電極G1は、第4半導体層140の上に形成されている。ゲート電極G1は、第4半導体層140に直接接触している。
The gate electrode G1 is formed on the
ポリイミド層PI1は、半導体層の表面を覆っている。また、ポリイミド層PI1は、素子機能領域FR1の各電極を覆っている。 The polyimide layer PI1 covers the surface of the semiconductor layer. Further, the polyimide layer PI1 covers each electrode of the element functional region FR1.
このように、第1半導体層110と第2半導体層120と第3半導体層130と第4半導体層140とは、III 族窒化物半導体層である。第1半導体層110と第2半導体層120と第3半導体層130とは、アンドープの半導体層である。第4半導体層140は、p型半導体層である。
As described above, the
第3半導体層130は、凹部X3と、第4半導体層140と接触する領域と、を有する。凹部X3は、第4半導体層140から第3半導体層130の途中まで達している。凹部X3における第3半導体層130の膜厚は、第4半導体層140と接触している第3半導体層130の膜厚よりも薄い。
The
凹部X1および凹部X2は、つながっていない。後述するように、凹部X1は棒状形状であり、凹部X2は櫛歯形状である。そして、凹部X1と凹部X2との間に第3半導体層130が配置されている。
The recess X1 and the recess X2 are not connected. As will be described later, the recess X1 has a rod-like shape, and the recess X2 has a comb-teeth shape. A
1−2−2.平面的構造
図3は、第1の実施形態の半導体素子100の素子機能領域FR1の電極の接触領域を示す図である。図3では、素子機能領域FR1における電極の接触領域を第2半導体層120に射影した場合の領域を示している。半導体素子100は、ソース電極接触領域SC1と、ドレイン電極接触領域DC1と、ゲート電極接触領域GC1と、を有する。
1-2-2. Planar structure FIG. 3 is a diagram showing a contact region of an electrode of the element functional region FR1 of the
ソース電極接触領域SC1は、ソース電極S1と第2半導体層120とが接触している領域である。ドレイン電極接触領域DC1は、ドレイン電極D1と第2半導体層120とが接触している領域である。ゲート電極接触領域GC1は、ゲート電極G1と第4半導体層140とが接触している領域である。
The source electrode contact region SC1 is a region in which the source electrode S1 and the
ソース電極接触領域SC1は、例えば、第1電極接触領域である。ドレイン電極接触領域DC1は、例えば、第2電極接触領域である。ゲート電極接触領域GC1は、例えば、第3電極接触領域である。 The source electrode contact region SC1 is, for example, a first electrode contact region. The drain electrode contact region DC1 is, for example, a second electrode contact region. The gate electrode contact region GC1 is, for example, a third electrode contact region.
ソース電極接触領域SC1とドレイン電極接触領域DC1とゲート電極接触領域GC1とは、サファイア基板Sub1と第1半導体層110と第2半導体層120とのうちのいずれかに射影した場合に、互いに重ならない。
The source electrode contact region SC1, the drain electrode contact region DC1, and the gate electrode contact region GC1 do not overlap each other when projected onto any of the sapphire substrate Sub1, the
ソース電極接触領域SC1は、棒状形状を有する。ゲート電極接触領域GC1は、ソース電極接触領域SC1の周囲を非接触で囲っている。厳密には、ゲート電極接触領域GC1は、第4半導体層140の上にあり、ソース電極接触領域SC1は、第2半導体層120の上にある。
The source electrode contact region SC1 has a rod-like shape. The gate electrode contact region GC1 surrounds the source electrode contact region SC1 in a non-contact manner. Strictly speaking, the gate electrode contact region GC1 is on the
ゲート電極G1と第4半導体層140とが接触するゲート電極接触領域GC1を第2半導体層120に射影した領域は、ソース電極S1と第2半導体層120とが接触するソース電極接触領域SC1の周囲を非接触で囲んでいる。ゲート電極接触領域GC1およびソース電極接触領域SC1をサファイア基板Sub1または第1半導体層110に射影した場合に、ゲート電極接触領域GC1は、ソース電極接触領域SC1の周囲を非接触で取り囲んでいる。
The region in which the gate electrode contact region GC1 in which the gate electrode G1 and the
ドレイン電極接触領域DC1は、櫛歯形状を有する。ソース電極接触領域SC1およびゲート電極接触領域GC1は、ドレイン電極接触領域DC1の櫛歯と櫛歯との間の位置に挟まれた状態で配置されている。すなわち、ソース電極接触領域SC1の棒状形状が、ドレイン電極接触領域DCの櫛歯形状の間に配置されている。 The drain electrode contact region DC1 has a comb tooth shape. The source electrode contact region SC1 and the gate electrode contact region GC1 are arranged so as to be sandwiched between the comb teeth of the drain electrode contact region DC1. That is, the rod shape of the source electrode contact region SC1 is arranged between the comb tooth shapes of the drain electrode contact region DC.
第1半導体層110と第2半導体層120とが接触する接触面の形状は、長方形である。ソース電極接触領域SC1の棒状形状をその接触面に射影した領域の長手方向が、その長方形の短辺に平行な方向に配置されている。図2および図3に示すように、ソース電極接触領域SC1の棒状形状の長手方向に垂直な断面では、ソース電極接触領域SC1とドレイン電極接触領域DC1とが交互に配置されている。
The shape of the contact surface where the
図3に示すように、ソースコンタクト電極S1cは、先端部分の弧状部S1c1と先端部分以外の棒状部S1c2とを有する。ソースコンタクト電極S1cの棒状部S1c2は、弧状部S1c1と弧状部S1c1との間に挟まれている。 As shown in FIG. 3, the source contact electrode S1c has an arc-shaped portion S1c1 at the tip portion and a rod-shaped portion S1c2 other than the tip portion. The rod-shaped portion S1c2 of the source contact electrode S1c is sandwiched between the arc-shaped portion S1c1 and the arc-shaped portion S1c1.
ドレインコンタクト電極D1cは、先端部分の弧状部D1c1と先端部分以外の棒状部D1c2とを有する。ドレインコンタクト電極D1cの棒状部D1c2は、弧状部D1c1と弧状部D1c1との間に挟まれていない。 The drain contact electrode D1c has an arc-shaped portion D1c1 at the tip portion and a rod-shaped portion D1c2 other than the tip portion. The rod-shaped portion D1c2 of the drain contact electrode D1c is not sandwiched between the arc-shaped portion D1c1 and the arc-shaped portion D1c1.
ゲートコンタクト電極G1cは、先端部分の弧状部G1c1と先端部分以外の帯状部G1c2とを有する。ゲートコンタクト電極G1cの弧状部G1c1は、帯状部G1c2と帯状部G1c2との間に位置している。ゲートコンタクト電極G1cの弧状部G1c1および帯状部G1c2は、環状形状である。 The gate contact electrode G1c has an arc-shaped portion G1c1 at the tip portion and a band-shaped portion G1c2 other than the tip portion. The arc-shaped portion G1c1 of the gate contact electrode G1c is located between the strip-shaped portion G1c2 and the strip-shaped portion G1c2. The arc-shaped portion G1c1 and the strip-shaped portion G1c2 of the gate contact electrode G1c have an annular shape.
図1に示すように、ソース電極接触領域SC1の棒状部分の数が、ドレイン電極接触領域DC1の櫛歯形状の棒状部分の数よりも1本多い。このように、半導体素子100の最も外側に位置している電極接触領域は、ドレイン電極接触領域DC1ではなくソース電極接触領域SC1である。
As shown in FIG. 1, the number of rod-shaped portions of the source electrode contact region SC1 is one more than the number of comb-shaped rod-shaped portions of the drain electrode contact region DC1. As described above, the electrode contact region located on the outermost side of the
図4は、第1の実施形態の半導体素子100のソースコンタクト電極S1cおよびドレインコンタクト電極D1cの周辺の拡大図である。
FIG. 4 is an enlarged view of the periphery of the source contact electrode S1c and the drain contact electrode D1c of the
1−2−3.分極超接合領域
図2に示すように、半導体素子100は、分極超接合領域PSJ1を有する。分極超接合領域PSJ1は、第1半導体層110と第2半導体層120と第3半導体層130とを有し、第4半導体層140を有さない領域である。つまり、分極超接合領域PSJ1は、第3半導体層130が形成されているとともに第4半導体層140が形成されていない領域であってゲート電極接触領域GC1とドレイン電極接触領域DC1との間に位置する領域である。
1-2-3. Polarized superjunction region As shown in FIG. 2, the
このように分極超接合領域PSJ1は、p型半導体層を有さない。分極超接合領域PSJ1は、ゲート電極接触領域GC1とドレイン電極接触領域DC1とで挟まれた領域に位置する。分極超接合長Lpsjは、ソース電極接触領域SC1からドレイン電極接触領域DC1までの最短距離を結ぶ方向における分極超接合領域PSJ1の長さである。 As described above, the polarized superjunction region PSJ1 does not have a p-type semiconductor layer. The polarized superjunction region PSJ1 is located in a region sandwiched between the gate electrode contact region GC1 and the drain electrode contact region DC1. The polarization superjunction length Lpsj is the length of the polarization superjunction region PSJ1 in the direction connecting the shortest distance from the source electrode contact region SC1 to the drain electrode contact region DC1.
1−3.ソース電極露出領域
図5は、第1の実施形態の半導体素子100のソース電極露出領域SR1の周辺の断面構造を示す図(その1)である。図5は、図1のV−V断面を示す図である。図5に示すように、第1半導体層110の上に絶縁層IL1が形成されている。そして、絶縁層IL1の上にソース電極S1が形成されている。また、ゲート電極G1のゲート配線電極G1wとソース電極S1のソース配線電極S1wとの間には、ポリイミド層PI1が形成されている。ポリイミド層PI1は、ゲート電極G1とソース電極S1とを絶縁する。ソース電極露出領域SR1においては、ソース電極S1と半導体とは電気的に接続されていない。
1-3. Source electrode exposed region FIG. 5 is a diagram (No. 1) showing a cross-sectional structure around the source electrode exposed region SR1 of the
第1半導体層110には、ソース電極露出領域SR1の少なくとも一部に沿って溝U1が形成されている。溝U1があるため、第1半導体層110とソース電極S1との間の距離を大きくとることができる。つまり、第1半導体層110とソース電極S1との間の絶縁性が高められている。
A groove U1 is formed in the
ソース電極S1は、ソースコンタクト電極S1cと、ソース配線電極S1wと、ソースパッド電極S1pと、を有する。ソースコンタクト電極S1cは、第2半導体層120と直接接触している。ソース配線電極S1wは、ソースコンタクト電極S1cとソースパッド電極S1pとを連結する。ソースパッド電極S1pは、外部電源と電気的に接続するための電極である。
The source electrode S1 has a source contact electrode S1c, a source wiring electrode S1w, and a source pad electrode S1p. The source contact electrode S1c is in direct contact with the
1−4.ドレイン電極露出領域
図6は、第1の実施形態の半導体素子100のドレイン電極露出領域DR1の周辺の断面構造を示す図である。図6は、図1のVI−VI断面を示す図である。図6に示すように、第1半導体層110の上に絶縁層IL1が形成されている。そして、絶縁層IL1の上にドレイン電極D1が形成されている。また、ポリイミド層PI1は、ドレイン電極D1と絶縁層IL1との間の隙間を埋めている。ドレイン電極露出領域DR1においては、ドレイン電極D1と半導体とは電気的に接続されていない。
1-4. Drain electrode exposed region FIG. 6 is a diagram showing a cross-sectional structure around a drain electrode exposed region DR1 of the
第1半導体層110には、ドレイン電極露出領域DR1の少なくとも一部に沿って溝U2が形成されている。溝U2があるため、第1半導体層110とドレイン電極D1との間の距離を大きくとることができる。つまり、第1半導体層110とドレイン電極D1との間の絶縁性が高められている。
A groove U2 is formed in the
ドレイン電極D1は、ドレインコンタクト電極D1cと、ドレイン配線電極D1wと、ドレインパッド電極D1pと、を有する。ドレインコンタクト電極D1cは、第2半導体層120と直接接触している。ドレイン配線電極D1wは、ドレインコンタクト電極D1cとドレインパッド電極D1pとを連結する。ドレインパッド電極D1pは、外部電源と電気的に接続するための電極である。
The drain electrode D1 has a drain contact electrode D1c, a drain wiring electrode D1w, and a drain pad electrode D1p. The drain contact electrode D1c is in direct contact with the
1−5.ゲート電極露出領域
図7は、第1の実施形態の半導体素子100のゲート電極露出領域GR1の周辺の断面構造を示す図である。図7は、図1のVII−VII断面を示す図である。図7に示すように、第1半導体層110の上に絶縁層IL1が形成されている。そして、絶縁層IL1の上にゲート電極G1が形成されている。ゲート電極露出領域GR1においては、ゲート電極G1と半導体とは電気的に接続されていない。
1-5. Gate electrode exposed region FIG. 7 is a diagram showing a cross-sectional structure around a gate electrode exposed region GR1 of the
ゲート電極G1は、ゲートコンタクト電極G1cと、ゲート配線電極G1wと、ゲートパッド電極G1pと、を有する。ゲートコンタクト電極G1cは、第4半導体層140と直接接触している。ゲート配線電極G1wは、ゲートコンタクト電極G1cとゲートパッド電極G1pとを連結する。ゲートパッド電極G1pは、外部電源と電気的に接続するための電極である。
The gate electrode G1 has a gate contact electrode G1c, a gate wiring electrode G1w, and a gate pad electrode G1p. The gate contact electrode G1c is in direct contact with the
1−6.絶縁膜の形成領域
図8は、第1の実施形態の半導体素子100のソース電極露出領域SR1の周辺の断面構造を示す図(その2)である。図8は、図1のVIII−VIII断面を示す図である。図8に示すように、ドレイン電極D1のドレインコンタクト電極D1cが、ソースパッド電極S1pの側に延伸している。ドレイン電極D1のドレインコンタクト電極D1cがソースパッド電極S1pの側に伸びている延長上では、絶縁層IL1は、第1半導体層110および第2半導体層120に接触していない。ただし、絶縁層IL1は、第1半導体層110の上に形成されており、溝U1の底部で第1半導体層110と接触している。
1-6. Insulating film forming region FIG. 8 is a diagram (No. 2) showing a cross-sectional structure around a source electrode exposed region SR1 of the
図9は、第1の実施形態の半導体素子100のソース電極接触領域SC1およびドレイン電極接触領域DC1と絶縁層IL1との間の位置関係を示す図である。図9は、絶縁層IL1とソース電極接触領域SC1およびドレイン電極接触領域DC1とを抜き出して描いた平面図である。
FIG. 9 is a diagram showing the positional relationship between the source electrode contact region SC1 and the drain electrode contact region DC1 of the
図9に示すように、絶縁層IL1は、ソース電極接触領域SC1およびゲート電極接触領域GC1に向かって突出する突出部IL1aを有する。図9に示すように、突出部IL1aは、ゲート配線電極G1wと第1半導体層110との間の位置であって、ソース電極接触領域SC1の長手方向の延長上の位置に配置されている。
As shown in FIG. 9, the insulating layer IL1 has a projecting portion IL1a projecting toward the source electrode contact region SC1 and the gate electrode contact region GC1. As shown in FIG. 9, the protruding portion IL1a is located between the gate wiring electrode G1w and the
図5および図9に示すように、絶縁層IL1は、突出部IL1aの位置で第2半導体層120と接触している。図8および図9に示すように、絶縁層IL1は、突出部IL1a以外の位置では第2半導体層120に接触していない。図5に示すように、絶縁層IL1の突出部IL1aは、第2半導体層120と第3半導体層130と第4半導体層140とゲートコンタクト電極G1cとゲート配線電極G1wとに接触している。
As shown in FIGS. 5 and 9, the insulating layer IL1 is in contact with the
1−7.電極の配線構造
図10は、第1の実施形態の半導体素子100のゲート電極G1の配線を示す図である。ゲート電極接触領域GC1のゲート電極G1は、ゲート配線電極GW2に連結されている。ゲート配線電極GW2は、ソース電極接触領域SC1の長手方向に平行な方向に形成されている。ゲート配線電極GW1は、ゲート配線電極GW2を介して複数のゲートコンタクト電極G1cと電気的に接続されている。ゲート配線電極GW1およびゲート配線電極GW2は、ゲート配線電極G1wの一部である。
1-7. Electrode Wiring Structure FIG. 10 is a diagram showing wiring of the gate electrode G1 of the
図11は、第1の実施形態の半導体素子100のソース電極S1の配線を示す図である。ソースコンタクト電極S1cは、ソース配線電極SW2に連結されている。ソース配線電極SW2は、ソース電極接触領域SC1の長手方向に平行な方向に形成されている。ソース配線電極SW1は、ソース配線電極SW2を介して複数のソースコンタクト電極S1cと電気的に接続されている。ソース配線電極SW1およびソース配線電極SW2は、ソース配線電極S1wの一部である。
FIG. 11 is a diagram showing the wiring of the source electrode S1 of the
図11に示すように、ソース電極S1のソース配線電極S1wを第2半導体層120に射影した領域は、ドレイン電極D1のドレイン配線電極D1wを第2半導体層120に射影した領域と重ならない。
As shown in FIG. 11, the region where the source wiring electrode S1w of the source electrode S1 is projected onto the
図10および図11に示すように、ソース配線電極SW2を第2半導体層120に射影した領域は、ゲート配線電極GW2を第2半導体層120に射影した領域と重なる。
As shown in FIGS. 10 and 11, the region where the source wiring electrode SW2 is projected onto the
ソース電極S1のソース配線電極S1wを第2半導体層120に射影した領域は、ゲート電極G1のゲート配線電極G1wを第2半導体層120に射影した領域と部分的に重なる。ドレイン電極D1のドレイン配線電極D1wを第2半導体層120に射影した領域は、ゲート電極G1のゲート配線電極G1wを第2半導体層120に射影した領域と重ならない。
The region where the source wiring electrode S1w of the source electrode S1 is projected onto the
1−8.電極の積層構造
1−8−1.ソース電極およびドレイン電極
ソース電極S1およびドレイン電極D1は、前述のように、第2半導体層120の上に形成されている。第2半導体層120がAlGaN層である場合には、ソース電極S1とドレイン電極D1とは、AlGaN層と接触する。
1-8. Laminated structure of electrodes 1-8-1. Source electrode and drain electrode The source electrode S1 and the drain electrode D1 are formed on the
図12は、第1の実施形態の半導体素子100のソース電極S1およびドレイン電極D1の積層構造を示す図である。ソース電極S1は、第2半導体層120の側から順に形成された第1金属層S1a1、第2金属層S1a2、第3金属層S1a3、第4金属層S1a4、第5金属層S1a5、第6金属層S1a6を有する。第3金属層S1a3と第4金属層S1a4との間にはその他の金属層があってもよい。
FIG. 12 is a diagram showing a laminated structure of the source electrode S1 and the drain electrode D1 of the
第1金属層S1a1は、例えばVである。第2金属層S1a2は、例えばAlである。第3金属層S1a3は、例えばTiである。第4金属層S1a4は、例えばTiである。第5金属層S1a5は、例えばAuである。第6金属層S1a6は、例えばAuである。上記は例示であり、上記以外の金属または合金を用いてもよい。 The first metal layer S1a1 is, for example, V. The second metal layer S1a2 is, for example, Al. The third metal layer S1a3 is, for example, Ti. The fourth metal layer S1a4 is, for example, Ti. The fifth metal layer S1a5 is, for example, Au. The sixth metal layer S1a6 is, for example, Au. The above is an example, and a metal or alloy other than the above may be used.
第1金属層S1a1の膜厚は、例えば、5nm以上60nm以下である。第2金属層S1a2の膜厚は、例えば、20nm以上400nm以下である。第3金属層S1a3の膜厚は、例えば、5nm以上60nm以下である。第4金属層S1a4の膜厚は、例えば、5nm以上60nm以下である。第5金属層S1a5の膜厚は、例えば、50nm以上400nm以下である。第6金属層S1a6の膜厚は、例えば、1000nm以上15000nm以下である。上記は例示であり、上記以外の数値を用いてもよい。 The film thickness of the first metal layer S1a1 is, for example, 5 nm or more and 60 nm or less. The film thickness of the second metal layer S1a2 is, for example, 20 nm or more and 400 nm or less. The film thickness of the third metal layer S1a3 is, for example, 5 nm or more and 60 nm or less. The film thickness of the fourth metal layer S1a4 is, for example, 5 nm or more and 60 nm or less. The film thickness of the fifth metal layer S1a5 is, for example, 50 nm or more and 400 nm or less. The film thickness of the sixth metal layer S1a6 is, for example, 1000 nm or more and 15000 nm or less. The above is an example, and numerical values other than the above may be used.
第1金属層S1a1から第5金属層S1a5までの金属層は、例えば、ソースコンタクト電極S1cに該当する。第6金属層S1a6は、例えば、ソース配線電極S1wに該当する。 The metal layers from the first metal layer S1a1 to the fifth metal layer S1a5 correspond to, for example, the source contact electrode S1c. The sixth metal layer S1a6 corresponds to, for example, the source wiring electrode S1w.
ドレイン電極D1は、第2半導体層120の側から順に形成された第1金属層D1a1、第2金属層D1a2、第3金属層D1a3、第4金属層D1a4、第5金属層D1a5、第6金属層D1a6を有する。これらの金属層における金属の種類および膜厚は、ソース電極S1と同様である。もちろん、これらの金属層における金属の種類および膜厚は、ソース電極S1と異なっていてもよい。
The drain electrode D1 is a first metal layer D1a1, a second metal layer D1a2, a third metal layer D1a3, a fourth metal layer D1a4, a fifth metal layer D1a5, and a sixth metal formed in this order from the side of the
1−8−2.ゲート電極
図13は、第1の実施形態の半導体素子100のゲート電極G1の積層構造を示す図である。ゲート電極G1は、第4半導体層140の側から順に形成された第1金属層G1a1、第2金属層G1a2、第3金属層G1a3、第4金属層G1a4を有する。
1-8-2. Gate electrode FIG. 13 is a diagram showing a laminated structure of the gate electrode G1 of the
第1金属層G1a1は、例えばNiである。第2金属層G1a2は、例えばAuである。第3金属層G1a3は、例えばNiである。第4金属層G1a4は、例えばAuである。上記は例示であり、上記以外の金属または合金を用いてもよい。 The first metal layer G1a1 is, for example, Ni. The second metal layer G1a2 is, for example, Au. The third metal layer G1a3 is, for example, Ni. The fourth metal layer G1a4 is, for example, Au. The above is an example, and a metal or alloy other than the above may be used.
第1金属層G1a1の膜厚は、例えば、5nm以上100nm以下である。第2金属層G1a2の膜厚は、例えば、5nm以上300nm以下である。第3金属層G1a3の膜厚は、例えば、5nm以上100nm以下である。第4金属層G1a4の膜厚は、例えば、50nm以上400nm以下である。上記は例示であり、上記以外の数値を用いてもよい。 The film thickness of the first metal layer G1a1 is, for example, 5 nm or more and 100 nm or less. The film thickness of the second metal layer G1a2 is, for example, 5 nm or more and 300 nm or less. The film thickness of the third metal layer G1a3 is, for example, 5 nm or more and 100 nm or less. The film thickness of the fourth metal layer G1a4 is, for example, 50 nm or more and 400 nm or less. The above is an example, and numerical values other than the above may be used.
第1金属層G1a1から第3金属層G1a3までの金属層は、例えば、ゲートコンタクト電極G1cに該当する。第4金属層G1a4は、例えば、ゲート配線電極G1wに該当する。また、第1金属層G1a1から第4金属層G1a4までの金属層が、ゲートコンタクト電極G1cに該当し、その上にゲート配線電極G1wが存在してもよい。 The metal layers from the first metal layer G1a1 to the third metal layer G1a3 correspond to, for example, the gate contact electrode G1c. The fourth metal layer G1a4 corresponds to, for example, the gate wiring electrode G1w. Further, the metal layers from the first metal layer G1a1 to the fourth metal layer G1a4 may correspond to the gate contact electrode G1c, and the gate wiring electrode G1w may be present on the gate contact electrode G1c.
2.半導体素子の動作原理
2−1.2次元電子ガスおよび2次元ホールガス
図14は、第1の実施形態の半導体素子100の2次元電子ガスおよび2次元ホールガスを示す図である。図15は、第1の実施形態の半導体素子100のバンド構造を示す図である。
2. Operating Principle of Semiconductor Device 2-1.2 Dimensional Electron Gas and Two-Dimensional Hall Gas FIG. 14 is a diagram showing a two-dimensional electron gas and a two-dimensional hall gas of the
図14に示すように、第1半導体層110と第2半導体層120とはヘテロ接合されている。これにより、ピエゾ分極および自発分極が生じ、第1半導体層110側の第2半導体層120に正の固定電荷が誘起される。また、第2半導体層120と第3半導体層130とはヘテロ接合されている。これにより、ピエゾ分極および自発分極が生じ、第3半導体層130側の第2半導体層120に負の固定電荷が誘起される。
As shown in FIG. 14, the
これにより、図14および図15に示すように、第2半導体層120側の第1半導体層110の内部に2次元電子ガス(2DEG)が発生し、第2半導体層120側の第3半導体層130の内部に2次元ホールガス(2DHG)が発生する。
As a result, as shown in FIGS. 14 and 15, two-dimensional electron gas (2DEG) is generated inside the
また、p型の第4半導体層140が第3半導体層130に接触している。このため、第3半導体層130における第2半導体層120側の価電子帯の上端のエネルギーが引き上げられる。このため、2次元ホールガス(2DHG)の発生が促進される。
Further, the p-type
このようにして、図14および図15に示すように、ヘテロ界面に2次元電子ガス(2DEG)および2次元ホールガス(2DHG)が発生する。 In this way, as shown in FIGS. 14 and 15, two-dimensional electron gas (2DEG) and two-dimensional whole gas (2DHG) are generated at the hetero interface.
2−2.閾値電圧
ゲート電極G1に印加するゲート電圧が閾値電圧Vth以上である場合には、前述のようにピエゾ分極および自発分極が生じる。そして、2次元電子ガス(2DEG)および2次元ホールガス(2DHG)が発生する。この状態では、ソース電極S1とドレイン電極D1との間に電流が流れる。閾値電圧Vthは、例えば、−5V程度である。
2-2. Threshold voltage When the gate voltage applied to the gate electrode G1 is equal to or higher than the threshold voltage Vth, piezo polarization and spontaneous polarization occur as described above. Then, two-dimensional electron gas (2DEG) and two-dimensional whole gas (2DHG) are generated. In this state, a current flows between the source electrode S1 and the drain electrode D1. The threshold voltage Vth is, for example, about −5 V.
ゲート電極G1に印加するゲート電圧が閾値電圧Vth未満である場合には、ピエゾ分極および自発分極が生じない。そのため、ソース電極S1とドレイン電極D1との間に電流がほとんど流れない。実際には、ソース電極S1とドレイン電極D1との間に微小なリーク電流が流れる。 When the gate voltage applied to the gate electrode G1 is less than the threshold voltage Vth, piezo polarization and spontaneous polarization do not occur. Therefore, almost no current flows between the source electrode S1 and the drain electrode D1. In reality, a minute leak current flows between the source electrode S1 and the drain electrode D1.
ゲート電圧を閾値電圧Vth未満にすると、第4半導体層140からホールが引き抜かれる。このため、ゲート電極G1から第3半導体層130に正電荷が供給されず、2次元電子ガス(2DEG)および2次元ホールガス(2DHG)がほぼ同時に消失する。
When the gate voltage is set to less than the threshold voltage Vth, holes are extracted from the
ドレイン電流は、ドレイン電極D1、第2半導体層120、第1半導体層110の2次元電子ガス(2DEG)、第2半導体層120、ソース電極S1、の経路で流れる。2次元ホールガス(2DHG)は、半導体素子100のオン・オフの際に2次元電子ガス(2DEG)とともに発生するのみであり、半導体素子100に電流を流すために直接利用されるわけではない。
The drain current flows in the path of the drain electrode D1, the
3.半導体素子の電気的特性
ここで、半導体素子100の構造と半導体素子100の電気的特性との間の関係について説明する。
3. 3. Electrical Characteristics of Semiconductor Element Here, the relationship between the structure of the
図16は、第1の実施形態の半導体素子100のゲート電極G1に逆バイアスが印加された場合の電界を概念的に示す模式図である。図16の横軸は、半導体素子100の位置を示している。図16の縦軸は、電界である。逆バイアスが印加されたときには、半導体素子100中のホールが引き抜かれる。このため、2次元電子ガス(2DEG)および2次元ホールガス(2DHG)が消失する。そして、第1半導体層110と第2半導体層120と第3半導体層130とは空乏化する。その結果、図16における分極超接合領域PSJ1の幅方向にわたって、電界の強度が一様になる。ここで、図16に示す電界の面積が電圧に相当する。
FIG. 16 is a schematic diagram conceptually showing an electric field when a reverse bias is applied to the gate electrode G1 of the
半導体素子100のソース電極S1とドレイン電極D1との間に高い電圧が印加されたとしても、ゲート電極に逆バイアスを印加することにより、図16のように電界を空間的に広く分布させることができる。つまり、この半導体素子100は、局所的に強い電界が形成されることを抑制することができる。したがって、半導体素子100の耐圧性は高い。
Even if a high voltage is applied between the source electrode S1 and the drain electrode D1 of the
本明細書においてFETの耐圧とは、ゲート電圧Vgを−10V印加したオフ状態で、ドレイン電圧Vdを印加したときにドレイン電流Idが1×10-4Aに達するドレイン電圧Vdの値のことをいう。本実施形態においては、半導体素子100の常温での定格電流は数A〜数十A程度である。上記のドレイン電流Idは、この定格電流から5桁程度低い値である。
In the present specification, the withstand voltage of the FET refers to the value of the drain voltage Vd at which the drain current Id reaches 1 × 10 -4 A when the drain voltage Vd is applied in the off state where the gate voltage Vg is applied at −10 V. say. In the present embodiment, the rated current of the
3−1.分極超接合領域
分極超接合領域PSJ1があると、分極超接合領域PSJ1を空乏化させることができる。ゲート電極G1に大きな逆バイアスが印加されたとしても、分極超接合領域PSJ1にわたって一様な電界分布が形成される。一方、従来のFETではゲート近傍に強い電界が形成されることが多い。このため、ゲート電極G1近傍に形成される電界強度は同様な条件下の従来のFETに比べて十分に小さい。このように、半導体素子100においては、ゲート近傍への電界集中が緩和されている。このため、分極超接合領域PSJ1の長さである分極超接合長Lpsjが長いほど、半導体素子100の耐圧性は高い傾向にある。
3-1. Polarized superjunction region With the polarized superjunction region PSJ1, the polarized superjunction region PSJ1 can be depleted. Even if a large reverse bias is applied to the gate electrode G1, a uniform electric field distribution is formed over the polarization superjunction region PSJ1. On the other hand, in the conventional FET, a strong electric field is often formed in the vicinity of the gate. Therefore, the electric field strength formed in the vicinity of the gate electrode G1 is sufficiently smaller than that of the conventional FET under the same conditions. As described above, in the
一方、分極超接合長Lpsjが短いと、ソース電極S1とドレイン電極D1との間の距離は短い。このため、分極超接合長Lpsjが短いほど、半導体素子100のオン抵抗は低い傾向にある。
On the other hand, when the polarization superjunction length Lpsj is short, the distance between the source electrode S1 and the drain electrode D1 is short. Therefore, the shorter the polarization superjunction length Lpsj, the lower the on-resistance of the
3−2.ゲート長
ゲート長Lgは、ソース電極接触領域SC1からドレイン電極接触領域DC1までの最短距離を結ぶ方向における第4半導体層140の長さである。ゲート長Lgが短いほど、応答時間は短い傾向にある。ゲート長Lgが短い場合には、ゲート長Lg方向の空乏層領域が短い。空乏層領域が狭くなるため、ゲート電荷容量は小さくてよい。つまり、半導体素子100にスイッチング動作をさせる際に、ゲート電極G1が空乏層領域に供給または排出する電荷量が少なくて済む。これにより、半導体素子100のスイッチング速度は向上する。
3-2. Gate length The gate length Lg is the length of the
3−3.ゲート幅
ゲート幅は、ソース電極接触領域SC1からドレイン電極接触領域DC1までの最短距離を結ぶ方向に直交する方向おける第4半導体層140の長さである。つまり、ゲート幅は、ゲート電極接触領域GC1がソース電極接触領域SC1の周囲を囲む長さである。複数のソース電極接触領域SC1が離散的に配置されているため、実際には、ゲート幅は、複数のゲート電極接触領域GC1が複数のソース電極接触領域SC1の周囲を囲む長さの和である。
3-3. Gate width The gate width is the length of the
ゲート幅が長いほど、半導体素子100に電流を流す領域を大きくすることができる。このため、ゲート幅が長いほど、ドレイン電圧Vdが2Vのときの電流値が大きくなる傾向にある。第1の実施形態では、このゲート幅を長くするために、ソース電極接触領域SC1を棒状形状にし、ドレイン電極接触領域DC1を櫛歯形状にしている。
The longer the gate width, the larger the region in which the current flows through the
なお、ドレイン電流がソース電極S1とドレイン電極D1との間に流れることから、ソース幅またはドレイン幅を長くするという考え方をとることができる。ドレイン電流は、ソース幅とドレイン幅とのうち短いほうに依存して制限されると考えられる。ソース幅は、ソース電極接触領域SC1の外周長である。ドレイン幅は、ドレイン電極接触領域DC1の外周長である。ただし、ソース幅またはドレイン幅は、ソース電極接触領域SC1とドレイン電極接触領域DC1とが対面していない領域の長さを差し引いてもよい。 Since the drain current flows between the source electrode S1 and the drain electrode D1, the idea of lengthening the source width or the drain width can be taken. The drain current is considered to be limited depending on the shorter of the source width and the drain width. The source width is the outer peripheral length of the source electrode contact region SC1. The drain width is the outer peripheral length of the drain electrode contact region DC1. However, the source width or the drain width may be obtained by subtracting the length of the region where the source electrode contact region SC1 and the drain electrode contact region DC1 do not face each other.
3−4.絶縁層の突出部
図5に示すように、第2半導体層120は、絶縁層IL1の突出部IL1aの箇所では絶縁層IL1に接触している。図8に示すように、第2半導体層120は、絶縁層IL1の突出部IL1a以外の箇所ではポリイミド層PI1に接触している。ポリイミド層PI1は、絶縁層IL1よりも厚膜を成膜することに適している。そのため、ポリイミド層PI1が半導体層の周囲のより多くの領域を絶縁する。
3-4. Protruding portion of the insulating layer As shown in FIG. 5, the
図5に示すように、ゲート配線電極G1wの直下の領域においては、絶縁層IL1が半導体層とその周囲の材料とを絶縁する。図8に示すように、ゲート配線電極G1wの直下以外の領域においては、ポリイミド層PI1が半導体層とその周囲の材料とを絶縁する。 As shown in FIG. 5, in the region directly below the gate wiring electrode G1w, the insulating layer IL1 insulates the semiconductor layer and the surrounding material. As shown in FIG. 8, in the region other than directly under the gate wiring electrode G1w, the polyimide layer PI1 insulates the semiconductor layer and the surrounding material.
ここで、ゲート配線電極G1wの直下以外の領域において、絶縁層IL1が半導体層とその周囲の材料とを絶縁することを仮定する。ドレイン電極接触領域DC1には高い電位が印加される。このため、ドレイン電極接触領域DC1からソース電極接触領域SC1またはゲート電極接触領域GC1に絶縁層IL1の表面を介してリーク電流が発生するおそれがある。本実施形態では、ゲート配線電極G1wの直下以外の領域においては、ポリイミド層PI1が半導体層とその周囲の材料とを絶縁するため、絶縁層IL1の表面を介したリーク電流が抑制される。 Here, it is assumed that the insulating layer IL1 insulates the semiconductor layer and the surrounding material in a region other than directly below the gate wiring electrode G1w. A high potential is applied to the drain electrode contact region DC1. Therefore, a leak current may be generated from the drain electrode contact region DC1 to the source electrode contact region SC1 or the gate electrode contact region GC1 via the surface of the insulating layer IL1. In the present embodiment, in the region other than directly under the gate wiring electrode G1w, the polyimide layer PI1 insulates the semiconductor layer and the surrounding material, so that the leakage current through the surface of the insulating layer IL1 is suppressed.
図5に示すように、突出部IL1aの箇所では、サファイア基板Subの側から第1半導体層110、第2半導体層120、第3半導体層130、第4半導体層140、絶縁層IL1、ゲート配線電極G1wの順で積層されている。絶縁層IL1が酸化物であれば、この積層構造はMOS構造になっている。この突出部IL1aの箇所と、ゲートコンタクト電極G1cと第4半導体層140とが直接接触している箇所とでは、分極超接合領域PSJ1を空乏化するためのゲート電圧が異なる。
As shown in FIG. 5, at the protruding portion IL1a, the
第1の実施形態の半導体素子100では、第2半導体層120と絶縁層IL1との接触箇所が、突出部IL1aに限定されている。さらに、ゲート電極接触領域GC1を第2半導体層120に射影した領域がソース電極接触領域SC1の周囲を取り囲んでいる。このため、リーク電流が抑制される。
In the
4.半導体素子の製造方法
4−1.半導体層形成工程
図17に示すように、サファイア基板Sub1の上に、バッファ層Bf1、第1半導体層110、第2半導体層120、第3半導体層130、第4半導体層140をこの順序で成長させる。そのために、例えば、MOCVD法を用いればよい。または、その他の気相成長法、液相成長法等を用いてもよい。
4. Manufacturing method of semiconductor device 4-1. Semiconductor layer forming process As shown in FIG. 17, the buffer layer Bf1, the
4−2.凹部形成工程
図18に示すように、凹部X1、X2、X3を形成する。そのためにICP等のドライエッチングを用いればよい。エッチングガスは、例えば、Cl2 、BCl3 、SiCF4 等の塩素系ガスである。ドライエッチングの際に、フォトレジスト等を用いればよい。凹部X1は、ソース電極S1を形成する領域である。凹部X2は、ドレイン電極D1を形成する領域である。凹部X3は、分極超接合領域PSJ1となる領域である。
4-2. Recessed portion forming step As shown in FIG. 18, recesses X1, X2, and X3 are formed. Therefore, dry etching such as ICP may be used. The etching gas is, for example, a chlorine-based gas such as Cl 2 , BCl 3 , and SICF 4. A photoresist or the like may be used during dry etching. The recess X1 is a region forming the source electrode S1. The recess X2 is a region forming the drain electrode D1. The recess X3 is a region that becomes the polarization superjunction region PSJ1.
凹部X1および凹部X2の底部には、第2半導体層120が露出する。凹部X3の底部には、第3半導体層130が露出する。そのため、まず、第3半導体層130まで露出させた後、凹部X1、X2を形成する領域のみを再度エッチングし、第2半導体層120を露出させればよい。または、別々の2工程を実施してもよい。ここで、凹部X1、X2の深さは同程度であるが、凹部X1、X2はつながっていない。凹部X1は棒状の形状であり、凹部X2は櫛歯形状である。
The
また、素子機能領域FR1の外側の領域では、溝U1および溝U2を形成して第1半導体層110を露出させる。これにより、ソース電極接触領域SC1、ドレイン電極接触領域DC1、ゲート電極接触領域GC1、分極超接合領域PSJ1が存在する領域以外の領域に、電流の経路が形成されない。つまり、半導体素子100の能動領域が限定される。
Further, in the region outside the element functional region FR1, the groove U1 and the groove U2 are formed to expose the
4−3.絶縁層形成工程
第1半導体層110の溝U1および溝U2の上に絶縁層IL1を成膜する。そのために、例えば、CVD法を用いればよい。
4-3. Insulation layer forming step The insulation layer IL1 is formed on the grooves U1 and U2 of the
4−4.電極形成工程
図19に示すように、ソース電極S1とドレイン電極D1とゲート電極G1とを形成する。ソース電極S1およびドレイン電極D1は、電極の積層構造が同じであるため、同一工程で実施すればよい。ゲート電極G1の積層構造は、ソース電極S1およびドレイン電極D1と異なるため、別工程で実施する。これらの電極の形成のために、スパッタリング、ALD法、EB蒸着法等の成膜技術を用いればよい。この工程により、絶縁層IL1は、ソース電極S1とドレイン電極D1とゲート電極G1と、第1半導体層110と、の間に配置される。
4-4. Electrode forming step As shown in FIG. 19, the source electrode S1, the drain electrode D1 and the gate electrode G1 are formed. Since the source electrode S1 and the drain electrode D1 have the same laminated structure of the electrodes, they may be carried out in the same step. Since the laminated structure of the gate electrode G1 is different from that of the source electrode S1 and the drain electrode D1, it is carried out in a separate step. For the formation of these electrodes, a film forming technique such as sputtering, ALD method, or EB vapor deposition method may be used. By this step, the insulating layer IL1 is arranged between the source electrode S1, the drain electrode D1, the gate electrode G1, and the
4−5.保護層形成工程
次に、露出している半導体層の表面をポリイミドで覆う。ポリイミドの前駆体であるポリアミド酸を半導体の露出部分に塗布する。その後、ウエハを250℃以上500℃以下で加熱し、ポリイミド層PI1を形成する。
4-5. Protective layer forming step Next, the surface of the exposed semiconductor layer is covered with polyimide. Polyamic acid, which is a precursor of polyimide, is applied to the exposed portion of the semiconductor. Then, the wafer is heated at 250 ° C. or higher and 500 ° C. or lower to form the polyimide layer PI1.
4−6.素子分離工程
そして、ウエハから半導体素子100を切り出し、各々の独立した半導体素子100を製造する。
4-6. Element separation step Then, the
4−7.その他の工程
配線電極またはパッド電極を形成する工程、熱処理工程等、その他の工程を適宜実施してもよい。以上により、半導体素子100が得られる。
4-7. Other Steps Other steps such as a step of forming a wiring electrode or a pad electrode, a heat treatment step, and the like may be appropriately performed. From the above, the
5.第1の実施形態の効果
5−1.ソース電極接触領域およびドレイン電極接触領域
ソース電極接触領域SC1は、棒状形状である。ドレイン電極接触領域DC1は、櫛歯形状である。そして、ドレイン電極接触領域DC1の櫛歯の間にソース電極接触領域SC1の棒状形状が配置されている。ソース電極接触領域SC1の外周部とドレイン電極接触領域DC1の外周部とが構成する経路は長い。電流は、ソース電極接触領域SC1とドレイン電極接触領域DC1との間に挟まれた領域の半導体層に流れる。このため、この半導体素子100は、大電流を流すことができる。
5. Effect of the first embodiment 5-1. Source electrode contact area and drain electrode contact area The source electrode contact area SC1 has a rod-like shape. The drain electrode contact region DC1 has a comb tooth shape. The rod-shaped shape of the source electrode contact region SC1 is arranged between the comb teeth of the drain electrode contact region DC1. The path formed by the outer peripheral portion of the source electrode contact region SC1 and the outer peripheral portion of the drain electrode contact region DC1 is long. The current flows through the semiconductor layer in the region sandwiched between the source electrode contact region SC1 and the drain electrode contact region DC1. Therefore, the
5−2.ゲート電極接触領域
半導体素子100においては、ゲート電極G1と第4半導体層140とが接触するゲート電極接触領域GC1を第2半導体層120に射影した領域は、ソース電極S1と第2半導体層120とが接触するソース電極接触領域SC1を第2半導体層120に射影した領域の周囲を非接触で囲んでいる。このため、ドレイン電極D1と第2半導体層120とが接触するドレイン電極接触領域DC1と、ソース電極接触領域SC1と、の間に、ゲート電極接触領域GC1が必ず存在することとなる。したがって、半導体素子100は、オフ時のリーク電流を抑制することができる。
5-2. Gate electrode contact region In the
5−3.分極超接合領域
半導体素子100は、分極超接合領域PSJ1を有する。分極超接合領域PSJ1があることにより、空乏化領域を広くすることができる。このため、半導体素子100は高い耐圧性を備えている。
5-3. Polarized superjunction region The
5−4.ゲート長
半導体素子100は、比較的長いゲート長Lgを有する。ゲート長Lgが比較的長いため、空乏化領域を広くすることができる。
5-4. Gate length The
6.変形例
6−1.装置
第1の実施形態の技術は、半導体素子100を有する装置に応用することが可能である。このような装置として、例えば、パッケージ、モジュール、送信機、通信機、電力電送機などが挙げられる。
6. Modification 6-1. Device The technology of the first embodiment can be applied to a device having a
6−2.半導体層
第1の実施形態では第2半導体層120はAlGaNである。第2半導体層120はAlX InY Ga(1-X-Y) N(X>0)であってもよい。第1半導体層110および第3半導体層130は、AlX InY Ga(1-X-Y) N(X≧0)であってもよい。ただし、第1半導体層110および第3半導体層130のバンドギャップは、第2半導体層120のバンドギャップよりも小さい。また、第1半導体層110および第3半導体層130の組成は、同じでなくてもよい。
6-2. Semiconductor layer In the first embodiment, the
6−3.ソース電極接触領域およびドレイン電極接触領域
第1の実施形態では、ソース電極接触領域SC1が棒状形状を有し、ドレイン電極接触領域DC1が櫛歯形状を有する。その代わりに、ソース電極接触領域SC1が櫛歯形状を有し、ドレイン電極接触領域DC1が棒状形状を有していてもよい。
6-3. Source Electrode Contact Region and Drain Electrode Contact Region In the first embodiment, the source electrode contact region SC1 has a rod shape and the drain electrode contact region DC1 has a comb tooth shape. Instead, the source electrode contact region SC1 may have a comb tooth shape and the drain electrode contact region DC1 may have a rod shape.
したがって、ソース電極接触領域SC1とドレイン電極接触領域DC1との一方が、棒状形状を有する。ソース電極接触領域SC1とドレイン電極接触領域DC1との他方が、櫛歯形状を有する。ソース電極接触領域SC1とドレイン電極接触領域DC1との一方の棒状形状が、ソース電極接触領域SC1とドレイン電極接触領域DC1との他方の櫛歯形状の間に配置されている。 Therefore, one of the source electrode contact region SC1 and the drain electrode contact region DC1 has a rod-like shape. The other side of the source electrode contact region SC1 and the drain electrode contact region DC1 has a comb tooth shape. One rod-shaped shape of the source electrode contact region SC1 and the drain electrode contact region DC1 is arranged between the other comb tooth shape of the source electrode contact region SC1 and the drain electrode contact region DC1.
6−4.電極接触領域の形状
ソース電極接触領域SC1の棒状形状の先端部分は円弧形状である。しかし、先端部分は円弧に限らない。棒状形状の先端部分は、弧状の弧状部である。棒状形状の先端部分以外の部分は、直線形状の棒状部である。
6-4. Shape of Electrode Contact Region The rod-shaped tip of the source electrode contact region SC1 has an arc shape. However, the tip portion is not limited to the arc. The rod-shaped tip portion is an arc-shaped arc-shaped portion. The portion other than the rod-shaped tip portion is a linear rod-shaped portion.
6−5.ソースコンタクト電極およびドレインコンタクト電極
ソースコンタクト電極S1cおよびドレインコンタクト電極D1cは、第2半導体層120に直接接触している。凹部X1、X2が第2半導体層120の途中にまで達しているためである。しかし、凹部X1、X2の底部が第2半導体層120に十分に近ければ、ソースコンタクト電極S1cおよびドレインコンタクト電極D1cは、第2半導体層120に直接接触している必要はない。この場合には、凹部X1、X2が第3半導体層130の途中にまで達している。そして、ソースコンタクト電極S1cおよびドレインコンタクト電極D1cは、非常に薄い第3半導体層130に接触している。第3半導体層130の非常に薄い部分の厚みは、例えば、10nm以下である。このとき、第3半導体層130は、凹部X1、X2の箇所で薄く、凹部X1、X2以外の箇所では凹部X1、X2の箇所より厚い。この場合であっても、半導体素子はソース・ドレイン間に十分な大きさの電流を流すことができる。
6-5. Source contact electrode and drain contact electrode The source contact electrode S1c and drain contact electrode D1c are in direct contact with the
したがって、ソース電極S1およびドレイン電極D1は、第2半導体層120または第3半導体層130の上に形成されている。ソース電極接触領域SC1は、ソース電極S1と第2半導体層120または第3半導体層130とが接触する領域である。ドレイン電極接触領域DC1は、ドレイン電極D1と第2半導体層120または第3半導体層130とが接触する領域である。
Therefore, the source electrode S1 and the drain electrode D1 are formed on the
6−6.ゲート電極接触領域
ゲート電極接触領域GC1は、ドレイン電極接触領域DC1を囲んでもよい。この場合においても、オフ時のリーク電流が抑制される。この場合には、ゲート電極接触領域GC1を第2半導体層120に射影した領域は、ソース電極接触領域SC1またはドレイン電極接触領域DC1を第2半導体層120に射影した領域の周囲を囲んでいる。
6-6. Gate electrode contact area The gate electrode contact area GC1 may surround the drain electrode contact area DC1. Even in this case, the leakage current at the time of off is suppressed. In this case, the region in which the gate electrode contact region GC1 is projected onto the
6−7.配線電極
ソース電極S1とドレイン電極D1との位置関係を入れ替えてもよい。この場合には、ソース配線電極S1wを第2半導体層120に射影した領域とドレイン配線電極D1wを第2半導体層120に射影した領域との2つの領域のうちの一方は、ゲート配線電極G1wを第2半導体層120に射影した領域と部分的に重なり、ソース配線電極S1wを第2半導体層120に射影した領域とドレイン配線電極D1wを第2半導体層120に射影した領域との2つの領域のうちの他方は、ゲート配線電極G1wを第2半導体層120に射影した領域と重ならない。
6-7. The positional relationship between the wiring electrode source electrode S1 and the drain electrode D1 may be exchanged. In this case, one of the two regions, the region in which the source wiring electrode S1w is projected onto the
また、ソース配線電極S1wを第2半導体層120に射影した領域とドレイン配線電極D1wを第2半導体層120に射影した領域との2つの領域のうちの一方と、ゲート配線電極G1wを第2半導体層120に射影した領域と、が部分的に重なる箇所では、ソース配線電極S1wまたはドレイン配線電極D1wと第1半導体層110との間の距離は、ゲート配線電極G1wと第1半導体層110との間の距離よりも大きい。
Further, one of two regions, a region in which the source wiring electrode S1w is projected on the
6−8.保護膜
半導体層を保護する保護膜は、ポリイミド以外の絶縁層であってもよい。絶縁層は、無機誘電体膜と有機誘電体膜との少なくとも一方を有するとよい。例えば、絶縁層は、SiO2 、SiX NY 、SiON、Al2 O3 、AlN、AlON、ZrO2 、ZrN、ZrON、Ta2 O3 、TaN、TaON、HfO2 、HfN2 、HfON、TiO2 、TiN、TiON、ポリイミドのいずれか1つ以上を有する。
6-8. Protective film The protective film that protects the semiconductor layer may be an insulating layer other than polyimide. The insulating layer may have at least one of an inorganic dielectric film and an organic dielectric film. For example, the insulating layer, SiO 2, Si X N Y , SiON, Al 2
6−9.組み合わせ
上記の変形例を自由に組み合わせてよい。
6-9. Combination The above modification examples may be freely combined.
(第2の実施形態)
第2の実施形態について説明する。
(Second Embodiment)
A second embodiment will be described.
1.半導体素子
図20は、第2の実施形態の半導体素子200の上面図である。ソース電極S1と第2半導体層120とが接触するソース電極接触領域SC1が、棒状形状である。ドレイン電極D1と第2半導体層120とが接触するドレイン電極接触領域DC1が、櫛歯形状である。ソース電極接触領域SC1の棒状形状が、ドレイン電極接触領域DC1の櫛歯形状の間に配置されている。
1. 1. Semiconductor element FIG. 20 is a top view of the
半導体素子200では、距離Lpsj2が距離Lpsj1以上である。距離Lpsj1は、ソース電極接触領域SC1の先端部分以外の棒状部分における分極超接合長である。距離Lpsj2は、ソース電極接触領域SC1の先端部分における分極超接合長である。
In the
このように、棒状形状の先端部分におけるソース電極接触領域SC1からドレイン電極接触領域DC1までの最短距離を結ぶ方向の分極超接合領域PSJ2の長さが、棒状形状の先端部分以外の部分におけるソース電極接触領域SC1からドレイン電極接触領域DC1までの最短距離を結ぶ方向の分極超接合領域PSJ1の長さ以上である。 As described above, the length of the polarization superjunction region PSJ2 in the direction connecting the shortest distance from the source electrode contact region SC1 to the drain electrode contact region DC1 in the rod-shaped tip portion is the source electrode in the portion other than the rod-shaped tip portion. It is longer than the length of the polarization superjunction region PSJ1 in the direction connecting the shortest distance from the contact region SC1 to the drain electrode contact region DC1.
棒状形状の先端部分以外の部分におけるソース電極接触領域SC1からドレイン電極接触領域DC1までの最短距離を結ぶ方向の分極超接合領域PSJ1の長さに対する、棒状形状の先端部分におけるソース電極接触領域SC1からドレイン電極接触領域DC1までの最短距離を結ぶ方向の分極超接合領域PSJ2の長さが、1.05以上3以下であるとよい。 From the source electrode contact region SC1 at the rod-shaped tip to the length of the polarization superjunction PSJ1 in the direction connecting the shortest distance from the source electrode contact region SC1 to the drain electrode contact region DC1 in the portion other than the rod-shaped tip. The length of the polarization superjunction region PSJ2 in the direction connecting the shortest distance to the drain electrode contact region DC1 is preferably 1.05 or more and 3 or less.
半導体素子200では、距離Lsd2が距離Lsd1以上である。距離Lsd1は、ソース電極接触領域SC1の先端部分以外の棒状部分におけるソース電極接触領域SC1とドレイン電極接触領域DC1との間の距離である。距離Lsd2は、ソース電極接触領域SC1の先端部分におけるソース電極接触領域SC1とドレイン電極接触領域DC1との間の距離である。
In the
すなわち、棒状形状の先端部分におけるソース電極接触領域SC1とドレイン電極接触領域DC1との間の距離が、棒状形状の先端部分以外の部分におけるソース電極接触領域SC1とドレイン電極接触領域DC1との間の距離以上である。 That is, the distance between the source electrode contact region SC1 and the drain electrode contact region DC1 in the rod-shaped tip portion is between the source electrode contact region SC1 and the drain electrode contact region DC1 in the portion other than the rod-shaped tip portion. It is more than a distance.
棒状形状の先端部分は、弧状の弧状部である。棒状形状の先端部分以外の部分は、直線形状の棒状部である。 The rod-shaped tip portion is an arc-shaped arc-shaped portion. The portion other than the rod-shaped tip portion is a linear rod-shaped portion.
2.第2の実施形態の効果
ソース電極S1のソース電極接触領域SC1の先端部分は、先端部分以外の棒状部分に比べて電界が強くなりやすい。第2の実施形態の半導体素子200では、その先端部分において、分極超接合領域PSJの分極超接合長Lpsj2の長さを長くしている。また、同様の理由で、距離Lsd2を大きくしている。このため、半導体素子200は、より高い耐圧性を備えている。
2. Effect of the Second Embodiment The electric field tends to be stronger in the tip portion of the source electrode contact region SC1 of the source electrode S1 than in the rod-shaped portion other than the tip portion. In the
3.変形例
3−1.ソース電極接触領域およびドレイン電極接触領域
ソース電極接触領域SC1が櫛歯形状を有し、ドレイン電極接触領域DC1が棒状形状を有していてもよい。その場合であっても、棒状形状の先端部分におけるソース電極接触領域SC1とドレイン電極接触領域DC1との間の距離が、棒状形状の先端部分以外の部分におけるソース電極接触領域SC1とドレイン電極接触領域DC1との間の距離以上である。
3. 3. Modification 3-1. The source electrode contact region and the drain electrode contact region SC1 may have a comb-shaped shape, and the drain electrode contact region DC1 may have a rod-shaped shape. Even in that case, the distance between the source electrode contact region SC1 and the drain electrode contact region DC1 in the rod-shaped tip portion is the source electrode contact region SC1 and the drain electrode contact region in the portion other than the rod-shaped tip portion. It is greater than or equal to the distance to DC1.
3−2.弧状部
弧状部は、例えば、円弧形状である。しかし、弧状部は、円弧以外の弧状形状であってもよい。
3-2. Arc-shaped portion The arc-shaped portion has, for example, an arc shape. However, the arcuate portion may have an arcuate shape other than the arc.
3−3.組み合わせ
上記の変形例を自由に組み合わせてよい。
3-3. Combination The above modification examples may be freely combined.
(第3の実施形態)
第3の実施形態について説明する。
(Third Embodiment)
A third embodiment will be described.
1.半導体素子
図21は、第3の実施形態の半導体素子300の積層構造を示す図である。ソース電極S1は、凹部X1の上に形成されている。ドレイン電極D1は、凹部X2の上に形成されている。
1. 1. Semiconductor element FIG. 21 is a diagram showing a laminated structure of the
ここで、ドレイン電極接触領域DC1と第3半導体層130との間の距離Ldが、ソース電極接触領域SC1と第3半導体層130との間の距離Lsより大きい。ドレイン電極接触領域DC1と第3半導体層130との間の距離Ldは、例えば、1μm以上10μm以下である。
Here, the distance Ld between the drain electrode contact region DC1 and the
また、ソース電極接触領域SC1とドレイン電極接触領域DC1とゲート電極接触領域GC1とを第2半導体層120に射影した場合に、ドレイン電極接触領域DC1を射影した領域とゲート電極接触領域GC1を射影した領域との間の距離Ldgが、ソース電極接触領域SC1を射影した領域とゲート電極接触領域GC1を射影した領域との間の距離Lsgよりも大きい。
Further, when the source electrode contact region SC1, the drain electrode contact region DC1 and the gate electrode contact region GC1 are projected onto the
2.第3の実施形態の効果
半導体素子300の動作時には、ドレイン電極D1とゲート電極G1との間の電位差(電圧)は、ソース電極S1とゲート電極G1との間の電位差(電圧)よりも十分に大きいことがある。このため、第3の実施形態では、ドレイン電極接触領域DC1とゲート電極接触領域GC1との間の距離Ldgをソース電極接触領域SC1とゲート電極接触領域GC1との間の距離Lsgよりも十分に大きくとっている。ドレイン電極D1に高い電位が印加されるため、ドレイン・ゲート間の電界強度がソース・ゲート間の電界強度よりも強い。このため、距離Ldgを距離Lsgよりも十分に大きくしている。
2. Effect of the Third Embodiment When the
(第4の実施形態)
第4の実施形態について説明する。
(Fourth Embodiment)
A fourth embodiment will be described.
図22は、第4の実施形態の半導体素子400のゲートパッド電極の周辺を示す図である。
FIG. 22 is a diagram showing the periphery of the gate pad electrode of the
ソース電極S2は、ソースコンタクト電極S2cと、ソース配線電極S2wと、ソースパッド電極S2pと、を有する。ソースコンタクト電極S2cは、第2半導体層120と直接接触している。ソース配線電極S2wは、ソースコンタクト電極S2cとソースパッド電極S2pとを連結する。ソースパッド電極S2pは、外部電源と電気的に接続するための電極である。
The source electrode S2 has a source contact electrode S2c, a source wiring electrode S2w, and a source pad electrode S2p. The source contact electrode S2c is in direct contact with the
ゲート電極G2は、ゲートコンタクト電極G2cと、ゲート配線電極G2wと、ゲートパッド電極G2pと、を有する。ゲートコンタクト電極G2cは、第4半導体層140と直接接触している。ゲート配線電極G2wは、ゲートコンタクト電極G2cとゲートパッド電極G2pとを連結する。ゲートパッド電極G2pは、外部電源と電気的に接続するための電極である。
The gate electrode G2 has a gate contact electrode G2c, a gate wiring electrode G2w, and a gate pad electrode G2p. The gate contact electrode G2c is in direct contact with the
ソース配線電極S2wは、ソースパッド電極S2pとの連結箇所に弧状に湾曲する湾曲部S2rを有する。ゲート配線電極G2wは、ゲートパッド電極G2pとの連結箇所に弧状に湾曲する湾曲部G2rを有する。 The source wiring electrode S2w has a curved portion S2r that is curved in an arc shape at a connection point with the source pad electrode S2p. The gate wiring electrode G2w has a curved portion G2r that is curved in an arc shape at a connection point with the gate pad electrode G2p.
2.絶縁層
図23は、第4の実施形態の半導体素子400のドレイン電極露出領域の周辺の断面構造を示す図である。図23に示すように、半導体素子400は、絶縁層IL1の他に、絶縁層IL2と、絶縁層IL3と、絶縁層IL4と、を有する。絶縁層IL2は、絶縁層IL1の上に位置している。絶縁層IL3は、絶縁層IL2の上に位置している。絶縁層IL4は、絶縁層IL3の上に位置している。
2. Insulation layer FIG. 23 is a diagram showing a cross-sectional structure around a drain electrode exposed region of the
絶縁層IL1および絶縁層IL2の材質は、無機誘電体膜である。無機誘電体膜は、例えば、SiO2 である。また、絶縁層IL3および絶縁層IL4の材質は、有機誘電体膜である。有機誘電体膜は、例えば、ポリイミドである。SiO2 等の硬い膜の上に有機誘電体膜を形成するとよい。 The material of the insulating layer IL1 and the insulating layer IL2 is an inorganic dielectric film. The inorganic dielectric film is, for example, SiO 2 . The material of the insulating layer IL3 and the insulating layer IL4 is an organic dielectric film. The organic dielectric film is, for example, polyimide. It is preferable to form an organic dielectric film on a hard film such as SiO 2.
絶縁層IL2および絶縁層IL3が絶縁層IL1と第2半導体層120との間の隙間を埋めている。絶縁層IL2は、半導体層の側面および表面を埋めている。また、絶縁層IL2はソース電極S1とドレイン電極D1とゲート電極G1のコンタクト電極を埋めている。絶縁層IL4は、最上層である。
The insulating layer IL2 and the insulating layer IL3 fill the gap between the insulating layer IL1 and the
2.第4の実施形態の効果
半導体素子400は、高い耐圧性を備えている。このため、使用時において、半導体素子400に高電圧が印加されることがある。このように高電圧が印加された場合であっても、湾曲部S2rおよび湾曲部G2rの周囲に強い電界が形成されることが抑制される。また、絶縁層内の内部応力も緩和されると考えられる。
2. Effect of Fourth Embodiment The
3.変形例
3−1.ドレイン電極
ドレイン電極においても、ドレイン配線電極は、ドレインパッド電極との連結箇所に弧状に湾曲する湾曲部を有するとよい。
3. 3. Modification 3-1. Drain electrode Also in the drain electrode, the drain wiring electrode may have a curved portion that curves in an arc shape at a connecting portion with the drain pad electrode.
3−2.パッド電極の数
図24は、第4の実施形態の変形例における半導体素子の上面図である。図24に示すように、半導体素子は、複数のソースパッド電極S2pを有していてもよい。つまり、ゲート電極G2とソース電極S2とドレイン電極D2とのうちの少なくとも一つは、複数のパッド電極を有していてもよい。図24に示すように、ゲートパッド電極G2pは、ソースパッド電極S2pとソースパッド電極S2pとの間に挟まれた状態で配置されている。
3-2. Number of Pad Electrodes FIG. 24 is a top view of the semiconductor element in the modified example of the fourth embodiment. As shown in FIG. 24, the semiconductor element may have a plurality of source pad electrodes S2p. That is, at least one of the gate electrode G2, the source electrode S2, and the drain electrode D2 may have a plurality of pad electrodes. As shown in FIG. 24, the gate pad electrode G2p is arranged so as to be sandwiched between the source pad electrode S2p and the source pad electrode S2p.
図25は、第4の実施形態の変形例における半導体素子におけるゲートパッド電極の周辺の拡大図である。図25に示すように、ソースパッド電極S2pとソースパッド電極S2pとを連結する連結部S2iにも湾曲形状S2i1が形成されている。 FIG. 25 is an enlarged view of the periphery of the gate pad electrode in the semiconductor element in the modified example of the fourth embodiment. As shown in FIG. 25, the curved shape S2i1 is also formed in the connecting portion S2i that connects the source pad electrode S2p and the source pad electrode S2p.
3−3.パッド電極の形状
ソースパッド電極S2pとゲートパッド電極G2pとドレインパッド電極とのうちの少なくとも一つの角は、湾曲形状になっていてもよい。
3-3. Shape of Pad Electrode At least one corner of the source pad electrode S2p, the gate pad electrode G2p, and the drain pad electrode may have a curved shape.
3−4.絶縁層
絶縁層は、無機誘電体膜と有機誘電体膜との少なくとも一方を有するとよい。例えば、絶縁層は、SiO2 、SiX NY 、SiON、Al2 O3 、AlN、AlON、ZrO2 、ZrN、ZrON、Ta2 O3 、TaN、TaON、HfO2 、HfN2 、HfON、TiO2 、TiN、TiON、ポリイミドのいずれか1つ以上を有する。
3-4. Insulation layer The insulation layer may have at least one of an inorganic dielectric film and an organic dielectric film. For example, the insulating layer, SiO 2, Si X N Y , SiON, Al 2
3−5.組み合わせ
上記の変形例を自由に組み合わせてよい。
3-5. Combination The above modification examples may be freely combined.
(第5の実施形態)
第5の実施形態について説明する。
(Fifth Embodiment)
A fifth embodiment will be described.
1.半導体素子
半導体素子の基本構造は、第1の実施形態と同様である。
1. 1. Semiconductor element The basic structure of the semiconductor element is the same as that of the first embodiment.
第2半導体層120における転位密度は、例えば、1×106 cm-2以上1×1010cm-2以下である。転位密度は、5×109 cm-2以下であるとよい。また、第1半導体層110における転位密度は、例えば、1×106 cm-2以上1×1010cm-2以下である。転位密度は、5×109 cm-2以下であるとよい。
The dislocation density in the
第2半導体層120と第3半導体層130との間の接触面積が、ゲート幅方向の1μm当たり、10μm2 以上200μm2 以下である。
Contact area between the
ゲート長Lgが、0.1μm以上6μm以下である。また、ゲート長Lgが、0.3μm以上5μm以下であってもよい。さらに、ゲート長Lgが、1μm以上4μm以下であってもよい。 The gate length Lg is 0.1 μm or more and 6 μm or less. Further, the gate length Lg may be 0.3 μm or more and 5 μm or less. Further, the gate length Lg may be 1 μm or more and 4 μm or less.
第2半導体層120と第3半導体層130との間の接触面積と耐圧とが、次式(1)
101x−810 ≦ y ≦ 235x+585 ………(1)
x:ゲート幅方向の1μm当たりの第2半導体層と第3半導体層との間の接触面積
y:耐圧
を満たす。
The contact area and withstand voltage between the
101x-810 ≤ y ≤ 235x + 585 ……… (1)
x: Contact area between the second semiconductor layer and the third semiconductor layer per 1 μm in the gate width direction y: Satisfy the withstand voltage.
2.半導体素子の電気的特性
第5の実施形態の半導体素子における300Vスイッチングでの立ち上がり時間(tr)および立ち下がり時間(tf)がいずれも3ns以上30ns以下である。
2. Electrical Characteristics of Semiconductor Element The rise time (tr) and fall time (tf) of the semiconductor element of the fifth embodiment at 300 V switching are both 3 ns or more and 30 ns or less.
第5の実施形態の半導体素子の耐圧は1500V以上20000V以下である。また、半導体素子の耐圧は3000V以上10000V以下であってもよい。 The withstand voltage of the semiconductor element of the fifth embodiment is 1500 V or more and 20000 V or less. Further, the withstand voltage of the semiconductor element may be 3000 V or more and 10000 V or less.
3.転位密度
半導体層の転位密度を低減するために、スパッタリングによりAlNバッファ層を成膜する方法、基板に凹凸形状を形成する方法、VPEにより数十μm以上の厚膜を成膜する方法等を用いるとよい。
3. 3. Dislocation Density In order to reduce the dislocation density of the semiconductor layer, a method of forming an AlN buffer layer by sputtering, a method of forming an uneven shape on a substrate, a method of forming a thick film of several tens of μm or more by VPE, etc. are used. It is good.
(第6の実施形態)
第6の実施形態について説明する。
(Sixth Embodiment)
A sixth embodiment will be described.
1.半導体素子
半導体素子の基本構造は、第1の実施形態と同様である。
1. 1. Semiconductor element The basic structure of the semiconductor element is the same as that of the first embodiment.
分極超接合長Lpsjが1μm以上50μm以下である。分極超接合長Lpsjが2μm以上40μm以下であってもよい。分極超接合長Lpsjが3μm以上30μm以下であってもよい。 The polarization superjunction length Lpsj is 1 μm or more and 50 μm or less. The polarization superjunction length Lpsj may be 2 μm or more and 40 μm or less. The polarization superjunction length Lpsj may be 3 μm or more and 30 μm or less.
ゲート長Lgが、0.1μm以上6μm以下である。また、ゲート長Lgが、0.3μm以上5μm以下であってもよい。さらに、ゲート長Lgが、1μm以上4μm以下であってもよい。 The gate length Lg is 0.1 μm or more and 6 μm or less. Further, the gate length Lg may be 0.3 μm or more and 5 μm or less. Further, the gate length Lg may be 1 μm or more and 4 μm or less.
2.半導体素子の電気的特性
第6の実施形態の半導体素子における300Vスイッチングでの立ち上がり時間(tr)および立ち下がり時間(tf)がいずれも3ns以上30ns以下である。立ち上がり時間(tr)および立ち下がり時間(tf)が4ns以上20ns以下であってもよい。立ち上がり時間(tr)および立ち下がり時間(tf)が5ns以上10ns以下であってもよい。
2. Electrical Characteristics of Semiconductor Device The rise time (tr) and fall time (tf) of the semiconductor device of the sixth embodiment at 300 V switching are both 3 ns or more and 30 ns or less. The rise time (tr) and fall time (tf) may be 4 ns or more and 20 ns or less. The rise time (tr) and fall time (tf) may be 5 ns or more and 10 ns or less.
第6の実施形態の半導体素子における規格化オン抵抗が、1mΩ・cm2 以上20mΩ・cm2 以下である。規格化オン抵抗が、2mΩ・cm2 以上17mΩ・cm2 以下であってもよい。規格化オン抵抗が、3mΩ・cm2 以上15mΩ・cm2 以下であってもよい。 The normalized on-resistance of the semiconductor device of the sixth embodiment is 1 mΩ · cm 2 or more and 20 mΩ · cm 2 or less. The normalized on-resistance, it may be 2 M [Omega · cm 2 or more 17mΩ · cm 2 or less. The standardized on-resistance may be 3 mΩ · cm 2 or more and 15 mΩ · cm 2 or less.
(第7の実施形態)
第7の実施形態について説明する。
(7th Embodiment)
A seventh embodiment will be described.
1.半導体素子
半導体素子の基本構造は、第1の実施形態と同様である。
1. 1. Semiconductor element The basic structure of the semiconductor element is the same as that of the first embodiment.
アクティブ領域面積が、2.2mm2 以上100mm2 以下である。アクティブ領域面積が、2.5mm2 以上90mm2 以下であってもよい。アクティブ領域面積が、3mm2 以上80mm2 以下であってもよい。 The active area is 2.2 mm 2 or more and 100 mm 2 or less. Active region area, may be 2.5 mm 2 or more 90 mm 2 or less. The active area may be 3 mm 2 or more and 80 mm 2 or less.
アクティブ領域面積は、第1半導体層110に電流が実質的に流れる面積である。アクティブ領域面積は、第2半導体層120における第3半導体層130側の面積から、ソース電極接触領域SC1およびドレイン電極接触領域DC1の面積と、最も外側のソース電極接触領域SC1と第2半導体層120の外周部との間に挟まれた領域の面積と、を引いた面積である。
The active region area is an area in which a current substantially flows through the
ゲート長Lgが、0.1μm以上6μm以下である。また、ゲート長Lgが、0.3μm以上5μm以下であってもよい。さらに、ゲート長Lgが、1μm以上4μm以下であってもよい。 The gate length Lg is 0.1 μm or more and 6 μm or less. Further, the gate length Lg may be 0.3 μm or more and 5 μm or less. Further, the gate length Lg may be 1 μm or more and 4 μm or less.
ゲート幅が、300mm以上12000mm以下である。ゲート幅が、350mm以上11000mm以下であってもよい。ゲート幅が、400mm以上10000mm以下であってもよい。 The gate width is 300 mm or more and 12000 mm or less. The gate width may be 350 mm or more and 11000 mm or less. The gate width may be 400 mm or more and 10000 mm or less.
半導体素子の外周長が13mm以上520mm以下である。半導体素子の外周長が15mm以上500mm以下であってもよい。半導体素子の外周長が20mm以上480mm以下であってもよい。外周長は、半導体素子のサファイア基板Sub1の4辺の長さの和である。 The outer peripheral length of the semiconductor element is 13 mm or more and 520 mm or less. The outer peripheral length of the semiconductor element may be 15 mm or more and 500 mm or less. The outer peripheral length of the semiconductor element may be 20 mm or more and 480 mm or less. The outer peripheral length is the sum of the lengths of the four sides of the sapphire substrate Sub1 of the semiconductor element.
2.半導体素子の電気的特性
第7の実施形態の半導体素子における300Vスイッチングでの立ち上がり時間(tr)および立ち下がり時間(tf)がいずれも3ns以上30ns以下である。
2. Electrical Characteristics of Semiconductor Device The rise time (tr) and fall time (tf) of the semiconductor device of the seventh embodiment at 300 V switching are both 3 ns or more and 30 ns or less.
第7の実施形態の半導体素子におけるドレイン電圧Vdが2Vのときの電流値は、30A以上1200A以下である。ドレイン電圧Vdが2Vのときの電流値は、オン状態において電流飽和領域ではない領域の電流値である。 When the drain voltage Vd in the semiconductor element of the seventh embodiment is 2V, the current value is 30A or more and 1200A or less. The current value when the drain voltage Vd is 2V is the current value in a region other than the current saturation region in the ON state.
(第8の実施形態)
1.ショットキーバリアダイオード
図26は、第8の実施形態の半導体素子500の積層構造を示す図である。半導体素子500は、ショットキーバリアダイオードである。半導体素子500は、サファイア基板Sub2と、バッファ層Bf2と、第1半導体層510と、第2半導体層520と、第3半導体層530と、第4半導体層540と、カソード電極C1と、アノード電極A1と、を有する。
(8th Embodiment)
1. 1. Schottky barrier diode FIG. 26 is a diagram showing a laminated structure of the
バッファ層Bf2は、サファイア基板Sub2の上に形成されている。第1半導体層510は、バッファ層Bf2の上に形成されている。第2半導体層520は、第1半導体層510の上に形成されている。第3半導体層530は、第2半導体層520の上に形成されている。第4半導体層540は、第3半導体層530の上に形成されている。
The buffer layer Bf2 is formed on the sapphire substrate Sub2. The
第1半導体層510と第2半導体層520と第3半導体層530と第4半導体層540とは、III 族窒化物半導体層である。第2半導体層520のバンドギャップは、第1半導体層510および第3半導体層530のバンドギャップよりも大きい。第1半導体層510と第2半導体層520と第3半導体層530とは、アンドープの半導体層である。第4半導体層540は、p型半導体層である。
The
カソード電極C1は、第2半導体層520の上に形成されている。凹部Y1は、第4半導体層540から第2半導体層520の途中まで達している。カソード電極C1は、凹部Y1の上に形成されている。
The cathode electrode C1 is formed on the
アノード電極A1は、第4半導体層540の上に形成されている。凹部Y2は、第4半導体層540から第1半導体層510の途中まで達している。アノード電極A1は、凹部Y2の底面から第4半導体層540までにわたって形成されている。このため、アノード電極A1は、第1半導体層510と第2半導体層520と第3半導体層530と第4半導体層540とに接触している。アノード電極A1は、第1半導体層510の底面および側面と、第2半導体層520および第3半導体層530の側面と、第4半導体層540の側面および上面と、に接触している。
The anode electrode A1 is formed on the
図27は、第8の実施形態の半導体素子500の電極形成領域を示す図である。図27に示すように、半導体素子500は、カソード電極C1と第2半導体層520とが接触するカソード電極接触領域CC1と、アノード電極A1と第4半導体層540とが接触するアノード電極接触領域AC1と、を有する。
FIG. 27 is a diagram showing an electrode forming region of the
カソード電極C1と第2半導体層520とが接触するカソード電極接触領域CC1は、櫛歯形状を有する。アノード電極A1と第1半導体層510および第4半導体層540とが接触するアノード電極接触領域AC1は、棒状形状を有する。アノード電極接触領域AC1を第1半導体層510に射影した領域の棒状形状は、カソード電極接触領域CC1を第1半導体層510に射影した領域の櫛歯形状の間の位置に配置されている。
The cathode electrode contact region CC1 in which the cathode electrode C1 and the
分極超接合領域は、第3半導体層530が形成されているとともに第4半導体層540が形成されていない領域であってアノード電極接触領域AC1とカソード電極接触領域CC1との間に位置する。
The polarized superjunction region is a region in which the
2.耐圧
本明細書においてショットキーバリアダイオードの耐圧とは、アノード電極A1とカソード電極C1との間に逆方向の電圧Vaを印加したときにアノード電流Iaが1×10-4Aに達するアノード電圧Vaの値のことをいう。
2. Withstand voltage In this specification, the withstand voltage of a Schottky barrier diode is the anode voltage Va at which the anode current Ia reaches 1 × 10 -4 A when a voltage Va in the opposite direction is applied between the anode electrode A1 and the cathode electrode C1. The value of.
3.変形例
3−1.電極接触領域の形状
カソード電極接触領域CC1は、棒状形状を有し、アノード電極接触領域AC1は、櫛歯形状を有していてもよい。すなわち、カソード電極接触領域CC1とアノード電極接触領域AC1との一方が櫛歯形状を有し、カソード電極接触領域CC1とアノード電極接触領域AC1との他方が棒状形状を有してもよい。
3. 3. Modification 3-1. Shape of Electrode Contact Region The cathode electrode contact region CC1 may have a rod shape, and the anode electrode contact region AC1 may have a comb tooth shape. That is, one of the cathode electrode contact region CC1 and the anode electrode contact region AC1 may have a comb tooth shape, and the other of the cathode electrode contact region CC1 and the anode electrode contact region AC1 may have a rod shape.
図28は、第8の実施形態の変形例における半導体素子の電極形成領域を示す図である。カソード電極C1と第2半導体層520とが接触するカソード電極接触領域CC1は、櫛歯形状を有する。アノード電極A1と第1半導体層510および第4半導体層540とが接触するアノード電極接触領域AC1は、櫛歯形状を有する。カソード電極接触領域CC1を第1半導体層510に射影した領域の櫛歯形状は、アノード電極接触領域AC1を第1半導体層510に射影した領域の櫛歯形状と互い違いに配置されている。
FIG. 28 is a diagram showing an electrode forming region of the semiconductor element in the modified example of the eighth embodiment. The cathode electrode contact region CC1 in which the cathode electrode C1 and the
カソード電極接触領域CC1とアノード電極接触領域AC1との一方の棒状形状(櫛歯形状の先端の棒状部分を含む)が、カソード電極接触領域CC1とアノード電極接触領域AC1との他方の櫛歯形状の間に配置されていればよい。 One rod-shaped shape of the cathode electrode contact region CC1 and the anode electrode contact region AC1 (including the rod-shaped portion at the tip of the comb-tooth shape) is the other comb-shaped shape of the cathode electrode contact region CC1 and the anode electrode contact region AC1. It suffices if it is placed between them.
3−2.アノード電極の接触領域
図29は、第8の実施形態の変形例における半導体素子600の積層構造を示す図(その1)である。半導体素子600は、サファイア基板Sub2と、バッファ層Bf2と、第1半導体層510と、第2半導体層520と、第3半導体層530と、第4半導体層540と、カソード電極C1と、アノード電極A1と、を有する。アノード電極A1は、凹部Y3の上に形成されている。凹部Y3は、第4半導体層540から第2半導体層520の途中まで達する。半導体素子600では、アノード電極A1は第1半導体層510に接触していない。
3-2. Contact Region of Anode Electrode FIG. 29 is a diagram (No. 1) showing a laminated structure of
図30は、第8の実施形態の変形例における半導体素子700の積層構造を示す図(その2)である。半導体素子700は、サファイア基板Sub2と、バッファ層Bf2と、第1半導体層510と、第2半導体層520と、第3半導体層530と、第4半導体層540と、カソード電極C1と、アノード電極A1と、絶縁層750と、を有する。
FIG. 30 is a diagram (No. 2) showing a laminated structure of the
絶縁層750は、第2半導体層520の一部と、第3半導体層530の側面と、第4半導体層540の一部と、を覆っている。絶縁層750は、第3半導体層530の側面と、第4半導体層540の側面と、アノード電極A1との間に位置している。アノード電極A1は、第2半導体層520と、第4半導体層540と、に接触しており、第3半導体層530に接触していない。
The insulating
このように、アノード電極A1は、第1半導体層510または第2半導体層520と接触していればよい。
In this way, the anode electrode A1 may be in contact with the
3−3.カソード電極の接触領域
図31は、第8の実施形態の変形例における半導体素子800の積層構造を示す図(その3)である。図31に示すように、カソード電極C2は、第1半導体層510の底面および側面と第2半導体層520の側面とに接触している。
3-3. Contact Region of Cathode Electrode FIG. 31 is a diagram (No. 3) showing a laminated structure of
3−4.分極超接合領域
棒状形状の先端部分におけるカソード電極接触領域CC1からアノード電極接触領域AC1までの最短距離を結ぶ方向の分極超接合領域の長さが、棒状形状の先端部分以外の部分におけるカソード電極接触領域CC1からアノード電極接触領域AC1までの最短距離を結ぶ方向の分極超接合領域の長さ以上である。
3-4. Polarized super-junction region The length of the polarized super-junction region in the direction connecting the shortest distance from the cathode electrode contact region CC1 to the anode electrode contact region AC1 at the rod-shaped tip is the cathode electrode contact at the portion other than the rod-shaped tip. It is equal to or longer than the length of the polarization superjunction region in the direction connecting the shortest distance from the region CC1 to the anode electrode contact region AC1.
3−5.カソード電極と第3半導体層との間の距離
カソード電極接触領域CC1と第3半導体層530との間の距離が、1μm以上10μm以下である。
3-5. Distance between the cathode electrode and the third semiconductor layer The distance between the cathode electrode contact region CC1 and the
3−6.組み合わせ
上記の変形例を自由に組み合わせてよい。
3-6. Combination The above modification examples may be freely combined.
(実施形態の組み合わせ)
第1の実施形態から第8の実施形態までについて、変形例を含めて自由に組み合わせてよい場合がある。
(Combination of embodiments)
In some cases, the first to eighth embodiments may be freely combined including modifications.
(評価試験)
1.実験1
1−1.FETの作製
図32および図33に示すような、シンプルな構造のFETを製造した。図32は、ゲート電極接触領域GC1がソース電極接触領域SC1を囲っている場合のFETを示す図である。図33は、ゲート電極接触領域GC1がソース電極接触領域SC1とドレイン電極接触領域DC1との間にある場合のFETを示す図である。図33では、ゲート電極接触領域GC1がソース電極接触領域SC1を囲っていない。
(Evaluation test)
1. 1.
1-1. Manufacture of FET A FET having a simple structure as shown in FIGS. 32 and 33 was manufactured. FIG. 32 is a diagram showing an FET when the gate electrode contact region GC1 surrounds the source electrode contact region SC1. FIG. 33 is a diagram showing an FET when the gate electrode contact region GC1 is between the source electrode contact region SC1 and the drain electrode contact region DC1. In FIG. 33, the gate electrode contact region GC1 does not surround the source electrode contact region SC1.
このように、ゲート電極接触領域GC1がソース電極接触領域SC1を囲っているFETとゲート電極接触領域GC1がソース電極接触領域SC1を囲っていないFETとを製造した。そして、これらのFETのリーク電流を比較した。 In this way, an FET in which the gate electrode contact region GC1 surrounds the source electrode contact region SC1 and an FET in which the gate electrode contact region GC1 does not surround the source electrode contact region SC1 are manufactured. Then, the leakage currents of these FETs were compared.
1−2.実験結果(リーク電流)
図34は、FETのドレイン電極に0.1Vを印加したときのゲート電圧とドレイン電流との間の関係を示すグラフである。図34の横軸はゲート電圧である。図34の縦軸はドレイン電流である。
1-2. Experimental result (leakage current)
FIG. 34 is a graph showing the relationship between the gate voltage and the drain current when 0.1 V is applied to the drain electrode of the FET. The horizontal axis of FIG. 34 is the gate voltage. The vertical axis of FIG. 34 is the drain current.
図35は、FETのゲート電圧とドレイン電流との間の関係を示すグラフである。図35の横軸はゲート電圧である。図35の縦軸はドレイン電流である。図35に示すように、ゲート電極G1がソース電極S1を囲んでいる場合には、ゲート電圧が−5V以上でFETが動作する。ゲート電圧が−5V未満であっても、オフリーク電流が流れる。オフリーク電流は、1×10-9A/mmの程度である。 FIG. 35 is a graph showing the relationship between the gate voltage of the FET and the drain current. The horizontal axis of FIG. 35 is the gate voltage. The vertical axis of FIG. 35 is the drain current. As shown in FIG. 35, when the gate electrode G1 surrounds the source electrode S1, the FET operates when the gate voltage is −5 V or higher. Off-leakage current flows even if the gate voltage is less than -5V. The off-leakage current is about 1 × 10 -9 A / mm.
図35に示すように、ゲート電極G1がソース電極S1を囲んでいない場合には、ゲート電圧が−4.5V以上でFETが動作する。ゲート電圧が−4.5V未満の場合には、1.0×10-6A/mmの程度のオフリーク電流が流れる。このように、ゲート電極G1がソース電極S1の周囲を囲むことにより、オフリーク電流が2桁程度小さくなる。 As shown in FIG. 35, when the gate electrode G1 does not surround the source electrode S1, the FET operates when the gate voltage is −4.5 V or more. When the gate voltage is less than −4.5 V, an off-leakage current of about 1.0 × 10 -6 A / mm flows. By surrounding the gate electrode G1 around the source electrode S1 in this way, the off-leakage current is reduced by about two orders of magnitude.
図36は、FETのドレイン電圧とドレイン電流との間の関係を示すグラフである。図36の横軸はドレイン電圧である。図36の縦軸はドレイン電流である。図36は、ゲート電極G1がソース電極S1の周囲を囲んでいるFETのドレイン電流を示している。図36には、ゲート電圧を変えたときのドレイン電流が示されている。図36に示すように、ゲート電圧を大きくするほど、ドレイン電流は大きくなる。 FIG. 36 is a graph showing the relationship between the drain voltage and the drain current of the FET. The horizontal axis of FIG. 36 is the drain voltage. The vertical axis of FIG. 36 is the drain current. FIG. 36 shows the drain current of the FET in which the gate electrode G1 surrounds the source electrode S1. FIG. 36 shows the drain current when the gate voltage is changed. As shown in FIG. 36, the larger the gate voltage, the larger the drain current.
図37は、FETにおけるオフ時のドレイン電圧とドレイン電流との間の関係を示すグラフである。図37の横軸はドレイン電圧である。図37の縦軸はドレイン電流である。このときのゲート電圧は−10Vである。図37は、ゲート電極G1がソース電極S1の周囲を囲んでいるFETのドレイン電流を示している。図37に示すように、オフ時において、1×10-9A/mmの程度のリーク電流が流れる。また、ドレイン電圧が大きいほど、ドレイン電流はやや大きくなる。 FIG. 37 is a graph showing the relationship between the drain voltage and the drain current when the FET is off. The horizontal axis of FIG. 37 is the drain voltage. The vertical axis of FIG. 37 is the drain current. The gate voltage at this time is −10 V. FIG. 37 shows the drain current of the FET in which the gate electrode G1 surrounds the source electrode S1. As shown in FIG. 37, when off, a leakage current of about 1 × 10 -9 A / mm flows. Further, the larger the drain voltage, the slightly larger the drain current.
図38は、FETにおけるオフ時のドレイン電圧とゲート電流との間の関係を示すグラフである。図38の横軸はドレイン電圧である。図38の縦軸はゲート電流である。このときのゲート電圧は−10Vである。図38は、ゲート電極G1がソース電極S1の周囲を囲んでいるFETのゲート電流を示している。図38に示すように、オフ時において、1×10-9A/mmの程度のリーク電流が流れる。また、ドレイン電圧が大きいほど、ゲート電流はやや大きくなる。 FIG. 38 is a graph showing the relationship between the off-drain voltage and the gate current in the FET. The horizontal axis of FIG. 38 is the drain voltage. The vertical axis of FIG. 38 is the gate current. The gate voltage at this time is −10 V. FIG. 38 shows the gate current of the FET in which the gate electrode G1 surrounds the source electrode S1. As shown in FIG. 38, when off, a leakage current of about 1 × 10 -9 A / mm flows. Further, the larger the drain voltage, the larger the gate current.
以上のように、実際に製造したFETにおいて、リーク電流が抑制されている。なお、図35から図38における電流値はゲート幅で規格化されている。 As described above, the leakage current is suppressed in the actually manufactured FET. The current values in FIGS. 35 to 38 are standardized by the gate width.
2.実験2
2−1.FETの作製
第1の実施形態の半導体素子100と同様のFETを作製した。c面サファイア基板の上にMOCVD法により低温GaNバッファ層、第1のアンドープGaN層、AlGaN層、第2のアンドープGaN層、MgドープpGaN層をこの順に積層した。低温GaNバッファ層、第1のアンドープGaN層、AlGaN層、第2のアンドープGaN層、MgドープpGaN層の膜厚は、それぞれ、30nm、1.0μm、47nm、80nm、53nmであった。低温GaNバッファ層の成膜温度は530℃であった。第1のアンドープGaN層、AlGaN層、第2のアンドープGaN層の成膜温度は1100℃であった。MgドープpGaN層のMg濃度を、5.0×1019cm-3から2.0×1020cm-3まで上昇させ、MgドープGaN層の表面付近のMg濃度を高くした。
2.
2-1. Manufacture of FET A FET similar to the
ゲート電極として、半導体層の側から順にNi、Auを積層した。ソース電極、ドレイン電極として、半導体層の側から順にTi、Al、Ni、Auを積層した。 As the gate electrode, Ni and Au were laminated in this order from the side of the semiconductor layer. As a source electrode and a drain electrode, Ti, Al, Ni, and Au were laminated in this order from the side of the semiconductor layer.
半導体層の転位密度として、3種類のものを用いた。第1の素子の転位密度は5.0×108 cm-2であった。第2の素子の転位密度は2.3×109 cm-2であった。第3の素子の転位密度は9.0×109 cm-2であった。 Three types of dislocation densities were used for the semiconductor layer. The dislocation density of the first device was 5.0 × 10 8 cm -2. The dislocation density of the second device was 2.3 × 10 9 cm- 2 . The dislocation density of the third device was 9.0 × 10 9 cm- 2 .
2−2.評価方法
図39は、FETの評価に用いた回路図である。図40は、FETの評価における出力値を示すグラフである。ドレイン電圧Vdは300Vであった。
2-2. Evaluation Method FIG. 39 is a circuit diagram used for evaluating the FET. FIG. 40 is a graph showing an output value in the evaluation of FET. The drain voltage Vd was 300V.
図41は、FETの立ち上がり時間trおよび立ち下がり時間tfの定義を示す図である。立ち上がり時間trとは、ドレイン電圧Vdが最大値の90%から10%まで下降するのにかかる時間である。立ち下がり時間tfとは、ドレイン電圧Vdが最大値の10%から90%まで上昇するのにかかる時間である。図40に示したように、ドレイン電圧Vdが下降するのにともなって、ドレイン電流Idは増加している。図40に示すように、ドレイン電流Idは小刻みに振動しているため、ドレイン電流Idの代わりにドレイン電圧Vdを立ち上がり時間trおよび立ち下がり時間tfの基準としている。 FIG. 41 is a diagram showing the definitions of the rising time tr and the falling time tf of the FET. The rise time tr is the time required for the drain voltage Vd to drop from 90% to 10% of the maximum value. The fall time tf is the time required for the drain voltage Vd to rise from 10% to 90% of the maximum value. As shown in FIG. 40, the drain current Id increases as the drain voltage Vd decreases. As shown in FIG. 40, since the drain current Id oscillates in small steps, the drain voltage Vd is used as a reference for the rise time tr and the fall time tf instead of the drain current Id.
2−3.実験結果(応答時間)
図42は、FETの特性を示す表である。実施例1−6では、立ち上がり時間が20ns以下であった。比較例1では、立ち上がり時間が42nsであった。実施例1−6では、ゲート長が4μmであるのに対し、比較例1では、ゲート長が8μmであった。
2-3. Experimental results (response time)
FIG. 42 is a table showing the characteristics of the FET. In Examples 1-6, the rise time was 20 ns or less. In Comparative Example 1, the rise time was 42 ns. In Example 1-6, the gate length was 4 μm, whereas in Comparative Example 1, the gate length was 8 μm.
図43は、FETにおける第2のアンドープGaN層(第3半導体層)とMgドープpGaN層(第4半導体層)との接合面積と半導体素子の耐圧との間の関係を示すグラフである。図43の横軸は、ゲート幅方向1μm当たりの第2のアンドープGaN層(第3半導体層)の面積である。図43の縦軸は、半導体素子の耐圧である。 FIG. 43 is a graph showing the relationship between the bonding area between the second undoped GaN layer (third semiconductor layer) and the Mg-doped pGaN layer (fourth semiconductor layer) in the FET and the withstand voltage of the semiconductor element. The horizontal axis of FIG. 43 is the area of the second undoped GaN layer (third semiconductor layer) per 1 μm in the gate width direction. The vertical axis of FIG. 43 is the withstand voltage of the semiconductor element.
図43に示すように、前述の式(1)が成り立つ領域において、耐圧が1500V以上である。
101x−810 ≦ y ≦ 235x+585 ………(1)
x:ゲート幅方向の1μm当たりの第2半導体層と第3半導体層との間の接触面積
y:耐圧
As shown in FIG. 43, the withstand voltage is 1500 V or more in the region where the above equation (1) holds.
101x-810 ≤ y ≤ 235x + 585 ……… (1)
x: Contact area between the second semiconductor layer and the third semiconductor layer per 1 μm in the gate width direction y: Withstand voltage
図44は、FETのゲート長と応答時間との間の関係を示すグラフである。図44の横軸はゲート長である。図44の横軸は応答時間である。図44に示すように、ゲート長が短いほど、応答時間が短い傾向にある。ゲート長が6μm以下の場合には、立ち上がり時間trおよび立ち下がり時間tfは30ns以下である。ゲート長が4μm以下の場合には、立ち上がり時間trおよび立ち下がり時間tfは20ns以下である。 FIG. 44 is a graph showing the relationship between the gate length of the FET and the response time. The horizontal axis of FIG. 44 is the gate length. The horizontal axis of FIG. 44 is the response time. As shown in FIG. 44, the shorter the gate length, the shorter the response time tends to be. When the gate length is 6 μm or less, the rise time tr and the fall time tf are 30 ns or less. When the gate length is 4 μm or less, the rise time tr and the fall time tf are 20 ns or less.
図45は、FETにおける分極超接合領域PSJ1を除いた第3半導体層130と第4半導体層140との接合面積と応答時間との間の関係を示すグラフである。図45の横軸は第3半導体層130と第4半導体層140との接合面積である。図45の縦軸は応答時間である。図45に示すように、第3半導体層130と第4半導体層140との接合面積が小さいほど、応答時間が短い傾向にある。
FIG. 45 is a graph showing the relationship between the junction area and the response time between the
図46は、FETにおける転位密度と接合面積との間の関係を示すグラフである。図46の横軸は転位密度である。図46の縦軸は第3半導体層130と第4半導体層140との接合面積である。図46に示すように、大きな耐圧性を持たせるためには、第3半導体層130と第4半導体層140との接合面積を大きくすることが必要である。また、転位密度が高いほど、大きな接合面積をとる必要がある。
FIG. 46 is a graph showing the relationship between the dislocation density and the junction area in the FET. The horizontal axis of FIG. 46 is the dislocation density. The vertical axis of FIG. 46 is the bonding area between the
図47は、図46のデータをまとめた表である。 FIG. 47 is a table summarizing the data of FIG. 46.
図48は、FETにおける転位密度とソース・ドレイン間距離との間の関係を示すグラフである。図48の横軸は転位密度である。図48の縦軸はソース・ドレイン間距離である。図48に示すように、大きな耐圧性を持たせるためには、ソース・ドレイン間距離を大きくすることが必要である。また、転位密度が高いほど、ソース・ドレイン間距離を大きくとる必要がある。 FIG. 48 is a graph showing the relationship between the dislocation density in the FET and the distance between the source and drain. The horizontal axis of FIG. 48 is the dislocation density. The vertical axis of FIG. 48 is the distance between the source and drain. As shown in FIG. 48, it is necessary to increase the distance between the source and drain in order to have a large pressure resistance. Further, the higher the dislocation density, the larger the distance between the source and drain needs to be.
図49は、図48のデータをまとめた表である。 FIG. 49 is a table summarizing the data of FIG. 48.
図50は、FETにおける転位密度と応答時間との間の関係を示すグラフである。図50の横軸は転位密度である。図50の縦軸は応答時間である。図50に示すように、転位密度が低いほど、立ち上がり時間trおよび立ち下がり時間tfのいずれも、短くなる傾向にある。特に、転位密度の低下により、立ち上がり時間trは、改善の効果が高い。 FIG. 50 is a graph showing the relationship between the dislocation density and the response time in the FET. The horizontal axis of FIG. 50 is the dislocation density. The vertical axis of FIG. 50 is the response time. As shown in FIG. 50, as the dislocation density is lower, both the rise time tr and the fall time tf tend to be shorter. In particular, the rise time tr is highly effective in improving due to the decrease in dislocation density.
図51は、図50のデータをまとめた表である。図50および図51に示すように、転位密度が5×108 cm-2以下の場合には、立ち上がり時間trは16ns以下である。転位密度が5×108 cm-2以下の場合には、立ち下がり時間tfは10ns以下である。 FIG. 51 is a table summarizing the data of FIG. 50. As shown in FIGS. 50 and 51, when the dislocation density is 5 × 10 8 cm −2 or less, the rise time tr is 16 ns or less. When the dislocation density is 5 × 10 8 cm −2 or less, the fall time tf is 10 ns or less.
2−4.実験結果(オン抵抗)
図52は、FETにおける分極超接合長Lpsjと規格化オン抵抗との間の関係を示すグラフである。図52の横軸は分極超接合長である。図52の縦軸は規格化オン抵抗である。図52に示すように、分極超接合長Lpsjが長いほど、規格化オン抵抗は上昇する。また、分極超接合長Lpsjが50μm以下の場合に、規格化オン抵抗が20mΩ・cm2 以下である。分極超接合長Lpsjが2μmの場合に、規格化オン抵抗が1mΩ・cm2 程度である。
2-4. Experimental result (on resistance)
FIG. 52 is a graph showing the relationship between the polarization superjunction length Lpsj and the normalized on-resistance in the FET. The horizontal axis of FIG. 52 is the polarization superjunction length. The vertical axis of FIG. 52 is the normalized on-resistance. As shown in FIG. 52, the longer the polarization superjunction length Lpsj, the higher the normalized on-resistance. Further, when the polarization superjunction length Lpsj is 50 μm or less, the normalized on-resistance is 20 mΩ · cm 2 or less. When the polarization superjunction length Lpsj is 2 μm, the normalized on-resistance is about 1 mΩ · cm 2.
図53は、FETにおけるソース・ドレイン間距離と規格化オン抵抗との間の関係を示すグラフである。図53の横軸はソース・ドレイン間距離である。図53の縦軸は規格化オン抵抗である。図53に示すように、ソース・ドレイン間距離が長いほど、規格化オン抵抗は上昇する。また、ソース・ドレイン間距離が60μm以下の場合に、規格化オン抵抗が20mΩ・cm2 以下である。ソース・ドレイン間距離が11μmの場合に、規格化オン抵抗が1mΩ・cm2 程度である。 FIG. 53 is a graph showing the relationship between the source-drain distance and the normalized on-resistance in the FET. The horizontal axis of FIG. 53 is the distance between the source and drain. The vertical axis of FIG. 53 is the normalized on-resistance. As shown in FIG. 53, the longer the distance between the source and the drain, the higher the normalized on-resistance. Further, when the distance between the source and drain is 60 μm or less, the normalized on-resistance is 20 mΩ · cm 2 or less. When the distance between the source and drain is 11 μm, the normalized on-resistance is about 1 mΩ · cm 2.
2−5.実験結果(転位密度)
図54は、FETにおける転位密度と半導体素子の特性との間の関係を示す表である。図54に示すように、転位密度が低いほど、X線ロッキングカーブの半値幅の値は小さい。また、転位密度が低いほど、シート抵抗は小さい。そして、転位密度が低いほど、2次元ホールガスの移動度は大きい。シート抵抗は2次元電子ガスの移動度に影響される。したがって、転位密度が低くなり結晶性が向上することにより、2次元電子ガスの移動度が大きくなると考えられる。一方、2次元ホールガスの濃度は、転位密度にほとんど依存しない。
2-5. Experimental results (dislocation density)
FIG. 54 is a table showing the relationship between the dislocation density in the FET and the characteristics of the semiconductor device. As shown in FIG. 54, the lower the dislocation density, the smaller the value of the half width of the X-ray locking curve. Further, the lower the dislocation density, the smaller the sheet resistance. The lower the dislocation density, the higher the mobility of the two-dimensional Hall gas. Sheet resistance is affected by the mobility of the two-dimensional electron gas. Therefore, it is considered that the mobility of the two-dimensional electron gas is increased by lowering the dislocation density and improving the crystallinity. On the other hand, the concentration of the two-dimensional whole gas hardly depends on the dislocation density.
2−6.実験結果(アクティブ領域)
図55は、FETのチップサイズとドレイン電圧Vdが2Vのときの電流値との間の関係を示す表である。図55に示すように、チップサイズが大きいほど、チップ外周長、チップ面積、アクティブ領域面積は大きい。アクティブ領域面積は、オン状態で実際に電流が流れる半導体の領域である。アクティブ領域面積は、素子機能領域FR1の面積から、ソース電極およびドレイン電極と半導体層とが接触している領域の面積と、最も外側のソース電極接触領域と第2半導体層の外周部との間に挟まれた領域の面積と、を引いた面積である。
2-6. Experimental results (active area)
FIG. 55 is a table showing the relationship between the chip size of the FET and the current value when the drain voltage Vd is 2V. As shown in FIG. 55, the larger the chip size, the larger the chip outer peripheral length, the chip area, and the active area area. The active region area is the region of the semiconductor in which the current actually flows in the on state. The active region area is between the area of the region where the source electrode and the drain electrode are in contact with the semiconductor layer and the outermost region of the source electrode contact region and the outer peripheral portion of the second semiconductor layer from the area of the element functional region FR1. The area of the area sandwiched between the two and the area minus the area.
また、チップサイズが大きいほど、ゲート幅も大きい。ゲート幅とは、ゲート電極G1がソース電極S1を囲む線の合計の長さである。 Also, the larger the chip size, the larger the gate width. The gate width is the total length of the lines in which the gate electrode G1 surrounds the source electrode S1.
図56は、FETのアクティブ領域面積とドレイン電圧Vdが2Vのときの電流値との間の関係を示すグラフである。図56の横軸はアクティブ領域面積である。図56の縦軸はドレイン電圧Vdが2Vのときの電流値である。図56に示すように、アクティブ領域面積が2.2mm2 以上の場合に、ドレイン電圧Vdが2Vのときの電流値は30A以上である。アクティブ領域面積が5.0mm2 以上の場合に、ドレイン電圧Vdが2Vのときの電流値は100A以上である。 FIG. 56 is a graph showing the relationship between the active region area of the FET and the current value when the drain voltage Vd is 2V. The horizontal axis of FIG. 56 is the active area area. The vertical axis of FIG. 56 is the current value when the drain voltage Vd is 2V. As shown in FIG. 56, when the active region area is 2.2 mm 2 or more, the current value when the drain voltage Vd is 2 V is 30 A or more. When the active area is 5.0 mm 2 or more, the current value when the drain voltage Vd is 2 V is 100 A or more.
3.実験3
3−1.FETの作製
第2の実施形態の半導体素子200と同様のFETを作製した。分極超接合長Lpsj以外の点については、実験2と同様である。
3. 3.
3-1. Manufacture of FET A FET similar to the
3−2.実験結果(分極超接合長)
図57は、FETにおける分極超接合長Lpsjとソースコンタクト電極S1cとドレインコンタクト電極D1cとの間の距離Lsdを変えたときのFETの耐圧性を示す表である。図57では、先端部分における分極超接合長Lpsjの最小値と先端部分以外の部分における分極超接合長Lpsjの最小値とを変えた場合を示している。
3-2. Experimental results (polarized superjunction length)
FIG. 57 is a table showing the withstand voltage of the FET when the distance Lsd between the polarization superjunction length Lpsj, the source contact electrode S1c and the drain contact electrode D1c in the FET is changed. FIG. 57 shows a case where the minimum value of the polarization superjunction length Lpsj at the tip portion and the minimum value of the polarization superjunction length Lpsj at the portion other than the tip portion are changed.
図58は、FETにおける分極超接合長Lpsjとソースコンタクト電極S1cとドレインコンタクト電極D1cとの間の距離Lsdを変えなかったときのFETの耐圧性を示す表である。図58では、先端部分における分極超接合長Lpsjと先端部分以外の部分における分極超接合長Lpsjとは同じである。 FIG. 58 is a table showing the withstand voltage of the FET when the distance Lsd between the polarization superjunction length Lpsj and the source contact electrode S1c and the drain contact electrode D1c in the FET is not changed. In FIG. 58, the polarization superjunction length Lpsj at the tip portion and the polarization superjunction length Lpsj at the portion other than the tip portion are the same.
図59は、FETにおける分極超接合長LpsjとFETの耐圧性との間の関係を示すグラフである。図59の横軸は分極超接合長Lpsjである。図59の縦軸はFETの耐圧性である。図59に示すように、FETの耐圧性は、分極超接合長Lpsjにほぼ比例する。 FIG. 59 is a graph showing the relationship between the polarization superjunction length Lpsj in the FET and the withstand voltage of the FET. The horizontal axis of FIG. 59 is the polarization superjunction length Lpsj. The vertical axis of FIG. 59 is the withstand voltage of the FET. As shown in FIG. 59, the withstand voltage of the FET is substantially proportional to the polarization superjunction length Lpsj.
このように、FETの耐圧は分極超接合長Lpsjの最小値に依存する。 As described above, the withstand voltage of the FET depends on the minimum value of the polarization superjunction length Lpsj.
4.実験4
4−1.FETの作製
第3の実施形態の半導体素子300と同様のFETを作製した。電極と半導体層との間の距離以外の点については、実験2と同様である。
4.
4-1. Manufacture of FET A FET similar to the
4−2.実験結果(電極と半導体層との間の距離)
図60は、FETにおけるドレイン電極接触領域DC1と分極超接合面との間の距離と耐圧性との間の関係を示すグラフである。図60の横軸はドレイン電極接触領域DC1と分極超接合面との間の距離である。図60の縦軸は耐電圧である。図60に示すように、ドレイン電極接触領域DC1と第3の半導体層130との間の距離が10μm以下と短い場合であっても、半導体素子の耐圧性は十分に高い。
4-2. Experimental results (distance between electrode and semiconductor layer)
FIG. 60 is a graph showing the relationship between the distance between the drain electrode contact region DC1 and the polarized superjunction surface and the pressure resistance of the FET. The horizontal axis of FIG. 60 is the distance between the drain electrode contact region DC1 and the polarized superjunction surface. The vertical axis of FIG. 60 is the withstand voltage. As shown in FIG. 60, even when the distance between the drain electrode contact region DC1 and the
図61は、FETにおける分極超接合長Lpsjと半導体素子の耐圧性との間の関係を示すグラフである。図61の横軸は分極超接合長Lpsjである。図61の縦軸は半導体素子の耐圧である。図61に示すように、分極超接合長Lpsjが長いほど、半導体素子の耐圧性は高い。半導体素子の耐圧は、分極超接合長Lpsjにある程度比例する。 FIG. 61 is a graph showing the relationship between the polarization superjunction length Lpsj in the FET and the withstand voltage of the semiconductor element. The horizontal axis of FIG. 61 is the polarization superjunction length Lpsj. The vertical axis of FIG. 61 is the withstand voltage of the semiconductor element. As shown in FIG. 61, the longer the polarization superjunction length Lpsj, the higher the pressure resistance of the semiconductor element. The withstand voltage of the semiconductor element is proportional to the polarization superjunction length Lpsj to some extent.
5.実験5
5−1.FETの作製
第4の実施形態の半導体素子400と同様のFETを作製した。パッド電極以外については実験2と同様である。
5.
5-1. Manufacture of FET A FET similar to the
5−2.実験結果(パッド電極)
図62は、FETのドレイン電圧とドレイン電流との間の関係を示すグラフである。図62の横軸はドレイン電圧である。図62の縦軸はドレイン電流である。図62に示すように、ゲート電圧を上昇させると、ドレイン電流が大きくなる傾向にある。ドレイン電圧が約15V以上でドレイン電流が飽和する。
5-2. Experimental results (pad electrodes)
FIG. 62 is a graph showing the relationship between the drain voltage and the drain current of the FET. The horizontal axis of FIG. 62 is the drain voltage. The vertical axis of FIG. 62 is the drain current. As shown in FIG. 62, when the gate voltage is increased, the drain current tends to increase. The drain current saturates when the drain voltage is about 15 V or higher.
図63は、FETのドレイン電圧が0.1Vのときのゲート電圧とドレイン電流との間の関係を示すグラフである。図63の横軸はゲート電圧である。図63の縦軸はドレイン電流である。 FIG. 63 is a graph showing the relationship between the gate voltage and the drain current when the drain voltage of the FET is 0.1 V. The horizontal axis of FIG. 63 is the gate voltage. The vertical axis of FIG. 63 is the drain current.
図64は、FETのオフ時のドレイン電圧とドレイン電流との間の関係を示すグラフである。図64の横軸はドレイン電圧である。図64の縦軸はドレイン電流である。ゲート電圧は−10Vである。 FIG. 64 is a graph showing the relationship between the drain voltage and the drain current when the FET is off. The horizontal axis of FIG. 64 is the drain voltage. The vertical axis of FIG. 64 is the drain current. The gate voltage is -10V.
図65は、FETのオフ時のドレイン電圧とゲート電流との間の関係を示すグラフである。図65の横軸はドレイン電圧である。図65の縦軸はゲート電流である。ゲート電圧は−10Vである。 FIG. 65 is a graph showing the relationship between the drain voltage when the FET is off and the gate current. The horizontal axis of FIG. 65 is the drain voltage. The vertical axis of FIG. 65 is the gate current. The gate voltage is -10V.
図62から図65における電流値はゲート幅で規格化されている。 The current values in FIGS. 62 to 65 are standardized by the gate width.
6.実験6
6−1.ショットキーバリアダイオードの製造
第8の実施形態と同様のショットキーバリアダイオードを製造した。その半導体層の積層構造および製造条件は、実験1と同様である。分極超接合長Lpsjを変えた素子を製造した。
6.
6-1. Manufacture of Schottky Barrier Diode A Schottky barrier diode similar to that of the eighth embodiment was manufactured. The laminated structure and manufacturing conditions of the semiconductor layer are the same as in
6−2.実験結果(逆回復電流)
図66は、分極超接合長Lpsjが20μmのショットキーバリアダイオードの逆回復時間特性を示すグラフである。図66の横軸は時間である。図66の縦軸はアノード電流である。逆回復時間は21.8nsであった。逆回復電流のピーク値は5.0Aであった。
6-2. Experimental result (reverse recovery current)
FIG. 66 is a graph showing the reverse recovery time characteristics of a Schottky barrier diode having a polarization superjunction length Lpsj of 20 μm. The horizontal axis of FIG. 66 is time. The vertical axis of FIG. 66 is the anode current. The reverse recovery time was 21.8 ns. The peak value of the reverse recovery current was 5.0 A.
6−3.実験結果(順方向特性)
図67は、ショットキーバリアダイオードの順方向特性を示すグラフである。図67の横軸はアノード電圧である。図67の縦軸はアノード電流である。図67に示すように、分極超接合長Lpsjが短いほど、アノード電流が大きくなる傾向がある。つまり、分極超接合長Lpsjが短いほど、規格化オン抵抗が小さくなる傾向がある。
6-3. Experimental results (forward characteristics)
FIG. 67 is a graph showing the forward characteristics of the Schottky barrier diode. The horizontal axis of FIG. 67 is the anode voltage. The vertical axis of FIG. 67 is the anode current. As shown in FIG. 67, the shorter the polarization superjunction length Lpsj, the larger the anode current tends to be. That is, the shorter the polarization superjunction length Lpsj, the smaller the normalized on-resistance tends to be.
6−4.実験結果(逆方向特性)
図68は、ショットキーバリアダイオードの逆方向特性を示すグラフである。図68の横軸はカソード電圧である。図68の縦軸はアノード電流である。図68に示すように、分極超接合長Lpsjが短いほど、耐圧性は低い。分極超接合長Lpsjが15μm、20μm、25μm、30μm、40μmである場合に、それぞれ、耐圧性はおよそ2000V、2600V、3000V、3000V超、3000V超であった。
6-4. Experimental results (reverse characteristics)
FIG. 68 is a graph showing the reverse characteristics of the Schottky barrier diode. The horizontal axis of FIG. 68 is the cathode voltage. The vertical axis of FIG. 68 is the anode current. As shown in FIG. 68, the shorter the polarization superjunction length Lpsj, the lower the pressure resistance. When the polarization superjunction length Lpsj was 15 μm, 20 μm, 25 μm, 30 μm, and 40 μm, the withstand voltage was about 2000 V, 2600 V, 3000 V, 3000 V, and 3000 V, respectively.
6−5.実験結果(分極超接合長)
図69は、分極超接合長Lpsjとアノード電極接触領域AC1とカソード電極接触領域CC1との間の距離Lacを変えたときのショットキーバリアダイオードの耐圧性を示す表である。図69では、先端部分における分極超接合長Lpsjの最小値と先端部分以外の部分における分極超接合長Lpsjの最小値とを変えた場合を示している。
6-5. Experimental results (polarized superjunction length)
FIG. 69 is a table showing the pressure resistance of the Schottky barrier diode when the distance Lac between the polarization superjunction length Lpsj, the anode electrode contact region AC1 and the cathode electrode contact region CC1 is changed. FIG. 69 shows a case where the minimum value of the polarization superjunction length Lpsj at the tip portion and the minimum value of the polarization superjunction length Lpsj at the portion other than the tip portion are changed.
先端部分の分極超接合長Lpsjおよび距離Lacを先端部分以外の分極超接合長Lpsjおよび距離Lac以上にすることにより、ショットキーバリアダイオードの耐圧は向上する。 By setting the polarization superjunction length Lpsj and the distance Lac of the tip portion to be equal to or greater than the polarization superjunction length Lpsj and the distance Lac other than the tip portion, the withstand voltage of the Schottky barrier diode is improved.
(付記)
1.第1
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ゲート電極と第4半導体層とが接触するゲート電極接触領域と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ゲート電極接触領域を第2半導体層に射影した領域は、ソース電極接触領域またはドレイン電極接触領域を第2半導体層に射影した領域の周囲を囲んでいる。
(Additional note)
1. 1. 1st
The semiconductor element in the first aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. A semiconductor layer, a source electrode and a drain electrode on the second semiconductor layer or the third semiconductor layer, a gate electrode on the fourth semiconductor layer, and a gate electrode contact region where the gate electrode and the fourth semiconductor layer come into contact with each other. It has a source electrode contact region where the source electrode and the second semiconductor layer or the third semiconductor layer are in contact with each other, and a drain electrode contact region where the drain electrode and the second semiconductor layer or the third semiconductor layer are in contact with each other. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. The region in which the gate electrode contact region is projected onto the second semiconductor layer surrounds the region in which the source electrode contact region or the drain electrode contact region is projected on the second semiconductor layer.
第2の態様における半導体素子においては、ソース電極接触領域とドレイン電極接触領域との一方が、棒状形状を有する。ソース電極接触領域とドレイン電極接触領域との他方が、櫛歯形状を有する。ソース電極接触領域とドレイン電極接触領域との一方の棒状形状が、ソース電極接触領域とドレイン電極接触領域との他方の櫛歯形状の間に配置されている。 In the semiconductor device of the second aspect, one of the source electrode contact region and the drain electrode contact region has a rod-like shape. The other side of the source electrode contact area and the drain electrode contact area has a comb tooth shape. One rod-shaped shape of the source electrode contact region and the drain electrode contact region is arranged between the other comb tooth shape of the source electrode contact region and the drain electrode contact region.
第3の態様における半導体素子においては、ソース電極は、ソース配線電極を有する。ドレイン電極は、ドレイン配線電極を有する。ソース配線電極を第2半導体層に射影した領域は、ドレイン配線電極を第2半導体層に射影した領域と重ならない。 In the semiconductor device of the third aspect, the source electrode has a source wiring electrode. The drain electrode has a drain wiring electrode. The region where the source wiring electrode is projected onto the second semiconductor layer does not overlap with the region where the drain wiring electrode is projected onto the second semiconductor layer.
第4の態様における半導体素子においては、ソース電極は、ソース配線電極を有する。ドレイン電極は、ドレイン配線電極を有する。ゲート電極は、ゲート配線電極を有する。ソース配線電極を第2半導体層に射影した領域とドレイン配線電極を第2半導体層に射影した領域との2つの領域のうちの一方は、ゲート配線電極を第2半導体層に射影した領域と部分的に重なる。ソース配線電極を第2半導体層に射影した領域とドレイン配線電極を第2半導体層に射影した領域との2つの領域のうちの他方は、ゲート配線電極を第2半導体層に射影した領域と重ならない。 In the semiconductor device of the fourth aspect, the source electrode has a source wiring electrode. The drain electrode has a drain wiring electrode. The gate electrode has a gate wiring electrode. One of the two regions, the region in which the source wiring electrode is projected on the second semiconductor layer and the region in which the drain wiring electrode is projected on the second semiconductor layer, is a region and a portion in which the gate wiring electrode is projected on the second semiconductor layer. Overlap. The other of the two regions, the region where the source wiring electrode is projected onto the second semiconductor layer and the region where the drain wiring electrode is projected onto the second semiconductor layer, overlaps with the region where the gate wiring electrode is projected onto the second semiconductor layer. It doesn't become.
第5の態様における半導体素子においては、ソース配線電極を第2半導体層に射影した領域とドレイン配線電極を第2半導体層に射影した領域との2つの領域のうちの一方と、ゲート配線電極を第2半導体層に射影した領域と、が部分的に重なる箇所では、ソース配線電極またはドレイン配線電極と第1半導体層との間の距離は、ゲート配線電極と第1半導体層との間の距離よりも大きい。 In the semiconductor element according to the fifth aspect, one of two regions, a region in which the source wiring electrode is projected on the second semiconductor layer and a region in which the drain wiring electrode is projected on the second semiconductor layer, and a gate wiring electrode are provided. Where the region projected onto the second semiconductor layer partially overlaps, the distance between the source wiring electrode or drain wiring electrode and the first semiconductor layer is the distance between the gate wiring electrode and the first semiconductor layer. Greater than
第6の態様における半導体素子においては、第1半導体層と第2半導体層とは直接接触している。第1半導体層と第2半導体層とが接触する接触面の形状が、長方形である。棒状形状の長手方向が、長方形の短辺に平行な方向に配置されている。 In the semiconductor element according to the sixth aspect, the first semiconductor layer and the second semiconductor layer are in direct contact with each other. The shape of the contact surface where the first semiconductor layer and the second semiconductor layer come into contact is rectangular. The longitudinal direction of the rod shape is arranged in the direction parallel to the short side of the rectangle.
第7の態様における装置は、上記の半導体素子を有する。 The device according to the seventh aspect has the above-mentioned semiconductor element.
2.第2
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ゲート電極と第4半導体層とが接触するゲート電極接触領域と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ソース電極接触領域とドレイン電極接触領域との一方が、棒状形状を有する。ソース電極接触領域とドレイン電極接触領域との他方が、櫛歯形状を有する。ソース電極接触領域とドレイン電極接触領域との一方の棒状形状が、ソース電極接触領域とドレイン電極接触領域との他方の櫛歯形状の間に配置されている。
2. Second
The semiconductor element in the first aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. A semiconductor layer, a source electrode and a drain electrode on the second semiconductor layer or the third semiconductor layer, a gate electrode on the fourth semiconductor layer, and a gate electrode contact region where the gate electrode and the fourth semiconductor layer come into contact with each other. It has a source electrode contact region where the source electrode and the second semiconductor layer or the third semiconductor layer are in contact with each other, and a drain electrode contact region where the drain electrode and the second semiconductor layer or the third semiconductor layer are in contact with each other. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. One of the source electrode contact region and the drain electrode contact region has a rod-like shape. The other side of the source electrode contact area and the drain electrode contact area has a comb tooth shape. One rod-shaped shape of the source electrode contact region and the drain electrode contact region is arranged between the other comb tooth shape of the source electrode contact region and the drain electrode contact region.
第2の態様における半導体素子においては、ゲート電極接触領域を第2半導体層に射影した領域は、ソース電極接触領域またはドレイン電極接触領域を第2半導体層に射影した領域の周囲を囲んでいる。 In the semiconductor element of the second aspect, the region in which the gate electrode contact region is projected onto the second semiconductor layer surrounds the region in which the source electrode contact region or the drain electrode contact region is projected on the second semiconductor layer.
第3の態様における半導体素子においては、ソース電極は、ソース配線電極を有する。ドレイン電極は、ドレイン配線電極を有する。ソース配線電極を第2半導体層に射影した領域は、ドレイン配線電極を第2半導体層に射影した領域と重ならない。 In the semiconductor device of the third aspect, the source electrode has a source wiring electrode. The drain electrode has a drain wiring electrode. The region where the source wiring electrode is projected onto the second semiconductor layer does not overlap with the region where the drain wiring electrode is projected onto the second semiconductor layer.
第4の態様における半導体素子においては、ソース電極は、ソース配線電極を有する。ドレイン電極は、ドレイン配線電極を有する。ゲート電極は、ゲート配線電極を有する。ソース配線電極を第2半導体層に射影した領域とドレイン配線電極を第2半導体層に射影した領域との2つの領域のうちの一方は、ゲート配線電極を第2半導体層に射影した領域と部分的に重なる。ソース配線電極を第2半導体層に射影した領域とドレイン配線電極を第2半導体層に射影した領域との2つの領域のうちの他方は、ゲート配線電極を第2半導体層に射影した領域と重ならない。 In the semiconductor device of the fourth aspect, the source electrode has a source wiring electrode. The drain electrode has a drain wiring electrode. The gate electrode has a gate wiring electrode. One of the two regions, the region in which the source wiring electrode is projected on the second semiconductor layer and the region in which the drain wiring electrode is projected on the second semiconductor layer, is a region and a portion in which the gate wiring electrode is projected on the second semiconductor layer. Overlap. The other of the two regions, the region where the source wiring electrode is projected onto the second semiconductor layer and the region where the drain wiring electrode is projected onto the second semiconductor layer, overlaps with the region where the gate wiring electrode is projected onto the second semiconductor layer. It doesn't become.
第5の態様における半導体素子においては、ソース配線電極を第2半導体層に射影した領域とドレイン配線電極を第2半導体層に射影した領域との2つの領域のうちの一方と、ゲート配線電極を第2半導体層に射影した領域と、が部分的に重なる箇所では、ソース配線電極またはドレイン配線電極と第1半導体層との間の距離は、ゲート配線電極と第1半導体層との間の距離よりも大きい。 In the semiconductor element according to the fifth aspect, one of two regions, a region in which the source wiring electrode is projected on the second semiconductor layer and a region in which the drain wiring electrode is projected on the second semiconductor layer, and a gate wiring electrode are provided. Where the region projected onto the second semiconductor layer partially overlaps, the distance between the source wiring electrode or drain wiring electrode and the first semiconductor layer is the distance between the gate wiring electrode and the first semiconductor layer. Greater than
第6の態様における半導体素子においては、第1半導体層と第2半導体層とは直接接触している。第1半導体層と第2半導体層とが接触する接触面の形状が、長方形である。棒状形状の長手方向が、長方形の短辺に平行な方向に配置されている。 In the semiconductor element according to the sixth aspect, the first semiconductor layer and the second semiconductor layer are in direct contact with each other. The shape of the contact surface where the first semiconductor layer and the second semiconductor layer come into contact is rectangular. The longitudinal direction of the rod shape is arranged in the direction parallel to the short side of the rectangle.
第7の態様における装置は、上記の半導体素子を有する。 The device according to the seventh aspect has the above-mentioned semiconductor element.
3.第3
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ゲート電極と第4半導体層とが接触するゲート電極接触領域と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ソース電極接触領域とドレイン電極接触領域との一方が、棒状形状を有する。ソース電極接触領域とドレイン電極接触領域との他方が、櫛歯形状を有する。ソース電極接触領域とドレイン電極接触領域との一方の棒状形状が、ソース電極接触領域とドレイン電極接触領域との他方の櫛歯形状の間に配置されている。この半導体素子は、第3半導体層が形成されているとともに第4半導体層が形成されていない領域であってゲート電極接触領域とドレイン電極接触領域との間に位置する分極超接合領域を有する。棒状形状の先端部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さが、棒状形状の先端部分以外の部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さ以上である。
3. 3. Third
The semiconductor element in the first aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. A semiconductor layer, a source electrode and a drain electrode on the second semiconductor layer or the third semiconductor layer, a gate electrode on the fourth semiconductor layer, and a gate electrode contact region where the gate electrode and the fourth semiconductor layer come into contact with each other. It has a source electrode contact region where the source electrode and the second semiconductor layer or the third semiconductor layer are in contact with each other, and a drain electrode contact region where the drain electrode and the second semiconductor layer or the third semiconductor layer are in contact with each other. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. One of the source electrode contact region and the drain electrode contact region has a rod-like shape. The other side of the source electrode contact area and the drain electrode contact area has a comb tooth shape. One rod-shaped shape of the source electrode contact region and the drain electrode contact region is arranged between the other comb tooth shape of the source electrode contact region and the drain electrode contact region. This semiconductor device has a polarization superjunction region located between a gate electrode contact region and a drain electrode contact region, which is a region in which a third semiconductor layer is formed and a fourth semiconductor layer is not formed. The length of the polarization superjunction region in the direction connecting the shortest distance from the source electrode contact region to the drain electrode contact region in the rod-shaped tip portion is from the source electrode contact region to the drain electrode contact region in the portion other than the rod-shaped tip portion. It is longer than the length of the polarization superjunction region in the direction connecting the shortest distances to.
第2の態様における半導体素子においては、棒状形状の先端部分は、弧状の弧状部である。棒状形状の先端部分以外の部分は、直線形状の棒状部である。 In the semiconductor device of the second aspect, the rod-shaped tip portion is an arc-shaped arc-shaped portion. The portion other than the rod-shaped tip portion is a linear rod-shaped portion.
第3の態様における半導体素子においては、棒状形状の先端部分以外の部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さに対する、棒状形状の先端部分におけるソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さが、1.05以上である。 In the semiconductor element according to the third aspect, the rod-shaped tip portion with respect to the length of the polarized superjunction region in the direction connecting the shortest distance from the source electrode contact region to the drain electrode contact region in the portion other than the rod-shaped tip portion. The length of the polarization superjunction region in the direction connecting the shortest distance from the source electrode contact region to the drain electrode contact region is 1.05 or more.
第4の態様における半導体素子においては、棒状形状の先端部分におけるソース電極接触領域とドレイン電極接触領域との間の距離が、棒状形状の先端部分以外の部分におけるソース電極接触領域とドレイン電極接触領域との間の距離以上である。 In the semiconductor element according to the fourth aspect, the distance between the source electrode contact region and the drain electrode contact region in the rod-shaped tip portion is the source electrode contact region and the drain electrode contact region in the portion other than the rod-shaped tip portion. It is more than the distance between.
第5の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層の上のカソード電極と、第4半導体層の上のアノード電極と、カソード電極と第2半導体層とが接触するカソード電極接触領域と、アノード電極と第4半導体層とが接触するアノード電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。アノード電極は、第2半導体層または第1半導体層と接触している。カソード電極接触領域とアノード電極接触領域との一方は、棒状形状を有する。カソード電極接触領域とアノード電極接触領域との他方は、櫛歯形状を有する。カソード電極接触領域とアノード電極接触領域との一方の棒状形状が、カソード電極接触領域とアノード電極接触領域との他方の櫛歯形状の間に配置されている。この半導体素子は、第3半導体層が形成されているとともに第4半導体層が形成されていない領域であってカソード電極接触領域とアノード電極接触領域との間に位置する分極超接合領域を有する。棒状形状の先端部分におけるカソード電極接触領域からアノード電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さが、棒状形状の先端部分以外の部分におけるカソード電極接触領域からアノード電極接触領域までの最短距離を結ぶ方向の分極超接合領域の長さ以上である。 The semiconductor element in the fifth aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. The semiconductor layer, the cathode electrode on the second semiconductor layer, the anode electrode on the fourth semiconductor layer, the cathode electrode contact region where the cathode electrode and the second semiconductor layer contact, the anode electrode and the fourth semiconductor layer. Has an anode electrode contact area, which is in contact with. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. The anode electrode is in contact with the second semiconductor layer or the first semiconductor layer. One of the cathode electrode contact region and the anode electrode contact region has a rod-like shape. The other side of the cathode electrode contact area and the anode electrode contact area has a comb tooth shape. One rod-shaped shape of the cathode electrode contact region and the anode electrode contact region is arranged between the other comb tooth shape of the cathode electrode contact region and the anode electrode contact region. This semiconductor device has a polarization superjunction region located between the cathode electrode contact region and the anode electrode contact region, which is a region in which the third semiconductor layer is formed and the fourth semiconductor layer is not formed. The length of the polarization superjunction region in the direction connecting the shortest distance from the cathode electrode contact region to the anode electrode contact region in the rod-shaped tip portion is from the cathode electrode contact region to the anode electrode contact region in the portion other than the rod-shaped tip portion. It is longer than the length of the polarization superjunction region in the direction connecting the shortest distance to.
第6の態様における半導体素子は、第4半導体層から第2半導体層まで達する第1凹部を有する。カソード電極は、少なくとも第1凹部の上に形成されている。 The semiconductor element in the sixth aspect has a first recess extending from the fourth semiconductor layer to the second semiconductor layer. The cathode electrode is formed on at least the first recess.
第7の態様における半導体素子においては、カソード電極は、第1半導体層の側面と第2半導体層の側面とに接触している。 In the semiconductor device according to the seventh aspect, the cathode electrode is in contact with the side surface of the first semiconductor layer and the side surface of the second semiconductor layer.
第8の態様における半導体素子は、アノード電極と第4半導体層とが接触するアノード電極接触領域と、第4半導体層から第1半導体層まで達する第2凹部と、を有する。アノード電極は、第2凹部の上に形成されているとともに第1半導体層または第2半導体層と接触している。 The semiconductor element in the eighth aspect has an anode electrode contact region where the anode electrode and the fourth semiconductor layer come into contact with each other, and a second recess extending from the fourth semiconductor layer to the first semiconductor layer. The anode electrode is formed on the second recess and is in contact with the first semiconductor layer or the second semiconductor layer.
第9の態様における半導体素子は、第3半導体層および第4半導体層とアノード電極との間に絶縁層を有する。 The semiconductor element in the ninth aspect has an insulating layer between the third semiconductor layer and the fourth semiconductor layer and the anode electrode.
第10の態様における装置は、上記の半導体素子を有する。 The device according to the tenth aspect has the above-mentioned semiconductor element.
4.第4
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ゲート電極と第4半導体層とが接触するゲート電極接触領域と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、第4半導体層から第2半導体層まで達する第1凹部および第2凹部と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ソース電極は、第1凹部の上に形成されている。ドレイン電極は、第2凹部の上に形成されている。ドレイン電極接触領域と第3半導体層との間の距離が、ソース電極接触領域と第3半導体層との間の距離より大きい。
4. Fourth
The semiconductor element in the first aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. A semiconductor layer, a source electrode and a drain electrode on the second semiconductor layer or the third semiconductor layer, a gate electrode on the fourth semiconductor layer, and a gate electrode contact region where the gate electrode and the fourth semiconductor layer come into contact with each other. From the source electrode contact region where the source electrode and the second semiconductor layer or the third semiconductor layer contact, the drain electrode contact region where the drain electrode and the second semiconductor layer or the third semiconductor layer contact, and the fourth semiconductor layer. It has a first recess and a second recess that reach to the second semiconductor layer. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. The source electrode is formed on the first recess. The drain electrode is formed on the second recess. The distance between the drain electrode contact region and the third semiconductor layer is larger than the distance between the source electrode contact region and the third semiconductor layer.
第2の態様における半導体素子においては、ドレイン電極接触領域と第3半導体層との間の距離が、10μm以下である。 In the semiconductor element of the second aspect, the distance between the drain electrode contact region and the third semiconductor layer is 10 μm or less.
第3の態様における半導体素子においては、ソース電極接触領域とドレイン電極接触領域とゲート電極接触領域とを第2半導体層に射影した場合に、ドレイン電極接触領域を射影した領域とゲート電極接触領域を射影した領域との間の距離が、ソース電極接触領域を射影した領域とゲート電極接触領域を射影した領域との間の距離よりも大きい。 In the semiconductor element according to the third aspect, when the source electrode contact region, the drain electrode contact region, and the gate electrode contact region are projected onto the second semiconductor layer, the region projected on the drain electrode contact region and the gate electrode contact region are displayed. The distance between the projected regions is greater than the distance between the projected region of the source electrode contact region and the projected region of the gate electrode contact region.
第4の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層の上のカソード電極と、第4半導体層の上のアノード電極と、カソード電極と第2半導体層とが接触するカソード電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。カソード電極接触領域と第3半導体層との間の距離が、10μm以下である。 The semiconductor element in the fourth aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. It has a semiconductor layer, a cathode electrode on the second semiconductor layer, an anode electrode on the fourth semiconductor layer, and a cathode electrode contact region where the cathode electrode and the second semiconductor layer come into contact with each other. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. The distance between the cathode electrode contact region and the third semiconductor layer is 10 μm or less.
第5の態様における半導体素子は、第4半導体層から第2半導体層まで達する第1凹部を有する。カソード電極は、少なくとも第1凹部の上に形成されている。 The semiconductor element in the fifth aspect has a first recess extending from the fourth semiconductor layer to the second semiconductor layer. The cathode electrode is formed on at least the first recess.
第6の態様における半導体素子においては、カソード電極は、第1半導体層の側面と第2半導体層の側面とに接触している。 In the semiconductor device of the sixth aspect, the cathode electrode is in contact with the side surface of the first semiconductor layer and the side surface of the second semiconductor layer.
第7の態様における半導体素子は、アノード電極と第4半導体層とが接触するアノード電極接触領域と、第4半導体層から第1半導体層まで達する第2凹部と、を有する。アノード電極は、第2凹部の上に形成されているとともに第1半導体層または第2半導体層と接触している。 The semiconductor element in the seventh aspect has an anode electrode contact region where the anode electrode and the fourth semiconductor layer come into contact with each other, and a second recess extending from the fourth semiconductor layer to the first semiconductor layer. The anode electrode is formed on the second recess and is in contact with the first semiconductor layer or the second semiconductor layer.
第8の態様における半導体素子は、第3半導体層および第4半導体層とアノード電極との間に絶縁層を有する。 The semiconductor device in the eighth aspect has an insulating layer between the third semiconductor layer and the fourth semiconductor layer and the anode electrode.
第9の態様における装置は、上記の半導体素子を有する。 The device according to the ninth aspect includes the above-mentioned semiconductor element.
5.第5
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。ゲート電極とソース電極とドレイン電極とのうちの少なくとも一つは、コンタクト電極と配線電極とパッド電極とを有する。配線電極は、コンタクト電極とパッド電極とを連結する。配線電極は、弧状に湾曲する湾曲部を有する。
5. Fifth
The semiconductor element in the first aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. It has a semiconductor layer, a source electrode and a drain electrode on the second semiconductor layer or the third semiconductor layer, and a gate electrode on the fourth semiconductor layer. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. At least one of the gate electrode, the source electrode, and the drain electrode has a contact electrode, a wiring electrode, and a pad electrode. The wiring electrode connects the contact electrode and the pad electrode. The wiring electrode has a curved portion that curves in an arc shape.
第2の態様における半導体素子においては、ゲート電極とソース電極とドレイン電極とのうちの少なくとも一つは、複数のパッド電極を有する。 In the semiconductor device of the second aspect, at least one of the gate electrode, the source electrode, and the drain electrode has a plurality of pad electrodes.
第3の態様における半導体素子においては、ゲート電極とソース電極とドレイン電極とは、コンタクト電極と配線電極とパッド電極とを有する。この半導体素子は、ゲート電極の配線電極とソース電極の配線電極との間に絶縁層を有する。絶縁層は、第1絶縁層と、第1絶縁層の上の第2絶縁層と、を有する。 In the semiconductor element according to the third aspect, the gate electrode, the source electrode, and the drain electrode have a contact electrode, a wiring electrode, and a pad electrode. This semiconductor element has an insulating layer between the wiring electrode of the gate electrode and the wiring electrode of the source electrode. The insulating layer has a first insulating layer and a second insulating layer above the first insulating layer.
第4の態様における半導体素子においては、絶縁層は、無機誘電体膜と有機誘電体膜との少なくとも一方を有する。 In the semiconductor device according to the fourth aspect, the insulating layer has at least one of an inorganic dielectric film and an organic dielectric film.
第5の態様における半導体素子においては、第1半導体層と第2半導体層とは直接接触している。第1半導体層と第2半導体層とが接触する接触面の形状が、長方形である。 In the semiconductor element according to the fifth aspect, the first semiconductor layer and the second semiconductor layer are in direct contact with each other. The shape of the contact surface where the first semiconductor layer and the second semiconductor layer come into contact is rectangular.
第6の態様における装置は、上記の半導体素子を有する。 The device according to the sixth aspect includes the above-mentioned semiconductor element.
6.第6
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。転位密度が1×106 cm-2以上1×1010cm-2以下である。第2半導体層と第3半導体層との間の接触面積が、ゲート幅方向の1μm当たり、10μm2 以上200μm2 以下である。
6. 6th
The semiconductor element in the first aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. It has a semiconductor layer, a source electrode and a drain electrode on the second semiconductor layer or the third semiconductor layer, and a gate electrode on the fourth semiconductor layer. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. The dislocation density is 1 × 10 6 cm -2 or more and 1 × 10 10 cm -2 or less. Contact area between the second semiconductor layer and the third semiconductor layer, per 1μm gate width direction is 10 [mu] m 2 or more 200 [mu] m 2 or less.
第2の態様における半導体素子においては、転位密度が、5×109 cm-2以下である。 In the semiconductor device of the second aspect, the dislocation density is 5 × 10 9 cm −2 or less.
第3の態様における半導体素子においては、第2半導体層と第3半導体層との間の接触面積と耐圧とが、次式
101x−810 ≦ y ≦ 235x+585
x:ゲート幅方向の1μm当たりの第2半導体層と第3半導体層との間の接触面積
y:耐圧
を満たす。
In the semiconductor element according to the third aspect, the contact area and the withstand voltage between the second semiconductor layer and the third semiconductor layer are determined by the following equation 101x-810 ≤ y ≤ 235x + 585.
x: Contact area between the second semiconductor layer and the third semiconductor layer per 1 μm in the gate width direction y: Satisfy the withstand voltage.
第4の態様における半導体素子においては、ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における第4半導体層の長さであるゲート長が、6μm以下である。300Vスイッチングでの立ち上がり時間および立ち下がり時間がいずれも、30ns以下である。 In the semiconductor device according to the fourth aspect, the gate length, which is the length of the fourth semiconductor layer in the direction connecting the shortest distance from the source electrode contact region to the drain electrode contact region, is 6 μm or less. Both the rise time and the fall time at 300 V switching are 30 ns or less.
第5の態様における半導体素子は、上記の半導体素子を有する。 The semiconductor element in the fifth aspect includes the above-mentioned semiconductor element.
7.第7
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。この半導体素子は、第3半導体層が形成されているとともに第4半導体層が形成されていない領域であってゲート電極接触領域とドレイン電極接触領域との間に位置する分極超接合領域を有する。ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における分極超接合領域の長さである分極超接合長が、50μm以下である。ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における第4半導体層の長さであるゲート長が、6μm以下である。
7. 7th
The semiconductor element in the first aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. The semiconductor layer, the source electrode and drain electrode on the second semiconductor layer or the third semiconductor layer, the gate electrode on the fourth semiconductor layer, and the source electrode and the second semiconductor layer or the third semiconductor layer come into contact with each other. It has a source electrode contact region and a drain electrode contact region where the drain electrode and the second semiconductor layer or the third semiconductor layer are in contact with each other. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. This semiconductor device has a polarization superjunction region located between a gate electrode contact region and a drain electrode contact region, which is a region in which a third semiconductor layer is formed and a fourth semiconductor layer is not formed. The polarization superjunction length, which is the length of the polarization superjunction region in the direction connecting the shortest distance from the source electrode contact region to the drain electrode contact region, is 50 μm or less. The gate length, which is the length of the fourth semiconductor layer in the direction connecting the shortest distance from the source electrode contact region to the drain electrode contact region, is 6 μm or less.
第2の態様における半導体素子においては、規格化オン抵抗が、20mΩ・cm2 以下である。 In the semiconductor device of the second aspect, the normalized on-resistance is 20 mΩ · cm 2 or less.
第3の態様における半導体素子においては、300Vスイッチングでの立ち上がり時間および立ち下がり時間がいずれも、30ns以下である。 In the semiconductor device according to the third aspect, both the rise time and the fall time at 300 V switching are 30 ns or less.
第4の態様における装置は、上記の半導体素子を有する。 The device according to the fourth aspect has the above-mentioned semiconductor element.
8.第8
第1の態様における半導体素子は、第1半導体層と、第1半導体層より上層の第2半導体層と、第2半導体層より上層の第3半導体層と、第3半導体層より上層の第4半導体層と、第2半導体層または第3半導体層の上のソース電極およびドレイン電極と、第4半導体層の上のゲート電極と、ソース電極と第2半導体層または第3半導体層とが接触するソース電極接触領域と、ドレイン電極と第2半導体層または第3半導体層とが接触するドレイン電極接触領域と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第2半導体層のバンドギャップは、第1半導体層および第3半導体層のバンドギャップよりも大きい。第1半導体層と第2半導体層と第3半導体層とは、アンドープの半導体層である。第4半導体層は、p型半導体層である。第2半導体層における第3半導体層側の面積から、ソース電極接触領域およびドレイン電極接触領域の面積と、最も外側のソース電極接触領域と第2半導体層の外周部との間に挟まれた領域の面積と、を引いたアクティブ領域面積が、2.2mm2 以上である。
8. 8th
The semiconductor element in the first aspect includes a first semiconductor layer, a second semiconductor layer above the first semiconductor layer, a third semiconductor layer above the second semiconductor layer, and a fourth layer above the third semiconductor layer. The semiconductor layer, the source electrode and drain electrode on the second semiconductor layer or the third semiconductor layer, the gate electrode on the fourth semiconductor layer, and the source electrode and the second semiconductor layer or the third semiconductor layer come into contact with each other. It has a source electrode contact region and a drain electrode contact region where the drain electrode and the second semiconductor layer or the third semiconductor layer are in contact with each other. The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are group III nitride semiconductor layers. The bandgap of the second semiconductor layer is larger than the bandgap of the first semiconductor layer and the third semiconductor layer. The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are undoped semiconductor layers. The fourth semiconductor layer is a p-type semiconductor layer. From the area of the second semiconductor layer on the third semiconductor layer side, the area of the source electrode contact region and the drain electrode contact region, and the region sandwiched between the outermost source electrode contact region and the outer peripheral portion of the second semiconductor layer. The area of the active area minus the area of is 2.2 mm 2 or more.
第2の態様における半導体素子においては、ソース電極接触領域からドレイン電極接触領域までの最短距離を結ぶ方向における第4半導体層の長さであるゲート長が、6μm以下である。 In the semiconductor element of the second aspect, the gate length, which is the length of the fourth semiconductor layer in the direction connecting the shortest distance from the source electrode contact region to the drain electrode contact region, is 6 μm or less.
第3の態様における半導体素子においては、ゲート幅が、300mm以上である。 In the semiconductor device according to the third aspect, the gate width is 300 mm or more.
第4の態様における半導体素子においては、半導体素子の外周長が13mm以上である。 In the semiconductor element according to the fourth aspect, the outer peripheral length of the semiconductor element is 13 mm or more.
第5の態様における半導体素子においては、立ち上がり時間および立ち下がり時間がいずれも、30ns以下である。 In the semiconductor device according to the fifth aspect, both the rise time and the fall time are 30 ns or less.
第6の態様における半導体素子においては、ソース電極は、素子外部に露出するソースパッド電極を有する。ドレイン電極は、素子外部に露出するドレインパッド電極を有する。ソースパッド電極およびドレインパッド電極を第2半導体層に射影した領域は、第2半導体層の形成領域と重ならない。 In the semiconductor device according to the sixth aspect, the source electrode has a source pad electrode exposed to the outside of the device. The drain electrode has a drain pad electrode exposed to the outside of the element. The region where the source pad electrode and the drain pad electrode are projected onto the second semiconductor layer does not overlap with the region where the second semiconductor layer is formed.
第7の態様における半導体素子は、上記の半導体素子を有する。 The semiconductor element in the seventh aspect includes the above-mentioned semiconductor element.
100…半導体素子
Sub1…サファイア基板
Bf1…バッファ層
110…第1半導体層
120…第2半導体層
130…第3半導体層
140…第4半導体層
S1…ソース電極
SC1…ソース電極接触領域
D1…ドレイン電極
DC1…ドレイン電極接触領域
G1…ゲート電極
GC1…ゲート電極接触領域
100 ... Semiconductor element Sub1 ... Sapphire substrate Bf1 ...
Claims (5)
前記第1半導体層より上層の第2半導体層と、
前記第2半導体層より上層の第3半導体層と、
前記第3半導体層より上層の第4半導体層と、
前記第2半導体層または前記第3半導体層の上のソース電極およびドレイン電極と、
前記第4半導体層の上のゲート電極と、
を有し、
前記第1半導体層と前記第2半導体層と前記第3半導体層と前記第4半導体層とは、
III 族窒化物半導体層であり、
前記第2半導体層のバンドギャップは、
前記第1半導体層および前記第3半導体層のバンドギャップよりも大きく、
前記第1半導体層と前記第2半導体層と前記第3半導体層とは、
アンドープの半導体層であり、
前記第4半導体層は、
p型半導体層であり、
転位密度が
1×106 cm-2以上1×1010cm-2以下であり、
前記第2半導体層と前記第3半導体層との間の接触面積が、
ゲート幅方向の1μm当たり、
10μm2 以上200μm2 以下であること
を含む半導体素子。 The first semiconductor layer and
The second semiconductor layer above the first semiconductor layer and
The third semiconductor layer above the second semiconductor layer and
The fourth semiconductor layer above the third semiconductor layer and
With the source electrode and drain electrode on the second semiconductor layer or the third semiconductor layer,
With the gate electrode on the fourth semiconductor layer,
Have,
The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are
It is a group III nitride semiconductor layer.
The band gap of the second semiconductor layer is
Larger than the bandgap of the first semiconductor layer and the third semiconductor layer,
The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are
It is an undoped semiconductor layer and
The fourth semiconductor layer is
It is a p-type semiconductor layer and
The dislocation density is 1 × 10 6 cm -2 or more and 1 × 10 10 cm -2 or less.
The contact area between the second semiconductor layer and the third semiconductor layer is
Per 1 μm in the gate width direction,
The semiconductor device includes at 10 [mu] m 2 or more 200 [mu] m 2 or less.
前記転位密度が、
5×109 cm-2以下であること
を含む半導体素子。 In the semiconductor device according to claim 1,
The dislocation density is
A semiconductor device including a size of 5 × 10 9 cm -2 or less.
前記第2半導体層と前記第3半導体層との間の接触面積と耐圧とが、次式
101x−810 ≦ y ≦ 235x+585
x:ゲート幅方向の1μm当たりの前記第2半導体層と前記第3半導体層との間の接触面積
y:耐圧
を満たすこと
を含む半導体素子。 In the semiconductor device according to claim 1 or 2.
The contact area and withstand voltage between the second semiconductor layer and the third semiconductor layer are determined by the following equation 101x-810 ≤ y ≤ 235x + 585.
x: Contact area between the second semiconductor layer and the third semiconductor layer per 1 μm in the gate width direction y: A semiconductor element including satisfying a withstand voltage.
前記ソース電極接触領域から前記ドレイン電極接触領域までの最短距離を結ぶ方向における前記第4半導体層の長さであるゲート長が、
6μm以下であり、
300Vスイッチングでの立ち上がり時間および立ち下がり時間がいずれも、
30ns以下であること
を含む半導体素子。 The semiconductor device according to any one of claims 1 to 3.
The gate length, which is the length of the fourth semiconductor layer in the direction connecting the shortest distance from the source electrode contact region to the drain electrode contact region, is
6 μm or less
Both rise time and fall time at 300V switching
A semiconductor device including 30 ns or less.
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Application Number | Priority Date | Filing Date | Title |
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JP2020065406A JP2021163892A (en) | 2020-03-31 | 2020-03-31 | Semiconductor element and device |
CN202180022817.7A CN115298833A (en) | 2020-03-31 | 2021-03-25 | Semiconductor element and device |
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Publications (1)
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JP2021163892A true JP2021163892A (en) | 2021-10-11 |
Family
ID=78005135
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-
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