JP2021153172A - オープンキャビティブリッジの共平面配置アーキテクチャおよびプロセス - Google Patents

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Karhade Omkar
カーハデ オムカー
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A Raoran Digvijay
ラオラン ディグヴィジャイ
アグラハラム サイラム
Agraharam Sairam
アグラハラム サイラム
デシュパンデ ニティン
Deshpande Nitin
デシュパンデ ニティン
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Modi Mitul
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デュベイ マニシュ
Dubey Manish
デュベイ マニシュ
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セテジェン エドヴィン
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Abstract

【課題】オープンキャビティブリッジを有するマルチダイパッケージを提供する。【解決手段】電子装置２００は、交互に設けられた金属化層２０８と絶縁層２０９とを有するパッケージ基板２０２を含む。パッケージ基板は、第１の複数の基板パッド２１２および第２の複数の基板パッド２１２を含む。パッケージ基板は、第１の複数の基板パッドと第２の複数の基板パッドとの間にオープンキャビティ２０６をさらに含み、オープンキャビティは、底面および側面を有する。電子装置は、オープンキャビティの中にあるブリッジダイ２０４をさらに含む。ブリッジダイは、第１の複数のブリッジパッド２２２、第２の複数のブリッジパッド２２２および導電性トレースを含む。接着層２１６は、ブリッジダイをオープンキャビティの底面に結合する。間隙は、横方向において、ブリッジダイとオープンキャビティの側面との間にあり、間隙は、ブリッジダイを囲む。【選択図】図２

Description

本開示の実施形態は、半導体デバイスに関し、より詳細には、オープンキャビティブリッジを有するマルチダイパッケージに関する。
フォームファクタの微細化、および高性能のための集積レベル向上への要求により、半導体産業においてパッケージング手法の高度化が進んでいる。そのような手法の１つは、小さいフォームファクタの微細化および高性能を可能にするために、ダイのパーティション分割を使用することである。そのようなアーキテクチャは、パーティション分割されたダイを結合するための、ダイ間の精巧な相互接続に依存する。埋込み式マルチダイ相互接続ブリッジ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉ−ｄｉｅ ｉｎｔｅｒｃｏｎｎｅｃｔ ｂｒｉｄｇｅ：ＥＭＩＢ）が、ダイ間の精巧な相互接続を提供するために用いられてきた。しかしながら、ＥＭＩＢにも、集積化におけるそれ独自の課題がある。
１つの課題は、ＥＭＩＢが、累積するバンプ厚みのばらつき（ｂｕｍｐ ｔｈｉｃｋｎｅｓｓ ｖａｒｉａｔｉｏｎ：ＢＴＶ）が大きいことにより損なわれることである。より多くのＥＭＩＢがパッケージに含まれるにしたがい、かつＥＭＩＢのサイズが増大するにしたがって、ＢＴＶはさらに大きい技術的障害となりつつある。ＢＴＶを低減し、反りを改善するために、ＥＭＩＢをガラスパッチ上に配置することが提案されている。しかしながら、ガラスパッチは熱伝導率が低い厚い基板である。したがって、熱圧着（ｔｈｅｒｍｏｃｏｍｐｒｅｓｓｉｏｎ ｂｏｎｄｉｎｇ：ＴＣＢ）は中間レベル相互接続（ｍｉｄ−ｌｅｖｅｌ ｉｎｔｅｒｃｏｎｎｅｃｔ：ＭＬＩ）に適していない。したがって、従来のチップアタッチモジュール（マスリフロー）プロセスなどの代替の接合法に対応するために、ＭＬＩのピッチを増大させる必要がある。ＭＬＩのピッチを増大させることは、ガラスパッチ上に配される、１または複数の再配線層の使用を必要とする。再配線層は、ガラスによって提供されるＢＴＶの利点を無効にし、望ましい解決手段ではない。
オープンキャビティブリッジを有する電子パッケージの断面図である。
本開示の実施形態によるオープンキャビティブリッジを有する電子パッケージの断面図である。
本開示の別の実施形態によるオープンキャビティブリッジを有する別の電子パッケージの断面図である。
本開示の別の実施形態によるオープンキャビティブリッジを有する別の電子パッケージの断面図である。 本開示の別の実施形態によるオープンキャビティブリッジを有する別の電子パッケージの平面図である。
本開示の別の実施形態によるブリッジダイの断面図である。 本開示の別の実施形態によるブリッジダイの平面図である。
本開示の別の実施形態によるオープンキャビティブリッジを有する別の電子パッケージの断面図である。 本開示の別の実施形態によるオープンキャビティブリッジを有する別の電子パッケージの平面図である。
本開示の別の実施形態による、オープンキャビティブリッジを有する電子パッケージの断面図である。 本開示の別の実施形態による、オープンキャビティブリッジを有する電子パッケージの断面図である。 本開示の別の実施形態による、オープンキャビティブリッジを有する電子パッケージの断面図である。 本開示の別の実施形態による、オープンキャビティブリッジを有する電子パッケージの断面図である。
本開示の別の実施形態による、オープンキャビティブリッジを有する電子パッケージの平面図である。 本開示の別の実施形態による、オープンキャビティブリッジを有する電子パッケージの平面図である。 本開示の別の実施形態による、オープンキャビティブリッジを有する電子パッケージの平面図である。 本開示の別の実施形態による、オープンキャビティブリッジを有する電子パッケージの平面図である。
本開示の実施形態に従って構築されるコンピューティングデバイスの概略図である。
本明細書で説明されるのは、様々な実施形態による、オープンキャビティブリッジを有するマルチダイパッケージである。以下の説明において、例示的な実装の様々な態様を、当業者が他の当業者に自らの仕事の内容を伝えるために通常用いる用語を使用して説明する。しかしながら、本開示が、説明される態様のいくつかのみによって実施され得ることは、当業者には明らかとなろう。説明の目的で、具体的な数、材料、および構成は、例示的な実装の十分な理解を提供するために記載される。しかしながら、本開示が具体的な詳細がなくとも実施され得ることは、当業者には明らかとなろう。他の例において、例示的な実装を不明瞭にしないために、周知の特徴は省略されるか、または簡略化される。
様々な動作を、複数の別個の動作として、本開示の理解にとって最も有用な様式で、順に説明する。しかしながら、その説明の順序により、これらの動作が必ず順序に依存することを示唆すると解釈されるべきではない。具体的には、これらの動作は、提示の順序で実行する必要はない。
ある特定の用語も、以下の説明において参照目的のみで使用される場合があり、したがって、限定的であることを意図するものではない。たとえば、「上部の」、「下部の」、「上方の」、および「下方の」などの用語は、参照される図面における方向を指す。「前部」、「後部」、「背面」、および「側面」などの用語は、整合しつつも任意の参照の枠内で、コンポーネントの部分の向きおよび／または位置を説明する。これは、説明されているコンポーネントを説明する文言および関連する図面の参照によって明確にされる。そのような用語は、具体的に上に述べた単語、それらの派生語、および類似の趣旨の単語を含んでよい。
上述したように、パーティション分割されたダイのアーキテクチャは、パーティション分割されたダイを結合するために用いられる相互接続アーキテクチャによって、少なくとも一部において限定される。たとえば、埋込み式マルチダイ相互接続ブリッジ（ＥＭＩＢ）アーキテクチャの使用は、バンプ厚みのばらつき（ＢＴＶ）を考慮することによって限定される。ガラスパッチを使用することによってＥＭＩＢアーキテクチャにおけるＢＴＶを改善する試みは今日まで失敗に終わっている。特に、ガラスパッチは中間レベル相互接続（ｍｉｄ−ｌｅｖｅｌ ｉｎｔｅｒｃｏｎｎｅｃｔ：ＭＬＩ）のためのマスリフロー技術の使用を必要とする。マスリフロー法ではより大きいバンプピッチが必要となるので、ピッチの移行に対応するために再配線層（ＲＤＬ）をガラスパッチに加えなければならない。ＲＤＬは厚みの均一性に悪影響を及ぼし、ガラスパッチを使用する利点を無効にする。
したがって、本明細書で開示される実施形態は、オープンキャビティブリッジを含む電子パッケージを含む。オープンキャビティブリッジは、受動相互接続を含むことができ、場合により、トランジスタなどを伴う能動領域を含んでよい。
本明細書において説明される１または複数の実施形態は、オープンキャビティブリッジの共平面配置アーキテクチャおよびプロセスに関する。本明細書で説明されるオープンキャビティブリッジアーキテクチャは、接続された複数のダイに適している一方で、より低いコスト、高い帯域幅の解決手段を提供することができる。例において、ブリッジをバンプ領域に対して適正なＺ高さに配置することが重要となり得る。本明細書で説明される実施形態は、そのような問題に対処するために実装することができる。
背景を提供すると、過去の解決手段は、オープンキャビティ内にブリッジダイをそのまま配置し、あらゆるＺ高さの差をプロセス最適化において吸収することを伴っていた。しかしながら、そのような手法は、（相互接続された）トップダイおよびブリッジダイ上のバンプピッチを限定するおそれがある。他の過去の解決手段は、バンプ領域に対して共平面に配置することを伴っていた。しかしながら、そのような手法は、可変的な糊の厚みを必要とする場合があり、加工が困難である。
本明細書で説明されるオープンキャビティアーキテクチャを実装する利点には、パッケージ基板部分の加工をより広い幅のピッチで維持する可能性が含まれ得る。より微細な機構へのスケーリングは、シリコンブリッジダイに限られ得る。さらに、ダイの厚みはチップ間隙によって制約されなくてよい。本明細書で説明されるオープンキャビティブリッジアーキテクチャは、オープンキャビティブリッジが、パッケージ基板様の層間絶縁（ＩＬＤ）層内において、必ずしも覆われたり、または封止されたりしない点で、ＥＭＩＢから区別され得ることが認識されるべきである。
本開示の実施形態に従って、オープンキャビティブリッジアーキテクチャのいくつかの共平面配置が、本明細書で開示される。実施形態において、あらかじめ充填されたアンダーフィル／糊を使用して、キャビティの深さを調整し、これにより、ブリッジの適正なＺ高さでの取り付けを容易にすることが可能となる。別の実施形態において、半田を糊として有効に使用し、ここで、マイクロボールの配置またはめっきによって、半田を非常に正確な体積制御で付与することができる。半田は露出された金属面のみを濡らしてよく、したがって、オーバーフローしにくい場合がある。別の実施形態において、余剰の接着剤は、トレンチおよびリザバーによって管理され、ブリッジ下の間隙を充填するために用いられてよく、余剰のアンダーフィル（ＵＦ）体積に対応してもよい。別の実施形態において、余分な非接続バンプおよび／または成形材料がブリッジダイ上に含まれ、ブリッジダイの取り扱いのために強い面を提供し、取り扱い中のダイ端部を保護する。別の実施形態において、ノズルストップ機構がパッケージ基板上に含まれ、パッケージ基板へのブリッジダイの熱圧着中に保護を提供し、適正なＺ高さを実現する。
背景を提供すると、接着剤の分配は体積の大きなばらつきに関連する可能性があるので接着剤のオーバーフローが生じることがあり、制御が難しい場合がある。キャビティの深さも、大きなばらつきに関連する可能性があり、オープンキャビティの体積を有効に変化させる。例として、比較目的のために、図１は、オープンキャビティブリッジを有する電子パッケージの断面図である。
図１を参照すると、電子装置１００は、交互に設けられた金属化層１０８と絶縁層１０９とを有するパッケージ基板１０２を含む。パッケージ基板１０２は、第１の複数の基板パッド（左１１２）および第２の複数の基板パッド（右１１２）を含み、基板パッドは、導電性ビア１１０によって金属化層１０８に結合されてよい。オープンキャビティ１０６は、第１の複数の基板パッド（左１１２）と第２の複数の基板パッド（右１１２）との間にある。オープンキャビティ１０６は、底面および側面を有する。ブリッジダイ１０４は、オープンキャビティ１０６の中にある。ブリッジダイ１０４は、第１の複数のブリッジパッド（左１２２）、第２の複数のブリッジパッド（右１２２）を含み、導電性トレース（図示されない）をさらに含んでよい。半田構造体１１４は、基板パッド１１２に結合され、その間に半田レジスト１１３を含んでよい。半田構造体１２４は、ブリッジパッド１２２に結合される。接着剤１１６は、ブリッジダイ１０４をオープンキャビティ１０６の底面に結合する。しかしながら、接着剤１１６分配の性質に応じて、オーバーフローした接着剤部分１１７が半田構造体１１４および１２４のいくつかの上に不本意にも形成される可能性があり、ダイへの結合のために構造体１００が動作不能となることがある。
オープンキャビティブリッジ（ＯＣＢ）アーキテクチャは、ブリッジダイ配置が基板またはコアバンプに対するブリッジバンプのＺ位置合わせを有することを必要とすることが認識されるべきである。場合によりオーバーフローをもたらすことに加えて、接着剤１１６を形成する接着剤の分配手法はまた、オープンキャビティ１０６内におけるブリッジの整合した配置を提供しないことがあり、および／または、キャビティの深さのばらつきに対応しないことがある。さらに、キャビティの深さの許容誤差要件は、ダイアタッチファイル（ＤＡＦ）の使用をブリッジダイの配置にとって不十分なものにすることがある。
第１の態様において、オープンキャビティは、望ましいＺ高さを実現するように、あらかじめ充填される。キャビティの入射深さおよびＢＴＶを測定して、キャビティが充填される。得られるあらかじめ充填されたキャビティは、ＵＦの制御された量および／または適正な厚みを有するＵＦ／接着剤／フィルムを含む。一実施形態において、ＵＦドットは、制御の向上のために、意図されるフィラーサイズでオープンキャビティ中に滴下される（たとえば、あらかじめ定められた粒径を有する半田球、ポリマ球、Ｃｕボール、半田ペーストの使用）。この手法は、複雑さを最小にし、ＵＦのオーバーフローの問題を助け、および／または熱圧着（ＴＣＢ）中に架台からの熱をブリッジに伝導することを助け得る。例として、図２は、本開示の実施形態によるオープンキャビティブリッジを有する電子パッケージの断面図である。
図２を参照すると、電子装置２００は、交互に設けられた金属化層２０８と絶縁層２０９とを有するパッケージ基板２０２を含む。パッケージ基板２０２は、第１の複数の基板パッド（左２１２）および第２の複数の基板パッド（右２１２）を含み、基板パッドは、導電性ビア２１０によって金属化層２０８に結合されてよい。オープンキャビティ２０６は、第１の複数の基板パッド（左２１２）と第２の複数の基板パッド（右２１２）との間にある。オープンキャビティ２０６は、底面および側面を有する。ブリッジダイ２０４は、オープンキャビティ２０６の中にある。ブリッジダイ２０４は、第１の複数のブリッジパッド（左２２２）、第２の複数のブリッジパッド（右２２２）を含み、導電性トレース（図示されない）をさらに含んでよい。接着層２１６は、ブリッジダイ２０４をオープンキャビティ２０６の底面に結合する。間隙２２６は、横方向において、ブリッジダイ２０４とオープンキャビティ２０６の側面との間にある。間隙２２６は、ブリッジダイ２０４を囲む。
実施形態において、電子装置２００は、第１の複数の基板パッド（左２１２）および第１の複数のブリッジパッド（左２２２）に結合される第１のダイと、第２の複数の基板パッド（右２１２）および第２の複数のブリッジパッド（右２２２）に結合される第２のダイとをさらに含んでよく、その例示的構成は、より詳細に後述される。第２のダイは、ブリッジダイ２０４の導電性トレースによって第１のダイに結合されてよい。一実施形態において、このような第１のダイは、第１の複数の半田構造体（たとえば、左基板半田構造体２１４および左ブリッジ半田構造体２２４）によって、第１の複数の基板パッド（左２１２）および第１の複数のブリッジパッド（左２２２）に結合され、第２のダイは、第２の複数の半田構造体（たとえば、右基板半田構造体２１４および右ブリッジ半田構造体２２４）によって、第２の複数の基板パッド（右２１２）および第２の複数のブリッジパッド（右２２２）に結合される。半田レジスト２１３は、図示されるように、隣り合う基板半田構造体２１４の間に含まれてよい。実施形態において、電子装置２００は、パッケージ基板２０２の第１のダイおよび第２のダイと反対側の側面に結合されるボードをさらに含んでよく、その例示的構成は、より詳細に後述される。
実施形態において、第１の複数のブリッジパッド（左２２２）の隣り合うパッドおよび第２の複数のブリッジパッド（右２２２）の隣り合うパッドは、第１のピッチを有し、第１の複数の基板パッド（左２１２）の隣り合うパッドおよび第２の複数の基板パッド（右２１２）の隣り合うパッドは、第１のピッチより大きい第２のピッチを有する。このような一実施形態において、第１のピッチは約１００μｍより小さく、第２のピッチは約１００μｍより大きい。
実施形態において、接着層２１６はエポキシ系であり、シリカなどのフィラーを含んでよい。実施形態において、接着層２１６は、図示されるように、直接金属化層２０８上にあるか、または、パッケージ基板２０２の絶縁層２０９上にあってよい。実施形態において、接着層２１６は、基板半田構造体２１４およびブリッジ２２４の面２３０に沿った共平面性を提供するのに適した厚みを有するように、ケースバイケースで（キャビティ毎に）選択される。接着層２１６は、あらかじめ充填されたアンダーフィル（ＵＦ）層と称されてよい。
別の態様において、半田は接着剤として使用される。半田は、体積において、より良好に制御される場合がある。そのような場合、ブリッジダイの裏側を金属化し、半田が、キャビティから押し出されるのではなく、ダイの裏側を優先的に濡らすことを可能にしてよい。例として、図３は、本開示の別の実施形態によるオープンキャビティブリッジを有する別の電子パッケージの断面図である。
図３を参照すると、電子装置３００は、交互に設けられた金属化層３０８と絶縁層３０９とを有するパッケージ基板３０２を含む。パッケージ基板３０２は、第１の複数の基板パッド（左３１２）および第２の複数の基板パッド（右３１２）を含み、基板パッドは、導電性ビア３１０によって金属化層３０８に結合されてよい。オープンキャビティ３０６は、第１の複数の基板パッド（左３１２）と第２の複数の基板パッド（右３１２）との間にある。オープンキャビティ３０６は、底面および側面を有し、底面は、露出した金属層３０８を有する。ブリッジダイ３０４は、オープンキャビティ３０６の中にある。ブリッジダイ３０４は、第１の複数のブリッジパッド（左３２２）、第２の複数のブリッジパッド（右３２２）を含む第１の側面を有し、導電性トレース（図示されない）をさらに含んでよい。ブリッジダイ３０４は、第１の側面の反対側に第２の側面を有し、第２の側面は、金属化層３０５を含む。半田構造体３１６は、ブリッジダイ３０４をオープンキャビティ３０６の底面に結合する。半田構造体３１６は、ブリッジダイ３０４の金属化層３０５と接触し、オープンキャビティ３０６の底面の露出した金属層３０８と接触する。実施形態において、間隙３２６は、横方向において、ブリッジダイ３０４とオープンキャビティ３０６の側面との間にある。間隙３２６は、ブリッジダイ３０４を囲む。
実施形態において、電子装置３００は、第１の複数の基板パッド（左３１２）および第１の複数のブリッジパッド（左３２２）に結合される第１のダイと、第２の複数の基板パッド（右３１２）および第２の複数のブリッジパッド（右３２２）に結合される第２のダイとをさらに含んでよく、その例示的構成は、より詳細に後述される。第２のダイは、ブリッジダイ３０４の導電性トレースによって第１のダイに結合されてよい。一実施形態において、このような第１のダイは、第１の複数の半田構造体（たとえば、左基板半田構造体３１４および左ブリッジ半田構造体３２４）によって、第１の複数の基板パッド（左３１２）および第１の複数のブリッジパッド（左３２２）に結合され、第２のダイは、第２の複数の半田構造体（たとえば、右基板半田構造体３１４および右ブリッジ半田構造体３２４）によって、第２の複数の基板パッド（右３１２）および第２の複数のブリッジパッド（右３２２）に結合される。半田レジスト３１３は、図示されるように、隣り合う基板半田構造体３１４の間に含まれてよい。実施形態において、電子装置３００は、パッケージ基板３０２の第１のダイおよび第２のダイと反対側の側面に結合されるボードをさらに含んでよく、その例示的構成は、より詳細に後述される。
実施形態において、第１の複数のブリッジパッド（左３２２）の隣り合うパッドおよび第２の複数のブリッジパッド（右３２２）の隣り合うパッドは、第１のピッチを有し、第１の複数の基板パッド（左３１２）の隣り合うパッドおよび第２の複数の基板パッド（右３１２）の隣り合うパッドは、第１のピッチより大きい第２のピッチを有する。このような一実施形態において、第１のピッチは約１００μｍより小さく、第２のピッチは約１００μｍより大きい。
別の態様において、余剰の接着剤管理アーキテクチャが説明される。接着剤の分配は、体積において大きなばらつきを有する可能性があり、制御が難しいことがある。キャビティの深さも、大きなばらつきを有する可能性があり、オープンキャビティの体積を変化させるおそれがある。ダイアタッチフィルム（ＤＡＦ）からの、または分配されたアンダーフィルからの余剰の接着剤の体積は、毛細管力によってトレンチによって実行される可能性がある。余剰の体積は、ベースＣｕにおいて（たとえば、レーザを使用して製造されるように）トレンチを充填するために用いられてよい。トレンチも、オープンキャビティにおいて、毛細管のアンダーフィルを充填するために用いられてよい。例として、図４Ａおよび４Ｂはそれぞれ、本開示の別の実施形態による、オープンキャビティブリッジを有する別の電子パッケージの断面図および平面図である。
図４Ａおよび４Ｂを参照すると、電子装置４００は、交互に設けられた金属化層４０８と絶縁層４０９とを有するパッケージ基板４０２を含む。パッケージ基板４０２は、第１の複数の基板パッド（左４１２）および第２の複数の基板パッド（右４１２）を含み、基板パッドは、導電性ビア４１０によって金属化層４０８に結合されてよい。オープンキャビティ４０６は、第１の複数の基板パッド（左４１２）と第２の複数の基板パッド（右４１２）との間にある。オープンキャビティ４０６は、底面および側面を有する。オープンキャビティ４０６は、底面および側面を有し、底面は、複数のトレンチ４４４を中に有する。ブリッジダイ４０４は、オープンキャビティ４０６の中にある。ブリッジダイ４０４は、第１の複数のブリッジパッド（左４２２）、第２の複数のブリッジパッド（右４２２）を含み、導電性トレース（図示されない）をさらに含んでよい。接着層４１６は、ブリッジダイ４０４をオープンキャビティ４０６の底面に結合する。接着層４１６は、オープンキャビティ４０６の複数のトレンチ４４４の中にある。
実施形態において、トレンチ４４４は、図４Ｂに示されるように、オープンキャビティ４０６の１または複数の側面を超えて延びる。実施形態において、オープンキャビティ４０６の一面を超えて延びるトレンチ４４４は、第１の厚みを有し、その一方で、オープンキャビティ４０６の一面を超えて延びるトレンチ４４４（図４Ｂにおいてトレンチ４４６と符号が付されている）は、第１の厚みより大きい第２の厚みを有する。実施形態において、接着剤４１６は、位置４５０に付与され、方向４５２に沿っトレンチ４４４の中に提供される。接着剤４１６は、オープンキャビティ４０６に入り、ブリッジダイ４０４をオープンキャビティ４０６内に貼り付ける。接着剤４１６の余剰量は、トレンチ４４６を通して、方向４５４に沿って押し出される。実施形態において、トレンチにおける一面から別の面に向かって、トレンチ幅は、（たとえば、より狭いトレンチ４４４と比較してより広いトレンチ４４６として）変化してよく、または、異なるトレンチ幅が、望ましい方向、たとえば、アンダーフィルが４５０において外側に分配される場合に余剰材料がダイの下でまたはダイの中へ分配される場合に、ダイから離れる方向に、毛細管アンダーフィルを引っ張る異なる毛細管力を実現するように用いられてよい。
実施形態において、間隙４２６は、横方向において、ブリッジダイ４０４とオープンキャビティ４０６の側面との間にある。間隙４２６は、図示されるように、ブリッジダイ４０４を囲む。実施形態において、接着剤４１６は、図示されるように、間隙４２６のより下方の部分を充填する。別の実施形態において、接着剤４１６は、間隙４２６を充填する。実施形態において、接着層４１６はエポキシ系であり、シリカなどのフィラーを含んでよい。実施形態において、接着層４１６は、図示されるように、直接金属化層４０８Ａ上にあるか、または、パッケージ基板４０２の絶縁層４０９上にあってよい。すなわち、実施形態において、オープンキャビティ４０６の複数のトレンチ４４４は、図示されるように、金属化層４０８Ａであり、または、パッケージ基板４０２の絶縁層４０９の中にある。
実施形態において、電子装置４００は、第１の複数の基板パッド（左４１２）および第１の複数のブリッジパッド（左４２２）に（たとえば、位置４３２において）結合される第１のダイと、第２の複数の基板パッド（右４１２）および第２の複数のブリッジパッド（右４２２）に（たとえば、位置４３４において）結合される第２のダイとをさらに含んでよく、その例示的構成は、より詳細に後述される。第２のダイは、ブリッジダイ４０４の導電性トレースによって第１のダイに結合されてよい。一実施形態において、このような第１のダイは、第１の複数の半田構造体（たとえば、左基板半田構造体４１４および左ブリッジ半田構造体４２４）によって、第１の複数の基板パッド（左４１２）および第１の複数のブリッジパッド（左４２２）に結合され、第２のダイは、第２の複数の半田構造体（たとえば、右基板半田構造体４１４および右ブリッジ半田構造体４２４）によって、第２の複数の基板パッド（右４１２）および第２の複数のブリッジパッド（右４２２）に結合される。半田レジスト４１３は、図示されるように、隣り合う基板半田構造体４１４の間に含まれてよい。実施形態において、電子装置４００は、パッケージ基板４０２の第１のダイおよび第２のダイと反対側の側面に結合されるボードをさらにに含んでよく、その例示的構成は、より詳細に後述される。
実施形態において、第１の複数のブリッジパッド（左４２２）の隣り合うパッドおよび第２の複数のブリッジパッド（右４２２）の隣り合うパッドは、第１のピッチを有し、第１の複数の基板パッド（左４１２）の隣り合うパッドおよび第２の複数の基板パッド（右４１２）の隣り合うパッドは、第１のピッチより大きい第２のピッチを有する。このような一実施形態において、第１のピッチは約１００μｍより小さく、第２のピッチは約１００μｍより大きい。
別の態様において、ブリッジダイの変形例は、ダイを掴むために余分な非相互接続バンプを含むことを伴う。そのような追加の機構が、取り扱い中に損傷を受けないよう半田を保護し、均一性を向上させ、ＳＯＲＴ中の半田への損傷を回避するために余分なＳＯＲＴバンプを提供し、成形材料で調節可能なダイのサイズに対応し、ダイをキャビティの下方に位置させつつダイ端部を保護し、および／または、エポキシがブリッジダイ上で転がることを防ぐために含まれてよい。例として、図５Ａおよび図５Ｂは、それぞれ、本開示の別の実施形態によるブリッジダイの断面図および平面図である。
図５Ａおよび図５Ｂを参照すると、装置５００は、周囲のモールドフレーム５０４に含まれるブリッジダイ５０２を含む。ブリッジダイ５０２および周囲のモールドフレーム５０４のペアリングは、パッケージ基板のオープンキャビティに含まれてよい。ブリッジダイ５０２は、能動相互接続バンプ５０６を含む。各能動相互接続バンプ５０６は、導電性バンプ５０８および半田構造体５１０を含んでよい。複数の非能動相互接続バンプ（または非相互接続バンプ）５１２は、ブリッジダイ５０２の能動表面の周縁において含まれる。
別の態様において、架台ストップが含まれており、キャビティ内において、オープンキャビティアーキテクチャにとって適切な高さにダイを配置する能力を提供する。オーバーサイズのノズル（たとえば、キャビティの寸法より大きい）が、キャビティ内にブリッジダイを配置するために用いられてよい。パッケージ基板上のめっきされた非能動構造体は、ノズルストップとして動作してよい。このような実施形態は、能動バンプへの損傷を防ぐために実装されてよい。例として、図６Ａおよび図６Ｂはそれぞれ、本開示の別の実施形態による、オープンキャビティブリッジを有する別の電子パッケージの断面図および平面図である。
図６Ａおよび図６Ｂを参照すると、電子装置６００は、交互に設けられた金属化層と絶縁層とを有するパッケージ基板６０２を含む。能動ブリッジダイ６０４は、パッケージ基板６０２中にあるオープンキャビティ６０６の中にある。オープンキャビティ６０６は、底面および側面を有する。複数の非能動伝導構造体６１８は、オープンキャビティ６０６の周囲を囲む。図示されるように、複数の半田構造体６０８は、図３に関連して上述したものなどのオープンキャビティ６０６の底面にブリッジダイ６０４を結合する。別の実施形態において、接着層は、図２、４Ａおよび４Ｂに関連して上述したものなどのオープンキャビティ６０６の底面にブリッジダイ６０４を結合する。実施形態において、間隙は、横方向において、ブリッジダイ６０４とオープンキャビティ６０６の側面との間にある。間隙は、ブリッジダイ６０４を囲む。電子装置６００は、基板相互接続（左６１４）によってパッケージ基板６０２に結合され、ブリッジ相互接続（左６１６）によってブリッジダイ６０４に結合される第１のダイ６１０をさらに含む。第２のダイ６１２は、基板相互接続（右６１４）によってパッケージ基板６０２に結合され、ブリッジ相互接続（右６１６）によってブリッジダイ６０４に結合される。ブリッジ相互接続６１６は、図示されるように、エポキシ系相互接続パッケージ構造６１７に含まれてよい。アンダーフィル材料６２０は、図示されるように、第１および第２のダイ６１０および６１２とパッケージ基板６０２との間にあり、ブリッジダイ６０４を囲む間隙中にさらに含まれてよい。実施形態において、電子装置６００は、たとえば半田ボールまたはバンプ６２２によって、パッケージ基板６０２の第１のダイ６１０および第２のダイ６１２と反対側の側面に結合される、プリント回路基板などのボード６２４をさらに含んでよい。
図７Ａ〜図７Ｄは、本開示の別の実施形態による、オープンキャビティブリッジを有する様々な電子パッケージの断面図である。
図７Ａを参照すると、電子装置７００は、交互に設けられた金属化層と絶縁層とを有するパッケージ基板７０２を含む。能動ブリッジダイ７０４は、パッケージ基板７０２中にあるオープンキャビティ７０６の中にある。オープンキャビティ７０６は、底面および側面を有する。接着層７０８は、図２に関連して上述したものなどのオープンキャビティ７０６の底面にブリッジダイ７０４を結合する。実施形態において、間隙は、横方向において、ブリッジダイ７０４とオープンキャビティ７０６の側面との間にある。間隙は、ブリッジダイ７０４を囲む。電子装置７００は、基板相互接続（左７１４）によってパッケージ基板７０２に結合され、ブリッジ相互接続（左７１６）によってブリッジダイ７０４に結合される第１のダイ７１０をさらに含む。第２のダイ７１２は、基板相互接続（右７１４）によってパッケージ基板７０２に結合され、ブリッジ相互接続（右７１６）によってブリッジダイ７０４に結合される。アンダーフィル材料７２０は、図示されるように、第１のダイ７１０および第２のダイ７１２とパッケージ基板７０２との間にあり、ブリッジダイ７０４を囲む間隙中にさらに含まれてよい。実施形態において、電子装置７００は、たとえば半田ボールまたはバンプ７２２によって、パッケージ基板７０２の第１のダイ７１０および第２のダイ７１２と反対側の側面に結合される、プリント回路基板などのボード７２４をさらに含んでよい。
図７Ｂを参照すると、電子装置７５０は、交互に設けられた金属化層と絶縁層とを有するパッケージ基板７０２を含む。能動ブリッジダイ７０４は、パッケージ基板７０２中にあるオープンキャビティ７０６の中にある。オープンキャビティ７０６は、底面および側面を有する。接着層７０８は、図２に関連して上述したものなどのオープンキャビティ７０６の底面にブリッジダイ７０４を結合する。実施形態において、間隙は、ブリッジダイ７０４とオープンキャビティ７０６の側面との横方向の間にある。間隙は、ブリッジダイ７０４を囲む。電子装置７００は、基板相互接続（左７１４）によってパッケージ基板７０２に結合され、ブリッジ相互接続（左７１６）によってブリッジダイ７０４に結合される第１のダイ７１０をさらに含む。第２のダイ７１２は、基板相互接続（右７１４）によってパッケージ基板７０２に結合され、ブリッジ相互接続（右７１６）によってブリッジダイ７０４に結合される。ブリッジ相互接続７１６は、エポキシ系相互接続パッケージ構造体７１７に含まれる。アンダーフィル材料７２０は、図示されるように、第１のダイ７１０および第２のダイ７１２とパッケージ基板７０２との間にあり、ブリッジダイ７０４を囲む間隙中にさらに含まれてよい。実施形態において、電子装置７５０は、たとえば半田ボールまたはバンプ７２２によって、パッケージ基板７０２の第１のダイ７１０および第２のダイ７１２と反対側の側面に結合される、プリント回路基板などのボード７２４をさらに含んでよい。
図７Ｃを参照すると、電子装置７６０は、交互に設けられた金属化層と絶縁層とを有するパッケージ基板７０２を含む。能動ブリッジダイ７０４は、パッケージ基板７０２中にあるオープンキャビティ７０６の中にある。オープンキャビティ７０６は、底面および側面を有する。接着層７５８は、図示されるように、オープンキャビティ７０６の底面にブリッジダイ７０４を結合し、さらに、ブリッジダイ７０４の側壁およびオープンキャビティ７０６の側面に沿っていてよい。電子装置７６０は、基板相互接続（左７１４）によってパッケージ基板７０２に結合され、ブリッジ相互接続（左７１６）によってブリッジダイ７０４に結合される第１のダイ７１０をさらに含む。第２のダイ７１２は、基板相互接続（右７１４）によってパッケージ基板７０２に結合され、ブリッジ相互接続（右７１６）によってブリッジダイ７０４に結合される。ブリッジ相互接続７１６は、図示されるように、エポキシ系相互接続パッケージ構造体７１７に含まれてよい。アンダーフィル材料７２０は、図示されるように、第１のダイ７１０および第２のダイ７１２とパッケージ基板７０２との間にあり、ブリッジダイ７０４を囲む間隙中にさらに含まれてよい。実施形態において、電子装置７６０は、たとえば半田ボールまたはバンプ７２２によって、パッケージ基板７０２の第１のダイ７１０および第２のダイ７１２と反対側の側面に結合される、プリント回路基板などのボード７２４をさらに含んでよい。
図７Ｄを参照すると、電子装置７７０は、交互に設けられた金属化層と絶縁層とを有するパッケージ基板７０２を含む。能動ブリッジダイ７０４は、パッケージ基板７０２中にあるオープンキャビティ７０６の中にある。オープンキャビティ７０６は、底面および側面を有する。複数の半田構造体７７８は、図３に関連して上述したものなどのオープンキャビティ７０６の底面にブリッジダイ７０４を結合する。電子装置７７０は、基板相互接続（左７１４）によってパッケージ基板７０２に結合され、ブリッジ相互接続（左７１６）によってブリッジダイ７０４に結合される第１のダイ７１０をさらに含む。第２のダイ７１２は、基板相互接続（右７１４）によってパッケージ基板７０２に結合され、ブリッジ相互接続（右７１６）によってブリッジダイ７０４に結合される。ブリッジ相互接続７１６は、図示されるように、エポキシ系相互接続パッケージ構造体７１７に含まれてよい。アンダーフィル材料７２０は、図示されるように、第１のダイ７１０および第２のダイ７１２とパッケージ基板７０２との間にあり、ブリッジダイ７０４を囲む間隙中にさらに含まれてよい。実施形態において、電子装置７７０は、たとえば半田ボールまたはバンプ７２２によって、パッケージ基板７０２の第１のダイ７１０および第２のダイ７１２と反対側の側面に結合される、プリント回路基板などのボード７２４をさらに含んでよい。
相互接続されたダイに対するブリッジダイの配置には、様々な可能性が存在することが認識されるべきである。例として、図８Ａ〜図８Ｄは、本開示の別の実施形態による、オープンキャビティブリッジを有する様々な電子パッケージの平面図である。
図８Ａを参照すると、電子パッケージ８００は、オープンキャビティ８０６を中に有するパッケージ基板８０２を含む。ブリッジダイ８０４は、オープンキャビティ８０６の中にある。第１のダイ８０８および第２のダイ８１０は、ブリッジダイ８０４によって結合される。第１のダイ８０８および第２のダイ８１０は、ブリッジダイ８０４に対して直線的な配置を有する。
図８Ｂを参照すると、電子パッケージ８２０は、オープンキャビティ８２６を中に有するパッケージ基板８２２を含む。ブリッジダイ８２４は、オープンキャビティ８２６の中にある。第１のダイ８２８、第２のダイ８３０、および第３のダイ８３２は、ブリッジダイ８２４によって結合される。
図８Ｃを参照すると、電子パッケージ８４０は、オープンキャビティ８４６を中に有するパッケージ基板８４２を含む。ブリッジダイ８４４は、オープンキャビティ８４６の中にある。第１のダイ８４８および第２のダイ８５０は、ブリッジダイ８４４によって結合される。第１のダイ８４８および第２のダイ８５０は、ブリッジダイ８４４に対して対角状の配置を有する。
図８Ｄを参照すると、電子パッケージ８６０は、オープンキャビティ８６６を中に有するパッケージ基板８６２を含む。ブリッジダイ８６４は、オープンキャビティ８６６の中にある。第１のダイ８６８、第２のダイ８７０、第３のダイ８７２、および第４のダイ８７４は、ブリッジダイ８６４によって結合される。
実施形態において、本明細書で説明されるブリッジダイは、任意の適した基板材料を含んでよい。実施形態において、本明細書で説明されるブリッジダイは、シリコン（Ｓｉ）ブリッジダイである。実施形態において、本明細書で説明されるブリッジダイは、ガラス、セラミック、半導体材料（たとえば、高抵抗率もしくは低抵抗率シリコン、またはＩＩＩ−Ｖ族半導体など）、または有機基板（高密度相互接続（ＨＤＩ）基板、埋込み式トレース基板（ＥＴＳ）、高密度パッケージ（ＨＤＰ）基板、またはモールド基板など）を含む。いくつかの実施形態において、ブリッジダイは受動デバイスである。すなわち、ブリッジダイは、受動コンポーネント（たとえば、トレース、ビアなど）のみを含んでよい。別の実施形態において、ブリッジダイは、能動インターポーザであってよい。すなわち、ブリッジダイは、能動デバイス（たとえば、トランジスタなど）を含んでよい。
実施形態において、ブリッジダイは、能動表面を有する。能動表面は、「能動」表面と称される一方で、完全に受動的な機構を含んでよいことが認識されるべきである。実施形態において、ブリッジダイはコンポーネント貫通ビア（ｔｈｒｏｕｇｈ ｃｏｍｐｏｎｅｎｔ ｖｉａ：ＴＣＶ）を含んでよい。ＴＣＶは、能動表面をブリッジダイの裏側上のパッドに電気的に結合してよい。実施形態において、ブリッジダイは、銅バンプ、半田などの第１レベル相互接続（ＦＬＩ）、または任意の他の適したＦＬＩ相互接続アーキテクチャを有する。
実施形態において、ブリッジダイによって結合される複数のダイは、任意の種類のダイであってよい。たとえば、ダイはプロセッサダイ、メモリダイ、またはグラフィクスダイなどであってよい。実施形態において、ダイはモールド層中に埋め込まれてよい。アンダーフィル層も、ダイを部分的に埋め込み、ダイの下の相互接続を囲んでよく、その例示的な構造体は、上述される。
図９は、本開示の一実装によるコンピューティングデバイス９００を例示する。コンピューティングデバイス９００は、ボード９０２を収容する。ボード９０２は、多数のコンポーネントを含んでよく、プロセッサ９０４、および少なくとも１つの通信チップ９０６を含むが、これらに限定されない。プロセッサ９０４は、物理的かつ電気的にボード９０２に結合される。いくつかの実装において、少なくとも１つの通信チップ９０６も、物理的かつ電気的にボード９０２に結合される。さらなる実装において、通信チップ９０６はプロセッサ９０４の一部である。
これらの他のコンポーネントは、揮発性メモリ（たとえば、ＤＲＡＭ）、不揮発性メモリ（たとえば、ＲＯＭ）、フラッシュメモリ、グラフィクスプロセッサ、デジタルシグナルプロセッサ、クリプトプロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、およびデジタル多用途ディスク（ＤＶＤ）など）を含むが、これらに限定されない。
通信チップ９０６は、コンピューティングデバイス９００との間でのデータの転送のための無線通信を可能にする。「無線」という用語およびその派生語は、非固体媒体を介した変調電磁放射を用いることによりデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために使用される場合がある。この用語は、関連するデバイスがいかなるワイヤも含まないことを示唆するものではないが、いくつかの実施形態において、ワイヤを含まないことがある。通信チップ９０６は、多数の無線規格またはプロトコルのいずれかを実装してよく、これらの無線規格またはプロトコルは、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生型、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以降の世代として指定される任意の他の無線プロトコルを含むが、これらに限定されない。コンピューティングデバイス９００は、複数の通信チップ９０６を含んでよい。たとえば、第１の通信チップ９０６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離無線通信の専用であってよく、第２の通信チップ９０６は、たとえばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、およびＥｖ−ＤＯなどの長距離無線通信の専用であってよい。
コンピューティングデバイス９００のプロセッサ９０４は、プロセッサ９０４内にパッケージされる集積回路ダイを含む。いくつかの実装において、プロセッサ９０４の集積回路ダイは、本明細書で説明される実施形態による、オープンキャビティブリッジを含む電子パッケージの一部であってよい。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、この電子データを、レジスタおよび／またはメモリに格納され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部のことを指す場合がある。
通信チップ９０６は、通信チップ９０６内にパッケージされる集積回路ダイをさらに含む。別の実装に従って、通信チップ９０６の集積回路ダイは、本明細書で説明される実施形態による、オープンキャビティブリッジを含む電子パッケージの一部であってよい。
このようにして、オープンキャビティブリッジを有するマルチダイパッケージが本明細書で説明される。
要約に記載されるものを含む例示される実装の上述の説明は、包括的であること、または開示される詳細な形態に本開示を限定することを意図するものではない。本開示の特定の実装および例が説明目的で本明細書に記載される一方で、当業者が認識するように、様々な均等の変形が本開示の範囲内で可能である。これらの変形は、上述の詳細な説明を考慮して、開示に加えられてよい。以下の特許請求の範囲において使用される用語は、本明細書および特許請求の範囲において開示される特定の実装に、本開示を限定するものと解釈されるべきではない。むしろ、本開示の範囲は、以下の特許請求の範囲によってのみ決定されるべきであり、特許請求の範囲は、特許請求の範囲の解釈の確立された原則に従って解釈されるべきである。
例示的実施形態１：電子装置は、交互に設けられた金属化層と絶縁層とを有するパッケージ基板を含む。パッケージ基板は、第１の複数の基板パッドおよび第２の複数の基板パッドを含む。パッケージ基板は、第１の複数の基板パッドと第２の複数の基板パッドとの間にオープンキャビティをさらに含み、オープンキャビティは、底面および側面を有する。電子装置は、オープンキャビティの中にあるブリッジダイをさらに含み、ブリッジダイは、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含む。接着層は、ブリッジダイをオープンキャビティの底面に結合する。間隙は、横方向において、ブリッジダイとオープンキャビティの側面との間にあり、間隙は、ブリッジダイを囲む。
例示的実施形態２：第１の複数の基板パッドおよび第１の複数のブリッジパッドに結合される第１のダイと、第２の複数の基板パッドおよび第２の複数のブリッジパッドに結合される第２のダイであって、ブリッジダイの導電性トレースによって第１のダイに結合される第２のダイとをさらに含む例示的実施形態１に記載の電子装置。
例示的実施形態３：第１のダイは、第１の複数の半田構造体によって、第１の複数の基板パッドおよび第１の複数のブリッジパッドに結合され、第２のダイは、第２の複数の半田構造体によって、第２の複数の基板パッドおよび第２の複数のブリッジパッドに結合される、例示的実施形態２に記載の電子装置。
例示的実施形態４：パッケージ基板の第１のダイおよび第２のダイと反対側の側面に結合されるボードをさらに含む例示的実施形態２または３に記載の電子装置。
例示的実施形態５：第１の複数のブリッジパッドの隣り合うパッドおよび第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、第１の複数の基板パッドの隣り合うパッドおよび第２の複数の基板パッドの隣り合うパッドは、第１のピッチより大きい第２のピッチを有する、例示的実施形態１、２、３または４に記載の電子装置。
例示的実施形態６：第１のピッチは約１００μｍより小さく、第２のピッチは約１００μｍより大きい、例示的実施形態５に記載の電子装置。
例示的実施形態７：電子装置は、交互に設けられた金属化層と絶縁層とを有するパッケージ基板を含む。パッケージ基板は、第１の複数の基板パッドおよび第２の複数の基板パッドを含む。基板は、第１の複数の基板パッドと第２の複数の基板パッドとの間にオープンキャビティをさらに含み、オープンキャビティは、底面および側面を有し、底面は、露出した金属層を有する。電子装置は、オープンキャビティの中にブリッジダイをさらに含み、ブリッジダイは、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含む第１の側面を有し、ブリッジダイは、金属化層を含む第２の側面を有する。半田構造体は、ブリッジダイをオープンキャビティの底面に結合し、半田構造体は、ブリッジダイの金属化層と接触し、オープンキャビティの底面の露出した金属層と接触する。
例示的実施形態８：横方向において、ブリッジダイとオープンキャビティの側面との間にある間隙であって、ブリッジダイを囲む間隙をさらに含む例示的実施形態７に記載の電子装置。
例示的実施形態９：第１の複数の基板パッドおよび第１の複数のブリッジパッドに結合される第１のダイと、第２の複数の基板パッドおよび第２の複数のブリッジパッドに結合される第２のダイであって、ブリッジダイの導電性トレースによって第１のダイに結合される第２のダイとをさらに含む例示的実施形態７または８に記載の電子装置。
例示的実施形態１０：第１のダイは、第１の複数の半田構造体によって、第１の複数の基板パッドおよび第１の複数のブリッジパッドに結合され、第２のダイは、第２の複数の半田構造体によって、第２の複数の基板パッドおよび第２の複数のブリッジパッドに結合される、例示的実施形態９に記載の電子装置。
例示的実施形態１１：パッケージ基板の第１のダイおよび第２のダイと反対側の側面に結合されるボードをさらに含む例示的実施形態９または１０に記載の電子装置。
例示的実施形態１２：第１の複数のブリッジパッドの隣り合うパッドおよび第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、第１の複数の基板パッドの隣り合うパッドおよび第２の複数の基板パッドの隣り合うパッドは、第１のピッチより大きい第２のピッチを有する、例示的実施形態７、８、９、１０または１１に記載の電子装置。
例示的実施形態１３：第１のピッチは約１００μｍより小さく、第２のピッチは約１００μｍより大きい、例示的実施形態１２に記載の電子装置。
例示的実施形態１４：電子装置は、交互に設けられた金属化層と絶縁層とを有するパッケージ基板を含む。パッケージ基板は、第１の複数の基板パッドおよび第２の複数の基板パッドを含む。パッケージ基板は、第１の複数の基板パッドと第２の複数の基板パッドとの間にオープンキャビティをさらに含み、オープンキャビティは、底面および側面を有し、底面は、複数のトレンチを中に有する。電子装置は、オープンキャビティの中にあるブリッジダイをさらに含み、ブリッジダイは、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含む。接着層は、ブリッジダイをオープンキャビティの底面に結合し、接着層は、オープンキャビティの複数のトレンチの中にある。
例示的実施形態１５：トレンチは、オープンキャビティの１または複数の側面を超えて延びる、例示的実施形態１４に記載の電子装置。
例示的実施形態１６：横方向において、ブリッジダイとオープンキャビティの側面との間にある間隙であって、ブリッジダイを囲む間隙をさらに含む例示的実施形態１４または１５に記載の電子装置。
例示的実施形態１７：第１の複数の基板パッドおよび第１の複数のブリッジパッドに結合される第１のダイと、第２の複数の基板パッドおよび第２の複数のブリッジパッドに結合される第２のダイであって、ブリッジダイの導電性トレースによって第１のダイに結合される第２のダイとをさらに含む例示的実施形態１４、１５または１６に記載の電子装置。
例示的実施形態１８：第１のダイは、第１の複数の半田構造体によって、第１の複数の基板パッドおよび第１の複数のブリッジパッドに結合され、第２のダイは、第２の複数の半田構造体によって、第２の複数の基板パッドおよび第２の複数のブリッジパッドに結合される、例示的実施形態１７に記載の電子装置。
例示的実施形態１９：パッケージ基板の第１のダイおよび第２のダイと反対側の側面に結合されるボードをさらに含む例示的実施形態１７または１８に記載の電子装置。
例示的実施形態２０：第１の複数のブリッジパッドの隣り合うパッドおよび第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、第１の複数の基板パッドの隣り合うパッドおよび第２の複数の基板パッドの隣り合うパッドは、第１のピッチより大きい第２のピッチを有する、例示的実施形態１４、１５、１６、１７、１８または１９に記載の電子装置。
例示的実施形態２１：第１のピッチは約１００μｍより小さく、第２のピッチは約１００μｍより大きい、例示的実施形態２０に記載の電子装置。
例示的実施形態２２：電子装置は、交互に設けられた金属化層と絶縁層とを有するパッケージ基板を含む。パッケージ基板は、第１の複数の基板パッドおよび第２の複数の基板パッドを含む。電子装置は、第１の複数の基板パッドと第２の複数の基板パッドとの間にオープンキャビティをさらに含み、オープンキャビティは、底面および側面を有する。複数の非能動伝導構造体は、オープンキャビティの周囲を囲む。電子装置は、オープンキャビティの中でオープンキャビティの底面に結合されるブリッジダイをさらに含み、ブリッジダイは、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含む。
例示的実施形態２３：横方向において、ブリッジダイとオープンキャビティの側面との間にある間隙であって、ブリッジダイを囲む間隙をさらに含む例示的実施形態２２に記載の電子装置。
例示的実施形態２４：第１の複数の基板パッドおよび第１の複数のブリッジパッドに結合される第１のダイと、第２の複数の基板パッドおよび第２の複数のブリッジパッドに結合される第２のダイであって、ブリッジダイの導電性トレースによって第１のダイに結合される第２のダイとをさらに含む例示的実施形態２２または２３に記載の電子装置。
例示的実施形態２５：第１のダイは、第１の複数の半田構造体によって、第１の複数の基板パッドおよび第１の複数のブリッジパッドに結合され、第２のダイは、第２の複数の半田構造体によって、第２の複数の基板パッドおよび第２の複数のブリッジパッドに結合される、例示的実施形態２４に記載の電子装置。
例示的実施形態２６：パッケージ基板の第１のダイおよび第２のダイと反対側の側面に結合されるボードをさらに含む例示的実施形態２４または２５に記載の電子装置。
例示的実施形態２７：第１の複数のブリッジパッドの隣り合うパッドおよび第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、第１の複数の基板パッドの隣り合うパッドおよび第２の複数の基板パッドの隣り合うパッドは、第１のピッチより大きい第２のピッチを有する、例示的実施形態２２、２３、２４、２５または２６に記載の電子装置。
例示的実施形態２８：第１のピッチは約１００μｍより小さく、第２のピッチは約１００μｍより大きい、例示的実施形態２７に記載の電子装置。
（項目１）
電子装置であって、
交互に設けられた金属化層と絶縁層とを有するパッケージ基板であって、
第１の複数の基板パッドおよび第２の複数の基板パッドと、
上記第１の複数の基板パッドと上記第２の複数の基板パッドとの間にあるオープンキャビティであって、底面および側面を有するオープンキャビティと
を含む、パッケージ基板と、
上記オープンキャビティ中にあるブリッジダイであって、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含むブリッジダイと、
上記ブリッジダイを上記オープンキャビティの上記底面に結合する接着層と、
横方向において、上記ブリッジダイと上記オープンキャビティの上記側面との間にある間隙であって、上記ブリッジダイを囲む間隙と
を備える電子装置。
（項目２）
上記第１の複数の基板パッドおよび上記第１の複数のブリッジパッドに結合される第１のダイと、
上記第２の複数の基板パッドおよび上記第２の複数のブリッジパッドに結合される第２のダイであって、上記ブリッジダイの上記導電性トレースによって上記第１のダイに結合される第２のダイと
をさらに備える項目１に記載の電子装置。
（項目３）
上記第１のダイは、第１の複数の半田構造体によって、上記第１の複数の基板パッドおよび上記第１の複数のブリッジパッドに結合され、上記第２のダイは、第２の複数の半田構造体によって、上記第２の複数の基板パッドおよび上記第２の複数のブリッジパッドに結合される、項目２に記載の電子装置。
（項目４）
上記パッケージ基板の上記第１のダイおよび上記第２のダイと反対側の側面に結合されるボードをさらに備える項目２に記載の電子装置。
（項目５）
上記第１の複数のブリッジパッドの隣り合うパッドおよび上記第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、上記第１の複数の基板パッドの隣り合うパッドおよび上記第２の複数の基板パッドの隣り合うパッドは、上記第１のピッチより大きい第２のピッチを有する、項目１に記載の電子装置。
（項目６）
上記第１のピッチは約１００μｍより小さく、上記第２のピッチは約１００μｍより大きい、項目５に記載の電子装置。
（項目７）
電子装置であって、
交互に設けられた金属化層と絶縁層とを有するパッケージ基板であって、
第１の複数の基板パッドおよび第２の複数の基板パッドと、
上記第１の複数の基板パッドと上記第２の複数の基板パッドとの間にあるオープンキャビティであって、上記オープンキャビティは底面および側面を有し、上記底面は露出した金属層を有する、オープンキャビティと
を含む、パッケージ基板と、
上記オープンキャビティ中にあるブリッジダイであって、上記ブリッジダイは、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含む第１の側面を有し、上記ブリッジダイは、金属化層を有する第２の側面を含む、ブリッジダイと、
上記ブリッジダイを上記オープンキャビティの上記底面に結合する半田構造体であって、上記ブリッジダイの上記金属化層と接触し、上記オープンキャビティの上記底面の上記露出した金属層と接触する半田構造体と
を備える電子装置。
（項目８）
横方向において、上記ブリッジダイと上記オープンキャビティの上記側面との間にある間隙であって、上記ブリッジダイを囲む間隙をさらに備える項目７に記載の電子装置。
（項目９）
上記第１の複数の基板パッドおよび上記第１の複数のブリッジパッドに結合される第１のダイと、
上記第２の複数の基板パッドおよび上記第２の複数のブリッジパッドに結合される第２のダイであって、上記ブリッジダイの上記導電性トレースによって上記第１のダイに結合される第２のダイと
をさらに備える項目７に記載の電子装置。
（項目１０）
上記第１のダイは、第１の複数の半田構造体によって、上記第１の複数の基板パッドおよび上記第１の複数のブリッジパッドに結合され、上記第２のダイは、第２の複数の半田構造体によって、上記第２の複数の基板パッドおよび上記第２の複数のブリッジパッドに結合される、項目９に記載の電子装置。
（項目１１）
上記パッケージ基板の上記第１のダイおよび上記第２のダイと反対側の側面に結合されるボードをさらに備える項目９に記載の電子装置。
（項目１２）
上記第１の複数のブリッジパッドの隣り合うパッドおよび上記第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、上記第１の複数の基板パッドの隣り合うパッドおよび上記第２の複数の基板パッドの隣り合うパッドは、上記第１のピッチより大きい第２のピッチを有する、項目７に記載の電子装置。
（項目１３）
電子装置であって、
交互に設けられた金属化層と絶縁層とを有するパッケージ基板であって、
第１の複数の基板パッドおよび第２の複数の基板パッドと、
上記第１の複数の基板パッドと上記第２の複数の基板パッドとの間にあるオープンキャビティであって、上記オープンキャビティは底面および側面を有し、上記底面は、複数のトレンチを中に有する、オープンキャビティと
を含む、パッケージ基板と、
上記オープンキャビティ中にあるブリッジダイであって、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含むブリッジダイと、
上記ブリッジダイを上記オープンキャビティの上記底面に結合する接着層であって、上記オープンキャビティの上記複数のトレンチの中にある接着層と
を備える電子装置。
（項目１４）
上記トレンチは、上記オープンキャビティの１または複数の側面を超えて延びる、項目１３に記載の電子装置。
（項目１５）
横方向において、上記ブリッジダイと上記オープンキャビティの上記側面との間にある間隙であって、上記ブリッジダイを囲む間隙をさらに備える項目１３に記載の電子装置。
（項目１６）
上記第１の複数の基板パッドおよび上記第１の複数のブリッジパッドに結合される第１のダイと、
上記第２の複数の基板パッドおよび上記第２の複数のブリッジパッドに結合される第２のダイであって、上記ブリッジダイの上記導電性トレースによって上記第１のダイに結合される第２のダイと
をさらに備える項目１３に記載の電子装置。
（項目１７）
上記第１のダイは、第１の複数の半田構造体によって、上記第１の複数の基板パッドおよび上記第１の複数のブリッジパッドに結合され、上記第２のダイは、第２の複数の半田構造体によって、上記第２の複数の基板パッドおよび上記第２の複数のブリッジパッドに結合される、項目１６に記載の電子装置。
（項目１８）
上記パッケージ基板の上記第１のダイおよび上記第２のダイと反対側の側面に結合されるボードをさらに備える項目１６に記載の電子装置。
（項目１９）
上記第１の複数のブリッジパッドの隣り合うパッドおよび上記第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、上記第１の複数の基板パッドの隣り合うパッドおよび上記第２の複数の基板パッドの隣り合うパッドは、上記第１のピッチより大きい第２のピッチを有する、項目１３に記載の電子装置。
（項目２０）
電子装置であって、
交互に設けられた金属化層と絶縁層とを有するパッケージ基板であって、
第１の複数の基板パッドおよび第２の複数の基板パッドと、
上記第１の複数の基板パッドと上記第２の複数の基板パッドとの間にあるオープンキャビティであって、底面および側面を有するオープンキャビティと、
上記オープンキャビティの周囲を囲む複数の非能動伝導構造体と
を含む、パッケージ基板と、
上記オープンキャビティ中で上記オープンキャビティの上記底面に結合されるブリッジダイであって、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含むブリッジダイと
を備える電子装置。
（項目２１）
横方向において、上記ブリッジダイと上記オープンキャビティの上記側面との間にある間隙であって、上記ブリッジダイを囲む間隙をさらに備える項目２０に記載の電子装置。
（項目２２）
上記第１の複数の基板パッドおよび上記第１の複数のブリッジパッドに結合される第１のダイと、
上記第２の複数の基板パッドおよび上記第２の複数のブリッジパッドに結合される第２のダイであって、上記ブリッジダイの上記導電性トレースによって上記第１のダイに結合される第２のダイと
をさらに備える項目２０に記載の電子装置。
（項目２３）
上記第１のダイは、第１の複数の半田構造体によって、上記第１の複数の基板パッドおよび上記第１の複数のブリッジパッドに結合され、上記第２のダイは、第２の複数の半田構造体によって、上記第２の複数の基板パッドおよび上記第２の複数のブリッジパッドに結合される、項目２２に記載の電子装置。
（項目２４）
上記パッケージ基板の上記第１のダイおよび上記第２のダイと反対側の側面に結合されるボードをさらに備える項目２２に記載の電子装置。
（項目２５）
上記第１の複数のブリッジパッドの隣り合うパッドおよび上記第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、上記第１の複数の基板パッドの隣り合うパッドおよび上記第２の複数の基板パッドの隣り合うパッドは、上記第１のピッチより大きい第２のピッチを有する、項目２０に記載の電子装置。

Claims (25)

  1. 電子装置であって、
    交互に設けられた金属化層と絶縁層とを有するパッケージ基板であって、
    第１の複数の基板パッドおよび第２の複数の基板パッドと、
    前記第１の複数の基板パッドと前記第２の複数の基板パッドとの間にあるオープンキャビティであって、底面および側面を有するオープンキャビティと
    を含む、パッケージ基板と、
    前記オープンキャビティ中にあるブリッジダイであって、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含むブリッジダイと、
    前記ブリッジダイを前記オープンキャビティの前記底面に結合する接着層と、
    横方向において、前記ブリッジダイと前記オープンキャビティの前記側面との間にある間隙であって、前記ブリッジダイを囲む間隙と
    を備える電子装置。
  2. 前記第１の複数の基板パッドおよび前記第１の複数のブリッジパッドに結合される第１のダイと、
    前記第２の複数の基板パッドおよび前記第２の複数のブリッジパッドに結合される第２のダイであって、前記ブリッジダイの前記導電性トレースによって前記第１のダイに結合される第２のダイと
    をさらに備える請求項１に記載の電子装置。
  3. 前記第１のダイは、第１の複数の半田構造体によって、前記第１の複数の基板パッドおよび前記第１の複数のブリッジパッドに結合され、前記第２のダイは、第２の複数の半田構造体によって、前記第２の複数の基板パッドおよび前記第２の複数のブリッジパッドに結合される、請求項２に記載の電子装置。
  4. 前記パッケージ基板の前記第１のダイおよび前記第２のダイと反対側の側面に結合されるボードをさらに備える請求項２または３に記載の電子装置。
  5. 前記第１の複数のブリッジパッドの隣り合うパッドおよび前記第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、前記第１の複数の基板パッドの隣り合うパッドおよび前記第２の複数の基板パッドの隣り合うパッドは、前記第１のピッチより大きい第２のピッチを有する、請求項１から３のいずれか一項に記載の電子装置。
  6. 前記第１のピッチは約１００μｍより小さく、前記第２のピッチは約１００μｍより大きい、請求項５に記載の電子装置。
  7. 電子装置であって、
    交互に設けられた金属化層と絶縁層とを有するパッケージ基板であって、
    第１の複数の基板パッドおよび第２の複数の基板パッドと、
    前記第１の複数の基板パッドと前記第２の複数の基板パッドとの間にあるオープンキャビティであって、前記オープンキャビティは底面および側面を有し、前記底面は露出した金属層を有する、オープンキャビティと
    を含む、パッケージ基板と、
    前記オープンキャビティ中にあるブリッジダイであって、前記ブリッジダイは、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含む第１の側面を有し、前記ブリッジダイは、金属化層を有する第２の側面を含む、ブリッジダイと、
    前記ブリッジダイを前記オープンキャビティの前記底面に結合する半田構造体であって、前記ブリッジダイの前記金属化層と接触し、前記オープンキャビティの前記底面の前記露出した金属層と接触する半田構造体と
    を備える電子装置。
  8. 横方向において、前記ブリッジダイと前記オープンキャビティの前記側面との間にある間隙であって、前記ブリッジダイを囲む間隙をさらに備える請求項７に記載の電子装置。
  9. 前記第１の複数の基板パッドおよび前記第１の複数のブリッジパッドに結合される第１のダイと、
    前記第２の複数の基板パッドおよび前記第２の複数のブリッジパッドに結合される第２のダイであって、前記ブリッジダイの前記導電性トレースによって前記第１のダイに結合される第２のダイと
    をさらに備える請求項７または８に記載の電子装置。
  10. 前記第１のダイは、第１の複数の半田構造体によって、前記第１の複数の基板パッドおよび前記第１の複数のブリッジパッドに結合され、前記第２のダイは、第２の複数の半田構造体によって、前記第２の複数の基板パッドおよび前記第２の複数のブリッジパッドに結合される、請求項９に記載の電子装置。
  11. 前記パッケージ基板の前記第１のダイおよび前記第２のダイと反対側の側面に結合されるボードをさらに備える請求項９に記載の電子装置。
  12. 前記第１の複数のブリッジパッドの隣り合うパッドおよび前記第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、前記第１の複数の基板パッドの隣り合うパッドおよび前記第２の複数の基板パッドの隣り合うパッドは、前記第１のピッチより大きい第２のピッチを有する、請求項７または８に記載の電子装置。
  13. 電子装置であって、
    交互に設けられた金属化層と絶縁層とを有するパッケージ基板であって、
    第１の複数の基板パッドおよび第２の複数の基板パッドと、
    前記第１の複数の基板パッドと前記第２の複数の基板パッドとの間にあるオープンキャビティであって、前記オープンキャビティは底面および側面を有し、前記底面は、複数のトレンチを中に有する、オープンキャビティと
    を含む、パッケージ基板と、
    前記オープンキャビティ中にあるブリッジダイであって、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含むブリッジダイと、
    前記ブリッジダイを前記オープンキャビティの前記底面に結合する接着層であって、前記オープンキャビティの前記複数のトレンチの中にある接着層と
    を備える電子装置。
  14. 前記複数のトレンチは、前記オープンキャビティの１または複数の側面を超えて延びる、請求項１３に記載の電子装置。
  15. 横方向において、前記ブリッジダイと前記オープンキャビティの前記側面との間にある間隙であって、前記ブリッジダイを囲む間隙をさらに備える請求項１３または１４に記載の電子装置。
  16. 前記第１の複数の基板パッドおよび前記第１の複数のブリッジパッドに結合される第１のダイと、
    前記第２の複数の基板パッドおよび前記第２の複数のブリッジパッドに結合される第２のダイであって、前記ブリッジダイの前記導電性トレースによって前記第１のダイに結合される第２のダイと
    をさらに備える請求項１３または１４に記載の電子装置。
  17. 前記第１のダイは、第１の複数の半田構造体によって、前記第１の複数の基板パッドおよび前記第１の複数のブリッジパッドに結合され、前記第２のダイは、第２の複数の半田構造体によって、前記第２の複数の基板パッドおよび前記第２の複数のブリッジパッドに結合される、請求項１６に記載の電子装置。
  18. 前記パッケージ基板の前記第１のダイおよび前記第２のダイと反対側の側面に結合されるボードをさらに備える請求項１６に記載の電子装置。
  19. 前記第１の複数のブリッジパッドの隣り合うパッドおよび前記第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、前記第１の複数の基板パッドの隣り合うパッドおよび前記第２の複数の基板パッドの隣り合うパッドは、前記第１のピッチより大きい第２のピッチを有する、請求項１３または１４に記載の電子装置。
  20. 電子装置であって、
    交互に設けられた金属化層と絶縁層とを有するパッケージ基板であって、
    第１の複数の基板パッドおよび第２の複数の基板パッドと、
    前記第１の複数の基板パッドと前記第２の複数の基板パッドとの間にあるオープンキャビティであって、底面および側面を有するオープンキャビティと、
    前記オープンキャビティの周囲を囲む複数の非能動伝導構造体と
    を含む、パッケージ基板と、
    前記オープンキャビティ中で前記オープンキャビティの前記底面に結合されるブリッジダイであって、第１の複数のブリッジパッド、第２の複数のブリッジパッド、および導電性トレースを含むブリッジダイと
    を備える電子装置。
  21. 横方向において、前記ブリッジダイと前記オープンキャビティの前記側面との間にある間隙であって、前記ブリッジダイを囲む間隙をさらに備える請求項２０に記載の電子装置。
  22. 前記第１の複数の基板パッドおよび前記第１の複数のブリッジパッドに結合される第１のダイと、
    前記第２の複数の基板パッドおよび前記第２の複数のブリッジパッドに結合される第２のダイであって、前記ブリッジダイの前記導電性トレースによって前記第１のダイに結合される第２のダイと
    をさらに備える請求項２０または２１に記載の電子装置。
  23. 前記第１のダイは、第１の複数の半田構造体によって、前記第１の複数の基板パッドおよび前記第１の複数のブリッジパッドに結合され、前記第２のダイは、第２の複数の半田構造体によって、前記第２の複数の基板パッドおよび前記第２の複数のブリッジパッドに結合される、請求項２２に記載の電子装置。
  24. 前記パッケージ基板の前記第１のダイおよび前記第２のダイと反対側の側面に結合されるボードをさらに備える請求項２２に記載の電子装置。
  25. 前記第１の複数のブリッジパッドの隣り合うパッドおよび前記第２の複数のブリッジパッドの隣り合うパッドは、第１のピッチを有し、前記第１の複数の基板パッドの隣り合うパッドおよび前記第２の複数の基板パッドの隣り合うパッドは、前記第１のピッチより大きい第２のピッチを有する、請求項２０または２１に記載の電子装置。
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* Cited by examiner, † Cited by third party
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US11482472B2 (en) 2018-06-13 2022-10-25 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11688665B2 (en) * 2018-06-13 2023-06-27 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11804441B2 (en) 2020-06-16 2023-10-31 Intel Corporation Microelectronic structures including bridges
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US11887962B2 (en) * 2020-06-16 2024-01-30 Intel Corporation Microelectronic structures including bridges
US11562962B2 (en) * 2021-01-13 2023-01-24 Qualcomm Incorporated Package comprising a substrate and interconnect device configured for diagonal routing

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017099788A1 (en) * 2015-12-11 2017-06-15 Intel Corporation Microelectronic structures having multiple microelectronic devices connected with a microelectronic bridge embedded in a microelectronic substrate
US10373893B2 (en) * 2017-06-30 2019-08-06 Intel Corporation Embedded bridge with through-silicon vias
US10163798B1 (en) * 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same

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