JP2021153078A - Semiconductor device - Google Patents

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Abstract

To increase the ratio of a capacity region per capacity cell.SOLUTION: A semiconductor device according to an embodiment includes a plurality of power source lines extending in a first direction, and a plurality of cells arranged along the first direction and a second direction intersecting with the first direction, in which the cell height, which corresponds to the size in the second direction, is an integer multiple of the distance between the power source lines that are adjacent to each other in the second direction. The cells include a function cell contributing to the function as the semiconductor device and a capacitor cell including a diffusion region with a first conductivity type and a gate electrode stacked on the diffusion region and functioning as a decoupling capacitor. The capacitor cell is formed as a multi-height cell whose cell height is twice or more the distance, and includes a plurality of overlapping regions arranged in the second direction, the region corresponding to a region of the gate electrode overlapping with the diffusion region in the stacking direction. The overlapping regions exist in a continuous well with a second conductivity type that is different from the first conductivity type.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、半導体装置に関する。 Embodiments of the present invention relate to semiconductor devices.

半導体装置は、電源線が延びる方向と、これと交差する方向とに複数のセルが配列された構成を取ることがある。このとき、電源線と交差する方向のセル寸法は、例えばセルハイトと呼ばれる。このような半導体装置において、スタンダードセル方式と呼ばれる方式では、隣り合う電源線間の距離の整数倍となるよう、各セルのセルハイトが標準化されている。 A semiconductor device may have a configuration in which a plurality of cells are arranged in a direction in which a power supply line extends and in a direction intersecting the power supply line. At this time, the cell dimension in the direction intersecting the power supply line is called, for example, the cell height. In such a semiconductor device, in a method called a standard cell method, the cell height of each cell is standardized so as to be an integral multiple of the distance between adjacent power supply lines.

しかしながら、スタンダードセル方式の半導体装置に、デカップリングキャパシタとして機能する容量セルを組み込む場合、容量セルもまた、スタンダードセル方式の規格に則って構成されなければならず、容量セルのゲート電極が拡散領域と重なる領域である容量領域を広くとることが困難である。 However, when a capacitive cell that functions as a decoupling capacitor is incorporated into a standard cell semiconductor device, the capacitive cell must also be configured according to the standard cell standard, and the gate electrode of the capacitive cell is in the diffusion region. It is difficult to widen the capacitance area, which is the area that overlaps with.

特開２００５−０５１０３７号公報Japanese Unexamined Patent Publication No. 2005-051037

一つの実施形態は、１つの容量セルあたりの容量領域の比率を高めることができる半導体装置を提供することを目的とする。 One embodiment aims to provide a semiconductor device capable of increasing the ratio of capacitance regions per capacitance cell.

実施形態の半導体装置は、第１の方向に延びる複数の電源線と、前記第１の方向および前記第１の方向と交差する第２の方向に沿って配列され、前記第２の方向における寸法であるセルハイトが、前記第２の方向に互いに隣接する前記電源線間の距離の整数倍となっている複数のセルと、を備える半導体装置であって、前記複数のセルは、前記半導体装置としての機能に寄与する機能セルと、第１の導電型の拡散領域および前記拡散領域の上方に積層されるゲート電極を有し、デカップリングキャパシタとして機能する容量セルと、を含み、前記容量セルは、前記距離の２倍以上のセルハイトを有するマルチハイトセルとして構成され、積層方向において前記拡散領域と重なる前記ゲート電極の領域であって、前記第２の方向に並んだ複数の重なり領域を有し、前記複数の重なり領域は、前記第１の導電型とは異なる第２の導電型の連続的な１つのウェル内に配置されている。 The semiconductor device of the embodiment is arranged along a plurality of power lines extending in the first direction and a second direction intersecting the first direction and the first direction, and dimensions in the second direction. The cell height is a semiconductor device including a plurality of cells in which the cell height is an integral multiple of the distance between the power supply lines adjacent to each other in the second direction, and the plurality of cells are used as the semiconductor device. The capacitance cell includes a functional cell that contributes to the function of the above, a first conductive type diffusion region, and a capacitance cell having a gate electrode laminated above the diffusion region and functioning as a decoupling capacitor. , A region of the gate electrode that is configured as a multi-height cell having a cell height that is at least twice the distance and overlaps the diffusion region in the stacking direction, and has a plurality of overlapping regions arranged in the second direction. The plurality of overlapping regions are arranged in one continuous well of a second conductive type different from the first conductive type.

図１は、実施形態にかかる半導体装置の構成の一例を示す平面図である。FIG. 1 is a plan view showing an example of the configuration of the semiconductor device according to the embodiment. 図２は、実施形態にかかる容量セルの構成の一例を示す平面図である。FIG. 2 is a plan view showing an example of the configuration of the capacity cell according to the embodiment. 図３は、実施形態にかかる半導体装置のセルレイアウトの一例について説明する模式図である。FIG. 3 is a schematic diagram illustrating an example of the cell layout of the semiconductor device according to the embodiment. 図４は、実施形態にかかる容量セルの設計に用いられるテンプレートの一例を示す模式図である。FIG. 4 is a schematic diagram showing an example of a template used for designing the capacity cell according to the embodiment. 図５は、実施形態にかかる容量セルにおけるテンプレートの配置場所を詳細に示す模式図である。FIG. 5 is a schematic diagram showing in detail the location of the template in the capacity cell according to the embodiment. 図６は、実施形態にかかる容量セルにおけるテンプレートの配置場所を詳細に示す模式図である。FIG. 6 is a schematic diagram showing in detail the location of the template in the capacity cell according to the embodiment. 図７は、実施形態にかかる容量セルにおけるテンプレートの配置場所を詳細に示す模式図である。FIG. 7 is a schematic diagram showing in detail the location of the template in the capacity cell according to the embodiment. 図８は、実施形態にかかる容量セルにおけるテンプレートの配置場所を詳細に示す模式図である。FIG. 8 is a schematic diagram showing in detail the location of the template in the capacity cell according to the embodiment. 図９は、実施形態にかかる容量セルを、テンプレートを用いて組み立てる場合の例を示す模式図である。FIG. 9 is a schematic view showing an example of assembling the capacity cell according to the embodiment using a template. 図１０は、実施形態にかかる半導体装置の容量セルのレイアウトの一例を示す模式図である。FIG. 10 is a schematic view showing an example of the layout of the capacitance cells of the semiconductor device according to the embodiment. 図１１は、実施形態にかかる容量セルと比較例にかかる容量セルとの一例を示す平面図である。FIG. 11 is a plan view showing an example of the capacity cell according to the embodiment and the capacity cell according to the comparative example. 図１２は、実施形態の変形例にかかる容量セルであって、第１配線層を有する容量セルの構成の一例を示す平面図である。FIG. 12 is a plan view showing an example of the configuration of the capacitance cell having the first wiring layer, which is the capacitance cell according to the modified example of the embodiment. 図１３は、実施形態の変形例にかかる容量セルであって、第２配線層を形成するため第１配線層上にビアが形成された容量セルの構成の一例を示す平面図である。FIG. 13 is a plan view showing an example of the configuration of the capacitance cell according to the modified example of the embodiment, in which a via is formed on the first wiring layer to form the second wiring layer. 図１４は、実施形態の変形例にかかる容量セルであって、第２配線層を有する容量セルの構成の一例を示す平面図である。FIG. 14 is a plan view showing an example of the configuration of the capacitance cell having the second wiring layer, which is the capacitance cell according to the modified example of the embodiment.

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。 Hereinafter, the present invention will be described in detail with reference to the drawings. The present invention is not limited to the following embodiments. In addition, the components in the following embodiments include those that can be easily assumed by those skilled in the art or those that are substantially the same.

（半導体装置の構成例）
図１は、実施形態にかかる半導体装置１の構成の一例を示す平面図である。図１（ａ）は半導体装置１の全体構成を示し、図１（ｂ）は半導体装置１の一部拡大図を示す。 (Semiconductor device configuration example)
FIG. 1 is a plan view showing an example of the configuration of the semiconductor device 1 according to the embodiment. FIG. 1A shows the overall configuration of the semiconductor device 1, and FIG. 1B shows a partially enlarged view of the semiconductor device 1.

図１（ａ）に示すように、半導体装置１は、複数の電源線ＶＤＤ，ＶＳＳ、複数の機能セルＣＳ、及び複数の容量セルＣＤ（ＣＤｄ，ＣＤｔ，ＣＤｑ，ＣＤｐ）を備える。 As shown in FIG. 1A, the semiconductor device 1 includes a plurality of power supply lines VDD, VSS, a plurality of functional cells CS, and a plurality of capacitance cells CDs (CDd, CDt, CDq, CDp).

複数の電源線ＶＤＤ，ＶＳＳは例えばＸ方向に延び、電源線ＶＤＤと電源線ＶＳＳとはＸ方向と交差するＹ方向に交互に配置される。半導体装置１において、各々の電源線ＶＤＤ，ＶＳＳ間の距離は等しくなるよう設計されている。 The plurality of power supply lines VDD and VSS extend in the X direction, for example, and the power supply line VDD and the power supply line VSS are alternately arranged in the Y direction intersecting the X direction. In the semiconductor device 1, the distances between the power supply lines VDD and VSS are designed to be equal.

個々の電源線ＶＤＤ及びその周辺の機能セルＣＳが配置される領域には、電源線ＶＤＤに沿って例えばｎウェルが配置されている。個々の電源線ＶＳＳ及びその周辺の機能セルＣＳが配置される領域には、電源線ＶＳＳに沿って例えばｐウェルが配置されている。 For example, n-wells are arranged along the power supply line VDD in the area where the individual power supply lines VDD and the function cells CS around them are arranged. For example, a p-well is arranged along the power supply line VSS in the area where the individual power supply line VSS and the function cell CS around it are arranged.

複数の機能セルＣＳ及び複数の容量セルＣＤは、Ｘ方向およびＹ方向に沿って配列されている。各々の機能セルＣＳ及び各々の容量セルＣＤにおいては、Ｙ方向におけるセル寸法であるセルハイトが、互いに隣接する電源線ＶＤＤ，ＶＳＳ間の距離の整数倍となっている。 The plurality of functional cells CS and the plurality of capacity cells CD are arranged along the X direction and the Y direction. In each functional cell CS and each capacity cell CD, the cell height, which is the cell dimension in the Y direction, is an integral multiple of the distance between the power supply lines VDD and VSS adjacent to each other.

このように、電源線ＶＤＤ，ＶＳＳ間の距離を基準として、標準化されたセルハイトを有する機能セルＣＳ及び容量セルＣＤをスタンダードセルと呼び、スタンダードセルを用いて半導体装置１を構成する方式をスタンダードセル方式と呼ぶことがある。 In this way, the functional cell CS and the capacity cell CD having the standardized cell height based on the distance between the power supply lines VDD and VSS are called standard cells, and the method of configuring the semiconductor device 1 using the standard cells is the standard cell. Sometimes called a method.

また、本明細書では、上述のＹ方向を、機能セルＣＳ及び容量セルＣＤのハイト方向とも呼ぶ。Ｙ方向の電源線ＶＤＤ，ＶＳＳ間の距離の１つ分を１ロウとし、Ｙ方向をロウ方向と呼ぶこともある。また、本明細書では、上述のＸ方向を、機能セルＣＳ及び容量セルＣＤの幅方向とも呼ぶ。Ｘ方向をカラム方向と呼ぶこともある。 Further, in the present specification, the above-mentioned Y direction is also referred to as a height direction of the functional cell CS and the capacity cell CD. One row of the distance between the power supply lines VDD and VSS in the Y direction is defined as one row, and the Y direction may be referred to as the row direction. Further, in the present specification, the above-mentioned X direction is also referred to as a width direction of the function cell CS and the capacity cell CD. The X direction is sometimes called the column direction.

各々の機能セルＣＳは、半導体装置１としての機能に寄与するセルであり、例えば電源線ＶＤＤ，ＶＳＳ間の距離の１倍以上のセルハイトを有する。すなわち、機能セルＣＳにおける最小のセルハイトは、電源線ＶＤＤ，ＶＳＳ間の距離と等しくなるよう設計されている。 Each functional cell CS is a cell that contributes to the function as the semiconductor device 1, and has a cell height of, for example, one or more times the distance between the power supply lines VDD and VSS. That is, the minimum cell height in the functional cell CS is designed to be equal to the distance between the power supply lines VDD and VSS.

各々の機能セルＣＳは、上述のｎウェル内に配置される領域を少なくとも１つ、及び上述のｐウェル内に配置される領域を少なくとも１つ有する。すなわち、例えば電源線ＶＤＤ，ＶＳＳ間の距離と等しいセルハイトを有するシングルハイトセルであれば、機能セルＣＳのＹ方向の一端側がｎウェル内に配置され、他端側がｐウェル内に配置される。また例えば、電源線ＶＤＤ，ＶＳＳ間の距離の２倍のセルハイトを有するダブルハイトセルであれば、機能セルＣＳのＹ方向の両端部がｎウェルまたはｐウェル内に配置され、中央部が両端部と反対の導電型のウェル内に配置される。 Each functional cell CS has at least one region arranged in the above-mentioned n-well and at least one region arranged in the above-mentioned p-well. That is, for example, in the case of a single height cell having a cell height equal to the distance between the power supply lines VDD and VSS, one end side of the functional cell CS in the Y direction is arranged in the n well, and the other end side is arranged in the p well. Further, for example, in the case of a double height cell having a cell height twice the distance between the power supply lines VDD and VSS, both ends of the functional cell CS in the Y direction are arranged in n wells or p wells, and the central portion is both ends. It is placed in a conductive well opposite to the above.

各々の容量セルＣＤは、例えばＰＭＯＳトランジスタのゲート電極容量を利用したデカップリングキャパシタとして機能するセルであり、半導体装置１が動作する際に電源の揺らぎ等のノイズが発生するのを抑制するため、例えば機能セルＣＳの間に挿入される。 Each capacitance cell CD is a cell that functions as a decoupling capacitor that utilizes the gate electrode capacitance of, for example, a epitaxial transistor, and suppresses noise such as power fluctuations when the semiconductor device 1 operates. For example, it is inserted between the function cells CS.

各々の容量セルＣＤは、例えば電源線ＶＤＤ，ＶＳＳ間の距離の２倍以上のセルハイトを有する。このように、電源線ＶＤＤ，ＶＳＳ間の距離の２倍以上のセルハイトを有するセルをマルチハイトセルとも呼ぶ。例えば、図１（ａ）における容量セルＣＤｄ，ＣＤｔ，ＣＤｑ，ＣＤｐはいずれもマルチハイトセルである。 Each capacity cell CD has a cell height of, for example, at least twice the distance between the power lines VDD and VSS. A cell having a cell height that is at least twice the distance between the power supply lines VDD and VSS is also called a multi-height cell. For example, the capacitance cells CDd, CDt, CDq, and CDp in FIG. 1A are all multi-height cells.

これらのうち、容量セルＣＤｄは電源線ＶＤＤ，ＶＳＳ間の距離の２倍（２ロウ分）のセルハイトを有する。容量セルＣＤｔは電源線ＶＤＤ，ＶＳＳ間の距離の３倍（３ロウ分）のセルハイトを有する。容量セルＣＤｑは電源線ＶＤＤ，ＶＳＳ間の距離の４倍（４ロウ分）のセルハイトを有する。容量セルＣＤｐは電源線ＶＤＤ，ＶＳＳ間の距離の５倍（５ロウ分）のセルハイトを有する。 Of these, the capacitance cell CDd has a cell height that is twice the distance between the power supply lines VDD and VSS (for 2 rows). The capacitance cell CDt has a cell height three times (three rows) the distance between the power supply lines VDD and VSS. The capacitance cell CDq has a cell height four times (4 rows) the distance between the power supply lines VDD and VSS. The capacitance cell CDp has a cell height of 5 times (5 rows) the distance between the power supply lines VDD and VSS.

ただし、これらの容量セルＣＤｄ，ＣＤｔ，ＣＤｑ，ＣＤｐを区別しないときは、単に容量セルＣＤと記載する。 However, when these capacity cells CDd, CDt, CDq, and CDp are not distinguished, they are simply described as capacity cell CD.

各々の容量セルＣＤにおいては、電源線ＶＳＳを跨ぐ位置のＸ方向両端部がｐウェル内に配置されている。 In each capacity cell CD, both ends in the X direction at positions straddling the power line VSS are arranged in the p-well.

また、種々のセルハイトを有する容量セルＣＤのうち、例えば容量セルＣＤｄ，ＣＤｑ等の電源線ＶＤＤ，ＶＳＳ間の距離の偶数倍のセルハイトを有する容量セルＣＤにおいては、Ｙ方向の一端部から他端部までの両端部が、１つの連続的なｎウェル内に配置されている。すなわち、この容量セルＣＤのＸ方向中央部において、ｎウェルはこの容量セルのＹ方向の一端部から他端部に至るまで連続的に延びる。 Further, among the capacitance cell CDs having various cell heights, for example, in the capacitance cell CD having an even multiple of the distance between the power supply lines VDD and VSS of the capacitance cells CDd, CDq, etc., from one end to the other end in the Y direction. Both ends up to the portion are arranged in one continuous n-well. That is, at the central portion of the capacitance cell CD in the X direction, the n-wells continuously extend from one end to the other end of the capacitance cell in the Y direction.

また、種々のセルハイトを有する容量セルＣＤのうち、例えば容量セルＣＤｔ，ＣＤｐ等の電源線ＶＤＤ，ＶＳＳ間の距離の奇数倍のセルハイトを有する容量セルＣＤにおいては、Ｙ方向の一端部がｎウェル内に配置され、他端部がｐウェルに配置されている。この容量セルＣＤのＸ方向中央部において、ｎウェルはこの容量セルのＹ方向の一端部から、ｐウェル内に配置される他端部の近傍に亘って連続的に延びる。 Further, among the capacity cell CDs having various cell heights, for example, in the capacity cell CD having a cell height that is an odd multiple of the distance between the power supply lines VDD and VSS of the capacity cells CDt, CDp, etc., one end in the Y direction is n wells. The other end is arranged in the p-well. At the central portion of the capacitance cell CD in the X direction, the n-well extends continuously from one end of the capacitance cell in the Y direction to the vicinity of the other end arranged in the p-well.

図１（ｂ）は、ダブルハイトセルとして構成される１つの容量セルＣＤｄと、この容量セルＣＤｄに隣接して配置され、シングルハイトセルとして構成される２つの機能セルＣＳと、を示している。 FIG. 1B shows one capacity cell CDd configured as a double height cell and two functional cells CS arranged adjacent to the capacity cell CDd and configured as a single height cell. ..

図１（ｂ）に示すように、１つの機能セルＣＳのセル領域Ａｃｓは、１つの電源線ＶＳＳの近傍からＹ方向片側に延び、セル領域ＡｃｓのＹ方向他端部は、電源線ＶＳＳと隣接する電源線ＶＤＤの近傍に達している。 As shown in FIG. 1 (b), the cell region Acs of one functional cell CS extends from the vicinity of one power supply line VSS to one side in the Y direction, and the other end of the cell region Acs in the Y direction is the power supply line VSS. It reaches the vicinity of the adjacent power line VDD.

機能セルＣＳのセル領域Ａｃｓのうち、Ｙ方向の電源線ＶＤＤ寄りの領域はｎウェルＷｎ内に配置されている。セル領域Ａｃｓが配置されるｎウェルＷｎ内には、ｐ型の拡散領域Ｄｐが配置されている。拡散領域Ｄｐを取り囲む点線の領域は、ｐ＋インプラ領域ＭＲｐである。ｐ＋インプラ領域ＭＲｐに対して、ｎウェルＷｎは充分な面積が確保されていなければならない。 Of the cell regions Acs of the functional cell CS, the region closer to the power supply line VDD in the Y direction is arranged in the n-well Wn. A p-type diffusion region Dp is arranged in the n-well Wn in which the cell region Acs is arranged. The dotted line region surrounding the diffusion region Dp is p + impla region MRp. A sufficient area of n-well Wn must be secured with respect to p + impla region MRp.

機能セルＣＳのセル領域Ａｃｓのうち、Ｙ方向の電源線ＶＳＳ寄りの領域はｐウェルＷｐ内に配置されている。セル領域Ａｃｓが配置されるｐウェルＷｐ内には、ｎ型の拡散領域Ｄｎが配置されている。拡散領域Ｄｎを取り囲む点線の領域は、ｎ＋インプラ領域ＭＲｎである。ｎ＋インプラ領域ＭＲｎに対して、ｐウェルＷｐは充分な面積が確保されていなければならない。 Among the cell regions Acs of the functional cell CS, the region near the power supply line VSS in the Y direction is arranged in the p-well Wp. An n-type diffusion region Dn is arranged in the p-well Wp where the cell region Acs is arranged. The dotted line region surrounding the diffusion region Dn is n + impla region MRn. A sufficient area of p-well Wp must be secured with respect to n + impla region MRn.

機能セルＣＳは、拡散領域Ｄｐ，Ｄｎに跨るゲート電極ＧＥｓを有する。ゲート電極ＧＥｓは例えばポリシリコン等から構成される。ゲート電極ＧＥｓは、図示しないゲート酸化膜を介して、拡散領域Ｄｐ，Ｄｎ上に亘って配置される。 The functional cell CS has gate electrodes GEs straddling the diffusion regions Dp and Dn. The gate electrodes GEs are composed of, for example, polysilicon. The gate electrodes GEs are arranged over the diffusion regions Dp and Dn via a gate oxide film (not shown).

機能セルＣＳは、このほか、例えばゲート電極ＧＥｓまたは拡散領域Ｄｐ，Ｄｎ等に接続されるコンタクトＣＴｓ及びコンタクトＣＴｓの上端部に接続される配線層ＷＲｓ等を有していてもよい。 In addition, the functional cell CS may have, for example, contact CTs connected to the gate electrode GEs or diffusion regions Dp, Dn, etc., and wiring layers WRs connected to the upper end of the contact CTs.

一方、容量セルＣＤｄのセル領域Ａｃｄは、１つの電源線ＶＳＳの近傍からＹ方向両側に延び、セル領域ＡｃｄのＹ方向両端部は、それぞれ電源線ＶＳＳと隣接する電源線ＶＤＤの近傍に達している。 On the other hand, the cell region Acd of the capacitance cell CDd extends from the vicinity of one power supply line VSS to both sides in the Y direction, and both ends of the cell region Acd in the Y direction reach the vicinity of the power supply line VDD adjacent to the power supply line VSS, respectively. There is.

容量セルＣＤｄのセル領域Ａｃｄのうち、Ｙ方向の中央部分である電源線ＶＳＳを含む領域であって、Ｘ方向の両端部は、ｐウェルＷｐ内に配置されている。このｐウェルＷｐは、上述の機能セルＣＳのセル領域Ａｃｓの一部、及び容量セルＣＤｄのセル領域Ａｃｄの一部を含んで、Ｘ方向に連続的に延びている。 In the cell region Acd of the capacitance cell CDd, the region including the power supply line VSS which is the central portion in the Y direction, and both ends in the X direction are arranged in the p-well Wp. This p-well Wp includes a part of the cell region Acs of the above-mentioned functional cell CS and a part of the cell region Acd of the capacity cell CDd, and extends continuously in the X direction.

容量セルＣＤｄのセル領域Ａｃｄのうち、ｐウェルＷｐ内に配置される領域以外の領域であるＸ方向の中央部分は、Ｙ方向の一端部から他端部に至るまで、連続的な１つのｎウェルＷｎ内に配置されている。このｎウェルＷｎの電源線ＶＤＤ寄りの領域は、上述の機能セルＣＳのセル領域Ａｃｓの一部、及び容量セルＣＤｄのセル領域Ａｃｄの一部を含んで、Ｘ方向に連続的に延びている。また、このｎウェルＷｎは、Ｙ方向において電源線ＶＤＤに隣接する図示しない機能セルの一部をも含んでＹ方向両側にも延びている。 Of the cell region Acd of the capacity cell CDd, the central portion in the X direction, which is a region other than the region arranged in the p-well Wp, is one continuous n from one end to the other end in the Y direction. It is arranged in the well Wn. The region of the n-well Wn near the power supply line VDD includes a part of the cell region Acs of the above-mentioned functional cell CS and a part of the cell region Acd of the capacity cell CDd, and extends continuously in the X direction. .. Further, the n-well Wn extends to both sides in the Y direction including a part of a functional cell (not shown) adjacent to the power supply line VDD in the Y direction.

容量セルＣＤｄのセル領域Ａｃｄが配置されるｎウェルＷｎ内には、電源線ＶＳＳを挟んでＹ方向両側に、ｐ型の拡散領域Ｄｐが配置されている。容量セルＣＤｄの一部が配置される拡散領域Ｄｐと、上述の機能セルＣＳの一部が配置される拡散領域Ｄｐとは共有されていない。 In the n-well Wn in which the cell region Acd of the capacitance cell CDd is arranged, p-type diffusion regions Dp are arranged on both sides in the Y direction with the power line VSS interposed therebetween. The diffusion region Dp in which a part of the capacity cell CDd is arranged and the diffusion region Dp in which a part of the above-mentioned functional cell CS is arranged are not shared.

なお、容量セルＣＤｄの拡散領域Ｄｐを取り囲む点線の領域は、ｐ＋インプラ領域ＭＲｐである。ｐウェルＷｐ内の点線で囲まれた領域は、ｎ＋インプラ領域ＭＲｎである。これらのｐ＋インプラ領域ＭＲｐ及びｎ＋インプラ領域ＭＲｎに対して、ｎウェルＷｎ及びｐウェルＷｐはそれぞれ充分な面積が確保されていなければならない。 The dotted line region surrounding the diffusion region Dp of the capacitance cell CDd is p + impla region MRp. The area surrounded by the dotted line in the p-well Wp is n + impla region MRn. A sufficient area of n-well Wn and p-well Wp must be secured for each of these p + impla region MRp and n + impla region MRn.

容量セルＣＤｄは、セル領域Ａｃｄ内のＸ方向中央部分であって、電源線ＶＳＳを挟んでＹ方向両側に、ゲート電極ＧＥｃを有する。ゲート電極ＧＥｃは例えばポリシリコン等から構成される。ゲート電極ＧＥｃのそれぞれの一端部は、電源線ＶＳＳの近傍に位置し、他端部は電源線ＶＳＳの両側の電源線ＶＤＤ近傍にまで達している。これにより、ゲート電極ＧＥｃは、図示しないゲート酸化膜を介して、拡散領域Ｄｐ上の拡散領域Ｄｐと略重なる位置に配置される。 The capacitance cell CDd is a central portion in the cell region Acd in the X direction, and has gate electrodes GEc on both sides in the Y direction with the power line VSS interposed therebetween. The gate electrode GEc is composed of, for example, polysilicon. One end of each of the gate electrodes GEc is located near the power supply line VSS, and the other end reaches the vicinity of the power supply lines VDD on both sides of the power supply line VSS. As a result, the gate electrode GEc is arranged at a position substantially overlapping with the diffusion region Dp on the diffusion region Dp via a gate oxide film (not shown).

容量セルＣＤｄは、セル領域Ａｃｄ内のＸ方向両端部近傍であって、電源線ＶＳＳを挟んでＹ方向両側に、ゲート電極ＧＥｅを有する。ゲート電極ＧＥｅは例えばポリシリコン等から構成される。ゲート電極ＧＥｅのそれぞれの一端部は、電源線ＶＳＳの近傍に位置し、他端部は電源線ＶＳＳの両側の電源線ＶＤＤ近傍にまで達している。すなわち、ゲート電極ＧＥｅは、ｎウェルＷｎ及びｐウェルＷｐに跨って配置される。またこれにより、ゲート電極ＧＥｅの電源線ＶＤＤ寄りの部分は、図示しないゲート酸化膜を介して、拡散領域Ｄｐ上の拡散領域Ｄｐと重なる位置に配置される。 The capacitance cell CDd has gate electrodes GEe in the vicinity of both ends in the X direction in the cell region Acd and on both sides in the Y direction with the power line VSS interposed therebetween. The gate electrode GEe is composed of, for example, polysilicon. One end of each of the gate electrodes GEe is located near the power supply line VSS, and the other end reaches the vicinity of the power supply lines VDD on both sides of the power supply line VSS. That is, the gate electrode GEe is arranged so as to straddle the n-well Wn and the p-well Wp. As a result, the portion of the gate electrode GEe near the power supply line VDD is arranged at a position overlapping the diffusion region Dp on the diffusion region Dp via a gate oxide film (not shown).

これらのゲート電極ＧＥｃ，ＧＥｅの積層方向において、拡散領域Ｄｐと重なるゲート電極ＧＥｃ，ＧＥｅの領域（一点鎖線で囲われた領域）は、デカップリングキャパシタとして機能する容量セルＣＤｄの容量領域ＣＰである。拡散領域Ｄｐとゲート電極ＧＥｃ，ＧＥｅとの重なり領域としての容量領域ＣＰの面積が大きいほど、容量セルＣＤｄのデカップリングキャパシタとしての機能が高まり、電源の揺らぎ等のノイズを抑制する効果が高まる。 In the stacking direction of these gate electrodes GEc and GEe, the region of the gate electrodes GEc and GEe (the region surrounded by the alternate long and short dash line) that overlaps with the diffusion region Dp is the capacitance region CP of the capacitance cell CDd that functions as a decoupling capacitor. .. The larger the area of the capacitance region CP as the overlapping region between the diffusion region Dp and the gate electrodes GEc and GEe, the more the function of the capacitance cell CDd as a decoupling capacitor is enhanced, and the effect of suppressing noise such as fluctuation of the power supply is enhanced.

容量セルＣＤｄは、上記構成のほか、例えばゲート電極ＧＥｅまたは拡散領域Ｄｐ等に接続されるコンタクトＣＴ及びコンタクトＣＴの上端部に接続される配線層ＷＲ等を有していてもよい。 In addition to the above configuration, the capacitance cell CDd may have, for example, a contact CT connected to the gate electrode GEe or the diffusion region Dp, and a wiring layer WR connected to the upper end of the contact CT.

ここで、図２に、電源線ＶＤＤ，ＶＳＳ間の距離の奇数倍のセルハイトを有する容量セルＣＤの構成を示す。 Here, FIG. 2 shows the configuration of a capacitive cell CD having a cell height that is an odd multiple of the distance between the power supply lines VDD and VSS.

図２は、実施形態にかかる容量セルＣＤの構成の一例を示す平面図である。より具体的には、図２には、電源線ＶＤＤ，ＶＳＳ間の距離の３倍のセルハイトを有するトリプルハイトセルとして構成される１つの容量セルＣＤｔと、この容量セルＣＤｔに隣接して配置され、シングルハイトセルとして構成される３つの機能セルＣＳと、が示されている。 FIG. 2 is a plan view showing an example of the configuration of the capacity cell CD according to the embodiment. More specifically, in FIG. 2, one capacity cell CDt configured as a triple height cell having a cell height three times the distance between the power supply lines VDD and VSS and one capacity cell CDt arranged adjacent to the capacity cell CDt. , Three functional cells CS, which are configured as single height cells, are shown.

図２に示すように、容量セルＣＤｔのセル領域Ａｃｄは、その一端部が配置される１つの電源線ＶＤＤの近傍からＹ方向に延び、隣接する電源線ＶＳＳ、及びその電源線ＶＳＳに隣接する電源線ＶＤＤを経て、これらの電源線ＶＳＳ，ＶＤＤを隔てた電源線ＶＳＳの近傍に達している。 As shown in FIG. 2, the cell region Acd of the capacitance cell CDt extends in the Y direction from the vicinity of one power supply line VDD in which one end thereof is arranged, and is adjacent to the adjacent power supply line VSS and its power supply line VSS. It reaches the vicinity of the power supply line VSS separated by these power supply lines VSS and VDD via the power supply line VDD.

なお、このようなセル領域Ａｃｄのうち、容量セルＣＤｔの一端部近傍の電源線ＶＤＤ及びこれに隣接する電源線ＶＳＳの間の領域、この電源線ＶＳＳ及びこれにＹ方向のもう一方側で隣接する電源線ＤＤの間の領域、並びにこの電源線ＶＤＤ及び容量セルＣＤｔの他端部近傍の電源線ＶＳＳの間の領域を、それぞれロウＲ１，Ｒ２，Ｒ３とも呼ぶ。 In such a cell area Acd, the area between the power supply line VDD near one end of the capacitance cell CDt and the power supply line VSS adjacent thereto, the power supply line VSS and the other side adjacent to the power supply line VSS in the Y direction. The region between the power supply line DD and the region between the power supply line VDD and the power supply line VSS near the other end of the capacitance cell CDt are also referred to as rows R1, R2, and R3, respectively.

上記構成により、容量セルＣＤｔのセル領域Ａｃｄのうち、セル領域ＡｃｄのＹ方向他端部近傍に位置する電源線ＶＳＳ寄りの領域は、ｐウェルＷｐ内に配置されることとなる。また、セル領域ＡｃｄのＹ方向中央部に位置する電源線ＶＳＳを含む領域であって、Ｘ方向の両端部は、ｐウェルＷｐ内に配置されている。 With the above configuration, of the cell region Acd of the capacitance cell CDt, the region of the cell region Acd near the other end in the Y direction near the power supply line VSS is arranged in the p-well Wp. Further, it is a region including the power supply line VSS located at the center of the cell region Acd in the Y direction, and both ends in the X direction are arranged in the p-well Wp.

これらの領域以外の容量セルＣＤｔのセル領域Ａｃｄは、ｎウェルＷｎ内に配置されている。すなわち、セル領域ＡｃｄのＸ方向の中央部分は、容量セルＣＤｔの一端部近傍の電源線ＶＤＤ及びこれに隣接する電源線ＶＳＳの間の領域（ロウＲ１）と、この電源線ＶＳＳ及びこれにＹ方向のもう一方側で隣接する電源線ＤＤの間の領域（ロウＲ２）と、この電源線ＶＤＤ及び容量セルＣＤｔの他端部近傍の電源線ＶＳＳの間の領域（ロウ３）の一部と、が連続的な１つのｎウェルＷｎ内に配置されている。 The cell region Acd of the capacity cell CDt other than these regions is arranged in the n-well Wn. That is, the central portion of the cell region Acd in the X direction is the region (row R1) between the power supply line VDD near one end of the capacitance cell CDt and the power supply line VSS adjacent thereto, and the power supply line VSS and Y. A part of the region (row R2) between the adjacent power supply lines DD on the other side of the direction and the power supply line VSS near the other end of the power supply line VDD and the capacitance cell CDt (row 3). , Are arranged in one continuous n-well Wn.

このｎウェルＷｎ内には、Ｙ方向に並んで、各々の電源線ＶＤＤ，ＶＳＳ間に、それぞれｐ型の拡散領域Ｄｐが配置される。この拡散領域Ｄｐ上には、図示しないゲート酸化膜を介して、複数のゲート電極ＧＥｃ，ＧＥｅが配置され、拡散領域Ｄｐと積層方向に重なる位置に容量領域ＣＰを有する。 In this n-well Wn, p-type diffusion regions Dp are arranged between the respective power supply lines VDD and VSS in the Y direction. A plurality of gate electrodes GEc and GEe are arranged on the diffusion region Dp via a gate oxide film (not shown), and have a capacitance region CP at a position overlapping the diffusion region Dp in the stacking direction.

より具体的には、ロウＲ１において、容量セルＣＤｔは、上述の容量セルＣＤｄの電源線ＶＳＳの片側領域と同一の構成を有する。 More specifically, in row R1, the capacitance cell CDt has the same configuration as the one-sided region of the power line VSS of the capacitance cell CDd described above.

また、ロウＲ２において、容量セルＣＤｔは、上述の容量セルＣＤｄの電源線ＶＳＳの片側領域と略同一の構成を有する。ただし、容量セルＣＤｔのセル領域ＡｃｄのＹ方向中央部分にあたるロウＲ２においては、上述の容量セルＣＤｄが、Ｙ方向で隣接する図示しない機能セルの拡散領域およびゲート電極等の構成から一定以上の距離をとる必要があるのとは異なり、Ｙ方向における拡散領域Ｄｐ及びゲート電極ＧＥｃの寸法を長くすることができ、これらの重なり領域である容量領域ＣＰの面積も広くすることができる。 Further, in the row R2, the capacitance cell CDt has substantially the same configuration as the one-sided region of the power supply line VSS of the capacitance cell CDd described above. However, in the row R2 corresponding to the central portion of the cell region Acd of the capacitance cell CDt in the Y direction, the above-mentioned capacitance cell CDd is a certain distance or more from the configuration of the diffusion region of the functional cell adjacent in the Y direction and the gate electrode and the like. The dimensions of the diffusion region Dp and the gate electrode GEc in the Y direction can be lengthened, and the area of the capacitive region CP, which is an overlapping region of these, can also be widened.

また、ロウＲ３において、容量セルＣＤｔのＹ方向の電源線ＶＤＤ寄りの部分は、ロウＲ２から延びるｎウェルＷｎ内に配置されている。このｎウェルＷｎの電源線ＶＤＤ寄りの一部の領域は、容量セルＣＤｔに隣接する機能セルＣＳのセル領域Ａｃｓの一部、及びロウＲ３内の容量セルＣＤｔの一部を含んで、Ｘ方向に連続的に延びている。 Further, in the row R3, the portion of the capacitance cell CDt near the power supply line VDD in the Y direction is arranged in the n-well Wn extending from the row R2. A part of the n-well Wn near the power supply line VDD includes a part of the cell area Acs of the function cell CS adjacent to the capacity cell CDt and a part of the capacity cell CDt in the row R3 in the X direction. It extends continuously to.

ロウＲ３において、容量セルＣＤｔが配置されるｎウェルＷｎ内には、ｐ型の拡散領域Ｄｐが配置されている。ロウＲ３内の容量セルＣＤｔの一部が配置される拡散領域Ｄｐと、これに隣接する機能セルＣＳの一部が配置される拡散領域Ｄｐとは共有されていない。 In the row R3, a p-type diffusion region Dp is arranged in the n-well Wn in which the volume cell CDt is arranged. The diffusion region Dp in which a part of the capacity cell CDt in the row R3 is arranged and the diffusion region Dp in which a part of the function cell CS adjacent thereto is arranged are not shared.

ロウＲ３において、容量セルＣＤｔのＹ方向の電源線ＶＳＳ寄りの部分は、ｐウェルＷｐ内に配置される。このｐウェルＷｐは、容量セルＣＤｔに隣接する機能セルＣＳのセル領域Ａｃｓの一部、及びロウＲ３内の容量セルＣＤｔの一部を含んで、Ｘ方向に連続的に延びている。また、このｐウェルＷｐは、Ｙ方向においてロウＲ３に隣接する図示しない機能セルの一部をも含んでＹ方向にも延びている。 In the row R3, the portion of the capacitance cell CDt near the power supply line VSS in the Y direction is arranged in the p-well Wp. This p-well Wp includes a part of the cell region Acs of the functional cell CS adjacent to the capacity cell CDt and a part of the capacity cell CDt in the row R3, and extends continuously in the X direction. Further, the p-well Wp extends in the Y direction including a part of a functional cell (not shown) adjacent to the row R3 in the Y direction.

なお、拡散領域Ｄｐを取り囲む点線の領域は、ｐ＋インプラ領域ＭＲｐである。ｐウェルＷｐ内の点線で囲まれた領域は、ｎ＋インプラ領域ＭＲｎである。これらのｐ＋インプラ領域ＭＲｐ及びｎ＋インプラ領域ＭＲｎに対して、ｎウェルＷｎ及びｐウェルＷｐはそれぞれ充分な面積が確保されていなければならない。 The dotted line region surrounding the diffusion region Dp is p + impla region MRp. The area surrounded by the dotted line in the p-well Wp is n + impla region MRn. A sufficient area of n-well Wn and p-well Wp must be secured for each of these p + impla region MRp and n + impla region MRn.

ロウＲ３において、容量セルＣＤｔは、Ｘ方向中央部分にゲート電極ＧＥｃを有する。ゲート電極ＧＥｃは例えばポリシリコン等から構成される。ゲート電極ＧＥｃの一端部は、電源線ＶＤＤの近傍に位置し、他端部は電源線ＶＳＳの近傍にまで達している。すなわち、ロウＲ３内の容量セルＣＤｔのゲート電極ＧＥｃは、ｎウェルＷｎ及びｐウェルＷｐに跨って配置される。またこれにより、ゲート電極ＧＥｃは、図示しないゲート酸化膜を介して、拡散領域Ｄｐ上の拡散領域Ｄｐと略重なる位置に配置される。 In row R3, the capacitance cell CDt has a gate electrode GEc in the central portion in the X direction. The gate electrode GEc is composed of, for example, polysilicon. One end of the gate electrode GEc is located near the power supply line VDD, and the other end reaches the vicinity of the power supply line VSS. That is, the gate electrode GEc of the capacitance cell CDt in the row R3 is arranged so as to straddle the n-well Wn and the p-well Wp. As a result, the gate electrode GEc is arranged at a position substantially overlapping with the diffusion region Dp on the diffusion region Dp via a gate oxide film (not shown).

ロウＲ３において、容量セルＣＤｔは、Ｘ方向両端部近傍にゲート電極ＧＥｅを有する。ゲート電極ＧＥｅは例えばポリシリコン等から構成される。ゲート電極ＧＥｅのそれぞれの一端部は、電源線ＶＤＤの近傍に位置し、他端部は電源線ＶＳＳの近傍にまで達している。すなわち、ロウＲ３内の容量セルＣＤｔのゲート電極ＧＥｅは、ｎウェルＷｎ及びｐウェルＷｐに跨って配置される。これにより、ゲート電極ＧＥｅの電源線ＶＤＤ寄りの部分は、図示しないゲート酸化膜を介して、拡散領域Ｄｐ上の拡散領域Ｄｐと重なる位置に配置される。 In row R3, the capacitance cell CDt has gate electrodes GEe near both ends in the X direction. The gate electrode GEe is composed of, for example, polysilicon. One end of each of the gate electrodes GEe is located near the power supply line VDD, and the other end reaches the vicinity of the power supply line VSS. That is, the gate electrode GEe of the capacitance cell CDt in the row R3 is arranged so as to straddle the n-well Wn and the p-well Wp. As a result, the portion of the gate electrode GEe near the power supply line VDD is arranged at a position overlapping the diffusion region Dp on the diffusion region Dp via a gate oxide film (not shown).

これらのゲート電極ＧＥｃ，ＧＥｅの積層方向において、拡散領域Ｄｐと重なるゲート電極ＧＥｃ，ＧＥｅの領域（一点鎖線で囲われた領域）は、デカップリングキャパシタとして機能する容量セルＣＤｄの容量領域ＣＰである。 In the stacking direction of these gate electrodes GEc and GEe, the region of the gate electrodes GEc and GEe (the region surrounded by the alternate long and short dash line) that overlaps with the diffusion region Dp is the capacitance region CP of the capacitance cell CDd that functions as a decoupling capacitor. ..

なお、容量セルＣＤｔのもう一方の端部であるロウ３においても、Ｙ方向で隣接する図示しない機能セルのゲート電極等の構成から一定以上の距離をとる必要があるため、Ｙ方向におけるゲート電極ＧＥｃの寸法は、ロウＲ２におけるゲート電極ＧＥｃよりも短く、ロウＲ１１におけるゲート電極ＧＥｃと同程度である。 It should be noted that the row 3 which is the other end of the capacitance cell CDt also needs to have a certain distance or more from the configuration of the gate electrode or the like of the functional cell which is adjacent in the Y direction and is not shown. Therefore, the gate electrode in the Y direction The size of the GEc is shorter than that of the gate electrode GEc in the row R2 and is about the same as that of the gate electrode GEc in the row R11.

また、Ｙ方向の端部にｐウェルＷｐを有するロウＲ３においては、Ｙ方向における拡散領域Ｄｐの寸法は、ロウＲ１，Ｒ２の拡散領域Ｄｐよりも短く、ゲート電極ＧＥｃの拡散領域Ｄｐとの重なり領域である容量領域ＣＰの面積は、ロウＲ１，Ｒ２の容量領域ＣＰの面積よりも小さくなっている。 Further, in the row R3 having the p-well Wp at the end in the Y direction, the dimension of the diffusion region Dp in the Y direction is shorter than the diffusion region Dp of the rows R1 and R2, and overlaps with the diffusion region Dp of the gate electrode GEc. The area of the capacitance region CP, which is a region, is smaller than the area of the capacitance region CP of rows R1 and R2.

ロウＲ３において、容量セルＣＤｔは、上記構成のほか、例えばゲート電極ＧＥｅまたは拡散領域Ｄｐ等に接続されるコンタクトＣＴ及びコンタクトＣＴの上端部に接続される配線層ＷＲ等を有していてもよい。 In the row R3, in addition to the above configuration, the capacitance cell CDt may have, for example, a contact CT connected to the gate electrode GEe or the diffusion region Dp, and a wiring layer WR connected to the upper end of the contact CT. ..

（半導体装置の製造方法）
次に、図３〜図１０を用いて、実施形態の半導体装置１の製造方法について説明する。図３は、実施形態にかかる半導体装置１のセルレイアウトの一例について説明する模式図である。 (Manufacturing method of semiconductor device)
Next, a method of manufacturing the semiconductor device 1 of the embodiment will be described with reference to FIGS. 3 to 10. FIG. 3 is a schematic diagram illustrating an example of the cell layout of the semiconductor device 1 according to the embodiment.

実施形態の半導体装置１を製造するにあたり、半導体装置１に搭載される機能セルＣＳの仕様等から、ノイズを抑制するために必要な容量を見積もる。この見積もり値に基づき、半導体装置１に組み込まれるべき容量セルＣＤの個数、各々の容量セルＣＤのセルハイト、及びその他の仕様が決定される。 In manufacturing the semiconductor device 1 of the embodiment, the capacity required for suppressing noise is estimated from the specifications of the functional cell CS mounted on the semiconductor device 1. Based on this estimated value, the number of capacity cell CDs to be incorporated in the semiconductor device 1, the cell height of each capacity cell CD, and other specifications are determined.

図３は、必要な容量セルＣＤを半導体装置１に組み込むために決定された容量セルＣＤのレイアウトの一例である。図３中の太枠が、容量セルＣＤが配置される見込みの領域Ａｐｒである。図３の例によれば、半導体装置１には、２つの容量セルＣＤｄ、１つの容量セルＣＤｔ、１つの容量セルＣＤｑ、及び１つの容量セルＣＤｐが組み込まれることが決定されている。容量セルＣＤｄ，ＣＤｔ，ＣＤｑ，ＣＤｐのセル幅（Ｘ方向の寸法）は、それぞれ異なっている。 FIG. 3 is an example of the layout of the capacity cell CD determined to incorporate the required capacity cell CD into the semiconductor device 1. The thick frame in FIG. 3 is the area Apr where the capacity cell CD is expected to be arranged. According to the example of FIG. 3, it is determined that the semiconductor device 1 incorporates two capacitance cells CDd, one capacitance cell CDt, one capacitance cell CDq, and one capacitance cell CDp. The cell widths (dimensions in the X direction) of the capacitance cells CDd, CDt, CDq, and CDp are different from each other.

このような種々のサイズ及び構成を有する容量セルＣＤｄ，ＣＤｔ，ＣＤｑ，ＣＤｐは、例えば複数種類のテンプレートを組み合わせることで設計される。図４に、そのようなテンプレートの例を示す。 Capacity cells CDd, CDt, CDq, and CDp having such various sizes and configurations are designed, for example, by combining a plurality of types of templates. FIG. 4 shows an example of such a template.

図４は、実施形態にかかる容量セルＣＤの設計に用いられるテンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐ，ＴＣＥｎ，ＴＣＣ，ＴＣＥｐの一例を示す模式図である。これらのテンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐ，ＴＣＥｎ，ＴＣＣ，ＴＣＥｐに対しては、適宜、テンプレート面内での回転操作、及びＹ方向またはＸ方向を軸とする鏡映反転操作を行って、容量セルＣＤを設計することができる。 FIG. 4 is a schematic diagram showing an example of templates TEen, TEC, TEEp, TCEn, TCC, and TCEp used in the design of the capacity cell CD according to the embodiment. For these templates TEen, TEC, TEEp, TCEn, TCC, and TCEp, a rotation operation in the template plane and a reflection inversion operation about the Y direction or the X direction are appropriately performed to perform a capacity cell CD. Can be designed.

図４に示すように、テンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐ，ＴＣＥｎ，ＴＣＣ，ＴＣＥｐのうち、テンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐは、容量セルＣＤの幅方向（Ｘ方向）の端部に配置するためのテンプレートである。 As shown in FIG. 4, among the templates TEen, TEC, TEEp, TCEn, TCC, and TCEp, the templates TEen, TEC, and TEEp are templates for arranging the templates in the width direction (X direction) of the capacity cell CD. be.

また、テンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐのうち、テンプレートＴＥＥｎは、容量セルＣＤのハイト方向（Ｙ方向）におけるｎウェルＷｎ側の端部に配置するためのテンプレートである。また、テンプレートＴＥＣは、容量セルＣＤのハイト方向の中央部に配置するためのテンプレートである。また、テンプレートＴＥＥｐは、容量セルＣＤのハイト方向におけるｐウェルＷｐ側の端部に配置するためのテンプレートである。 Further, among the templates TEen, TEC, and TEEp, the template TEEn is a template for arranging the capacity cell CD at the end on the n-well Wn side in the height direction (Y direction). Further, the template TEC is a template for arranging the capacity cell CD in the central portion in the height direction. Further, the template TEEp is a template for arranging the capacity cell CD at the end on the p-well Wp side in the height direction.

テンプレートＴＥＥｎは、長方形のハイト方向に向かい合う２辺のうち、容量セルＣＤの端部となる辺とは反対側の辺の一隅にｐウェルＷｐを有し、それ以外の領域がｎウェルＷｎとなるようデザインされている。ｎウェルＷｎ内には、幅方向に分割された拡散領域Ｄｐの端部がデザインされている。 The template TEEn has a p-well Wp in one corner of the side opposite to the side that is the end of the capacity cell CD among the two sides facing the height direction of the rectangle, and the other region is the n-well Wn. It is designed to be. In the n-well Wn, the end portion of the diffusion region Dp divided in the width direction is designed.

テンプレートＴＥＥｎの拡散領域Ｄｐ上には、幅方向に分割されたゲート電極ＧＥｃの端部がデザインされている。ゲート電極ＧＥｃのハイト方向の両端部のうち、後述するように、容量セルＣＤのハイト方向内側を向くこととなる一端側は、長方形のテンプレートＴＥＥｎの１辺から若干突出するようデザインされている。また、テンプレートＴＥＥｎには、ｐウェルＷｐとｎウェルＷｎとに跨ってゲート電極ＧＥｅがデザインされている。 On the diffusion region Dp of the template TEEn, the end portion of the gate electrode GEc divided in the width direction is designed. Of both ends of the gate electrode GEc in the height direction, one end side facing the inside in the height direction of the capacitance cell CD is designed to slightly protrude from one side of the rectangular template TEEn, as will be described later. Further, in the template TEEn, a gate electrode GEe is designed so as to straddle the p-well Wp and the n-well Wn.

テンプレートＴＥＥｎに、コンタクト及び配線層等が更にデザインされていてもよい。 The template TEEn may be further designed with contacts, wiring layers, and the like.

テンプレートＴＥＣは長方形の一隅にｐウェルＷｐを有し、それ以外の領域がｎウェルＷｎとなるようデザインされている。ｎウェルＷｎ内には、幅方向に分割された拡散領域Ｄｐの端部がデザインされている。 The template TEC is designed to have a p-well Wp in one corner of the rectangle and n-well Wn in the other region. In the n-well Wn, the end portion of the diffusion region Dp divided in the width direction is designed.

テンプレートＴＥＣの拡散領域Ｄｐ上には、幅方向に分割されたゲート電極ＧＥｃの端部がデザインされている。ゲート電極ＧＥｃのハイト方向の両端部のうち、ｐウェルＷｐが配置された側の一端側は、長方形のテンプレートＴＥＣの１辺から若干突出するようデザインされている。また、テンプレートＴＥＣには、ｐウェルＷｐとｎウェルＷｎとに跨ってゲート電極ＧＥｅがデザインされている。 On the diffusion region Dp of the template TEC, the end portion of the gate electrode GEc divided in the width direction is designed. Of both ends of the gate electrode GEc in the height direction, one end of the side on which the p-well Wp is arranged is designed to slightly protrude from one side of the rectangular template TEC. Further, in the template TEC, a gate electrode GEe is designed straddling the p-well Wp and the n-well Wn.

テンプレートＴＥＣに、コンタクト及び配線層等が更にデザインされていてもよい。 The template TEC may be further designed with contacts, wiring layers, and the like.

テンプレートＴＥＥｐは長方形のハイト方向に向かい合う２辺のうち、容量セルＣＤの端部となる辺を含む領域にＬ字型のｐウェルＷｐを有し、それ以外の領域がｎウェルＷｎとなるようデザインされている。ｎウェルＷｎ内には、幅方向に分割された拡散領域Ｄｐの端部がデザインされている。 The template TEEp is designed so that, of the two sides facing the height direction of the rectangle, the area including the side that is the end of the capacity cell CD has an L-shaped p-well Wp, and the other area is n-well Wn. Has been done. In the n-well Wn, the end portion of the diffusion region Dp divided in the width direction is designed.

テンプレートＴＥＥｐの拡散領域Ｄｐ上には、幅方向に分割されたゲート電極ＧＥｃの端部がデザインされている。また、テンプレートＴＥＥｐには、ｐウェルＷｐとｎウェルＷｎとに跨ってゲート電極ＧＥｅがデザインされている。 On the diffusion region Dp of the template TEEp, the end portion of the gate electrode GEc divided in the width direction is designed. Further, in the template TEEp, a gate electrode GEe is designed straddling the p-well Wp and the n-well Wn.

テンプレートＴＥＥｐに、コンタクト及び配線層等が更にデザインされていてもよい。 The template TEEp may be further designed with contacts, wiring layers, and the like.

一方、テンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐ，ＴＣＥｎ，ＴＣＣ，ＴＣＥｐのうち、残りのテンプレートＴＣＥｎ，ＴＣＣ，ＴＣＥｐは、容量セルＣＤの幅方向の中央部に配置するためのテンプレートである。 On the other hand, of the templates TEen, TEC, TEEp, TCEn, TCC, and TCEp, the remaining templates TCEn, TCC, and TCEp are templates for arranging in the central portion in the width direction of the capacity cell CD.

これらのテンプレートＴＣＥｎ，ＴＣＣ，ＴＣＥｐのうち、テンプレートＴＣＥｎは、容量セルＣＤのハイト方向におけるｎウェルＷｎ側の端部に配置するためのテンプレートである。また、テンプレートＴＣＣは、容量セルＣＤのハイト方向の中央部に配置するためのテンプレートである。また、テンプレートＴＣＥｐは、容量セルＣＤのハイト方向におけるｐウェルＷｐ側の端部に配置するためのテンプレートである。 Of these templates TCEn, TCC, and TCEP, the template TCEn is a template for arranging the capacity cell CD at the end on the n-well Wn side in the height direction. Further, the template TCC is a template for arranging the capacity cell CD in the central portion in the height direction. Further, the template TCEP is a template for arranging the capacity cell CD at the end on the p-well Wp side in the height direction.

テンプレートＴＣＥｎは、テンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐ等よりも幅方向の寸法が小さい短冊状で、全面がｎウェルＷｎとなるようデザインされている。テンプレートＴＣＥｎ両端部を除くｎウェルＷｎ内の領域には、幅方向に分割された拡散領域Ｄｐの一部がデザインされている。 The template TCEn is in the shape of a strip whose dimensions in the width direction are smaller than those of the templates TEEn, TEC, TEEp, etc., and is designed so that the entire surface is n-well Wn. A part of the diffusion region Dp divided in the width direction is designed in the region in the n-well Wn excluding both ends of the template TCEn.

テンプレートＴＣＥｎの拡散領域Ｄｐと重なり、拡散領域Ｄｐよりもハイト方向両側に広がった領域には、幅方向に分割されたゲート電極ＧＥｃの一部がデザインされている。ゲート電極ＧＥｃのハイト方向の両端部のうち、後述するように、容量セルＣＤのハイト方向内側を向くこととなる一端側は、短冊状のテンプレートＴＣＥｎの１辺から若干突出するようデザインされている。テンプレートＴＣＥｎが有するゲート電極ＧＥｃのハイト方向の長さは、テンプレートＴＥＥｎが有するゲート電極ＧＥｃのハイト方向の長さと等しくなるようデザインされている。 A part of the gate electrode GEc divided in the width direction is designed in a region that overlaps with the diffusion region Dp of the template TCEn and extends to both sides in the height direction from the diffusion region Dp. Of both ends of the gate electrode GEc in the height direction, one end side facing the inside in the height direction of the capacitance cell CD is designed to slightly protrude from one side of the strip-shaped template TCEn, as will be described later. .. The length of the gate electrode GEc of the template TCEn in the height direction is designed to be equal to the length of the gate electrode GEc of the template TEen in the height direction.

テンプレートＴＣＥｎに配線層等が更にデザインされていてもよい。 A wiring layer or the like may be further designed on the template TCEn.

テンプレートＴＣＣは、テンプレートＴＣＥｎと同様、幅方向の寸法が小さい短冊状で、全面がｎウェルＷｎとなるようデザインされている。テンプレートＴＣＣ両端部を除くｎウェルＷｎ内の領域には、幅方向に分割された拡散領域Ｄｐの一部がデザインされている。 Like the template TCEn, the template TCC is in the shape of a strip with small dimensions in the width direction, and is designed so that the entire surface is n-well Wn. A part of the diffusion region Dp divided in the width direction is designed in the region in the n-well Wn excluding both ends of the template TCC.

テンプレートＴＣＣの拡散領域Ｄｐと重なり、拡散領域Ｄｐよりもハイト方向両側に広がった領域には、幅方向に分割されたゲート電極ＧＥｃの一部がデザインされている。ゲート電極ＧＥｃのハイト方向の一端側は、短冊状のテンプレートＴＣＣの１辺から若干突出するようデザインされている。テンプレートＴＣＣが有するゲート電極ＧＥｃのハイト方向の長さは、テンプレートＴＥＣが有するゲート電極ＧＥｃのハイト方向の長さと等しくなるようデザインされている。それぞれのゲート電極ＧＥｃが突出する側も同じである。 A part of the gate electrode GEc divided in the width direction is designed in a region that overlaps with the diffusion region Dp of the template TCC and extends on both sides in the height direction from the diffusion region Dp. One end side of the gate electrode GEc in the height direction is designed to slightly protrude from one side of the strip-shaped template TCC. The height direction length of the gate electrode GEc of the template TCC is designed to be equal to the height direction length of the gate electrode GEc of the template TEC. The same applies to the side on which each gate electrode GEc protrudes.

テンプレートＴＣＣに配線層等が更にデザインされていてもよい。 A wiring layer or the like may be further designed on the template TCC.

テンプレートＴＣＥｐは、テンプレートＴＣＥｎ，ＴＣＣと同様、幅方向の寸法が小さい短冊状で、ハイト方向の一端部にｐウェルＷｐを有し、それ以外の領域がｎウェルＷｎとなるようデザインされている。ｎウェルＷｎ内には、幅方向に分割された拡散領域Ｄｐの一部がデザインされている。 Like the templates TCEP and TCC, the template TCEP is designed to have a strip shape with small dimensions in the width direction, a p-well Wp at one end in the height direction, and an n-well Wn in the other region. A part of the diffusion region Dp divided in the width direction is designed in the n-well Wn.

テンプレートＴＣＥｐの拡散領域Ｄｐと重なり、拡散領域Ｄｐよりもハイト方向両側に広がった領域には、幅方向に分割されたゲート電極ＧＥｃの一部がデザインされている。テンプレートＴＣＥｐが有するゲート電極ＧＥｃのハイト方向の長さは、テンプレートＴＥＥｐが有するゲート電極ＧＥｃのハイト方向の長さと等しくなるようデザインされている。 A part of the gate electrode GEc divided in the width direction is designed in a region that overlaps with the diffusion region Dp of the template TCEP and extends to both sides in the height direction from the diffusion region Dp. The height direction length of the gate electrode GEc of the template TCEP is designed to be equal to the height direction length of the gate electrode GEc of the template TEEp.

テンプレートＴＣＥｎに、コンタクト及び配線層等が更にデザインされていてもよい。 The template TCEn may be further designed with contacts, wiring layers, and the like.

図５は、実施形態にかかる容量セルＣＤにおけるテンプレートＴＥＥｎ，ＴＥＣの配置場所を詳細に示す模式図である。 FIG. 5 is a schematic diagram showing in detail the arrangement locations of the templates TEEn and TEC in the capacity cell CD according to the embodiment.

図５には、これらのテンプレートＴＥＥｎ，ＴＥＣを、ロウＲｔ〜Ｒｍｓ，Ｒｍｄ〜Ｒｂを有する容量セルＣＤｅに配置する場合について示す。容量セルＣＤｅは、電源線ＶＤＤ，ＶＳＳ間距離の偶数倍のセルハイトを有する容量セルＣＤであるものとする。 FIG. 5 shows a case where these templates TEen and TEC are arranged in a capacity cell CDe having rows Rt to Rms and Rmd to Rb. It is assumed that the capacity cell CDe is a capacity cell CD having a cell height that is an even multiple of the distance between the power supply lines VDD and VSS.

各々のロウＲｔ〜Ｒｍｓ，Ｒｍｄ〜Ｒｂは電源線ＶＤＤ，ＶＳＳの間の領域を示し、ロウＲｔは容量セルＣＤｅの一端側であり、ロウＲｂは他端側である。ロウＲｍｓ，Ｒｍｄは、ロウＲｔ〜Ｒｂまでの間のいずれかの位置で互いに隣接する電源線ＶＤＤ，ＶＳＳの間の領域である。 Each row Rt to Rms and Rmd to Rb indicate a region between the power supply lines VDD and VSS, the row Rt is one end side of the capacitance cell CDe, and the row Rb is the other end side. Rows Rms and Rmd are regions between power lines VDD and VSS adjacent to each other at any position between rows Rt and Rb.

図５の例では、ロウＲｔのハイト方向側の端部、及びロウＲｂのハイト方向側の端部は共にｎウェル側端部となる。また、ロウＲｂ側からロウＲｔ側を見たときに、容量セルＣＤｅの右手側の端部をＥ側端部と呼び、左手側の端部をＷ側端部と呼ぶ。 In the example of FIG. 5, the end portion of the row Rt on the height direction side and the end portion of the row Rb on the height direction side are both n-well side ends. Further, when the row Rt side is viewed from the row Rb side, the right-hand side end portion of the capacitance cell CDe is referred to as an E-side end portion, and the left-hand side end portion is referred to as a W-side end portion.

図５に示すように、テンプレートＴＥＥｎは、容量セルＣＤｅのロウＲｔのＷ側端部に配置することができる。また、テンプレートＴＥＥｎは、図５中に示す向きを１８０°回転させることで、ロウＲｂのＥ側端部に配置することができる。また、テンプレートＴＥＥｎは、例えばＹ方向を軸として鏡映反転させることで、ロウＲｔのＥ側端部およびロウＲｂのＷ側端部に配置することができる。 As shown in FIG. 5, the template TEEn can be arranged at the W-side end of the row Rt of the capacitance cell CDe. Further, the template TEEn can be arranged at the E-side end portion of the row Rb by rotating the direction shown in FIG. 5 by 180 °. Further, the template TEEn can be arranged at the E-side end of the row Rt and the W-side end of the row Rb, for example, by mirror-reversing the Y direction as an axis.

テンプレートＴＥＣは、容量セルＣＤｅのハイト方向内側に位置するロウＲｍｓのＷ側端部に配置することができる。また、テンプレートＴＥＣは、図５中に示す向きを１８０°回転させることで、ロウＲｍｄのＥ側端部に配置することができる。また、テンプレートＴＥＣは、例えばＹ方向を軸として鏡映反転させることで、ロウＲｍｓのＥ側端部およびロウＲｍｄのＷ側端部に配置することができる。 The template TEC can be arranged at the W-side end of the row Rms located inside the capacitance cell CDe in the height direction. Further, the template TEC can be arranged at the end on the E side of the row Rmd by rotating the direction shown in FIG. 5 by 180 °. Further, the template TEC can be arranged at the E-side end of the low Rms and the W-side end of the low Rmd, for example, by mirror-reversing the Y direction as an axis.

図６は、実施形態にかかる容量セルＣＤにおけるテンプレートＴＣＥｎ，ＴＣＣの配置場所を詳細に示す模式図である。 FIG. 6 is a schematic diagram showing in detail the arrangement locations of the templates TCEn and TCC in the capacity cell CD according to the embodiment.

図６には、これらのテンプレートＴＣＥｎ，ＴＣＣを、上述の図５に示す例と同様、ロウＲｔ〜Ｒｍｓ，Ｒｍｄ〜Ｒｂを有する容量セルＣＤｅに配置する場合について示す。 FIG. 6 shows a case where these templates TCEn and TCC are arranged in a capacity cell CDe having rows Rt to Rms and Rmd to Rb, as in the example shown in FIG. 5 above.

図６に示すように、テンプレートＴＣＥｎは、容量セルＣＤｅのロウＲｔの幅方向中央部の領域に配置することができる。なお、ロウＲｔ〜Ｒｍｓ，Ｒｍｄ〜Ｒｂの幅方向中央部の領域は、上述のテンプレートＴＥＥｎ，ＴＥＣが配置される場所以外の領域である。また、テンプレートＴＣＥｎは、図６中における向きを１８０°回転させることで、容量セルＣＤｅのロウＲｂの幅方向中央部の領域に配置することができる。 As shown in FIG. 6, the template TCEn can be arranged in the region of the row Rt of the capacitance cell CDe in the central portion in the width direction. The region at the center of the rows Rt to Rms and Rmd to Rb in the width direction is a region other than the location where the above-mentioned templates TEen and TEC are arranged. Further, the template TCEn can be arranged in the central region of the row Rb of the capacitance cell CDe in the width direction by rotating the orientation in FIG. 6 by 180 °.

テンプレートＴＣＣは、容量セルＣＤｅのロウＲｍｓの幅方向中央部の領域に配置することができる。また、テンプレートＴＣＣは、図６中における向きを１８０°回転させることで、容量セルＣＤｅのロウＲｍｄの幅方向中央部の領域に配置することができる。 The template TCC can be placed in the central region of the row Rms of the capacitance cell CDe in the width direction. Further, the template TCC can be arranged in the central region of the row Rmd of the capacitance cell CDe in the width direction by rotating the orientation in FIG. 6 by 180 °.

上述の図５及び図６の操作により、容量セルＣＤｅを組み立てて設計することができる。 The capacity cell CDe can be assembled and designed by the operations of FIGS. 5 and 6 described above.

図７は、実施形態にかかる容量セルＣＤにおけるテンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐの配置場所を詳細に示す模式図である。 FIG. 7 is a schematic diagram showing in detail the arrangement locations of the templates TEEn, TEC, and TEEp in the capacity cell CD according to the embodiment.

図７には、これらのテンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐを、ロウＲｔ〜Ｒｍｓ，Ｒｍｄ〜Ｒｂを有する容量セルＣＤｏに配置する場合について示す。容量セルＣＤｏは、電源線ＶＤＤ，ＶＳＳ間距離の奇数倍のセルハイトを有する容量セルＣＤであるものとする。図７の例では、ロウＲｂのハイト方向側の端部はｐウェル側端部となる。 FIG. 7 shows a case where these templates TEen, TEC, and TEEp are arranged in a capacitance cell CDo having rows Rt to Rms and Rmd to Rb. It is assumed that the capacity cell CDo is a capacity cell CD having a cell height that is an odd multiple of the distance between the power supply lines VDD and VSS. In the example of FIG. 7, the end portion of the row Rb on the height direction side is the end portion on the p-well side.

図７に示すように、テンプレートＴＥＥｎは、容量セルＣＤｏのロウＲｔのＥ側端部およびＷ側端部に配置することができる。テンプレートＴＥＣは、容量セルＣＤｏのロウＲｍｓのＥ側端部およびＷ側端部に配置することができ、また、ロウＲｍｄのＥ側端部およびＷ側端部に配置することができる。これらは上述の図５で説明したとおりである。 As shown in FIG. 7, the template TEEn can be arranged at the E-side end and the W-side end of the row Rt of the capacitance cell CDo. The template TEC can be placed at the E-side end and the W-side end of the row Rms of the capacitance cell CDo, and can be placed at the E-side end and the W-side end of the row Rmd. These are as described in FIG. 5 above.

テンプレートＴＥＥｐは、容量セルＣＤｏのロウＲｂのＷ側端部に配置することができる。また、テンプレートＴＥＥｐは、例えばＹ方向を軸として鏡映反転させることで、ロウＲｂのＥ側端部に配置することができる。 The template TEEp can be placed at the W-side end of the row Rb of the capacitance cell CDo. Further, the template TEEp can be arranged at the end on the E side of the row Rb by, for example, mirror-reversing the Y direction as an axis.

図８は、実施形態にかかる容量セルＣＤにおけるテンプレートＴＣＥｎ，ＴＣＣ，ＴＣＥｐの配置場所を詳細に示す模式図である。 FIG. 8 is a schematic diagram showing in detail the arrangement locations of the templates TCEn, TCC, and TCEPp in the capacity cell CD according to the embodiment.

図８には、これらのテンプレートＴＣＥｎ，ＴＣＣ，ＴＣＥｐを、上述の図７に示す例と同様、ロウＲｔ〜Ｒｍｓ，Ｒｍｄ〜Ｒｂを有する容量セルＣＤｏに配置する場合について示す。 FIG. 8 shows a case where these templates TCEn, TCC, and TCEP are arranged in a capacitance cell CDo having rows Rt to Rms and Rmd to Rb, as in the example shown in FIG. 7 above.

図８に示すように、テンプレートＴＣＥｎは、容量セルＣＤｏのロウＲｔの幅方向中央部の領域に配置することができる。テンプレートＴＣＣは、容量セルＣＤｏのロウＲｍｓ，ロウＲｍｄの幅方向中央部の領域に配置することができる。これらは上述の図６で説明したとおりである。 As shown in FIG. 8, the template TCEn can be arranged in the central region of the row Rt of the capacitance cell CDo in the width direction. The template TCC can be arranged in the region of the low Rms and the low Rmd of the capacity cell CDo in the central portion in the width direction. These are as described in FIG. 6 above.

テンプレートＴＣＥｐは、容量セルＣＤｏのＲｂの幅方向中央部の領域に配置することができる。 The template TCEP can be placed in the region of the capacitance cell CDo at the center of Rb in the width direction.

上述の図７及び図８の操作により、容量セルＣＤｅを組み立てて設計することができる。 The capacity cell CDe can be assembled and designed by the operations of FIGS. 7 and 8 described above.

図９は、実施形態にかかる容量セルＣＤを、テンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐ，ＴＣＥｎ，ＴＣＣ，ＴＣＥｐを用いて組み立てる場合の例を示す模式図である。 FIG. 9 is a schematic diagram showing an example of assembling the capacity cell CD according to the embodiment using the templates TEen, TEC, TEEp, TCEn, TCC, and TCEP.

図９に示すように、例えばダブルハイトセルとして構成される容量セルＣＤｄを構成するには、容量セルＣＤｄ用の領域Ａｐｒの４隅に、テンプレートＴＥＥｎを適宜配置する。そして、２組のテンプレートＴＥＥｎの間に、容量セルＣＤｄ用の領域Ａｐｒの幅に応じた数のテンプレートＴＣＥｎであって、互いに同数のテンプレートＴＣＥｎをそれぞれ配置する。 As shown in FIG. 9, in order to form a capacity cell CDd configured as, for example, a double height cell, template TEEns are appropriately arranged at the four corners of the area Apr for the capacity cell CDd. Then, between the two sets of template TEEns, a number of template TCEns corresponding to the width of the region Apr for the capacity cell CDd, and the same number of template TCEns as each other are arranged.

また、例えばトリプルハイトセルとして構成される容量セルＣＤｔを構成するには、容量セルＣＤｔ用の領域Ａｐｒの電源線ＶＤＤ側の２隅にテンプレートＴＥＥｎを配置する。また、容量セルＣＤｔ用の領域Ａｐｒのハイト方向の中央部であって幅方向の両端部に、テンプレートＴＥＣを配置する。また、容量セルＣＤｔ用の領域Ａｐｒの電源線ＶＳＳ側の２隅に、テンプレートＴＥＥｐを配置する。 Further, for example, in order to configure the capacitance cell CDt configured as a triple height cell, the template TEEn is arranged at two corners on the power supply line VDD side of the area Apr for the capacitance cell CDt. Further, template TECs are arranged at both ends in the width direction at the center of the area Apr for the capacity cell CDt in the height direction. Further, the template TEEp is arranged at two corners of the area Apr for the capacitance cell CDt on the VSS side of the power supply line.

そして、電源線ＶＤＤ側の２隅のテンプレートＴＥＥｎ間に、容量セルＣＤｔ用の領域Ａｐｒの幅に応じた数のテンプレートＴＣＥｎを配置する。また、ハイト方向の中央部であって幅方向の両端部のテンプレートＴＥＣの間に、容量セルＣＤｔ用の領域Ａｐｒの幅に応じた数のテンプレートＴＣＣであって、テンプレートＴＥＥｎ間に配置されるテンプレートＴＣＥｎと同数のテンプレートＴＣＣを配置する。また、電源線ＶＳＳ側の２隅のテンプレートＴＥＥｐ間に、容量セルＣＤｔ用の領域Ａｐｒの幅に応じた数のテンプレートＴＣＥｐであって、テンプレートＴＥＥｎ間およびテンプレートＴＥＣ間にそれぞれ配置されるテンプレートＴＣＥｎ，ＴＣＣと同数のテンプレートＴＣＥｐを配置する。 Then, a number of template TCEns corresponding to the width of the area Apr for the capacitance cell CDt are arranged between the template TEEns at the two corners on the power supply line VDD side. Further, between the template TECs at the center in the height direction and at both ends in the width direction, there are a number of template TCCs corresponding to the width of the area Apr for the capacity cell CDt, and the templates are arranged between the templates TEEn. Place the same number of template TCCs as TCEn. Further, between the template TEEps at the two corners on the power line VSS side, there are a number of template TCEPs corresponding to the width of the area Apr for the capacity cell CDt, and the template TCEPs arranged between the template TEEns and the template TECs, respectively. Place as many template TCEps as TCC.

そのほかの容量セルＣＤｑ，ＣＤｐ用の領域Ａｐｒにも、同様の手順で適宜、テンプレートＴＥＥｎ，ＴＥＣ，ＴＥＥｐ，ＴＣＥｎ，ＴＣＣ，ＴＣＥｐを配置していくことで、これらの容量セルＣＤｑ，ＣＤｐを組み立てて設計することができる。図１０に、このようにして得られた容量セルＣＤｄ，ＣＤｔ，ＣＤｑ，ＣＤｐが、半導体装置１内の所定の領域に配置された様子を示す。 These capacity cells CDq and CDp are assembled by appropriately arranging templates TEen, TEC, TEEp, TCEn, TCC and TCEP in the other capacity cells CDq and CDp area Apr in the same procedure. Can be designed. FIG. 10 shows how the capacitance cells CDd, CDt, CDq, and CDp thus obtained are arranged in a predetermined region in the semiconductor device 1.

図１０は、実施形態にかかる半導体装置１の容量セルＣＤｄ，ＣＤｔ，ＣＤｑ，ＣＤｐのレイアウトの一例を示す模式図である。 FIG. 10 is a schematic diagram showing an example of the layout of the capacitance cells CDd, CDt, CDq, and CDp of the semiconductor device 1 according to the embodiment.

この後、容量セルＣＤｄ，ＣＤｔ，ＣＤｑ，ＣＤｐ間のスペースに、半導体装置１に搭載される機能セルＣＳを適宜、配置していくことで、半導体装置１の全体のレイアウトが得られる。 After that, the entire layout of the semiconductor device 1 can be obtained by appropriately arranging the functional cells CS mounted on the semiconductor device 1 in the space between the capacitance cells CDd, CDt, CDq, and CDp.

実施形態の半導体装置１においては、組み込まれる容量セルＣＤが、いずれも電源線ＶＤＤ，ＶＳＳ間距離の２倍以上のセルハイトを有するマルチハイトセルとして構成される。このため、上記に説明したように、半導体装置１における容量セルＣＤのレイアウトを先に決定し、各々の容量セルＣＤを配置可能なまとまった領域を確保しておくことが好ましい。このように、実施形態の半導体装置１では、容量セルＣＤを、例えばシングルハイトセルとして個々に孤立させて配置するのではなく、マルチハイトセルとして集合配置させる様式を採っている。 In the semiconductor device 1 of the embodiment, the built-in capacitance cell CD is configured as a multi-height cell having a cell height that is at least twice the distance between the power supply lines VDD and VSS. Therefore, as described above, it is preferable to first determine the layout of the capacity cell CDs in the semiconductor device 1 and secure a cohesive area in which each capacity cell CD can be arranged. As described above, in the semiconductor device 1 of the embodiment, the capacity cell CDs are not individually arranged as single height cells, for example, but are collectively arranged as multi-height cells.

ただし、上述の例に依らず、半導体装置１における機能セルＣＳのレイアウトを先に決定し、空いたスペースに、マルチハイトセルとして構成される容量セルＣＤを集合配置していくことも可能である。 However, not based on the above example, it is also possible to determine the layout of the functional cell CS in the semiconductor device 1 first, and to collectively arrange the capacity cell CDs configured as multi-height cells in the vacant space. ..

（比較例）
次に、図１１を用いて、比較例の容量セルＣＤ’と実施形態の容量セルＣＤｔとの比較を行う。図１１は、実施形態にかかる容量セルＣＤｔと比較例にかかる容量セルＣＤ’との一例を示す平面図である。 (Comparison example)
Next, with reference to FIG. 11, the capacity cell CD'of the comparative example and the capacity cell CDt of the embodiment are compared. FIG. 11 is a plan view showing an example of the capacity cell CDt according to the embodiment and the capacity cell CD ′ according to the comparative example.

図１１（ａ）に示す比較例の容量セルＣＤ’は単一のセル構造を有し、半導体装置内の空きスペースに合わせて、所定数が組み合わされて用いられる。より具体的には、比較例の容量セルＣＤ’は、例えばシングルハイトセルとして構成され、また、セル幅を表すグリッドと呼ばれる標準単位で、例えば２０グリッド版セルとして構成されている。 The capacity cell CD'of the comparative example shown in FIG. 11A has a single cell structure, and a predetermined number is used in combination according to the empty space in the semiconductor device. More specifically, the capacity cell CD'of the comparative example is configured as, for example, a single height cell, and is also configured as a standard unit called a grid representing the cell width, for example, as a 20-grid version cell.

図１１（ａ）中、太枠で示す領域が１つの容量セルＣＤ’に相当する。図１１（ａ）の例では、したがって、縦３列×横２列の合計６つの容量セルＣＤ’が組み合わされた様子を示している。図１１（ａ）に示すように、１つの容量セルＣＤ’は、ハイト方向の上部がｎウェルＷｎ’内に配置され、下部がｐウェルＷｐ’内に配置されている。 In FIG. 11A, the area shown by the thick frame corresponds to one capacity cell CD'. In the example of FIG. 11A, therefore, a total of 6 capacity cells CD'of 3 vertical rows × 2 horizontal rows are combined. As shown in FIG. 11A, one capacity cell CD'is arranged in the upper part in the height direction in the n-well Wn'and the lower part in the p-well Wp'.

これにより、比較例の容量セルＣＤ’は、隣接する機能セルの様々な構成に適応することができる。換言すれば、容量セルＣＤ’のｎウェルＷｎ’及びｐウェルＷｐ’の面積は、隣接する機能セルに対して維持すべき境界上の制約によって定められている。 Thereby, the capacity cell CD'of the comparative example can be adapted to various configurations of adjacent functional cells. In other words, the areas of n-well Wn'and p-well Wp' of capacity cell CD'are determined by the boundary constraints to be maintained for adjacent functional cells.

しかしながら、例えば複数の容量セルＣＤ’を集合配置させ、組み合わせて用いる場合、各々の容量セルＣＤ’間に必ずｐウェルＷｐ’が介在することとなるため、ｎウェルＷｎ’及びｎウェルＷｎ’内に配置される拡散領域を連続的な広い面積で確保することが困難である。これにより、ゲート電極と拡散領域とが重なり合う容量領域ＣＰ’の面積も影響を受け、比較例の容量セルＣＤ’の容量セルＣＤ’全体の面積に対する容量面積の比率が、一例として３５％程度となってしまう。 However, for example, when a plurality of capacity cell CDs are collectively arranged and used in combination, p-well Wp'will always intervene between the capacity cell CDs, and therefore, within n-well Wn'and n-well Wn'. It is difficult to secure a continuous wide area of the diffusion region arranged in. As a result, the area of the capacitance region CP'where the gate electrode and the diffusion region overlap is also affected, and the ratio of the capacitance area to the total area of the capacitance cell CD'of the capacitance cell CD'in the comparative example is about 35% as an example. turn into.

例えば、マルチコアプロセッサ、画像処理装置、及びマイコン等の高速処理を行う半導体装置、並びに大電力を扱う半導体装置においては、ノイズ低減のための容量セルの配置スペースが逼迫しており、より高い容量効率の容量セルが求められている。 For example, in semiconductor devices that perform high-speed processing such as multi-core processors, image processing devices, and microcomputers, and semiconductor devices that handle high power, the space for arranging capacity cells for noise reduction is tight, and higher capacity efficiency is achieved. Capacity cell is required.

一方、実施形態の容量セルＣＤは例えばマルチハイトセルとして構成され、容量セルＣＤ内に介在するｐウェルＷｐを、少なくともハイト方向において極力、排している。 On the other hand, the capacity cell CD of the embodiment is configured as, for example, a multi-height cell, and p-well Wp intervening in the capacity cell CD is eliminated as much as possible at least in the height direction.

図１１（ｂ）に示す実施形態の容量セルＣＤｔは、トリプルハイトセルとして構成され、セル幅を上述の比較例の容量セルＣＤ’が有する２０グリッド版セルのセル幅と同一としている。図１１（ｂ）に示すように、容量セルＣＤｔは、ハイト方向の一端部を除き、ハイト方向に連続的に延びる１つのｎウェルＷｎ内に配置されている。このため、ゲート電極と拡散領域とが重なり合う容量領域ＣＰの面積を、少なくともハイト方向に広く確保することができ、実施形態の容量セルＣＤｔの容量セルＣＤｔ全体の面積に対する容量面積の比率を、一例として６２％にまで高めることができた。 The capacity cell CDt of the embodiment shown in FIG. 11B is configured as a triple height cell, and the cell width is the same as the cell width of the 20-grid version cell of the capacity cell CD'of the above-mentioned comparative example. As shown in FIG. 11B, the capacitance cell CDt is arranged in one n-well Wn extending continuously in the height direction except for one end in the height direction. Therefore, the area of the capacitance region CP where the gate electrode and the diffusion region overlap can be secured at least widely in the height direction, and the ratio of the capacitance area to the total area of the capacitance cell CDt of the capacitance cell CDt of the embodiment is an example. As a result, it could be increased to 62%.

上述の容量セルＣＤｄ，ＣＤｑ等の電源線ＶＤＤ，ＶＳＳ間距離の偶数倍のセルハイトを有する容量セルＣＤであれば、容量セルＣＤの幅方向中央部にはハイト方向に介在するｐウェルを有さず、容量面積の比率はより高まる。 In the case of a capacity cell CD having a cell height that is an even multiple of the distance between the power lines VDD and VSS of the above-mentioned capacity cells CDd and CDq, the capacity cell CD has a p-well intervening in the height direction at the center in the width direction. However, the ratio of capacity area is higher.

実施形態の半導体装置１によれば、容量セルＣＤはマルチハイトセルとして構成され、拡散領域Ｄｐと重なるゲート電極ＧＥｃ，ＧＥｅの容量領域ＣＰは、連続的な１つのｎウェルＷｎ内に配置されている。これにより、１つの容量セルＣＤあたりの容量領域ＣＰの比率を高めることができる。 According to the semiconductor device 1 of the embodiment, the capacitance cell CD is configured as a multi-height cell, and the capacitance region CPs of the gate electrodes GEc and GEe overlapping the diffusion region Dp are arranged in one continuous n-well Wn. There is. Thereby, the ratio of the capacity area CP per one capacity cell CD can be increased.

実施形態の半導体装置１によれば、容量セルＣＤが、電源線ＶＤＤ，ＶＳＳ間の距離の偶数倍のセルハイトを有する場合には、容量セルＣＤのハイト方向の両端部が共に、連続的な１つのｎウェルＷｎ内に配置される。これにより、容量セルＣＤの容量面積を更に増大させて、容量効率を更に高めることができる。 According to the semiconductor device 1 of the embodiment, when the capacitance cell CD has a cell height that is an even multiple of the distance between the power supply lines VDD and VSS, both ends of the capacitance cell CD in the height direction are continuous 1 It is arranged in one n-well Wn. Thereby, the capacity area of the capacity cell CD can be further increased, and the capacity efficiency can be further improved.

実施形態の半導体装置１によれば、容量セルＣＤが、電源線ＶＤＤ，ＶＳＳ間の距離の奇数倍のセルハイトを有する場合には、容量セルＣＤのハイト方向の一端部はｐウェルＷｐ内に配置される。これにより、容量セルＣＤは、隣接する機能セルＣＳの様々な構成に適応することができる。 According to the semiconductor device 1 of the embodiment, when the capacitance cell CD has a cell height that is an odd multiple of the distance between the power supply lines VDD and VSS, one end of the capacitance cell CD in the height direction is arranged in the p-well Wp. Will be done. Thereby, the capacity cell CD can be adapted to various configurations of adjacent functional cells CS.

実施形態の半導体装置１によれば、容量セルＣＤは、幅方向の両端部が、それぞれｐウェルＷｐ内に配置されている。これにより、容量セルＣＤを、隣接する機能セルに対する境界上の制約にしたがうセル構成とすることができる。 According to the semiconductor device 1 of the embodiment, both ends of the capacitance cell CD in the width direction are arranged in p-well Wp, respectively. As a result, the capacity cell CD can be configured as a cell configuration according to the boundary constraint on the adjacent function cell.

なお、上述の実施形態の半導体装置１は、ＰＭＯＳトランジスタのゲート電極容量を利用した容量セルＣＤを備えることとしたが、半導体装置の容量セルは、ＮＭＯＳトランジスタとして構成されていてもよい。その場合、上述の構成におけるｎ型とｐ型との導電型を適宜、入れ替えた構成とすればよい。 Although the semiconductor device 1 of the above-described embodiment is provided with a capacitance cell CD utilizing the gate electrode capacitance of the NMOS transistor, the capacitance cell of the semiconductor device may be configured as an NMOS transistor. In that case, the conductive type of the n type and the p type in the above configuration may be appropriately replaced.

（変形例）
次に、図１２〜図１４を用いて、実施形態の変形例の半導体装置の構成について説明する。変形例では、容量効率を更に高めることができる容量セルの構成を示す。 (Modification example)
Next, the configuration of the semiconductor device of the modified example of the embodiment will be described with reference to FIGS. 12 to 14. In the modified example, the configuration of the capacity cell that can further improve the capacity efficiency is shown.

図１２は、実施形態の変形例にかかる容量セルＣＤｍであって、第１配線層ＷＲｍを有する容量セルＣＤｍの構成の一例を示す平面図である。図１２に示すように、変形例の容量セルＣＤｍは、上述の実施形態の容量セルＣＤｄと同様の構成を含み、主にゲート電極上に第１配線層ＷＲｍをさらに備える。第１配線層ＷＲｍは、上述のコンタクトＣＴ等により、拡散領域Ｄｐまたはゲート電極と接続されている。 FIG. 12 is a plan view showing an example of the configuration of the capacitance cell CDm according to the modified example of the embodiment and having the first wiring layer WRm. As shown in FIG. 12, the capacitance cell CDm of the modified example includes the same configuration as the capacitance cell CDd of the above-described embodiment, and further includes a first wiring layer WRm mainly on the gate electrode. The first wiring layer WRm is connected to the diffusion region Dp or the gate electrode by the above-mentioned contact CT or the like.

また、第１配線層ＷＲｍは、例えばハイト方向に延びる複数の櫛歯ＣＢｍを備え、各々の櫛歯ＣＢｍ間には図示しない絶縁層が埋め込まれている。これにより、絶縁層を介する櫛歯ＣＢｍによる配線間容量を利用したＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）キャパシタを構成することができる。したがって、容量セルＣＤｍにおいては、上述のゲート電極容量を利用したＭＯＳキャパシタに加え、さらにＭＯＭキャパシタを有することとなり、より容量効率が向上する。 Further, the first wiring layer WRm includes, for example, a plurality of comb teeth CBm extending in the height direction, and an insulating layer (not shown) is embedded between the comb teeth CBm. This makes it possible to construct a MOM (Metal-Oxide-Metal) capacitor that utilizes the interwiring capacitance due to the comb teeth CBm via the insulating layer. Therefore, in the capacitance cell CDm, in addition to the MOS capacitor utilizing the above-mentioned gate electrode capacitance, a MOM capacitor is further provided, and the capacitance efficiency is further improved.

図１３は、実施形態の変形例にかかる容量セルＣＤｖであって、第２配線層ＷＲｍｍを形成するため第１配線層ＷＲｍ上にビアＶＡｍが形成された容量セルＣＤｖの構成の一例を示す平面図である。図１３に示すように、変形例の容量セルＣＤｖは、上述の容量セルＣＤｍの第１配線層ＷＲｍ上に複数のビアＶＡｍを備える。複数のビアＶＡｍはそれぞれが、図示しない絶縁層に設けられた貫通孔内に充填され、第１配線層ＷＲｍに接続されている。 FIG. 13 is a plane showing an example of the configuration of the capacitance cell CDv according to the modified example of the embodiment, in which the via VAm is formed on the first wiring layer WRm in order to form the second wiring layer WRmm. It is a figure. As shown in FIG. 13, the capacitance cell CDv of the modified example includes a plurality of via VAms on the first wiring layer WRm of the capacitance cell CDm described above. Each of the plurality of via VAms is filled in a through hole provided in an insulating layer (not shown) and connected to the first wiring layer WRm.

図１４は、実施形態の変形例にかかる容量セルＣＤｍｍであって、第２配線層ＷＲｍｍを有する容量セルＣＤｍｍの構成の一例を示す平面図である。図１４に示すように、変形例の容量セルＣＤｍｍは、上述の容量セルＣＤｍの第１配線層ＷＲｍ上に、複数のビアＶＡｍを介して第２配線層ＷＲｍｍを備える。つまり、第１配線層ＷＲｍと第２配線層ＷＲｍｍとはビアＶＡｍにより接続されている。 FIG. 14 is a plan view showing an example of the configuration of the capacitance cell CDmm according to the modified example of the embodiment and having the capacitance cell CDmm having the second wiring layer WRmm. As shown in FIG. 14, the capacitance cell CDmm of the modified example includes a second wiring layer WRmm on the first wiring layer WRm of the above-mentioned capacitance cell CDm via a plurality of via VAms. That is, the first wiring layer WRm and the second wiring layer WRmm are connected by a via VAm.

また、第２配線層ＷＲｍｍは、例えばハイト方向に延びる複数の櫛歯ＣＢｍｍを備え、各々の櫛歯ＣＢｍｍ間には図示しない絶縁層が埋め込まれている。これにより、絶縁層を介する櫛歯ＣＢｍｍによる配線間容量を利用したＭＯＭキャパシタを構成することができる。したがって、容量セルＣＤｍｍにおいては、上述のゲート電極容量を利用したＭＯＳキャパシタ、及び第１配線層ＷＲｍによるＭＯＭキャパシタに加え、さらにＭＯＭキャパシタを有することとなり、よりいっそう容量効率が向上する。 Further, the second wiring layer WRmm includes, for example, a plurality of comb teeth CB mm extending in the height direction, and an insulating layer (not shown) is embedded between the comb teeth CB mm. This makes it possible to construct a MOM capacitor that utilizes the interwiring capacitance due to the comb teeth CB mm via the insulating layer. Therefore, in the capacitance cell CDmm, in addition to the MOS capacitor utilizing the above-mentioned gate electrode capacitance and the MOM capacitor by the first wiring layer WRm, the MOM capacitor is further provided, and the capacitance efficiency is further improved.

加えて４、第１配線層ＷＲｍと第２配線層ＷＲｍｍとを接続するビアＶＡｍによるビア容量も考慮すれば、容量セルＣＤｍｍの容量効率は更に高まっているといえる。 In addition, considering the via capacitance due to the via VAm connecting the first wiring layer WRm and the second wiring layer WRmm, it can be said that the capacitance efficiency of the capacitance cell CDmm is further enhanced.

なお、容量セルＣＤｍｍが、第２配線層ＷＲｍｍ上に更にビアＶＡｍｍ等を有していてもよい。 The capacitance cell CD mm may further have a via VA mm or the like on the second wiring layer WR mm.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although some embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are also included in the scope of the invention described in the claims and the equivalent scope thereof.

１…半導体装置、ＣＤ…容量セル、ＣＰ…容量領域、ＣＳ…機能セル、Ｄｐ…拡散領域、ＧＥｃ，ＧＥｅ…ゲート電極、ＶＤＤ，ＶＳＳ…電源線、Ｗｎ…ｎウェル、Ｗｐ…ｐウェル。 1 ... Semiconductor device, CD ... Capacitive cell, CP ... Capacitive region, CS ... Functional cell, Dp ... Diffusion region, GEc, GEe ... Gate electrode, VDD, VSS ... Power line, Wn ... n well, Wp ... p well.

Claims (5)

第１の方向に延びる複数の電源線と、
前記第１の方向および前記第１の方向と交差する第２の方向に沿って配列され、前記第２の方向における寸法であるセルハイトが、前記第２の方向に互いに隣接する前記電源線間の距離の整数倍となっている複数のセルと、を備える半導体装置であって、
前記複数のセルは、
前記半導体装置としての機能に寄与する機能セルと、
第１の導電型の拡散領域および前記拡散領域の上方に積層されるゲート電極を有し、デカップリングキャパシタとして機能する容量セルと、を含み、
前記容量セルは、
前記距離の２倍以上のセルハイトを有するマルチハイトセルとして構成され、
積層方向において前記拡散領域と重なる前記ゲート電極の領域であって、前記第２の方向に並んだ複数の重なり領域を有し、
前記複数の重なり領域は、
前記第１の導電型とは異なる第２の導電型の連続的な１つのウェル内に配置されている、
半導体装置。 Multiple power lines extending in the first direction,
Cell heights arranged along the first direction and a second direction intersecting the first direction and having dimensions in the second direction are between the power lines adjacent to each other in the second direction. A semiconductor device including a plurality of cells that are integral multiples of a distance.
The plurality of cells
A functional cell that contributes to the function as a semiconductor device and
Includes a first conductive diffusion region and a capacitive cell having a gate electrode stacked above the diffusion region and functioning as a decoupling capacitor.
The capacity cell is
It is configured as a multi-height cell with a cell height that is at least twice the distance.
A region of the gate electrode that overlaps the diffusion region in the stacking direction, and has a plurality of overlapping regions arranged in the second direction.
The plurality of overlapping regions
The second conductive type, which is different from the first conductive type, is arranged in one continuous well.
Semiconductor device. 前記容量セルは、前記距離の偶数倍のセルハイトを有し、
前記容量セルの前記第２の方向の両端部は共に、前記ウェル内に配置されている、
請求項１に記載の半導体装置。 The capacity cell has a cell height that is an even multiple of the distance.
Both ends of the capacity cell in the second direction are located in the well.
The semiconductor device according to claim 1. 前記容量セルは、前記距離の奇数倍のセルハイトを有し、
前記容量セルの前記第２の方向の一端部は前記ウェル内に配置され、
前記容量セルの前記第２の方向の他端部は、前記第１の導電型の第１のウェル内に配置されている、
請求項１に記載の半導体装置。 The capacity cell has a cell height that is an odd multiple of the distance.
One end of the capacity cell in the second direction is located in the well.
The other end of the capacitance cell in the second direction is arranged in the first well of the first conductive type.
The semiconductor device according to claim 1. 前記容量セルは、
前記第１の方向の一端部側に、前記第１の導電型の第２のウェル内に配置される第１の領域と、
前記第１の方向の他端部側に、前記第１の導電型の第３のウェル内に配置される第２の領域と、を有する、
請求項１乃至請求項３のいずれか１項に記載の半導体装置。 The capacity cell is
On one end side in the first direction, a first region arranged in the second well of the first conductive type, and
On the other end side in the first direction, there is a second region arranged in the third well of the first conductive type.
The semiconductor device according to any one of claims 1 to 3. 前記機能セルは、
前記第２の導電型の前記ウェル内に配置される第３の領域と、
前記第１の導電型の前記第２のウェル内に配置される第４の領域と、を有し、
前記第２のウェルは、
前記容量セルの前記第１の領域から、前記機能セルの前記第４の領域に亘って、前記第１の方向に連続的に配置されている、
請求項４に記載の半導体装置。 The functional cell is
A third region arranged in the well of the second conductive type, and
It has a fourth region, which is arranged in the second well of the first conductive type, and has.
The second well
It is continuously arranged in the first direction from the first region of the capacity cell to the fourth region of the functional cell.
The semiconductor device according to claim 4.
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