JP2021152855A - Memory equivalent method for dual-series control system - Google Patents

Abstract

To provide a PLC duplex system that can speed up equivalent processing by forming equivalent data in parallel with CPU memory access and omitting memory reading when forming transmission data.SOLUTION: A master PLC101 and a slave PLC102 of a PLC duplication system comprises: a CPU201 which executes an operation according to a sequence instruction; and a RAM 203 for calculation which stores calculation results of FPGA 202 and CPU 201 equipped with an equivalent circuit that executes memory equivalent processing. A program and calculation result data are stored in the RAM 203. The FPGA 202 is equipped with an equivalent circuit including an MUX204, an equivalent memory 205, a state change detection unit 206, a state change status register 207, a DMAC208, a TxBUF209, a DMAC210, a communication controller 211, an RxBuf212, and a DMAC213.SELECTED DRAWING: Figure 2

Description

本発明は、主系のメモリデータを等価データとして、従系のメモリに反映させる二重系制御システムのメモリ等価方式に関する。 The present invention relates to a memory equivalent method of a dual system control system in which the memory data of the main system is reflected in the memory of the slave system as equivalent data.

プログラマブルロジックコントローラ（programmable logic controller：以下、ＰＬＣとする。）は、シーケンス演算処理を主な動作とし、異常発生時の動作継続のため、二重化システムが構築されことが少なくない。 A programmable logic controller (hereinafter referred to as PLC) has a main operation of sequence calculation processing, and a redundant system is often constructed to continue the operation when an abnormality occurs.

図１に基づき概略を説明すれば、ＰＬＣ二重化システムは、主系（制御系）となるマスターＰＬＣ１０１と、従系（待機系）となるスレーブＰＬＣ１０２とにより構成されている。 To explain the outline based on FIG. 1, the PLC duplication system is composed of a master PLC 101 as a main system (control system) and a slave PLC 102 as a slave system (standby system).

マスターＰＬＣ１０１およびスレーブＰＬＣ１０２は、それぞれシーケンス命令を実行するＣＰＵ１０３，１１０と、プログラムおよびデータを格納するメモリ１０４，１０９と、メモリにライトしたアドレス値およびデータ値を保持する送信用／受信用ＦＩＦＯ１０５，１０８と、互いの通信を実行する通信コントローラ１０６，１０７とを備えている。 The master PLC 101 and the slave PLC 102 are the CPUs 103 and 110 that execute sequence instructions, the memories 104 and 109 that store programs and data, and the transmission / reception FIFA 105 and 108 that hold the address values and data values written in the memories. And communication controllers 106 and 107 that execute communication with each other.

そして、正常時にはマスターＰＬＣ１０１の演算結果に基づき接続機器が制御される一方、異常時には主系を高速でスレーブＰＬＣ１０２に切り替える。このときマスターＰＬＣ１０１の演算結果、即ちメモリ１０４の内容をスレーブＰＬＣ１０２のメモリ１０９に反映させる等価処理を行うことにより、制御機器の入出力情報をスレーブＰＬＣ１０２に展開する。 Then, in the normal state, the connected device is controlled based on the calculation result of the master PLC 101, and in the abnormal state, the main system is switched to the slave PLC 102 at high speed. At this time, the input / output information of the control device is expanded to the slave PLC 102 by performing the equivalent process of reflecting the calculation result of the master PLC 101, that is, the contents of the memory 104 in the memory 109 of the slave PLC 102.

特開平８−１８００３０号公報Japanese Unexamined Patent Publication No. 8-180030 特開２０１９−１１７４８２号公報Japanese Unexamined Patent Publication No. 2019-117482

前述のようにＰＬＣを二重化する場合にはメモリ１０４，１０９の内容を等価にする必要がある。この点について特許文献１では、メモリ１０４にライトしたアドレス値とデータ値とをデータ更新の有無に関係なく、等価処理を行っている。 When the PLC is duplicated as described above, it is necessary to make the contents of the memories 104 and 109 equivalent. Regarding this point, in Patent Document 1, equivalent processing is performed on the address value and the data value written in the memory 104 regardless of whether or not the data is updated.

しかしながら、更新されていないデータを送信する必要はなく、通信量に無駄を生じるおそれがあった。そこで、特許文献２では、更新されたアドレスデータおよび更新データを送受信時にバッファリングする方式を採用しているものの、
ＣＰＵ１０３のメモリライトの都度バッファの内容が更新されるため、バッファのオーバフローが生じ、却って等価処理が遅延するおそれがある。 However, it is not necessary to transmit unupdated data, which may result in waste of communication volume. Therefore, although Patent Document 2 employs a method of buffering updated address data and updated data at the time of transmission / reception,
Since the contents of the buffer are updated each time the memory write of the CPU 103 is performed, the buffer overflows, and the equivalent processing may be delayed.

本発明は、このような従来の問題を解決するためになされ、主系演算部のメモリアクセスに並行して従系に送信する等価データを作成し、送信時のメモリ読込を省略することで等価処理の高速化を図っている。 The present invention has been made to solve such a conventional problem, and is equivalent by creating equivalent data to be transmitted to a slave system in parallel with memory access of a main system arithmetic unit and omitting memory reading at the time of transmission. We are trying to speed up the processing.

（１）本発明は、主系と従系の制御装置を備え、
前記主系の演算結果を等価データとして、前記従系に反映させる二重系制御システムのメモリ等価方式であって、
前記主系および前記従系は、
前記演算結果を格納する演算用メモリと、
前記等価データを格納する等価用メモリと、
を備えることを特徴としている。 (1) The present invention includes a main system and a slave system control device.
It is a memory equivalent method of a dual system control system that reflects the calculation result of the main system as equivalent data in the slave system.
The main system and the slave system
An arithmetic memory for storing the arithmetic results and
Equivalent memory for storing the equivalent data and
It is characterized by having.

（２）前記主系の一態様は、前記演算用メモリへの前記演算結果の格納と同時進行で前記等価用メモリに前記等価データを格納する。 (2) In one aspect of the main system, the equivalent data is stored in the equivalent memory at the same time as the storage of the calculation result in the calculation memory.

（３）前記主系の他の態様は、前記等価データと前記等価用メモリの格納データとを比較し、前記両データの不一致を状変として検出する状変検出部を備え、
前記状変があったメモリブロックの情報を前記従系に送信する一方、
前記従系は、前記送信データに含まれるメモリブロックの情報に基づき前記等価用メモリの記憶データを更新する。 (3) Another aspect of the main system includes a state change detection unit that compares the equivalent data with the stored data of the equivalent memory and detects a discrepancy between the two data as a state change.
While transmitting the information of the memory block in which the state has changed to the slave system,
The slave system updates the storage data of the equivalent memory based on the information of the memory block included in the transmission data.

（４）本発明の一態様として、前記等価用メモリを含む等価回路をすべて集積回路に実装している。 (4) As one aspect of the present invention, all the equivalent circuits including the equivalent memory are mounted on the integrated circuit.

（５）本発明の他の態様として、前記等価用メモリは前記等価回路が実装された集積回路の外部に高速メモリとして実装されている。 (5) As another aspect of the present invention, the equivalent memory is mounted as a high-speed memory outside the integrated circuit in which the equivalent circuit is mounted.

（６）前記従系の一態様は、前記演算用メモリと前記等価用メモリの選択を切替可能となっている。 (6) In one aspect of the slave system, the selection of the calculation memory and the equivalent memory can be switched.

（７）前記切替の他の態様は、演算部の演算実行・不実行に応じて制御されている。 (7) The other mode of the switching is controlled according to the calculation execution / non-execution of the calculation unit.

（８）本発明のさらに他の態様として、前記主系は、前記等価データを作成する際に集積回路の広帯域バスを介して、少なくとも前記演算用メモリからのデータ転送可能な等価データ生成部を備える
（９）前記等価データ生成部の一態様として、前記等価データ生成部は、前記等価データと前記等価用メモリの格納データとを比較し、前記両データの不一致を状変として検出して第１の状変ステータスにセットする状変検出部と、
前記メモリ状変ステータスから前記状変のあったメモリブロックの情報を取得して前記等価メモリに格納し、該格納されるメモリブロックの情報に応じた第２の状変ステータスをセットして通信部に転送するデータ転送部と、を備え、
前記データ転送部は、前記広域バスを介して前記演算用メモリから前記状変のデータを読込、前記広域バスを介して前記等価用メモリにデータを記述する。 (8) As still another aspect of the present invention, the main system provides an equivalent data generation unit capable of transferring at least data from the arithmetic memory via the broadband bus of the integrated circuit when creating the equivalent data. (9) As one aspect of the equivalent data generation unit, the equivalent data generation unit compares the equivalent data with the stored data of the equivalent memory, detects a discrepancy between the two data as a state change, and detects the discrepancy between the two data as a state change. The state change detection unit that sets the state change status of 1 and
The information of the memory block having the state change is acquired from the memory state change status and stored in the equivalent memory, and the second state change status corresponding to the information of the stored memory block is set and the communication unit. Equipped with a data transfer unit to transfer to
The data transfer unit reads the state-altered data from the arithmetic memory via the wide area bus, and describes the data in the equivalent memory via the wide area bus.

本発明によれば、主系演算部のメモリアクセスに並行して従系に送信する等価用データが作成されるため、送信時のメモリ読込を省略でき、この点で等価処理の高速化が可能となる。 According to the present invention, since the equivalent data to be transmitted to the slave system is created in parallel with the memory access of the main system arithmetic unit, it is possible to omit the memory reading at the time of transmission, and in this respect, the equivalent processing can be speeded up. It becomes.

従来のＰＬＣ二重化システムを示す概略図。The schematic which shows the conventional PLC duplication system. 実施例１のＰＬＣの構成図。The block diagram of PLC of Example 1. 同 状変検出部の動作を示すシーケンス図。The sequence diagram which shows the operation of the same state change detection part. （ａ）はメモリのブロック分割例を示す図、（ｂ）状変ステータスレジスタの設定を示す図。(A) is a diagram showing an example of dividing a memory block, and (b) is a diagram showing a setting of a state change status register. 実施例２のＰＬＣの構成図。The block diagram of PLC of Example 2. 同 制御動作を示すシーケンス図。A sequence diagram showing the same control operation. 実施例３のマスターＰＬＣおよびスレーブＰＬＣの概略図。The schematic diagram of the master PLC and the slave PLC of Example 3. 図７中の等価データ生成部の構成図。The block diagram of the equivalent data generation part in FIG. 実施例３の動作を示すシーケンス図。The sequence diagram which shows the operation of Example 3. FIG.

以下、本発明の実施形態に係る二重系制御システムのメモリ等価方式を説明する。ここではＰＬＣ二重化システムに前記メモリ等価方式が適用されている。 Hereinafter, the memory equivalent method of the dual system control system according to the embodiment of the present invention will be described. Here, the memory equivalent method is applied to the PLC duplication system.

図２〜図４に基づき実施例１のＰＬＣ二重化システムを説明する。このＰＬＣ二重化システムは、従来と同様に主系（制御系）となるマスターＰＬＣ１０１と、従系（待機系）となるスレーブＰＬＣ１０２とにより構成されている。 The PLC duplication system of the first embodiment will be described with reference to FIGS. 2 to 4. This PLC duplication system is composed of a master PLC 101 as a main system (control system) and a slave PLC 102 as a slave system (standby system) as in the conventional case.

各ＰＬＣ１０１，１０２は、図２に示すように、シーケンス命令に従って演算を実行するＣＰＵ２０１と、メモリ等価処理を実行する等価回路を実装したＦＰＧＡ（field-programmable gate array：集積回路）２０２と、ＣＰＵ２０１の演算時にアクセスされる演算用のＲＡＭ（Random Access Memory：以下、演算用メモリとする。）２０３と、を備えている。この演算用メモリ２０３には、プログラムと演算結果のデータが格納され、ＣＰＵ２０１の作業用として用いられる。 As shown in FIG. 2, each of the PLCs 101 and 102 includes a CPU 201 that executes an operation according to a sequence instruction, an FPGA (field-programmable gate array) 202 that implements an equivalent circuit that executes a memory equivalent process, and a CPU 201. It includes a RAM for calculation (Random Access Memory: hereinafter referred to as a memory for calculation) 203 that is accessed at the time of calculation. The calculation memory 203 stores the data of the program and the calculation result, and is used for the work of the CPU 201.

ＦＰＧＡ２０２には、ＭＵＸ（以下、マルチプレクサとする。）２０４，等価用ＲＡＭ（以下、等価用メモリとする。）２０５，状変検出部２０６，状変ステータスレジスタ２０７，ＤＭＡＣ２０８，ＴｘＢＵＦ（以下、送信バッファとする。）２０９，ＤＭＡＣ２１０，通信コントローラ２１１，ＲｘＢｕｆ（以下、受信バッファとする。）２１２，ＤＭＡＣ２１３を含む等価回路が実装されている。 The FPGA 202 includes a MUX (hereinafter referred to as a multiplexer) 204, an equivalent RAM (hereinafter referred to as an equivalent memory) 205, a state change detection unit 206, a state change status register 207, a DMAC208, and a TxBUF (hereinafter referred to as a transmission buffer). An equivalent circuit including 209, DMAC210, communication controller 211, RxBuf (hereinafter referred to as a reception buffer) 212, and DMAC213 is implemented.

具体的にはマルチプレクサ２０４は、送信時と受信時のアドレスとデータを選択し、マスターＰＬＣ１０１であれば送信時に「Ａ」が選択される一方、スレーブＰＬＣ１０２であれば受信時に「Ｂ」が選択される。 Specifically, the multiplexer 204 selects the address and data at the time of transmission and reception, and if it is the master PLC 101, "A" is selected at the time of transmission, while if it is the slave PLC 102, "B" is selected at the time of reception. NS.

マスターＰＬＣ１０１のＣＰＵ２０１が演算用メモリ２０３にライトアクセスした際にはマルチプレクサ２０４により「Ａ」が選択され、等価用メモリ２０５に演算用メモリ２０３と同じ内容がライトされる。また、状変検出部２０６は、ＣＰＵ２０１が演算用メモリ２０３にデータをライトした際、前回値からのデータ更新（以下、「状変」と省略する。）を検出する。 When the CPU 201 of the master PLC 101 writes access to the arithmetic memory 203, the multiplexer 204 selects “A”, and the equivalent memory 205 is written with the same contents as the arithmetic memory 203. Further, when the CPU 201 writes data to the calculation memory 203, the state change detection unit 206 detects a data update from the previous value (hereinafter, abbreviated as “state change”).

状変ステータスレジスタ２０７は、状変検出部２０６により検出された状変のあった演算用メモリ２０３のブロック番号を保持する。このときＤＭＡＣ２０８は、状変ステータスレジスタ２０７の保持情報を参照して、等価用メモリ２０５から状変があったブロックを送信バッファ２０９に転送する。ここで転送された送信データを送信バッファ２０９が一時的に保持する。 The state change status register 207 holds the block number of the calculation memory 203 with the state change detected by the state change detection unit 206. At this time, the DMAC 208 refers to the holding information of the status register 207 and transfers the block having the status change from the equivalent memory 205 to the transmission buffer 209. The transmission buffer 209 temporarily holds the transmission data transferred here.

マスターＰＬＣ１０１であればＤＭＡＣ２１０は、送信バッファ２０９の保持内容を通信コントローラ２１１に転送する。一方、スレーブＰＬＣ１０２であれば通信コントローラ２１１の受信したデータを受信バッファ２１２に転送する。 If it is the master PLC 101, the DMAC 210 transfers the contents held in the transmission buffer 209 to the communication controller 211. On the other hand, if it is the slave PLC 102, the data received by the communication controller 211 is transferred to the reception buffer 212.

マスターＰＬＣ１０１の通信コントローラ２１１は、転送された送信バッファ２０９の保持内容をスレーブＰＬＣ１０２に送信動作させる。一方、スレーブＰＬＣ１０２の通信コントローラ２１１は、マスターＰＬＣ１０１から送信されたデータを受信動作させる。 The communication controller 211 of the master PLC 101 transmits the transferred contents of the transmission buffer 209 to the slave PLC 102. On the other hand, the communication controller 211 of the slave PLC 102 receives and operates the data transmitted from the master PLC 101.

ここで受信されたマスターＰＬＣ１０１からのデータは受信バッファ２１２により一時的に保持される。このときマルチプレクサ２０４により「Ｂ」が選択され、スレーブＰＬＣ１０２のＤＭＡＣ２１３が受信バッファ２１２の保持内容を等価用メモリ２０５に転送する。 The data received here from the master PLC 101 is temporarily held by the reception buffer 212. At this time, “B” is selected by the multiplexer 204, and the DMAC 213 of the slave PLC 102 transfers the contents held by the reception buffer 212 to the equivalent memory 205.

（１）マスターＰＬＣ１０１の送信動作
マスターＰＬＣ１０１は、次のプロセス（Ｓ０１〜Ｓ０６）で送信動作を行う。 (1) Transmission operation of the master PLC 101 The master PLC 101 performs a transmission operation in the following processes (S01 to S06).

Ｓ０１〜Ｓ０３：前述のようにＣＰＵ２０１が演算用メモリ２０３に演算データをライトするとき（Ｓ０１）、マルチプレクサ２０４が送信時動作し、ＦＰＧＡ２０２内部の等価用メモリ２０５に同じデータをライトする（Ｓ０２）。 S01 to S03: As described above, when the CPU 201 writes the arithmetic data to the arithmetic memory 203 (S01), the multiplexer 204 operates at the time of transmission and writes the same data to the equivalent memory 205 inside the FPGA 202 (S02).

すなわち、マルチプレクサ２０４と等価用メモリ２０５とを用いることにより、ＣＰＵ２０１の演算用メモリ２０３へのライトデータの複製が等価データとして作成保存される。したがって、マスターＰＬＣ１０１がスレーブＰＬＣ１０２に等価データを送信する際に演算用メモリ２０３を読み込む必要がなく、等価処理を高速化することができる。 That is, by using the multiplexer 204 and the equivalent memory 205, the duplication of the write data in the arithmetic memory 203 of the CPU 201 is created and saved as the equivalent data. Therefore, it is not necessary for the master PLC 101 to read the arithmetic memory 203 when transmitting the equivalent data to the slave PLC 102, and the equivalent processing can be speeded up.

このとき等価用メモリ２０５へのアクセスがＦＰＧＡ２０２上で行わることから、ＣＰＵ２０１から演算用メモリ２０３へのアクセスと同時進行で等価データを作成でき、この点でも等価処理が高速化する。また、状変検出部２０６にて等価用メモリ２０５の状変の検出動作を実行し、状変があれば状変ステータスレジスタ２０７の該当ビットを「１」に設定する（Ｓ０３）。 At this time, since the access to the equivalent memory 205 is performed on the FPGA 202, the equivalent data can be created at the same time as the access from the CPU 201 to the arithmetic memory 203, and the equivalent processing is speeded up in this respect as well. Further, the state change detection unit 206 executes the state change detection operation of the equivalent memory 205, and if there is a state change, the corresponding bit of the state change status register 207 is set to "1" (S03).

Ｓ０４，Ｓ０５：ＰＬＣ１０１のラダープログラムの実行停止時（ＣＰＵ２０１の演算不実行時）に状変検出部２０６が、状変ステータスレジスタ２０７のビットを「０」から「１」に変更したブロックを検出すれば、ＤＭＡＣ２０８を起動させる（Ｓ０４）。 S04, S05: When the execution of the ladder program of the PLC 101 is stopped (when the operation of the CPU 201 is not executed), the state change detection unit 206 detects a block in which the bit of the state change status register 207 is changed from "0" to "1". For example, DMAC208 is activated (S04).

これにより等価用メモリ２０５から送信バッファ２０９にＤＭＡ転送される（Ｓ０５）。ここで送信するデータ（以下、状変データとする。）は、状変があったブロックに限定されるので、通信量を抑制することができる。 As a result, DMA transfer is performed from the equivalent memory 205 to the transmission buffer 209 (S05). Since the data transmitted here (hereinafter referred to as state change data) is limited to the block in which the state change has occurred, the amount of communication can be suppressed.

Ｓ０６：ＣＰＵ２０１のソフトウェア動作によりＤＭＡＣ２１０を起動させ、状変データを送信バッファ２０９から通信コントローラ２１１へＤＭＡ転送する。 S06: The DMAC 210 is started by the software operation of the CPU 201, and the state change data is DMA-transferred from the transmission buffer 209 to the communication controller 211.

この転送と並行してＳ０４，Ｓ０５の処理を実行し、状変ステータスレジスタ２０７の前回続きのビットから「１」が設定されたビットを検索する。ここで送信バッファ２０９は複数の通信フレーム分の容量を有しており、正常な受信リプライが来れば上書きする一方、異常であればＳ０６のＤＭＡ転送を再度行う。 The processes of S04 and S05 are executed in parallel with this transfer, and the bit in which "1" is set is searched from the bits following the previous time in the state change status register 207. Here, the transmission buffer 209 has a capacity for a plurality of communication frames, and if a normal reception reply arrives, it overwrites it, and if it is abnormal, the DMA transfer of S06 is performed again.

送信バッファ２０９に格納されたすべてのフレームが送信待ちの場合には、オーバフロー回避のため、Ｓ０５のＤＭＡ転送を中断する。その間の演算用メモリ２０３の状変は、状変ステータスレジスタ２０７に記録される。 When all the frames stored in the transmission buffer 209 are waiting for transmission, the DMA transfer of S05 is interrupted to avoid overflow. The state change of the arithmetic memory 203 during that period is recorded in the state change status register 207.

（２）スレーブＰＬＣ１０２の受信動作
スレーブＰＬＣ１０２の受信動作は、次のプロセス（Ｓ１１〜Ｓ１５）で受信動作を行う。 (2) Reception operation of slave PLC102 In the reception operation of slave PLC102, the reception operation is performed in the following processes (S11 to S15).

Ｓ１１，Ｓ１２：スレーブＰＬＣ１０２がマスターＰＬＣ１０１からの状変データ送信を受信すれば、通信コントローラ２１１はＤＭＡＣ２１０を起動させ（Ｓ１１）、受信バッファ２１２へＤＭＡ転送を行う（Ｓ１２）。 S11, S12: When the slave PLC 102 receives the state change data transmission from the master PLC 101, the communication controller 211 activates the DMAC 210 (S11) and performs DMA transfer to the reception buffer 212 (S12).

Ｓ１３，Ｓ１４：ＣＰＵ２０１のソフトウェア動作で受信バッファ２１２をリードし、受信フレームの状変データに含まれるブロック番号を取得し（Ｓ１３）、ＣＰＵ２０１のソフトウェア動作でＤＭＡＣ２１３を起動させる。このときマルチプレクサ２０４が受信時動作するため、状変データを受信バッファ２１２から等価用メモリ２０５にＤＭＡ転送が可能となる（Ｓ１４）。 S13, S14: The reception buffer 212 is read by the software operation of the CPU 201, the block number included in the state change data of the reception frame is acquired (S13), and the DMAC 213 is started by the software operation of the CPU 201. At this time, since the multiplexer 204 operates at the time of reception, the state change data can be DMA-transferred from the reception buffer 212 to the equivalent memory 205 (S14).

なお、ＤＭＡＣ２１３は、受信バッファ２１２の内容を検定し、受信フレームに異常がなければＣＰＵ２０１のソフトウェア動作でマスターＰＬＣ１０１に正常受信の応答を送信する一方、異常があれば同ＰＬＣ１０１に再送要求の通知を送信する。 The DMAC 213 verifies the contents of the reception buffer 212, and if there is no abnormality in the reception frame, the software operation of the CPU 201 transmits a normal reception response to the master PLC 101, while if there is an abnormality, the DMAC 213 notifies the PLC 101 of the retransmission request. Send.

Ｓ１５：スレーブＰＬＣ１０２のラダープログラム実行停止時（ＣＰＵ２０１の演算不実行時）において、Ｓ１３で取得したブロック番号からＣＰＵ２０１がソフトウェア動作で等価用メモリ２０５と演算用メモリ２０３との書き込みアドレスを算出する。 S15: When the ladder program execution of the slave PLC 102 is stopped (when the calculation of the CPU 201 is not executed), the CPU 201 calculates the write address of the equivalent memory 205 and the calculation memory 203 from the block number acquired in S13 by software operation.

算出された書き込みアドレスを等価用メモリ２０５から演算用メモリ２０３へ転送し、演算用メモリ２０３の該当アドレスに上書きする。これにより両ＰＬＣ１０１，１０２のメモリデータが等価となり、等価処理が完了する。 The calculated write address is transferred from the equivalent memory 205 to the arithmetic memory 203, and the corresponding address of the arithmetic memory 203 is overwritten. As a result, the memory data of both PLCs 101 and 102 become equivalent, and the equivalent processing is completed.

（３）状変検出動作
図３に基づき状変検出部２０６の動作を説明する。ＣＰＵ２０１が演算用メモリ２０３にライトアクセスする際、状変検出部２０６が等価用メモリ２０５の同じアドレスのデータをリードする。 (3) State change detection operation The operation of the state change detection unit 206 will be described with reference to FIG. When the CPU 201 makes write access to the arithmetic memory 203, the state change detection unit 206 reads the data at the same address in the equivalent memory 205.

状変検出部２０６は、ＣＰＵ２０１の演算用メモリ２０３へのライトデータと、自身のリードした等価用メモリ２０５のリードデータとを比較する。比較の結果、前記両データが不一致であれば、該不一致部分のアドレスデータが書き換えられることになる。 The state change detection unit 206 compares the write data of the CPU 201 to the arithmetic memory 203 with the read data of the equivalent memory 205 that it has read. As a result of the comparison, if the two data do not match, the address data of the mismatched portion will be rewritten.

この状態を等価データの「状変」と認識し、状変のあったブロック領域の状変ステータスレジスタ２０７の該当ビットを「１」に設定する。図３中のライトアクセス「１」が「状変あり」の動作を示し、同「２」が「状変なし」の動作を示している。 This state is recognized as the "state change" of the equivalent data, and the corresponding bit of the state change status register 207 of the block area where the state change has occurred is set to "1". In FIG. 3, the light access "1" indicates the operation of "with state change", and the same "2" indicates the operation of "without state change".

図４に基づき一例を説明する。ここでは演算用メモリ２０３は、図４（ａ）に示すように、「２５６ブロック」に分割されている。一方、状変ステータスレジスタ２０７は、図４（ｂ）に示すように、図４（ａ）のメモリブロック数に応じて「３２ビット×８レジスタ」が用意されている。そして、メモリブロック「３１」に「状変あり」と認識され、「状変ステータスレジスタ＃０」の該当ビットが「１」に設定されている。なお、演算用メモリ２０３のメモリブロック分割および状変ステータスレジスタ２０７の構成は、図４に限定されるものではなく、他の分割数および構成を用いてもよいものとする。 An example will be described with reference to FIG. Here, the arithmetic memory 203 is divided into "256 blocks" as shown in FIG. 4A. On the other hand, as shown in FIG. 4B, the state change status register 207 is provided with "32-bit x 8 registers" according to the number of memory blocks in FIG. 4A. Then, the memory block "31" is recognized as "having a state change", and the corresponding bit of the "state change status register # 0" is set to "1". The configuration of the memory block division and the state change status register 207 of the arithmetic memory 203 is not limited to FIG. 4, and other division numbers and configurations may be used.

このような状変検出動作にあたって、等価用メモリ２０５がＦＰＧＡ２０２の内部に実装されているため、該等価用メモリ２０５のアクセス時間を外部デバイスである演算用メモリ２０３の半分以下にすることができる。 In such a state change detection operation, since the equivalent memory 205 is mounted inside the FPGA 202, the access time of the equivalent memory 205 can be reduced to half or less of the arithmetic memory 203 which is an external device.

したがって、ＣＰＵ２０１の演算用メモリ２０３へのライトアクセス中に等価用メモリ２０５のリードとライトが可能となる。その結果、状変検出動作によるメモリアクセス増加での速度低下を回避でき、この点で状変検出動作の速度を向上させることが可能となる。 Therefore, it is possible to read and write the equivalent memory 205 during the write access to the arithmetic memory 203 of the CPU 201. As a result, it is possible to avoid a decrease in speed due to an increase in memory access due to the state change detection operation, and in this respect, it is possible to improve the speed of the state change detection operation.

ＰＬＣ二重化システムは、正常時にマスターＰＬＣ１０１の演算結果に基づき接続機器などを制御する一方、異常時に主系を高速でスレーブＰＬＣ１０２に切り替えるため、メモリ等価の処理が行われている。 The PLC duplication system controls connected devices and the like based on the calculation result of the master PLC 101 in the normal state, and switches the main system to the slave PLC 102 at high speed in the case of an abnormality, so that memory equivalent processing is performed.

ただし、スレーブＣＰＵ２０１の演算データにより等価データが上書きされることを防止する観点から演算中の等価処理が禁止されている。この点につき実施例１も、Ｓ１５の処理がスレーブＰＬＣ１０２のラダープログラム実行停止時に行われている。 However, the equivalent processing during the calculation is prohibited from the viewpoint of preventing the equivalent data from being overwritten by the calculation data of the slave CPU 201. Regarding this point, also in the first embodiment, the processing of S15 is performed when the execution of the ladder program of the slave PLC 102 is stopped.

その結果、スレーブＰＬＣ１０２は、演算不実行中に等価処理を行わざるを得なく、メモリ等価までに時間がかかるおそれがあった。そこで、実施例２のＰＬＣ二重化システムは、スレーブＰＬＣ１０２の演算実行中の等価処理を可能にすることでメモリ等価の時間短縮化を図っている。 As a result, the slave PLC 102 has no choice but to perform the equivalent processing while the calculation is not executed, and there is a possibility that it takes time to equalize the memory. Therefore, the PLC duplication system of the second embodiment aims to shorten the time equivalent to the memory by enabling the equivalent processing during the calculation execution of the slave PLC 102.

≪構成例≫
図５に基づき実施例２の構成例を説明する。ここでは実施例１のＦＰＧＡ２０２からマルチプレクサ２０４および等価用メモリ２０５が削除されている。 << Configuration example >>
A configuration example of the second embodiment will be described with reference to FIG. Here, the multiplexer 204 and the equivalent memory 205 are deleted from the FPGA 202 of the first embodiment.

その一方でメモリ（ＲＡＭ）４０２，メモリ（ＲＡＭ）４０３，演算部マルチプレクサ４０５，等価部マルチプレクサ（ＭＵＸ）４０６，マルチプレクサ（ＭＵＸ）制御部４０７の構成が追加されている。また、実施例２では、図５中のＲＡＭ２０３をＣＰＵ２０１の演算用メモリではなく、別用途に使用可能な外部メモリとする。 On the other hand, the configurations of the memory (RAM) 402, the memory (RAM) 403, the arithmetic unit multiplexer 405, the equivalent unit multiplexer (MUX) 406, and the multiplexer (MUX) control unit 407 have been added. Further, in the second embodiment, the RAM 203 in FIG. 5 is not a calculation memory of the CPU 201 but an external memory that can be used for another purpose.

すなわち、メモリ４０２，４０３にはＣＰＵ２０１の演算結果／等価データが格納される。また、演算部マルチプレクサ４０５は、演算結果を格納するメモリ領域（メモリ４０２，４０３）の選択／選択の切替を行う。等価部マルチプレクサ４０６は、等価データを格納するメモリ領域（メモリ４０２，４０３）の選択／選択の切替を行う。 That is, the calculation result / equivalent data of the CPU 201 is stored in the memories 402 and 403. Further, the calculation unit multiplexer 405 selects / switches the memory areas (memory 402, 403) for storing the calculation result. The equivalent unit multiplexer 406 selects / switches the memory areas (memories 402 and 403) for storing equivalent data.

このとき両マルチプレクサ４０５，４０６の制御は、マルチプレクサ制御部４０７の出力する演算部選択信号４０８・等価部選択信号４０９により実行されている。そして、このような構成のＰＬＣ１０１，１０２は次のように動作する。 At this time, the control of both multiplexers 405 and 406 is executed by the arithmetic unit selection signal 408 and the equivalent unit selection signal 409 output by the multiplexer control unit 407. Then, the PLCs 101 and 102 having such a configuration operate as follows.

≪マスターＰＬＣ１０１の送信動作≫
マスターＰＬＣ１０１のＣＰＵ２０１の演算時には、マルチプレクサ制御部４０７が演算部選択信号４０８を演算部マルチプレクサ４０５に出力する一方、等価部選択信号４０９を等価部マルチプレクサ４０６に出力する。 << Transmission operation of master PLC101 >>
When the CPU 201 of the master PLC 101 is calculated, the multiplexer control unit 407 outputs the calculation unit selection signal 408 to the calculation unit multiplexer 405, while the equivalent unit selection signal 409 is output to the equivalent unit multiplexer 406.

これによりメモリ４０２が演算用メモリに選択される一方、メモリ４０３が等価用メモリに選択される。したがって、ＣＰＵ２０１の演算結果がメモリ４０２に格納され、メモリ４０２へのデータ書き込みと並行してメモリ４０３に等価データが書き込まれる。 As a result, the memory 402 is selected as the arithmetic memory, while the memory 403 is selected as the equivalent memory. Therefore, the calculation result of the CPU 201 is stored in the memory 402, and the equivalent data is written in the memory 403 in parallel with writing the data to the memory 402.

その結果、実施例１と同様にＣＰＵ２０１の演算データの書き込み時に等価データが作成保存され、メモリの等価処理を高速化する効果が得られる。その後、ＰＬＣ１０１のラダープログラム実行停止時に状変検出部２０６が、状変の検出動作を実行し、実施例１と同じ送信動作を実行する。 As a result, as in the first embodiment, the equivalent data is created and saved when the arithmetic data of the CPU 201 is written, and the effect of speeding up the equivalent processing of the memory can be obtained. After that, when the execution of the ladder program of the PLC 101 is stopped, the state change detection unit 206 executes the state change detection operation, and executes the same transmission operation as in the first embodiment.

≪スレーブＰＬＣ１０２の受信動作≫
図６のタイムチャートに基づきスレーブＰＬＣ１０２の受信動作をＣＰＵ２０１の演算実行中と演算不実行中とに分けて説明する。図６中の「Ａ」のタイミングはＣＰＵ２０１の演算実行中を示し、同「Ｂ」のタイミングは同演算不実行中を示し、演算の実行・不実行に応じてメモリ領域（メモリ４０２，４０３）の選択／選択の切替が制御されている。 << Reception operation of slave PLC102 >>
Based on the time chart of FIG. 6, the reception operation of the slave PLC 102 will be described separately for the calculation execution of the CPU 201 and the non-calculation execution. The timing of "A" in FIG. 6 indicates that the operation of the CPU 201 is being executed, the timing of "B" indicates that the operation is not being executed, and the memory areas (memory 402, 403) correspond to the execution / non-execution of the operation. Selection / selection switching is controlled.

（１）まず、前記「Ａ」のタイミングにおける動作例を説明する。ここではマルチプレクサ制御部４０７から演算部マルチプレクサ４０５に演算部選択信号が出力され、メモリ４０２が演算用メモリとして選択される。したがって、ＣＰＵ２０１はメモリ４０２にアクセスしながら演算を実行し、演算結果はメモリ４０２に格納される。 (1) First, an operation example at the timing of "A" will be described. Here, the multiplexer control unit 407 outputs a calculation unit selection signal to the calculation unit multiplexer 405, and the memory 402 is selected as the calculation memory. Therefore, the CPU 201 executes the calculation while accessing the memory 402, and the calculation result is stored in the memory 402.

このとき通信コントローラ２１１が、マスターＰＬＣ１０１からの送信フレームを受信すればＳ１１〜Ｓ１４の処理が実行される。また、マルチプレクサ制御部４０７が、演算部選択信号４０８を演算部マルチプレクサ４０５に出力する一方、等価部選択信号４０９を等価部マルチプレクサ４０６に出力する。 At this time, if the communication controller 211 receives the transmission frame from the master PLC 101, the processes of S11 to S14 are executed. Further, the multiplexer control unit 407 outputs the calculation unit selection signal 408 to the calculation unit multiplexer 405, while outputting the equivalent unit selection signal 409 to the equivalent unit multiplexer 406.

これによりメモリ４０２が引き続き演算用メモリに選択される一方、メモリ４０３が等価用メモリに選択される。すなわち、マルチプレクサ制御部４０７により演算用と等価用のメモリ領域（メモリ４０２，４０３）が選択制御される。 As a result, the memory 402 is continuously selected as the arithmetic memory, while the memory 403 is selected as the equivalent memory. That is, the multiplexer control unit 407 selectively controls the memory areas (memories 402 and 403) for calculation and equivalent.

その結果、Ｓ１５の処理をスレーブＰＬＣ１０２のラダープログラム実行時にも行うことが可能となる。したがって、ＣＰＵ２０１の演算の実行・不実行にかかわらずメモリの等価処理が可能となり、メモリ等価にかかる時間を大幅に短縮できる。 As a result, the processing of S15 can be performed even when the ladder program of the slave PLC 102 is executed. Therefore, the memory equivalent processing can be performed regardless of whether the operation of the CPU 201 is executed or not, and the time required for the memory equivalent can be significantly shortened.

（２）つぎに前記「Ｂ」のタイミングにおける動作例を説明する。ここではマルチプレクサ制御部４０７は、演算部選択信号４０８および等価部選択信号４０９を両マルチプレクサ４０５，４０６に出力し、演算用と等価用のメモリ領域（メモリ４０２，４０３）を切替制御する。 (2) Next, an operation example at the timing of "B" will be described. Here, the multiplexer control unit 407 outputs the calculation unit selection signal 408 and the equivalent unit selection signal 409 to both multiplexers 405 and 406, and switches and controls the memory areas (memories 402 and 403) for calculation and equivalent.

すなわち、以後は演算用にメモリ４０３が選択される一方、等価用にメモリ４０２が選択され、Ｓ１５の処理が実行される。これによりマスターＰＬＣ１０１の処理結果がすべて反映された等価の状態でスレーブＰＬＣ１０２の動作が可能となる。 That is, after that, the memory 403 is selected for the calculation, the memory 402 is selected for the equivalent, and the process of S15 is executed. As a result, the slave PLC 102 can be operated in an equivalent state in which all the processing results of the master PLC 101 are reflected.

ここで実施例１では、スレーブＰＬＣ１０２は、ＣＰＵ２０１の演算実行中にマスターＰＬＣ１０１から送信された等価データを等価用メモリ２０５に保存し、同演算不実行中（ラダープログラムの実行停止時）に等価用メモリ２０５の保存データを演算用メモリ２０３にコピーしていた。 Here, in the first embodiment, the slave PLC 102 saves the equivalent data transmitted from the master PLC 101 during the execution of the calculation of the CPU 201 in the equivalent memory 205, and performs the equivalent data during the non-execution of the calculation (when the execution of the ladder program is stopped). The stored data in the memory 205 was copied to the calculation memory 203.

これに対して実施例２では、メモリ領域（メモリ４０２，４０３）を演算用と等価用とに選択可能ため、演算実行中に等価データを作成保存でき、この点で演算不実行中のコピー処理を削減することができる。したがって、スレーブ演算部４０１は、図６中の「Ｃ」に示すように、直ちに次の演算を開始でき、この点で演算開始までの待ち時間がなく、処理速度を高速化することができる。 On the other hand, in the second embodiment, since the memory area (memory 402, 403) can be selected for the calculation and the equivalent, the equivalent data can be created and saved during the calculation, and in this respect, the copy process during the non-calculation execution. Can be reduced. Therefore, as shown in "C" in FIG. 6, the slave calculation unit 401 can immediately start the next calculation, and at this point, there is no waiting time until the calculation starts, and the processing speed can be increased.

ＰＬＣ二重化システムでは、マスターＰＬＣ１０１の演算結果をスレーブＰＬＣ１０２に反映させるメモリ等価処理を行うことで制御機器の入出力情報などがスレーブＰＬＣ１０２に展開される。 In the PLC duplication system, the input / output information of the control device and the like are expanded to the slave PLC 102 by performing the memory equivalent processing that reflects the calculation result of the master PLC 101 on the slave PLC 102.

ところが、前述のようにスレーブＰＬＣ１０２の演算中にデータが上書きされることを防止するため、演算中にはメモリ等価処理が行えない。そのため、スレーブＰＬＣ１０２の演算不実行中に行うこととなるが、メモリ等価までに時間がかかってしまう。 However, as described above, in order to prevent the data from being overwritten during the calculation of the slave PLC 102, the memory equivalent processing cannot be performed during the calculation. Therefore, it is performed while the operation of the slave PLC 102 is not executed, but it takes time to equalize the memory.

また、演算不実行の時間が極めて短い（演算処理の負荷が大きい）場合に等価データを作成する処理を実施できないタイミングが発生するおそれがある。そこで、実施例３のＰＬＣ二重化システムは、ＦＰＧＡ２０２に実装された広帯域バスを介して高速に演算用メモリ２０３からデータ転送可能にしている。 In addition, when the time for non-execution of calculation is extremely short (the load of calculation processing is large), there is a possibility that a timing may occur in which the process of creating equivalent data cannot be executed. Therefore, the PLC duplication system of the third embodiment enables data transfer from the arithmetic memory 203 at high speed via the broadband bus mounted on the FPGA 202.

≪構成例≫
図７に基づき実施例３の構成例を説明する。 << Configuration example >>
A configuration example of Example 3 will be described with reference to FIG. 7.

（１）マスターＰＬＣ１０１は、ＣＰＵ２０１,演算用メモリ２０３，等価用メモリ２０５，通信コントローラ（等価データ送信部）２１１，等価データ生成部３００を実装している。 (1) The master PLC 101 implements a CPU 201, a calculation memory 203, an equivalent memory 205, a communication controller (equivalent data transmission unit) 211, and an equivalent data generation unit 300.

ここで演算用メモリ２０３・等価データ生成部３００間のメモリバスｂと、等価データ生成部３００・等価用メモリ２０５間の等価バスｃとには、広帯域のオンチップが使用され、短時間での高速データコピーが可能となっている。 Here, a wide band on-chip is used for the memory bus b between the arithmetic memory 203 and the equivalent data generation unit 300 and the equivalent bus c between the equivalent data generation unit 300 and the equivalent data generation unit 205 in a short time. High-speed data copy is possible.

等価データ生成部３００は、ＣＰＵ２０１の演算不実行のタイミングで状変のあったメモリブロックのメモリデータのみをコピーし、等価データを作成する。また、等価データ生成部３００は、図８に示すように、状変検出部３１１，メモリ状変ステータス３１２，データ転送部３１３，等価用ＲＡＭ状変ステータス３１４を実装する。 The equivalent data generation unit 300 copies only the memory data of the memory block whose state has changed at the timing when the calculation of the CPU 201 is not executed, and creates the equivalent data. Further, as shown in FIG. 8, the equivalent data generation unit 300 implements the state change detection unit 311, the memory state change status 312, the data transfer unit 313, and the equivalent RAM state change status 314.

状変検出部３１１は、演算用メモリ２０３へのライトデータと等価用メモリ２０５のリードデータとを比較し、該両データの不一致を状変として検出して前記状変ステータス３１２にセットする。 The state change detection unit 311 compares the write data to the arithmetic memory 203 with the read data of the equivalent memory 205, detects a discrepancy between the two data as a state change, and sets the state change status 312.

データ転送部３１３は、前記状変ステータス３１２から状変のあったメモリブロックの情報（状変データ）を取得して等価用メモリ２０５に格納し、該格納された情報に応じた前記状変ステータス３１４をセットする。なお、通信コントローラ２１１は、前記状変ステータス３１４にセットされた情報をスレーブＰＬＣ１０２に送信する制御を行う。 The data transfer unit 313 acquires the information (state change data) of the memory block in which the state has changed from the state change status 312, stores the information (state change data) in the equivalent memory 205, and stores the state change status according to the stored information. Set 314. The communication controller 211 controls to transmit the information set in the state change status 314 to the slave PLC 102.

（２）スレーブＰＬＣ１０２
スレーブＰＬＣ１０２は、図７に示すように、ＣＰＵ２０１,演算用メモリ２０３，等価用メモリ２０５，通信コントローラ２１１，等価反映部３０１を実装し、ＣＰＵ２０１は演算用メモリ２０３にアクセスしながら演算を実行する。 (2) Slave PLC102
As shown in FIG. 7, the slave PLC 102 implements the CPU 201, the calculation memory 203, the equivalent memory 205, the communication controller 211, and the equivalent reflection unit 301, and the CPU 201 executes the calculation while accessing the calculation memory 203.

通信コントローラ２１１はマスターＰＬＣ１０１からのデータ送信に対する受信動作を制御し、等価データを演算用メモリ２０３に蓄積する。このとき等価反映部３０１は、ＣＰＵ２０１の演算不実行状態の際に演算用メモリ２０３から状変のあった領域のメモリデータ、即ち状変データのみを等価用メモリ２０５にコピーする。 The communication controller 211 controls the reception operation for data transmission from the master PLC 101, and stores the equivalent data in the calculation memory 203. At this time, the equivalent reflection unit 301 copies only the memory data of the area where the state change has occurred from the calculation memory 203, that is, the state change data to the equivalent memory 205 when the calculation is not executed by the CPU 201.

その結果、状変のあったメモリブロックのみが等価反映部３０１によりコピーされ、状変のないメモリブロックのコピーが不要となる。また、スレーブＰＬＣ１０２の演算実行中にマスターＰＬＣ１０１で状変データを予めスレーブＰＬＣ１０２の演算用メモリ２０３に保存しておくことにより、通信によるデータ送受信にかかる処理を削減でき、この点で等価処理の時間短縮に貢献できる。 As a result, only the memory block having the state change is copied by the equivalent reflection unit 301, and the copy of the memory block without the state change becomes unnecessary. Further, by preserving the state change data in the calculation memory 203 of the slave PLC 102 in advance during the calculation execution of the slave PLC 102, the processing required for data transmission / reception by communication can be reduced, and in this respect, the equivalent processing time. Can contribute to shortening.

≪動作例≫
図９に基づきマスターＰＬＣ１０１の動作例を説明する。ここでは前記状変ステータス３１２，３１４は簡略化のため、３ビットのデータとして記載するが、これに限定されることなく、メモリ内部の分割数に応じて可変とする。 ≪Operation example≫
An operation example of the master PLC 101 will be described with reference to FIG. Here, the state change statuses 312 and 314 are described as 3-bit data for simplification, but the data is not limited to this and is variable according to the number of divisions inside the memory.

なお、図６と同様に図９中の「Ａ」のタイミングはＣＰＵ２０１の演算実行中を示し、同「Ｂ」のタイミングは同演算不実行中を示し、同「Ｃ」のタイミングはＣＰＵ２０１の次の演算開始中を示している。 As in FIG. 6, the timing of “A” in FIG. 9 indicates that the calculation of CPU 201 is being executed, the timing of “B” indicates that the calculation is not being executed, and the timing of “C” is next to CPU 201. Indicates that the calculation of is starting.

（１）まず、前記「Ａ」のタイミングにおける動作例を説明すれば、マスターＰＬＣ１０１のＣＰＵ２０１は、演算用メモリ２０３にアクセスしながら演算を実行する。この演算用メモリ２０３への書き込み動作の際に状変検出部３１１は、メモリバスａ１を介して演算用メモリ２０３へのライトデータを取得する。 (1) First, to explain the operation example at the timing of "A", the CPU 201 of the master PLC 101 executes the calculation while accessing the calculation memory 203. During the writing operation to the calculation memory 203, the state change detection unit 311 acquires write data to the calculation memory 203 via the memory bus a1.

ここで取得したライトデータと、メモリバスａ２を介してリードした等価用メモリ２０５のリードデータとを比較して状変を検出する。図９中では「状変あり＃０〜＃２」が状変の検出を示し、状変検出後に前記状変ステータス３１２がセットされる。 The state change is detected by comparing the write data acquired here with the read data of the equivalent memory 205 read via the memory bus a2. In FIG. 9, “with state change # 0 to # 2” indicates detection of state change, and the state change status 312 is set after the state change is detected.

（２）つぎに前記「Ｂ」のタイミングにおける動作例を説明する。ここではデータ転送部３１３が、前記状変ステータス３１２から状変を読み出し、読み出された状変のあったメモリブロック番号を抽出する。 (2) Next, an operation example at the timing of "B" will be described. Here, the data transfer unit 313 reads the state change from the state change status 312, and extracts the read memory block number of the state change.

抽出されたメモリブロック番号に該当するメモリアドレスに基づきメモリバスｂを介して演算用メモリ２０３から状変を含むメモリデータをリードする。これと同時進行で前記リードしたメモリデータを等価用メモリ２０５に等価バスｃを介してライトする（メモリコピー動作）。 Based on the memory address corresponding to the extracted memory block number, the memory data including the state change is read from the calculation memory 203 via the memory bus b. At the same time as this, the read memory data is written to the equivalent memory 205 via the equivalent bus c (memory copy operation).

このときオンチップで広帯域なメモリバスｂおよび等価バスｃを使用することで短時間でのデータ転送が可能となるため、メモリコピー動作が高速化し、メモリ等価の処理速度を向上させることができる。したがって、演算不実行の時間が極めて短い場合（演算処理の負荷が大きい場合）にも等価データを作成することができる。 At this time, by using the wideband memory bus b and the equivalent bus c on-chip, data transfer can be performed in a short time, so that the memory copy operation can be speeded up and the processing speed equivalent to the memory can be improved. Therefore, equivalent data can be created even when the time for non-execution of calculation is extremely short (when the load of calculation processing is large).

その後、矢印Ｐ〜Ｒに示すように、転送したデータを書き込んだメモリブロック番号に対応する前記メモリ状変ステータス３１４をセットし、転送完了を示すため前記メモリ状変ステータス３１２をクリアする（矢印Ｓ〜Ｕ参照）。 After that, as shown by arrows P to R, the memory state change status 314 corresponding to the memory block number in which the transferred data is written is set, and the memory state change status 312 is cleared to indicate the transfer completion (arrow S). ~ U).

また、前記メモリ状変ステータス３１４がセットされた後、通信コントローラ２１１はスレーブＰＬＣ１０２の演算状態に関わらず等価データをスレーブＰＬＣ１０２に送信させる。なお、矢印Ｖに示すように、送信完了したメモリブロック番号に該当する前記状変ステータス３１４はクリアされるものとする。 Further, after the memory state change status 314 is set, the communication controller 211 causes the slave PLC 102 to transmit equivalent data regardless of the calculation state of the slave PLC 102. As shown by the arrow V, the state change status 314 corresponding to the memory block number for which transmission has been completed shall be cleared.

（３）最後に「Ｃ」のタイミングにおける動作例を説明する。この場合には「Ａ」のタイミングと同様、マスターＰＬＣ１０１のＣＰＵ２０１は演算用メモリ２０３にアクセスしながら演算を実行し、さらに状変を検出する。 (3) Finally, an operation example at the timing of "C" will be described. In this case, similarly to the timing of “A”, the CPU 201 of the master PLC 101 executes the calculation while accessing the calculation memory 203, and further detects the state change.

この動作と並行して通信コントローラ２１１は、前記状変ステータス３１４にセットされたメモリブロック番号のメモリデータをスレーブＰＬＣ１０２に送信させる制御が可能である。 In parallel with this operation, the communication controller 211 can control the slave PLC 102 to transmit the memory data of the memory block number set in the state change status 314.

すなわち、演算実行中に前記状変ステータス３１４のセット情報を送信でき、この点でメモリ等価の時間短縮に貢献できる。このとき等価用メモリ２０５は、演算中に変化しないので、演算実行中でも等価用メモリ２０５からデータを読み出しながら状変データを作成することが可能である。 That is, the set information of the state change status 314 can be transmitted during the execution of the calculation, and in this respect, the time equivalent to the memory can be shortened. At this time, since the equivalent memory 205 does not change during the calculation, it is possible to create the state change data while reading the data from the equivalent memory 205 even during the execution of the calculation.

なお、本発明は、上記実施形態に限定されるものではなく、各請求項に記載された範囲内で変形して実施することができる。例えば図２のＦＰＧＡ２０２を備えたマスターＰＬＣ１０１と、図５のＦＰＧＡ２０２を備えたスレーブＰＬＣ１０２とを用いてもよい。 The present invention is not limited to the above embodiment, and can be modified and implemented within the range described in each claim. For example, a master PLC 101 having the FPGA 202 of FIG. 2 and a slave PLC 102 having the FPGA 202 of FIG. 5 may be used.

この場合にもＣＰＵ２０１の演算データの書き込み時に等価データを作成保存でき、またＣＰＵ２０１の演算の実行・不実行にかかわらずメモリの等価処理が可能となる。さらに実施例１，２ではＦＰＧＡ２０２の内部メモリ２０５，４０２，４０３を用いたが、ＣＰＵ２０１が作業用として使用するＲＡＭの半分以下のアクセス時間の外部メモリ２０３を用いてもよいものとする。 In this case as well, the equivalent data can be created and saved when the operation data of the CPU 201 is written, and the equivalent processing of the memory can be performed regardless of whether the operation of the CPU 201 is executed or not. Further, although the internal memories 205, 402, and 403 of the FPGA 202 are used in the first and second embodiments, the external memory 203 having an access time of less than half of the RAM used by the CPU 201 for work may be used.

また、図７中の等価データ生成部３００と等価反映部３０１の双方の機能を併せ持った構成をマスターＰＬＣ１０１，スレーブＰＬＣ１０２に実装させてもよいものとする。 Further, a configuration having both functions of the equivalent data generation unit 300 and the equivalent reflection unit 301 in FIG. 7 may be mounted on the master PLC 101 and the slave PLC 102.

１０１…マスターＰＬＣ（主系）
１０２…スレーブＰＬＣ（従系）
２０１…ＣＰＵ
２０２…ＦＰＧＡ（集積回路）
４０２，４０３…メモリ
２０４…ＭＵＸ（マルチプレクサ）
２０５…等価用ＲＡＭ
２０６，３１１…状変検出部
２０７…状変ステータス
２０８，２１０…ＤＭＡＣ
２０９…ＴｘＢｕｆ
２１０…ＲｘＢｕｆ
２１１…通信コントローラ（通信部）
３００…等価データ作成部
３１２…メモリ状変ステータス（第１の状変ステータス）
３１３…データ転送部
３１４…等価用ＲＡＭ状変ステータス（第２の状変ステータス）
４０２，４０３…メモリ
４０５…演算部マルチプレクサ
４０６…等価部マルチプレクサ
４０７…マルチプレクサ制御部
４０８…演算部選択信号
４０９…等価部選択信号 101 ... Master PLC (main system)
102 ... Slave PLC (subordinate)
201 ... CPU
202 ... FPGA (integrated circuit)
402, 403 ... Memory 204 ... MUX (multiplexer)
205 ... Equivalent RAM
206, 311 ... State change detection unit 207 ... State change status 208, 210 ... DMAC
209 ... TxBuf
210 ... RxBuf
211 ... Communication controller (communication unit)
300 ... Equivalent data creation unit 312 ... Memory state change status (first state change status)
313 ... Data transfer unit 314 ... Equivalent RAM state change status (second state change status)
402, 403 ... Memory 405 ... Arithmetic unit multiplexer 406 ... Equivalent unit multiplexer 407 ... multiplexer control unit 408 ... Arithmetic unit selection signal 409 ... Equivalent unit selection signal

Claims (9)

主系と従系の制御装置を備え、
前記主系の演算結果を等価データとして、前記従系に反映させる二重系制御システムのメモリ等価方式であって、
前記主系および前記従系は、
前記演算結果を格納する演算用メモリと、
前記等価データを格納する等価用メモリと、
を備えることを特徴とする二重系制御システムのメモリ等価方式。 Equipped with main system and slave control devices
It is a memory equivalent method of a dual system control system that reflects the calculation result of the main system as equivalent data in the slave system.
The main system and the slave system
An arithmetic memory for storing the arithmetic results and
Equivalent memory for storing the equivalent data and
A memory equivalent method of a dual control system characterized by being equipped with. 前記主系は、前記演算用メモリへの前記演算結果の格納と同時進行で前記等価用メモリに前記等価データを格納する
ことを特徴とする請求項１記載の二重系制御システムのメモリ等価方式。 The memory equivalent method of the dual system control system according to claim 1, wherein the main system stores the equivalent data in the equivalent memory at the same time as storing the calculation result in the calculation memory. .. 前記主系は、前記等価データと前記等価用メモリの格納データとを比較し、前記両データの不一致を状変として検出する状変検出部を備え、
前記状変があったメモリブロックの情報を前記従系に送信する一方、
前記従系は、前記送信データに含まれるメモリブロックの情報に基づき前記等価用メモリの記憶データを更新する
ことを特徴とする請求項１または２記載の二重系制御システムのメモリ等価方式。 The main system includes a state change detection unit that compares the equivalent data with the stored data of the equivalent memory and detects a discrepancy between the two data as a state change.
While transmitting the information of the memory block in which the state has changed to the slave system,
The memory equivalent method of the dual system control system according to claim 1 or 2, wherein the slave system updates the stored data of the equivalent memory based on the information of the memory block included in the transmission data. 前記等価用メモリを含む等価回路をすべて集積回路に実装している
ことを特徴とする請求項１〜３のいずれかに記載の二重系制御システムのメモリ等価方式。 The memory equivalent method of the dual system control system according to any one of claims 1 to 3, wherein all the equivalent circuits including the equivalent memory are mounted on the integrated circuit. 前記等価用メモリは、前記等価回路が実装された集積回路の外部に高速メモリとして実装されている
ことを特徴とする請求項４記載の二重系制御システムのメモリ等価方式。 The memory equivalent method of the dual control system according to claim 4, wherein the equivalent memory is mounted as a high-speed memory outside the integrated circuit on which the equivalent circuit is mounted. 前記従系は、前記演算用メモリと前記等価用メモリの選択を切替可能なことを特徴とする請求項１〜５のいずれかに記載の二重系制御システム。 The dual system control system according to any one of claims 1 to 5, wherein the slave system can switch the selection between the arithmetic memory and the equivalent memory. 前記切替は、演算部の演算実行・不実行に応じて制御されていることを特徴とする請求項６記載の二重系制御システムのメモリ等価方式。 The memory equivalent method of the dual system control system according to claim 6, wherein the switching is controlled according to the calculation execution / non-execution of the calculation unit. 前記主系は、前記等価データを作成する際に集積回路の広帯域バスを介して、少なくとも前記演算用メモリからのデータ転送可能な等価データ生成部を備える
ことを特徴とする請求項１〜７のいずれかに記載の二重系制御システムのメモリ等価方式。 The main system includes at least an equivalent data generator capable of transferring data from the arithmetic memory via a broadband bus of an integrated circuit when creating the equivalent data, according to claims 1 to 7. The memory equivalent method of the dual control system described in either. 前記等価データ生成部は、前記等価データと前記等価用メモリの格納データとを比較し、前記両データの不一致を状変として検出して第１の状変ステータスにセットする状変検出部と、
前記メモリ状変ステータスから前記状変のあったメモリブロックの情報を取得して前記等価メモリに格納し、該格納されるメモリブロックの情報に応じた第２の状変ステータスをセットして通信部に転送するデータ転送部と、を備え、
前記データ転送部は、前記広域バスを介して前記演算用メモリから前記状変のデータを読み込み、
前記広域バスを介して前記等価用メモリにデータを記述することを特徴とする請求項８記載の二重系制御システムのメモリ等価方式。 The equivalent data generation unit compares the equivalent data with the stored data in the equivalent memory, detects a discrepancy between the two data as a state change, and sets the state change status to the first state change status.
The information of the memory block having the state change is acquired from the memory state change status and stored in the equivalent memory, and the second state change status corresponding to the information of the stored memory block is set and the communication unit. Equipped with a data transfer unit to transfer to
The data transfer unit reads the data of the state change from the calculation memory via the wide area bus, and reads the data of the state change.
The memory equivalent method of the dual system control system according to claim 8, wherein data is described in the equivalent memory via the wide area bus.

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