JP2021149417A - 記憶装置および制御方法 - Google Patents

Abstract

【課題】 ストレージが疲弊してもデータの漏洩を防止できる記憶装置を実現する。【解決手段】 実施形態によれば、記憶装置は、第１不揮発性メモリと第２不揮発性メモリとコントローラとを具備する。前記第１不揮発性メモリは、各々にデータを複数回書き込み可能な複数の記憶素子を含み、第１暗号鍵生成情報を記憶する。前記第２不揮発性メモリは、各々の電気的特性を一度変化させることが可能な複数の記憶素子を含み、第２暗号鍵生成情報を記憶する。前記コントローラは、ホストから暗号消去が要求された場合、前記第１暗号鍵生成情報を消去するための第１処理を行い、前記第１処理が失敗したならば、前記第２暗号鍵生成情報を消去するための第２処理を行うように構成される。【選択図】図３

Description

本発明の実施形態は、不揮発性メモリを備える記憶装置を制御する技術に関する。

近年、ストレージとして不揮発性メモリを備える記憶装置が広く普及している。このような記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。

記憶装置は、データの漏洩を防止するために、ストレージに記憶させるユーザデータを自動的に暗号化する機能（自己暗号化機能）を有していることがある。自己暗号化機能を有する記憶装置は自己暗号化ドライブ（ｓｅｌｆ ｅｎｃｒｙｐｔｉｎｇ ｄｒｉｖｅ：ＳＥＤ）とも称される。

ＳＥＤは、暗号消去の要求（Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ）に応じて、記憶暗号鍵を生成するための情報（暗号鍵生成情報）をストレージから消去する。これにより、ストレージに記憶されている暗号化されたユーザデータを復号する手段が失われる記憶ので、データの漏洩を防止できる。

特表２００９−５２６３３３号公報

しかしながら、ストレージの疲弊等によって、記憶暗号鍵生成情報をストレージから消去できない場合があった。この場合、ストレージに記憶されている暗号化されたユーザデータは復号可能なままであり、データの漏洩を防止できなかった。

本発明が解決しようとする課題は、ストレージが疲弊してもデータの漏洩を防止できる記憶装置および記憶装置の制御方法を提供することである。

実施形態によれば、記憶装置は、第１不揮発性メモリと、第２不揮発性メモリと、コントローラとを具備する。前記第１不揮発性メモリは、各々にデータを複数回書き込み可能な複数の記憶素子を含み、第１暗号鍵生成情報を記憶する。前記第２不揮発性メモリは、各々の電気的特性を一度変化させることが可能な複数の記憶素子を含み、第２暗号鍵生成情報を記憶する。前記コントローラは、前記第１暗号鍵生成情報と前記第２暗号鍵生成情報とを用いて１つの暗号鍵を生成し、前記第１不揮発性メモリに書き込むべきデータを前記暗号鍵で暗号化し、前記第１不揮発性メモリから読み出したデータを前記暗号鍵で復号するように構成される。前記コントローラは、ホストから暗号消去が要求された場合、前記第１暗号鍵生成情報を消去するための第１処理を行い、前記第１処理が失敗したならば、前記第２暗号鍵生成情報を消去するための第２処理を行うように構成される。

本発明の第１実施形態に係る記憶装置を含む情報処理システムの構成例を示すブロック図。 本発明の第１実施形態に係る記憶装置内の、暗号鍵生成情報が記憶される領域の例を示す図。 本発明の第１実施形態に係る記憶装置の機能構成例を示すブロック図。 本発明の第１実施形態に係る記憶装置によって第１不揮発性メモリ（ストレージ）内の第１暗号鍵生成情報が消去される例を示す図。 本発明の第１実施形態に係る第１処理が失敗した後に第２処理が成功した場合の第１不揮発性メモリおよび第２不揮発性メモリ（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅメモリ）の状態を示すブロック図。 本発明の第１実施形態に係る記憶装置において、第２不揮発性メモリに第２暗号鍵生成情報を記憶する例を示す図。 本発明の第１実施形態に係る記憶装置において、図６に示した第２暗号鍵生成情報を消去する例を示す図。 本発明の第１実施形態に係る記憶装置内のＣＰＵによって実行される第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理の手順の例を示すフローチャート。 本発明の第２実施形態に係る記憶装置内のＣＰＵによって実行される第１不揮発性メモリに対する第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理の手順の例を示すフローチャート。 本発明の第２実施形態に係る記憶装置内のＣＰＵによって実行される第２不揮発性メモリに対する第３のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理の手順の例を示すフローチャート。

以下、図面を参照して、本発明の実施形態を説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る記憶装置を含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホストデバイス２（以下、ホスト２とも称する）と記憶装置３とを含む。

ホスト２はパーソナルコンピュータやサーバ、携帯電話、撮像装置であってもよいし、タブレット、スマートフォンなどの携帯端末であってもよいし、カーナビゲーションシステムなどの車載端末であってもよい。

記憶装置３は、ストレージにデータを書き込み、ストレージからデータを読み出すように構成されたストレージデバイスである。記憶装置３は、例えば、ソリッドステートドライブ（ＳＳＤ）として実現されてもよいし、ハードディスクドライブ（ＨＤＤ）として実現されてもよい。以下では、記憶装置３がＳＳＤとして実現されている場合について例示する。記憶装置３は、データの漏洩等を防止するために、ストレージに記憶させるユーザデータを自動的に暗号化する機能（自己暗号化機能）を有している。つまり、記憶装置３は自己暗号化ドライブ（ＳＥＤ）である。記憶装置３は、例えばトラステッド・コンピューティング・グループ（ＴＣＧ）の規格に準拠し、ＴＣＧの規格で定められた自己暗号化機能を有している。ＴＣＧの規格では、例えばデータ暗号化、ストレージの部分領域（レンジ）毎のアクセス制御が規定されている。記憶装置３は、記憶装置３の外部の情報処理装置であるホスト２の記憶装置として機能し得る。記憶装置３はホスト２にケーブルまたはネットワークを介して接続されてもよい。

ホスト２と記憶装置３とを相互接続するためのインタフェースとしては、ＳＣＳＩ、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、ＡＴＡ、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）等が使用され得る。

記憶装置３は、第１不揮発性メモリ５とコントローラ４とを備える。

第１不揮発性メモリ５は、記憶装置３のストレージである。第１不揮発性メモリ５は、複数の記憶素子（メモリセル）を含む。第１不揮発性メモリ５内の記憶素子は、データを複数回書き込み可能である第１不揮発性メモリ５は、例えばＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリである。第１不揮発性メモリ５は複数のＮＡＮＤ型フラッシュメモリチップを含んでいてもよいし、複数のＮＯＲ型フラッシュメモリチップを含んでいてもよい。

コントローラ４は、第１不揮発性メモリ５を制御するメモリコントローラである。コントローラ４は例えばＳｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳｏＣ）のような回路である。コントローラ４は、第１不揮発性メモリ５と通信可能に接続される。

コントローラ４は、ホストインタフェース（ホストＩ／Ｆ）１１、処理部１２、ストレージインタフェース（ストレージＩ／Ｆ）１３、第２不揮発性メモリ１４、リードオンリーメモリ（ＲＯＭ）１５、ランダムアクセスメモリ（ＲＡＭ）１６、等を含む。

ホストＩ／Ｆ１１は、記憶装置３と外部の情報処理装置との通信を行うハードウェアインタフェースである。外部から受信するコマンドとしては、例えば、ライトコマンド、リードコマンド、暗号消去のためのコマンド（Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ）（以下、Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドとも称する）、がある。Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドは、ユーザデータの暗号化および復号に用いる暗号鍵を、消去または変更することを要求するコマンドである。Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドは、ホスト２と記憶装置３とを相互接続するための種々のインタフェース規格で規定されている。例えばＮＶＭｅでは、Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドとして、Ｓａｎｉｔｉｚｅコマンド、Ｆｏｒｍａｔ ＮＶＭコマンド等が用いられる。

処理部１２はＳｏＣのような処理回路である。処理部１２は、ホストＩ／Ｆ１１を介して受信したコマンドを処理する。

ストレージＩ／Ｆ１３は、記憶装置３と第１不揮発性メモリ５との間の通信を行うハードウェアインタフェースである。ストレージＩ／Ｆ１３は、複数のチャンネルを介して、第１不揮発性メモリ５に含まれる複数のメモリチップに接続されてもよい。

第２不揮発性メモリ１４は、Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅメモリ（ＯＴＰメモリ）である。第２不揮発性メモリ１４として、例えば電気ヒューズ（ｅ−Ｆｕｓｅ）が用いられる。第２不揮発性メモリ１４は、複数の記憶素子（メモリセル）を含む。第２不揮発性メモリ１４の記憶素子は、電気的特性を一度だけ変化させることが可能な不可逆性の記憶素子である。

ＲＯＭ１５は、記憶装置３で用いられるプログラムやデータを記憶する。ＲＯＭ１５は、例えば、Ｉｎｉｔｉａｌ Ｐｒｏｇｒａｍ Ｌｏａｄ（ＩＰＬ）を記憶する。ＩＰＬは、記憶装置３の起動時に実行されるプログラムである。

ＲＡＭ１６は、記憶装置３で用いられるデータの一時記憶領域として用いられる。ＲＡＭ１６は、第１不揮発性メモリ５からロードされたファームウェアおよびシステムデータ、第１不揮発性メモリ５に書き込むべきユーザデータ、第１不揮発性メモリ５から読み出されたユーザデータ、等を一時的に記憶する。

処理部１２はＣＰＵ１７と暗号回路１８とを備える。

ＣＰＵ１７は、コントローラ４内の各部の動作を制御するように構成されたプロセッサである。ＣＰＵ１７は暗号鍵の管理のための機能を有する。例えば、ＣＰＵ１７は暗号鍵を生成するための暗号鍵生成情報の生成、更新、消去を行う。暗号鍵生成情報は、ＣＰＵ１７が暗号鍵を生成するために用いるデータである。暗号鍵生成情報は、１または０をそれぞれ示す複数ビットのデータが並んだデータ列である。暗号鍵生成情報の内容に応じて、ＣＰＵ１７が生成する暗号鍵が変化する。ＣＰＵ１７は複数の暗号鍵生成情報を用いて暗号鍵を生成する。ＣＰＵ１７は、生成した暗号鍵を、暗号回路１８内のレジスタに記憶させる。

暗号回路１８はデータの暗号化または復号を行う。暗号回路１８は、例えば、第１不揮発性メモリ５に書き込まれるユーザデータを暗号化する。また、暗号回路１８は、第１不揮発性メモリ５から読み出されたユーザデータを復号する。暗号回路１８は、例えばレジスタに記憶した暗号鍵を用いて、ユーザデータの暗号化または復号を行う。

図２（Ａ）は、本発明の第１実施形態に係る記憶装置３内の、暗号鍵生成情報が記憶される領域の例を示す図である。

図２（Ａ）に示すように、第１不揮発性メモリ５は管理領域５１とユーザデータ領域５２とを含む。管理領域５１はシステムデータを記憶可能である。ユーザデータ領域５２はユーザデータを記憶可能である。

管理領域５１には第１暗号鍵生成情報５１Ａが記憶可能である。第１暗号鍵生成情報５１Ａは、ＣＰＵ１７が暗号鍵を生成するために用いる複数の暗号鍵生成情報の内の１つである。第１暗号鍵生成情報５１Ａは、記憶装置３の製造時に管理領域５１に記憶され得る。第１暗号鍵生成情報５１Ａは、ユーザデータ領域５２内にあるユーザによって使用される範囲（レンジ）が設定される場合に、管理領域５１に記憶されてもよい。

また、第１暗号鍵生成情報５１Ａは、ホスト２から受信したＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドに応じて更新され得る。より詳しくは、この更新によって、第１暗号鍵生成情報５１Ａが管理領域５１から消去されると共に、新たな暗号鍵生成情報が管理領域５１に記憶される。この新たな暗号鍵生成情報は、後述する第３暗号鍵生成情報５１Ｂに相当する。

このように、管理領域５１には、製造時、またはユーザデータ領域５２内のレンジの設定時に、あるいはその後の更新毎に、１つの暗号鍵生成情報（例えば、第１暗号鍵生成情報５１Ａ、または第３暗号鍵生成情報５１Ｂ）が記憶される。ＣＰＵ１７は、暗号鍵を生成する際に管理領域５１に記憶されている暗号鍵生成情報を読み出して、暗号鍵の生成に用いることができる。

図２（Ｂ）は、本発明の第１実施形態に係る記憶装置３内の、別の暗号鍵生成情報が記憶される領域の例を示す図である。

図２（Ｂ）に示すように、第２不揮発性メモリ１４は管理領域１４１を含む。管理領域１４１には第２暗号鍵生成情報１４１Ａが記憶されている。第２暗号鍵生成情報１４１Ａは、ＣＰＵ１７が暗号鍵を生成するために用いる複数の暗号鍵生成情報の内の別の１つである。第２暗号鍵生成情報１４１Ａは、記憶装置３の製造時に管理領域１４１に記憶される。

このように、２つの暗号鍵生成情報５１Ａ，１４１Ａは、第１不揮発性メモリ５と第２不揮発性メモリ１４とにそれぞれ記憶されている。したがって、２つの暗号鍵生成情報５１Ａ，１４１Ａは、性質が異なる２つの記録媒体にそれぞれ記憶されると云える。

２つの暗号鍵生成情報５１Ａ，１４１Ａは、暗号鍵の生成に用いられる。ＣＰＵ１７は、第１暗号鍵生成情報５１Ａと第２暗号鍵生成情報１４１Ａとを用いて暗号鍵を生成する。ＣＰＵ１７は、生成した暗号鍵を、暗号回路１８内のレジスタに記憶させる。

ところで、第１不揮発性メモリ５に記憶されているユーザデータの漏洩を防止するには、暗号鍵を消去または変更すればよい。ユーザデータを第１不揮発性メモリ５に書き込む際に用いられた暗号鍵が、消去されるか、あるいは別の暗号鍵に変更されたならば、第１不揮発性メモリ５に記憶されている暗号化されたユーザデータを復号（復元）することは誰にもできなくなる（Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅが実現される）。したがって、ユーザデータの漏洩を防止できる。

暗号鍵を変更する方法の１つとして、受信したＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドに基づいて、第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａを変更する方法がある。第１暗号鍵生成情報５１Ａを変更することで、異なる暗号鍵が生成される。より具体的には、第２暗号鍵生成情報１４１Ａと変更後の第１暗号鍵生成情報５１Ａとを用いて生成された暗号鍵（すなわち変更後の暗号鍵）は、第２暗号鍵生成情報１４１Ａと変更前の第１暗号鍵生成情報５１Ａとを用いて生成された暗号鍵（すなわち変更前の暗号鍵）とは異なる。したがって、第１暗号鍵生成情報５１Ａを変更することで暗号鍵を変更できる。

しかし、第１不揮発性メモリ５がデータを消去できない状態である場合には、第１暗号鍵生成情報５１Ａを変更できない。例えばＳＳＤであれば、ＮＡＮＤ型フラッシュメモリが疲弊し、ＮＡＮＤ型フラッシュメモリへのデータの書き込みやＮＡＮＤ型フラッシュメモリ内のデータの消去ができない場合には、第１暗号鍵生成情報５１Ａを変更できない。また、ＮＡＮＤ型フラッシュメモリが疲弊した状態になったことに応じて、ＳＳＤがリードオンリーモードに設定されている場合、Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドを受け付けたとしても第１暗号鍵生成情報５１Ａを変更できない可能性がある。リードオンリーモードは、ＳＳＤからデータ読み出しのみが可能なモードである。

このような場合、暗号鍵は依然として生成可能である。つまり、第１不揮発性メモリ５に記憶されている暗号化されたユーザデータは復号可能な状態である。このため、ユーザデータが漏洩する可能性がある。

第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａが消去できない場合、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａを消去する。第２暗号鍵生成情報１４１Ａが消去されることで、暗号鍵を生成することは誰にもできなくなる。つまり、第１不揮発性メモリ５に記憶されている暗号化されたユーザデータを復号（復元）することは誰にもできなくなる（Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅが実現される）。第１暗号鍵生成情報５１Ａと第２暗号鍵生成情報１４１Ａのいずれかを消去する構成を備えることにより、第１暗号鍵生成情報５１Ａのみを消去する構成を有する場合と比較して、ユーザデータの暗号化に用いられた暗号鍵を消去または変更できる可能性を高めることができる。したがって、ストレージが疲弊してもデータの漏洩を防止できる。

図３は、本発明の第１実施形態に係る記憶装置３の機能構成例を示すブロック図である。

ＣＰＵ１７は、第１消去部１２１、第２消去部１２２、および通知部１２３を備える。ＣＰＵ１７は、例えばファームウェアのようなプログラムを実行することにより、これら各部の機能を実現する。

第１消去部１２１は、Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドが受信された場合に、第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａを消去するための処理（以下、第１処理と称する）を行う。第１処理において、第１消去部１２１は以下の（１）〜（３）の動作を行う。
（１）第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａを消去する。
（２）新たな暗号鍵生成情報５１Ｂを生成する。
（３）生成した新たな暗号鍵生成情報５１Ｂを第１不揮発性メモリ５に記憶させる。
この第１処理により、第１不揮発性メモリ５に記憶された第１暗号鍵生成情報５１Ａが、別の暗号鍵生成情報５１Ｂに置き換えられる。そして、第１消去部１２１は、第１処理が成功した場合、第１処理の成功を通知部１２３に通知する。また、第１消去部１２１は、第１処理が失敗した場合、第１処理の失敗を第２消去部１２２および通知部１２３に通知する。

第２消去部１２２は、第１処理が失敗した場合に、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａを消去するための処理（以下、第２処理と称する）を行う。第２処理では、第２不揮発性メモリ１４に記憶された第２暗号鍵生成情報１４１Ａを読み出せないようにすることによって、実質的に第２暗号鍵生成情報１４１Ａの消去を実現する。

第２不揮発性メモリ１４の記憶素子は、電気的特性を一度だけ変化させることが可能な不可逆性の記憶素子である。したがって、第２不揮発性メモリ１４は、電気的特性がまだ変化し得る状態（以下、第０状態と称する）の記憶素子と、電気的特性がもはや変化しない状態（以下、第１状態と称する）の記憶素子とを含み得る。初期状態の記憶素子は、第０状態である。

第０状態の記憶素子と第１状態の記憶素子の一方は、１ビットのデータ“０”を記憶していると解釈される。他方は、１ビットのデータ“１”を記憶していると解釈される。以下では、第０状態の記憶素子が１ビットのデータ“０”を記憶し、第１状態の記憶素子が１ビットのデータ“１”を記憶していると解釈される場合を例示する。

第２暗号鍵生成情報１４１Ａは、複数ビットのデータで構成されるデータ列である。第２不揮発性メモリ１４内の複数の記憶素子は、これら複数ビットのデータにそれぞれ対応する。第２不揮発性メモリ１４は、第０状態の記憶素子と第１状態の記憶素子と用いて、これら複数ビットのデータを記憶している。より詳しくは、このデータ列の内の１ビットのデータ“０”に対応する記憶素子は、第０状態である。また、このデータ列の内の１ビットのデータ“１”に対応する記憶素子は、第１状態である。

第２消去部１２２は、第２処理において、第２不揮発性メモリ１４内の全ての記憶素子を、第１状態にする。つまり、第２消去部１２２は、第０状態の記憶素子を、第１状態にそれぞれ遷移させる。これにより、第２不揮発性メモリ１４内の全ての記憶素子が第１状態になる。第１状態になった全ての記憶素子は、全てのビットがデータ“１”であるデータ列と解釈される。そのため、第２不揮発性メモリ１４から第２暗号鍵生成情報１４１Ａを読み出すことはできなくなる。つまり、第２不揮発性メモリ１４内の全ての記憶素子を第１状態にすることによって、第２暗号鍵生成情報１４１Ａを実質的に消去することを実現する。そして、第２消去部１２２は、第２処理が成功した場合、第２処理の成功を通知部１２３に通知する。また、第２消去部１２２は、第２処理が失敗した場合、第２処理の失敗を通知部１２３に通知する。

通知部１２３は、第１処理の成功、第１処理の失敗、第２処理の成功、および第２処理の失敗の少なくともいずれかを、ホストＩ／Ｆ１１を介してホスト２に通知する。より具体的には、通知部１２３は、第１消去部１２１から第１処理の成功が通知された場合、第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａが消去されたことをホスト２に通知する。通知部１２３は、第２消去部１２２から第２処理の成功が通知された場合、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａが消去されたことをホスト２に通知する。通知部１２３は、第２消去部１２２から第２処理の失敗が通知された場合、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａが消去されなかったことをホスト２に通知する。あるいは、通知部１２３は、第１消去部１２１から第１処理の失敗が通知された後に、第２消去部１２２から第２処理の失敗が通知された場合、第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａと第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａとがいずれも消去されなかったことをホスト２に通知してもよい。

さらに通知部１２３は、第１消去部１２１から第１処理の失敗が通知された場合に、第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａが消去されなかったことをホスト２に通知してもよい。この場合、ホスト２から第２処理を行う許可を得た場合に、第２消去部１２２が第２処理を行うようにしてもよい。

図４は、本発明の第１実施形態に係る第１処理が成功した場合の第１不揮発性メモリ５および第２不揮発性メモリ１４の状態を示すブロック図である。第１処理が成功した場合、第１不揮発性メモリ５に記憶されていた第１暗号鍵生成情報５１Ａは消去され、第３暗号鍵生成情報５１Ｂが第１不揮発性メモリ５（より詳しくは管理領域５１）に記憶される。

図５は、本発明の第１実施形態に係る第１処理が失敗した後に第２処理が成功した場合の第１不揮発性メモリ５および第２不揮発性メモリ１４の状態を示すブロック図である。第１処理が失敗した後に第２処理が成功した場合、第２不揮発性メモリ１４に記憶されていた第２暗号鍵生成情報１４１Ａは消去される。

図６および図７は、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａの消去についてより具体的に説明するための例を示す図である。

図６は本発明の第１実施形態に係る記憶装置において、第２不揮発性メモリ１４に第２暗号鍵生成情報１４１Ａを記憶する例を示す図である。図６に示す複数の枠それぞれは、第２不揮発性メモリ１４の記憶素子を示す。各枠内の数値は、対応する記憶素子が第０状態と第１状態のいずれであるかを示す。すなわち、枠内の数値が“０”であるならば、対応する記憶素子が第０状態であることを示す。また、枠内の数値が“１”であるならば、対応する記憶素子が第１状態であることを示す。

第２暗号鍵生成情報１４１Ａは、複数ビットのデータで構成されるデータ列である。第２不揮発性メモリ１４において、このデータ列の内の１ビットのデータ“０”に対応する記憶素子８２は、第０状態である。第２不揮発性メモリ１４において、このデータ列の内の１ビットのデータ“１”に対応する記憶素子８１は、第１状態である。

ＣＰＵ１７は、第１状態の記憶素子から１ビットのデータ“１”を読み出すように構成される。また、ＣＰＵ１７は、第０状態の記憶素子から１ビットのデータ“０”を読み出すように構成される。つまり、ＣＰＵ１７は、第１状態の記憶素子を、１ビットのデータ“１”が書き込まれた記憶素子として扱う。また、ＣＰＵ１７は、第０状態の記憶素子を、１ビットのデータ“０”が書き込まれた記憶素子として扱う。

ＣＰＵ１７は、第２暗号鍵生成情報１４１Ａのデータ列を構成する複数ビットのデータを、第２不揮発性メモリ１４内の複数の記憶素子８０にそれぞれ書き込む。より詳しくは、ＣＰＵ１７は、複数の記憶素子８０の各々を、データ列における、複数ビットのデータの順序に従って、複数ビットのデータの内の１ビットのデータの書き込み先として割り当てる。

そして、ＣＰＵ１７は、１ビットのデータ“１”に対して割り当てられた記憶素子８１を、第０状態から第１状態に遷移させる。具体的には、ＣＰＵ１７は、この記憶素子８１に書き込み電圧を印加する。

また、ＣＰＵ１７は、１ビットのデータ“０”に対して割り当てられた記憶素子８２に、何らの動作も行わない。より詳しくは、ＣＰＵ１７は、この記憶素子８２に書き込み電圧を印加しない。したがって、記憶素子８２は第０状態のままである。

一旦、第１状態に遷移した記憶素子を、第０状態に戻すことはできない。つまり、１ビットのデータ“１”を書き込むために第１状態に遷移した記憶素子８１を、第０状態の記憶素子に戻すことはできない。

図６に示すように、第２不揮発性メモリ１４内のある記憶素子群８０には第２暗号鍵生成情報１４１Ａが記憶されている。第２暗号鍵生成情報１４１Ａを記憶している記憶素子群８０の内、記憶素子群８１の各々は第１状態である。つまり、記憶素子群８１の各々は、１ビットのデータ“１”を記憶している。また、記憶素子群８０の内、記憶素子群８２の各々は第０状態である。つまり、記憶素子群８２の各々は、１ビットのデータ“０”を記憶している。なお、第２暗号鍵生成情報１４１Ａの記憶に用いられていない他の記憶素子８３群の各々は第０状態である。つまり、記憶素子８３群の各々は、１ビットのデータ“０”を記憶している。

図７は、本発明の第１実施形態に係る記憶装置３において、図６に示した第２暗号鍵生成情報１４１Ａを消去する例を示す図である。第２消去部１２２は、第２不揮発性メモリ１４内の記憶素子８２，８３群の各々を、第０状態から第１状態に遷移させる。より詳しくは、第２消去部１２２は、第２不揮発性メモリ１４内の記憶素子群８２，８３の各々に対して、書き込み電圧を印加する。これにより、それら記憶素子群８２，８３の各々を、第１状態に遷移させる。

図７に示す例では、図６に示した例において第０状態であった記憶素子群８２，８３の各々が、第１状態に遷移している。したがって、記憶素子群８２の各々は、１ビットのデータ“０”を記憶している状態から、１ビットのデータ“１”を記憶している状態に変化する。

これにより、第２暗号鍵生成情報１４１Ａを記憶するために用いられた記憶素子群８０から読み出されるデータ列は、全てのビットがデータ“１”であるデータ列となる。そのため、ＣＰＵ１７は、第２不揮発性メモリ１４から第２暗号鍵生成情報１４１Ａを読み出すことができなくなる。したがって、第２不揮発性メモリ１４から第２暗号鍵生成情報１４１Ａが消去されたと云える。

なお、第２不揮発性メモリ１４から第２暗号鍵生成情報１４１Ａが読み出されないようにするためには、第２暗号鍵生成情報１４１Ａの記憶に用いられている記憶素子群８０の内の、第０状態の記憶素子群８２の少なくとも１つを第１状態に遷移させればよい。しかしながら、第２不揮発性メモリ１４内の第０状態であるより多くの記憶素子を第１状態に遷移させることが望ましい。これは、第２不揮発性メモリ１４から読み出されたデータから第２暗号鍵生成情報１４１Ａを容易に類推できないようにするためである。

以上説明したように、本発明の第１実施形態に係る記憶装置３は、第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａの消去に失敗した場合にも、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａを消去する。これにより、第１不揮発性メモリ５が疲弊しても、第１不揮発性メモリ５内のデータの漏洩を防止できる。

図８は、本発明の第１実施形態に係る記憶装置３内のＣＰＵ１７によって実行される第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理の手順の例を示すフローチャートである。

Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅが要求された場合（開始）、第１消去部１２１は第１処理を行う（Ｓ１０１）。そして、第１消去部１２１は第１処理が成功したか否かを判定する（Ｓ１０２）。

第１処理が成功した場合（Ｓ１０２のＹＥＳ）、第１消去部１２１は第１処理が成功したことを通知部１２３に通知する（Ｓ１０３）。通知部１２３は、この通知に応じて、第１暗号鍵生成情報５１Ａの消去が成功したことをホスト２に通知し（Ｓ１０４）、図８の第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理を終了する（終了）。

第１処理が失敗した場合（Ｓ１０２のＮＯ）、第１消去部１２１は第１処理が失敗したことを通知部１２３に通知する（Ｓ１０５）。ＣＰＵ１７の第２消去部１２２は、この通知に応じて第２処理を行う（Ｓ１０６）。そして、第２消去部１２２は第２処理が成功したか否かを判定する（Ｓ１０７）。

第２処理が成功した場合（Ｓ１０７のＹＥＳ）、第２消去部１２２は第２処理が成功したことを通知部１２３に通知する（Ｓ１０８）。通知部１２３は、この通知に応じて、第２暗号鍵生成情報１４１Ａの消去が成功したことをホスト２に通知し（Ｓ１０９）、図８の第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理を終了する（終了）。

第２処理が失敗した場合（Ｓ１０７のＮＯ）、第２消去部１２２は第２処理が失敗したことを通知部１２３に通知する（Ｓ１１０）。通知部１２３は、この通知に応じて、第２暗号鍵生成情報１４１Ａの消去が失敗したことをホスト２に通知し（Ｓ１１１）、図８の第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理を終了する（終了）。

以上の図８に示した第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理により、ＣＰＵ１７は、ホスト２からのＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅの要求に応じて第１処理を行う。ＣＰＵ１７は、第１処理が失敗した場合には、第２処理をさらに行う。これにより、第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａの消去に失敗した場合にも、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａが消去される。これにより、第１不揮発性メモリ５内のデータの漏洩を防止できる。

また、ＣＰＵ１７は、第１処理の成功か、あるいは第２処理の成功または失敗をホスト２に通知するので、ユーザはこの通知に基づいて記憶装置３の取り扱いを判断できる。例えば第１処理が成功した場合、ユーザは記憶装置３を再利用可能と判断できる。第２処理が成功した場合、ユーザは記憶装置３を廃棄可能と判断できる。また第２処理が失敗した場合、ユーザは廃棄のために記憶装置３を物理的に破壊して再利用不可能にする必要があると判断できる。

（第２実施形態）
第１実施形態では、ホスト２から受信したＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドに基づいて第１処理を行う。そして、第１処理が失敗した場合に第２処理を行う。

これに対して、第２実施形態では、ホスト２から受信した第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドに基づいて第１処理を行う。また、第２実施形態では、ホスト２から受信した第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドに基づいて第２処理を行う。

第２実施形態に係る記憶装置３の構成は第１実施形態の記憶装置３と同様である。以下、第１実施形態と異なる点について主に説明する。

第１消去部１２１は、第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドをホスト２から受信したことに応じて、第１処理を行う。第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドは、第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａの消去を要求するコマンドである。第１処理の詳細については、第１実施形態で説明した通りである。第１消去部１２１は、第１処理が成功した場合、第１処理の成功を通知部１２３に通知する。また、第１消去部１２１は、第１処理が失敗した場合、第１処理の失敗を通知部１２３に通知する。

第２消去部１２２は、第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドをホスト２から受信したことに応じて、第２処理を行う。第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドは、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａの消去を要求するコマンドである。第２処理の詳細については、第１実施形態で説明した通りである。第２消去部１２２は、第２処理が成功した場合、第２処理の成功を通知部１２３に通知する。また、第２消去部１２２は、第２処理が失敗した場合、第２処理の失敗を通知部１２３に通知する。

通知部１２３は、第１処理の成功、第１処理の失敗、第２処理の成功、および第２処理の失敗の少なくともいずれかを、ホストＩ／Ｆ１１を介してホスト２に通知する。より具体的には、通知部１２３は、第１消去部１２１から第１処理成功が通知された場合、第１不揮発性メモリ５内の第１暗号鍵生成情報５１Ａが消去されたことをホスト２に通知する。通知部１２３は、第１消去部１２１から第１処理の失敗が通知された場合、第１暗号鍵生成情報５１Ａが消去されなかったことをホスト２に通知する。通知部１２３は、第２消去部１２２から第２処理の成功が通知された場合、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａが消去されたことをホスト２に通知する。また、通知部１２３は、第２消去部１２２から第２処理の失敗が通知された場合、第２不揮発性メモリ１４内の第２暗号鍵生成情報１４１Ａが消去されなかったことをホスト２に通知する。

ホスト２は、例えば、第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドを記憶装置３に送信した後、第１暗号鍵生成情報５１Ａが消去されなかったことが通知された場合に、記憶装置３に第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドを送信する。これにより、第１暗号鍵生成情報５１Ａが消去されなかった場合に、第２暗号鍵生成情報１４１Ａの消去を記憶装置３に要求できる。

あるいは、記憶装置３を再利用せず、廃棄することが決定されている場合、ホスト２は、第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドを送信することなく、第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドを記憶装置３に送信してもよい。つまり、記憶装置３を廃棄する場合には、第１処理を行わせることなく、第２処理を行わせることができる。

第２処理が成功した場合、第２暗号鍵生成情報１４１Ａが失われるので、記憶装置３の利用を継続することはできない。しかし、記憶装置３を廃棄する予定である場合には、第２暗号鍵生成情報１４１Ａが失われることによる問題は生じない。

このように、ホスト２（あるいはホスト２を利用するユーザ）は、記憶装置３の状態や利用状況に応じて、第１のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドと、第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅコマンドとを使い分けることができる。

図９は、本発明の第２実施形態に係る記憶装置３内のＣＰＵ１７によって実行される第１不揮発性メモリ５に対する第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理の手順の例を示すフローチャートである。

第１不揮発性メモリ５に対するＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅが要求された場合（開始）、第１消去部１２１は第１処理を行う（Ｓ２１）。そして、第１消去部１２１は第１処理が成功したか否かを判定する（Ｓ２２）。

第１処理が成功した場合（Ｓ２２のＹＥＳ）、第１消去部１２１は第１処理の成功を通知部１２３に通知する（Ｓ２３）。通知部１２３は、この通知に応じて、第１暗号鍵生成情報５１Ａの消去が成功したことをホスト２に通知し（Ｓ２４）、図９の第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理を終了する（終了）。

第１処理が失敗した場合（Ｓ２２のＮＯ）、第１消去部１２１は第１処理の失敗を通知部１２３に通知する（Ｓ２５）。通知部１２３は、この通知に応じて、第１暗号鍵生成情報５１Ａの消去が失敗したことをホスト２に通知し（Ｓ２６）、図９の第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理を終了する（終了）。

図１０は、本発明の第２実施形態に係る記憶装置３内のＣＰＵ１７によって実行される第２不揮発性メモリ１４に対する第３のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理の手順の例を示すフローチャートである。

第２不揮発性メモリ１４に対するＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅが要求された場合（開始）、第２消去部１２２は第２処理を行う（Ｓ３１）。そして、第２消去部１２２は第２処理が成功したか否かを判定する（Ｓ３２）。

第２処理が成功した場合（Ｓ３２のＹＥＳ）、第２消去部１２２は第２処理の成功を通知部１２３に通知する（Ｓ３３）。通知部１２３は、この通知に応じて、第２暗号鍵生成情報１４１Ａの消去が成功したことをホスト２に通知し（Ｓ３４）、図１０の第３のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理を終了する（終了）。

第２処理が失敗した場合（Ｓ３２のＮＯ）、第２消去部１２２は第２処理の失敗を通知部１２３に通知する（Ｓ３５）。通知部１２３は、この通知に応じて、第２暗号鍵生成情報１４１Ａの消去が失敗したことをホスト２に通知し（Ｓ３６）、図１０の第３のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理を終了する（終了）。

以上の図９に示した第２のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理、および図１０に示した第３のＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅ処理により、ＣＰＵ１７は、ホスト２からの第１不揮発性メモリ５に対するＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅの要求に基づいて第１処理を行う。また、ＣＰＵ１７は、ホスト２からの第２不揮発性メモリ１４に対するＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅの要求に基づいて第２処理を行う。

ホスト２は、第１暗号鍵生成情報５１Ａの消去の失敗が通知された場合に、記憶装置３に第２不揮発性メモリ１４に対するＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅを要求する。あるいは、記憶装置３を再利用せず、廃棄することが決定されている場合、ホスト２は、第１不揮発性メモリ５に対するＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅの要求を行うことなく、第２不揮発性メモリ１４に対するＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅを記憶装置３に要求してもよい。したがって、ホスト２は、記憶装置３の状態や利用状況に応じて、第１不揮発性メモリ５に対するＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅの要求と、第２不揮発性メモリ１４に対するＣｒｙｐｔｏｇｒａｐｈｉｃ Ｅｒａｓｅの要求とを使い分けることができる。

以上説明したように、第１および第２実施形態によれば、ストレージが疲弊してもデータの漏洩を防止できる。第１不揮発性メモリ５は、各々にデータを複数回書き込み可能な複数の記憶素子を含み、第１暗号鍵生成情報５１Ａを記憶する。第２不揮発性メモリ１４は、各々の電気的特性を一度変化させることが可能な複数の記憶素子を含み、第２暗号鍵生成情報１４１Ａを記憶する。ＣＰＵ１７は、第１暗号鍵生成情報５１Ａと第２暗号鍵生成情報１４１Ａとを用いて１つの暗号鍵を生成し、暗号回路１８に設定する。暗号回路１８は、第１不揮発性メモリ５に書き込むべきデータを暗号鍵で暗号化し、第１不揮発性メモリ５から読み出したデータを暗号鍵で復号する。ＣＰＵ１７の第１消去部１２１は、ホスト２から暗号消去が要求された場合、第１暗号鍵生成情報５１Ａを消去するための第１処理を行う。ＣＰＵ１７の第２消去部１２２は、第１処理が失敗したならば、第２暗号鍵生成情報１４１Ａを消去するための第２処理を行う。

上記構成により、第１消去部１２１が第１暗号鍵生成情報５１Ａの消去に失敗した場合にも、第２消去部１２２が第２暗号鍵生成情報１４１Ａを消去する。そのため、暗号鍵を消去または変更できる。したがって、ストレージが疲弊しても、第１不揮発性メモリ５に記憶しているデータの漏洩を防止できる。

第１および第２実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに記憶されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。これら実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…情報処理システム
２…ホスト
３…記憶装置
４…コントローラ
５…第１不揮発性メモリ
１１…ホストＩ／Ｆ
１２…処理部
１３…ストレージＩ／Ｆ
１４…第２不揮発性メモリ
１５…ＲＯＭ
１６…ＲＡＭ
１７…ＣＰＵ
１８…暗号回路
１２１…第１消去部
１２２…第２消去部
１２３…通知部
１４１…管理領域
１４１Ａ…第２暗号鍵生成情報
５１…管理領域
５１Ａ…第１暗号鍵生成情報
５１Ｂ…第３暗号鍵生成情報
５２…ユーザデータ領域
８０，８１，８２，８３…記憶素子

Claims (6)

1. 各々にデータを複数回書き込み可能な複数の記憶素子を含み、第１暗号鍵生成情報を記憶する第１不揮発性メモリと、
   各々の電気的特性を一度変化させることが可能な複数の記憶素子を含み、第２暗号鍵生成情報を記憶する第２不揮発性メモリと、
   前記第１暗号鍵生成情報と前記第２暗号鍵生成情報とを用いて１つの暗号鍵を生成し、前記第１不揮発性メモリに書き込むべきデータを前記暗号鍵で暗号化し、前記第１不揮発性メモリから読み出したデータを前記暗号鍵で復号するように構成されるコントローラとを具備し、
   前記コントローラは、
   ホストから暗号消去が要求された場合、前記第１暗号鍵生成情報を消去するための第１処理を行い、
   前記第１処理が失敗したならば、前記第２暗号鍵生成情報を消去するための第２処理を行うように構成される記憶装置。
2. 前記コントローラは、前記第２処理において、前記第２不揮発性メモリ内の少なくとも１つの記憶素子を、電気的特性がまだ変化し得る状態から、電気的特性がもはや変化しない状態に変化させるように構成される請求項１記載の記憶装置。
3. 前記コントローラは、前記第１処理において、前記第１暗号鍵生成情報を消去し、第３暗号鍵生成情報を生成し、前記第１不揮発性メモリに前記第３暗号鍵生成情報を記憶させるように構成される請求項１記載の記憶装置。
4. 前記コントローラはさらに、前記第１処理の成功、前記第１処理の失敗、前記第２処理の成功、および前記第２処理の失敗の少なくともいずれかを、前記ホストに通知するように構成される請求項１記載の記憶装置。
5. 前記コントローラはさらに、
   前記ホストから第１の暗号消去が要求された場合、前記第１処理を行い、
   前記ホストから第２の暗号消去が要求された場合、前記第２処理を行うように構成される請求項１記載の記憶装置。
6. 各々にデータを複数回書き込み可能な複数の記憶素子を含み、第１暗号鍵生成情報を記憶する第１不揮発性メモリと、各々の電気的特性を一度変化させることが可能な複数の記憶素子を含み、第２暗号鍵生成情報を記憶する第２不揮発性メモリとを具備する記憶装置を制御する制御方法であって、
   前記第１暗号鍵生成情報と前記第２暗号鍵生成情報とを用いて１つの暗号鍵を生成し、
   前記第１不揮発性メモリに書き込むべきデータを前記暗号鍵で暗号化する処理と、前記第１不揮発性メモリから読み出したデータを前記暗号鍵で復号する処理とを行い、
   ホストから暗号消去が要求された場合、前記第１暗号鍵生成情報を消去するための第１処理を行い、
   前記第１処理が失敗したならば、前記第２暗号鍵生成情報を消去するための第２処理を行う制御方法。

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