JP2021141788A - Power inverter circuit - Google Patents
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Abstract
Description
本発明は、電力変換回路に関し、例えばスイッチング素子を有する電力変換回路に関する。 The present invention relates to a power conversion circuit, for example, a power conversion circuit having a switching element.
スイッチング素子を有する電力変換回路において、縦続接続された一対のスイッチング素子が同時にオフするデッドタイムを調整することが知られている(例えば特許文献1から3)。スイッチング素子の温度に基づきデッドタイムを調整することが知られている(例えば特許文献1)。
In a power conversion circuit having a switching element, it is known to adjust a dead time in which a pair of vertically connected switching elements are turned off at the same time (for example,
デッドタイムを長くすると損失が生じる。デッドタイムを短くすると、縦続接続された一対のスイッチング素子に貫通電流が流れる。貫通電流により、スイッチング素子等が破損する可能性がある。また、貫通電流により損失が生じる。そこで、貫通電流が流れないようにデッドタイムを調整することで、損失を抑制しかつ貫通電流によるスイッチング素子等の破損を抑制することができる。 Increasing the dead time causes loss. When the dead time is shortened, a through current flows through a pair of vertically connected switching elements. The penetrating current may damage the switching element or the like. In addition, a loss occurs due to the through current. Therefore, by adjusting the dead time so that the through current does not flow, it is possible to suppress the loss and suppress the damage of the switching element or the like due to the through current.
しかし、スイッチング素子の温度に基づきデッドタイムを調整する方法では温度の追従性が低い。このためスイッチング素子の温度の上昇を検出したときにはスイッチング素子等が破損してしまっている可能性もある。貫通電流を直接測定する方法も考えられるが、ノイズ電流を貫通電流と判断してデッドタイムを調整すると、適切なデッドタイムの調整を行うことができない。 However, the method of adjusting the dead time based on the temperature of the switching element has low temperature followability. Therefore, when the temperature rise of the switching element is detected, the switching element or the like may be damaged. A method of directly measuring the through current can be considered, but if the noise current is judged to be the through current and the dead time is adjusted, the dead time cannot be adjusted appropriately.
本発明は、上記課題に鑑みなされたものであり、適切にデッドタイムを調整することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to appropriately adjust the dead time.
本発明は、間に電力が入力する第1入力端子と第2入力端子との間に接続された第1スイッチング素子と、前記第1入力端子と前記第2入力端子との間に前記第1スイッチング素子と直列に接続された第2スイッチング素子と、前記第1スイッチング素子と前記第2スイッチング素子とをスイッチング周波数で交互にオンおよびオフするドライバと、前記第1入力端子または前記第2入力端子に入力する入力電流に関係する量を検出する検出器と、前記検出された量がしきい値以上となる頻度と前記スイッチング周波数とに基づき、前記第1スイッチング素子と前記第2スイッチング素子の両方がオフするデッドタイムの長さを制御する制御部と、を備える電力変換回路である。 In the present invention, the first switching element connected between the first input terminal and the second input terminal to which electric power is input between them, and the first switching element between the first input terminal and the second input terminal. A second switching element connected in series with the switching element, a driver that alternately turns on and off the first switching element and the second switching element at a switching frequency, and the first input terminal or the second input terminal. Both the first switching element and the second switching element are based on a detector that detects an amount related to an input current input to the power supply and a frequency at which the detected amount exceeds a threshold value and the switching frequency. It is a power conversion circuit including a control unit that controls the length of the dead time that is turned off.
上記構成において、前記制御部は、前記検出された量が前記しきい値以上とならない、または前記頻度が前記スイッチング周波数と略一致しないとき、前記デッドタイムを短くする構成とすることができる。 In the above configuration, the control unit may be configured to shorten the dead time when the detected amount does not exceed the threshold value or the frequency does not substantially match the switching frequency.
上記構成において、前記制御部は、前記頻度が前記スイッチング周波数に略一致するとき、前記デッドタイムを長くする構成とすることができる。 In the above configuration, the control unit may be configured to increase the dead time when the frequency substantially matches the switching frequency.
上記構成において、前記検出器は、前記入力電流が流れる1次巻き線と2次巻き線とを有するトランスを備え、前記入力電流に関する量は前記2次巻き線を流れる電流値である構成とすることができる。 In the above configuration, the detector includes a transformer having a primary winding and a secondary winding through which the input current flows, and the quantity related to the input current is a current value flowing through the secondary winding. be able to.
上記構成において、前記検出器は、前記入力電流が流れる1次巻き線と2次巻き線とを有するトランスと、前記2次巻き線の両端の間に接続された抵抗と、を備え、前記入力電流に関する量は前記抵抗の両端の電圧差である構成とすることができる。 In the above configuration, the detector comprises a transformer having a primary winding and a secondary winding through which the input current flows, and a resistor connected between both ends of the secondary winding, and the input. The amount related to the current can be configured to be the voltage difference across the resistor.
上記構成において、前記検出器は、前記入力電流が流れる抵抗を備え、前記入力電流に関する量は前記抵抗の両端の電圧差である構成とすることができる。 In the above configuration, the detector may include a resistor through which the input current flows, and the amount related to the input current may be a voltage difference between both ends of the resistor.
上記構成において、前記第1スイッチング素子と前記第2スイッチング素子との間のノードに一端が接続され、他端が第1出力端子に接続されたインダクタを備え、前記第1入力端子と前記第2入力端子との間に直流電力が入力し、前記第1出力端子と第2出力端子との間に直流電力が出力される構成とすることができる。 In the above configuration, the first input terminal and the second input terminal are provided with an inductor in which one end is connected to a node between the first switching element and the second switching element and the other end is connected to a first output terminal. A configuration may be configured in which DC power is input between the input terminal and DC power is output between the first output terminal and the second output terminal.
上記構成において、前記第1入力端子と前記第2入力端子との間に前記第1スイッチング素子および前記第2スイッチング素子と並列に接続された入力コンデンサを備え、前記検出器は前記第1入力端子と前記入力コンデンサとの間における前記入力電流に関する量を検出する構成とすることができる。 In the above configuration, the first input terminal and the second input terminal are provided with an input capacitor connected in parallel with the first switching element and the second switching element, and the detector is the first input terminal. It can be configured to detect an amount related to the input current between the input capacitor and the input capacitor.
上記構成において、前記制御部は、前記第1スイッチング素子と前記第2スイッチング素子の両方がオフする期間の長さを制御するときに、前記第1入力端子と前記第2入力端子との間に印加する電圧を、前記電力変換回路が電力変換を行うときの前記第1入力端子と前記第2入力端子との間に印加する電圧より低くする構成とすることができる。 In the above configuration, when the control unit controls the length of the period during which both the first switching element and the second switching element are turned off, the control unit is located between the first input terminal and the second input terminal. The voltage to be applied may be lower than the voltage applied between the first input terminal and the second input terminal when the power conversion circuit performs power conversion.
本発明によれば、適切にデッドタイムを調整することができる。 According to the present invention, the dead time can be adjusted appropriately.
以下、図面を参照し本発明の実施例について説明する。 Hereinafter, examples of the present invention will be described with reference to the drawings.
実施例1では、電力変換回路(電源回路)として、同期整流方式降圧型DC(Direct Current)−DCコンバータを例に説明する。図1は、実施例1に係る電力変換回路の回路図を示す図である。 In the first embodiment, as the power conversion circuit (power supply circuit), a synchronous rectification type step-down DC (Direct Current) -DC converter will be described as an example. FIG. 1 is a diagram showing a circuit diagram of a power conversion circuit according to the first embodiment.
図1に示すように、電力変換回路100は、トランジスタQ1、Q2、コンデンサCin、Cout、インダクタL0、制御部10、ゲートドライバ12および検出器14を備えている。入力端子Tin1とTin2との間に一次側電力として直流の入力電圧Vinが印加される。入力端子Tin1とTin2との間には入力コンデンサCinが接続されている。
As shown in FIG. 1, the
入力コンデンサCinに並列に直列接続されたトランジスタQ1およびQ2が接続されている。トランジスタQ1のソースSはノードN1にドレインDは入力端子Tin1に、ゲートGはゲートドライバ12に接続されている。トランジスタQ2のソースSは入力端子Tin2にドレインDはノードN1に、ゲートGはゲートドライバ12に接続されている。トランジスタQ1およびQ2はそれぞれ寄生ダイオードD1およびD2を有する。
Transistors Q1 and Q2 connected in series in parallel with the input capacitor Cin are connected. The source S of the transistor Q1 is connected to the node N1, the drain D is connected to the input terminal Tin1, and the gate G is connected to the
ノードN1と出力端子Tout1との間にインダクタL0が接続されている。出力端子Tout1とTout2との間に出力コンデンサCoutが接続されている。入力端子Tin2と出力端子Tout2は接続されており、例えばグランド電位である。出力端子Tout1とTout2との間に二次側電力として直流の出力電圧Voutが出力される。出力端子Tout1とTout2との間には例えば外部の負荷Zが接続される。 An inductor L0 is connected between the node N1 and the output terminal Tout1. An output capacitor Cout is connected between the output terminals Tout1 and Tout2. The input terminal Tin2 and the output terminal Tout2 are connected to each other, and have a ground potential, for example. A DC output voltage Vout is output between the output terminals Tout1 and Tout2 as secondary power. For example, an external load Z is connected between the output terminals Tout1 and Tout2.
検出器14は、入力端子Tin1と、入力コンデンサCinとトランジスタQ1との間のノードN2と、の間に設けられ、入力端子Tin1から入力する入力電流Iinを検出する。検出器14は、入力端子Tin2と、入力コンデンサCinとトランジスタQ2との間のノードN3と、の間に設けられていてもよい。
The
制御部10は、出力端子Tout1の電圧に基づき、ゲートドライバ12を制御する。ゲートドライバ12はトランジスタQ1およびQ2のゲートGに駆動信号V1およびV2をそれぞれ出力することで、トランジスタQ1およびQ2をスイッチング周波数で交互にオンおよびオフさせる。また、制御部10は検出器14が検出した電流に基づきデッドタイムを調整する。詳細は後述する。
The
入力端子Tin1とTin2との間に調整用電源18が設けられている。調整用電源18はデッドタイムを調整するときに入力端子Tin1とTin2との間に入力電圧Vinより低い直流電圧VDCを印加する。電力変換を行うときには調整用電源18は開放となる。
An
トランジスタQ1は主スイッチであり、トランジスタQ2は転流用スイッチである。トランジスタQ1およびQ2としては、GaNFET(Field Effect Transistor)、SiCFET、MOS(Metal Oxide Semiconductor)FET等のFET、IGBT(Insulated Gate Bipolar Transistor)、またはバイポーラトランジスタを用いることができる。トランジスタQ1およびQ2がFETの場合、入出力端子はソースおよびドレインであり、制御端子はゲートである。トランジスタQ1およびQ2がIGBTの場合、入出力端子はエミッタおよびコレクタであり、制御端子はゲートである。トランジスタQ1およびQ2がバイポーラトランジスタの場合、入出力端子はエミッタおよびコレクタであり、制御端子はベースである。 Transistor Q1 is the main switch, and transistor Q2 is the diversion switch. As the transistors Q1 and Q2, FETs such as GaN FETs (Field Effect Transistors), SiC FETs and MOS (Metal Oxide Semiconductor) FETs, IGBTs (Insulated Gate Bipolar Transistors), and bipolar transistors can be used. When the transistors Q1 and Q2 are FETs, the input / output terminals are the source and drain, and the control terminals are gates. When the transistors Q1 and Q2 are IGBTs, the input / output terminals are emitters and collectors, and the control terminals are gates. When the transistors Q1 and Q2 are bipolar transistors, the input / output terminals are the emitter and collector, and the control terminal is the base.
図2(a)から図2(c)は、実施例1におけるスイッチング素子の駆動信号を示すタイミングチャートである。図2(a)はデッドタイムが長い場合、図2(b)はデッドタイムが中程度の場合、図2(c)はデッドタイムが短い場合を示している。なお、実際は、スイッチングの周期TP1およびTP2に対しデッドタイムである期間TD1およびTD2は非常に短い(例えばTP1およびTP2の1/100以下)が、図2(a)から図2(c)では、期間TD1およびTD2を長く示している。 2 (a) to 2 (c) are timing charts showing drive signals of the switching element in the first embodiment. FIG. 2A shows a case where the dead time is long, FIG. 2B shows a case where the dead time is medium, and FIG. 2C shows a case where the dead time is short. In reality, the periods TD1 and TD2, which are dead times with respect to the switching cycles TP1 and TP2, are very short (for example, 1/100 or less of TP1 and TP2), but in FIGS. 2 (a) to 2 (c), The periods TD1 and TD2 are shown longer.
図2(a)に示すように、駆動信号V1およびV2は交互にハイレベルHおよびローレベルLになる。駆動信号V1がローレベルLおよびハイレベルHのときトランジスタQ1はそれぞれオフおよびオンする。駆動信号V2がローレベルLおよびハイレベルHのときトランジスタQ2はそれぞれオフおよびオンする。 As shown in FIG. 2A, the drive signals V1 and V2 alternately become high level H and low level L. When the drive signal V1 is low level L and high level H, the transistor Q1 is turned off and on, respectively. When the drive signal V2 is low level L and high level H, the transistor Q2 is turned off and on, respectively.
時刻t1において駆動信号V1はローレベルからハイレベルとなる。駆動信号V2はローレベルである。時刻t2において駆動信号V1はハイレベルからローレベルとなる。時刻t3において駆動信号V2はローレベルからハイレベルとなる。駆動信号V1はローレベルである。時刻t4において駆動信号V2はハイレベルからローレベルとなる。駆動信号V1はローレベルである。時刻t1´において再度、駆動信号V1はローレベルからハイレベルとなる。その後、時刻t2´、t3´、t4´およびt1´´と同じ動作を繰り返す。駆動信号V1の周期TP1と駆動信号V2の周期TP2とは同じである。1/TP1および1/TP2はスイッチング周波数である。時刻t1とt2との間の期間TW1はトランジスタQ1がオンする期間である。時刻t2とt3との間の期間TD1はトランジスタQ1およびQ2がともにオフする(すなわち、トランジスタQ1およびQ2ともにソースSに対するゲートGの電圧がローレベル(例えば0V)である)デッドタイムである。時刻t3とt4との間の期間TW2はトランジスタQ2がオンする期間である。時刻t4とt1´との間の期間TD2はトランジスタQ1およびQ2がともにオフする(すなわち、トランジスタQ1およびQ2ともにソースSに対するゲートGの電圧がローレベル(例えば0V)である)デッドタイムである。 At time t1, the drive signal V1 changes from low level to high level. The drive signal V2 is low level. At time t2, the drive signal V1 changes from high level to low level. At time t3, the drive signal V2 changes from low level to high level. The drive signal V1 is low level. At time t4, the drive signal V2 changes from high level to low level. The drive signal V1 is low level. At time t1', the drive signal V1 changes from low level to high level again. After that, the same operation as at times t2', t3', t4'and t1'" is repeated. The period TP1 of the drive signal V1 and the period TP2 of the drive signal V2 are the same. 1 / TP1 and 1 / TP2 are switching frequencies. The period TW1 between the times t1 and t2 is the period during which the transistor Q1 is turned on. The period TD1 between the times t2 and t3 is the dead time when the transistors Q1 and Q2 are both turned off (that is, the voltage of the gate G with respect to the source S is low level (for example, 0V) for both the transistors Q1 and Q2). The period TW2 between the times t3 and t4 is the period during which the transistor Q2 is turned on. The period TD2 between the times t4 and t1'is the dead time when the transistors Q1 and Q2 are both off (that is, the voltage of the gate G with respect to the source S is low level (for example, 0V) for both the transistors Q1 and Q2).
期間TW1において、制御部10はゲートドライバ12にトランジスタQ1およびQ2をそれぞれオンおよびオフさせている。入力端子Tin1または入力コンデンサCinからトランジスタQ1およびインダクタL0を介し出力端子Tout1に電流が流れる。負荷Zに電流が流れ、かつ出力コンデンサCoutが充電される。時刻t2において、出力電圧Voutが所望の電圧より高くなると、制御部10は、ゲートドライバ12にトランジスタQ1をオフさせる。期間TD1経過後の時刻t3において、制御部10はゲートドライバ12にトランジスタQ2をオンさせる。
During the period TW1, the
期間TW2において、インダクタL0に蓄積された磁界エネルギーにより、出力コンデンサCoutからトランジスタQ2およびインダクタL0を介し電流が転流する。これにより、負荷Zに電流が供給されかつ出力電圧Voutが維持される。時刻t4において、出力電圧Voutが所望の電圧より低くなると、制御部10は、ゲートドライバ12にトランジスタQ2をオフにさせる。期間TD2経過後の時刻t1´において、制御部10はゲートドライバ12にトランジスタQ1をオンさせる。以上により、出力電圧Voutは一定に維持される。
During the period TW2, the magnetic field energy stored in the inductor L0 causes a current to flow from the output capacitor Cout through the transistor Q2 and the inductor L0. As a result, a current is supplied to the load Z and the output voltage Vout is maintained. At time t4, when the output voltage Vout becomes lower than the desired voltage, the
以上の制御は、周期TP1およびTP2を一定とし、すなわちスイッチング周波数を一定とし、期間TW1とTW2の比率を変えるPWM(Pulse Width Modulation)制御である。期間TD1およびTD2(デッドタイム)を設けることで、入力端子Tin1からTin2にトランジスタQ1およびQ2を通過する貫通電流24が流れることを抑制できる。しかし、期間TD1およびTD2において、例えば寄生ダイオードD1およびD2に電流が流れると寄生ダイオードの順方向電圧と電流の積が損失となる。これにより電力変換回路の変換効率が低下してしまう。また、寄生ダイオードD1およびD2に電流が流れると発熱が生じてしまう。 The above control is PWM (Pulse Width Modulation) control in which the periods TP1 and TP2 are constant, that is, the switching frequency is constant, and the ratio of the periods TW1 and TW2 is changed. By providing the periods TD1 and TD2 (dead time), it is possible to suppress the flow of the through current 24 passing through the transistors Q1 and Q2 from the input terminals Tin1 to Tin2. However, during the periods TD1 and TD2, for example, when a current flows through the parasitic diodes D1 and D2, the product of the forward voltage and the current of the parasitic diodes becomes a loss. As a result, the conversion efficiency of the power conversion circuit is lowered. Further, when a current flows through the parasitic diodes D1 and D2, heat is generated.
図2(b)に示すように、周期TP1およびTP2は図2(a)と同じであり、期間TD1およびTD2を図2(a)より短くする。すなわちデッドタイムを短くする。これにより、寄生ダイオードD1およびD2に電流が流れる期間を短くできるため、損失が低下し変換効率が向上する。 As shown in FIG. 2 (b), the periods TP1 and TP2 are the same as in FIG. 2 (a), and the periods TD1 and TD2 are shorter than those in FIG. 2 (a). That is, the dead time is shortened. As a result, the period during which the current flows through the parasitic diodes D1 and D2 can be shortened, so that the loss is reduced and the conversion efficiency is improved.
図2(c)に示すように、周期TP1およびTP2は図2(a)と同じであり、期間TD1およびTD2を図2(b)より短くする。例えば、期間TD1およびTD2をほぼ0とする。時刻t1〜t4付近においてトランジスタQ1とQ2が同時にオンしかける状態となる。これにより、貫通電流24が流れ始める。大きな貫通電流24が流れるとトランジスタQ1およびQ2が発熱する。トランジスタQ1およびQ2等の破損が生じない場合においても、貫通電流24が流れ始めると、トランジスタQ1およびQ2が発熱し、損失が大きくなり変換効率が低下する。 As shown in FIG. 2 (c), the periods TP1 and TP2 are the same as in FIG. 2 (a), and the periods TD1 and TD2 are shorter than those in FIG. 2 (b). For example, the periods TD1 and TD2 are set to approximately 0. Transistors Q1 and Q2 are about to turn on at the same time around times t1 to t4. As a result, the through current 24 starts to flow. When a large through current 24 flows, the transistors Q1 and Q2 generate heat. Even when the transistors Q1 and Q2 are not damaged, when the through current 24 starts to flow, the transistors Q1 and Q2 generate heat, the loss increases, and the conversion efficiency decreases.
[シミュレーション]
期間TD1およびTD2を短くしていったときに貫通電流24が流れ始めたことを、検出器14を用い検出できないかシミュレーションした。
[simulation]
It was simulated by using the
図3(a)および図3(b)は、シミュレーション1および2に用いた検出器の回路図である。
3 (a) and 3 (b) are circuit diagrams of the detectors used in
図3(a)に示すように、シミュレーション1では、検出器14として入力端子Tin1とノードN2との間に抵抗Rが設けられている。制御部10は抵抗Rの両端の電圧差ΔVから入力電流Iinを測定する。
As shown in FIG. 3A, in
図3(b)に示すように、シミュレーション2では、検出器14としてトランス16を用いる。入力端子Tin1とノードN2との間にトランス16の1次巻き線L1が接続されている。トランス16の2次巻き線L2の両端の間に抵抗Rが接続されている。2次巻き線L2には1次巻き線L1を流れる入力電流Iinに応じた入力電流I2が流れる。制御部10は抵抗Rの両端の電圧差ΔVから入力電流I2を測定する。2次巻き線L2の巻数に対する1次巻き線L1の巻き数の比(巻数比)を適宜設定することで、測定し易い入力電流I2および抵抗Rにできる。
As shown in FIG. 3B, in the
[シミュレーション1]
図3(a)の検出器14を用い入力電流Iinをシミュレーションした。シミュレーション条件は以下である。
入力コンデンサCin:43μF
出力コンデンサCout:602μF
インダクタL0:2.2μH
トランジスタQ1、Q2:GaNFET
抵抗R:0.01Ω
入力電圧Vin:48V
出力電圧Vout:12V
調整用電圧VDC:3.3V
スイッチング周波数:500kHz
負荷Z:1Ω
[Simulation 1]
The input current Iin was simulated using the
Input capacitor Cin: 43 μF
Output capacitor Cout: 602 μF
Inductor L0: 2.2 μH
Transistors Q1, Q2: GaN FET
Resistance R: 0.01Ω
Input voltage Vin: 48V
Output voltage Vout: 12V
Adjustment voltage VDC: 3.3V
Switching frequency: 500kHz
Load Z: 1Ω
デッドタイムを調整するときに、入力端子Tin1とTin2との間に入力電圧Vinを印加すると貫通電流24が大きくなる。これにより、トランジスタQ1およびQ2を破損させる可能性がある。シミュレーション1および2では、入力端子Tin1とTin2との間には入力電圧Vinより低い調整用電圧VDCが印加される。
When the input voltage Vin is applied between the input terminals Tin1 and Tin2 when adjusting the dead time, the through current 24 becomes large. This may damage the transistors Q1 and Q2. In
図4(a)から図4(c)は、シミュレーション1における駆動信号および入力電流Iinを示す図であり、シミュレーション開始直後の過度状態から定常状態に変化した後の時間に対する駆動信号V1、V2および入力電流Iinを示している。図4(c)では、貫通電流が流れたときをシミュレーションするため、期間TD1およびTD2を負としている。例えば期間TD1では、信号V1がローレベルとなる前に信号V2がローレベルより高くなる。しきい値Ithは貫通電流が流れたか判定するための入力電流Iinのしきい値である。
4 (a) to 4 (c) are diagrams showing the drive signal and the input current Iin in the
図4(a)に示すように、期間TD1およびTD2は10n秒である。スイッチングの周期TP1およびTP2は2μ秒である。駆動信号V2の幅に相当する期間TW2および駆動信号V1の幅に相当する期間TW1はそれぞれ約1.5μ秒および0.5μ秒である。入力電流Iinのピークは約0.5Aである。入力電流Iinがピークとなるのは駆動信号V1がローレベルとなり駆動信号V2がハイレベルとなるタイミングである。 As shown in FIG. 4A, the periods TD1 and TD2 are 10 nsec. The switching cycles TP1 and TP2 are 2 μsec. The period TW2 corresponding to the width of the drive signal V2 and the period TW1 corresponding to the width of the drive signal V1 are about 1.5 μsec and 0.5 μsec, respectively. The peak of the input current Iin is about 0.5A. The input current Iin peaks at the timing when the drive signal V1 becomes low level and the drive signal V2 becomes high level.
図4(b)に示すように、期間TD1およびTD2は0n秒である。入力電流Iinのピークは約0.7Aである。入力電流Iinがピークとなるのは駆動信号V1がローレベルとなり駆動信号V2がハイレベルとなるタイミングである。 As shown in FIG. 4B, the periods TD1 and TD2 are 0 nsec. The peak of the input current Iin is about 0.7A. The input current Iin peaks at the timing when the drive signal V1 becomes low level and the drive signal V2 becomes high level.
図4(c)に示すように、期間TD1およびTD2は−10n秒である。入力電流Iinのピークは約1.0Aと約1.3Aである。入力電流Iinがピークとなるのは、駆動信号V2がローレベル、駆動信号V1がハイレベルに切り替わろうとして、駆動信号V1とV2がともにハイレベルにあるタイミングと、駆動信号V1がローレベル、駆動信号V2がハイレベルに切り替わろうとして、駆動信号V1とV2がともにハイレベルにあるタイミングとである。 As shown in FIG. 4 (c), the periods TD1 and TD2 are -10 n seconds. The peaks of the input current Iin are about 1.0 A and about 1.3 A. The input current Iin peaks when the drive signal V2 is at a low level and the drive signal V1 is about to switch to a high level, and the drive signals V1 and V2 are both at a high level, and the drive signal V1 is at a low level and is driven. This is the timing when the drive signals V1 and V2 are both at the high level when the signal V2 is about to switch to the high level.
図4(a)から図4(c)のように、期間TD1およびTD2が短くなると入力電流Iinのピークが大きくなる。貫通電流24が流れ始めると、入力電流Iinのピークがさらに大きくなる。 As shown in FIGS. 4A to 4C, the peak of the input current Iin increases as the periods TD1 and TD2 become shorter. When the through current 24 starts to flow, the peak of the input current Iin becomes even larger.
貫通電流24が流れ始めると、入力電流Iinのピークが例えば0.8Aであるしきい値Ithを越える。しきい値Ithを越える頻度の周波数はスイッチング周波数と略一致する。 When the through current 24 starts to flow, the peak of the input current Iin exceeds the threshold value Is, which is, for example, 0.8A. The frequency that exceeds the threshold Is is substantially the same as the switching frequency.
検出器14を抵抗Rとした場合、損失を小さくするためには抵抗Rの抵抗値を小さくする。このため、抵抗Rの両端の電圧差ΔVが小さく、電流の検出感度が低下する。
When the
[シミュレーション2]
図3(b)の検出器14を用い抵抗Rの両端の電圧差ΔVをシミュレーションした。トランス16の巻き数比(L1:L2)を1:10とし抵抗Rの抵抗値を1Ωとした。その他のシミュレーション条件はシミュレーション1と同じである。
[Simulation 2]
The voltage difference ΔV across the resistor R was simulated using the
図5(a)および図5(b)は、それぞれシミュレーション1および2における抵抗Rの両端の電圧差ΔVを示す図である。図5(a)に示すように、シミュレーション1では、過渡状態から定常状態に移行後の電圧差ΔVは0.01V程度である。図5(b)に示すように、シミュレーション2では、過渡状態から定常状態に移行後の電圧差ΔVは0.1V程度である。このように、検出器14としてトランス16を用い巻数比を適切に選択することで、電圧差ΔVを大きくできる。
5 (a) and 5 (b) are diagrams showing the voltage difference ΔV across the resistor R in
図6(a)から図6(c)は、シミュレーション2における駆動信号および電圧差ΔVを示す図であり、シミュレーション開始直後の過度状態から定常状態に変化した後の時間に対する駆動信号V1、V2および電圧差ΔVを示している。しきい値Vthは貫通電流が流れたか判定するための電圧差ΔVのしきい値である。
6 (a) to 6 (c) are diagrams showing the drive signal and the voltage difference ΔV in the
図6(a)に示すように、期間TD1およびTD2は10n秒である。スイッチングの周期TP1およびTP2は2μ秒である。駆動信号V2の幅に相当する期間TW2および駆動信号V1の幅に相当する期間TW1はそれぞれ約1.5μ秒および0.5μ秒である。電圧差ΔVのピークは約0.06Vである。ΔVがピークとなるのは駆動信号V1がローレベルとなり駆動信号V2がハイレベルとなるタイミングである。 As shown in FIG. 6A, the periods TD1 and TD2 are 10 nsec. The switching cycles TP1 and TP2 are 2 μsec. The period TW2 corresponding to the width of the drive signal V2 and the period TW1 corresponding to the width of the drive signal V1 are about 1.5 μsec and 0.5 μsec, respectively. The peak of the voltage difference ΔV is about 0.06V. ΔV peaks at the timing when the drive signal V1 becomes low level and the drive signal V2 becomes high level.
図6(b)に示すように、期間TD1およびTD2は0n秒である。電圧差ΔVのピークは約0.08Vである。電圧差ΔVがピークとなるのは駆動信号V1がローレベルとなり駆動信号V2がハイレベルとなるタイミングである。 As shown in FIG. 6B, the periods TD1 and TD2 are 0 nsec. The peak of the voltage difference ΔV is about 0.08V. The voltage difference ΔV peaks at the timing when the drive signal V1 becomes low level and the drive signal V2 becomes high level.
図6(c)に示すように、期間TD1およびTD2は−10n秒である。電圧差ΔVのピークは約0.24Vである。電圧差ΔVがピークとなるのは、駆動信号V1がローレベル、駆動信号V2がハイレベルに切り替わろうとして、駆動信号V1とV2がともにハイレベルとなるタイミングである。 As shown in FIG. 6 (c), the periods TD1 and TD2 are -10 n seconds. The peak of the voltage difference ΔV is about 0.24V. The voltage difference ΔV peaks at the timing when the drive signals V1 and V2 both reach the high level when the drive signal V1 is about to switch to the low level and the drive signal V2 is about to switch to the high level.
貫通電流24が流れ始めると、電圧差ΔVのピークが例えば0.1Vであるしきい値Vthを越える。しきい値Vthを越える頻度の周波数はスイッチング周波数と略一致する。 When the through current 24 starts to flow, the peak of the voltage difference ΔV exceeds the threshold value Vth, which is, for example, 0.1V. The frequency at which the threshold value Vth is exceeded substantially coincides with the switching frequency.
図6(a)から図6(c)のように、期間TD1およびTD2が短くなるとΔVのピークが大きくなる。貫通電流24が流れ始めると、電圧差ΔVのピークがさらに大きくなる。シミュレーション1では、図4(b)および図4(c)の入力電流Iinのピークはそれぞれ約0.7Aおよび約1.3Aである。シミュレーション2では、図6(b)および図6(c)の電圧差ΔVのピークはそれぞれ約0.08Vおよび約0.24Vである。このように、検出器14にトランス16を用いることで貫通電流の検出精度を向上できる。
As shown in FIGS. 6 (a) to 6 (c), as the periods TD1 and TD2 become shorter, the peak of ΔV becomes larger. When the through current 24 starts to flow, the peak of the voltage difference ΔV becomes even larger. In
図7は、実施例1における制御回路の制御を示すフローチャートである。 FIG. 7 is a flowchart showing the control of the control circuit according to the first embodiment.
図7に示すように、制御部10は、デッドタイムTD(期間TD1およびTD2)の調整(最適化)を行うか判定する(ステップS10)。デッドタイムTDの調整は例えば負荷Zが変わったときに行ってもよいし、定期的に行ってもよい。Noのとき、終了し、通常の電圧変換を行う。
As shown in FIG. 7, the
ステップS10において、Yesのとき、制御部10は、入力端子Tin1とTin2との間に接続される電源を入力電圧Vinを出力する電源から調整用電源18に切り換える(ステップS11)。これにより、入力端子Tin1とTin2との間に印加される電圧は入力電圧Vinから電圧VDCに切り替わる。デッドタイムTDの調整を行うモードとなる。
In step S10, when Yes, the
制御部10は、デッドタイムTDを初期の期間TD0にセットする(ステップS12)。期間TD0は予め設定されており、貫通電流24が流れない十分長い期間である。デッドタイムTDは期間TD1およびTD2であるが、期間TD1とTD2のいずれか一方のみでもよい。すなわち、期間TD1とTD2のいずれか一方のみの調整を行ってもよい。
The
制御部10は、入力電流Iinがしきい値Ith以上また電圧差ΔVがしきい値Vth以上となる頻度を検出する(ステップS14)。例えば、図4(a)から図4(c)では、入力電流Iinがしきい値Ith以上となる頻度を検出する。図4(a)では、入力電流Iinはしきい値Ith以上となっていない。図6(a)から図6(c)では、電圧差ΔVがしきい値Vth以上となる頻度を検出する。図6(a)では、電圧差ΔVはしきい値Vthを越えていない。
The
制御部10は、ステップS14で検出した頻度がスイッチング周波数と略一致するか判定する(ステップS18)。図4(a)および図6(a)の例では、頻度を検出できないのでNoと判定する。ノイズ等により入力電流Iinまたは電圧差ΔVがしきい値IthまたはVth以上となった場合であっても、越える頻度はランダムである。このため、越える頻度はスイッチング周波数と一致しない。よって、制御部10はNoと判定する。
The
制御部10は、デッドタイムTDをTD−ΔTD1にセットする(ステップS16)。ΔTD1は予め設定されている。これにより、デッドタイムTDが短くなる。その後、ステップS14に戻る。
The
ステップS14において、制御部10は入力電流Iinまたは電圧差ΔVがしきい値IthまたはVth以上となる頻度を検出する。図4(c)および図6(c)の例では、入力電流Iinがしきい値Ith以上となる頻度はほぼスイッチング周波数である。
In step S14, the
ステップS18において、制御部10はステップS14において検出した頻度とスイッチング周波数は略一致すると判定する(すなわちYesと判定する)。
In step S18, the
制御部10は、デッドタイムTDをTD+ΔTD2にセットする(ステップS20)。ΔTD2は予め設定されている。これにより、デッドタイムTDが長くなる。
The
制御部10は、ステップS14と同様に、入力電流Iinまたは電圧差ΔVがしきい値IthまたはVth以上となる頻度を検出する(ステップS22)。
Similar to step S14, the
制御部10は、ステップS18と同様に、ステップS22で検出した頻度がスイッチング周波数と略一致するか判定する(ステップS24)。Yesのとき、ステップS20に戻る。制御部10は、ステップS22において一定期間入力電流Iinまたは電圧差ΔVがしきい値IthまたはVth以上とならない場合にもNoと判定する。
Similar to step S18, the
Noのとき、制御部10は、入力端子Tin1とTin2との間に接続される電源を調整用電源18から入力電圧Vinを出力する電源に切り換える(ステップS26)。これにより、入力端子Tin1とTin2との間に印加される電圧は電圧VDCから入力電圧Vinに切り替わる。デッドタイムTDの調整を終了し、電圧変換を行うモードとなる。
When No, the
以上により、制御部10はデッドタイムTD(期間TD1およびTD2)をΔTD1間隔で短くしていく(ステップS14からS18)。制御部10は、貫通電流24が流れ始めたと判定する(すなわちステップS18でYesと判定する)と、デッドタイムTDをΔTD2間隔で長くしていく(ステップS20からS24)。制御部10は、貫通電流24が流れなくなったと判定する(すなわちステップS24でNoと判定する)と、デッドタイムTDの調整を終了する。これにより、貫通電流24がほとんど流れずかつ長すぎないデッドタイムTDに調整できる。ΔTD1とΔTD2は同じでもよいが異なっていてもよい。例えばΔTD2をΔTD1より短くすることで、より精密にデッドタイムTDを調整できる。
As described above, the
実施例1によれば、入力端子Tin1(第1入力端子)と入力端子Tin2(第2入力端子)との間にトランジスタQ1(第1スイッチング素子)およびトランジスタQ2(第2スイッチング素子)が直列に接続されている。検出器14は、入力端子Tin1(または入力端子Tin2)に入力する入力電流Iinに関係する量(例えば入力電流Iinまたは電圧差ΔV)を検出する。制御部10は、検出された入力電流Iinまたは電圧差ΔVがしきい値IthまたはVth以上となる頻度f2とスイッチング周波数f1とに基づき、トランジスタQ1とQ2の両方がオフするデッドタイムTDの長さを制御する。
According to the first embodiment, the transistor Q1 (first switching element) and the transistor Q2 (second switching element) are connected in series between the input terminal Tin1 (first input terminal) and the input terminal Tin2 (second input terminal). It is connected. The
これにより、制御部10は、入力電流Iinまたは電圧差ΔVがしきい値IthまたはVth以上となる頻度f2とスイッチング周波数f1とに基づいて、貫通電流24が流れているか否かを判定できるため、ノイズ等により入力電流Iinまたは電圧差ΔVがしきい値IthまたはVth以上となっても貫通電流24が流れたと誤判定することを抑制できる。また、特許文献1のように、スイッチング素子の温度に基づきデッドタイムを調整する方法に比べ、貫通電流を検出する追従性を高くできる。以上のように、適切なデッドタイムの調整を行うことができる。
As a result, the
図7のステップS18のように、制御部10は、頻度f2がスイッチング周波数f1に略一致するとき、ステップS20のようにデッドタイムTDを長くする。これにより、貫通電流24が流れることを抑制できる。よって、貫通電流24が流れることで生じるトランジスタQ1およびQ2の発熱または電力変換回路の損失の増大を抑制することができる。
As in step S18 of FIG. 7, when the frequency f2 substantially matches the switching frequency f1, the
図7のステップS24のように、制御部10は、入力電流Iinまたは電圧差ΔVがしきい値IthまたはVth以上とならない、または頻度f2がスイッチング周波数f1と略一致しないとき、ステップS20のようにデッドタイムTDを短くする。これにより、デッドタイムTDが長くなり、寄生ダイオードを流れる電流に起因する電力変換回路の損失の増大を抑制することができる。 As in step S24 of FIG. 7, when the input current Iin or the voltage difference ΔV does not exceed the threshold value Is or Vth, or the frequency f2 does not substantially match the switching frequency f1, as in step S20. Shorten the dead time TD. As a result, the dead time TD becomes long, and it is possible to suppress an increase in loss of the power conversion circuit due to the current flowing through the parasitic diode.
なお、検出した入力電流Iinまたは電圧差ΔVの頻度f2とスイッチング周波数f1が略一致するとは、貫通電流24が検出できる程度に略一致していればよい。例えば2×|f1−f2|/(f1+f2)が所定値以下のとき検出した頻度とスイッチング周波数が略一致と判定する。所定値は、例えば0.1または0.01のように任意に設定できる。 The frequency f2 of the detected input current Iin or the voltage difference ΔV and the switching frequency f1 are substantially the same as long as the through current 24 can be detected. For example, when 2 × | f1-f2 | / (f1 + f2) is equal to or less than a predetermined value, it is determined that the detected frequency and the switching frequency are substantially the same. The predetermined value can be arbitrarily set, for example, 0.1 or 0.01.
図3(b)のように、検出器14は、入力電流Iinが流れる1次巻き線L1と2次巻き線L2とを有するトランス16を備えている。このとき、図7のステップS14およびS22において、制御部10は2次巻き線L2を流れる入力電流I2の電流値がしきい値以上となる頻度を検出してもよい。検出器14は2次巻き線L2の両端の間に接続された抵抗Rを備え、制御部10は抵抗Rの両端の電圧差ΔVがしきい値Vth以上となる頻度を検出してもよい。このように、トランス16を用いることで、図5(a)および図5(b)のように、電圧差ΔVを大きくできる。よって、貫通電流を検出する感度を向上できる。
As shown in FIG. 3B, the
ステップS11およびS26のように、制御部10は、デッドタイムの長さを制御するときに、入力端子Tin1とTin2との間に印加する電圧を、電力変換回路が電力変換を行うときの入力電圧Vinより低くする。これにより、デッドタイムを調整するときに、大きな貫通電流が流れトランジスタQ1およびQ2が破損することを抑制できる。なお、デッドタイムの調整は、入力電圧Vinを印加して行ってもよい。貫通電流を小さくする観点から電圧VDCは入力電圧Vinの1/5以下が好ましく、1/10以下がより好ましい。
As in steps S11 and S26, the
実施例1では、インダクタL0、入力コンデンサCinおよび出力コンデンサCoutを備え、入力端子Tin1とTin2との間に直流電力が入力し、出力端子Tout1(第1出力端子)と出力端子Tout2(第2出力端子)との間に直流電力が出力される降圧型DC−DCコンバータを例に説明したが、電力変換回路は、昇圧型DC−DCコンバータ、AC(Alternating Current)−DCコンバータまたはDC−ACインバータでもよい。 In the first embodiment, the inductor L0, the input capacitor Cin, and the output capacitor Cout are provided, DC power is input between the input terminals Tin1 and Tin2, and the output terminal Tout1 (first output terminal) and the output terminal Tout2 (second output) are provided. The step-down DC-DC converter that outputs DC power to and from the terminal) has been described as an example, but the power conversion circuit is a step-up DC-DC converter, an AC (Alternating Current) -DC converter, or a DC-AC inverter. It may be.
制御部10はトランジスタQ1およびQ2をPWM制御する例を説明したが、制御部10はトランジスタQ1およびQ2をPFM(Pulse Frequency Modulation)制御してもよい。PFM制御の場合、図7のステップS10からS24はスイッチング周波数が略一定のときに実行することが好ましい。
Although the
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the examples of the present invention have been described in detail above, the present invention is not limited to such specific examples, and various modifications and modifications are made within the scope of the gist of the present invention described in the claims. It can be changed.
10 制御部
12 ゲートドライバ
14 検出器
16 トランス
10
Claims (9)
前記第1入力端子と前記第2入力端子との間に前記第1スイッチング素子と直列に接続された第2スイッチング素子と、
前記第1スイッチング素子と前記第2スイッチング素子とをスイッチング周波数で交互にオンおよびオフするドライバと、
前記第1入力端子または前記第2入力端子に入力する入力電流に関係する量を検出する検出器と、
前記検出された量がしきい値以上となる頻度と前記スイッチング周波数とに基づき、前記第1スイッチング素子と前記第2スイッチング素子の両方がオフするデッドタイムの長さを制御する制御部と、を備える電力変換回路。 A first switching element connected between the first input terminal and the second input terminal to which electric power is input between them,
A second switching element connected in series with the first switching element between the first input terminal and the second input terminal,
A driver that alternately turns on and off the first switching element and the second switching element at a switching frequency,
A detector that detects an amount related to the input current input to the first input terminal or the second input terminal, and
A control unit that controls the length of the dead time during which both the first switching element and the second switching element are turned off, based on the frequency at which the detected amount becomes equal to or higher than the threshold value and the switching frequency. Power conversion circuit to be equipped.
前記第1入力端子と前記第2入力端子との間に直流電力が入力し、
前記第1出力端子と第2出力端子との間に直流電力が出力される請求項1から6のいずれか一項に記載の電力変換回路。 The inductor includes an inductor in which one end is connected to a node between the first switching element and the second switching element and the other end is connected to a first output terminal.
DC power is input between the first input terminal and the second input terminal,
The power conversion circuit according to any one of claims 1 to 6, wherein DC power is output between the first output terminal and the second output terminal.
前記検出器は前記第1入力端子と前記入力コンデンサとの間における前記入力電流に関する量を検出する請求項7に記載の電力変換回路。 An input capacitor connected in parallel with the first switching element and the second switching element is provided between the first input terminal and the second input terminal.
The power conversion circuit according to claim 7, wherein the detector detects an amount related to the input current between the first input terminal and the input capacitor.
The control unit applies a voltage applied between the first input terminal and the second input terminal when controlling the length of the period during which both the first switching element and the second switching element are turned off. The power conversion circuit according to any one of claims 1 to 8, wherein the voltage is lower than the voltage applied between the first input terminal and the second input terminal when the power conversion circuit performs power conversion.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Country Status (1)
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