JP2021136273A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】プラグの影響による配線の劣化を抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第1層と、前記第1層上に設けられ、銅を含む第2層と、を含む配線を備える。前記装置はさらに、前記配線上に設けられ、チタンと窒素とを含む第3層と、前記第3層上に設けられ、タングステンを含む第4層と、を含むプラグを備える。さらに、前記第3層内の塩素濃度は、5.0×1021atoms/cm3以下であり、前記第3層と前記第4層との界面の酸素濃度は、5.0×1021atoms/cm3以下である。【選択図】図1
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
金属配線上にビアプラグを配置する場合、ビアプラグの影響により金属配線が劣化する場合がある。この場合、ビアプラグの影響による金属配線の劣化を抑制することが必要となる。
プラグの影響による配線の劣化を抑制することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第1層と、前記第1層上に設けられ、銅を含む第2層と、を含む配線を備える。前記装置はさらに、前記配線上に設けられ、チタンと窒素とを含む第3層と、前記第3層上に設けられ、タングステンを含む第4層と、を含むプラグを備える。さらに、前記第3層内の塩素濃度は、5.0×1021atoms/cm3以下であり、前記第3層と前記第4層との界面の酸素濃度は、5.0×1021atoms/cm3以下である。
以下、本発明の実施形態を、図面を参照して説明する。図1から図11において、同一の構成には同一の符号を付し、重複する説明は省略する。
(第1実施形態)
図1は、第1実施形態の半導体装置の構造を示す断面図である。
図1は、第1実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、図1(a)または図1(b)に示すように、基板1と、層間絶縁膜2と、複数の配線3と、層間絶縁膜4と、層間絶縁膜5と、ビアプラグ6とを備えている。各配線3は、第1層の例であるバリアメタル層3aと、第2層の例である配線材層3bとを含んでいる。ビアプラグ6は、第3層の例であるバリアメタル層6aと、第4層の例であるプラグ材層6bとを含んでいる。
図1(a)は、ビアプラグ6が配線3上に位置ずれを起こさずに形成された場合の半導体装置を示し、図1(b)は、ビアプラグ6が配線3上に位置ずれを起こして形成された場合の半導体装置を示している。以下、図1(a)を参照して、本実施形態の半導体装置の構造を説明する。この説明の中で、図1(b)も適宜参照する。
基板1は例えば、シリコン(Si)基板などの半導体基板である。図1(a)は、基板1の表面に平行で互いに垂直なX方向およびY方向と、基板1の表面に垂直なZ方向とを示している。本実施形態では、+Z方向を上方向として取り扱い、−Z方向を下方向として取り扱う。−Z方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
層間絶縁膜2は、基板1上に形成されている。層間絶縁膜2は、基板1上に直接形成されていてもよいし、基板1上に他の層を介して形成されていてもよい。層間絶縁膜2は、例えばシリコン酸化膜(SiO2膜)である。
複数の配線3は、層間絶縁膜2内に形成されており、同じ配線層内に設けられている。図1(a)は、一例として、3本の配線3を示している。これらの配線3は、Y方向に延びており、X方向に互いに隣接している。これらの配線3は例えば、層間絶縁膜2内に複数の配線溝を形成し、これらの配線溝内にバリアメタル層3aと配線材層3bとを順に埋め込むことで形成される。よって、図1(a)のバリアメタル層3aは、配線材層3bの側面および底面に面している。バリアメタル層3aは例えば、チタン(Ti)を含む金属膜であり、ここではTi膜である。配線材層3bは例えば、銅(Cu)を含む金属膜であり、ここではCu膜である。バリアメタル層3aは、チタンを含むその他の金属膜や、チタン以外の金属を含む金属膜でもよい。このようなバリアメタル層3aの例は、TiN膜(チタン窒化膜)や、Ta(タンタル)膜や、TaN膜(タンタル窒化膜)である。
層間絶縁膜4および層間絶縁膜5は、層間絶縁膜2上とこれらの配線3上とに順に形成されている。層間絶縁膜4は、例えばシリコン炭窒化膜(SiCN膜)である。層間絶縁膜5は、例えばシリコン酸化膜である。
ビアプラグ6は、層間絶縁膜4、5内に形成されており、いずれかの配線3上に設けられている。図1(a)は、一例として、3本の配線3のうちの中央の配線3上に設けられたビアプラグ6を示している。ビアプラグ6は例えば、層間絶縁膜4、5内のこの配線3上にビアホールを形成し、ビアホール内にバリアメタル層6aとプラグ材層6bとを順に埋め込むことで形成される。よって、図1(a)のバリアメタル層6aは、プラグ材層6bの側面および底面に面している。バリアメタル層6aは例えば、チタン(Ti)を含む金属膜であり、ここではTiN膜である。プラグ材層6bは例えば、タングステン(W)を含む金属膜であり、ここではW膜である。本実施形態のビアプラグ6の平面形状は、例えば円形である。
なお、図1(a)のビアプラグ6は、配線3の上面に接している。一方、図1(b)のビアプラグ6は、配線3の上面および側面に接している。いずれのビアプラグ6も、配線3に電気的に接続されている。
次に、引き続き図1(a)を参照して、本実施形態のビアプラグ6のさらなる詳細を説明する。
本実施形態のビアプラグ6は、バリアメタル層6a内に塩素(Cl)を含み、バリアメタル層6aとプラグ材層6bとの界面付近に酸素(O)を含んでいる。塩素は例えば、バリアメタル層6aを形成する際にTiCl4ガスを用いることで、バリアメタル層6a内に入り込む。一方、酸素は例えば、ビアプラグ6をチャンバ内で形成する際に、チャンバ内に残っていた酸素がバリアメタル層6aの表面に付着することで、バリアメタル層6aとプラグ材層6bとの界面付近に入り込む。ただし、塩素や酸素は、その他の原因でビアプラグ6内に含まれていてもよい。
しかしながら、ビアプラグ6内の塩素や酸素は、配線材層3bの銅と反応し、配線材層3bを劣化させる可能性がある。具体的には、配線材層3bの銅腐食が発生し、配線3の不良が発生する可能性がある。
そこで、本実施形態のビアプラグ6は、バリアメタル層6a内の塩素濃度が5.0×1021atoms/cm3以下となり、バリアメタル層6aとプラグ材層6bとの界面の酸素濃度が5.0×1021atoms/cm3以下となるように形成される。これにより、ビアプラグ6内の塩素や酸素が配線材層3bを劣化させることを抑制することが可能となる。
実験によれば、バリアメタル層6a内の塩素濃度が高いと、銅腐食により配線材層3bが消滅する現象や、配線材層3bの底部に塩素が偏析する現象が発生した。一方、実験によれば、バリアメタル層6a内の塩素濃度を5.0×1021atoms/cm3以下に低下させると、これらの現象がおおむね見られなくなった。そこで、本実施形態では、バリアメタル層6a内の塩素濃度が、5.0×1021atoms/cm3以下に設定されている。
一方、ビアプラグ6を形成するためのチャンバを、バリアメタル層6aを形成する工程とプラグ材層6bを形成する工程との間に大気開放すると、バリアメタル層6aとプラグ材層6bとの界面の酸素濃度が高くなる。理由は、大気開放によってチャンバ内に空気や水分が入り込むからである。実験によれば、このような大気開放を行ってプラグ材層6bを形成すると、上記のような現象が発生した。一方、実験によれば、このような大気開放を行わずにプラグ材層6bを形成すると、バリアメタル層6aとプラグ材層6bとの界面付近の酸素濃度が5.0×1021atoms/cm3以下に低下し、上記のような現象がおおむね見られなくなった。そこで、本実施形態では、バリアメタル層6aとプラグ材層6bとの界面の酸素濃度が、5.0×1021atoms/cm3以下に設定されている。
なお、塩素濃度や酸素濃度をこのように低下させる方法の例については、図2から図5を参照して説明する。
図2から図5は、第1実施形態の半導体装置の製造方法を示す断面図である。
図2(a)と図2(b)はそれぞれ、図1(a)と図1(b)に対応する断面図である。これは、図3(a)から図5(b)についても同様である。以下、図2(a)、図3(a)、図4(a)、および図5(a)を参照して、本実施形態の半導体装置の製造方法を説明する。この説明の中で、図2(b)、図3(b)、図4(b)、および図5(b)も適宜参照する。
まず、基板1上に層間絶縁膜2を形成し、層間絶縁膜2内に複数の配線3を形成し、層間絶縁膜2上とこれらの配線3上とに層間絶縁膜4と層間絶縁膜5とを順に形成する(図2(a))。これらの配線3は、層間絶縁膜2内に複数の配線溝を形成し、これらの配線溝内にバリアメタル層3aと配線材層3bとを順に埋め込むことで形成される。バリアメタル層3aは例えば、Ti膜であり、スパッタリング法により形成される。配線材層3bは例えば、Cu膜であり、めっき法により形成される。
次に、層間絶縁膜4、5内に、いずれかの配線3に達するビアホールHを形成する(図2(a))。その結果、ビアホールH内にこの配線3の上面が露出する。図2(b)では、ビアホールHが配線3に対して位置ずれを起こしており、ビアホールH内に配線3の上面および側面が露出している。
次に、基板1の全面に、バリアメタル層6aを形成する(図3(a))。その結果、ビアホールHの側面や底面にバリアメタル層6aが形成される。バリアメタル層6aは例えば、TiN膜であり、チタンと塩素とを含む第1ガスと、窒素と水素とを含む第2ガスとを用いたCVD(Chemical Vapor Deposition)により形成される。例えば、第1ガスはTiCl4ガスを含み、第2ガスはNH3(アンモニア)ガスを含んでいる。これらのガスを用いて形成されたバリアメタル層6aは、不純物として塩素を含んでいる。
図3(a)の工程では、バリアメタル層6aを形成した後に、バリアメタル層6aから塩素を除去するための塩素除去処理を実施する。塩素除去処理では例えば、バリアメタル層6aを形成する際の温度と同じ温度で、NH3ガスを用いて30秒以上の熱処理が行われる。これにより、バリアメタル層6a内の塩素濃度を、5.0×1021atoms/cm3以下に調整することができる。
図3(a)の工程は、例えば次のように行ってもよい。まず、プラズマCVD装置のチャンバ内に、図2(a)の工程を終えた基板1を搬入する。この装置は例えば、下部電極として機能する加熱ステージと、上部電極として機能するシャワーヘッドとを備える平行平板型のプラズマCVD装置である。次に、チャンバ内にTiCl4ガス、H2(水素)ガス、およびAr(アルゴン)ガスを同時に導入した状態で、これらの電極間に高周波電圧を印加する(第1処理)。これにより、プラズマCVDにより基板1の全面にTi膜が形成される。このTi膜は塩素を含んでいる。次に、チャンバ内でNH3ガスとArガスとを用いたNH3プラズマ処理を行う(第2処理)。これにより、Ti膜中の塩素がNH3と反応することで塩化アンモニウムを形成して気化し、Ti膜中の塩素を除去することができる。さらには、この塩素がNH3と反応すると同時に、Ti膜がNH3と反応してTiN膜(バリアメタル層6a)に変化する。こうして、5.0×1021atoms/cm3以下の塩素濃度を有するバリアメタル層6aが形成される。
本実施形態では、第1ガスをプラズマ下で供給する第1処理と、前記第2ガスをプラズマ下で供給する第2処理とを交互に繰り返すことで、バリアメタル層6aを形成する。よって、バリアメタル層6aは、第1および第2処理の繰り返しにより形成されたTiN膜を含むこととなる。このように、本実施形態のバリアメタル層6aは、第1ガスと第2ガスとを交互に供給することで形成される。
第1および第2処理を行う際のチャンバ内の温度を高くするほど、バリアメタル層6a内の塩素濃度を低下させることができる。しかしながら、チャンバ内の温度を高くしすぎると、配線材層3bの銅が凝縮して、配線3の信頼性が低下する可能性がある。そこで、本実施形態の第1および第2処理は、300℃以上かつ430℃以下の温度のチャンバ内で行われる。理由は、温度が300℃より低いとバリアメタル層6a内の塩素濃度を十分に低下させることができない可能性があり、温度が430℃より高いと銅が凝集する可能性があるからである。本実施形態によれば、バリアメタル層6aを300℃〜430℃の温度で形成することで、配線材層3bの銅の凝縮を抑制しつつ、バリアメタル層6a内の塩素濃度を低下させることが可能となる。
次に、基板1の全面に、プラグ材層6bを形成する(図4(a))。その結果、ビアホールH内にバリアメタル層6aを介してプラグ材層6bが形成される。プラグ材層6bは例えば、W膜であり、タングステンを含むガスを用いたCVDにより形成される。このガスは例えば、WF6ガスを含んでいる(Fはフッ素を表す)。
本実施形態のプラグ材層6bは、バリアメタル層6aと真空連続で形成される。具体的には、プラグ材層6bは、バリアメタル層6aが形成されたチャンバと同じチャンバ内で形成され、バリアメタル層6aを形成する工程とプラグ材層6bを形成する工程との間に基板1がチャンバ外に搬出されない。さらには、バリアメタル層6aを形成する工程とプラグ材層6bを形成する工程との間に、チャンバの大気開放が行われない。これにより、バリアメタル層6aとプラグ材層6bとの界面の酸素濃度が5.0×1021atoms/cm3以下となるように、プラグ材層6bを形成することができる。
次に、CMP(Chemical Mechanical Polishing)により、プラグ材層6bの表面を平坦化する(図5(a))。その結果、ビアホールH外のプラグ材層6bおよびバリアメタル層6aが除去され、ビアホールH内にビアプラグ6が形成される。本実施形態のビアプラグ6は、配線3に接するように形成されることで、配線3に電気的に接続されている。これは、図5(b)でも同様である。
その後、基板1上に種々の層間絶縁膜、配線層、プラグ層などが形成される。このようにして、本実施形態の半導体装置が製造される。
図6は、第1実施形態の半導体装置の構造の例を示す断面図である。図6は、図1(b)に対応する断面図である。
図6は、配線3の上面の幅w1と、配線3の上面の高さにおけるビアプラグ6の直径w2とを示している。本実施形態では、配線3の幅w1がビアプラグ6の直径w2より大きく設定されているが(w1>w2)、配線3の幅w1とビアプラグ6の直径w2との差が小さく設定されている。例えば、配線3の幅w1とビアプラグ6の直径w2との差は、15nm以下に設定されている(w1−w2≦15nm)。なお、配線3の幅w1は例えば約20nmであり、ビアプラグ6の直径w2は例えば約10nmである。
一方、ビアプラグ6が配線3上に位置ずれを起こして形成される場合、ビアプラグ6の位置ずれの距離は一般に、最大で15nm程度となる。よって、配線3の幅w1とビアプラグ6の直径w2との差が15nm以下の場合には、ビアプラグ6の底面の一部が、配線3の上面から外れた位置に形成されることがある。図6では、ビアプラグ6の底面の一部が配線3の上面から外れた位置に形成されたため、配線3のバリアメタル層3aの上端の一部が、ビアプラグ6のバリアメタル層6aに接している。
符号Uは、配線3のバリアメタル層3aの上端のうち、ビアプラグ6のバリアメタル層6aに接する上端を示している。図6に示すバリアメタル層3aは、+X方向の上端と−X方向の上端とを有しており、+X方向の上端が、バリアメタル層6aに接する上端Uとなっている。
バリアメタル層3aのこの上端Uは、図2(b)の工程でビアホールH内に露出されることとなる。そのため、図3(b)の工程でバリアメタル層6aを形成すると、塩素がバリアメタル層3aの内部やバリアメタル層3aと配線材層3bとの界面を通じて拡散し、バリアメタル層3aの表面を塩化する可能性がある。バリアメタル3aの表面の塩化は、バリアメタル層3aと配線材層3bとの密着性を劣化させ、配線3の信頼性を低下させる可能性がある。
そこで、本実施形態では、バリアメタル層6aを形成する前に、例えばNH3熱処理またはNH3プラズマ処理により、バリアメタル層3aの上端Uを窒化してもよい。これにより、塩素がバリアメタル層3aの上端Uから、バリアメタル層3aの内部やバリアメタル層3aと配線材層3bとの界面を通じて拡散することを抑制することが可能となる。このようにして塩素の拡散を抑制すれば、バリアメタル層3aと配線材層3bとの密着性の劣化を抑制することが可能となり、配線3の信頼性の低下を抑制することが可能となる。
図6は、バリアメタル層3a内において、バリアメタル層3aの上端Uの付近に形成された窒化部分Rを示している。窒化部分Rは、バリアメタル層6aを形成する前に、バリアメタル層3aの上端Uやその付近を窒化することで形成されたものである。例えば、バリアメタル層3aはTi膜であり、窒化部分RはTiN膜である。図6は、窒化部分Rの高さ方向(Z方向)の寸法hを示している。窒化部分Rの高さ方向の寸法hは、例えば10nm以下である(h≦10nm)。
本実施形態では、バリアメタル層3aの主成分はチタン(Ti)であり、配線材層3bの主成分は銅(Cu)である。これにより、バリアメタル層3aから配線材層3bに微量なTi原子を拡散させて、配線3の信頼性を改善することが可能となる。バリアメタル層3aの主成分がチタンであれば、上述の窒化部分RはTiN膜となる。これにより、配線材層3bの表面を、TiN膜である窒化部分Rと、TiN膜であるバリアメタル層6aとで覆うことが可能となる。すなわち、配線材層3bの表面を、同一材料(TiN)で覆うことが可能となる。これにより、配線材層3bの表面を覆う材料の差異によるバリアメタル層3aと配線材層3bとの密着性の劣化を抑制することが可能となり、配線3の信頼性の低下を抑制することが可能性となる。
なお、このような信頼性の低下の抑制は、図2(b)の工程でバリアメタル層3aとしてTiN膜を形成することでも実現可能である。
図7は、第1実施形態の半導体装置の構造の別の例を示す断面図である。図6は、図1(a)に対応する断面図である。
本実施形態のビアプラグ6は、上述のように、層間絶縁膜4、5内にビアホールHを形成し、ビアホールH内にバリアメタル層6aとプラグ材層6bとを順に埋め込むことで形成される。よって、バリアメタル層6aは、プラグ材層6bの側面に面する側部と、プラグ材層6bの底面に面する底部とを含んでいる。バリアメタル層6aの側部は第1部分の例であり、バリアメタル層6aの底部は第2部分の例である。
図7は、バリアメタル層6aの側部の厚さT1と、バリアメタル層6aの底部の厚さT2とを示している。本実施形態では、バリアメタル層6aの側部の厚さT1が、バリアメタル層6aの底部の厚さT2より薄く設定されており(T1<T2)、例えば、バリアメタル層6aの底部の厚さT2の半分以下に設定されている(T1≦T2/2)。このようなバリアメタル層6aは例えば、バリアメタル層6aをプラズマCVDにより堆積することで形成可能である。
本実施形態によれば、バリアメタル層6aの底部の厚さT2を厚くしつつ、バリアメタル層6aの側部の厚さT1を薄くすることで、配線材層3bとプラグ材層6bとの距離を長く確保しつつ、バリアメタル層6aの体積を低減することが可能となる。これにより、バリアメタル層6aの内の塩素原子の量を減らし、配線材層3bの腐食をより低減することが可能となる。
以上のように、本実施形態のビアプラグ6は、バリアメタル層6a内の塩素濃度が5.0×1021atoms/cm3以下となり、バリアメタル層6aとプラグ材層6bとの界面の酸素濃度が5.0×1021atoms/cm3以下となるように形成される。よって、本実施形態によれば、ビアプラグ6の影響による配線3の劣化を抑制することが可能となる。
なお、配線3とビアプラグ6は例えば、3次元メモリのビット線とビット線用のビアプラグである。以下、配線3とビアプラグ6の具体例を第2実施形態にて説明する。
(第2実施形態)
図8は、第2実施形態の半導体装置の構造を示す断面図である。図8の半導体装置は、アレイウェハと回路ウェハが貼り合わされて得られた3次元メモリであり、アレイウェハに由来するアレイ部分C1と、回路ウェハに由来する回路部分C2とを含んでいる。
図8は、第2実施形態の半導体装置の構造を示す断面図である。図8の半導体装置は、アレイウェハと回路ウェハが貼り合わされて得られた3次元メモリであり、アレイウェハに由来するアレイ部分C1と、回路ウェハに由来する回路部分C2とを含んでいる。
アレイ部分C1は、3次元に配置された複数のメモリセルを含むメモリセルアレイ11と、メモリセルアレイ11上の絶縁膜12と、メモリセルアレイ11下の層間絶縁膜13とを備えている。絶縁膜12は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜13は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路部分C2は、アレイ部分C1下に設けられている。符号Sは、アレイ部分C1と回路部分C2との貼合面を示す。回路部分C2は、層間絶縁膜14と、層間絶縁膜14下の基板15とを備えている。層間絶縁膜14は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板15は例えば、シリコン基板などの半導体基板である。図8は、基板15の表面に平行で互いに垂直なX方向およびY方向と、基板15の表面に垂直なZ方向とを示している。本実施形態では、+Z方向を上方向として取り扱い、−Z方向を下方向として取り扱う。−Z方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
アレイ部分C1は、メモリセルアレイ11内の複数の電極層として、複数のワード線WLと、ソース線SLとを備えている。図8は、メモリセルアレイ11の階段構造部21を示している。各ワード線WLは、コンタクトプラグ22を介してワード配線層23と電気的に接続されている。複数のワード線WLを貫通する各柱状部CLは、ビアプラグ24を介してビット線BLと電気的に接続されており、かつソース線SLと電気的に接続されている。ソース線SLは、半導体層である第1層SL1と、金属層である第2層SL2とを含んでいる。符号Vは、ビット線BL下に設けられたビアプラグを示している。
回路部分C2は、複数のトランジスタ31を備えている。各トランジスタ31は、基板15上にゲート絶縁膜を介して設けられたゲート電極32と、基板15内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路部分C2は、これらのトランジスタ31のソース拡散層またはドレイン拡散層上に設けられた複数のコンタクトプラグ33と、これらのコンタクトプラグ33上に設けられ、複数の配線を含む配線層34と、配線層34上に設けられ、複数の配線を含む配線層35とを備えている。
回路部分C2はさらに、配線層35上に設けられ、複数の配線を含む配線層36と、配線層36上に設けられた複数のビアプラグ37と、これらのビアプラグ37上に設けられた複数の金属パッド38とを備えている。金属パッド38は例えば、Cu(銅)層またはAl(アルミニウム)層である。回路部分C2は、アレイ部分C1の動作を制御する制御回路(論理回路)として機能する。この制御回路は、トランジスタ31などにより構成されており、金属パッド38に電気的に接続されている。
アレイ部分C1は、金属パッド38上に設けられた複数の金属パッド41と、金属パッド41上に設けられた複数のビアプラグ42とを備えている。また、アレイ部分C1は、これらのビアプラグ42上に設けられ、複数の配線を含む配線層43と、配線層43上に設けられ、複数の配線を含む配線層44とを備えている。金属パッド41は例えば、Cu層またはAl層である。上述のビアプラグVは、配線層43に含まれている。
アレイ部分C1はさらに、配線層44上に設けられた複数のビアプラグ45と、これらのビアプラグ45上や絶縁膜12上に設けられた金属パッド46と、金属パッド46上や絶縁膜12上に設けられたパッシベーション膜47とを備えている。金属パッド46は例えば、Cu層またはAl層であり、図8の半導体装置の外部接続パッド(ボンディングパッド)として機能する。パッシベーション膜47は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド46の上面を露出させる開口部Pを有している。金属パッド46は、この開口部Pを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図9は、第2実施形態の柱状部CLの構造を示す断面図である。
図9に示すように、メモリセルアレイ11は、層間絶縁膜13(図8)上に交互に積層された複数のワード線WLと複数の絶縁層51とを備えている。ワード線WLは、例えばW(タングステン)層である。絶縁層51は、例えばシリコン酸化膜である。
柱状部CLは、ブロック絶縁膜52、電荷蓄積層53、トンネル絶縁膜54、チャネル半導体層55、およびコア絶縁膜56を順に含んでいる。電荷蓄積層53は、例えばシリコン窒化膜であり、ワード線WLおよび絶縁層51の側面にブロック絶縁膜52を介して形成されている。電荷蓄積層53は、ポリシリコン層などの半導体層でもよい。チャネル半導体層55は、例えばポリシリコン層であり、電荷蓄積層53の側面にトンネル絶縁膜54を介して形成されている。ブロック絶縁膜52、トンネル絶縁膜54、およびコア絶縁膜56は、例えばシリコン酸化膜または金属絶縁膜である。
図10は、第2実施形態の半導体装置の製造方法を示す断面図である。図10は、複数のアレイ部分C1を含むアレイウェハW1と、複数の回路部分C2を含む回路ウェハW2とを示している。アレイウェハW1はメモリウェハとも呼ばれ、回路ウェハW2はCMOSウェハとも呼ばれる。
図10のアレイウェハW1の向きは、図8のアレイ部分C1の向きとは逆であることに留意されたい。本実施形態では、アレイウェハW1と回路ウェハW2とを貼り合わせることで半導体装置を製造する。図10は、貼合のために向きを反転される前のアレイウェハW1を示しており、図8は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイ部分C1を示している。
図10において、符号S1はアレイウェハW1の上面を示し、符号S2は回路ウェハW2の上面を示している。アレイウェハW1は、絶縁膜12下に設けられた基板16を備えていることに留意されたい。基板16は例えば、シリコン基板などの半導体基板である。
本実施形態ではまず、図10に示すように、アレイウェハW1の基板16上にメモリセルアレイ11、絶縁膜12、層間絶縁膜13、階段構造部21、金属パッド41などを形成し、回路ウェハW2の基板15上に層間絶縁膜14、トランジスタ31、金属パッド38などを形成する。例えば、基板16上にビアプラグ45、配線層44、配線層43、ビアプラグ42、および金属パッド41が順に形成される。また、基板15上にコンタクトプラグ33、配線層34、配線層35、配線層36、ビアプラグ37、および金属パッド38が順に形成される。次に、アレイウェハW1と回路ウェハW2とを機械的圧力により貼り合わせる。これにより、層間絶縁膜13と層間絶縁膜14とが接着される。次に、アレイウェハW1および回路ウェハW2を400℃でアニールする。これにより、金属パッド41と金属パッド38とが接合される。
その後、基板15をCMP(Chemical Mechanical Polishing)により薄膜化し、基板16をCMPにより除去した後、アレイウェハW1および回路ウェハW2を複数のチップに切断する。こうして、図8の半導体装置が製造される。なお、金属パッド46とパッシベーション膜47は例えば、基板15の薄膜化および基板16の除去の後に、絶縁膜12上に形成される。
なお、本実施形態ではアレイウェハW1と回路ウェハW2とを貼り合わせているが、代わりにアレイウェハW1同士を貼り合わせてもよい。図8から図10を参照して前述した内容や、図11を参照して後述する内容は、アレイウェハW1同士の貼合にも適用可能である。
また、図8は、層間絶縁膜13と層間絶縁膜14との境界面や、金属パッド41と金属パッド38との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド41の側面や金属パッド38の側面の傾きや、金属パッド41の側面と金属パッド38との位置ずれを検出することで推定することができる。
また、第1実施形態の半導体装置の構造は、第2実施形態のアレイ部分C1に適用可能である。以下、このような構造の例を、図11を参照して説明する。
図11は、第2実施形態の半導体装置の構造の例を示す断面図である。
この例の半導体装置は、第1実施構造の半導体装置の構造を、第2実施形態のアレイ部分C1に適用して実現されたものである。図11(a)は、ビアプラグ6が配線3に対して位置ずれを起こさずに形成された場合の半導体装置を示し、図11(b)は、ビアプラグ6が配線3上に対して位置ずれを起こして形成された場合の半導体装置を示している。本実施形態の半導体装置は、アレイウェハW1と回路ウェハW2との貼り合わせを経て製造されるため、図11(a)および図11(b)のアレイ部分C1の向きは、図1(a)および図1(b)の半導体装置の向きとは逆であることに留意されたい。
以下、図11(a)を参照して、本実施形態の半導体装置の構造を説明するが、この説明は、図11(b)にも適用可能である。
本実施形態の半導体装置を製造する際には、まず図2から図5の工程を実施して、図1(a)に示す構造を有するアレイウェハW1を作製する。この際、層間絶縁膜2、複数の配線3、層間絶縁膜4、層間絶縁膜5、およびビアプラグ6は、基板1の代わりに基板16上に形成する。次に、図10を参照して説明したように、このアレイウェハW1と回路ウェハW2とを貼り合わせて、その後にダイシング等を行う。このようにして、図11(a)の半導体装置が製造される。
なお、この例の配線3とビアプラグ6は例えば、図8に示すビット線BLとビアプラグVである。図1(a)では、配線3上にビアプラグ6が形成されているが、図8や図11(a)では、配線3(ビット線BL)下にビアプラグ6(ビアプラグV)が形成されていることに留意されたい。本実施形態の半導体装置の向きを反転させれば、配線3(ビット線BL)上にビアプラグ6(ビアプラグV)が形成された状態となる。
以上のように、本実施形態のビアプラグ6は、第1実施形態で説明したように、バリアメタル層6a内の塩素濃度が5.0×1021atoms/cm3以下となり、バリアメタル層6aとプラグ材層6bとの界面の酸素濃度が5.0×1021atoms/cm3以下となるように形成される。よって、本実施形態によれば、ビアプラグ6の影響による配線3の劣化を抑制することが可能となる。配線3とビアプラグ6は、例えばビット線BLとビアプラグVである。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:基板、2:層間絶縁膜、3:配線、3a:バリアメタル層、3b:配線材層、
4、5:層間絶縁膜、6:ビアプラグ、6a:バリアメタル層、6b:プラグ材層、
11:メモリセルアレイ、12:絶縁膜、13:層間絶縁膜、
14:層間絶縁膜、15:基板、16:基板、
21:階段構造部、22:コンタクトプラグ、
23:ワード配線層、24:ビアプラグ、
31:トランジスタ、32:ゲート電極、33:コンタクトプラグ、34:配線層、
35:配線層、36:配線層、37:ビアプラグ、38:金属パッド、
41:金属パッド、42:ビアプラグ、43:配線層、44:配線層、
45:ビアプラグ、46:金属パッド、47:パッシベーション膜、
51:絶縁層、52:ブロック絶縁膜、53:電荷蓄積層、
54:トンネル絶縁膜、55:チャネル半導体層、56:コア絶縁膜
4、5:層間絶縁膜、6:ビアプラグ、6a:バリアメタル層、6b:プラグ材層、
11:メモリセルアレイ、12:絶縁膜、13:層間絶縁膜、
14:層間絶縁膜、15:基板、16:基板、
21:階段構造部、22:コンタクトプラグ、
23:ワード配線層、24:ビアプラグ、
31:トランジスタ、32:ゲート電極、33:コンタクトプラグ、34:配線層、
35:配線層、36:配線層、37:ビアプラグ、38:金属パッド、
41:金属パッド、42:ビアプラグ、43:配線層、44:配線層、
45:ビアプラグ、46:金属パッド、47:パッシベーション膜、
51:絶縁層、52:ブロック絶縁膜、53:電荷蓄積層、
54:トンネル絶縁膜、55:チャネル半導体層、56:コア絶縁膜
Claims (15)
- 第1層と、前記第1層上に設けられ、銅を含む第2層と、を含む配線と、
前記配線上に設けられ、チタンと窒素とを含む第3層と、前記第3層上に設けられ、タングステンを含む第4層と、を含むプラグとを備え、
前記第3層内の塩素濃度は、5.0×1021atoms/cm3以下であり、
前記第3層と前記第4層との界面の酸素濃度は、5.0×1021atoms/cm3以下である、
半導体装置。 - 前記第1層は、前記第3層に接する上端を含み、前記第3層に接する上端の付近に窒化部分を含む、請求項1に記載の半導体装置。
- 前記窒化部分の高さ方向の寸法は、10nm以下である、請求項2に記載の半導体装置。
- 前記配線の上面の幅は、前記配線の上面の高さにおける前記プラグの直径より大きく、
前記配線の前記幅と前記プラグの前記直径との差は、15nm以下である、
請求項1から3のいずれか1項に記載の半導体装置。 - 前記第3層は、前記第4層の側面に面する第1部分と、前記第4層の底面に面する第2部分とを含み、
前記第1部分の厚さは、前記第2部分の厚さの半分以下である、請求項1から4のいずれか1項に記載の半導体装置。 - 前記第1層は、チタンを含む、請求項1から5のいずれか1項に記載の半導体装置。
- 前記第1層は、チタン膜またはチタン窒化膜である、請求項6に記載の半導体装置。
- 第1層と、前記第1層上に設けられ、銅を含む第2層と、を含む配線と、
前記配線上に設けられ、チタンと窒素とを含む第3層と、前記第3層上に設けられ、タングステンを含む第4層と、を含むプラグとを備え、
前記第1層は、前記第3層に接する上端を含み、前記第3層に接する上端の付近に窒化部分を含む、半導体装置。 - 前記第3層内の塩素濃度は、5.0×1021atoms/cm3以下であり、
前記第3層と前記第4層との界面の酸素濃度は、5.0×1021atoms/cm3以下である、
請求項8に記載の半導体装置。 - 第1層と、前記第1層上に設けられ、銅を含む第2層と、を含む配線を形成し、
前記配線上に設けられ、チタンと窒素とを含む第3層と、前記第3層上に設けられ、タングステンを含む第4層と、を含むプラグを形成する、
ことを含み、
前記第3層は、チタンと塩素とを含む第1ガスを供給し、前記第1ガスの供給後に窒素と水素とを含む第2ガスを供給することで形成される、半導体装置の製造方法。 - 前記プラグは、
前記第3層内の塩素濃度が5.0×1021atoms/cm3以下となり、
前記第3層と前記第4層との界面の酸素濃度が5.0×1021atoms/cm3以下となる、
ように形成される、請求項10に記載の半導体装置の製造方法。 - 前記第1ガスは、TiCl4ガス(Tiはチタンを表し、Clは塩素を表す)を含む、請求項10または11に記載の半導体装置の製造方法。
- 前記第2ガスは、NH3ガス(Nは窒素を表し、Hは水素を表す)を含む、請求項10から12のいずれか1項に記載の半導体装置の製造方法。
- 前記第3層は、前記第1ガスをプラズマ下で供給する第1処理と、前記第2ガスをプラズマ下で供給する第2処理とを交互に繰り返すことで形成される、請求項10から13のいずれか1項に記載の半導体装置の製造方法。
- 前記第3層は、300℃以上かつ430℃以下の温度で形成される、請求項10から14のいずれか1項に記載の半導体装置の製造方法。
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