JP2021132203A - 非整数値の倍数のセル高さを有する半導体セルブロック - Google Patents
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Abstract
【課題】 信頼性が向上した半導体セルブロックおよびそのレイアウトを形成する方法を提供する。【解決手段】 半導体セルブロックはスタックに配列された複数の層、複数の層のうちの一つで第1セル高さを有する第1半導体論理セル、複数の層のうちの一つで第2セル高さを有する第2半導体論理セルを含み、複数の層はそれぞれ第1高さを有する一つ以上の第1層およびそれぞれ第2高さを有する一つ以上の第2層を含み、第2セル高さは第1セル高さより大きく、第2セル高さは第1セル高さの非整数値の倍数である。【選択図】図1a
Description
本発明の態様は一般的に半導体セルブロックおよび半導体セルブロックのためのレイアウトを形成する方法に関する。
従来技術の半導体セルブロックは、一般的にそれぞれ同じ高さまたは同じ高さ(例えば、二重高さまたは三重高さ)の整数値の倍数を有する半導体論理セルを含む。例えば、チップの一つの半導体セルブロックは第1高さを有する半導体論理セルおよび第1高さの整数値の倍数である第2高さを有する半導体論理セルを含み得る。チップの他の半導体セルブロックは第3高さおよびその整数値の倍数を有する半導体論理セルを含み得る。
本発明が解決しようとする課題は、信頼性が向上した半導体セルブロックを提供する。
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されるであろう。
本発明の態様は、半導体セルブロックの多様な実施形態に関するものである。一実施形態で、スタックに配列された複数の層、複数の層のうちの一つで第1セル高さを有する第1半導体論理セル、複数の層のうちの一つで第2セル高さを有する第2半導体論理セルを含み、複数の層はそれぞれ第1高さを有する一つ以上の第1層およびそれぞれ第2高さを有する一つ以上の第2層を含み、第2セル高さは第1セル高さより大きく、第2セル高さは第1セル高さの非整数値の倍数である。
非整数値の倍数は、1.1〜1.9の範囲を有し得る。
第1半導体論理セルは一つ以上の第1層のうちの一つに位置し得、第2半導体論理セルは一つ以上の第2層のうちの一つに位置する。
一つ以上の第1層は、互いに直接積層された複数の第1層の対を含み得る。
一つ以上の第1層は複数の第1層を含み得、一つ以上の第2層は複数の第2層を含み、複数の第1層の数は複数の第2層の数よりさらに多くてもよい。
複数の第2層はスタックに規則的に配列され、複数の第2層に隣接する第2層のそれぞれの一対は複数の第1層の同じ数の第1層によって互いに離隔し得る。
同じ数の第1層は偶数でありうる。
半導体セルブロックは第3高さを有する第3半導体論理セルをさらに含み得、第3高さは第1セル高さの整数値の倍数でありうる。
一つ以上の第1層は複数の第1層を含み得、第3半導体論理セルは複数の第1層の一対に隣接する第1層に位置し得る。
半導体セルブロックは、第1および第2半導体論理セルに結合された少なくとも一つの電力レールをさらに含み得る。
少なくとも一つの電力レールは埋め込み電力レールでありうる。
第1および第2半導体論理セルは相異する類型の論理セルを含み得る。
第1半導体論理セルの第1幅と前記第2半導体論理セルの第2幅は、互いに整数値の倍数でありうる。
本発明の態様はまた、半導体セルブロックに対するレイアウトの生成をコンピュータで実現する方法の多様な実施形態に関するものである。一実施形態によれば、配置およびルーティングツール(routing tool)を用いてスタックの層のうち第1層に第1半導体セルおよびスタックの層のうち第2層に第2半導体セルを配置し、配置およびルーティングツールを用いてそれぞれの第1半導体セルおよび第2半導体セルにピンを配置し、配置およびルーティングツールを用いてピンに連結されたビアを配置し、配置およびルーティングツールを用いてビアに連結された金属ルーティング層を配置することを含み、第1半導体セルは第1高さを有し、第2半導体セルは第1高さより大きい第2高さを有し、第2セル高さは第1セル高さの非整数値の倍数でありうる。
非整数値の倍数は1.1〜1.9の範囲を有し得る。
第1層は第1高さを有し得、第2層は第2高さを有し得、第2高さは第1高さより大きくてもよく、第2高さは第1高さの非整数値の倍数でありうる。
方法は、配置およびルーティングツールを用いてスタックの層に少なくとも一つの電力レールを配置することをさらに含み得る。
方法は、前記配置およびルーティングツールを用いて前記スタックに第3セル高さを有する第3半導体論理セルを配置することをさらに含み得、前記第3セル高さは前記第1セル高さの整数値の倍数でありうる。
第1層は複数の第1層のうちの一つであり、複数の第1層は互いに直接積層された第1層の対を含み得、第2層は複数の第2層のうちの一つであり、第2層は第1層の隣接する一対の間に位置し得る。
複数の第1層の多数の第1層は、複数の第2層の多数の第2層より多くてもい。
このような要約は、以下の詳細な説明でさらに説明される本発明の実施形態の特徴および概念の選択を紹介するために提供される。このような要約は請求項に記載された主題の核心または必須の特徴を識別するためのものでなく、請求項に記載された主題の範囲を限定するために使用されることも意図しない。説明された特徴の一つ以上は作動可能な装置を提供するために一つ以上の他の説明された特徴と結合されることができる。
本発明の実施形態と他の特徴および利点は以下の図面と関連して考慮される時後述する詳細な説明を参照することによってより明白になる。図面で、同じ参照番号は図面全体にわたって同じ特徴および構成要素を参照するために使われる。このような数字は必ずしも比率に合わせて描かれるものではない。
本発明の一実施形態による半導体セルブロックの概略図である。
本発明の他の実施形態による半導体セルブロックの概略図である。
本発明のまた他の実施形態による半導体セルブロックの概略図である。
本発明の一実施形態による半導体セルブロックに対するレイアウトを形成する方法の作業(task)を示す流れ図である。
本発明の態様(aspect)は、半導体セルブロックの多様な実施形態により第1高さを有する少なくとも一つの半導体論理セルおよび第1高さより大きく第1高さの非整数値の倍数を有する少なくとも一つの半導体論理セルを含む。さらに、一つ以上の実施形態で、本発明の半導体セルブロックは、半導体セルブロックの少なくとも一つの他の半導体論理セルの高さの整数値の倍数高さを有する半導体論理セルを含み得る。したがって、本発明の多様な実施形態による半導体セルブロックは最も低い高さの半導体論理セルでの最も低い駆動セルおよびより大きい半導体論理セルでのより大きい駆動セルをすべてサポートすることができる。さらに、本発明の多様な実施形態による半導体セルブロックは、相異する装置アーキテクチャ(architecture)が同じ半導体セルブロックに位置されるようにする。本発明の態様はまた、半導体セルブロックのレイアウトを設計する多様なシステムおよび方法が第1高さを有する少なくとも一つの半導体論理セル、および第1高さより大きく第1高さの非整数値の倍数である第2高さを有する少なくとも一つの半導体論理セルを含む。
以下で、添付する図面を参照して本発明の好ましい実施形態について詳細に説明する。しかし、本発明の技術的思想は多様な異なる形態で具体化することができ、本説明に示す実施形態のみに制限されると解釈されるべきではない。かえって、このような実施形態は本発明の技術的思想が徹底して完全になるように例として提供され、本発明の技術的思想の様相および特徴を当業者に十分に伝える。したがって、本発明の技術的思想の様相および特徴の完全な理解のために当業者に必要でない工程、要素および技術は説明されないこともある。特に言及しない限り、同じ図面符号は添付する図面および詳細な説明全般にわたって同じ要素を示すため、その説明は繰り返さない。
図面において、構成要素、層および領域の相対的な大きさは明確性のために誇張されるおよび/または簡略化することができる。「下(beneath)」、「下(below)」、「下(lower)」、「下部(under)」、「上(above)」、「上部(upper)」等のような空間的に相対的な用語は本明細書で説明の便宜上一つの要素または特徴を図面に示すように構成要素(複数可)または特徴(複数可)との関係を容易に記述するために使われる。このような空間的に関連した用語は図面に示す方位に加え、使用中または作動時装置の他の方位を含むように意図されていることが理解されるであろう。例えば、図面の装置がひっくり返ると、他の要素または特徴の「下(beneath)」または「下(below)」または「下部(under)」として記述された構成要素は他の構成要素または特徴の「上(above)」に配向される。したがって、「下(below)」および「下部(under)」の例示的な用語は上と下の両方の方向を含み得る。したがって、装置は他の方向に配向されることができ(例えば、90度または他の配向に回転できる)、本明細書で使われる空間的に相対的な記述語はそれにより解釈されるべきである。
本明細書で「第1」、「第2」、「第3」等の用語が多様な構成要素、構成、領域、層および/またはセクションを説明するために使われるが、これらの構成要素、構成、領域、層および/またはセクションはこれらの用語によって制限されない。これらの用語は一つの構成要素、構成、領域、層またはセクションを他の構成要素、構成、領域、層またはセクションと区別する目的でのみ使われる。したがって、以下で説明される第1構成要素、構成、領域、層またはセクションは本発明の思想および範囲を逸脱せず、第2構成要素、構成、領域、層またはセクション(section)と称される。
構成要素または層が他の構成要素または層の「上に(on)」、「連結された(connected to)」または「結合された(coupled to)」と言及されるとき、それは他の構成要素または層に直接的に連結され得、連結または結合されるか、一つ以上の介在する構成要素または層が存在し得る。また、一つの構成要素または層が2個の構成要素または層の「間に(between)」あると言及されるとき、2個の構成要素または層の間の唯一の構成要素または層、または一つ以上の介在する構成要素または層が存在することもできる。
本明細書で使われる用語は特定の実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書に使われるとき、単数形は文脈上特に明示されない限り複数形を含むことを意図している。本明細書で使われる「含む(comprises)」および/または「含む(comprising)」という用語は明示された特徴、整数、段階、動作、構成要素および/または構成の存在を示すが、一つ以上の他の特徴、整数、段階、動作、要素、構成要素および/または構成の追加存在を排除しない。本明細書に使われるとき、「および/または」という用語は、一つ以上の関連する列挙された項目の任意およびすべての組み合わせを含む。「少なくとも一つ」のような表現式は構成要素のリストの前で構成要素の全体リストを修正してリストの個別要素を修正しない。
本明細書に使われる「実質的に」、「約」および類似の用語は、近似の用語として使われ、程度の用語として使われず、これらによって認識される測定または計算された値の固有な偏差を説明するためのものである。また、本発明の概念の実施形態を記述するとき「し得る」の使用は、「本発明の一つ以上の実施形態」を意味する。本明細書に使われるとき、「使用する(use)」、「使用(using)」および「使用された(used)」という用語は、それぞれ「利用する(utilize)」、「利用(utilizing)」および「利用された(utilized)」と同義語と見なすことができる。また、「例えば」という用語は例または説明を意味する。
特に定義されない限り、本明細書で使われるすべての用語(技術および科学用語含む)は本発明が属する技術分野の当業者によって一般的に理解されるものと同じ意味を有する。また、一般的に使われる辞典に定義されている用語は、関連技術および/または本明細書と関連してその意味と一致する意味を有すると解釈されるべきであり、ここに明らかに定義されていない限り、理想的または過度に形式的な意味に解釈されない。
以下、図1aを参照すると、本発明の一実施形態による半導体セルブロック100は、スタック103を形成するために互いに積層された一連の層(101および102)(すなわち、一つ以上の第1層101および一つ以上の第2層102)、および層(101および102)のうちの少なくとも一部に位置する一連の半導体論理セル(104〜106およびまたは107)を含む。たとえ一つ以上の実施形態で半導体セルブロック100は、それぞれの半導体論理セル(104〜107)を含むが、一つ以上の実施形態で、半導体セルブロック100は半導体論理セル104〜107の任意の適切な組み合わせを含み得る。層(101および102)は、半導体セルブロック100のフロントエンドオブライン(front−end−of−line)(FEOL)層、ミドルオブライン(middle−of−line)(MOL)層、および/またはバックエンドオブライン(back−end−of−line)(BEOL)層(例えば、絶縁層V−2、絶縁層V−1上の金属層Mint、金属層Mint上の絶縁層V−1、絶縁層V−1上の金属層M0、金属層M0上の絶縁層V0、絶縁層V0上の金属層M1、金属層M1上の絶縁層V1、絶縁層V1上の金属層M2、金属層M2上の絶縁層V2、など)に対応することができる。
半導体論理セル104〜107は、例えば、インバータ(inverter)、NANDゲート、NORゲート、カウンタ(counter)、フリップフロップ(flip flop)、他の論理回路、またはこれらの組み合わせのような任意の類型(複数可)のセル(複数可)でありうる。半導体論理セル104〜107は、例えば、フィンまたはシート基盤装置(sheet−based device)(例えば、水平ナノシート(nanosheet)電界効果トランジスタまたは垂直電界効果トランジスタ(VFET)のようなフィン電界効果トランジスタ(finFET)またはナノシートトランジスタ)のような相異する装置アーキテクチャを有することができる。図面全体において、半導体論理セル104〜107が概略的に示され、半導体論理セル104〜107の構成要素(例えば、ソース/ドレイン電極およびゲート)は図面の簡略化のために省略されている。
図示された実施形態で、スタック103は、それぞれ第1高さH1を有する一連の第1層101、および第1高さH1より大きい第2高さH2を有する一連の第2層102を含む。一つ以上の実施形態で、第2層102の第2高さH2は第1層101の第1高さH1の非整数値の倍数である。例えば、一つ以上の実施形態で、第2層102の第2高さH2は、第1層101の第1高さH1より大きくてもよく、第1高さH1の非整数値の倍数は、およそ(約)1.1、およそ(約)1.15、およそ(約)1.2、およそ(約)1.3、およそ(約)1.4、およそ(約)1.5、およそ(約)1.6、およそ(約)1.8のようにおよそ(約)1.1〜およそ(約)1.9の範囲内であり得る。
図示された実施形態で、それぞれの半導体論理セル104〜107は、第1層101の高さH1と同一であるか実質的に同じ高さ、第2層102の高さH2と同一であるか実質的に同じである高さ、またはスタック103で2個以上が隣接する層(101および102)が結合された高さと同一であるか実質的に同じ高さを有する。例えば、図示された実施形態で、半導体セルブロック100は、第1半導体セル104が位置する第1層101の高さH1と同一であるか実質的に同じ第1セル高さh1を有し、第1層101のうちの一つに位置する少なくとも一つの第1半導体セル104と、第2半導体セル105が位置する第2層102の高さH2と同一であるか実質的に同じ第2セル高さh2を有し、第2層102のうちの一つに位置する少なくとも一つの第2半導体セル105を含む。したがって、図示された実施形態で、第2層102での半導体論理セル105の第2セル高さh2は第1層101での半導体論理セル104の第1セル高さh1より大きく、第2セル高さh2は第1セル高さh1の非整数値の倍数である。例えば、一つ以上の実施形態で、第2層102での半導体論理セル105の第2セル高さh2は、第1層101での半導体論理セル104の第1セル高さh1より大きく、第2セル高さh2は、およそ(約)1.1〜およそ(約)1.9の範囲内にある第1セル高さh1の非整数値の倍数を有する。
図示された実施形態で、半導体セルブロック100のスタック103は、互いにの上に直接積層された一対の第1層101と繰り返しパターンで積層された一対の第1層101上に単一第2層102を含む。一つ以上の実施形態で、半導体セルブロック100は、例えば、半導体セルブロック100での半導体論理セル104〜107の大きさおよび類型による、第1および第2層(101および102)の任意の他の適切な配置(例えば、パターン)を含み得る。例えば、一つ以上の実施形態で、半導体セルブロック100の第1層101の数は、半導体セルブロック100での第2層102の数より多い。一つ以上の実施形態で、半導体セルブロック100は、整数値の倍数のセル高さ(例えば、二倍の高さ、三倍の高さ、または四倍の高さの半導体セル)(およびその反対)を有する第2層102のうち隣接する層(例えば、一対の隣接する第2層102の間の2個、3個または4個の第1層101)の間で任意の数の第1層101を含み得る。また、図示された実施形態で、スタック103は、それぞれ相異する高さを有する2個の相異する類型の層(すなわち、第1高さH1を有する第1層101と第2高さH2を有する第2層102)を含むとしても、一つ以上の実施形態で、スタック103はそれぞれ異なる高さ(例えば、それぞれ相異する高さを有する3個以上の類型の層)を有する他の適切な数の相異する類型を有する層を含み得、3個以上の相異する類型を有する層はスタック103で任意の適切なパターンで配置されることができる。
一つ以上の実施形態で、半導体セルブロック100は、隣接する第2層102の間で任意の偶数または奇数を有する第1層101を含み得る。図1bはスタック103が互いに直接上に積層された4個の第1層101の繰り返しパターンおよび積層された4個の第1層101上に一つの第2層102を含む半導体セルブロック100の実施形態を示す。一つ以上の実施形態で、スタック103は隣接する第1層101で半導体論理セル(複数可)106が求められる高さh3によって多数の隣接する第1層101を有することができる(例えば、求められる高さが第1層101の高さH1の整数値の倍数に該当する場合)。さらに、図示された実施形態で隣接する第2層102は、2個またはそれ以上の第1層101により互いに離隔していても、一つ以上の実施形態で、スタック103は互いに直接上に積層された2個以上の第2層102と積層された2個以上の第2層102上に位置する2個以上の第1層101の繰り返しパターンを含み得、これは第2層102の高さH2の整数値の倍数と同一または実質的に同じ高さを有する2個以上の隣接する第2層102で半導体論理セル107の配置を可能にする。例えば、図1cは互いに直接上に積層された2個の第1層101および積層された2個の第1層101上に位置する互いに直接上に積層された2個の第2層102の繰り返しパターンを含む半導体セルブロック100の実施形態を図示する。図1cに示す実施形態で、半導体セルブロック100は第2層102が結合された高さH3と同一であるか実質的に同じ第4セル高さh4を有し、かつ2個の隣接する第2層102に位置する少なくとも一つの半導体論理セル107を含む。したがって、図示された実施形態で、2個の隣接する第2層102に位置する半導体論理セル107の第4セル高さh4は図1aおよび図1bに示す半導体論理セル105の第2セル高さh2の整数値の倍数である。半導体セルブロック100のスタック103が互いに直接上に積層された3個、4個、または5個の第2層102を含む一つ以上の実施形態で、隣接する2個の第2層102に配置された半導体論理セル107の第4セル高さh4はそれぞれの第2層102の高さH2の3倍、4倍、または5倍であり得る。
図示された実施形態で、半導体セルブロック100はまた、半導体セルブロック100で半導体論理セル104に電力(例えば、VDD,VSS,GND)を伝達するように構成された少なくとも一つの電力レール108を含む。一つ以上の実施形態で、一つ以上の電力レール108は埋め込み電力レールでありうる。一つ以上の電力レール108は平面図で半導体論理セル104〜107のエッジ(edge)と重なり得る(overlap)。図1a〜図1cに示す実施形態を引き続き参照すると、第1層101のうちの一つに位置する半導体論理セル104それぞれは、第1セル幅w1を有し、第2層102のうちの一つに位置する半導体論理セル105それぞれは第2セル幅w2を有し、隣接する2個以上の第1層101を介して延びた半導体論理セル106それぞれは第3セル幅w3を有し、隣接する2個以上の第2層102を介して延びた半導体論理セル107は第4セル幅w4を有する。一つ以上の実施形態で、第1層101のうちの一つに位置する半導体論理セル104の第1セル幅w1および第2層102のうちの一つに位置する半導体論理セル105の第2セル幅w2は互いに同一または実質的に同一である。一つ以上の実施形態で、第1層101のうちの一つに位置する半導体論理セル104の第1セル幅w1および第2層102のうちの一つに位置する半導体論理セル105の第2セル幅w2は互いに整数値の倍数でありうる(例えば、第2層102のうちの一つに位置する半導体論理セル105の第2セル幅w2は第1層101のうちの一つの位置する半導体論理セル104の第1セル幅w1の1倍、2倍、3倍、または4倍であるかその反対でありうる)。さらに、一つ以上の実施形態で、第1セル高さh1を有する半導体論理セル104の第1セル幅w1は、第3セル高さh3を有する半導体論理セル106の第3セル幅w3と同一または実質的に同一であるが、一つ以上の実施形態で、第3セル高さh3を有する半導体論理セル106の第3セル幅w3は、第1セル高さh1を有する半導体論理セル104の第1セル幅w1の整数値の倍数であるかその反対でありうる。また、一つ以上の実施形態で、第2セル高さh2を有する半導体論理セル105の第2セル幅w2は、第4セル高さh4を有する半導体論理セル107の第4セル幅w4と同一または実質的に同一であり得るが、第4セル高さh4を有する半導体論理セル107の第4セル幅w4は、第2セル高さh2を有する半導体論理セル105の第2セル幅w2の整数値の倍数であるか、その反対でありうる。
図2は本発明の一実施形態に他の半導体セルブロック(例えば、図1a、図1b、または図1cに示す半導体セルブロック100の実施形態)に対するレイアウトを生成する方法200の作業を図示する。図2に示す実施形態で、方法200は繰り返しパターンで一つ以上の第1層および一つ以上の第2層が位置するスタックを得る作業(205)を含む(例えば、図1a、図1b、または図1cに示す一つ以上の第1層101および一つ以上の第2層102が位置するスタック103)。層は半導体セルブロック100のフロントエンドオブライン(front−end−of−line)(FEOL)層、ミドルオブライン(middle−of−line)(MOL)層、および/またはバックエンドオブライン(back−end−of−line)(BEOL)層(例えば、絶縁層V−2、絶縁層V−1上の金属層Mint、金属層Mint上の絶縁層V−1、絶縁層V−1上の金属層M0、金属層M0上の絶縁層V0、絶縁層V0上の金属層M1、金属層M1上の絶縁層V1、絶縁層V1上の金属層M2、金属層M2上の絶縁層V2、など)に対応することができる。
一つ以上の実施形態で、第1層は第1高さを有することができ、第2層は第1高さより大きい第2高さを有することができる。一つ以上の実施形態で、第2層の第2高さは例えば、およそ1.1〜およそ1.9の範囲内にある非整数値のように第1層の第1高さの非整数値の倍数でありうる。
図示された実施形態で、方法200はまた半導体論理セル(例えば、図1a〜図1cに示す半導体論理セル104〜107)を取得して半導体論理セルを配置およびルーティング(PnR)を利用して第1層および第2層に配置する作業(210)を含む。作業(210)で、半導体論理セルは一連の相異する半導体セルを含むライブラリ(library)から取得され得る(例えば、半導体セルは半導体装置が相異する構成を有する半導体セルを含む標準セルライブラリから取得され得る)。半導体論理セルは、例えば、フィンまたはシート基盤装置のような相異する装置アーキテクチャを有することができる(例えば、水平ナノシート電界効果トランジスタまたは垂直電界効果トランジスタのようなフィン電界効果トランジスタまたはナノシート電界効果トランジスタ)。作業(210)で、第1層に配置されたそれぞれの半導体論理セルは第1層の高さと同一または実質的に同じ高さを有し、第2層に配置されたそれぞれの半導体論理セルは第2層の高さと同一または実質的に同じ高さを有する。したがって、第2層に配置された半導体論理セルの高さは第1層に配置された半導体論理セルの高さより大きく、第2層に配置された半導体論理セルの高さは、例えば、およそ1.1〜およそ1.9の範囲内にある非整数値の倍数のように第1層に配置された半導体論理セルの高さの非整数値の倍数である。
一つ以上の実施形態で、作業(210)は2個以上の隣接する第1層で一つ以上の半導体論理セルを配置することを含み得、2個以上の隣接する第1層に配置された一つ以上の半導体論理セルはそれぞれの第1層の高さの整数値の倍数と同じ高さ(複数可)を有する(例えば、2倍高さ、3倍高さ、および/または4倍高さの半導体論理セル)。一つ以上の実施形態で、作業(210)は2個以上の隣接する第2層で一つ以上の半導体論理セルを配置することを含み得、2個以上の隣接する第2層に配置された一つ以上の半導体論理セルはそれぞれの第2層の高さの整数値の倍数と同じ高さ(複数可)を有する(例えば、2倍高さ、3倍高さ、および/または4倍高さの半導体論理セル)。
図示された実施形態で、方法200はまたPnRツールを用いて作業(210)で配置された半導体論理セル上に一連のピンを配置する作業(215)を含む。作業(215)に配置されたピンは作業(210)で配置された半導体論理セルから後続作業でPnRツールによってドロップ(drop)されたビアを有する一つ以上のルーティング金属層に連結が可能なように構成される。本明細書で使われる用語「ピン」は、半導体論理セルの外部連結のための連結点を定義するそれぞれの半導体論理セル内の金属ワイヤをいう(例えば、一つの半導体論理セルと別の半導体論理セルとの間のセル間の連結)。さらに、ピンは出力ピン(例えば、半導体論理セルの出力信号のための連結点)、入力ピン(例えば、半導体論理セルの入力信号のための連結点)、または入力および出力ピンの組み合わせでありうる。一つ以上の実施形態で、ピンは、一つ以上のミドルオブライン(middle−of−line)(MOL)層に配置されることができ、半導体論理セルのソース、ドレイン、およびゲートコンタクトを定義することができる。
作業(215)で、ピンは適法な境界内のどこにでも配置されることができる(すなわち、基本原則に反しない領域内のどこにでも)。一つ以上の実施形態で、作業(215)におけるピンは、ルーティンググリッド(routing grid)またはルーティンググリッドのオフ上に指向され得る。「ルーティンググリッド」という用語は、半導体セルブロック100の物体が整列するグリッドを指し、一つ以上の実施形態によるルーティンググリッドは半導体論理セルおよび半導体セルブロックを製造するための製造工程の間達成できる最も微細な粒度を指す。一つ以上の実施形態で、作業(215)におけるピンは、平面図で垂直および/または水平に指向される。一つ以上の実施形態で、作業(215)は、ルーティング品質の結果(QoR)を向上させるために密集した領域でピンの位置を繰り返し再定義することを含み得る。ピンを定義する作業(215)は、仮想ピンの近くに配置された同じ半導体論理セルまたは半導体論理セル上の他のピンアクセス(access)を遮断しないようにピンを位置させることを含む。さらに、ピンを定義する作業(215)は、半導体論理セルまたは近くの他の半導体論理セルで設計規則の衝突を作らず半導体論理セルがルーティングされるようにピンを位置させることを含む。また、ピンを定義する作業(215)はピンが他のルーティング金属形状に対する基本原則に反しないようにピンを位置させることを含む。
一つ以上の実施形態で、方法200は妨害物を定義する一つ以上の遮断領域を定義する作業220を含み得る。図示された実施形態で、一つ以上の遮断領域はピンと同じ層に定義されることができる。遮断領域はピンを配置できない領域を定義する。
図示された実施形態で、方法200はまた作業(215)に配置されたピンと重なる連結ビア(すなわち、ピンアクセスビア)を定義する作業(225)を含む(例えば、PnRツールは連結ビアをピン上に配置するように制限する)。連結ビアは方法200の後続作業の間PnRツールによって配置されたピンおよび金属ルーティング層の間の連結を可能にするビアの位置を定義する。一つ以上の実施形態で、連結ビアを定義する作業(225)は、ミドルオブライン(middle−of−line)(MOL)形状および層に対する基本原則の違反を確認して当業者に公知した任意の適したアルゴリズム(algorithm)を利用して任意の適した位置に連結ビアを配置することを含む。すなわち、作業(225)におけるPnRツールは、グラウンドルール制限(ground rule restriction)に基づいて連結ビアをグラウンドルールクリーンマナー(ground rule clean manner)により配置するための最小領域を含む、一連のグラウンドルールの制限(ground rule restriction)に基づいて連結ビアを配置する(例えば、ビアを配置する作業は同じ層に配置されるビア形状が変わる設計規則違反を防止する)。
図2に示す実施形態で、方法200はまた、グラウンドルールクリーンマナー(ground rule clean manner)により連結ビアを連結するための連結ビア上に金属ルーティング層を定義する作業(230)を含む。金属ルーティング層を定義する作業(230)は当業者に公知された任意の適したアルゴリズム(複数可)により行われることができる。
図2に示す実施形態で、方法200は半導体セルブロックで半導体論理セルに電力(例えば、VDD,VSS,GND)を伝達するように構成された一つ以上の電力レールを定義する作業(235)を含む。一つ以上の実施形態で、作業(235)に配置された電力レールは埋め込み電力レール(buried power rail)でありうる。一つ以上の実施形態で、作業(235)は一つ以上の電力レール他に追加的に一つ以上の電力および接地ステープル(staple)またはストライプ(stripe)を定義することを含み得る(例えば、作業(235)は一つ以上の対の二重電力ステープルを定義することを含み得る)。一つ以上の電力レール(および/または電力および接地ステープルまたはストライプ)は意図したアプリケーションが要求する適切な電力によって電力レール(および/または電力ステープルまたは電力ストライプ)が追加され得る領域である。一つ以上の電力レール(および/または電力および接地ステープルまたはストライプ)を定義する作業(235)は半導体セルブロック内に半導体論理セルを配置する前に追加され得る。
図示された実施形態で、設計レイアウトが完了した後、方法200は最終レイアウトをテーピング(taping)する作業(240)を含み得る(すなわち、半導体セルブロックのフォトマスクに対するグラフィックは製造設備に転送される)。最終レイアウトをテーピングする作業(240)はPnRツールによって、フォトマスクを生成するための最終GDSIIまたは他の適したファイルフォーマットを出力する作業を含み得る。さらに、一つ以上の実施形態で方法200は集積された半導体セルブロックを形成するために半導体ダイを製造する作業および完成された半導体チップを生成するための一つ以上のパッキング(packing)および組み立て作業を含み得る。
一つ以上の実施形態で、本発明の方法200は、プロセッサによって実行される時、前述した作業を行うためのプロセッサが不揮発性メモリ装置に格納されたコンピュータ実行可能コマンドによって活用および/または行われることができる。また、前述した作業は半導体セルのレイアウトおよびディスプレイ(display)上に半導体集積回路をディスプレイすることを含み得る。「プロセッサ」という用語は、データまたはデジタル信号を処理するために使われるハードウェア、ファームウェア、およびソフトウェアの任意の組み合わせを含んで本明細書に使われる。プロセッサのハードウェアは、例えば、特定用途向け集積回路(application specific integrated circuits)(ASICs)、汎用または特殊な目的の中央プロセッサ(CPUs)、デジタル信号プロセッサ(DSPs)、グラフィックプロセッサ(GPUs)、およびフィールドプログラマブルゲートアレイ(field programmable gate arrays)(FPGAs)のようなプログラム可能なロジックデバイス(programmable logic devices)を含み得る。本明細書で使われるように、プロセッサにおいて、それぞれの機能はその機能を遂行するために構成されたハードウェア、すなわち、ハードワイヤまたは非一時的格納媒体に保存されたコマンドを実行するように構成されたCPUのようなより汎用のハードウェアによって行われる。プロセッサは単一印刷配線基板(printed wiring board,PWB)または複数の相互連結された印刷配線基板に分散することができる。プロセッサは、例えば、印刷配線基板上に相互連結された2個のプロセッサ、FPGAおよび中央プロセッサを含み得る他のプロセッサを含み得る。
本発明は特定の実施形態を参照して詳細に説明されたが、本明細書に説明された実施形態は開示された正確な形態に本発明の範囲を限定したり制限しようとするものではない。本発明が属する技術分野の当業者は本発明の原理、思想、および範囲の意味を逸脱せず、説明された構造体と組み立ておよび作動方法の変更が実施され得ることを理解することができる。
100 半導体セルブロック
101 第1層
102 第2層
103 スタック
104〜107 半導体論理セル
101 第1層
102 第2層
103 スタック
104〜107 半導体論理セル
Claims (20)
- スタックに配列された複数の層と、
前記複数の層のうちの一つで第1セル高さを有する第1半導体論理セルと、
前記複数の層のうちの一つで第2セル高さを有する第2半導体論理セルとを含み、
前記複数の層は、それぞれ第1高さを有する一つ以上の第1層およびそれぞれ第2高さを有する一つ以上の第2層を含み、
前記第2セル高さは、前記第1セル高さより大きく、前記第2セル高さは、前記第1セル高さの非整数値の倍数である、半導体セルブロック。 - 前記非整数値の倍数は1.1〜1.9の範囲を有する、請求項1に記載の半導体セルブロック。
- 前記第1半導体論理セルは前記一つ以上の第1層のうちの一つに位置し、前記第2半導体論理セルは前記一つ以上の第2層のうちの一つに位置する、請求項1に記載の半導体セルブロック。
- 前記一つ以上の第1層は、互いに直接積層された複数の第1層一対を含む、請求項1に記載の半導体セルブロック。
- 前記一つ以上の第1層は複数の第1層を含み、
前記一つ以上の第2層は複数の第2層を含み、
前記複数の第1層の数は前記複数の第2層の数よりさらに多い、請求項1に記載の半導体セルブロック。 - 前記複数の第2層は前記スタックに規則的に配列され、
前記複数の第2層のうち隣接する一対の第2層それぞれは前記複数の第1層のうち同じ数の第1層によって互いに離隔する、請求項5に記載の半導体セルブロック。 - 前記同じ数は偶数である、請求項6に記載の半導体セルブロック。
- 第3高さを有する第3半導体論理セルをさらに含み、
前記第3高さは前記第1セル高さの整数値の倍数である、請求項1に記載の半導体セルブロック。 - 前記一つ以上の第1層は複数の第1層を含み、
前記第3半導体論理セルは前記複数の第1層のうち隣接する一対の第1層に位置する、請求項8に記載の半導体セルブロック。 - 前記第1および第2半導体論理セルに結合された少なくとも一つの電力レールをさらに含む、請求項1に記載の半導体セルブロック。
- 前記少なくとも一つの電力レールは埋め込み電力レールである、請求項10に記載の半導体セルブロック。
- 前記第1および第2半導体論理セルは、相異する類型の論理セルを含む、請求項1に記載の半導体セルブロック。
- 前記第1半導体論理セルの第1幅と前記第2半導体論理セルの第2幅は、互いに整数値の倍数である、請求項1に記載の半導体セルブロック。
- 配置およびルーティングツールを用いてスタックの層のうち第1層に第1半導体論理セルを配置し、前記スタックの層のうち第2層に第2半導体論理セルを配置し、前記第1半導体論理セルは第1セル高さを有し、前記第2半導体論理セルは前記第1セル高さより大きい第2セル高さを有し、前記第2セル高さは前記第1セル高さの非整数値の倍数であり、
前記配置およびルーティングツールを用いてそれぞれの前記第1半導体論理セルおよび前記第2半導体論理セル上にピンを配置し、
前記配置およびルーティングツールを用いて前記ピンに連結されたビアを配置し、
前記配置およびルーティングツールを用いて前記ビアに連結された金属ルーティング層を配置することを含む、コンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。 - 前記非整数値の倍数は、1.1〜1.9の範囲を有する、請求項14に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。
- 前記第1層は第1高さを有し、前記第2層は第2高さを有し、
前記第2高さは前記第1高さより大きく前記第2高さは前記第1高さの非整数値の倍数である、請求項14に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。 - 前記配置およびルーティングツールを用いて前記スタックの層に少なくとも一つの電力レールを配置することをさらに含む、請求項14に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。
- 前記配置およびルーティングツールを用いて前記スタックに第3セル高さを有する第3半導体論理セルを配置することをさらに含み、
前記第3セル高さは前記第1セル高さの整数値の倍数である、請求項14に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。 - 前記第1層は複数の第1層のうちの一つであり、前記複数の第1層は互いに直接積層された一対の第1層を含み、
前記第2層は複数の第2層のうちの一つであり、前記第2層は前記一対の第1層間に位置する、請求項14に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。 - 前記複数の第1層の数は、前記複数の第2層の数より多い、請求項19に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。
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