JP2021131445A - Display device - Google Patents

Abstract

To provide a display device in which the occurrence of luminance unevenness due to an influence of writing voltage to a pixel is suppressed.SOLUTION: A display device 10 includes a display panel 11, a video line driving circuit 13, and a scan line driving circuit 14. Each of a plurality of pixels 20 includes a pixel electrode 21, a counter electrode 22, and a thin film transistor 25. The thin film transistor 25 includes a first terminal 25a connected to a video line, a second terminal 25b connected to the pixel electrode 21, and a control terminal 25c connected to a scan line. In the pixels 20, the variation of the maximum voltage in a change width of the voltage of the control terminal 25c based on the voltage of the second terminal 25b when the thin film transistor 25 is off is within the range where the leak current when the thin film transistor 25 is off is doubled, and the variation of the minimum voltage in the change width is in the range where the leak current is doubled.SELECTED DRAWING: Figure 3

Description

本開示は、液晶ディスプレイに代表される表示装置に関する。 The present disclosure relates to a display device typified by a liquid crystal display.

液晶パネルの画素への階調電圧の書き込み過程において、薄膜トランジスタの寄生容量や画素の寄生容量等によって、画素の対向電極に供給される共通電圧（電圧Ｖｃｏｍ）が書き込み電圧の影響を受けて変動する（つまり、誘導電圧が生じる）。そのために、電圧Ｖｃｏｍの変動に起因する各種不具合が発生し得る。例えば、液晶パネルに中間調のピクセル市松模様を表示した場合に、液晶パネルの画面全体が緑色に見える現象（以下、「緑着色」ともいう）が生じる。従来、このような電圧Ｖｃｏｍの変動に起因する不具合を抑制する技術が提案されている（例えば、特許文献１参照）。 In the process of writing the gradation voltage to the pixels of the liquid crystal panel, the common voltage (voltage Vcom) supplied to the counter electrode of the pixels fluctuates due to the parasitic capacitance of the thin film transistor, the parasitic capacitance of the pixels, etc. (That is, an induced voltage is generated). Therefore, various problems may occur due to the fluctuation of the voltage Vcom. For example, when a halftone pixel checkerboard pattern is displayed on the liquid crystal panel, a phenomenon occurs in which the entire screen of the liquid crystal panel appears green (hereinafter, also referred to as "green coloring"). Conventionally, a technique for suppressing a defect caused by such a fluctuation of voltage Vcom has been proposed (see, for example, Patent Document 1).

特許文献１では、電圧Ｖｃｏｍの変動を相殺する逆補正電圧を電圧Ｖｃｏｍに重畳させるＶＣＯＭ生成回路を設けている。 Patent Document 1 provides a VCOM generation circuit that superimposes a reverse correction voltage that cancels fluctuations in the voltage Vcom on the voltage Vcom.

特開２０１２−７８４１５号公報Japanese Unexamined Patent Publication No. 2012-78415

しかしながら、特許文献１では、電圧Ｖｃｏｍの変動が抑制されるものの、薄膜トランジスタのゲートが書き込み電圧の影響を受けて変更することが考慮されていないために、液晶パネルに輝度ムラ（色ムラを含む）が生じるという問題がある。 However, in Patent Document 1, although the fluctuation of the voltage Vcom is suppressed, it is not considered that the gate of the thin film transistor is changed due to the influence of the writing voltage, so that the liquid crystal panel has uneven brightness (including color unevenness). There is a problem that occurs.

そこで、本開示は、画素への書き込み電圧の影響を受けて生じ得る輝度ムラの発生が抑制された表示装置を提供することを目的とする。 Therefore, an object of the present disclosure is to provide a display device in which the occurrence of luminance unevenness that may occur due to the influence of the writing voltage to the pixels is suppressed.

上記目的を達成するために、本開示の一形態に係る表示装置は、２次元状に配置された複数の画素、前記複数の画素を構成する各列の画素に接続された複数の映像線、及び、前記複数の画素を構成する各行の画素に接続された複数の走査線を有する表示パネルと、前記複数の映像線に映像信号を供給する映像線駆動回路と、前記複数の走査線に走査信号を供給する走査線駆動回路とを備え、前記複数の画素のそれぞれは、画素電極、対向電極、及び、前記映像線と前記画素電極との導通をオンオフさせるトランジスタを含み、前記トランジスタは、前記映像線に接続された第１端子、前記画素電極に接続された第２端子、及び、前記走査線に接続された制御端子を有し、前記複数の画素における、前記トランジスタがオフしているときの前記第２端子の電圧を基準とする前記制御端子の電圧の変動幅における最大電圧のばらつきが前記トランジスタのオフ時のリーク電流を２倍に変化させる範囲内であり、かつ、前記変動幅における最小電圧のばらつきが前記リーク電流を２倍に変化させる範囲内である。 In order to achieve the above object, the display device according to one embodiment of the present disclosure includes a plurality of pixels arranged in a two-dimensional manner, a plurality of video lines connected to pixels in each row constituting the plurality of pixels, and the like. A display panel having a plurality of scanning lines connected to the pixels of each row constituting the plurality of pixels, a video line driving circuit for supplying a video signal to the plurality of video lines, and scanning on the plurality of scanning lines. A scanning line drive circuit for supplying a signal is provided, and each of the plurality of pixels includes a pixel electrode, a counter electrode, and a transistor for turning on / off the conduction between the video line and the pixel electrode. When the transistor is turned off in the plurality of pixels having a first terminal connected to the video line, a second terminal connected to the pixel electrode, and a control terminal connected to the scanning line. The variation of the maximum voltage in the fluctuation range of the voltage of the control terminal based on the voltage of the second terminal is within the range of doubling the leakage current when the transistor is off, and in the fluctuation range. The variation in the minimum voltage is within the range in which the leak current is doubled.

本開示により、画素への書き込み電圧の影響を受けて生じ得る輝度ムラの発生を抑制された表示装置が実現される。 INDUSTRIAL APPLICABILITY According to the present disclosure, a display device in which the occurrence of luminance unevenness that may occur under the influence of a writing voltage to a pixel is suppressed is realized.

図１は、従来の表示パネルにおいて輝度ムラが生じるメカニズムを説明するための画素の回路図である。FIG. 1 is a circuit diagram of pixels for explaining a mechanism in which luminance unevenness occurs in a conventional display panel. 図２は、図１に示された回路図の各箇所における電圧波形を示す図である。FIG. 2 is a diagram showing voltage waveforms at various points in the circuit diagram shown in FIG. 図３は、実施の形態に係る表示装置の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a display device according to the embodiment. 図４は、従来の表示パネルにおいて負極性の白に対応する階調電圧を書き込んだ場合における電圧Ｖｃｏｍ歪等の実測波形の例を示す図である。FIG. 4 is a diagram showing an example of an actually measured waveform such as voltage Vcom distortion when a gradation voltage corresponding to negative white is written in a conventional display panel. 図５、従来の表示パネルにおいて正極性の白に対応する階調電圧を書き込んだ場合における電圧Ｖｃｏｍ歪の実測波形の例を示す図である。FIG. 5 is a diagram showing an example of an actually measured waveform of voltage Vcom distortion when a gradation voltage corresponding to positive white is written in a conventional display panel. 図６は、シミュレーションによって電圧Ｖｃｏｍの残留値の推奨範囲を算出した例を示す図である。FIG. 6 is a diagram showing an example in which the recommended range of the residual value of the voltage Vcom is calculated by simulation. 図７は、切り替え回路１７が設けられた、実施の形態の変形例１を示す図である。FIG. 7 is a diagram showing a modified example 1 of the embodiment provided with the switching circuit 17. 図８は、実施の形態の変形例２に係るＶｇ（ｏｆｆ）電源の回路図を示す。FIG. 8 shows a circuit diagram of a Vg (off) power supply according to the second modification of the embodiment. 図９Ａは、従来の表示パネルにおいてブロックムラが発生する表示パターンの一例を示す図である。FIG. 9A is a diagram showing an example of a display pattern in which block unevenness occurs in a conventional display panel. 図９Ｂは、図９Ａに示される表示パターンにおいて発生するブロックムラの一例を示す図である。FIG. 9B is a diagram showing an example of block unevenness that occurs in the display pattern shown in FIG. 9A. 図９Ｃは、図９Ｂに示されるブロックムラの大きさを示す図である。FIG. 9C is a diagram showing the magnitude of block unevenness shown in FIG. 9B. 図１０は、実施の形態の変形例３に係る表示装置が備える走査線駆動回路の周辺回路を示す図である。FIG. 10 is a diagram showing a peripheral circuit of a scanning line drive circuit included in the display device according to the third modification of the embodiment.

［発明者らが得た知見］
本開示の実施の形態を説明する前に、本開示に至った発明者らの知見を説明する。 [Findings obtained by the inventors]
Before explaining the embodiments of the present disclosure, the findings of the inventors who have led to the present disclosure will be described.

図１は、従来の表示パネルにおいて輝度ムラが生じるメカニズムを説明するための画素５０の回路図である。画素５０は、画素電極５１、対向電極５２、及び、それら両電極に対応する液晶５３からなる液晶セル５４、並びに、映像線５６と画素電極５１との導通をオンオフさせる薄膜トランジスタ５５を含む。薄膜トランジスタ５５は、映像線５６に接続された第１端子５５ａ、画素電極５１に接続された第２端子５５ｂ、及び、走査線（図示せず）に接続された制御端子５５ｃを有する。 FIG. 1 is a circuit diagram of pixels 50 for explaining a mechanism in which luminance unevenness occurs in a conventional display panel. The pixel 50 includes a pixel electrode 51, a counter electrode 52, a liquid crystal cell 54 composed of a liquid crystal 53 corresponding to both electrodes, and a thin film transistor 55 that turns on and off the conduction between the image line 56 and the pixel electrode 51. The thin film transistor 55 has a first terminal 55a connected to the video line 56, a second terminal 55b connected to the pixel electrode 51, and a control terminal 55c connected to a scanning line (not shown).

図２は、図１に示された回路図の各箇所における電圧波形を示す図である。より詳しくは、図２の（ａ）〜（ｅ）は、それぞれ、図１に示された映像線５６に現れる階調電圧Ｖｄ、対向電極５２の電圧Ｖｃｏｍ、薄膜トランジスタ５５の第２端子５５ｂの電圧Ｖｓ、薄膜トランジスタ５５をオフさせるための制御端子５５ｃでの電圧Ｖｇ（ｏｆｆ）、及び、薄膜トランジスタ５５に対する制御電圧Ｖｇｓの電圧波形を示す。 FIG. 2 is a diagram showing voltage waveforms at various points in the circuit diagram shown in FIG. More specifically, (a) to (e) of FIG. 2 show the gradation voltage Vd appearing on the image line 56 shown in FIG. 1, the voltage Vcom of the counter electrode 52, and the voltage of the second terminal 55b of the thin film transistor 55, respectively. The voltage waveforms of Vs, the voltage Vg (off) at the control terminal 55c for turning off the thin film transistor 55, and the control voltage Vgs with respect to the thin film transistor 55 are shown.

いま、薄膜トランジスタ５５がオフしているとする。このときに、列方向に並ぶ複数の画素に対して共通に設けられた映像線５６に、他の画素に書き込むための階調電圧Ｖｄが発生したとする（図２の（ａ））。すると、映像線５６に発生した階調電圧Ｖｄは、映像線５６と複数の画素５０の対向電極５２を接続している配線（電圧Ｖｃｏｍを供給している配線）との間の寄生容量Ｃｄｃにより、対向電極５２の電圧Ｖｃｏｍを変動させ（つまり、誘導電圧を生じて歪ませ）（図２の（ｂ））、かつ、薄膜トランジスタ５５がもつ寄生容量Ｃｇｄ（つまり、第１端子５５ａ−制御端子５５ｃ間容量）により、薄膜トランジスタ５５の制御端子５５ｃの電圧Ｖｇ（ｏｆｆ）を変動させる（つまり、歪ませる）（図２の（ｄ））。対向電極５２の電圧Ｖｃｏｍの変動（図２の（ｄ））は、液晶セル５４がもつ容量により、画素電極５１の電圧、つまり、薄膜トランジスタ５５の第２端子５５ｂの電圧Ｖｓを変動させる（つまり、誘導電圧を生じて歪ませる）（図２の（ｃ））。なお、このように誘導電圧によって変動した電圧Ｖｃｏｍ、電圧Ｖｇ（ｏｆｆ）、及び、電圧Ｖｓを、それぞれ、「電圧Ｖｃｏｍ歪」、「電圧Ｖｇ（ｏｆｆ）歪」、及び、「電圧Ｖｓ歪」ともいう。 Now, it is assumed that the thin film transistor 55 is turned off. At this time, it is assumed that a gradation voltage Vd for writing to the other pixels is generated on the video line 56 that is commonly provided for the plurality of pixels arranged in the column direction (FIG. 2A). Then, the gradation voltage Vd generated on the video line 56 is due to the parasitic capacitance Cdc between the video line 56 and the wiring connecting the counter electrodes 52 of the plurality of pixels 50 (the wiring supplying the voltage Vcom). , The voltage Vcom of the counter electrode 52 is fluctuated (that is, an induced voltage is generated and distorted) ((b) in FIG. 2), and the parasitic capacitance Cgd of the thin film transistor 55 (that is, the first terminal 55a-control terminal 55c). The voltage Vg (off) of the control terminal 55c of the thin film transistor 55 is fluctuated (that is, distorted) depending on the inter-capacity ((d) in FIG. 2). The fluctuation of the voltage Vcom of the counter electrode 52 ((d) in FIG. 2) fluctuates the voltage of the pixel electrode 51, that is, the voltage Vs of the second terminal 55b of the thin film transistor 55, depending on the capacity of the liquid crystal cell 54 (that is,). Induced voltage is generated and distorted) ((c) in FIG. 2). The voltage Vcom, voltage Vg (off), and voltage Vs that fluctuate due to the induced voltage are also referred to as "voltage Vcom distortion", "voltage Vg (off) distortion", and "voltage Vs distortion", respectively. say.

ところが、近年の表示パネルの狭額縁化に伴い、薄膜トランジスタ５５のオフ時の抵抗値が増大しており、そのために、電圧Ｖｇ（ｏｆｆ）の収束性は、電圧Ｖｃｏｍの収束性、ひいては、第２端子５５ｂの電圧Ｖｓの収束性よりも悪い（つまり、収束が遅い）（図２の（ｂ）〜（ｄ））。なお、収束性とは、ある箇所の電位が誘導電圧によって変動してから変動前の値に復帰する早さであり、本明細書では、遅いほど「悪い」と呼ぶ。その結果、薄膜トランジスタ５５における第２端子５５ｂの電圧Ｖｓを基準とする制御端子５５ｃの電圧Ｖｇ（ｏｆｆ）である薄膜トランジスタ５５の制御電圧Ｖｇｓが変動する（図２の（ｅ））。 However, with the recent narrowing of the frame of the display panel, the resistance value when the thin film film 55 is off has increased, and therefore, the convergence of the voltage Vg (off) is the convergence of the voltage Vcom, and by extension, the second. It is worse than the convergence of the voltage Vs of the terminal 55b (that is, the convergence is slow) ((b) to (d) in FIG. 2). In addition, the convergence is the speed at which the potential at a certain point fluctuates due to the induced voltage and then returns to the value before the fluctuation. In the present specification, the slower the potential, the worse it is called. As a result, the control voltage Vgs of the thin film transistor 55, which is the voltage Vg (off) of the control terminal 55c based on the voltage Vs of the second terminal 55b of the thin film transistor 55, fluctuates ((e) in FIG. 2).

この制御電圧Ｖｇｓの変動は、薄膜トランジスタ５５のオフを維持する範囲内での変動ではあるが、薄膜トランジスタ５５のオフ時に第１端子５５ａと第２端子５５ｂとの間を流れるリーク電流（このリーク電流を「オフリーク電流」ともいう）の大きさを変動させる要因になる。複数の画素においては、画素の位置等に応じて、映像線５６に現れた階調電圧Ｖｄによる影響を受ける程度が異なっており、薄膜トランジスタ５５のオフリーク電流が完全に同一ではなく、ばらついている。また、経年とともに、薄膜トランジスタ５５の特性が変化し、オフリーク電流のばらつきが大きくなる。そのために、複数の画素におけるオフリーク電流に差が生じ、表示パネル全体に同一の色（例えば、白）を表示していた場合であっても、輝度ムラが生じる。 The fluctuation of the control voltage Vgs is a fluctuation within the range in which the thin film transistor 55 is kept off, but the leak current flowing between the first terminal 55a and the second terminal 55b when the thin film transistor 55 is turned off (this leak current is used). It becomes a factor that fluctuates the magnitude of (also called "off-leakage current"). In the plurality of pixels, the degree of influence by the gradation voltage Vd appearing on the image line 56 differs depending on the position of the pixel and the like, and the off-leakage current of the thin film transistor 55 is not completely the same but varies. Further, with the aging, the characteristics of the thin film transistor 55 change, and the variation of the off-leakage current becomes large. Therefore, a difference occurs in the off-leakage currents in the plurality of pixels, and even when the same color (for example, white) is displayed on the entire display panel, uneven brightness occurs.

そこで、発明者らは、電圧Ｖｃｏｍの収束性と電圧Ｖｇ（ｏｆｆ）の収束性との差が輝度ムラを生じさせる原因であることを知り、このような輝度ムラを抑制するために、電圧Ｖｃｏｍの収束性と電圧Ｖｇ（ｏｆｆ）の収束性との差を縮めた表示装置を考案するに至った。 Therefore, the inventors have learned that the difference between the convergence of the voltage Vcom and the convergence of the voltage Vg (off) is the cause of causing the brightness unevenness, and in order to suppress such the brightness unevenness, the voltage Vcom We have come up with a display device that reduces the difference between the convergence of voltage Vg (off) and the convergence of voltage Vg (off).

［実施の形態］
以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、電圧値、電圧波形等は、一例であり、本開示を限定する主旨ではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する場合がある。 [Embodiment]
Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. It should be noted that all of the embodiments described below show a specific example of the present disclosure. Numerical values, shapes, materials, components, arrangement positions and connection forms of components, voltage values, voltage waveforms, and the like shown in the following embodiments are examples, and are not intended to limit the present disclosure. In addition, each figure is not necessarily exactly illustrated. In each figure, substantially the same configuration may be designated by the same reference numerals, and duplicate description may be omitted or simplified.

図３は、実施の形態に係る表示装置１０の構成を示すブロック図である。表示装置１０は、アクティブ・マトリクス駆動方式の液晶ディスプレイであり、表示パネル１１、表示コントローラ１２、映像線駆動回路１３、走査線駆動回路１４、Ｖｃｏｍ電源１５、及び、抵抗素子１６を備える。 FIG. 3 is a block diagram showing the configuration of the display device 10 according to the embodiment. The display device 10 is an active matrix-driven liquid crystal display, and includes a display panel 11, a display controller 12, a video line drive circuit 13, a scanning line drive circuit 14, a Vcom power supply 15, and a resistance element 16.

表示パネル１１は、２次元状（ｎ行ｍ列）に配置された複数の画素２０と、複数の画素２０を構成する各列の画素に接続された複数の映像線Ｄ１〜Ｄｍと、複数の画素２０を構成する各行の画素に接続された複数の走査線Ｓ１〜Ｓｎとを有する液晶パネルである。複数の画素２０のそれぞれは、画素電極２１、対向電極２２、及び、それら両電極に対応する液晶２３からなる液晶セル２４、並びに、映像線Ｄ１〜Ｄｍと画素電極２１との導通をオンオフさせる薄膜トランジスタ２５を含む。なお、薄膜トランジスタ２５は、対応する映像線に接続された第１端子２５ａ、画素電極２１に接続された第２端子２５ｂ、及び、対応する走査線に接続された制御端子２５ｃを有するトランジスタであり、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。 The display panel 11 includes a plurality of pixels 20 arranged in a two-dimensional shape (n rows and m columns), a plurality of video lines D1 to Dm connected to pixels in each column constituting the plurality of pixels 20, and a plurality of image lines D1 to Dm. It is a liquid crystal panel having a plurality of scanning lines S1 to Sn connected to the pixels of each row constituting the pixel 20. Each of the plurality of pixels 20 is a liquid crystal cell 24 composed of a pixel electrode 21, a counter electrode 22, and a liquid crystal 23 corresponding to both electrodes, and a thin film transistor that turns on and off the conduction between the image lines D1 to Dm and the pixel electrode 21. Includes 25. The thin film transistor 25 is a transistor having a first terminal 25a connected to the corresponding video line, a second terminal 25b connected to the pixel electrode 21, and a control terminal 25c connected to the corresponding scanning line. For example, MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).

表示コントローラ１２は、１フレーム分の入力映像信号Ｖｉｎを保持するフレームメモリを有し、入力映像信号Ｖｉｎから抽出した表示データＰＤの系列を映像線駆動回路１３に供給するとともに、同期信号等を含む入力制御信号Ｓｙｎｃに基づいて、走査線駆動回路１４による走査信号のパルス幅を定めるクロック信号ＣＬＫを生成し、走査線駆動回路１４に供給する回路である。 The display controller 12 has a frame memory for holding an input video signal Vin for one frame, supplies a series of display data PDs extracted from the input video signal Vin to the video line drive circuit 13, and includes a synchronization signal and the like. Based on the input control signal Sync, the scanning line driving circuit 14 generates a clock signal CLK that determines the pulse width of the scanning signal, and supplies the clock signal CLK to the scanning line driving circuit 14.

映像線駆動回路１３は、表示コントローラ１２から供給される表示データＰＤの系列に基づいて、複数の映像線Ｄ１〜Ｄｍに表示データＰＤに対応する階調電圧をもつ映像信号を供給するデータドライバである。 The video line drive circuit 13 is a data driver that supplies a video signal having a gradation voltage corresponding to the display data PD to a plurality of video lines D1 to Dm based on a series of display data PDs supplied from the display controller 12. be.

走査線駆動回路１４は、表示コントローラ１２から供給されるクロック信号ＣＬＫに基づいて、複数の走査線Ｓ１〜Ｓｎに対して対応する各行を順に選択するための走査信号を供給するゲートドライバである。 The scanning line drive circuit 14 is a gate driver that supplies scanning signals for sequentially selecting corresponding lines for a plurality of scanning lines S1 to Sn based on the clock signal CLK supplied from the display controller 12.

Ｖｃｏｍ電源１５は、複数の画素２０の対向電極２２に対して、抵抗素子１６を介して、共通電圧を供給する第１電源の一例である。 The Vcom power supply 15 is an example of a first power supply that supplies a common voltage to the counter electrodes 22 of a plurality of pixels 20 via a resistance element 16.

以上のように構成された本実施の形態に係る表示装置１０では、複数の画素２０のそれぞれは、次のように動作する。いま走査線駆動回路１４から走査線Ｓ１を介して一定パルス幅の走査信号が供給されると、走査線Ｓ１に接続された一行分の画素２０において、走査信号のパルス幅の期間に薄膜トランジスタ２５がオンして導通し、そのときに映像線Ｄ１〜Ｄｍに供給されていた映像信号の電圧（階調電圧）が画素電極２１に印加されることで、一行分の画素２０への階調電圧の書き込みが行われる。走査線駆動回路１４の走査線Ｓ１〜Ｓｎのそれぞれに対して順に走査信号が出力されることで、このような一行分の画素２０への書き込みが、全行に対して順に行われ、１フレーム分の書き込みが終わる。このような１フレーム分の書き込みが一定のフレームレートで繰り返される。 In the display device 10 according to the present embodiment configured as described above, each of the plurality of pixels 20 operates as follows. Now, when a scanning signal having a constant pulse width is supplied from the scanning line drive circuit 14 via the scanning line S1, the thin film 25 is transferred to the pixel 20 for one line connected to the scanning line S1 during the period of the pulse width of the scanning signal. When the voltage (gradation voltage) of the video signal supplied to the video lines D1 to Dm at that time is applied to the pixel electrode 21, the gradation voltage to the pixel 20 for one line is increased. Writing is done. By sequentially outputting scanning signals to each of the scanning lines S1 to Sn of the scanning line drive circuit 14, such writing to the pixel 20 for one line is performed in order for all lines, and one frame. The writing of minutes is finished. Such writing for one frame is repeated at a constant frame rate.

画素２０への書き込みによって生じた画素電極２１と対向電極２２との電位差に応じて、表示装置１０内に設けられたバックライト（図示せず）に対して、画素２０の液晶２３の透過率が変化し、その透過率に応じた表示が行われる。なお、駆動方式としては、例えば、フレームごと、及び、一定数の行ごとに、正極性と負極性の階調電圧を交互に書き込む反転駆動方式が採用される。 The transmittance of the liquid crystal 23 of the pixel 20 is increased with respect to the backlight (not shown) provided in the display device 10 according to the potential difference between the pixel electrode 21 and the counter electrode 22 caused by writing to the pixel 20. It changes and is displayed according to its transmittance. As the drive method, for example, an inverting drive method in which positive electrode and negative gradation voltages are alternately written for each frame and for each fixed number of rows is adopted.

ここで、表示装置１０の特徴的な点は、複数の画素２０における、薄膜トランジスタ２５がオフしているときの第２端子２５ｂの電圧Ｖｓを基準とする制御端子２５ｃの電圧Ｖｇ（ｏｆｆ）である制御電圧Ｖｇｓの変動幅における最大電圧のばらつきが薄膜トランジスタ２５のオフリーク電流を２倍に変化させる範囲内であり、かつ、その変動幅における最小電圧のばらつきがオフリーク電流を２倍に変化させる範囲内であるように、抵抗素子１６が設けられていることである。 Here, the characteristic point of the display device 10 is the voltage Vg (off) of the control terminal 25c based on the voltage Vs of the second terminal 25b when the thin film transistor 25 is off in the plurality of pixels 20. Within the range where the variation of the maximum voltage in the fluctuation range of the control voltage Vgs is within the range where the off-leakage current of the thin film transistor 25 is doubled, and within the range where the variation of the minimum voltage in the fluctuation range is within the range where the off-leakage current is doubled. As there is, the resistance element 16 is provided.

より詳しくは、電圧Ｖｃｏｍの収束性は、表示パネル１１による中間調のピクセル市松模様表示において緑色に着色する値に達しない範囲で従来（抵抗素子１６が設けられていない表示パネル）よりも遅い所定値に設定されている。具体的には、複数の画素２０の対向電極２２は、抵抗素子１６を介して、Ｖｃｏｍ電源１５に接続されている。そして、抵抗素子１６の抵抗値は、電圧Ｖｃｏｍの収束性を上記所定値に設定するのに対応した値に設定されている。なお、オフリーク電流の変動を２倍以内に抑えているのは、オフリーク電流の変動によって生じる表示パネル１１の輝度ムラが視認されにくい程度（人に気付かれにくい程度）になるからである。 More specifically, the convergence of the voltage Vcom is slower than the conventional one (display panel without the resistance element 16) in a range where the convergence of the voltage Vcom does not reach the value colored in green in the halftone pixel checkered pattern display by the display panel 11. It is set to a value. Specifically, the counter electrodes 22 of the plurality of pixels 20 are connected to the Vcom power supply 15 via the resistance element 16. The resistance value of the resistance element 16 is set to a value corresponding to setting the convergence of the voltage Vcom to the predetermined value. The reason why the fluctuation of the off-leakage current is suppressed within twice is that the brightness unevenness of the display panel 11 caused by the fluctuation of the off-leakage current is hard to be visually recognized (to the extent that it is hard to be noticed by humans).

以下、上記で述べた表示装置１０の特徴について、詳細に説明する。 Hereinafter, the features of the display device 10 described above will be described in detail.

図４は、従来の表示パネルにおいて負極性の白に対応する階調電圧を書き込んだ場合における電圧Ｖｃｏｍ歪（点線）、電圧Ｖｓ歪（破線）、及び、電圧Ｖｇ（ｏｆｆ）歪（実線）の実測波形の例を示す図である。横軸は時間を示し、縦軸は電圧を示す。また、電圧Ｖｓを基準とする電圧Ｖｇ（ｏｆｆ）の電圧（つまり、Ｖｇ（ｏｆｆ）−Ｖｓ）である薄膜トランジスタ２５の制御電圧Ｖｇｓの主要時点における時間変化（−３．１Ｖ、−６．０Ｖ、−５．５Ｖ、−２．８Ｖ）も、合わせて図示されている。 FIG. 4 shows voltage Vcom distortion (dotted line), voltage Vs distortion (broken line), and voltage Vg (off) distortion (solid line) when a gradation voltage corresponding to negative white is written in a conventional display panel. It is a figure which shows the example of the measured waveform. The horizontal axis represents time and the vertical axis represents voltage. Further, the time change (-3.1V, -6.0V, -5.5V, -2.8V) are also shown.

薄膜トランジスタ２５の制御電圧Ｖｇｓの時間変化から分かるように、この制御電圧Ｖｇｓの変動は、薄膜トランジスタ２５のオフを維持する範囲内での変動ではあるが、−２．８Ｖ〜−６．０Ｖという広範囲で変動しており、薄膜トランジスタ２５のオフリーク電流を変動させる要因になる。 As can be seen from the time change of the control voltage Vgs of the thin film transistor 25, the fluctuation of the control voltage Vgs is a fluctuation within the range in which the thin film transistor 25 is kept off, but in a wide range of -2.8V to -6.0V. It fluctuates and becomes a factor that fluctuates the off-leakage current of the thin film transistor 25.

図５は、従来の表示パネルにおいて正極性の白に対応する階調電圧を書き込んだ場合における電圧Ｖｃｏｍ歪（点線）、電圧Ｖｓ歪（破線）、及び、電圧Ｖｇ（ｏｆｆ）歪（実線）の実測波形の例を示す図である。薄膜トランジスタ２５の制御電圧Ｖｇｓは、図示されているように、−１５．１Ｖ、−１８．０Ｖ、−１７．５Ｖ、−１４．８と変化している。この薄膜トランジスタ２５の制御電圧Ｖｇｓの時間変化から分かるように、この制御電圧Ｖｇｓの変動は、薄膜トランジスタ２５のオフを維持する範囲内での変動ではあるが、−１４．８Ｖ〜−１８．０Ｖという広範囲で変動しており、薄膜トランジスタ２５のオフリーク電流を変動させる要因になる。 FIG. 5 shows voltage Vcom distortion (dotted line), voltage Vs distortion (broken line), and voltage Vg (off) distortion (solid line) when a gradation voltage corresponding to positive white is written on a conventional display panel. It is a figure which shows the example of the measured waveform. As shown in the figure, the control voltage Vgs of the thin film transistor 25 changes to -15.1V, -18.0V, -17.5V, and -14.8. As can be seen from the time change of the control voltage Vgs of the thin film transistor 25, the fluctuation of the control voltage Vgs is a fluctuation within the range in which the thin film transistor 25 is kept off, but it has a wide range of -14.8V to -18.0V. It becomes a factor that fluctuates the off-leakage current of the thin film transistor 25.

ここで、表示パネルに用いられ薄膜トランジスタのオフリーク電流に関する特性、つまり、電圧Ｖｇｓ（ゲートーソース間電圧）と電流Ｉｄ（ドレイン電流）との関係を説明する。表示パネルの中央に位置する薄膜トランジスタについては、電圧Ｖｇｓが負の電圧において比較的大きい電流Ｉｄ（つまり、オフリーク電流）が流れる。一方、表示パネルの周辺に位置する薄膜トランジスタについては、電圧Ｖｇｓが負の電圧において比較的小さいオフリーク電流Ｉｄが流れる。 Here, the characteristics related to the off-leakage current of the thin film transistor used for the display panel, that is, the relationship between the voltage Vgs (gate-source voltage) and the current Id (drain current) will be described. For the thin film transistor located in the center of the display panel, a relatively large current Id (that is, off-leakage current) flows at a voltage with a negative voltage Vgs. On the other hand, for the thin film transistor located around the display panel, a relatively small off-leakage current Id flows at a voltage with a negative voltage Vgs.

また、電圧Ｖｇｓが０Ｖに近い負電圧の範囲、及び、電圧Ｖｇｓが−２０Ｖに近い負電圧の範囲では、電圧Ｖｇｓが−１０Ｖ付近である場合に比べ、電流Ｉｄ（つまり、オフリーク電流）の電圧Ｖｇｓ依存性が大きい。 Further, in the negative voltage range where the voltage Vgs is close to 0V and the negative voltage range where the voltage Vgs is close to -20V, the voltage of the current Id (that is, the off-leakage current) is higher than when the voltage Vgs is around -10V. Vgs dependence is large.

そのために、電圧Ｖｇｓが０Ｖに近い負電圧の範囲で変動する図４に示したケース（つまり、負極性の白に対応する階調電圧を書き込んだ場合）では、電圧Ｖｇｓが−２．８Ｖ〜−６．０Ｖで変化しており、およそ１桁（つまり、１０倍程度）のオフリーク電流のばらつきが生じる。一方、電圧Ｖｇｓが−２０Ｖに近い負電圧の範囲で変動する図５に示したケース（つまり、正極性の白に対応する階調電圧を書き込んだ場合）でも、電圧Ｖｇｓが−１４．８Ｖ〜−１８．０Ｖで変化しており、およそ１桁（つまり、１０倍程度）のオフリーク電流のばらつきが生じる。 Therefore, in the case shown in FIG. 4 in which the voltage Vgs fluctuates in the negative voltage range close to 0V (that is, when the gradation voltage corresponding to the negative electrode white is written), the voltage Vgs is 2.8V to 2.8V. It changes at -6.0V, and the off-leakage current varies by about one digit (that is, about 10 times). On the other hand, even in the case shown in FIG. 5 in which the voltage Vgs fluctuates in the negative voltage range close to -20V (that is, when the gradation voltage corresponding to positive white is written), the voltage Vgs is -14.8V to -14.8V. It changes at -18.0V, and the off-leakage current varies by about one digit (that is, about 10 times).

このように、従来の表示パネルでは、電圧Ｖｃｏｍの収束性と電圧Ｖｇ（ｏｆｆ）の収束性とに差があることに起因して、オフリーク電流が１桁程度ばらつくことが分かる。 As described above, in the conventional display panel, it can be seen that the off-leakage current varies by about an order of magnitude due to the difference between the convergence of the voltage Vcom and the convergence of the voltage Vg (off).

そこで、本実施の形態に係る表示装置１０では、Ｖｃｏｍ電源１５と複数の画素２０の対向電極２２との間に抵抗素子１６を設けている。この抵抗素子１６は、映像線Ｄ１〜Ｄｍと電圧Ｖｃｏｍを供給している配線との間の寄生容量Ｃｄｃと相まってローパスフィルタを形成し、これにより、電圧Ｖｃｏｍの収束性を遅くさせ、電圧Ｖｃｏｍの収束性を電圧Ｖｇ（ｏｆｆ）の収束性に近づけるように作用する。 Therefore, in the display device 10 according to the present embodiment, the resistance element 16 is provided between the Vcom power supply 15 and the counter electrodes 22 of the plurality of pixels 20. The resistance element 16 forms a low-pass filter in combination with the parasitic capacitance Cdc between the video lines D1 to Dm and the wiring supplying the voltage Vcom, thereby slowing the convergence of the voltage Vcom and reducing the voltage Vcom. It acts to bring the convergence close to the convergence of the voltage Vg (off).

より詳しくは、複数の画素２０における、薄膜トランジスタ２５がオフしているときの第２端子２５ｂの電圧Ｖｓを基準とする制御端子２５ｃの電圧Ｖｇ（ｏｆｆ）である制御電圧Ｖｇｓの変動幅における最大電圧のばらつきが薄膜トランジスタ２５のオフリーク電流を２倍に変化させる範囲内であり、かつ、その変動幅における最小電圧のばらつきがオフリーク電流を２倍に変化させる範囲内となるように、抵抗素子１６の抵抗値を決定する。 More specifically, in the plurality of pixels 20, the maximum voltage in the fluctuation range of the control voltage Vgs, which is the voltage Vg (off) of the control terminal 25c based on the voltage Vs of the second terminal 25b when the thin film 25 is off. The resistance of the resistance element 16 is within the range in which the variation in the off-leakage current of the thin film film 25 is doubled, and the variation in the minimum voltage in the fluctuation range is within the range in which the off-leakage current is doubled. Determine the value.

具体的には、抵抗素子１６の抵抗値を変化させながら、薄膜トランジスタ２５がオフであるときの制御電圧Ｖｇｓの変動幅を測定し、測定で得られた制御電圧Ｖｇｓの変動幅がオフリーク電流を２倍以上に変化させない範囲となり、かつ、表示パネル１１による中間調のピクセル市松模様表示において緑着色が生じない範囲の大きさを探索する。あるいは、薄膜トランジスタ２５のオフリーク電流の特性、映像線Ｄ１〜Ｄｍと電圧Ｖｃｏｍを供給している配線との間の寄生容量Ｃｄｃ、及び、薄膜トランジスタ２５がもつ寄生容量Ｃｇｄ（つまり、第１端子２５ａ−制御端子２５ｃ間容量）、液晶セル２４がもつ容量、抵抗素子１６の抵抗値等を用いて、シミュレーションによって決定することができる。 Specifically, while changing the resistance value of the resistance element 16, the fluctuation range of the control voltage Vgs when the thin film transistor 25 is off is measured, and the fluctuation range of the control voltage Vgs obtained by the measurement sets the off-leakage current to 2. The size of the range that does not change more than twice and that does not cause green coloring in the halftone pixel checkered pattern display by the display panel 11 is searched for. Alternatively, the characteristics of the off-leakage current of the thin film transistor 25, the parasitic capacitance Cdc between the video lines D1 to Dm and the wiring supplying the voltage Vcom, and the parasitic capacitance Cgd of the thin film transistor 25 (that is, the first terminal 25a-control). It can be determined by simulation using the capacitance between the terminals 25c), the capacitance of the liquid crystal cell 24, the resistance value of the resistance element 16, and the like.

図６は、シミュレーションによって電圧Ｖｃｏｍの残留値（以下、「残留Ｖｃｏｍ」ともいう）の推奨範囲を算出した例を示す図である。なお、残留Ｖｃｏｍとは、画素に階調電圧が書き込まれたタイミングにおける電圧Ｖｃｏｍの値（つまり、誘導電圧ΔＶｃｏｍ）であり、緑着色の原因となる電圧である。 FIG. 6 is a diagram showing an example in which the recommended range of the residual value of the voltage Vcom (hereinafter, also referred to as “residual Vcom”) is calculated by simulation. The residual Vcom is a value of the voltage Vcom at the timing when the gradation voltage is written to the pixel (that is, the induced voltage ΔVcom), and is a voltage that causes green coloring.

図６の（ａ）は、残留Ｖｃｏｍの意味を説明する図である。ここには、薄膜トランジスタ２５の制御端子２５ｃの電圧波形（「Ｖｇ」；実線）、奇数行における第２端子２５ｂの電圧波形（「Ｖｓ（ｏｄｄ）」；長めの破線）、偶数行における第２端子２５ｂの電圧波形（「Ｖｓ（ｅｖｅｎ）」；一点鎖線）、及び、対向電極２２の電圧波形（「Ｖｃｏｍ」；短めの破線）が示されている。なお、点線は、電圧Ｖｃｏｍの定常時の電圧を示す。図示されているように、制御端子２５ｃの電圧の立ち下がり時における対向電極２２の電圧（電圧Ｖｃｏｍ）の変動分が残留Ｖｃｏｍである。 FIG. 6A is a diagram illustrating the meaning of the residual Vcom. Here, the voltage waveform of the control terminal 25c of the thin film 25 (“Vg”; solid line), the voltage waveform of the second terminal 25b in the odd row (“Vs (odd)”; long broken line), and the second terminal in the even row. The voltage waveform of 25b (“Vs (even)”; alternate long and short dash line) and the voltage waveform of the counter electrode 22 (“Vcom”; short dashed line) are shown. The dotted line indicates the steady state voltage of the voltage Vcom. As shown in the figure, the residual Vcom is the fluctuation of the voltage (voltage Vcom) of the counter electrode 22 when the voltage of the control terminal 25c falls.

図６の（ｂ）は、残留Ｖｃｏｍの推奨範囲についてのシミュレーションの結果を示す図である。横軸は残留Ｖｃｏｍの値（ΔＶｃｏｍ）を示し、縦軸は実測で得たｘｙ色度図におけるΔｙを示す。この図から分かるように、残留Ｖｃｏｍを２０ｍＶ未満にすることで、中間調のピクセル市松模様における緑着色を避ける（つまり、Δｙを０．０１５以下にする）ことができる。よって、残留Ｖｃｏｍが２０ｍＶ未満となる範囲で、抵抗素子１６の抵抗値を設定すればよいことが分かる。 FIG. 6B is a diagram showing the results of simulation for the recommended range of residual Vcom. The horizontal axis shows the residual Vcom value (ΔVcom), and the vertical axis shows Δy in the xy chromaticity diagram obtained by actual measurement. As can be seen from this figure, by setting the residual Vcom to less than 20 mV, it is possible to avoid green coloring in the halftone pixel checkered pattern (that is, set Δy to 0.015 or less). Therefore, it can be seen that the resistance value of the resistance element 16 may be set within the range where the residual Vcom is less than 20 mV.

以上のように本実施の形態に係る表示装置１０は、２次元状に配置された複数の画素２０、複数の画素２０を構成する各列の画素２０に接続された複数の映像線Ｄ１〜Ｄｍ、及び、複数の画素２０を構成する各行の画素に接続された複数の走査線Ｓ１〜Ｓｎを有する表示パネル１１と、複数の映像線Ｄ１〜Ｄｍに映像信号を供給する映像線駆動回路１３と、複数の走査線Ｓ１〜Ｓｎに走査信号を供給する走査線駆動回路１４とを備え、複数の画素２０のそれぞれは、画素電極２１、対向電極２２、及び、対応する映像線と画素電極２１との導通をオンオフさせる薄膜トランジスタ２５を含み、薄膜トランジスタ２５は、対応する映像線に接続された第１端子２５ａ、画素電極２１に接続された第２端子２５ｂ、及び、対応する走査線に接続された制御端子２５ｃを有し、複数の画素２０における、薄膜トランジスタ２５がオフしているときの第２端子２５ｂの電圧を基準とする制御端子２５ｃの電圧の変動幅における最大電圧のばらつきが薄膜トランジスタ２５のオフ時のリーク電流を２倍に変化させる範囲内であり、かつ、変動幅における最小電圧のばらつきがリーク電流を２倍に変化させる範囲内である。 As described above, the display device 10 according to the present embodiment has a plurality of pixels 20 arranged in a two-dimensional manner, and a plurality of video lines D1 to Dm connected to the pixels 20 in each row constituting the plurality of pixels 20. A display panel 11 having a plurality of scanning lines S1 to Sn connected to pixels in each row constituting the plurality of pixels 20, and a video line drive circuit 13 for supplying video signals to the plurality of video lines D1 to Dm. A scanning line drive circuit 14 that supplies scanning signals to the plurality of scanning lines S1 to Sn is provided, and each of the plurality of pixels 20 includes a pixel electrode 21, a counter electrode 22, and a corresponding image line and a pixel electrode 21. The thin film transistor 25 includes a thin film transistor 25 that turns on and off the continuity of the thin film transistor 25, the first terminal 25a connected to the corresponding video line, the second terminal 25b connected to the pixel electrode 21, and the control connected to the corresponding scanning line. When the thin film transistor 25 has a terminal 25c and the thin film transistor 25 is off, the variation in the maximum voltage in the fluctuation range of the voltage of the control terminal 25c based on the voltage of the second terminal 25b when the thin film transistor 25 is off in the plurality of pixels 20 The leak current is within the range of doubling, and the variation of the minimum voltage in the fluctuation range is within the range of doubling the leak current.

これにより、オフリーク電流の変動が１桁（１０倍）程度のばらつきがある従来の表示装置に比べ、オフリーク電流の変動が大きく抑制され、画素への書き込み電圧の影響を受けて生じ得る輝度ムラが視認されにくい程度（人に気付かれにくい程度）に抑制される。 As a result, the fluctuation of the off-leakage current is greatly suppressed as compared with the conventional display device in which the fluctuation of the off-leakage current varies by about one digit (10 times), and the brightness unevenness that may occur due to the influence of the writing voltage to the pixel is generated. It is suppressed to the extent that it is difficult to see (to the extent that it is difficult for people to notice).

また、複数の画素２０の対向電極２２の電位が誘導電圧によって変動してから変動前の値に復帰する早さである収束性は、例えば、表示パネル１１による中間調のピクセル市松模様表示において緑色に着色する値に達しない所定値に設定されている。これにより、緑着色の発生を回避した範囲で輝度ムラが抑制される。 Further, the convergence, which is the speed at which the potentials of the counter electrodes 22 of the plurality of pixels 20 fluctuate due to the induced voltage and then return to the values before the fluctuation, is green in, for example, the halftone pixel checkered pattern display by the display panel 11. It is set to a predetermined value that does not reach the value to be colored. As a result, the uneven brightness is suppressed within the range in which the occurrence of green coloring is avoided.

また、複数の画素２０の対向電極２２は、抵抗素子１６を介して、共通電圧を生成するＶｃｏｍ電源１５に接続され、抵抗素子１６の抵抗値は、収束性を所定値に設定するのに対応した値である。これにより、簡単な回路で、電圧Ｖｃｏｍの収束性と電圧Ｖｇ（ｏｆｆ）の収束性との差が縮められ、輝度ムラが抑制される。 Further, the counter electrodes 22 of the plurality of pixels 20 are connected to the Vcom power supply 15 that generates a common voltage via the resistance element 16, and the resistance value of the resistance element 16 corresponds to setting the convergence to a predetermined value. It is the value that was set. As a result, the difference between the convergence of the voltage Vcom and the convergence of the voltage Vg (off) is reduced by a simple circuit, and the uneven brightness is suppressed.

なお、上記実施の形態では、抵抗素子１６は、Ｖｃｏｍ電源１５と画素２０の対向電極２２とを接続する配線の経路上に固定的に挿入されたが、配線の経路上に抵抗素子１６を挿入するか否かを切り替える切り替え回路を設けてもよい。 In the above embodiment, the resistance element 16 is fixedly inserted on the wiring path connecting the Vcom power supply 15 and the counter electrode 22 of the pixel 20, but the resistance element 16 is inserted on the wiring path. A switching circuit may be provided to switch whether or not to perform the operation.

図７は、Ｖｃｏｍ電源１５と画素２０の対向電極２２とを接続する配線の経路上に抵抗素子１６を挿入するか否かを切り替える切り替え回路１７が設けられた、上記実施の形態の変形例１を示す図である。本変形例では、複数の画素２０の対向電極２２を、抵抗素子１６を介して、電圧Ｖｃｏｍを生成するＶｃｏｍ電源１５に接続すること、及び、抵抗素子１６を介さずにＶｃｏｍ電源１５に接続することを切り替える切り替え回路１７が設けられている。切り替え回路１７は、例えば、複数のトランジスタで構成されるスイッチであり、ユーザの設定指示を受けるプロセッサ等の制御回路からの制御信号に従って切り替える。 FIG. 7 shows a modification 1 of the above embodiment provided with a switching circuit 17 for switching whether or not to insert the resistance element 16 on the wiring path connecting the Vcom power supply 15 and the counter electrode 22 of the pixel 20. It is a figure which shows. In this modification, the counter electrodes 22 of the plurality of pixels 20 are connected to the Vcom power supply 15 that generates the voltage Vcom via the resistance element 16, and are connected to the Vcom power supply 15 without the resistance element 16. A switching circuit 17 for switching the above is provided. The switching circuit 17 is, for example, a switch composed of a plurality of transistors, and switches according to a control signal from a control circuit such as a processor that receives a user's setting instruction.

抵抗素子１６の抵抗値は、電圧Ｖｃｏｍの収束性と電圧Ｖｇ（ｏｆｆ）の収束性との差を十分に縮める程度の大きさであって、中間調のピクセル市松模様における少しの緑着色を許容するような値であってもよい。その場合には、切り替え回路１７により、抵抗素子１６を接続することで、少しの緑着色を許容して輝度ムラを強く抑制するか、抵抗素子１６の接続を切り離すことで、少しの輝度ムラを許容して緑着色を強く抑制するかを任意に選択でき、多様な要望に応えることができる。 The resistance value of the resistance element 16 is large enough to sufficiently reduce the difference between the convergence of the voltage Vcom and the convergence of the voltage Vg (off), and allows a slight green coloring in the halftone pixel checkered pattern. It may be a value that does. In that case, by connecting the resistance element 16 by the switching circuit 17, a little green coloring is allowed and the brightness unevenness is strongly suppressed, or by disconnecting the connection of the resistance element 16, a little brightness unevenness is caused. It is possible to arbitrarily select whether to allow it and strongly suppress green coloring, and it is possible to meet various demands.

また、上記実施の形態では、抵抗素子１６によって、電圧Ｖｃｏｍの収束性を電圧Ｖｇ（ｏｆｆ）の収束性に近づけたが、これに加えて、あるいは、これに代えて、電圧Ｖｇ（ｏｆｆ）の収束性を電圧Ｖｃｏｍの収束性に近づけてもよい。 Further, in the above embodiment, the resistance element 16 brings the convergence of the voltage Vcom closer to the convergence of the voltage Vg (off), but in addition to or instead of this, the voltage Vg (off) The convergence may be close to the convergence of the voltage Vcom.

図８は、電圧Ｖｇ（ｏｆｆ）の収束性を電圧Ｖｃｏｍの収束性に近づけるための、上記実施の形態の変形例２に係るＶｇ（ｏｆｆ）電源１８ｂの回路図を示す。なお、本図には、Ｖｇ（ｏｆｆ）基準電圧発生器１８ａ及び走査線駆動回路１４も合わせて図示されている。 FIG. 8 shows a circuit diagram of the Vg (off) power supply 18b according to the second modification of the above embodiment in order to bring the convergence of the voltage Vg (off) closer to the convergence of the voltage Vcom. In this figure, the Vg (off) reference voltage generator 18a and the scanning line drive circuit 14 are also shown.

Ｖｇ（ｏｆｆ）基準電圧発生器１８ａは、Ｖｇ（ｏｆｆ）基準電圧を生成してＶｇ（ｏｆｆ）電源１８ｂに供給する。Ｖｇ（ｏｆｆ）基準電圧とは、走査線駆動回路１４が走査線Ｓ１〜Ｓｎを介して出力する電圧Ｖｇ（ｏｆｆ）の基準となる電圧であり、例えば、基準電源電圧Ｖｓｓである。 The Vg (off) reference voltage generator 18a generates a Vg (off) reference voltage and supplies it to the Vg (off) power supply 18b. The Vg (off) reference voltage is a voltage that serves as a reference for the voltage Vg (off) output by the scanning line drive circuit 14 via the scanning lines S1 to Sn, and is, for example, a reference power supply voltage Vss.

また、走査線駆動回路１４は、直列に接続された４個の駆動回路１４ａ〜１４ｄで構成される。 Further, the scanning line drive circuit 14 is composed of four drive circuits 14a to 14d connected in series.

Ｖｇ（ｏｆｆ）電源１８ｂは、走査線駆動回路１４にＶｇ（ｏｆｆ）基準電圧を供給する電源であって、複数の画素２０の薄膜トランジスタ２５をオフさせるために走査線駆動回路１４から薄膜トランジスタ２５の制御端子２５ｃに印加される電圧Ｖｇ（ｏｆｆ）における誘導電圧を抑制するための負帰還をもつ第２電源の一例である。具体的には、Ｖｇ（ｏｆｆ）電源１８ｂは、Ｖｇ（ｏｆｆ）基準電圧発生器１８ａからＶｇ（ｏｆｆ）基準電圧が入力される非反転入力端子と、４個の駆動回路１４ａ〜１４ｄにＶｇ（ｏｆｆ）基準電圧を供給する出力端子と、この出力端子から最も遠い位置にある駆動回路１４ｄからリターンされるＶｇ（ｏｆｆ）基準電圧（「Ｖｇ（ｏｆｆ）リターン電圧」）が入力される反転入力端子とを備える差動増幅回路である。 The Vg (off) power supply 18b is a power supply that supplies a Vg (off) reference voltage to the scanning line driving circuit 14, and controls the thin film transistor 25 from the scanning line driving circuit 14 in order to turn off the thin film transistor 25 of the plurality of pixels 20. This is an example of a second power supply having negative feedback for suppressing an induced voltage at a voltage Vg (off) applied to the terminal 25c. Specifically, the Vg (off) power supply 18b has a non-inverting input terminal into which the Vg (off) reference voltage is input from the Vg (off) reference voltage generator 18a, and Vg (off) to the four drive circuits 14a to 14d. The output terminal that supplies the off) reference voltage and the inverting input terminal to which the Vg (off) reference voltage (“Vg (off) return voltage”) returned from the drive circuit 14d located farthest from this output terminal is input. It is a differential amplifier circuit including.

このような負帰還を有するＶｇ（ｏｆｆ）電源１８ｂは、非反転入力端子に入力される安定したＶｇ（ｏｆｆ）基準電圧と、反転入力端子に入力される、誘導電圧が発生している可能性があるリターンのＶｇ（ｏｆｆ）リターン電圧とに差が生じたときに、その差を打ち消すように出力端子からＶｇ（ｏｆｆ）基準電圧を出力して走査線駆動回路１４に供給する。これにより、走査線駆動回路１４から薄膜トランジスタ２５の制御端子２５ｃに供給される電圧Ｖｇ（ｏｆｆ）の変動が抑制される。その結果、電圧Ｖｇ（ｏｆｆ）の収束性がよくなり、電圧Ｖｃｏｍの収束性に近づく。よって、電圧Ｖｇ（ｏｆｆ）の収束性と電圧Ｖｃｏｍの収束性との差が小さくなり、画素への書き込み電圧の影響を受けて生じ得る輝度ムラが抑制される。 The Vg (off) power supply 18b having such negative feedback may generate a stable Vg (off) reference voltage input to the non-inverting input terminal and an induced voltage input to the inverting input terminal. When there is a difference from the Vg (off) return voltage of a certain return, the Vg (off) reference voltage is output from the output terminal and supplied to the scanning line drive circuit 14 so as to cancel the difference. As a result, fluctuations in the voltage Vg (off) supplied from the scanning line drive circuit 14 to the control terminal 25c of the thin film transistor 25 are suppressed. As a result, the convergence of the voltage Vg (off) is improved, and the convergence of the voltage Vcom is approached. Therefore, the difference between the convergence of the voltage Vg (off) and the convergence of the voltage Vcom becomes small, and the brightness unevenness that may occur due to the influence of the writing voltage to the pixel is suppressed.

なお、本変形例では、Ｖｇ（ｏｆｆ）基準電圧発生器１８ａは、経年に応じて、生成するＶｇ（ｏｆｆ）基準電圧を変更するオフ電圧制御回路としての機能も有する。具体的には、経年に応じて、薄膜トランジスタ２５の閾値が変化していくことが分かっているので、Ｖｇ（ｏｆｆ）基準電圧発生器１８ａは、予め分かっている薄膜トランジスタ２５の閾値の経年による変化を相殺するように、生成するＶｇ（ｏｆｆ）基準電圧を変化せていく。このようなＶｇ（ｏｆｆ）基準電圧発生器１８ａは、定電圧発生器、定電圧発生器が発生した定電圧を分圧する可変抵抗素子、タイマー、タイマーの計時に従って可変抵抗素子の抵抗値を変化させる制御回路等で構成される。 In this modification, the Vg (off) reference voltage generator 18a also has a function as an off-voltage control circuit that changes the generated Vg (off) reference voltage according to aging. Specifically, since it is known that the threshold value of the thin film transistor 25 changes with aging, the Vg (off) reference voltage generator 18a changes the threshold value of the thin film transistor 25, which is known in advance, with aging. The generated Vg (off) reference voltage is changed so as to cancel each other out. Such a Vg (off) reference voltage generator 18a changes the resistance value of the constant voltage generator, the variable resistance element that divides the constant voltage generated by the constant voltage generator, the timer, and the time of the timer. It is composed of a control circuit and the like.

このような経年に応じて生成するＶｇ（ｏｆｆ）基準電圧を変更するＶｇ（ｏｆｆ）基準電圧発生器１８ａにより、経年に応じて輝度ムラが多くなるという不具合の発生が抑制される。 The Vg (off) reference voltage generator 18a that changes the Vg (off) reference voltage generated according to the aging suppresses the occurrence of a problem that the brightness unevenness increases with the aging.

次に、上記実施の形態による輝度ムラのひとつであるブロックムラも抑制する、実施の形態の変形例３に係る表示装置について説明する。 Next, the display device according to the third modification of the embodiment, which also suppresses the block unevenness, which is one of the brightness irregularities according to the above embodiment, will be described.

まず、ブロックムラについて説明する。 First, block unevenness will be described.

図９Ａは、従来の表示パネルにおいてブロックムラが発生する表示パターンの一例を示す図である。格子の図は、画素（ドット）の透過状態を示す。「全」は全透過を示し、「消」は非透過を示す。全透過の画素において、３種類のハッチングは、それぞれ、ＲＧＢの光を発していることを示す。図中の数値は、画素の行を示し、図中の「＋」及び「−」は、反転駆動における極性（正極性（「＋」）／負極性（「−」））を示す。本図では、いわゆる「２ドット市松」と呼ばれる表示パターンが示されている。つまり、上下に連続する２ドットの単位で非透過及びＲＧＢの全透過の画素が市松模様で並ぶ（交互に入れ替わるように配置された）表示パターンによって白色／灰色が表示されている。 FIG. 9A is a diagram showing an example of a display pattern in which block unevenness occurs in a conventional display panel. The grid diagram shows the transmission state of pixels (dots). "All" indicates total transparency, and "disappearance" indicates non-transparency. In the fully transmitted pixel, each of the three types of hatching indicates that it emits RGB light. The numerical values in the figure indicate the rows of pixels, and the “+” and “−” in the figure indicate the polarity (positive electrode property (“+”) / negative electrode property (“−”)) in the inversion drive. In this figure, a so-called "2-dot checkerboard" display pattern is shown. That is, white / gray is displayed by a display pattern in which non-transparent and all-transparent RGB pixels are arranged in a checkered pattern (arranged so as to alternate) in units of two dots that are continuous vertically.

図９Ｂは、図９Ａに示される表示パターンにおいて発生するブロックムラの一例を示す図である。ここでは、走査線駆動回路が４個の駆動回路（ゲートドライバ）で構成され、映像線駆動回路が上辺（図中の「ソース辺」）に配置されている場合の表示例が示されている。図中の「タブ」は、４個のゲートドライバのいずれで駆動される領域であるかを示している。図９Ｂの（ａ）は、２５５階調（つまり、全面が白色）の表示例を示す。ここでは、下方のタブほど暗くなるというブロックムラが生じていることが分かる。図９Ｂの（ｂ）は、中間階調（つまり、全面が灰色）の表示例を示す。ここでは、下方のタブほど明るくなるというブロックムラが生じていることが分かる。 FIG. 9B is a diagram showing an example of block unevenness that occurs in the display pattern shown in FIG. 9A. Here, a display example is shown in which the scanning line drive circuit is composed of four drive circuits (gate drivers) and the video line drive circuit is arranged on the upper side (“source side” in the figure). .. The "tab" in the figure indicates which of the four gate drivers drives the area. FIG. 9B (a) shows a display example of 255 gradations (that is, the entire surface is white). Here, it can be seen that there is block unevenness in which the lower tabs are darker. FIG. 9B (b) shows a display example of intermediate gradation (that is, the entire surface is gray). Here, it can be seen that there is block unevenness in which the lower tabs are brighter.

図９Ｃは、図９Ｂに示されるブロックムラを含む各種階調におけるブロックムラの大きさを示す図である。ここでは、２５５階調、１２８階調、及び、６４階調のそれぞれでグレーを表示したときの、１−２タブ間、２−３タブ間、及び、３−４タブ間における明るさの差が示されている。 FIG. 9C is a diagram showing the magnitude of block unevenness in various gradations including the block unevenness shown in FIG. 9B. Here, the difference in brightness between 1-2 tabs, 2-3 tabs, and 3-4 tabs when gray is displayed at 255 gradations, 128 gradations, and 64 gradations, respectively. It is shown.

なお、図９Ｂの（ａ）に示されるように、白表示において、下方のタブほど暗くなる理由は、図４に示したケース（つまり、負極性の白に対応する階調電圧を書き込んだ場合）では、オフ状態にある薄膜トランジスタ２５の電圧Ｖｇｓが０Ｖに近い負電圧の範囲で変動することによる。上述したように、電圧Ｖｇｓが０Ｖに近い負電圧の範囲で変動する場合には、電圧Ｖｇｓが−２０Ｖに近い負電圧の範囲で変動する場合よりも、オフリーク電流の電圧Ｖｇｓ依存性が大きい。よって、下方のタブに位置する画素ほどＶｇ（ｏｆｆ）歪の収束性が悪く、よりオフリーク電流が大きくなり、負極性の白に対応する階調電圧が書き込まれるので、より暗くなる。ちなみに、図９Ｂの（ｂ）に示されるように、中間階調を書き込む場合には、オフ状態にある薄膜トランジスタ２５の電圧Ｖｇｓが−２０Ｖに近い負電圧の範囲で変動するので、逆の現象となり、下方のタブに位置する画素のほうが、正極性の中間調に対応する階調電圧が書き込まれるので、より明るくなる。 As shown in FIG. 9B (a), the reason why the lower tab becomes darker in the white display is the case shown in FIG. 4 (that is, when the gradation voltage corresponding to the negative electrode white is written. ), The voltage Vgs of the thin film transistor 25 in the off state fluctuates in the negative voltage range close to 0V. As described above, when the voltage Vgs fluctuates in the negative voltage range close to 0V, the off-leakage current has a greater voltage Vgs dependence than when the voltage Vgs fluctuates in the negative voltage range close to −20V. Therefore, the pixel located in the lower tab has poorer convergence of Vg (off) distortion, the off-leakage current becomes larger, and the gradation voltage corresponding to the negative electrode white is written, so that the pixel becomes darker. By the way, as shown in FIG. 9B (b), when the intermediate gradation is written, the voltage Vgs of the thin film transistor 25 in the off state fluctuates in the negative voltage range close to -20V, so that the opposite phenomenon occurs. , The pixel located in the lower tab is brighter because the gradation voltage corresponding to the positive halftone is written.

このようなブロックムラの発生を抑制するために、実施の形態の変形例３に係る表示装置では、上記実施の形態における表示装置の構成に加えて、走査線駆動回路１４に電力（より詳しくは、電圧ＶＤＤ）を供給する配線において特徴的な回路構成を備える。 In order to suppress the occurrence of such block unevenness, in the display device according to the third modification of the embodiment, in addition to the configuration of the display device in the above-described embodiment, the scanning line drive circuit 14 is charged with electric power (more specifically, , Voltage VDD) is provided with a characteristic circuit configuration in the wiring to be supplied.

図１０は、上記実施の形態の変形例３に係る表示装置が備える走査線駆動回路１４の周辺回路を示す図である。ここでは、走査線駆動回路１４は、４個の駆動回路１４ａ〜１４ｄで構成される例が示されている。 FIG. 10 is a diagram showing a peripheral circuit of the scanning line drive circuit 14 included in the display device according to the third modification of the embodiment. Here, an example is shown in which the scanning line drive circuit 14 is composed of four drive circuits 14a to 14d.

本図に示されるように、電圧ＶＤＤを供給する第３電源の一例である電源ＶＤＤと電源ＶＤＤに最も近くに配置された駆動回路１４ａとを接続する配線の経路上に抵抗素子１９ａが挿入され、電源ＶＤＤと次に電源ＶＤＤの近くに配置された駆動回路１４ｂとを接続する配線の経路上に抵抗素子１９ｂが挿入され、電源ＶＤＤとさらに次に電源ＶＤＤの近くに配置された駆動回路１４ｃとを接続する配線の経路上に抵抗素子１９ｃが挿入されている。抵抗素子１９ｃの抵抗値は、抵抗素子１９ｂの抵抗値よりも小さく、抵抗素子１９ｂの抵抗値は、抵抗素子１９ａの抵抗値よりも小さい。 As shown in this figure, the resistance element 19a is inserted in the wiring path connecting the power supply VDD, which is an example of the third power supply for supplying the voltage VDD, and the drive circuit 14a arranged closest to the power supply VDD. , The resistance element 19b is inserted on the wiring path connecting the power supply VDD and the drive circuit 14b arranged next to the power supply VDD, and the drive circuit 14c arranged next to the power supply VDD and then to the power supply VDD. The resistance element 19c is inserted on the path of the wiring connecting the and. The resistance value of the resistance element 19c is smaller than the resistance value of the resistance element 19b, and the resistance value of the resistance element 19b is smaller than the resistance value of the resistance element 19a.

このような構成により、電源ＶＤＤから４個の駆動回路１４ａ〜１４ｄのそれぞれまでの配線抵抗がほぼ等しくなり、電源ＶＤＤからの距離（言い換えると、電圧ＶＤＤの電圧降下）の相違に起因して生じるブロックムラの発生が抑制される。 With such a configuration, the wiring resistance from the power supply VDD to each of the four drive circuits 14a to 14d becomes almost equal, which is caused by the difference in the distance from the power supply VDD (in other words, the voltage drop of the voltage VDD). The occurrence of block unevenness is suppressed.

以上、本開示の表示装置について、実施の形態及び変形例に基づいて説明したが、本開示は、この実施の形態及び変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態及び変形例に施したものや、実施の形態及び変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。 Although the display device of the present disclosure has been described based on the embodiment and the modified example, the present disclosure is not limited to the embodiment and the modified example. As long as the gist of the present disclosure is not deviated, various modifications that can be conceived by those skilled in the art are applied to the present embodiment and the modified examples, and other forms constructed by combining some components in the embodiments and the modified examples. Is also included within the scope of this disclosure.

例えば、上記実施の形態では、抵抗素子１６は、Ｖｃｏｍ電源１５から全ての画素２０の対向電極２２に至る配線のうち、表示パネル１１の各行に対応する複数の枝線に分岐される手前の幹線の経路上に挿入されたが、これに限られない。複数の枝線に抵抗素子が挿入されてもよい。その場合には、Ｖｃｏｍ電源１５からの配線長を考慮して、枝線ごとに、異なる適切な抵抗値をもつ抵抗素子を挿入してもよい。 For example, in the above embodiment, the resistance element 16 is a trunk line before being branched into a plurality of branch lines corresponding to each line of the display panel 11 in the wiring from the Vcom power supply 15 to the counter electrodes 22 of all the pixels 20. It was inserted on the path of, but not limited to this. Resistance elements may be inserted into a plurality of branch lines. In that case, a resistance element having a different appropriate resistance value may be inserted for each branch line in consideration of the wiring length from the Vcom power supply 15.

本開示に係る表示装置は、輝度ムラの発生が抑制された表示装置として、例えば、液晶ディスプレイとして、利用できる。 The display device according to the present disclosure can be used as a display device in which the occurrence of luminance unevenness is suppressed, for example, as a liquid crystal display.

１０ 表示装置
１１ 表示パネル
１２ 表示コントローラ
１３ 映像線駆動回路
１４ 走査線駆動回路
１４ａ〜１４ｄ 駆動回路
１５ Ｖｃｏｍ電源
１６、１９ａ〜１９ｃ 抵抗素子
１７ 切り替え回路
１８ａ Ｖｇ（ｏｆｆ）基準電圧発生器
１８ｂ Ｖｇ（ｏｆｆ）電源
２０ 画素
２１ 画素電極
２２ 対向電極
２３ 液晶
２４ 液晶セル
２５ 薄膜トランジスタ
２５ａ 第１端子
２５ｂ 第２端子
２５ｃ 制御端子
Ｄ１〜Ｄｍ 映像線
Ｓ１〜Ｓｎ 走査線 10 Display device 11 Display panel 12 Display controller 13 Video line drive circuit 14 Scan line drive circuit 14a to 14d Drive circuit 15 Vcom power supply 16, 19a to 19c Resistance element 17 Switching circuit 18a Vg (off) Reference voltage generator 18b Vg (off) ) Power supply 20 pixels 21 pixel electrode 22 Opposite electrode 23 Liquid crystal 24 Liquid crystal cell 25 Thin film transistor 25a 1st terminal 25b 2nd terminal 25c Control terminal D1 to Dm Video line S1 to Sn Scan line

Claims (7)

２次元状に配置された複数の画素、前記複数の画素を構成する各列の画素に接続された複数の映像線、及び、前記複数の画素を構成する各行の画素に接続された複数の走査線を有する表示パネルと、
前記複数の映像線に映像信号を供給する映像線駆動回路と、
前記複数の走査線に走査信号を供給する走査線駆動回路とを備え、
前記複数の画素のそれぞれは、画素電極、対向電極、及び、前記映像線と前記画素電極との導通をオンオフさせるトランジスタを含み、
前記トランジスタは、前記映像線に接続された第１端子、前記画素電極に接続された第２端子、及び、前記走査線に接続された制御端子を有し、
前記複数の画素における、前記トランジスタがオフしているときの前記第２端子の電圧を基準とする前記制御端子の電圧の変動幅における最大電圧のばらつきが前記トランジスタのオフ時のリーク電流を２倍に変化させる範囲内であり、かつ、前記変動幅における最小電圧のばらつきが前記リーク電流を２倍に変化させる範囲内である
表示装置。 A plurality of pixels arranged in a two-dimensional manner, a plurality of video lines connected to the pixels of each column constituting the plurality of pixels, and a plurality of scans connected to the pixels of each row constituting the plurality of pixels. A display panel with lines and
A video line drive circuit that supplies video signals to the plurality of video lines,
A scanning line drive circuit that supplies scanning signals to the plurality of scanning lines is provided.
Each of the plurality of pixels includes a pixel electrode, a counter electrode, and a transistor for turning on / off the conduction between the video line and the pixel electrode.
The transistor has a first terminal connected to the video line, a second terminal connected to the pixel electrode, and a control terminal connected to the scanning line.
The variation of the maximum voltage in the fluctuation range of the voltage of the control terminal based on the voltage of the second terminal when the transistor is off in the plurality of pixels doubles the leakage current when the transistor is off. A display device that is within the range in which the leakage current is changed to 2 and that the variation in the minimum voltage in the fluctuation range is within the range in which the leakage current is doubled. 前記複数の画素の前記対向電極の電位が誘導電圧によって変動してから変動前の値に復帰する早さである収束性は、前記表示パネルによる中間調のピクセル市松模様表示において緑色に着色する値に達しない所定値に設定されている
請求項１に記載の表示装置。 Convergence, which is the speed at which the potentials of the counter electrodes of the plurality of pixels fluctuate due to the induced voltage and then return to the values before the fluctuation, is a value that is colored green in the halftone pixel checkered pattern display by the display panel. The display device according to claim 1, which is set to a predetermined value that does not reach. 前記複数の画素の前記対向電極は、抵抗素子を介して、共通電圧を生成する第１電源に接続され、
前記抵抗素子の抵抗値は、前記収束性を前記所定値に設定するのに対応した値である
請求項２に記載の表示装置。 The counter electrodes of the plurality of pixels are connected to a first power source that generates a common voltage via a resistance element.
The display device according to claim 2, wherein the resistance value of the resistance element is a value corresponding to setting the convergence to the predetermined value. さらに、前記複数の画素の前記対向電極を、抵抗素子を介して、共通電圧を生成する第１電源に接続すること、及び、抵抗素子を介さずに前記第１電源に接続することを切り替える切り替え回路を備える
請求項１に記載の表示装置。 Further, switching between connecting the counter electrodes of the plurality of pixels to the first power supply that generates a common voltage via a resistance element and connecting to the first power supply without a resistance element. The display device according to claim 1, further comprising a circuit. さらに、前記走査線駆動回路に電力を供給する電源であって、前記複数の画素の前記トランジスタをオフさせるために前記走査線駆動回路から前記制御端子に印加される電圧における変化を抑制するための負帰還をもつ第２電源を備える
請求項１〜４のいずれか１項に記載の表示装置。 Further, it is a power supply that supplies electric power to the scanning line driving circuit, and is for suppressing a change in the voltage applied from the scanning line driving circuit to the control terminal in order to turn off the transistors of the plurality of pixels. The display device according to any one of claims 1 to 4, further comprising a second power source having negative feedback. 前記走査線駆動回路は、第３電源から第１配線を介して電力の供給を受ける第１駆動回路、及び、前記第３電源から前記第１配線よりも長い第２配線を介して電力の供給を受ける第２駆動回路を含み、
前記第１配線には、経路上に第１抵抗素子が挿入され、
前記第２配線には、経路上に前記第１抵抗素子よりも小さい抵抗値をもつ第２抵抗素子が挿入されている
請求項１〜５のいずれか１項に記載の表示装置。 The scanning line drive circuit supplies power from the third power supply via the first drive circuit that receives power from the third power supply via the first wiring, and from the third power supply via the second wiring that is longer than the first wiring. Including the second drive circuit that receives
In the first wiring, a first resistance element is inserted on the path, and the first resistance element is inserted.
The display device according to any one of claims 1 to 5, wherein a second resistance element having a resistance value smaller than that of the first resistance element is inserted in the second wiring on the path. さらに、前記複数の画素の前記トランジスタをオフさせるために前記制御端子に印加される電圧を経年に応じて変更するオフ電圧制御回路を備える
請求項１〜５のいずれか１項に記載の表示装置。 The display device according to any one of claims 1 to 5, further comprising an off-voltage control circuit that changes the voltage applied to the control terminal in order to turn off the transistors of the plurality of pixels according to aging. ..

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