JP2021131445A - Display device - Google Patents
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Abstract
Description
本開示は、液晶ディスプレイに代表される表示装置に関する。 The present disclosure relates to a display device typified by a liquid crystal display.
液晶パネルの画素への階調電圧の書き込み過程において、薄膜トランジスタの寄生容量や画素の寄生容量等によって、画素の対向電極に供給される共通電圧(電圧Vcom)が書き込み電圧の影響を受けて変動する(つまり、誘導電圧が生じる)。そのために、電圧Vcomの変動に起因する各種不具合が発生し得る。例えば、液晶パネルに中間調のピクセル市松模様を表示した場合に、液晶パネルの画面全体が緑色に見える現象(以下、「緑着色」ともいう)が生じる。従来、このような電圧Vcomの変動に起因する不具合を抑制する技術が提案されている(例えば、特許文献1参照)。 In the process of writing the gradation voltage to the pixels of the liquid crystal panel, the common voltage (voltage Vcom) supplied to the counter electrode of the pixels fluctuates due to the parasitic capacitance of the thin film transistor, the parasitic capacitance of the pixels, etc. (That is, an induced voltage is generated). Therefore, various problems may occur due to the fluctuation of the voltage Vcom. For example, when a halftone pixel checkerboard pattern is displayed on the liquid crystal panel, a phenomenon occurs in which the entire screen of the liquid crystal panel appears green (hereinafter, also referred to as "green coloring"). Conventionally, a technique for suppressing a defect caused by such a fluctuation of voltage Vcom has been proposed (see, for example, Patent Document 1).
特許文献1では、電圧Vcomの変動を相殺する逆補正電圧を電圧Vcomに重畳させるVCOM生成回路を設けている。
しかしながら、特許文献1では、電圧Vcomの変動が抑制されるものの、薄膜トランジスタのゲートが書き込み電圧の影響を受けて変更することが考慮されていないために、液晶パネルに輝度ムラ(色ムラを含む)が生じるという問題がある。
However, in
そこで、本開示は、画素への書き込み電圧の影響を受けて生じ得る輝度ムラの発生が抑制された表示装置を提供することを目的とする。 Therefore, an object of the present disclosure is to provide a display device in which the occurrence of luminance unevenness that may occur due to the influence of the writing voltage to the pixels is suppressed.
上記目的を達成するために、本開示の一形態に係る表示装置は、2次元状に配置された複数の画素、前記複数の画素を構成する各列の画素に接続された複数の映像線、及び、前記複数の画素を構成する各行の画素に接続された複数の走査線を有する表示パネルと、前記複数の映像線に映像信号を供給する映像線駆動回路と、前記複数の走査線に走査信号を供給する走査線駆動回路とを備え、前記複数の画素のそれぞれは、画素電極、対向電極、及び、前記映像線と前記画素電極との導通をオンオフさせるトランジスタを含み、前記トランジスタは、前記映像線に接続された第1端子、前記画素電極に接続された第2端子、及び、前記走査線に接続された制御端子を有し、前記複数の画素における、前記トランジスタがオフしているときの前記第2端子の電圧を基準とする前記制御端子の電圧の変動幅における最大電圧のばらつきが前記トランジスタのオフ時のリーク電流を2倍に変化させる範囲内であり、かつ、前記変動幅における最小電圧のばらつきが前記リーク電流を2倍に変化させる範囲内である。 In order to achieve the above object, the display device according to one embodiment of the present disclosure includes a plurality of pixels arranged in a two-dimensional manner, a plurality of video lines connected to pixels in each row constituting the plurality of pixels, and the like. A display panel having a plurality of scanning lines connected to the pixels of each row constituting the plurality of pixels, a video line driving circuit for supplying a video signal to the plurality of video lines, and scanning on the plurality of scanning lines. A scanning line drive circuit for supplying a signal is provided, and each of the plurality of pixels includes a pixel electrode, a counter electrode, and a transistor for turning on / off the conduction between the video line and the pixel electrode. When the transistor is turned off in the plurality of pixels having a first terminal connected to the video line, a second terminal connected to the pixel electrode, and a control terminal connected to the scanning line. The variation of the maximum voltage in the fluctuation range of the voltage of the control terminal based on the voltage of the second terminal is within the range of doubling the leakage current when the transistor is off, and in the fluctuation range. The variation in the minimum voltage is within the range in which the leak current is doubled.
本開示により、画素への書き込み電圧の影響を受けて生じ得る輝度ムラの発生を抑制された表示装置が実現される。 INDUSTRIAL APPLICABILITY According to the present disclosure, a display device in which the occurrence of luminance unevenness that may occur under the influence of a writing voltage to a pixel is suppressed is realized.
[発明者らが得た知見]
本開示の実施の形態を説明する前に、本開示に至った発明者らの知見を説明する。
[Findings obtained by the inventors]
Before explaining the embodiments of the present disclosure, the findings of the inventors who have led to the present disclosure will be described.
図1は、従来の表示パネルにおいて輝度ムラが生じるメカニズムを説明するための画素50の回路図である。画素50は、画素電極51、対向電極52、及び、それら両電極に対応する液晶53からなる液晶セル54、並びに、映像線56と画素電極51との導通をオンオフさせる薄膜トランジスタ55を含む。薄膜トランジスタ55は、映像線56に接続された第1端子55a、画素電極51に接続された第2端子55b、及び、走査線(図示せず)に接続された制御端子55cを有する。
FIG. 1 is a circuit diagram of
図2は、図1に示された回路図の各箇所における電圧波形を示す図である。より詳しくは、図2の(a)〜(e)は、それぞれ、図1に示された映像線56に現れる階調電圧Vd、対向電極52の電圧Vcom、薄膜トランジスタ55の第2端子55bの電圧Vs、薄膜トランジスタ55をオフさせるための制御端子55cでの電圧Vg(off)、及び、薄膜トランジスタ55に対する制御電圧Vgsの電圧波形を示す。
FIG. 2 is a diagram showing voltage waveforms at various points in the circuit diagram shown in FIG. More specifically, (a) to (e) of FIG. 2 show the gradation voltage Vd appearing on the
いま、薄膜トランジスタ55がオフしているとする。このときに、列方向に並ぶ複数の画素に対して共通に設けられた映像線56に、他の画素に書き込むための階調電圧Vdが発生したとする(図2の(a))。すると、映像線56に発生した階調電圧Vdは、映像線56と複数の画素50の対向電極52を接続している配線(電圧Vcomを供給している配線)との間の寄生容量Cdcにより、対向電極52の電圧Vcomを変動させ(つまり、誘導電圧を生じて歪ませ)(図2の(b))、かつ、薄膜トランジスタ55がもつ寄生容量Cgd(つまり、第1端子55a−制御端子55c間容量)により、薄膜トランジスタ55の制御端子55cの電圧Vg(off)を変動させる(つまり、歪ませる)(図2の(d))。対向電極52の電圧Vcomの変動(図2の(d))は、液晶セル54がもつ容量により、画素電極51の電圧、つまり、薄膜トランジスタ55の第2端子55bの電圧Vsを変動させる(つまり、誘導電圧を生じて歪ませる)(図2の(c))。なお、このように誘導電圧によって変動した電圧Vcom、電圧Vg(off)、及び、電圧Vsを、それぞれ、「電圧Vcom歪」、「電圧Vg(off)歪」、及び、「電圧Vs歪」ともいう。
Now, it is assumed that the
ところが、近年の表示パネルの狭額縁化に伴い、薄膜トランジスタ55のオフ時の抵抗値が増大しており、そのために、電圧Vg(off)の収束性は、電圧Vcomの収束性、ひいては、第2端子55bの電圧Vsの収束性よりも悪い(つまり、収束が遅い)(図2の(b)〜(d))。なお、収束性とは、ある箇所の電位が誘導電圧によって変動してから変動前の値に復帰する早さであり、本明細書では、遅いほど「悪い」と呼ぶ。その結果、薄膜トランジスタ55における第2端子55bの電圧Vsを基準とする制御端子55cの電圧Vg(off)である薄膜トランジスタ55の制御電圧Vgsが変動する(図2の(e))。
However, with the recent narrowing of the frame of the display panel, the resistance value when the
この制御電圧Vgsの変動は、薄膜トランジスタ55のオフを維持する範囲内での変動ではあるが、薄膜トランジスタ55のオフ時に第1端子55aと第2端子55bとの間を流れるリーク電流(このリーク電流を「オフリーク電流」ともいう)の大きさを変動させる要因になる。複数の画素においては、画素の位置等に応じて、映像線56に現れた階調電圧Vdによる影響を受ける程度が異なっており、薄膜トランジスタ55のオフリーク電流が完全に同一ではなく、ばらついている。また、経年とともに、薄膜トランジスタ55の特性が変化し、オフリーク電流のばらつきが大きくなる。そのために、複数の画素におけるオフリーク電流に差が生じ、表示パネル全体に同一の色(例えば、白)を表示していた場合であっても、輝度ムラが生じる。
The fluctuation of the control voltage Vgs is a fluctuation within the range in which the
そこで、発明者らは、電圧Vcomの収束性と電圧Vg(off)の収束性との差が輝度ムラを生じさせる原因であることを知り、このような輝度ムラを抑制するために、電圧Vcomの収束性と電圧Vg(off)の収束性との差を縮めた表示装置を考案するに至った。 Therefore, the inventors have learned that the difference between the convergence of the voltage Vcom and the convergence of the voltage Vg (off) is the cause of causing the brightness unevenness, and in order to suppress such the brightness unevenness, the voltage Vcom We have come up with a display device that reduces the difference between the convergence of voltage Vg (off) and the convergence of voltage Vg (off).
[実施の形態]
以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、電圧値、電圧波形等は、一例であり、本開示を限定する主旨ではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する場合がある。
[Embodiment]
Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. It should be noted that all of the embodiments described below show a specific example of the present disclosure. Numerical values, shapes, materials, components, arrangement positions and connection forms of components, voltage values, voltage waveforms, and the like shown in the following embodiments are examples, and are not intended to limit the present disclosure. In addition, each figure is not necessarily exactly illustrated. In each figure, substantially the same configuration may be designated by the same reference numerals, and duplicate description may be omitted or simplified.
図3は、実施の形態に係る表示装置10の構成を示すブロック図である。表示装置10は、アクティブ・マトリクス駆動方式の液晶ディスプレイであり、表示パネル11、表示コントローラ12、映像線駆動回路13、走査線駆動回路14、Vcom電源15、及び、抵抗素子16を備える。
FIG. 3 is a block diagram showing the configuration of the
表示パネル11は、2次元状(n行m列)に配置された複数の画素20と、複数の画素20を構成する各列の画素に接続された複数の映像線D1〜Dmと、複数の画素20を構成する各行の画素に接続された複数の走査線S1〜Snとを有する液晶パネルである。複数の画素20のそれぞれは、画素電極21、対向電極22、及び、それら両電極に対応する液晶23からなる液晶セル24、並びに、映像線D1〜Dmと画素電極21との導通をオンオフさせる薄膜トランジスタ25を含む。なお、薄膜トランジスタ25は、対応する映像線に接続された第1端子25a、画素電極21に接続された第2端子25b、及び、対応する走査線に接続された制御端子25cを有するトランジスタであり、例えば、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)である。
The
表示コントローラ12は、1フレーム分の入力映像信号Vinを保持するフレームメモリを有し、入力映像信号Vinから抽出した表示データPDの系列を映像線駆動回路13に供給するとともに、同期信号等を含む入力制御信号Syncに基づいて、走査線駆動回路14による走査信号のパルス幅を定めるクロック信号CLKを生成し、走査線駆動回路14に供給する回路である。
The
映像線駆動回路13は、表示コントローラ12から供給される表示データPDの系列に基づいて、複数の映像線D1〜Dmに表示データPDに対応する階調電圧をもつ映像信号を供給するデータドライバである。
The video
走査線駆動回路14は、表示コントローラ12から供給されるクロック信号CLKに基づいて、複数の走査線S1〜Snに対して対応する各行を順に選択するための走査信号を供給するゲートドライバである。
The scanning
Vcom電源15は、複数の画素20の対向電極22に対して、抵抗素子16を介して、共通電圧を供給する第1電源の一例である。
The
以上のように構成された本実施の形態に係る表示装置10では、複数の画素20のそれぞれは、次のように動作する。いま走査線駆動回路14から走査線S1を介して一定パルス幅の走査信号が供給されると、走査線S1に接続された一行分の画素20において、走査信号のパルス幅の期間に薄膜トランジスタ25がオンして導通し、そのときに映像線D1〜Dmに供給されていた映像信号の電圧(階調電圧)が画素電極21に印加されることで、一行分の画素20への階調電圧の書き込みが行われる。走査線駆動回路14の走査線S1〜Snのそれぞれに対して順に走査信号が出力されることで、このような一行分の画素20への書き込みが、全行に対して順に行われ、1フレーム分の書き込みが終わる。このような1フレーム分の書き込みが一定のフレームレートで繰り返される。
In the
画素20への書き込みによって生じた画素電極21と対向電極22との電位差に応じて、表示装置10内に設けられたバックライト(図示せず)に対して、画素20の液晶23の透過率が変化し、その透過率に応じた表示が行われる。なお、駆動方式としては、例えば、フレームごと、及び、一定数の行ごとに、正極性と負極性の階調電圧を交互に書き込む反転駆動方式が採用される。
The transmittance of the
ここで、表示装置10の特徴的な点は、複数の画素20における、薄膜トランジスタ25がオフしているときの第2端子25bの電圧Vsを基準とする制御端子25cの電圧Vg(off)である制御電圧Vgsの変動幅における最大電圧のばらつきが薄膜トランジスタ25のオフリーク電流を2倍に変化させる範囲内であり、かつ、その変動幅における最小電圧のばらつきがオフリーク電流を2倍に変化させる範囲内であるように、抵抗素子16が設けられていることである。
Here, the characteristic point of the
より詳しくは、電圧Vcomの収束性は、表示パネル11による中間調のピクセル市松模様表示において緑色に着色する値に達しない範囲で従来(抵抗素子16が設けられていない表示パネル)よりも遅い所定値に設定されている。具体的には、複数の画素20の対向電極22は、抵抗素子16を介して、Vcom電源15に接続されている。そして、抵抗素子16の抵抗値は、電圧Vcomの収束性を上記所定値に設定するのに対応した値に設定されている。なお、オフリーク電流の変動を2倍以内に抑えているのは、オフリーク電流の変動によって生じる表示パネル11の輝度ムラが視認されにくい程度(人に気付かれにくい程度)になるからである。
More specifically, the convergence of the voltage Vcom is slower than the conventional one (display panel without the resistance element 16) in a range where the convergence of the voltage Vcom does not reach the value colored in green in the halftone pixel checkered pattern display by the
以下、上記で述べた表示装置10の特徴について、詳細に説明する。
Hereinafter, the features of the
図4は、従来の表示パネルにおいて負極性の白に対応する階調電圧を書き込んだ場合における電圧Vcom歪(点線)、電圧Vs歪(破線)、及び、電圧Vg(off)歪(実線)の実測波形の例を示す図である。横軸は時間を示し、縦軸は電圧を示す。また、電圧Vsを基準とする電圧Vg(off)の電圧(つまり、Vg(off)−Vs)である薄膜トランジスタ25の制御電圧Vgsの主要時点における時間変化(−3.1V、−6.0V、−5.5V、−2.8V)も、合わせて図示されている。 FIG. 4 shows voltage Vcom distortion (dotted line), voltage Vs distortion (broken line), and voltage Vg (off) distortion (solid line) when a gradation voltage corresponding to negative white is written in a conventional display panel. It is a figure which shows the example of the measured waveform. The horizontal axis represents time and the vertical axis represents voltage. Further, the time change (-3.1V, -6.0V, -5.5V, -2.8V) are also shown.
薄膜トランジスタ25の制御電圧Vgsの時間変化から分かるように、この制御電圧Vgsの変動は、薄膜トランジスタ25のオフを維持する範囲内での変動ではあるが、−2.8V〜−6.0Vという広範囲で変動しており、薄膜トランジスタ25のオフリーク電流を変動させる要因になる。
As can be seen from the time change of the control voltage Vgs of the
図5は、従来の表示パネルにおいて正極性の白に対応する階調電圧を書き込んだ場合における電圧Vcom歪(点線)、電圧Vs歪(破線)、及び、電圧Vg(off)歪(実線)の実測波形の例を示す図である。薄膜トランジスタ25の制御電圧Vgsは、図示されているように、−15.1V、−18.0V、−17.5V、−14.8と変化している。この薄膜トランジスタ25の制御電圧Vgsの時間変化から分かるように、この制御電圧Vgsの変動は、薄膜トランジスタ25のオフを維持する範囲内での変動ではあるが、−14.8V〜−18.0Vという広範囲で変動しており、薄膜トランジスタ25のオフリーク電流を変動させる要因になる。
FIG. 5 shows voltage Vcom distortion (dotted line), voltage Vs distortion (broken line), and voltage Vg (off) distortion (solid line) when a gradation voltage corresponding to positive white is written on a conventional display panel. It is a figure which shows the example of the measured waveform. As shown in the figure, the control voltage Vgs of the
ここで、表示パネルに用いられ薄膜トランジスタのオフリーク電流に関する特性、つまり、電圧Vgs(ゲートーソース間電圧)と電流Id(ドレイン電流)との関係を説明する。表示パネルの中央に位置する薄膜トランジスタについては、電圧Vgsが負の電圧において比較的大きい電流Id(つまり、オフリーク電流)が流れる。一方、表示パネルの周辺に位置する薄膜トランジスタについては、電圧Vgsが負の電圧において比較的小さいオフリーク電流Idが流れる。 Here, the characteristics related to the off-leakage current of the thin film transistor used for the display panel, that is, the relationship between the voltage Vgs (gate-source voltage) and the current Id (drain current) will be described. For the thin film transistor located in the center of the display panel, a relatively large current Id (that is, off-leakage current) flows at a voltage with a negative voltage Vgs. On the other hand, for the thin film transistor located around the display panel, a relatively small off-leakage current Id flows at a voltage with a negative voltage Vgs.
また、電圧Vgsが0Vに近い負電圧の範囲、及び、電圧Vgsが−20Vに近い負電圧の範囲では、電圧Vgsが−10V付近である場合に比べ、電流Id(つまり、オフリーク電流)の電圧Vgs依存性が大きい。 Further, in the negative voltage range where the voltage Vgs is close to 0V and the negative voltage range where the voltage Vgs is close to -20V, the voltage of the current Id (that is, the off-leakage current) is higher than when the voltage Vgs is around -10V. Vgs dependence is large.
そのために、電圧Vgsが0Vに近い負電圧の範囲で変動する図4に示したケース(つまり、負極性の白に対応する階調電圧を書き込んだ場合)では、電圧Vgsが−2.8V〜−6.0Vで変化しており、およそ1桁(つまり、10倍程度)のオフリーク電流のばらつきが生じる。一方、電圧Vgsが−20Vに近い負電圧の範囲で変動する図5に示したケース(つまり、正極性の白に対応する階調電圧を書き込んだ場合)でも、電圧Vgsが−14.8V〜−18.0Vで変化しており、およそ1桁(つまり、10倍程度)のオフリーク電流のばらつきが生じる。 Therefore, in the case shown in FIG. 4 in which the voltage Vgs fluctuates in the negative voltage range close to 0V (that is, when the gradation voltage corresponding to the negative electrode white is written), the voltage Vgs is 2.8V to 2.8V. It changes at -6.0V, and the off-leakage current varies by about one digit (that is, about 10 times). On the other hand, even in the case shown in FIG. 5 in which the voltage Vgs fluctuates in the negative voltage range close to -20V (that is, when the gradation voltage corresponding to positive white is written), the voltage Vgs is -14.8V to -14.8V. It changes at -18.0V, and the off-leakage current varies by about one digit (that is, about 10 times).
このように、従来の表示パネルでは、電圧Vcomの収束性と電圧Vg(off)の収束性とに差があることに起因して、オフリーク電流が1桁程度ばらつくことが分かる。 As described above, in the conventional display panel, it can be seen that the off-leakage current varies by about an order of magnitude due to the difference between the convergence of the voltage Vcom and the convergence of the voltage Vg (off).
そこで、本実施の形態に係る表示装置10では、Vcom電源15と複数の画素20の対向電極22との間に抵抗素子16を設けている。この抵抗素子16は、映像線D1〜Dmと電圧Vcomを供給している配線との間の寄生容量Cdcと相まってローパスフィルタを形成し、これにより、電圧Vcomの収束性を遅くさせ、電圧Vcomの収束性を電圧Vg(off)の収束性に近づけるように作用する。
Therefore, in the
より詳しくは、複数の画素20における、薄膜トランジスタ25がオフしているときの第2端子25bの電圧Vsを基準とする制御端子25cの電圧Vg(off)である制御電圧Vgsの変動幅における最大電圧のばらつきが薄膜トランジスタ25のオフリーク電流を2倍に変化させる範囲内であり、かつ、その変動幅における最小電圧のばらつきがオフリーク電流を2倍に変化させる範囲内となるように、抵抗素子16の抵抗値を決定する。
More specifically, in the plurality of
具体的には、抵抗素子16の抵抗値を変化させながら、薄膜トランジスタ25がオフであるときの制御電圧Vgsの変動幅を測定し、測定で得られた制御電圧Vgsの変動幅がオフリーク電流を2倍以上に変化させない範囲となり、かつ、表示パネル11による中間調のピクセル市松模様表示において緑着色が生じない範囲の大きさを探索する。あるいは、薄膜トランジスタ25のオフリーク電流の特性、映像線D1〜Dmと電圧Vcomを供給している配線との間の寄生容量Cdc、及び、薄膜トランジスタ25がもつ寄生容量Cgd(つまり、第1端子25a−制御端子25c間容量)、液晶セル24がもつ容量、抵抗素子16の抵抗値等を用いて、シミュレーションによって決定することができる。
Specifically, while changing the resistance value of the
図6は、シミュレーションによって電圧Vcomの残留値(以下、「残留Vcom」ともいう)の推奨範囲を算出した例を示す図である。なお、残留Vcomとは、画素に階調電圧が書き込まれたタイミングにおける電圧Vcomの値(つまり、誘導電圧ΔVcom)であり、緑着色の原因となる電圧である。 FIG. 6 is a diagram showing an example in which the recommended range of the residual value of the voltage Vcom (hereinafter, also referred to as “residual Vcom”) is calculated by simulation. The residual Vcom is a value of the voltage Vcom at the timing when the gradation voltage is written to the pixel (that is, the induced voltage ΔVcom), and is a voltage that causes green coloring.
図6の(a)は、残留Vcomの意味を説明する図である。ここには、薄膜トランジスタ25の制御端子25cの電圧波形(「Vg」;実線)、奇数行における第2端子25bの電圧波形(「Vs(odd)」;長めの破線)、偶数行における第2端子25bの電圧波形(「Vs(even)」;一点鎖線)、及び、対向電極22の電圧波形(「Vcom」;短めの破線)が示されている。なお、点線は、電圧Vcomの定常時の電圧を示す。図示されているように、制御端子25cの電圧の立ち下がり時における対向電極22の電圧(電圧Vcom)の変動分が残留Vcomである。
FIG. 6A is a diagram illustrating the meaning of the residual Vcom. Here, the voltage waveform of the
図6の(b)は、残留Vcomの推奨範囲についてのシミュレーションの結果を示す図である。横軸は残留Vcomの値(ΔVcom)を示し、縦軸は実測で得たxy色度図におけるΔyを示す。この図から分かるように、残留Vcomを20mV未満にすることで、中間調のピクセル市松模様における緑着色を避ける(つまり、Δyを0.015以下にする)ことができる。よって、残留Vcomが20mV未満となる範囲で、抵抗素子16の抵抗値を設定すればよいことが分かる。
FIG. 6B is a diagram showing the results of simulation for the recommended range of residual Vcom. The horizontal axis shows the residual Vcom value (ΔVcom), and the vertical axis shows Δy in the xy chromaticity diagram obtained by actual measurement. As can be seen from this figure, by setting the residual Vcom to less than 20 mV, it is possible to avoid green coloring in the halftone pixel checkered pattern (that is, set Δy to 0.015 or less). Therefore, it can be seen that the resistance value of the
以上のように本実施の形態に係る表示装置10は、2次元状に配置された複数の画素20、複数の画素20を構成する各列の画素20に接続された複数の映像線D1〜Dm、及び、複数の画素20を構成する各行の画素に接続された複数の走査線S1〜Snを有する表示パネル11と、複数の映像線D1〜Dmに映像信号を供給する映像線駆動回路13と、複数の走査線S1〜Snに走査信号を供給する走査線駆動回路14とを備え、複数の画素20のそれぞれは、画素電極21、対向電極22、及び、対応する映像線と画素電極21との導通をオンオフさせる薄膜トランジスタ25を含み、薄膜トランジスタ25は、対応する映像線に接続された第1端子25a、画素電極21に接続された第2端子25b、及び、対応する走査線に接続された制御端子25cを有し、複数の画素20における、薄膜トランジスタ25がオフしているときの第2端子25bの電圧を基準とする制御端子25cの電圧の変動幅における最大電圧のばらつきが薄膜トランジスタ25のオフ時のリーク電流を2倍に変化させる範囲内であり、かつ、変動幅における最小電圧のばらつきがリーク電流を2倍に変化させる範囲内である。
As described above, the
これにより、オフリーク電流の変動が1桁(10倍)程度のばらつきがある従来の表示装置に比べ、オフリーク電流の変動が大きく抑制され、画素への書き込み電圧の影響を受けて生じ得る輝度ムラが視認されにくい程度(人に気付かれにくい程度)に抑制される。 As a result, the fluctuation of the off-leakage current is greatly suppressed as compared with the conventional display device in which the fluctuation of the off-leakage current varies by about one digit (10 times), and the brightness unevenness that may occur due to the influence of the writing voltage to the pixel is generated. It is suppressed to the extent that it is difficult to see (to the extent that it is difficult for people to notice).
また、複数の画素20の対向電極22の電位が誘導電圧によって変動してから変動前の値に復帰する早さである収束性は、例えば、表示パネル11による中間調のピクセル市松模様表示において緑色に着色する値に達しない所定値に設定されている。これにより、緑着色の発生を回避した範囲で輝度ムラが抑制される。
Further, the convergence, which is the speed at which the potentials of the
また、複数の画素20の対向電極22は、抵抗素子16を介して、共通電圧を生成するVcom電源15に接続され、抵抗素子16の抵抗値は、収束性を所定値に設定するのに対応した値である。これにより、簡単な回路で、電圧Vcomの収束性と電圧Vg(off)の収束性との差が縮められ、輝度ムラが抑制される。
Further, the
なお、上記実施の形態では、抵抗素子16は、Vcom電源15と画素20の対向電極22とを接続する配線の経路上に固定的に挿入されたが、配線の経路上に抵抗素子16を挿入するか否かを切り替える切り替え回路を設けてもよい。
In the above embodiment, the
図7は、Vcom電源15と画素20の対向電極22とを接続する配線の経路上に抵抗素子16を挿入するか否かを切り替える切り替え回路17が設けられた、上記実施の形態の変形例1を示す図である。本変形例では、複数の画素20の対向電極22を、抵抗素子16を介して、電圧Vcomを生成するVcom電源15に接続すること、及び、抵抗素子16を介さずにVcom電源15に接続することを切り替える切り替え回路17が設けられている。切り替え回路17は、例えば、複数のトランジスタで構成されるスイッチであり、ユーザの設定指示を受けるプロセッサ等の制御回路からの制御信号に従って切り替える。
FIG. 7 shows a
抵抗素子16の抵抗値は、電圧Vcomの収束性と電圧Vg(off)の収束性との差を十分に縮める程度の大きさであって、中間調のピクセル市松模様における少しの緑着色を許容するような値であってもよい。その場合には、切り替え回路17により、抵抗素子16を接続することで、少しの緑着色を許容して輝度ムラを強く抑制するか、抵抗素子16の接続を切り離すことで、少しの輝度ムラを許容して緑着色を強く抑制するかを任意に選択でき、多様な要望に応えることができる。
The resistance value of the
また、上記実施の形態では、抵抗素子16によって、電圧Vcomの収束性を電圧Vg(off)の収束性に近づけたが、これに加えて、あるいは、これに代えて、電圧Vg(off)の収束性を電圧Vcomの収束性に近づけてもよい。
Further, in the above embodiment, the
図8は、電圧Vg(off)の収束性を電圧Vcomの収束性に近づけるための、上記実施の形態の変形例2に係るVg(off)電源18bの回路図を示す。なお、本図には、Vg(off)基準電圧発生器18a及び走査線駆動回路14も合わせて図示されている。
FIG. 8 shows a circuit diagram of the Vg (off)
Vg(off)基準電圧発生器18aは、Vg(off)基準電圧を生成してVg(off)電源18bに供給する。Vg(off)基準電圧とは、走査線駆動回路14が走査線S1〜Snを介して出力する電圧Vg(off)の基準となる電圧であり、例えば、基準電源電圧Vssである。
The Vg (off)
また、走査線駆動回路14は、直列に接続された4個の駆動回路14a〜14dで構成される。
Further, the scanning
Vg(off)電源18bは、走査線駆動回路14にVg(off)基準電圧を供給する電源であって、複数の画素20の薄膜トランジスタ25をオフさせるために走査線駆動回路14から薄膜トランジスタ25の制御端子25cに印加される電圧Vg(off)における誘導電圧を抑制するための負帰還をもつ第2電源の一例である。具体的には、Vg(off)電源18bは、Vg(off)基準電圧発生器18aからVg(off)基準電圧が入力される非反転入力端子と、4個の駆動回路14a〜14dにVg(off)基準電圧を供給する出力端子と、この出力端子から最も遠い位置にある駆動回路14dからリターンされるVg(off)基準電圧(「Vg(off)リターン電圧」)が入力される反転入力端子とを備える差動増幅回路である。
The Vg (off)
このような負帰還を有するVg(off)電源18bは、非反転入力端子に入力される安定したVg(off)基準電圧と、反転入力端子に入力される、誘導電圧が発生している可能性があるリターンのVg(off)リターン電圧とに差が生じたときに、その差を打ち消すように出力端子からVg(off)基準電圧を出力して走査線駆動回路14に供給する。これにより、走査線駆動回路14から薄膜トランジスタ25の制御端子25cに供給される電圧Vg(off)の変動が抑制される。その結果、電圧Vg(off)の収束性がよくなり、電圧Vcomの収束性に近づく。よって、電圧Vg(off)の収束性と電圧Vcomの収束性との差が小さくなり、画素への書き込み電圧の影響を受けて生じ得る輝度ムラが抑制される。
The Vg (off)
なお、本変形例では、Vg(off)基準電圧発生器18aは、経年に応じて、生成するVg(off)基準電圧を変更するオフ電圧制御回路としての機能も有する。具体的には、経年に応じて、薄膜トランジスタ25の閾値が変化していくことが分かっているので、Vg(off)基準電圧発生器18aは、予め分かっている薄膜トランジスタ25の閾値の経年による変化を相殺するように、生成するVg(off)基準電圧を変化せていく。このようなVg(off)基準電圧発生器18aは、定電圧発生器、定電圧発生器が発生した定電圧を分圧する可変抵抗素子、タイマー、タイマーの計時に従って可変抵抗素子の抵抗値を変化させる制御回路等で構成される。
In this modification, the Vg (off)
このような経年に応じて生成するVg(off)基準電圧を変更するVg(off)基準電圧発生器18aにより、経年に応じて輝度ムラが多くなるという不具合の発生が抑制される。
The Vg (off)
次に、上記実施の形態による輝度ムラのひとつであるブロックムラも抑制する、実施の形態の変形例3に係る表示装置について説明する。 Next, the display device according to the third modification of the embodiment, which also suppresses the block unevenness, which is one of the brightness irregularities according to the above embodiment, will be described.
まず、ブロックムラについて説明する。 First, block unevenness will be described.
図9Aは、従来の表示パネルにおいてブロックムラが発生する表示パターンの一例を示す図である。格子の図は、画素(ドット)の透過状態を示す。「全」は全透過を示し、「消」は非透過を示す。全透過の画素において、3種類のハッチングは、それぞれ、RGBの光を発していることを示す。図中の数値は、画素の行を示し、図中の「+」及び「−」は、反転駆動における極性(正極性(「+」)/負極性(「−」))を示す。本図では、いわゆる「2ドット市松」と呼ばれる表示パターンが示されている。つまり、上下に連続する2ドットの単位で非透過及びRGBの全透過の画素が市松模様で並ぶ(交互に入れ替わるように配置された)表示パターンによって白色/灰色が表示されている。 FIG. 9A is a diagram showing an example of a display pattern in which block unevenness occurs in a conventional display panel. The grid diagram shows the transmission state of pixels (dots). "All" indicates total transparency, and "disappearance" indicates non-transparency. In the fully transmitted pixel, each of the three types of hatching indicates that it emits RGB light. The numerical values in the figure indicate the rows of pixels, and the “+” and “−” in the figure indicate the polarity (positive electrode property (“+”) / negative electrode property (“−”)) in the inversion drive. In this figure, a so-called "2-dot checkerboard" display pattern is shown. That is, white / gray is displayed by a display pattern in which non-transparent and all-transparent RGB pixels are arranged in a checkered pattern (arranged so as to alternate) in units of two dots that are continuous vertically.
図9Bは、図9Aに示される表示パターンにおいて発生するブロックムラの一例を示す図である。ここでは、走査線駆動回路が4個の駆動回路(ゲートドライバ)で構成され、映像線駆動回路が上辺(図中の「ソース辺」)に配置されている場合の表示例が示されている。図中の「タブ」は、4個のゲートドライバのいずれで駆動される領域であるかを示している。図9Bの(a)は、255階調(つまり、全面が白色)の表示例を示す。ここでは、下方のタブほど暗くなるというブロックムラが生じていることが分かる。図9Bの(b)は、中間階調(つまり、全面が灰色)の表示例を示す。ここでは、下方のタブほど明るくなるというブロックムラが生じていることが分かる。 FIG. 9B is a diagram showing an example of block unevenness that occurs in the display pattern shown in FIG. 9A. Here, a display example is shown in which the scanning line drive circuit is composed of four drive circuits (gate drivers) and the video line drive circuit is arranged on the upper side (“source side” in the figure). .. The "tab" in the figure indicates which of the four gate drivers drives the area. FIG. 9B (a) shows a display example of 255 gradations (that is, the entire surface is white). Here, it can be seen that there is block unevenness in which the lower tabs are darker. FIG. 9B (b) shows a display example of intermediate gradation (that is, the entire surface is gray). Here, it can be seen that there is block unevenness in which the lower tabs are brighter.
図9Cは、図9Bに示されるブロックムラを含む各種階調におけるブロックムラの大きさを示す図である。ここでは、255階調、128階調、及び、64階調のそれぞれでグレーを表示したときの、1−2タブ間、2−3タブ間、及び、3−4タブ間における明るさの差が示されている。 FIG. 9C is a diagram showing the magnitude of block unevenness in various gradations including the block unevenness shown in FIG. 9B. Here, the difference in brightness between 1-2 tabs, 2-3 tabs, and 3-4 tabs when gray is displayed at 255 gradations, 128 gradations, and 64 gradations, respectively. It is shown.
なお、図9Bの(a)に示されるように、白表示において、下方のタブほど暗くなる理由は、図4に示したケース(つまり、負極性の白に対応する階調電圧を書き込んだ場合)では、オフ状態にある薄膜トランジスタ25の電圧Vgsが0Vに近い負電圧の範囲で変動することによる。上述したように、電圧Vgsが0Vに近い負電圧の範囲で変動する場合には、電圧Vgsが−20Vに近い負電圧の範囲で変動する場合よりも、オフリーク電流の電圧Vgs依存性が大きい。よって、下方のタブに位置する画素ほどVg(off)歪の収束性が悪く、よりオフリーク電流が大きくなり、負極性の白に対応する階調電圧が書き込まれるので、より暗くなる。ちなみに、図9Bの(b)に示されるように、中間階調を書き込む場合には、オフ状態にある薄膜トランジスタ25の電圧Vgsが−20Vに近い負電圧の範囲で変動するので、逆の現象となり、下方のタブに位置する画素のほうが、正極性の中間調に対応する階調電圧が書き込まれるので、より明るくなる。
As shown in FIG. 9B (a), the reason why the lower tab becomes darker in the white display is the case shown in FIG. 4 (that is, when the gradation voltage corresponding to the negative electrode white is written. ), The voltage Vgs of the
このようなブロックムラの発生を抑制するために、実施の形態の変形例3に係る表示装置では、上記実施の形態における表示装置の構成に加えて、走査線駆動回路14に電力(より詳しくは、電圧VDD)を供給する配線において特徴的な回路構成を備える。
In order to suppress the occurrence of such block unevenness, in the display device according to the third modification of the embodiment, in addition to the configuration of the display device in the above-described embodiment, the scanning
図10は、上記実施の形態の変形例3に係る表示装置が備える走査線駆動回路14の周辺回路を示す図である。ここでは、走査線駆動回路14は、4個の駆動回路14a〜14dで構成される例が示されている。
FIG. 10 is a diagram showing a peripheral circuit of the scanning
本図に示されるように、電圧VDDを供給する第3電源の一例である電源VDDと電源VDDに最も近くに配置された駆動回路14aとを接続する配線の経路上に抵抗素子19aが挿入され、電源VDDと次に電源VDDの近くに配置された駆動回路14bとを接続する配線の経路上に抵抗素子19bが挿入され、電源VDDとさらに次に電源VDDの近くに配置された駆動回路14cとを接続する配線の経路上に抵抗素子19cが挿入されている。抵抗素子19cの抵抗値は、抵抗素子19bの抵抗値よりも小さく、抵抗素子19bの抵抗値は、抵抗素子19aの抵抗値よりも小さい。
As shown in this figure, the
このような構成により、電源VDDから4個の駆動回路14a〜14dのそれぞれまでの配線抵抗がほぼ等しくなり、電源VDDからの距離(言い換えると、電圧VDDの電圧降下)の相違に起因して生じるブロックムラの発生が抑制される。
With such a configuration, the wiring resistance from the power supply VDD to each of the four
以上、本開示の表示装置について、実施の形態及び変形例に基づいて説明したが、本開示は、この実施の形態及び変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態及び変形例に施したものや、実施の形態及び変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。 Although the display device of the present disclosure has been described based on the embodiment and the modified example, the present disclosure is not limited to the embodiment and the modified example. As long as the gist of the present disclosure is not deviated, various modifications that can be conceived by those skilled in the art are applied to the present embodiment and the modified examples, and other forms constructed by combining some components in the embodiments and the modified examples. Is also included within the scope of this disclosure.
例えば、上記実施の形態では、抵抗素子16は、Vcom電源15から全ての画素20の対向電極22に至る配線のうち、表示パネル11の各行に対応する複数の枝線に分岐される手前の幹線の経路上に挿入されたが、これに限られない。複数の枝線に抵抗素子が挿入されてもよい。その場合には、Vcom電源15からの配線長を考慮して、枝線ごとに、異なる適切な抵抗値をもつ抵抗素子を挿入してもよい。
For example, in the above embodiment, the
本開示に係る表示装置は、輝度ムラの発生が抑制された表示装置として、例えば、液晶ディスプレイとして、利用できる。 The display device according to the present disclosure can be used as a display device in which the occurrence of luminance unevenness is suppressed, for example, as a liquid crystal display.
10 表示装置
11 表示パネル
12 表示コントローラ
13 映像線駆動回路
14 走査線駆動回路
14a〜14d 駆動回路
15 Vcom電源
16、19a〜19c 抵抗素子
17 切り替え回路
18a Vg(off)基準電圧発生器
18b Vg(off)電源
20 画素
21 画素電極
22 対向電極
23 液晶
24 液晶セル
25 薄膜トランジスタ
25a 第1端子
25b 第2端子
25c 制御端子
D1〜Dm 映像線
S1〜Sn 走査線
10
Claims (7)
前記複数の映像線に映像信号を供給する映像線駆動回路と、
前記複数の走査線に走査信号を供給する走査線駆動回路とを備え、
前記複数の画素のそれぞれは、画素電極、対向電極、及び、前記映像線と前記画素電極との導通をオンオフさせるトランジスタを含み、
前記トランジスタは、前記映像線に接続された第1端子、前記画素電極に接続された第2端子、及び、前記走査線に接続された制御端子を有し、
前記複数の画素における、前記トランジスタがオフしているときの前記第2端子の電圧を基準とする前記制御端子の電圧の変動幅における最大電圧のばらつきが前記トランジスタのオフ時のリーク電流を2倍に変化させる範囲内であり、かつ、前記変動幅における最小電圧のばらつきが前記リーク電流を2倍に変化させる範囲内である
表示装置。 A plurality of pixels arranged in a two-dimensional manner, a plurality of video lines connected to the pixels of each column constituting the plurality of pixels, and a plurality of scans connected to the pixels of each row constituting the plurality of pixels. A display panel with lines and
A video line drive circuit that supplies video signals to the plurality of video lines,
A scanning line drive circuit that supplies scanning signals to the plurality of scanning lines is provided.
Each of the plurality of pixels includes a pixel electrode, a counter electrode, and a transistor for turning on / off the conduction between the video line and the pixel electrode.
The transistor has a first terminal connected to the video line, a second terminal connected to the pixel electrode, and a control terminal connected to the scanning line.
The variation of the maximum voltage in the fluctuation range of the voltage of the control terminal based on the voltage of the second terminal when the transistor is off in the plurality of pixels doubles the leakage current when the transistor is off. A display device that is within the range in which the leakage current is changed to 2 and that the variation in the minimum voltage in the fluctuation range is within the range in which the leakage current is doubled.
請求項1に記載の表示装置。 Convergence, which is the speed at which the potentials of the counter electrodes of the plurality of pixels fluctuate due to the induced voltage and then return to the values before the fluctuation, is a value that is colored green in the halftone pixel checkered pattern display by the display panel. The display device according to claim 1, which is set to a predetermined value that does not reach.
前記抵抗素子の抵抗値は、前記収束性を前記所定値に設定するのに対応した値である
請求項2に記載の表示装置。 The counter electrodes of the plurality of pixels are connected to a first power source that generates a common voltage via a resistance element.
The display device according to claim 2, wherein the resistance value of the resistance element is a value corresponding to setting the convergence to the predetermined value.
請求項1に記載の表示装置。 Further, switching between connecting the counter electrodes of the plurality of pixels to the first power supply that generates a common voltage via a resistance element and connecting to the first power supply without a resistance element. The display device according to claim 1, further comprising a circuit.
請求項1〜4のいずれか1項に記載の表示装置。 Further, it is a power supply that supplies electric power to the scanning line driving circuit, and is for suppressing a change in the voltage applied from the scanning line driving circuit to the control terminal in order to turn off the transistors of the plurality of pixels. The display device according to any one of claims 1 to 4, further comprising a second power source having negative feedback.
前記第1配線には、経路上に第1抵抗素子が挿入され、
前記第2配線には、経路上に前記第1抵抗素子よりも小さい抵抗値をもつ第2抵抗素子が挿入されている
請求項1〜5のいずれか1項に記載の表示装置。 The scanning line drive circuit supplies power from the third power supply via the first drive circuit that receives power from the third power supply via the first wiring, and from the third power supply via the second wiring that is longer than the first wiring. Including the second drive circuit that receives
In the first wiring, a first resistance element is inserted on the path, and the first resistance element is inserted.
The display device according to any one of claims 1 to 5, wherein a second resistance element having a resistance value smaller than that of the first resistance element is inserted in the second wiring on the path.
請求項1〜5のいずれか1項に記載の表示装置。 The display device according to any one of claims 1 to 5, further comprising an off-voltage control circuit that changes the voltage applied to the control terminal in order to turn off the transistors of the plurality of pixels according to aging. ..
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