JP2021129071A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】安定した書込み、読出し動作を行うことが可能な半導体記憶装置および半導体記憶装置の製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、第１方向に延在する第１配線と、第１方向と交差する第２方向に延在し、第１方向及び第２方向と交差する第３方向に第１配線と離間して設けられ、第１凹部が形成されている第２配線を備える。第１配線と接続され抵抗状態に応じて異なる情報を記憶可能な抵抗変化記憶素子と、抵抗変化記憶素子と第２配線との間に設けられ第１凸部が形成されている導電層を備える。導電層と第２配線との間に設けられ、第２凹部と第２凸部を有し、第１凸部を有する面が第２凹部を有する面に接触するとともに第２凸部を有する面が第１凹部を有する面に接触し、第１配線と第２配線との間の電圧差に応じて、導電層と第２配線との間の導通状態を変えるスイッチング素子を備える。
【選択図】図３

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：magnetoresistive random access memory）が知られている。
特開２０１９ー１１４６４４号公報
安定した書込み、読出し動作を行うことが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することである。
実施形態に係る半導体記憶装置は、第１方向に延在する第１配線と、第１方向と交差する第２方向に延在し、第１方向及び第２方向と交差する第３方向に第１配線と離間して設けられ、第１配線側の面に第１凹部が形成されている第２配線を備える。また、第１配線と接続され、抵抗状態に応じて異なる情報を記憶可能な抵抗変化記憶素子と、抵抗変化記憶素子と第２配線との間に設けられ、第２配線側の面に第１凸部が形成されている導電層を備える。さらに、導電層と第２配線との間に設けられ、導電層側の面に第２凹部と第２配線側の面に第２凸部を有し、第１凸部を有する面が第２凹部を有する面に接触するとともに、第２凸部を有する面が第１凹部を有する面に接触するスイッチング素子を備える。スイッチング素子は、第１配線と第２配線との間の電圧差に応じて、導電層と第２配線との間の導通状態を変える。
第１の実施形態に係る半導体記憶装置の等価回路図である。 第１の実施形態に係る半導体記憶装置の平面図である。 第１の実施形態に係る半導体記憶装置の断面図である。 第１の実施形態に係る磁気抵抗効果素子の断面図である。 比較例に係る半導体記憶装置のデータの書き込み/読み出しの際に生じる導電経路を示す断面図である。 第１の実施形態に係る半導体記憶装置のデータの書き込み/読み出しの際に生じる導電経路を示す断面図である。 第１の実施形態に係る製造方法の工程を示す図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る第２配線の斜視図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る製造方法について説明する図である。 第１の実施形態に係る半導体記憶装置の斜視図である。 変形例に係る半導体記憶装置の断面図である。 第２の実施形態に係る半導体記憶装置の断面図である。
以下、実施形態の半導体記憶装置について、図面を参照して説明する。なお、図面は模式的なものであり、例えば厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し、説明を省略する。
以下の実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetoresistive random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectric random access memory）など様々な種類のメモリに用いることができる。以下の実施形態では、ＭＲＡＭを抵抗変化型メモリの一例として説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶するメモリである。データの書き換えは、例えば、スピン注入方式を利用して行っても良い。スピン注入方式は、磁化の向きが片方に偏極した電子をＭＴＪ素子に流すことによって、ＭＴＪ素子の磁化を直接書き換える方式である。
（１） 第１の実施形態
図１乃至図１９を参照して、第１の実施形態の半導体記憶装置１００及びその製造方法について、説明する。
（１）‐（ａ） 構成例
図１乃至図４を参照して、第１の実施形態の半導体記憶装置１００について、説明する。
図１は、半導体記憶装置（半導体集積回路装置）１００の等価回路図である。図２は、半導体記憶装置１００の平面図である。なお、以降の説明では、第３方向Ｄ３を上方向、第３方向Ｄ３と反対方向を下方向と称する。
半導体記憶装置１００は、複数の第１配線１０と複数の第２配線２０との間に複数のメモリセル３０が設けられ、第１配線１０と第２配線２０との組によって１つのメモリセル３０を選択可能な構造を有している。また、これらの構造が第３方向Ｄ３の異なる高さに複数積層される構造を適用可能である。第１配線１０、第２配線２０及びメモリセル３０は、半導体基板（図示せず）の上面側に設けられている。半導体基板の上面側には、周辺回路用のトランジスタや配線等（図示せず）も設けられている。
複数の第１配線１０のそれぞれは第１方向Ｄ１に延在し、複数の第２配線２０のそれぞれは第２方向Ｄ２に延在している。第１方向Ｄ１と第２方向Ｄ２とは互いに交差している。第１配線１０はメモリセル３０よりも上層側に設けられており、第２配線２０はメモリセル３０よりも下層側に設けられている。すなわち、第１配線１０は上層配線であり、第２配線２０は下層配線である。第１配線１０をビット線ＢＬ、第２配線２０をワード線ＷＬと称する場合もあれば、第１配線１０をワード線ＷＬ、第２配線２０をビット線ＢＬと称する場合もある。
各メモリセル３０は、第１配線１０と第２配線２０との間に接続され、磁気抵抗効果素子（不揮発性の抵抗変化記憶素子）４０及びセレクタ５０の直列接続構造を有している。具体的には、メモリセル３０は、磁気抵抗効果素子４０及びセレクタ５０が積層した構造を有している。なお、磁気抵抗効果素子は、ＭＴＪ素子とも呼ばれる。
図２に示すように、第１方向Ｄ１及び第２方向Ｄ２に対して垂直な第３方向Ｄ３（すなわち、磁気抵抗効果素子４０及びセレクタ５０の積層方向）から見て、第１配線１０上にメモリセルが第１方向Ｄ１に所定間隔にて配列されている。また、第３方向Ｄ３から見て、第２配線２０上にメモリセル３０が第２方向に所定間隔にて配列されている。
図３は、半導体記憶装置１００の図２のＡ−Ａ線に沿う断面図（図２の第１方向Ｄ１と第３方向Ｄ３で定義される平面に平行な断面図）である。なお、説明の簡略化のため第２配線２０の下面側に設けられる半導体基板の図示は省略している。
図３に示すように、半導体記憶装置１００は、第１配線１０と第２配線２０の間にメモリセル３０が設けられている。第２配線２０は、セレクタ５０側の上面に第１凹部２５を有する。第１凹部２５は、溝形状で第２方向Ｄ２に延在する。第１凹部２５は、図２のＡ−Ａ線に沿う断面が、先端が尖っているＶ字形状の溝であることが好ましい。また、第１凹部２５は、エッジ部２８を有する。エッジ部２８は、第２方向Ｄ２に延在する。エッジ部２８は、角張った構造が好ましいが、後述する閾値電圧Ｖｔｈのばらつきを抑制可能とする範囲で多少丸みを帯びた形状でもよい。第１凹部２５にはセレクタ５０の一部である第２凸部５２が埋め込まれている。メモリセル３０は、層間絶縁膜８０内に設けられている。メモリセル３０は、磁気抵抗効果素子４０、セレクタ５０、下部電極６２、上部電極６４、ハードマスク６６、導電層７０を備えている。
セレクタ５０は、第２配線２０（セレクタ下部電極）上に設けられている。導電層７０（セレクタ上部電極）は、セレクタ５０上に設けられている。下部電極６２は、導電層７０上に設けられている。磁気抵抗効果素子４０は、下部電極６２上に設けられている。上部電極６４は、磁気抵抗効果素子４０上に設けられている。ハードマスク６６は、上部電極６４上に設けられている。第１配線１０は、ハードマスク６６上に設けられている。
上部電極６４は、後述するシフトキャンセル層４９とハードマスク６６の間に設けられている。上部電極６４の材料は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、及び窒化チタン（ＴｉＮ）などの金属およびその窒化物のうち少なくとも一つを含む。なお、上部電極６４は、単層構造でもよいし、多層構造でもよい。
下部電極６２は、導電層７０と後述する下地層４４との間に設けられている。下部電極６２の材料は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、及び窒化チタン（ＴｉＮ）などの金属およびその窒化物のうち少なくとも一つを含む。なお、下部電極６２は、単層構造でもよいし、多層構造でもよい。
図４は、半導体記憶装置１００に用いる磁気抵抗効果素子４０の図２のＡ−Ａ線に沿う断面図である。図４において、説明の簡略化のため層間絶縁膜８０の図示については省略している。磁気抵抗効果素子４０は、磁気トンネル接合を有する多層膜である。磁気抵抗効果素子４０は、下地層４４、記憶層４５、トンネルバリア層４６、参照層４７、中間層４８、シフトキャンセル層４９を含んでいる。
下地層４４は、下部電極６２と記憶層４５の間に設けられている。下地層４４は、記憶層４５の特性（例えば、磁気特性、結晶性等）及び／又は磁気トンネル接合の特性を向上させることが可能な層である。下地層４４は、例えば、金属、ホウ化物、酸化物及び窒化物のうち少なくとも一つを含む。
記憶層４５は、下地層４４とトンネルバリア層４６の間に設けられている。
記憶層４５は、強磁性材料で形成され、可変の磁化方向を有している。可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。記憶層４５は、例えば、垂直磁化の特性を有する強磁性材料で形成されている。記憶層４５は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）のうち少なくとも一つを含む。記憶層４５は、鉄（Ｆｅ）、コバルト（Ｃｏ）に加えて、ボロン（Ｂ）を含んでもよい。
記憶層４５は、自由層又は磁化自由層とよばれる場合もある。
参照層４７は、トンネルバリア層４６とシフトキャンセル層４９の間に設けられている。
参照層４７は、強磁性材料で形成され、固定された磁化方向を有している。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。参照層４７は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）のうち少なくとも一つを含む。参照層４７は、鉄（Ｆｅ）、はコバルト（Ｃｏ）に加えて、ボロン（Ｂ）を含んでもよい。参照層４７は、ピン層、ピンド層、磁化固定層、又は、磁化不変層とよばれる場合もある。
トンネルバリア層４６は、記憶層４５と参照層４７の間に設けられている。
トンネルバリア層４６は、記憶層４５と参照層４７との間に介在する絶縁層であり、例えば、マグネシウム（Ｍｇ）及び酸素（Ｏ）を含有している。
シフトキャンセル層４９は、参照層４７と上部電極６４の間に設けられている。
シフトキャンセル層４９は、強磁性材料で形成され、参照層４７の磁化方向に対して反平行の固定された磁化方向を有しており、参照層４７から記憶層４５に印加される磁界をキャンセルする機能を有している。シフトキャンセル層４９は、例えば、垂直磁化の特性を有する強磁性材料で形成されており、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）のうち少なくとも１つの元素を含む。
例えば、参照層４７の磁化の向きとシフトキャンセル層４９の磁化の向きは、ＳＡＦ（synthetic antiferromagnetic）構造によって、互いに反対の向きに設定される。
ＳＡＦ構造において、中間層４８が、参照層４７及びシフトキャンセル層４９と間に設けられている。中間層４８によって、参照層４７及びシフトキャンセル層４９が、反強磁性的に結合する。中間層４８は、例えば、ルテニウム（Ｒｕ）等の非磁性金属を含む。
磁気抵抗効果素子４０は、ＳＴＴ（spin transfer torque）型の磁気抵抗効果素子であり、垂直磁化を有している。すなわち、記憶層４５の磁化方向はその上面に対して垂直な方向であり、参照層４７の磁化方向はその上面に対して垂直な方向であり、シフトキャンセル層４９の磁化方向はその上面に対して垂直な方向である。
磁気抵抗効果素子４０は、記憶層４５の磁化方向が参照層４７の磁化方向に対して平行の時に低抵抗状態になり、記憶層４５の磁化方向が参照層４７の磁化方向に対して反平行の時に高抵抗状態になる。したがって、磁気抵抗効果素子４０は、抵抗状態（低抵抗状態及び高抵抗状態）に応じて異なる２値のデータ（０又は１）を記憶することが可能である。また、磁気抵抗効果素子４０に流れる電流の方向に応じて、低抵抗状態又は高抵抗状態を磁気抵抗効果素子４０に設定することが可能である。
なお、図４に示した磁気抵抗効果素子４０は、下層側（半導体基板側）から順に記憶層４５、トンネルバリア層４６及び参照層４７が積層されたボトムフリー型の構成を有しているが、下層側（半導体基板側）から順に参照層４７、トンネルバリア層４６及び記憶層４５が積層されたトップフリー型の構成を有していてもよい。
導電層７０は、セレクタ５０と下部電極６２との間に設けられている。導電層７０は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、及び窒化チタン（ＴｉＮ）などの金属およびその窒化物のうち少なくとも一つを含む。
導電層７０は、その下面に第２方向Ｄ２に延在する第１凸部７５を有する。なお、導電層７０が下部電極６２の役割を果たし、下地層４４に直接接続されてもよい。この場合、図３に示す下部電極６２が省略された構造になる。なお、第１凸部７５は、図２のＡ−Ａ線に沿う断面が、先端が尖っているＶ字形状であることが好ましい。また、第１凸部７５は、第２配線２０と接触しないように設けられている。
セレクタ５０は、磁気抵抗効果素子４０を選択するためのものであり、スイッチング機能（スイッチング動作）を有している。そのため、セレクタ５０をスイッチング素子と称することもある。例えば、スイッチング機能を有する２端子型のスイッチング素子が用いられる。セレクタ５０がオン状態になると、磁気抵抗効果素子４０が選択され、磁気抵抗効果素子４０に対する書き込み及び読み出しが可能となる。例えば、セレクタには、ダイオードや、カルコゲン元素を含んだ２端子型のスイッチング素子を用いることができる。
前述したカルコゲン元素を含んだ２端子型のスイッチング素子では、２端子間に印加される電圧が閾値電圧よりも小さい場合には、スイッチング素子は高抵抗状態（例えば、電気的に非導通状態）である。２端子間に印加される電圧が閾値電圧よりも大きくなると、スイッチング素子は低抵抗状態（例えば、電気的に導通状態）に移行する。スイッチング素子は、双方向において、前述した機能を有していてもよい。前述したスイッチング素子は、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群から選択された少なくとも１つのカルコゲン元素を含んでいてもよい。或いは、これらのカルコゲン元素を含有する化合物であるカルコゲナイドを含んでいてもよい。
セレクタ５０は、下面に第２方向Ｄ２に延在する第２凸部５２、上面に第２方向Ｄ２に延在する第２凹部５４を有する。第２凸部５２は、第２配線２０の上面に有する第１凹部２５と接触している。そのため、セレクタ５０の下面と第２配線２０の上面は接触している。第２凸部５２は、第１凹部２５のエッジ部２８の形状に沿うように角張っていることが好ましい。なお、第２凸部５２は、図２のＡ−Ａ線に沿う断面が、先端が尖っているＶ字形状であることが好ましい。
第２凹部５４は、導電層７０の下面に有する第１凸部７５と接触している。そのため、セレクタ５０の上面と導電層７０の下面は接触している。第２凹部５４は、図２のＡ−Ａ線に沿う断面が、先端が尖っているＶ字形状の溝であることが好ましい。
半導体記憶装置のセレクタは、第１配線と第２配線との間に大きな電圧（以下、フォーミング電圧と称する）を印加することによって、セレクタ内に電流経路（フィラメント）を形成する。フォーミング電圧は、例えば、閾値電圧より大きい電圧である。すなわち、フィラメントを形成することにより、第１配線と第２配線との間は導通する。このフィラメントは、第１配線と第２配線との電位差に応じて可逆的に発生し、又は消失する。
磁気抵抗効果素子は、過剰な電圧Ｖが印加された場合、トンネルバリア層が絶縁破壊（ブレークダウン）することによって磁気抵抗効果素子としての機能を喪失する（磁気抵抗効果素子が破壊される）可能性がある。すなわち、第１配線と第２配線との間にフォーミング電圧を印加することは、トンネルバリア層のブレークダウンを引き起こす可能性がある。このため、磁気抵抗効果素子には、過剰な電圧Ｖが印加されないことが望ましい。
本実施形態の半導体記憶装置１００は、導電層７０にフィラメントの役割を果たす第１凸部７５をあらかじめ形成する。そのため、第１配線１０と第２配線２０との間にフォーミング電圧を印加する工程を省略することが可能である。すなわち、トンネルバリア層４６のブレークダウンの発生を抑制できる等の効果もあるため、磁気抵抗効果素子４０として安定した書込み、読出し等の機能を維持できる。
図５Ａに示す比較例の半導体記憶装置においては、第２配線２０Ｃに第１凹部２５が形成されておらず、エッジ部２８が存在しない。そのため、データの書き込み/読み出し動作時に複数の電流経路が生じる可能性がある。
一方で図５Ｂに示す本実施形態の半導体記憶装置１００においては、第２配線２０に第１凹部２５を形成することで、データの書き込み/読み出し動作の際に電界集中が生じやすいエッジ部２８に電流経路が集中するため、閾値電圧Ｖｔｈのばらつきを抑えることが可能である。
（１）‐（ｂ） 製造方法
図６乃至図１９を参照して、本実施形態の半導体記憶装置の製造方法について、説明する。
図６は、半導体記憶装置の製造方法の工程を示す図である。
（ステップＳ１１：第２配線に第１凹部を形成する工程）
図７に示すように、所定の製造工程の実行によって、図示していない半導体基板上に層間絶縁膜形成部８０Ｘが形成される。この時、第２方向Ｄ２に沿った溝Ｇ１が半導体基板上に第１方向Ｄ１に所定の間隔を空けて形成される。
図８に示すように、半導体基板上の溝Ｇ１内と層間絶縁膜形成部８０Ｘを覆うように、第２配線形成部２０Ｚが、ＣＶＤ（chemical vapor deposition）法などの膜形成技術を用いて形成される。
この時、溝Ｇ１の形状に応じて、第２配線形成部２０Ｚの上面が窪むことにより、第２配線形成部２０Ｚの上面に第２方向Ｄ２に沿った溝が形成される。
次に、層間絶縁膜形成部８０Ｘの上面をストッパに用いて平坦化処理を実行する。平坦化処理は、例えばＣＭＰ（chemical mechanical polishing）法を用いて行う。このようにして、図９に示す第２方向Ｄ２に延在する第１凹部２５を有する第２配線２０が形成される。
なお、第２配線形成部２０Ｚの上面に形成される溝の大きさが不十分な場合、リセス形成処理（エッチバック処理）を第２配線形成部２０Ｚに対して実行する。このエッチバック処理によって、図９に示す第１凹部２５を有する第２配線２０が形成される。
図１０は、第１凹部２５が形成された第２配線２０の斜視図である。第１凹部２５は第２方向Ｄ２に沿って形成されている。なお、説明の簡略化のため層間絶縁膜形成部８０Ｘの図示は省略している。
（ステップＳ１２：第２配線上に層間絶縁膜を形成する工程）
図１１に示すように、層間絶縁膜形成部８０Ｙが、ＣＶＤ法などの膜形成技術を用いて、第２配線２０上に形成される。層間絶縁膜形成部８０Ｙは、例えば、酸化シリコン（ＳｉＯ２）層である。なお、第１凹部２５の形状に応じて、層間絶縁膜形成部８０Ｙの上面が窪むことにより、層間絶縁膜形成部８０Ｙの上面に第２方向Ｄ２に沿った溝が形成されることがある。
平坦化処理を層間絶縁膜形成部８０Ｙに対して実行することで、図１２に示す層間絶縁膜形成部８０Ｚが形成される。
（ステップＳ１３：エッチングにより層間絶縁膜内に溝を形成する工程）
図１３に示すように、所定のパターンを有するマスク層（例えば、レジストマスク）９４が、層間絶縁膜形成部８０Ｚ上に形成される。マスク層９４のパターンは、周知のリソグラフィ技術及びエッチング技術によって形成される。例えば、マスク層９４は、第２方向Ｄ２に延在する直方体形状を有する。マスク層９４のパターンに基づいて、第２配線２０の上面が露出するまでエッチングを実行する。その後、マスク層９４を除去する。
このようにして、図１４に示すように、第２配線２０の上面、第１凹部２５、及び層間絶縁膜８０に囲まれ、第２方向Ｄ２に延在する溝Ｇ２が形成される。
（ステップＳ１４：第２配線および層間絶縁膜上にセレクタを形成する工程）
その後、図１５に示すように、ＣＶＤ法などの膜形成技術により、第２配線２０上及び層間絶縁膜８０上に、セレクタ形成部５０Ｚが形成される。この時、セレクタ形成部５０Ｚが第１凹部２５を埋め込むように、セレクタ形成部５０Ｚが形成される。その結果、セレクタ形成部５０Ｚの下面に第２方向Ｄ２に延在する第２凸部５２が形成される。さらに、第２配線２０上に形成された第１凹部２５の形状に応じて、セレクタ形成部５０Ｚの上面が窪むことにより、セレクタ形成部５０Ｚの上面に第２方向Ｄ２に沿った溝が形成される。
図１６に示すように、層間絶縁膜８０の上面をストッパに用いて、平坦化処理がセレクタ形成部５０Ｚに対して実行されることで、セレクタ５０が形成される。これによって、セレクタ５０の上面が、層間絶縁膜８０の上面と揃う。なお、この工程において、セレクタ５０の上面の溝が消失してしまうこともある。その場合は、溝が十分な大きさとなるように、リセス形成処理（エッチバック処理）をセレクタ５０に対して実行する。このようにして、セレクタ５０の上面に第２凹部５４が形成される。
（ステップＳ１５：セレクタおよび層間絶縁膜上に導電層を形成する工程）
図１７に示すように、ＣＶＤ法などの膜形成技術により、導電層形成部７０Ｙが、セレクタ５０上及び層間絶縁膜８０上に形成される。この時、導電層形成部７０Ｙが第２凹部５４を埋め込むように、導電層形成部７０Ｙが堆積される。その結果、導電層形成部７０Ｙの下面に第２方向Ｄ２に延在する第１凸部７５が形成される。さらに、セレクタ５０上に形成された第２凹部５４の形状に応じて、導電層形成部７０Ｙの上面が窪むことにより、導電層形成部７０Ｙの上面に第２方向Ｄ２に沿った溝が形成される。
なお、導電層７０と磁気抵抗効果素子４０が直接積層される場合には、平坦化処理を導電層形成部７０Ｙに対して実行する。その結果、図１８に示すように、導電層形成部７０Ｚが形成される。導電層７０と磁気抵抗効果素子４０が直接積層されていない場合には、導電層７０の上面に窪みが残った状態で、下部電極６２を積層してもよい。
（ステップＳ１６：導電層上に磁気抵抗効果素子を形成する工程）
次に、導電層形成部７０Ｚの上方に形成される磁気抵抗効果素子４０等の製造方法について説明する。
まず、下部電極６２が、導電層形成部７０Ｚ上に、例えばスパッタリングにて形成される。なお、下部電極６２と磁気抵抗効果素子４０が直接積層される場合には、平坦化処理を下部電極６２に対して実行する。
磁気抵抗効果素子４０は、下部電極６２上に、例えばスパッタリングにて形成される。
磁気抵抗効果素子４０は、例えば、下地層４４、記憶層４５、トンネルバリア層４６、参照層４７、中間層４８及びシフトキャンセル層４９を含む。下地層４４は、下部電極６２上に形成される。記憶層４５は、下地層４４上に形成される。トンネルバリア層４６は、記憶層４５上に形成される。参照層４７は、トンネルバリア層４６上に形成される。中間層４８は、参照層４７上に形成される。シフトキャンセル層４９は、中間層４８上に形成される。
上部電極６４が、シフトキャンセル層４９上に、例えばスパッタリングにて形成される。
ハードマスク６６が、上部電極６４上に、例えばスパッタリングにて形成される。ハードマスク６６は、リソグラフィ技術及びエッチング技術によって、所定のパターンを有する。ハードマスク６６は、形成すべき磁気抵抗効果素子の形状に基づいて、パターニングされている。例えば、円柱形状等に加工される場合もある。ハードマスク６６の材料は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、及び窒化チタン（ＴｉＮ）などの金属およびその窒化物のうち少なくとも一つを含む。
ハードマスク６６をマスクに用いて、セレクタ５０の上方の積層構造（磁気抵抗効果素子４０、下部電極６２、上部電極６４、導電層７０）に対して、ＩＢＥ（Ion Beam Etching）等のエッチングを実行する。
磁気抵抗効果素子４０、下部電極６２、上部電極６４、導電層７０は、例えばＩＢＥによって、ハードマスク６６に対応した形状に、加工される。例えば、イオンビームは、半導体基板の表面に対して傾斜した角度から磁気抵抗効果素子４０に照射される。なお、磁気抵抗効果素子４０に対するエッチングの種類は、ＩＢＥに限定されない。
以上の工程によって、磁気抵抗効果素子４０、下部電極６２、上部電極６４、導電層７０、ハードマスク６６から成る図１９の斜視図に示す積層体Ｌが形成される。
図１９は、セレクタ５０上に積層体Ｌが形成された斜視図である。なお、説明の簡略化のため層間絶縁膜８０の図示は省略している。第３方向Ｄ３から見て円形状の積層体Ｌが第２方向Ｄ２に沿って所定間隔にて複数形成されている。ここでの円形状とは、完全な円に限らず、これとほぼ同一で、本実施形態の効果を奏するような略円形状を含む。
（ステップＳ１７：磁気抵抗効果素子上に第１配線を形成する工程）
この後、ハードマスク６６の上に第１配線１０を形成することを含む所定の製造工程の実行によって、半導体記憶装置１００の製造工程が終了する。このようにして、図３に示す断面構造を有する半導体記憶装置１００を得ることができる。
半導体記憶装置１００は、導電層７０にフィラメントの役割を果たす第１凸部７５があらかじめ形成されているため、第１配線１０と第２配線２０との間にフォーミング電圧を印加する工程を省略することが可能である。
すなわち、トンネルバリア層４６のブレークダウンの発生を抑制できるため、磁気抵抗効果素子４０としての機能を維持できる。
また、第２配線２０の上面の第１凹部２５に電解集中を生じさせるエッジ部２８を有することで、閾値電圧Ｖｔｈのばらつきを抑えることが可能である。
（２） 第１の実施形態の変形例
図２０を参照して、第１の実施形態の変形例に係る半導体記憶装置１００及びその製造方法について説明する。
図２０に示すように、第２配線２０を第２配線２０Ａと第２配線２０Ｂとに分けて、第２配線２０Ａの上面に第１凹部２５を形成した後、第２配線２０Ｂと一体化させて一つの第２配線２０としている。このように、同一の材料組成である二つの配線に対して別々に加工を行った後、二つの配線を一体化させて一つの配線としてもよい。本変形例は、配線の断面積を大きくすることができるため、配線全体の抵抗を小さくすることが可能である。特に、半導体記憶装置１００がより微細構造の場合に有効である。
なお、第２配線２０Ａと第２配線２０Ｂとが異なる材料組成であってもよい。例えば、第２配線２０Ａは、窒化タンタル（ＴａＮ）とチタン（Ｔｉ）を含み、第２配線２０Ｂは、窒化タンタル（ＴａＮ）とタングステン（Ｗ）を含む。
（３） 第２の実施形態
図２１を参照して、第２の実施形態の半導体記憶装置２００及びその製造方法について説明する。
第２の実施形態に係る半導体記憶装置２００は、セレクタ５０Ａが第１配線１０を共有する複数のメモリセル３０との間で共有されている点において第１の実施形態に係る半導体記憶装置１００と異なる。
第２の実施形態に係る半導体記憶装置２００の製造方法は、第２配線２０上及び層間絶縁膜８０上にセレクタ５０Ａを形成した後、セレクタ５０Ａについて隣接するメモリセル３０と分断する加工は行わない。セレクタ５０Ａを形成後の工程は第１の実施形態の製造方法と同様である。
第２の実施形態の半導体記憶装置２００の製造方法では、セレクタ５０Ａが第１配線１０を共有する複数のメモリセル３０との間で共有されているため、セレクタがメモリセル３０毎に層間絶縁膜８０により分断されている場合に比べて製造工程を省略することが可能である。その結果、本実施形態の製造方法により得られる半導体記憶装置２００の製造歩留まりを向上できる。
なお、第２の実施形態において、前述の第１の実施形態の変形例にて説明した構造を適用することが可能である。
（４） その他の変形例等
なお、前述の各実施形態では、セレクタ５０の第１方向Ｄ１の幅が、第２配線２０の第１方向Ｄ１の幅より狭い場合で説明したが、これに限定されない。すなわち、製造工程によりセレクタ５０の第１方向Ｄ１の幅が、第２配線２０の第１方向Ｄ１の幅と同じ場合でも良く、本実施形態と同様な効果を有する。
なお、前述の各実施形態では、磁気抵抗効果素子４０として、下地層４４、中間層４８、シフトキャンセル層４９を構成する場合で説明したが、このような構成に限定されない。これらの層が磁気抵抗効果素子の構成として設けられていなくても良い。すなわち、磁気抵抗効果素子として抵抗状態により異なるデータ/情報を記憶することができる構成であれば良く、本実施形態と同様な効果を有する。
以下、前述した実施形態の内容を付記する。
[付記１]
第１方向に延在する第１配線と、前記第1方向と交差する第２方向に延在し前記第１方向及び前記第２方向と交差する第３方向に前記第1配線と離間して設けられている第２配線との間に設けられ、前記第１配線と前記第２配線との間に設けられる抵抗変化記憶素子の抵抗状態を印可される電圧状態に応じて制御するスイチッング素子において、
前記第1配線側の面に前記第２方向に延在する凹部を有し、前記第２配線側の面に前記第２方向に延在する凸部を有することを特徴とするスイッチング素子。
[付記２]
テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群から選択された少なくとも１つのカルコゲン元素を含む付記１に記載のスイッチング素子。
[付記３]
前記第１方向と前記第３方向で定義される平面に平行な前記凹部の断面は、先端が尖っているＶ字形状である付記１又は付記２に記載のスイッチング素子。
[付記４]
前記凸部は、角張った構造を有する付記１乃至付記３のいずれか一項に記載のスイッチング素子。
[付記５]
前記第１方向と前記第３方向で定義される平面に平行な前記凸部の断面は、先端が尖っているＶ字形状である付記１乃至付記４のいずれか一項に記載のスイッチング素子。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第１配線
２０ 第２配線
２５ 第１凹部
２８ エッジ部
３０ メモリセル
４０ 磁気抵抗効果素子
５０ セレクタ（スイッチング素子）
５２ 第２凸部
５４ 第２凹部
６２ 下部電極
６４ 上部電極
６６ ハードマスク
７０ 導電層
７５ 第１凸部
８０ 層間絶縁膜
１００ 半導体記憶装置

Claims (17)

  1. 第１方向に延在する第１配線と、
    前記第１方向と交差する第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向に前記第１配線と離間して設けられ、前記第１配線側の面に第１凹部が形成されている第２配線と、
    前記第１配線と接続され、抵抗状態に応じて異なる情報を記憶可能な抵抗変化記憶素子と、
    前記抵抗変化記憶素子と前記第２配線との間に設けられ、前記第２配線側の面に第１凸部が形成されている導電層と、
    前記導電層と前記第２配線との間に設けられ、前記導電層側の面に第２凹部と前記第２配線側の面に第２凸部を有し、前記第１凸部を有する面が前記第２凹部を有する面に接触するとともに、前記第２凸部を有する面が前記第１凹部を有する面に接触し、前記第１配線と前記第２配線との間の電圧差に応じて、前記導電層と前記第２配線との間の導通状態を変えるスイッチング素子と、
    を備えることを特徴とする半導体記憶装置。
  2. 前記スイッチング素子は前記第１配線と前記第２配線との間の電圧差が所定の値を超える場合に、前記導電層と前記第２配線との間を電気的に接続する請求項１に記載の半導体記憶装置。
  3. 前記スイッチング素子は前記第１配線と前記第２配線との間の電圧差が所定の値を超える場合に、前記導電層と前記第２配線との間を導通状態もしくは非導通状態に変化させる請求項１に記載の半導体記憶装置。
  4. 前記スイッチング素子は前記第１配線を共有する複数のメモリセルで共有されている請求項１乃至請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記第２配線の前記第１配線側の面とは反対側の面に前記第２配線と直接接続する第３配線を備える請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
  6. 前記第２配線とは異なる材料組成である前記第３配線を有する請求項５に記載の半導体記憶装置。
  7. 前記導電層が前記第２方向に所定間隔にて前記スイッチング素子上に複数設けられている請求項１乃至請求項６のいずれか一項に記載の半導体記憶装置。
  8. 前記導電層は前記第３方向から見て円形状である請求項１乃至請求項７のいずれか一項に記載の半導体記憶装置。
  9. 前記スイッチング素子は、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群から選択された少なくとも１つのカルコゲン元素を含む請求項１乃至請求項８のいずれか一項に記載の半導体記憶装置。
  10. 前記導電層は、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、及び窒化チタン（ＴｉＮ）などの金属およびその窒化物のうち少なくとも一つを含む請求項１乃至請求項９のいずれか一項に記載の半導体記憶装置。
  11. 前記第１方向と前記第３方向で定義される平面に平行な前記第２凹部の断面は、先端が尖っているＶ字形状である請求項１乃至請求項１０のいずれか一項に記載の半導体記憶装置。
  12. 前記第２凹部は前記第２方向に延在する請求項１乃至請求項１１のいずれか一項に記載の半導体記憶装置。
  13. 前記第２凸部は、角張った構造であるエッジ部を有する請求項１乃至請求項１２のいずれか一項に記載の半導体記憶装置。
  14. 前記第１方向と前記第３方向で定義される平面に平行な前記第２凸部の断面は、先端が尖っているＶ字形状である請求項１乃至請求項１３のいずれか一項に記載の半導体記憶装置。
  15. 前記第２凸部は前記第２方向に延在する請求項１乃至請求項１４のいずれか一項に記載の半導体記憶装置。
  16. 第１方向に延在する第１配線の第１面に前記第１方向に延在する第１凹部を形成する工程と、
    前記第１面に絶縁膜を形成する工程と、
    前記絶縁膜を加工し、前記第１面、前記第１凹部、及び前記絶縁膜に囲まれた溝を形成する工程と、
    印可される電圧状態に応じて導通状態を変える材料を前記溝に堆積することで形成される前記第１方向に延在する第１凸部と、前記第１凸部を有する面とは反対側の面が前記第１凹部の形状に応じて窪むことで形成される前記第１方向に延在する第２凹部を有するスイッチング素子を形成する工程と、
    前記第２凹部に導電性材料を堆積することで形成される前記第１方向に延在する第２凸部を有する導電層を形成する工程と、
    前記導電層上に抵抗状態に応じて異なる情報を記憶可能な抵抗変化記憶素子を形成する工程と、
    前記抵抗変化素子上に前記第１方向と交差する第２方向に延在する第２配線を形成する工程と、を備える
    半導体記憶装置の製造方法。
  17. 前記第１配線の前記スイッチング素子側の面とは反対側の面に前記第１配線と直接接続する第３配線を形成する工程をさらに備える請求項１６に記載の半導体記憶装置の製造方法。
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