JP2021111231A - Information processing device and information presentation method - Google Patents
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Abstract
Description
本開示は、情報処理装置及び情報提示方法に関する。 The present disclosure relates to an information processing device and an information presentation method.
情報機器に組み込まれるファームウェアが改竄されるリスクへの対策として、機器の起動時にファームウェアの正当性を検証する手法が知られている。ファームウェアの正当性を検証することは、改竄のみならずファームウェアの劣化から機器を保護する観点でも有益である。 As a countermeasure against the risk of falsification of the firmware incorporated in an information device, a method of verifying the validity of the firmware at the time of booting the device is known. Verifying the correctness of the firmware is useful not only from the viewpoint of tampering but also from the viewpoint of protecting the device from deterioration of the firmware.
特許文献１は、プログラムを主として実行するプロセッサとは別の補助的なプロセッサが主たるプロセッサにより実行されるプログラムの正当性を検証することで、機器による不正な動作のリスクを低減する手法を開示している。主たるプロセッサは、補助的なプロセッサによりプログラムが正当であると判定されるまで起動されない。
補助的なプロセッサによるプログラムの検証には、ある程度の時間を要する。検証中又は検証失敗時にシステムによりユーザへ何も情報が提供されなければ、ユーザは、システムが起動しない原因を把握することができない。原因が分からずに待たされたユーザは、例えばシステムを再起動するために電源をオフにしてしまうかもしれない。すると、プログラムの検証はやり直しとなり、システムの正常な起動までに一層長い時間が掛かってしまう。しかし、補助的なプロセッサに主たるプロセッサと同等の情報提示機能を実装することは、複雑さ及びコストの観点から望ましくない。 It takes some time to verify the program by the auxiliary processor. If the system does not provide any information to the user during verification or at the time of verification failure, the user cannot understand the cause of the system not booting. A user who waits without knowing the cause may turn off the power, for example, to restart the system. Then, the verification of the program will be redone, and it will take a longer time for the system to start normally. However, it is not desirable to implement the information presentation function equivalent to that of the main processor in the auxiliary processor from the viewpoint of complexity and cost.
そこで、本開示は、プログラムの検証に関する情報を適切にユーザへ提供できる仕組みを実現することを目的とする。 Therefore, it is an object of the present disclosure to realize a mechanism capable of appropriately providing information on program verification to users.
ある観点によれば、プログラムを実行する実行手段と、前記実行手段による実行のための第１のプログラムを記憶する第１の記憶手段と、前記第１のプログラムの正当性を検証して、前記第１のプログラムが正当であると判定された場合に前記実行手段による前記第１のプログラムの実行を可能にする検証手段と、ユーザへ情報を提示する情報提示手段と、前記情報提示手段に前記第１のプログラムの検証に関する情報をユーザへ提示させる制御手段と、前記情報提示手段への信号経路の接続元を、前記実行手段及び前記制御手段の間で切替可能な切替手段と、を備え、前記検証手段は、前記実行手段による前記第１のプログラムの実行が可能ではない時に、前記制御手段を前記情報提示手段への信号経路へ接続するように前記切替手段を制御する、情報処理装置が提供される。 According to a certain viewpoint, the execution means for executing the program, the first storage means for storing the first program for execution by the execution means, and the validity of the first program are verified, and the above-mentioned The verification means that enables the execution means to execute the first program when the first program is determined to be valid, the information presenting means that presents information to the user, and the information presenting means include the above. A control means for presenting information regarding verification of the first program to the user and a switching means for switching the connection source of the signal path to the information presenting means between the execution means and the control means are provided. The verification means is an information processing apparatus that controls the switching means so as to connect the control means to the signal path to the information presenting means when the execution means cannot execute the first program. Provided.
また別の観点によれば、プログラムを実行する実行手段と、前記実行手段による実行のための第１のプログラムを記憶する第１の記憶手段と、前記第１のプログラムの正当性を検証して、前記第１のプログラムが正当であると判定された場合に前記実行手段による前記第１のプログラムの実行を可能にする検証手段と、ユーザへ情報を提示する情報提示手段と、前記実行手段による実行のための第２のプログラムを記憶する第２の記憶手段と、を備え、前記検証手段は、前記実行手段による前記第１のプログラムの実行が可能ではない時に、前記実行手段による前記第２のプログラムの実行を可能にし、前記実行手段は、前記第２のプログラムを実行することにより、前記情報提示手段に前記第１のプログラムの検証に関する情報をユーザへ提示させる、情報処理装置が提供される。 From another point of view, the validity of the execution means for executing the program, the first storage means for storing the first program for execution by the execution means, and the first program is verified. The verification means that enables the execution of the first program by the execution means when the first program is determined to be valid, the information presentation means that presents information to the user, and the execution means. The verification means includes a second storage means for storing a second program for execution, and the verification means is the second by the execution means when the execution of the first program by the execution means is not possible. The execution means provides an information processing apparatus that enables the execution of the program of the above, and causes the information presenting means to present information regarding the verification of the first program to the user by executing the second program. NS.
本開示によれば、プログラムの検証に関する情報を適切にユーザへ提供することが可能となる。 According to the present disclosure, it is possible to appropriately provide the user with information regarding the verification of the program.
以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。 Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. The following embodiments do not limit the invention according to the claims. Although a plurality of features are described in the embodiment, not all of the plurality of features are essential to the invention, and the plurality of features may be arbitrarily combined. Further, in the attached drawings, the same or similar configurations are designated by the same reference numbers, and duplicate explanations are omitted.
＜＜１．概要＞＞
本明細書では、本開示に係る技術がＭＦＰ（Multi-Function Peripheral）に適用される例を主に説明する。しかしながら、本開示に係る技術は、ＭＦＰに限定されず、例えばプリンタ、スキャナ、ファクシミリ、ＰＣ（Personal Computer）、タブレットデバイス及びスマートフォンといった、いかなる種類の情報処理装置に適用されてもよい。特に説明の無い限り、以下に説明する装置、デバイス、モジュール及びチップといった構成要素の各々は、単一のエンティティで構成されてもよく、又は物理的に異なる複数のエンティティから構成されてもよい。
<< 1. Overview >>
In the present specification, an example in which the technique according to the present disclosure is applied to an MFP (Multi-Function Peripheral) will be mainly described. However, the technique according to the present disclosure is not limited to the MFP, and may be applied to any kind of information processing device such as a printer, a scanner, a facsimile, a PC (Personal Computer), a tablet device, and a smartphone. Unless otherwise specified, each of the components such as devices, devices, modules and chips described below may be composed of a single entity or may be composed of a plurality of physically different entities.
＜１−１．比較例＞
図１は、比較例に係るＭＦＰ１の構成の一例を示すブロック図である。図１を参照すると、ＭＦＰ１は、メインＣＰＵ１１、ＤＲＡＭ１２、操作Ｉ／Ｆ１３、ネットワークＩ／Ｆ１４、プリンタ１５、スキャナ１６、ＦＡＸ１７、ＨＤＤ１８、画像処理部１９及び電源制御部２２を備える。ＭＦＰ１のこれら構成要素は、信号バス２０を介して相互に接続される。操作Ｉ／Ｆ１３は、操作部２１へ接続される。
<1-1. Comparative example>
FIG. 1 is a block diagram showing an example of the configuration of the
メインＣＰＵ（Central Processing Unit)１１は、ＭＦＰ１の機能の全般を制御するプロセッサである。ＤＲＡＭ（Dynamic Random Access Memory）１２は、メインＣＰＵ１１のための主記憶デバイスであり、メインＣＰＵ１１により実行されるプログラム及び関連するデータを一時的に記憶する。操作インタフェース（Ｉ／Ｆ）１３は、操作部２１を信号バス２０へ接続するためのインタフェースである。操作部２１は、ユーザによるＭＦＰ１の操作のためのユーザインタフェースを提供するユニットである。操作部２１は、例えば、ボタンの押下又はタッチパネルへのタッチといったユーザ操作を受け付けると、対応する操作信号を操作Ｉ／Ｆ１３を介してメインＣＰＵ１１へ出力する。また、操作部２１は、例えば、操作のための情報をディスプレイ（図示せず）の画面上に表示させる。ネットワークＩ／Ｆ１４は、ＭＦＰ１による外部の装置との間の通信のためのインタフェースである。ネットワークＩ／Ｆ１４は、例えばＬＡＮ（Local Area Network）インタフェースであってもよい。プリンタ１５は、画像データにより表現される画像をシートへ印刷するユニットである。スキャナ１６は、原稿の画像を光学的に読み取り、光信号を電気信号へ変換して、スキャン画像データを生成するユニットである。ファクシミリ（ＦＡＸ）１７は、公衆回線へ接続され、外部のファクシミリ装置との間でファクシミリ通信を行うユニットである。ＨＤＤ（Hard Disk Drive）１８は、いわゆる二次記憶デバイスである。ＨＤＤ１８は、ＭＦＰ１の様々な機能により利用されるデータと、メインＣＰＵ１１により実行されるプログラムのうち正当性の検証を要しないプログラムとを記憶する。ＨＤＤ１８は、プリントジョブ及びスキャンジョブをスプールするためのスプール領域、並びにスキャン画像データを再利用に向けて保存するための保存領域として利用されてもよい。画像処理部１９は、ネットワークＩ／Ｆ１４を介して受信されるプリントジョブの画像データを、プリンタ１５による印刷に適した画像データへ変換する処理モジュールである。画像処理部１９は、さらに、スキャナ１６により読み取られたスキャン画像データについて、ノイズ除去、色空間の変換、回転及びデータ圧縮といった画像処理を実行し得る。さらに、画像処理部１９は、ＨＤＤ１８に記憶される画像データについて任意の種類の画像処理を実行してよい。電源制御部２２は、ＭＦＰ１を構成するモジュールへの電力の供給を制御するユニットである。図中では、外部の商用ＡＣ電源からの電力の供給及びＭＦＰ１内の各モジュールへの電力の供給が太い破線の矢印で簡略的に示されている。
The main CPU (Central Processing Unit) 11 is a processor that controls all the functions of the
図１を参照すると、ＭＦＰ１は、さらに、フラッシュＲＯＭ３０、サブＣＰＵ３１及びリセット回路３２を含む。メインＣＰＵ１１、フラッシュＲＯＭ３０及びサブＣＰＵ３１は、ＳＰＩ（Serial Peripheral Interface）バス２５を介して相互に接続される。
Referring to FIG. 1, the
フラッシュＲＯＭ３０は、メインＣＰＵ１１による実行のためのプログラムを記憶する記憶手段である。フラッシュＲＯＭ３０は、例えば、メインＣＰＵ１１の起動時に実行されるブートコードを記述したブートプログラムを記憶する。フラッシュＲＯＭ３０に記憶されるプログラムは、サブＣＰＵ３１による正当性の検証の対象とされる。
The
サブＣＰＵ３１は、フラッシュＲＯＭ３０に記憶されているプログラムの正当性をメインＣＰＵ１１による実行の前に検証する、補助的なプロセッサである。プログラムが正当な開発者の意図に反して変化している場合には、検証の結果として、プログラムは正当ではないと判定され得る。一方で、そうした変化が無い場合には、プログラムは正当であると判定され得る。例えば、ＭＦＰ１に不正にアクセスした第三者がプログラムを改竄した場合に、プログラムは正当性を失う。また、装置の経年劣化に起因してプログラムデータのビットが書き換わった場合にも、プログラムは正当性を失う。サブＣＰＵ３１は、フラッシュＲＯＭ３０に記憶されているプログラムが検証の結果として正当であると判定された場合に、メインＣＰＵ１１による当該プログラムの実行を可能にする。サブＣＰＵ３１は、検証の対象のプログラムが正当ではないと判定された場合に、追加的なＲＯＭ（図示せず）に予め記憶される復旧用バージョンを用いて、正当性を否定されたプログラムを復旧してもよい。
The
リセット回路３２は、リセット信号線４１を介してサブＣＰＵ３１へ接続され、サブＣＰＵ３１へリセット制御信号を出力する。一方、サブＣＰＵ３１は、リセット信号線４２を介してメインＣＰＵ１１へ接続され、メインＣＰＵ１１へリセット制御信号を出力する。これらリセット制御信号は、例えば、“Low”又は“High”という２通りの信号レベルを有する信号である（例えば、“Low”はゼロに相当する電気信号レベル、“High”は１に相当する電気信号レベルであり得る）。リセット制御信号の“Low”レベルは信号の出力先のＣＰＵがリセット状態（無効化状態）に維持されるべきことを、“High”レベルは当該ＣＰＵが通常の動作を行うべきことを意味する。
The
リセット回路３２は、例えば、ＭＦＰ１の電源が投入されると、サブＣＰＵ３１へ出力されるリセット制御信号の信号レベルを“Low”から“High”へ切替える。この切替えは、リセット解除の指示を意味し、それによりサブＣＰＵ３１の動作が可能とされる。サブＣＰＵ３１は、リセット解除の指示に応じて動作を開始し、フラッシュＲＯＭ３０からプログラムを読出して、読出したプログラムの正当性を検証する。この間、サブＣＰＵ３１からメインＣＰＵ１１へ出力されるリセット制御信号の信号レベルは、“Low”に維持される。サブＣＰＵ３１は、プログラムの検証に成功すると、メインＣＰＵ１１へのリセット制御信号の信号レベルを“Low”から“High”へ切替える。この切替えは、リセット解除の指示を意味し、それによりメインＣＰＵ１１の動作が可能とされる。メインＣＰＵ１１は、リセット解除の指示に応じて動作を開始し、プログラムを実行する。
For example, when the power of the
＜１−２．課題の説明＞
上述したように、メインＣＰＵ１１がＭＦＰ１の基本的なプログラムを実行する前にプログラムの正当性をサブＣＰＵ３１が検証することで、プログラムの改竄及び劣化といったリスクからＭＦＰ１が保護される。サブＣＰＵ３１が検証失敗時にプログラムを復旧する機能を有する場合には、ＭＦＰ１のダウンタイムが短縮され、可用性が向上する。しかしながら、図１からも理解されるように、サブＣＰＵ３１は、操作部２１及びネットワークＩ／Ｆ１４といった情報提示手段から分離されている。これは、サブＣＰＵ３１がメインＣＰＵ１１により実行されるべきプログラムを検証し又は復旧している期間中、サブＣＰＵ３１によりユーザへ情報を提示できないことを意味する。こうした期間中にユーザへ何も情報が提供されなければ、ユーザは、システムが起動しない原因を把握することができない。原因が分からずに待たされたユーザは、例えばシステムを再起動するために電源をオフにしてしまうかもしれない。すると、プログラムの検証はやり直しとなり、システムの正常な起動までに一層長い時間が掛かってしまう。しかし、サブＣＰＵ３１にメインＣＰＵ１１と同等の情報提示機能を実装することは、複雑さ及びコストの観点から望ましくない。
<1-2. Explanation of issues>
As described above, the
＜１−３．基本的な原理＞
上で説明した不都合を解消するために、次節で説明する第１の実施形態では、操作部２１にプログラムの検証に関する情報をユーザへ提示させるコントローラを、ＭＦＰに追加的に設けることとする。このコントローラは、メインＣＰＵによるプログラム（例えば、ブートプログラム）の実行が可能ではない時に、プログラムの検証に関する情報をユーザへ提示するように、操作部２１を制御する。後に説明する第２の実施形態では、検証に関する情報のユーザへの提示のための第２のプログラムを予め記憶するメモリを、ＭＦＰに追加的に設けることとする。この第２のプログラムは、メインＣＰＵによる第１のプログラム（例えば、ブートプログラム）の実行が可能ではない時に、メインＣＰＵにより実行される。メインＣＰＵは、第２のプログラムの実行に基づいて、第１のプログラムの検証に関する情報をユーザへ提示するように操作部２１を制御する。いずれのケースでも、プログラムの検証に関する情報をユーザへ適時に提示して、ＭＦＰの起動を待受けるユーザに状況を適切に把握させることが可能となる。次節より、これら実施形態の詳細を順に説明する。
<1-3. Basic principle>
In order to eliminate the inconvenience described above, in the first embodiment described in the next section, the MFP is additionally provided with a controller for causing the
＜＜２．第１の実施形態＞＞
＜２−１．装置の全体的な構成例＞
図２は、第１の実施形態に係るＭＦＰ１００の構成の一例を示すブロック図である。図２を参照すると、ＭＦＰ１００は、メインＣＰＵ１１１、ＤＲＡＭ１２、操作Ｉ／Ｆ１３、ネットワークＩ／Ｆ１４、プリンタ１５、スキャナ１６、ＦＡＸ１７、ＨＤＤ１８、画像処理部１９及び電源制御部２２を備える。ＭＦＰ１のこれら構成要素は、信号バス２０を介して相互に接続される。
<< 2. First Embodiment >>
<2-1. Overall configuration example of the device>
FIG. 2 is a block diagram showing an example of the configuration of the
ＭＦＰ１００は、さらに、フラッシュＲＯＭ１３０、サブＣＰＵ１３１、リセット回路３２、情報生成部１３３及びバススイッチ１３４を含む。メインＣＰＵ１１１、フラッシュＲＯＭ１３０及びサブＣＰＵ１３１は、ＳＰＩバス２５を介して相互に接続される。操作Ｉ／Ｆ１３は、バススイッチ１３４を介して操作部１２１へ接続される。情報生成部１３３もまた、バススイッチ１３４を介して操作部１２１へ接続される。サブＣＰＵ１３１は、制御信号線１４３を介して情報生成部１３３へ、制御信号線１４４を介してバススイッチ１３４へ接続される。
The
メインＣＰＵ１１１は、ＭＦＰ１００の機能の全般を制御するプロセッサである。メインＣＰＵ１１１は、サブＣＰＵ１３１からのリセット解除の指示に応じて動作を開始し、フラッシュＲＯＭ１３０に記憶されている第１のプログラム（例えば、ブートプログラム）を読出して実行する。第１のプログラムの実行によってＭＦＰ１００の基本的なシステムが起動すると、メインＣＰＵ１１１は、さらにＨＤＤ１８に記憶されている様々なプログラム（例えば、ＯＳ、デバイスドライバ及びアプリケーションプログラム）を実行する。その結果、ＭＦＰ１００の諸機能がセットアップされる。
The
操作部１２１は、上述した操作部２１と同様の、ＭＦＰ１００の操作のためのユーザインタフェースを提供するユニットである。操作部１２１は、例えば、ボタンの押下又はタッチパネルへのタッチといったユーザ操作を受け付けると、対応する操作信号をバススイッチ１３４へ出力する。また、操作部１２１は、バススイッチ１３４を介して入力される情報をディスプレイ（図示せず）の画面上に表示させる。即ち、操作部１２１は、ユーザへ情報を提示する情報提示手段としての役割を有する。なお、ユーザへの情報の提示は、情報の表示の代わりに（又はそれに加えて）、音声の出力又はメッセージの送信といった他の形式で行われてもよい。
The
フラッシュＲＯＭ１３０は、メインＣＰＵ１１１による実行のためのプログラム（例えば、第１のプログラム）と、ＭＦＰ１００の基本的な設定のための既定の設定値とを記憶する記憶手段である。フラッシュＲＯＭ１３０は、例えば、メインＣＰＵ１１１の起動時に実行されるブートコードを記述したブートプログラムを記憶する。フラッシュＲＯＭ１３０は、ＭＦＰ１００のＢＩＯＳ（Basic Input Output System）プログラムをさらに記憶してもよい。フラッシュＲＯＭ１３０に記憶されるプログラムは、サブＣＰＵ１３１による正当性の検証の対象とされる。
The
サブＣＰＵ１３１は、フラッシュＲＯＭ１３０に記憶されているプログラムの正当性をメインＣＰＵ１１１による実行の前に検証する、補助的なプロセッサである。サブＣＰＵ１３１は、例えば、第１のプログラムの正当性を検証して、第１のプログラムが正当であると判定された場合に、メインＣＰＵ１１１による第１のプログラムの実行を可能にする。サブＣＰＵ１３１による正当性検証の手法について、後にさらに説明する。サブＣＰＵ１３１は、第１のプログラムが正当ではないと判定された場合に、第１のプログラムの復旧用バージョンを用いて、正当性を否定された第１のプログラムを復旧してもよい。第１のプログラムの復旧用バージョンは、例えば、フラッシュＲＯＭ１３０又はその他の記憶媒体（図示せず）に予め記憶され得る。
The
情報生成部１３３は、第１のプログラムの検証に関する情報（以下、検証関連情報という）を生成し、操作部１２１を制御して、生成した検証関連情報をユーザへ提示させる補助的な制御手段（例えば、ディスプレイコントローラ）である。本実施形態において、情報生成部１３３は、バススイッチ１３４を介して検証関連情報及び制御信号を操作部１２１へ出力する。情報生成部１３３から操作部１２１への検証関連情報の出力は、メインＣＰＵ１１１による第１のプログラムの実行が可能ではない時に行われる。一例として、検証関連情報の出力は、第１のプログラムの検証の開始に応じて行われてもよい。この場合、検証関連情報は、第１のプログラムの正当性の検証が開始されたこと又は検証が実行中であることを報知する内容を含み得る。他の例として、検証関連情報の出力は、第１のプログラムの検証の失敗に応じて行われてもよい。この場合、検証関連情報は、第１のプログラムが正当ではないと判定されたことを報知する内容を含んでもよい。
The
バススイッチ１３４は、操作部１２１への信号経路の接続元を、メインＣＰＵ１１１及び情報生成部１３３の間で切替可能な切替手段である。なお、図２からも理解されるように、バススイッチ１３４は、操作Ｉ／Ｆ１３及び信号バス２０を介してメインＣＰＵ１１１と接続される。本実施形態において、バススイッチ１３４による信号経路の切替えは、サブＣＰＵ１３１により制御される。典型的には、サブＣＰＵ１３１は、第１のプログラムが正当であると判定される前に、情報生成部１３３を操作部１２１への信号経路へ接続するようにバススイッチ１３４を制御する。それにより、操作部１２１の画面上への検証関連情報の出力が可能となる。また、サブＣＰＵ１３１は、第１のプログラムが正当であると判定された場合に、メインＣＰＵ１１１を操作部１２１への信号経路へ接続するようにバススイッチ１３４を制御する。それにより、操作部１２１の画面上への通常の情報出力が可能となる。バススイッチ１３４による信号経路の切替制御について、後にさらに説明する。
The
＜２−２．メインＣＰＵの構成例＞
図３は、本実施形態に係るメインＣＰＵ１１１の詳細な構成の一例を示すブロック図である。メインＣＰＵ１１１は、ＣＰＵコア３０１、ＳＰＩ Ｉ／Ｆ３０２、バスＩ／Ｆ３０３、リセット端子３０４、ＳＲＡＭ３０５及び信号バス３０９を含む。
<2-2. Main CPU configuration example>
FIG. 3 is a block diagram showing an example of a detailed configuration of the
ＣＰＵコア３０１は、メインＣＰＵ１１１の機能を遂行するための演算を実行するプロセッサコアである。ＳＰＩ Ｉ／Ｆ３０２は、ＳＰＩバス２５を介するメインＣＰＵ１１１と他のＳＰＩデバイスとの間の通信のためのインタフェース（ＳＰＩマスタともいう）である。バスＩ／Ｆ３０３は、信号バス２０を介するメインＣＰＵ１１１と他のモジュールとの間の通信のためのインタフェースである。リセット端子３０４は、サブＣＰＵ１３１からリセット信号線４２を介して入力されるリセット制御信号を受け付ける端子である。ＳＲＡＭ３０５は、メインＣＰＵ１１１のいわゆるキャッシュメモリであり、ＣＰＵコア３０１により演算用のワークメモリとして使用され得る。信号バス３０９は、ＣＰＵコア３０１、ＳＰＩ Ｉ／Ｆ３０２、バスＩ／Ｆ３０３及びＳＲＡＭ３０５を相互に接続する。
The
本実施形態において、ＭＦＰ１００の電源が投入された直後に、リセット端子３０４が受け付けるリセット制御信号のレベルは“Low”であり、メインＣＰＵ１１１はリセット状態（無効化状態）に維持される。その間、サブＣＰＵ１３１によりプログラムの正当性の検証が行われる。サブＣＰＵ１３１により第１のプログラムが正当であると判定された場合、リセット制御信号のレベルが“High”へ切替わり、ＣＰＵコア３０１は動作を開始する。その動作の冒頭において、ＣＰＵコア３０１は、フラッシュＲＯＭ１３０の所定のアドレスに記憶されている第１のプログラムをＳＰＩバス２５を介して読出し、読出した第１のプログラムを実行する。上述したように、第１のプログラムは、少なくともブートコードを記述したブートプログラムを含み得る。例えば、メインＣＰＵ１１１は、ブートプログラムを実行してメインＣＰＵ１１１の入出力機能を初期化した後、さらにＯＳ、各モジュールのドライバ及びその他のアプリケーションといったプログラムを実行してＭＦＰ１００の通常の動作を開始する。本実施形態において、第１のプログラムの正当性が成功裏に検証されるまで、リセット端子３０４へ入力されるリセット制御信号のレベルは“Low”のまま維持される。その間、メインＣＰＵ１１１の代わりに上述した情報生成部１３３が、ユーザへの情報の提示を制御する。
In the present embodiment, the level of the reset control signal received by the
＜２−３．サブＣＰＵの構成例＞
図４は、本実施形態に係るサブＣＰＵ１３１の詳細な構成の一例を示すブロック図である。サブＣＰＵ１３１は、ＣＰＵコア４０１、ＳＰＩ Ｉ／Ｆ４０２、ＧＰＩＯ４０３ａ、４０３ｂ及び４０３ｃ、ＯＴＰ４０５、ＳＲＡＭ４０６、リセット端子４０７、暗号処理部４０８、信号バス４０９、ブートＲＯＭ４１０及び暗号ＲＡＭ４１１を含む。
<2-3. Sub CPU configuration example>
FIG. 4 is a block diagram showing an example of a detailed configuration of the
ＣＰＵコア４０１は、サブＣＰＵ１３１の機能を遂行するための演算を実行するプロセッサコアである。ＳＰＩ Ｉ／Ｆ４０２は、ＳＰＩバス２５を介するサブＣＰＵ１３１と他のＳＰＩデバイスとの間の通信のためのインタフェース（ＳＰＩマスタともいう）である。汎用入出力端子（ＧＰＩＯ）４０３ａは、リセット信号線４２を介してメインＣＰＵ１１１へ接続される端子であり、メインＣＰＵ１１１へのリセット制御信号の出力のために使用される。ＧＰＩＯ４０３ｂは、制御信号線１４３を介して情報生成部１３３へ接続される端子であり、ユーザへ提示すべき情報の生成及び出力を情報生成部１３３へ指示するために使用される。ＧＰＩＯ４０３ｃは、制御信号線１４４を介してバススイッチ１３４へ接続される端子であり、操作部１２１への信号経路の接続元の切替えをバススイッチ１３４に指示するために使用される。ＯＴＰ（One Time Programmable）４０５は、製造時に一度だけ書込みが可能であって、書換えが不能なメモリ領域である。本実施形態では、サブＣＰＵ１３１のファームウェアのハッシュ値を公開鍵暗号方式の秘密鍵で暗号化した暗号化済みハッシュ値（即ち、署名）及び後述するＴａｇのアドレスが、予めＯＴＰ４０５に書込まれ得る。ＳＲＡＭ４０６は、サブＣＰＵ１３１のいわゆるキャッシュメモリであり、ＣＰＵコア４０１により演算用のワークメモリとして使用され得る。リセット端子４０７は、リセット回路３２からリセット信号線４１を介して入力されるリセット制御信号を受け付ける端子である。暗号処理部４０８は、サブＣＰＵ１３１による署名検証を支援する、暗号関連処理に専用のプロセッサである。例えば、暗号処理部４０８は、サブＣＰＵ１３１のファームウェア及びメインＣＰＵ１１１のプログラムの署名を復号することにより、それぞれの正当なハッシュ値を復元する。暗号処理部４０８は、プログラムデータからハッシュ値を導出するためのハッシュ計算を行ってもよい。信号バス４０９は、ＣＰＵコア４０１、ＳＰＩ Ｉ／Ｆ４０２、ＧＰＩＯ４０３ａ、４０３ｂ、４０３ｃ、ＯＴＰ４０５、ＳＲＡＭ４０６、暗号処理部４０８、ブートＲＯＭ４１０及び暗号ＲＡＭ４１１を相互に接続する。ブートＲＯＭ４１０は、サブＣＰＵ１３１のブートコードを記述したブートプログラムを予め記憶する記憶デバイスである。暗号ＲＡＭ４１１は、暗号処理部４０８により処理される高い機密性の求められるデータを一時的に記憶する、暗号関連処理に専用のメモリである。
The
本実施形態において、ＭＦＰ１００の電源が投入されると、リセット端子４０７が受付けるリセット制御信号のレベルは“Low”から“High”へ切替わり、ＣＰＵコア４０１は動作を開始する。その動作の冒頭において、ＣＰＵコア４０１は、ブートＲＯＭ４１０から自身のブートプログラムをＳＲＡＭ４０６へ読出し、読出したブートプログラムを実行する。そして、ＣＰＵコア４０１は、ブートプログラムに従って、上述したようにメインＣＰＵ１１１により実行されるべきプログラムの正当性の検証を開始する。
In the present embodiment, when the power of the
＜２−４．メモリマップ＞
図５は、本実施形態に係るフラッシュＲＯＭ１３０のメモリマップの一例を示す説明図である。例えば、フラッシュＲＯＭ１３０は、メインＣＰＵ ＦＷ（例えば、ブートプログラム）５０１、署名５０２、Ｔａｇ５０３、サブＣＰＵ ＦＷ５０４、署名５０５、及びＲＯＭ−ＩＤ５０６を予め記憶する。メインＣＰＵファームウェア（ＦＷ）５０１は、例えば、メインＣＰＵ１１１のブートプログラムである。メインＣＰＵ ＦＷ５０１は、典型的には、フラッシュＲＯＭ１３０の先頭の記憶領域に記憶される。署名５０２は、メインＣＰＵ ＦＷ５０１の正当性検証用の署名（例えば、ＲＳＡ署名）である。署名５０２は、（正当な）メインＣＰＵ ＦＷ５０１のハッシュ値を暗号化することにより予め導出され、フラッシュＲＯＭ１３０に記憶され得る。Ｔａｇ５０３は、サブＣＰＵ ＦＷ５０４が記憶されている記憶領域の先頭のアドレスを示すデータである。Ｔａｇ５０３のアドレスは、上述したようにＯＴＰ４０５に記憶される。サブＣＰＵ ＦＷ５０４は、ＣＰＵコア４０１により実行されるプログラムコードを含むファームウェアである。署名５０５は、サブＣＰＵ ＦＷ５０４の正当性検証用の署名（例えば、ＥＣＤＳＡ署名）である。署名５０５は、（正当な）サブＣＰＵ ＦＷ５０４の全体又は先頭の特定部分に基づいて予め導出され、フラッシュＲＯＭ１３０に記憶され得る。ＲＯＭ−ＩＤ５０６は、メインＣＰＵ ＦＷ５０１が記憶されている記憶領域の先頭のアドレス、その記憶領域のサイズ及び署名５０２のアドレスを含むデータである。なお、ここでは一例として、署名５０２がＲＳＡ署名、署名５０５がＥＣＤＳＡ署名である例を説明したが、各署名は、ＲＳＡ署名、ＤＳＡ署名又はＥＣＤＳＡ署名といった、いかなる種類のデジタル署名方式に基づいていてもよい。
<2-4. Memory map>
FIG. 5 is an explanatory diagram showing an example of a memory map of the
＜２−５．バススイッチの構成例＞
図６は、本実施形態に係るバススイッチ１３４の構成の一例を示すブロック図である。図６の例では、バススイッチ１３４は、画像入力端子ＩＭＡＧＥ＿Ａ、通信端子ＣＯＭ＿Ａ、制御入力端子ＳＥＬＥＣＴ＿ＩＮ、画像入力端子ＩＭＡＧＥ＿Ｂ、通信端子ＣＯＭ＿Ｂ、画像出力端子ＩＭＡＧＥ＿Ｙ及び通信端子ＣＯＭ＿Ｙを有する。画像入力端子ＩＭＡＧＥ＿Ａは、画像信号線１５１を介して操作Ｉ／Ｆ１３の画像出力端子ＩＭＡＧＥ＿ＯＵＴへ接続される。通信端子ＣＯＭ＿Ａは、通信線１５２を介して操作Ｉ／Ｆ１３の通信端子ＣＯＭへ接続される。制御入力端子ＳＥＬＥＣＴ＿ＩＮは、制御信号線１４４を介してサブＣＰＵ１３１のＧＰＩＯ４０３ｃへ接続される。画像入力端子ＩＭＡＧＥ＿Ｂは、画像信号線１５３を介して情報生成部１３３の画像出力端子ＩＭＡＧＥ＿ＯＵＴへ接続される。通信端子ＣＯＭ＿Ｂは、通信線１５４を介して情報生成部１３３の通信端子ＣＯＭへ接続される。画像出力端子ＩＭＡＧＥ＿Ｙは、画像信号線１５５を介して操作部１２１の画像入力端子ＩＭＡＧＥ＿ＩＮへ接続される。通信端子ＣＯＭ＿Ｙは、通信線１５６を介して操作部１２１の通信端子ＣＯＭへ接続される。ここでは、検証関連情報は、画像形式で表現された情報であるものとする。画像信号線１５１、１５３及び１５５は、画像形式の情報信号を伝送する信号線である。通信線１５２、１５４及び１５６は、操作部１２１への制御信号（例えば、画面表示のオン／オフの制御）及び操作部１２１からの操作信号を伝送する信号線である。サブＣＰＵ１３１のＧＰＩＯ４０３ｂは、制御信号線１４３を介して情報生成部１３３の制御入力端子ＣＴＲＬ＿ＩＮへ接続される。
<2-5. Bus switch configuration example>
FIG. 6 is a block diagram showing an example of the configuration of the
例えば、サブＣＰＵ１３１は、リセット回路３２からのリセット解除の指示に応じて動作を開始し、操作部１２１への信号経路へ情報生成部１３３を接続させるための制御信号を制御信号線１４４を介してバススイッチ１３４へ出力する。操作部１２１への信号経路とは、図６に示した画像信号線１５５及び通信線１５６であり得る。バススイッチ１３４は、制御入力端子ＳＥＬＥＣＴ＿ＩＮを介して入力される上記制御信号に従って、画像入力端子ＩＭＡＧＥ＿Ｂを画像出力端子ＩＭＡＧＥ＿Ｙへ、通信端子ＣＯＭ＿Ｂを通信端子ＣＯＭ＿Ｙへ接続する。それにより、情報生成部１３３から操作部１２１への信号出力が可能となる。
For example, the
その後、サブＣＰＵ１３１は、例えば第１のプログラムの正当性の検証を開始する際に、制御信号線１４３を介して、情報生成部１３３に、検証関連情報（例えば、検証開始を示す情報）の生成及び出力を指示する。情報生成部１３３は、サブＣＰＵ１３１からの指示に応じて、検証関連情報を生成し、生成した検証関連情報を画像出力端子ＩＭＡＧＥ＿ＯＵＴから送出する。送出された検証関連情報は、バススイッチ１３４の画像入力端子ＩＭＡＧＥ＿Ｂ及び画像出力端子ＩＭＡＧＥ＿Ｙを経由して、操作部１２１の画像入力端子ＩＭＡＧＥ＿ＩＮへ到達する。その結果、操作部１２１により検証関連情報が画面上に表示され、ユーザは、プログラムの検証が行われているためにＭＦＰ１００が未だ起動しないことを把握することができる。
After that, when the
追加的に又は代替的に、サブＣＰＵ１３１は、例えば第１のプログラムが正当ではないと判定された場合に、制御信号線１４３を介して、情報生成部１３３に、検証関連情報（例えば、検証失敗を示す情報）の生成及び出力を指示する。情報生成部１３３は、サブＣＰＵ１３１からの指示に応じて、検証関連情報を生成し、生成した検証関連情報を画像出力端子ＩＭＡＧＥ＿ＯＵＴから送出する。送出された検証関連情報は、バススイッチ１３４の画像入力端子ＩＭＡＧＥ＿Ｂ及び画像出力端子ＩＭＡＧＥ＿Ｙを経由して、操作部１２１の画像入力端子ＩＭＡＧＥ＿ＩＮへ到達する。その結果、操作部１２１により検証関連情報が画面上に表示され、ユーザは、プログラムの検証失敗を原因としてＭＦＰ１００が未だ起動しないことを把握することができる。
Additionally or alternatively, the
サブＣＰＵ１３１は、例えば第１のプログラムが正当であると判定された場合には、操作部１２１への信号経路へメインＣＰＵ１１１（直接的には、操作Ｉ／Ｆ１３）を接続させるための制御信号を制御信号線１４４を介してバススイッチ１３４へ出力する。バススイッチ１３４は、制御入力端子ＳＥＬＥＣＴ＿ＩＮを介して入力される上記制御信号に従って、画像入力端子ＩＭＡＧＥ＿Ａを画像出力端子ＩＭＡＧＥ＿Ｙへ、通信端子ＣＯＭ＿Ａを通信端子ＣＯＭ＿Ｙへ接続する。それにより、メインＣＰＵ１１１から操作部１２１への信号出力が可能となる。情報生成部１３３は、操作部１２１への信号経路から切り離される。メインＣＰＵ１１１は、サブＣＰＵ１３１からのリセット解除の指示に応じて動作を開始し、通常のシステム起動時にユーザへ提示される情報を、バススイッチ１３４を介して操作部１２１へ出力する。
For example, when the
表１は、バススイッチ１３４における、制御信号の状態に基づく信号経路の切替えの規則を示す真理値表である。
Table 1 is a truth table showing the rules for switching the signal path based on the state of the control signal in the
表１の例によれば、バススイッチ１３４は、制御入力端子ＳＥＬＥＣＴ＿ＩＮにおいて受付ける制御入力が“Low”を示す場合、画像入力端子ＩＭＡＧＥ＿Ａを画像出力端子ＩＭＡＧＥ＿Ｙへ、通信端子ＣＯＭ＿Ａを通信端子ＣＯＭ＿Ｙへ接続する。また、バススイッチ１３４は、制御入力端子ＳＥＬＥＣＴ＿ＩＮにおいて受付ける制御入力が“High”を示す場合、画像入力端子ＩＭＡＧＥ＿Ｂを画像出力端子ＩＭＡＧＥ＿Ｙへ、通信端子ＣＯＭ＿Ｂを通信端子ＣＯＭ＿Ｙへ接続する。サブＣＰＵ１３１からバススイッチ１３４への制御信号の初期値は“High”に設定され、それにより、サブＣＰＵ１３１による第１のプログラムの検証が成功するまで、情報生成部１３３が操作部１２１へアクセス可能となる。第１のプログラムの検証が成功すると、サブＣＰＵ１３１からバススイッチ１３４への制御信号は“Low”に変更され、メインＣＰＵ１１１が操作部１２１へアクセス可能となる。なお、表１に示した規則は一例に過ぎず、他の規則が使用されてもよい（例えば、制御信号の信号レベルを逆にした規則が使用されてもよい）。
According to the example in Table 1, when the control input received at the control input terminal SELECT_IN indicates "Low", the
＜２−６．処理の流れ＞
ここでは、本実施形態においてＭＦＰ１００により実行され得る処理の流れを、サブＣＰＵ１３１による処理を中心に説明する。以下に説明する第１の例では、プログラムの検証失敗に応じて、検証関連情報がユーザへ提示される。第２の例では、プログラムの検証が開始される際にも、検証関連情報がユーザへ提示される。
<2-6. Process flow>
Here, the flow of processing that can be executed by the
（１）第１の例
図７は、本実施形態に係るサブＣＰＵ１３１により実行される処理の流れの第１の例を示すフローチャートである。なお、以下の説明では、処理ステップをＳ（ステップ）と略記する。
(1) First Example FIG. 7 is a flowchart showing a first example of a processing flow executed by the
まず、Ｓ７０１で、サブＣＰＵ１３１は、ブートＲＯＭ４１０内のブートプログラムを実行し、サブＣＰＵ ＦＷ５０４及び署名５０５をフラッシュＲＯＭ１３０からＳＲＡＭ４０６へ読出す。次いで、サブＣＰＵ１３１は、Ｓ７０２で、サブＣＰＵ ＦＷ５０４から導出されるハッシュ値と署名５０５との比較に基づいて、サブＣＰＵ ＦＷ５０４が正当であるかを判定する。その後の処理は、判定の結果に依存してＳ７０３で分岐し、サブＣＰＵ ＦＷ５０４が正当ではないと判定された場合には、図７の処理は終了する。サブＣＰＵ ＦＷ５０４が正当であると判定された場合、処理はＳ７０４へ進む。
First, in S701, the
Ｓ７０４で、サブＣＰＵ１３１は、正当であると判定したサブＣＰＵ ＦＷ５０４を実行し、メインＣＰＵ ＦＷの検証を開始する。Ｓ７０５で、サブＣＰＵ１３１は、メインＣＰＵ ＦＷ５０１及び署名５０２をフラッシュＲＯＭ１３０からＳＲＡＭ４０６へ読出す。次いで、サブＣＰＵ１３１は、Ｓ７０６で、メインＣＰＵ ＦＷ５０１から導出されるハッシュ値と署名５０２との比較に基づいて、メインＣＰＵ ＦＷ５０１が正当であるかを判定する。その後の処理は、判定の結果に依存してＳ７０７で分岐し、メインＣＰＵ ＦＷ５０１が正当ではないと判定された場合には、処理はＳ７１１へ進む。メインＣＰＵ ＦＷ５０１が正当であると判定された場合、処理はＳ７０８へ進む。
In S704, the
Ｓ７０８で、サブＣＰＵ１３１は、メインＣＰＵ ＦＷ５０１が正当であるという判定に応じて、バススイッチ１３４向けの制御信号の信号レベルを切替えて、操作部１２１への信号経路にメインＣＰＵ１１１を接続させる。次いで、Ｓ７０９で、サブＣＰＵ１３１は、メインＣＰＵ１１１向けのリセット制御信号の信号レベルを切替えて、メインＣＰＵ１１１のリセット状態を解除し、メインＣＰＵ１１１によるプログラムの実行を可能にする。その後、Ｓ７１０で、サブＣＰＵ１３１は、消費電力を低減するためにスリープ状態へ移行し得る。スリープ状態においても、サブＣＰＵ１３１は、例えば“High”に設定したリセット制御信号のメインＣＰＵ１１１への出力を維持する。なお、サブＣＰＵ１３１がプログラムの正当性検証以外の用途に再利用される場合には、サブＣＰＵ１３１は、スリープ状態へ移行しなくてもよく、又は一旦スリープ状態へ移行したサブＣＰＵ１３１が（例えば、割込信号に応じて）通常状態へ戻ってもよい。
In S708, the
Ｓ７１１で、サブＣＰＵ１３１は、メインＣＰＵ ＦＷ５０１が正当ではないという判定に応じて、情報生成部１３３に、メインＣＰＵ ＦＷ５０１が検証の結果として正当ではないと判定されたことを報知する内容を含む検証関連情報の出力を指示する。情報生成部１３３は、この指示に応じて、バススイッチ１３４を介して操作部１２１へ検証関連情報を出力し、検証関連情報は操作部１２１の画面上に表示される。その後、Ｓ７１０で、サブＣＰＵ１３１は、消費電力を低減するためにスリープ状態へ移行し得る。
In S711, the
なお、サブＣＰＵ１３１は、Ｓ７１１の後、スリープ状態へ移行する代わりに、フラッシュＲＯＭ１３０に記憶されているメインＣＰＵ ＦＷ５０１を、他の記憶領域に記憶されている復旧用バージョンで上書きすることにより復旧してもよい。その後、システムが再起動されると、図７の処理が再び実行され、Ｓ７０６で復旧後のメインＣＰＵ ＦＷ５０１の検証が成功し得る。
The
（２）第２の例
図８は、本実施形態に係るサブＣＰＵ１３１により実行される処理の流れの第２の例を示すフローチャートである。
(2) Second Example FIG. 8 is a flowchart showing a second example of the flow of processing executed by the
Ｓ７０１〜Ｓ７０３は、図７に関連して説明した処理ステップであるため、ここでは説明を省略する。サブＣＰＵ１３１は、サブＣＰＵ ＦＷ５０４が正当であると判定した場合、Ｓ７０４で、サブＣＰＵ ＦＷ５０４を実行し、メインＣＰＵ ＦＷの検証を開始する。次いで、Ｓ８０４で、サブＣＰＵ１３１は、情報生成部１３３に、メインＣＰＵ ＦＷ５０１の検証を開始したこと（又は検証を実行中であること）を報知する内容を含む検証関連情報の出力を指示する。情報生成部１３３は、この指示に応じて、バススイッチ１３４を介して操作部１２１へ検証関連情報を出力し、検証関連情報は操作部１２１の画面上に表示される。また、Ｓ７０５〜Ｓ７０７で、サブＣＰＵ１３１は、メインＣＰＵ ＦＷ５０１の正当性を検証する。
Since S701 to S703 are the processing steps described in relation to FIG. 7, the description thereof will be omitted here. When the
メインＣＰＵ ＦＷ５０１が正当であると判定された場合、Ｓ７０８で、サブＣＰＵ１３１は、バススイッチ１３４向けの制御信号の信号レベルを切替えて、操作部１２１への信号経路にメインＣＰＵ１１１を接続させる。その後のＳ７０９及びＳ７１０は、図７に関連して説明した処理ステップであるため、ここでは説明を省略する。
When the main CPU FW501 is determined to be valid, in S708, the
メインＣＰＵ ＦＷ５０１が正当ではないと判定された場合、Ｓ８１１で、サブＣＰＵ１３１は、情報生成部１３３に、メインＣＰＵ ＦＷ５０１が検証の結果として正当ではないと判定されたことを報知する内容を含む検証関連情報の出力を指示する。情報生成部１３３は、この指示に応じて、バススイッチ１３４を介して操作部１２１へ検証関連情報を出力し、検証関連情報は操作部１２１の画面上に表示される。その後、Ｓ７１０で、サブＣＰＵ１３１は、消費電力を低減するためにスリープ状態へ移行し得る。
When the main CPU FW501 is determined to be invalid, in S811, the
第２の例においても、サブＣＰＵ１３１は、Ｓ８１１の後、スリープ状態へ移行する代わりに、フラッシュＲＯＭ１３０に記憶されているメインＣＰＵ ＦＷ５０１を、他の記憶領域に記憶されている復旧用バージョンで上書きすることにより復旧してもよい。
Also in the second example, the
（３）検証関連情報の例
図９は、第１のプログラム（例えば、メインＣＰＵ ＦＷ５０１）の検証に関する情報である検証関連情報のいくつかの例を示している。図９（Ａ）に示したメッセージウィンドウ９１０は、システムの起動に必要なプログラムの検証に失敗したことを報知し、管理者（又はサービスマン）への連絡をユーザに促す内容を示している。メッセージウィンドウ９１０は、例えば図７のＳ７１１又は図８のＳ８１１で画面上に表示され得る。図９（Ｂ）に示したメッセージウィンドウ９２０は、システムの起動に必要なプログラムの検証を開始したことを報知し、検証完了まで待機することをユーザに求める内容を示している。メッセージウィンドウ９２０は、例えば図８のＳ８０４で画面上に表示され得る。ユーザは、これらメッセージを見ることで、システムの状況を適時に把握し、待機又は管理者への連絡といった適切な対応をとることができる。なお、ユーザへのこうした情報の提示は、スピーカを介した音声出力又はユーザのアカウントへのメッセージの送信といった他の手段で行われてもよい。
(3) Examples of verification-related information FIG. 9 shows some examples of verification-related information which is information related to verification of the first program (for example, main CPU FW501). The
＜２−７．第１の実施形態のまとめ＞
ここまで、図２〜図９を用いて、本開示の第１の実施形態について説明した。本実施形態では、メインＣＰＵによる実行のための第１のプログラムの正当性を検証するサブＣＰＵ、及びディスプレイ（又は、他の種類の情報提示手段）を備える情報処理装置に、上記ディスプレイを制御する追加的なコントローラが設けられる。そして、上記ディスプレイへの信号経路の接続元が、メインＣＰＵ及び上記コントローラの間で切替えられる。具体的には、上記第１のプログラムが正当であると判定された場合、メインＣＰＵが上記ディスプレイへの信号経路へ接続され、メインＣＰＵによる上記第１のプログラムの実行が可能とされる。一方、メインＣＰＵによる上記第１のプログラムの実行が可能ではない時に、上記コントローラが上記ディスプレイへの信号経路へ接続され、上記コントローラにより、上記第１のプログラムの検証に関する情報を提示するように上記ディスプレイが制御される。かかる構成によれば、上記第１のプログラムの検証の成功を待つことなく、メインＣＰＵにより通常使用される上記ディスプレイを用いて、上記第１のプログラムの検証に関する情報をユーザに提示することができる。したがって、ユーザは、システムが起動しない原因を適時に把握することができる。また、上記構成によれば、サブＣＰＵにメインＣＰＵと同等の情報提示機能を実装する必要が無いため、装置の構成の複雑化が回避され、コストの増加が抑制される。
<2-7. Summary of the first embodiment>
Up to this point, the first embodiment of the present disclosure has been described with reference to FIGS. 2 to 9. In the present embodiment, the display is controlled by an information processing device including a sub CPU for verifying the validity of the first program for execution by the main CPU and a display (or other type of information presenting means). An additional controller is provided. Then, the connection source of the signal path to the display is switched between the main CPU and the controller. Specifically, when it is determined that the first program is valid, the main CPU is connected to the signal path to the display, and the main CPU can execute the first program. On the other hand, when the main CPU cannot execute the first program, the controller is connected to the signal path to the display, and the controller presents information regarding verification of the first program. The display is controlled. According to such a configuration, information regarding the verification of the first program can be presented to the user by using the display normally used by the main CPU without waiting for the success of the verification of the first program. .. Therefore, the user can timely understand the cause of the system not booting. Further, according to the above configuration, since it is not necessary to implement the information presentation function equivalent to that of the main CPU in the sub CPU, the complexity of the configuration of the device is avoided and the increase in cost is suppressed.
また、本実施形態では、サブＣＰＵは、上記第１のプログラムが正当ではないと判定された場合に、上記コントローラに、上記第１のプログラムの検証に関する情報を、上記ディスプレイへの信号経路へ出力させ得る。かかる構成によれば、上記第１のプログラムの正当性の検証の失敗に応じて、上記第１のプログラムが正当ではないと判定されたことを適時にユーザへ報知することができる。また、ユーザは、こうした報知を受けて、システム管理者への連絡などといった適切な対応を直ちにとることができる。 Further, in the present embodiment, when it is determined that the first program is not valid, the sub CPU outputs information regarding the verification of the first program to the controller to the signal path to the display. I can let you. According to such a configuration, it is possible to timely notify the user that the first program is determined to be invalid in response to the failure of the verification of the validity of the first program. In addition, the user can immediately take appropriate measures such as contacting the system administrator in response to such notification.
また、本実施形態では、サブＣＰＵは、上記第１のプログラムの正当性の検証が開始される場合に、上記コントローラに、上記第１のプログラムの検証に関する情報を、上記ディスプレイへの信号経路へ出力させ得る。その情報は、例えば、検証が開始されたこと又は検証が実行中であることを報知する内容を含み得る。かかる構成によれば、検証にある程度長い時間を要するとしても、装置の動作の状況をユーザへ適切に伝えて、ユーザを不安に陥らせないことができる。 Further, in the present embodiment, when the verification of the validity of the first program is started, the sub CPU sends the information regarding the verification of the first program to the controller to the signal path to the display. Can be output. The information may include, for example, content notifying that the verification has been started or that the verification is in progress. According to such a configuration, even if it takes a long time for verification, it is possible to appropriately inform the user of the operation status of the device and not cause anxiety to the user.
また、本実施形態では、上記第１のプログラムは、ブートプログラムを含む。このブートプログラムの正当性がサブＣＰＵにより保証されることで、上記情報処理装置の動作の安全性が確保される。また、情報提示手段として上記ディスプレイが使用されることで、上記第１のプログラムの実行に基づいてシステムの全体的な機能がセットアップされる前から、ユーザに情報を視覚的に提示することが可能となる。 Further, in the present embodiment, the first program includes a boot program. By guaranteeing the correctness of this boot program by the sub CPU, the safety of the operation of the information processing apparatus is ensured. Further, by using the display as the information presenting means, it is possible to visually present the information to the user even before the overall function of the system is set up based on the execution of the first program. It becomes.
＜＜３．第２の実施形態＞＞
＜３−１．装置の全体的な構成例＞
図１０は、第２の実施形態に係るＭＦＰ２００の構成の一例を示すブロック図である。図１０を参照すると、ＭＦＰ２００は、メインＣＰＵ２１１、ＤＲＡＭ１２、操作Ｉ／Ｆ１３、ネットワークＩ／Ｆ１４、プリンタ１５、スキャナ１６、ＦＡＸ１７、ＨＤＤ１８、画像処理部１９及び電源制御部２２を備える。ＭＦＰ２００のこれら構成要素は、信号バス２０を介して相互に接続される。操作Ｉ／Ｆ１３は、操作部２１へ接続される。
<< 3. Second embodiment >>
<3-1. Overall configuration example of the device>
FIG. 10 is a block diagram showing an example of the configuration of the
ＭＦＰ２００は、さらに、フラッシュＲＯＭ１３０、サブＣＰＵ２３１、リセット回路３２、マスクＲＯＭ２３３及びバススイッチ２３４を含む。フラッシュＲＯＭ１３０、サブＣＰＵ２３１及びバススイッチ２３４は、ＳＰＩバス２２５を介して相互に接続される。マスクＲＯＭ２３３は、バススイッチ２３４を介してＳＰＩバス２２５へ接続される。サブＣＰＵ２３１は、制御信号線２４４を介してバススイッチ２３４へ接続される。
The
メインＣＰＵ２１１は、ＭＦＰ２００の機能の全般を制御するプロセッサである。メインＣＰＵ２１１は、サブＣＰＵ２３１からのリセット解除の指示に応じて動作を開始し、メモリの所定の記憶領域に記憶されているプログラムを読出して実行する。本実施形態では、メインＣＰＵ２１１のリセット状態は、フラッシュＲＯＭ１３０に記憶されている第１のプログラムがメインＣＰＵ２１１により実行可能ではない時に解除され得る。例えば、初期状態で、メインＣＰＵ２１１は、バススイッチ２３４を介してマスクＲＯＭ２３３へ接続されている。一実施例において、メインＣＰＵ２１１は、サブＣＰＵ２３１による第１のプログラムの正当性の検証の失敗に応じて、サブＣＰＵ２３１からリセット解除の指示を受付ける。他の実施例において、メインＣＰＵ２１１は、サブＣＰＵ２３１による第１のプログラムの正当性の検証の開始に応じて、サブＣＰＵ２３１からリセット解除の指示を受付ける。いずれのケースでも、プログラム読出しのためのメインＣＰＵ２１１からのアクセスは、バススイッチ２３４によりマスクＲＯＭ２３３へ転送される。その結果、メインＣＰＵ２１１は、マスクＲＯＭ２３３から第２のプログラムを読出して実行する。メインＣＰＵ２１１は、第２のプログラムを実行することにより、第１のプログラムの検証に関する検証関連情報を生成し、操作部２１に検証関連情報をユーザへ提示させる。前者のケースで提示される検証関連情報は、例えば、第１のプログラムが正当ではないと判定されたことを報知する内容を含んでよい。後者のケースで提示される検証関連情報は、例えば、第１のプログラムの正当性の検証が開始されたこと又は検証が実行中であることを報知する内容を含んでよい。第１のプログラムの正当性の検証が成功した場合、バススイッチ２３４により信号経路が切替えられ、プログラム読出しのためのメインＣＰＵ２１１からのアクセスは、バススイッチ２３４によりフラッシュＲＯＭ１３０へ転送される。メインＣＰＵ２１１は、リセット解除の指示に応じて、フラッシュＲＯＭ１３０から第１のプログラムを読出して実行する。第１のプログラムの実行によってＭＦＰ２００の基本的なシステムが起動すると、メインＣＰＵ２１１は、さらにＨＤＤ１８に記憶されている様々なプログラムを実行して、ＭＦＰ２００の諸機能をセットアップする。
The
本実施形態に係るメインＣＰＵ２１１の詳細な構成は、ＳＰＩ Ｉ／Ｆ３０２がＳＰＩバス２２５へバススイッチ２３４を介して接続されることを除き、図３を用いて説明したメインＣＰＵ１１１の構成と同様であってよい。
The detailed configuration of the
サブＣＰＵ２３１は、フラッシュＲＯＭ１３０に記憶されているプログラムの正当性をメインＣＰＵ２１１による実行の前に検証する、補助的なプロセッサである。本実施形態において、サブＣＰＵ２３１は、第１のプログラムの正当性の検証が終了する前に（例えば、初期状態で）、メインＣＰＵ２１１からの信号経路をマスクＲＯＭ２３３へ接続するようにバススイッチ２３４を制御する。バススイッチ２３４がメインＣＰＵ２１１からの信号経路をマスクＲＯＭ２３３へ接続することで、未検証の第１のプログラムがメインＣＰＵ２１１により実行されないことが保証される。一実施例において、サブＣＰＵ２３１は、第１のプログラムが正当ではないと判定された場合、バススイッチ２３４に信号経路を切替えさせることなく、メインＣＰＵ２１１のリセット状態を解除する。それにより、メインＣＰＵ２１１による第２のプログラムの実行が可能となる。正当性検証の手法は、第１の実施形態に関連して説明した手法と同様であってよい。本実施形態においても、サブＣＰＵ２３１は、第１のプログラムの復旧用バージョンを用いて、正当性を否定された第１のプログラムを復旧してもよい。他の実施例において、サブＣＰＵ２３１は、第１のプログラムの正当性の検証が開始される場合に、メインＣＰＵ２１１のリセット状態を解除する。それにより、メインＣＰＵ２１１による第２のプログラムの実行が可能となる。サブＣＰＵ２３１は、第１のプログラムが正当であると判定された場合、メインＣＰＵ２１１からの信号経路をフラッシュＲＯＭ１３０へ接続するようにバススイッチ２３４を制御する。そして、サブＣＰＵ２３１は、メインＣＰＵ２１１のリセット状態を解除することにより、メインＣＰＵ２１１による第１のプログラムの実行を可能にする。その結果、メインＣＰＵ２１１によりＭＦＰ２００の基本的なシステムが起動され、ＭＦＰ２００の諸機能がセットアップされる。
The
本実施形態に係るサブＣＰＵ２３１の詳細な構成は、情報生成部１３３及びバススイッチ１３４への制御出力の代わりにバススイッチ２３４への制御出力が存在することを除き、図４を用いて説明したサブＣＰＵ１３１の構成と同様であってよい。
The detailed configuration of the
マスクＲＯＭ２３３は、メインＣＰＵ２１１による実行のための第２のプログラムを記憶する、書換不能な記憶媒体を含む（読取専用の）記憶手段である。第２のプログラムは、例えば、第１のプログラムの検証に関する検証関連情報の提示のための専用のプログラムであってよい。即ち、第２のプログラムは、当該プログラムを実行するデバイスに、情報の提示以外の機能を提供しない。マスクＲＯＭ２３３は、第２のプログラムを記憶するための専用のデバイスであってよい。マスクＲＯＭ２３３において、第２のプログラムは、図５に例示したフラッシュＲＯＭ１３０のメモリマップにおけるメインＣＰＵ ＦＷ５０１のアドレスと同じアドレスに記憶される。それにより、メインＣＰＵ２１１が、正当性検証の結果を考慮した能動的な制御を要することなく（アクセス先のメモリデバイスの相違を認識することなく）、第１及び第２のプログラムのうち適切な方を読出して実行することが可能される。
The
バススイッチ２３４は、メインＣＰＵ２１１からの信号経路の接続先を、フラッシュＲＯＭ１３０及びマスクＲＯＭ２３３の間で切替可能な切替手段である。バススイッチ２３４による信号経路の切替えは、上述したように、サブＣＰＵ２３１により制御される。例えば、バススイッチ２３４は、メインＣＰＵ２１１による第１のプログラムの実行が可能ではない時に（例えば、初期状態で）、メインＣＰＵ２１１からの信号経路をマスクＲＯＭ２３３へ接続する。この状態でメインＣＰＵ２１１が起動した場合には、メインＣＰＵ２１１により第２のプログラムが読出される。また、バススイッチ２３４は、サブＣＰＵ２３１により第１のプログラムが正当であると判定されると、メインＣＰＵ２１１からの信号経路をフラッシュＲＯＭ１３０へ接続する。その後メインＣＰＵ２１１が起動した場合には、メインＣＰＵ２１１により第１のプログラムが読出される。
The
＜３−２．バススイッチの構成例＞
図１１は、本実施形態に係るバススイッチ２３４の構成の一例を示すブロック図である。ここでは、バススイッチ２３４は、ＳＰＩバスの信号経路を切替えるように構成される。メインＣＰＵ２１１及びサブＣＰＵ２３１はＳＰＩのマスタデバイスであり、フラッシュＲＯＭ１３０及びマスクＲＯＭ２３３はＳＰＩのスレーブデバイスである。
<3-2. Bus switch configuration example>
FIG. 11 is a block diagram showing an example of the configuration of the
ＳＰＩは、集積回路間のシリアル通信のための同期的な通信方式の一種である。ＳＰＩバスの基本的なアーキテクチャは、マスタデバイスとスレーブデバイスとの間を接続する４本の信号線からなる。それら信号線のうちの２本は、それぞれクロック信号及びスレーブ選択信号（チップ選択（ＣＳ）信号ともいう）の伝送用である。他の２本は、マスタデバイスからスレーブデバイスへ（マスタ・アウト・スレーブ・イン（ＭＯＳＩ））のデータ信号の伝送用、及びスレーブデバイスからマスタデバイスへ（マスタ・イン・スレーブ・アウト（ＭＩＳＯ））のデータ信号の伝送用である。マスタデバイスは、スレーブ選択信号をアサートして通信相手のスレーブデバイスを選択することを示しつつ、クロック信号をスレーブデバイスへ供給する。すると、それらクロック信号及びスレーブ選択信号に従って、マスタデバイスから選択されたスレーブデバイスへ、又は選択されたスレーブデバイスからマスタデバイスへデータが送信される。 SPI is a kind of synchronous communication method for serial communication between integrated circuits. The basic architecture of the SPI bus consists of four signal lines connecting the master device and the slave device. Two of these signal lines are for transmission of a clock signal and a slave selection signal (also referred to as a chip selection (CS) signal), respectively. The other two are for transmitting data signals from the master device to the slave device (master out slave in (MOSI)) and from the slave device to the master device (master in slave out (MISO)). For the transmission of data signals. The master device supplies the clock signal to the slave device while asserting the slave selection signal to indicate that the slave device of the communication partner is selected. Then, data is transmitted from the master device to the selected slave device or from the selected slave device to the master device according to the clock signal and the slave selection signal.
図１１の例では、バススイッチ２３４は、サブＣＰＵ２３１向けに、選択信号入力端子ＣＳ＿Ａ、クロック入力端子ＣＬＫ＿Ａ、データ入力端子ＭＯＳＩ＿Ａ、データ出力端子ＭＩＳＯ＿Ａ及び制御入力端子ＳＥＬＥＣＴを有する。選択信号入力端子ＣＳ＿Ａは、信号線２５１を介してサブＣＰＵ２３１の選択信号出力端子ＣＳへ接続される。信号線２５１には、さらにフラッシュＲＯＭ１３０の選択信号入力端子ＣＳが接続される。クロック入力端子ＣＬＫ＿Ａは、信号線２５２を介してサブＣＰＵ２３１のクロック出力端子ＣＬＫへ接続される。信号線２５２には、さらにフラッシュＲＯＭ１３０のクロック入力端子ＣＬＫが接続される。データ入力端子ＭＯＳＩ＿Ａは、信号線２５３を介してサブＣＰＵ２３１のデータ出力端子ＭＯＳＩへ接続される。信号線２５３には、さらにフラッシュＲＯＭ１３０のデータ入力端子ＭＯＳＩが接続される。データ出力端子ＭＩＳＯ＿Ａは、信号線２５４を介してサブＣＰＵ２３１のデータ入力端子ＭＩＳＯへ接続される。信号線２５４には、さらにフラッシュＲＯＭ１３０のデータ出力端子ＭＩＳＯが接続される。制御入力端子ＳＥＬＥＣＴは、制御信号線２４４を介してサブＣＰＵ２３１の制御出力端子ＧＰＩＯへ接続される。バススイッチ２３４は、さらに、メインＣＰＵ２１１向けに、選択信号入力端子ＣＳ＿Ｙ、クロック入力端子ＣＬＫ＿Ｙ、データ入力端子ＭＯＳＩ＿Ｙ及びデータ出力端子ＭＩＳＯ＿Ｙを有する。選択信号入力端子ＣＳ＿Ｙは、信号線２６１を介してメインＣＰＵ２１１の選択信号出力端子ＣＳへ接続される。クロック入力端子ＣＬＫ＿Ｙは、信号線２６２を介してメインＣＰＵ２１１のクロック出力端子ＣＬＫへ接続される。データ入力端子ＭＯＳＩ＿Ｙは、信号線２６３を介してメインＣＰＵ２１１のデータ出力端子ＭＯＳＩへ接続される。データ出力端子ＭＩＳＯ＿Ｙは、信号線２６４を介してメインＣＰＵ２１１のデータ入力端子ＭＩＳＯへ接続される。バススイッチ２３４は、さらに、マスクＲＯＭ２３３向けに、選択信号出力端子ＣＳ＿Ｂ、クロック出力端子ＣＬＫ＿Ｂ、データ出力端子ＭＯＳＩ＿Ｂ及びデータ入力端子ＭＩＳＯ＿Ｂを有する。選択信号出力端子ＣＳ＿Ｂは、信号線２７１を介してマスクＲＯＭ２３３の選択信号入力端子ＣＳへ接続される。クロック出力端子ＣＬＫ＿Ｂは、信号線２７２を介してマスクＲＯＭ２３３のクロック入力端子ＣＬＫへ接続される。データ出力端子ＭＯＳＩ＿Ｂは、信号線２７３を介してマスクＲＯＭ２３３のデータ入力端子ＭＯＳＩへ接続される。データ入力端子ＭＩＳＯ＿Ｂは、信号線２７４を介してマスクＲＯＭ２３３のデータ出力端子ＭＩＳＯへ接続される。
In the example of FIG. 11, the
例えば、サブＣＰＵ２３１は、リセット回路３２からのリセット解除の指示に応じて動作を開始し、初期状態で、メインＣＰＵ２１１からの信号経路をマスクＲＯＭ２３３へ接続させるための制御信号を制御信号線２４４を介してバススイッチ２３４へ出力する。メインＣＰＵ２１１からの信号経路とは、図１１に示した信号線２６１、２６２、２６３及び２６４であり得る。バススイッチ２３４は、制御入力端子ＳＥＬＥＣＴを介して入力される上記制御信号に従って、選択信号入力端子ＣＳ＿Ｙを選択信号出力端子ＣＳ＿Ｂへ、クロック入力端子ＣＬＫ＿Ｙをクロック出力端子ＣＬＫ＿Ｂへ接続する。また、バススイッチ２３４は、データ入力端子ＭＯＳＩ＿Ｙをデータ出力端子ＭＯＳＩ＿Ｂへ、データ出力端子ＭＩＳＯ＿Ｙをデータ入力端子ＭＩＳＯ＿Ｂへ接続する。それにより、メインＣＰＵ２１１によるマスクＲＯＭ２３３からのＳＰＩ方式でのプログラムの読出しが可能となる。この接続状態において、メインＣＰＵ２１１からの信号は、信号線２５１、２５２、２５３及び２５４へ出力されない。そのため、サブＣＰＵ２３１は、メインＣＰＵ２１１のリセット状態を解除したとしても、メインＣＰＵ２１１と競合することなく、フラッシュＲＯＭ１３０に記憶されている第１のプログラムの検証（又は復旧）を進めることができる。
For example, the
例えば、サブＣＰＵ２３１が第１のプログラムの正当性の検証を開始する際に、メインＣＰＵ２１１は、リセット状態を解除され、マスクＲＯＭ２３３から第２のプログラムを読出して実行する。メインＣＰＵ２１１は、第２のプログラムを実行することにより、検証関連情報（例えば、検証開始を示す情報）を生成し、生成した検証関連情報を操作部２１の画面上に表示させる。その結果、ユーザは、プログラムの検証が行われているためにＭＦＰ２００が未だ起動しないことを把握することができる。
For example, when the
追加的に又は代替的に、サブＣＰＵ２３１が第１のプログラムが正当ではないと判定した場合に、メインＣＰＵ２１１は、リセット状態を解除され、マスクＲＯＭ２３３から第２のプログラムを読出して実行する。メインＣＰＵ２１１は、第２のプログラムを実行することにより、検証関連情報（例えば、検証失敗を示す情報）を生成し、生成した検証関連情報を操作部２１の画面上に表示させる。その結果、ユーザは、プログラムの検証失敗を原因としてＭＦＰ２００が未だ起動しないことを把握することができる。
Additionally or additionally, when the
サブＣＰＵ２３１は、例えば第１のプログラムが正当であると判定された場合には、メインＣＰＵ２１１からの信号経路をフラッシュＲＯＭ１３０へ接続させるための制御信号を制御信号線２４４を介してバススイッチ２３４へ出力する。バススイッチ２３４は、制御入力端子ＳＥＬＥＣＴを介して入力される上記制御信号に従って、選択信号入力端子ＣＳ＿Ｙを選択信号出力端子ＣＳ＿Ａへ、クロック入力端子ＣＬＫ＿Ｙをクロック出力端子ＣＬＫ＿Ａへ接続する。また、バススイッチ２３４は、データ入力端子ＭＯＳＩ＿Ｙをデータ出力端子ＭＯＳＩ＿Ａへ、データ出力端子ＭＩＳＯ＿Ｙをデータ入力端子ＭＩＳＯ＿Ａへ接続する。それにより、メインＣＰＵ２１１によるフラッシュＲＯＭ１３０からのＳＰＩ方式でのプログラムの読出しが可能となる。この接続状態において、サブＣＰＵ２３１は、第１のプログラムの正当性の検証が終了しているため、フラッシュＲＯＭ１３０へのアクセスを行わない（例えば、スリープ状態に入る）。そのため、メインＣＰＵ２１１は、サブＣＰＵ２３１と競合することなく、信号線２５１、２５２、２５３及び２５４を介してフラッシュＲＯＭ１３０と通信することができる。メインＣＰＵ２１１は、リセット状態を解除され（既に起動済みであった場合には再起動され）、フラッシュＲＯＭ１３０から第１のプログラムを読出して実行する。
For example, when the
表２は、バススイッチ２３４における、制御信号の状態に基づく信号経路の切替えの規則を示す真理値表である。
Table 2 is a truth table showing the rules for switching the signal path based on the state of the control signal in the
表２の例によれば、バススイッチ２３４は、制御入力が“Low”を示す場合、端子ＣＳ＿Ａ、ＣＬＫ＿Ａ、ＭＯＳＩ＿Ａ及びＭＩＳＯ＿Ａを端子ＣＳ＿Ｙ、ＣＬＫ＿Ｙ、ＭＯＳＩ＿Ｙ及びＭＩＳＯ＿Ｙへそれぞれ接続する。また、バススイッチ２３４は、制御入力が“High”を示す場合、端子ＣＳ＿Ｂ、ＣＬＫ＿Ｂ、ＭＯＳＩ＿Ｂ及びＭＩＳＯ＿Ｂを端子ＣＳ＿Ｙ、ＣＬＫ＿Ｙ、ＭＯＳＩ＿Ｙ及びＭＩＳＯ＿Ｙへそれぞれ接続する。サブＣＰＵ２３１からバススイッチ２３４への制御信号の初期値は“High”に設定され、それにより、メインＣＰＵ２１１によるフラッシュＲＯＭ１３０へのアクセスが防止される。サブＣＰＵ２３１による第１のプログラムの検証が成功すると、サブＣＰＵ２３１からバススイッチ２３４への制御信号は“Low”に変更され、メインＣＰＵ２１１がフラッシュＲＯＭ１３０へアクセス可能となる。なお、表２に示した規則は一例に過ぎず、他の規則が使用されてもよい（例えば、制御信号の信号レベルを逆にした規則が使用されてもよい）。
According to the example in Table 2, the
＜３−３．処理の流れ＞
ここでは、本実施形態においてＭＦＰ２００により実行され得る処理の流れを説明する。以下に説明する例では、プログラムの検証失敗に応じて、検証関連情報がユーザへ提示される。
<3-3. Process flow>
Here, the flow of processing that can be executed by the
（１）サブＣＰＵの処理
図１２は、本実施形態に係るサブＣＰＵ２３１により実行される処理の流れの一例を示すフローチャートである。
(1) Processing of Sub CPU FIG. 12 is a flowchart showing an example of a flow of processing executed by the
まず、Ｓ１２００で、サブＣＰＵ２３１は、バススイッチ２３４向けの制御信号の信号レベルを初期値（例えば、表２の例における“High”）に設定して、メインＣＰＵ２１１からの信号経路をマスクＲＯＭ２３３へ接続させる。次いで、Ｓ１２０１で、サブＣＰＵ２３１は、ブートＲＯＭ４１０内のブートプログラムを実行し、サブＣＰＵ ＦＷ５０４及び署名５０５をフラッシュＲＯＭ１３０からＳＲＡＭ４０６へ読出す。次いで、サブＣＰＵ２３１は、Ｓ１２０２で、サブＣＰＵ ＦＷ５０４から導出されるハッシュ値と署名５０５との比較に基づいて、サブＣＰＵ ＦＷ５０４が正当であるかを判定する。その後の処理は、判定の結果に依存してＳ１２０３で分岐し、サブＣＰＵ ＦＷ５０４が正当ではないと判定された場合には、図１２の処理は終了する。サブＣＰＵ ＦＷ５０４が正当であると判定された場合、処理はＳ１２０４へ進む。
First, in S1200, the
Ｓ１２０４で、サブＣＰＵ２３１は、正当であると判定したサブＣＰＵ ＦＷ５０４を実行し、メインＣＰＵ ＦＷの検証を開始する。Ｓ１２０５で、サブＣＰＵ２３１は、メインＣＰＵ ＦＷ５０１及び署名５０２をフラッシュＲＯＭ１３０からＳＲＡＭ４０６へ読出す。次いで、サブＣＰＵ２３１は、Ｓ１２０６で、メインＣＰＵ ＦＷ５０１から導出されるハッシュ値と署名５０２との比較に基づいて、メインＣＰＵ ＦＷ５０１が正当であるかを判定する。その後の処理は、判定の結果に依存してＳ１２０７で分岐し、メインＣＰＵ ＦＷ５０１が正当であると判定された場合、処理はＳ１２０８へ進む。メインＣＰＵ ＦＷ５０１が正当ではないと判定された場合には、Ｓ１２０８はスキップされ、処理はＳ１２０９へ進む。
In S1204, the
Ｓ１２０８で、サブＣＰＵ２３１は、バススイッチ２３４向けの制御信号の信号レベルを（例えば、表２の例における“Low”に）切替えて、メインＣＰＵ２１１からの信号経路をフラッシュＲＯＭ１３０へ接続させる。次いで、Ｓ１２０９で、サブＣＰＵ２３１は、メインＣＰＵ２１１向けのリセット制御信号の信号レベルを切替えて、メインＣＰＵ２１１のリセット状態を解除し、メインＣＰＵ２１１によるプログラムの実行を可能にする。その後、Ｓ１２１０で、サブＣＰＵ２３１は、スリープ状態へ移行し得る。スリープ状態においても、サブＣＰＵ２３１は、例えば“High”に設定したリセット制御信号のメインＣＰＵ２１１への出力を維持する。第１の実施形態において説明したように、サブＣＰＵ２３１は、必ずしもスリープ状態へ移行しなくてもよく、一旦スリープ状態へ移行したサブＣＰＵ２３１が（例えば、割込信号に応じて）通常状態へ戻ってもよい。
In S1208, the
Ｓ１２０８でバススイッチ２３４により信号経路が切替えられた後にＳ１２０９でメインＣＰＵ２１１のリセット状態が解除されると、メインＣＰＵ２１１は、通常通り起動して第１のプログラムを実行し、ＭＦＰ２００をセットアップする。一方、Ｓ１２０８がスキップされた後に（即ち、信号経路が切替えられることなく）Ｓ１２０９でメインＣＰＵ２１１のリセット状態が解除されると、メインＣＰＵ２１１により図１３に示した処理が実行されることになる。
When the reset state of the
なお、第１の実施形態に関連して説明した図８の例と同様に、本実施形態においても、プログラムの検証が開始される際に検証関連情報がユーザへ提示されてもよい。 Similar to the example of FIG. 8 described in relation to the first embodiment, in this embodiment as well, verification-related information may be presented to the user when the verification of the program is started.
（２）メインＣＰＵの処理
図１３は、本実施形態に係るメインＣＰＵ２１１により実行される処理の流れの一例を示すフローチャートである。
(2) Processing of Main CPU FIG. 13 is a flowchart showing an example of a flow of processing executed by the
まず、Ｓ１３０１で、メインＣＰＵ２１１は、起動に応じて、クロック入力端子ＣＬＫ＿Ｙを介してクロック信号を出力しつつ、選択信号出力端子ＣＳを介してスレーブ選択信号をアサートする。これらクロック信号及びスレーブ選択信号は、バススイッチ２３４を介してマスクＲＯＭ２３３へ到達する。その結果、マスクＲＯＭ２３３の所定の記憶領域に記憶されている第２のプログラムがメインＣＰＵ２１１により読出される。次いで、Ｓ１３０２で、メインＣＰＵ２１１は、マスクＲＯＭ２３３から読出した第２のプログラムを実行して、メインＣＰＵ２１１の基本的な入出力機能を初期化する。次いで、Ｓ１３０３で、メインＣＰＵ２１１は、第２のプログラムに従って、検証関連情報を生成し、生成した検証関連情報を操作部２１のディスプレイへ出力する。それにより、検証関連情報がディスプレイの画面上に表示され得る。ここで表示される検証関連情報は、例えば、図９（Ａ）に示したような情報であってよい。次いで、Ｓ１３０４で、メインＣＰＵ２１１は、動作を停止する。
First, in S1301, the
＜３−４．第２の実施形態のまとめ＞
ここまで、図１０〜図１３を用いて、本開示の第２の実施形態について説明した。本実施形態では、第１のプログラムを記憶する第１のメモリ、上記第１のプログラムの正当性検証用のサブＣＰＵ、及び、ディスプレイ（又は、他の種類の情報提示手段）を備える情報処理装置に、第２のプログラムを記憶する第２のメモリが設けられる。上記第１のプログラム及び上記第２のプログラムは、共にメインＣＰＵによる実行のためのプログラムである。上記第２のプログラムは、メインＣＰＵによる上記第１のプログラムの実行が可能ではない時に、メインＣＰＵにより実行されて、上記ディスプレイに上記第１のプログラムの検証に関する情報をユーザへ提示させる。かかる構成によれば、上記第１のプログラムの検証の成功を待つことなく、代替的な上記第２のプログラムの実行に基づいて上記第１のプログラムの検証に関する情報をユーザに提示することができる。したがって、ユーザは、システムが起動しない原因を適時に把握することができる。また、上記構成によれば、サブＣＰＵにメインＣＰＵと同等の情報提示機能を実装する必要が無いため、装置の構成の複雑化が回避され、コストの増加が抑制される。
<3-4. Summary of the second embodiment>
Up to this point, the second embodiment of the present disclosure has been described with reference to FIGS. 10 to 13. In the present embodiment, an information processing device including a first memory for storing the first program, a sub CPU for verifying the validity of the first program, and a display (or other type of information presenting means). Is provided with a second memory for storing the second program. The first program and the second program are both programs for execution by the main CPU. The second program is executed by the main CPU when the main CPU cannot execute the first program, and causes the display to present information regarding verification of the first program to the user. According to such a configuration, information regarding the verification of the first program can be presented to the user based on the execution of the alternative second program without waiting for the success of the verification of the first program. .. Therefore, the user can timely understand the cause of the system not booting. Further, according to the above configuration, since it is not necessary to implement the information presentation function equivalent to that of the main CPU in the sub CPU, the complexity of the configuration of the device is avoided and the increase in cost is suppressed.
また、本実施形態では、上記情報処理装置は、メインＣＰＵからの信号経路の接続先を、上記第１のメモリ及び上記第２のメモリの間で切替可能なスイッチをさらに備え得る。そして、サブＣＰＵは、上記第１のプログラムが正当であると判定された場合に、メインＣＰＵからの信号経路を上記第１のメモリへ接続するように上記スイッチを制御し得る。かかる構成によれば、上記第１のプログラムが正当であると判定されるまで、メインＣＰＵを、上記第１のメモリから切り離して上記第１のプログラムへアクセス不能に維持することができる。したがって、上記第１のプログラムの正当性の検証中にメインＣＰＵを起動しても、例えば改竄された可能性のある上記第１のプログラムがメインＣＰＵにより実行されてしまう可能性が無い。 Further, in the present embodiment, the information processing apparatus may further include a switch capable of switching the connection destination of the signal path from the main CPU between the first memory and the second memory. Then, the sub CPU can control the switch so as to connect the signal path from the main CPU to the first memory when it is determined that the first program is valid. According to such a configuration, the main CPU can be separated from the first memory and kept inaccessible to the first program until the first program is determined to be valid. Therefore, even if the main CPU is started during the verification of the validity of the first program, there is no possibility that the first program, which may have been tampered with, is executed by the main CPU.
また、本実施形態では、サブＣＰＵは、初期状態で、メインＣＰＵからの信号経路を上記第２のメモリへ接続するように上記スイッチを制御し得る。かかる構成によれば、上記第１のプログラムの検証開始の当初から、メインＣＰＵを上記第１のメモリから確実に切り離しておくことができる。 Further, in the present embodiment, the sub CPU can control the switch so as to connect the signal path from the main CPU to the second memory in the initial state. According to such a configuration, the main CPU can be reliably separated from the first memory from the beginning of the verification of the first program.
また、ある実施例では、サブＣＰＵは、上記第１のプログラムが正当ではないと判定された場合に、メインＣＰＵによる上記第２のプログラムの実行を（例えば、メインＣＰＵのリセット状態を解除することで）可能にし得る。この場合、上記第１のプログラムの正当性の検証の失敗に応じて、上記第１のプログラムが正当ではないと判定されたことを、上記第２のプログラムの実行に基づいて適時にユーザへ報知することができる。他の実施例では、サブＣＰＵは、上記第１のプログラムの正当性の検証が開始される場合に、メインＣＰＵによる上記第２のプログラムの実行を可能にし得る。この場合、検証にある程度長い時間を要するとしても、上記第２のプログラムの実行に基づいて装置の動作の状況をユーザへ適切に伝えて、ユーザを不安に陥らせないことができる。 Further, in a certain embodiment, when it is determined that the first program is not valid, the sub CPU executes the execution of the second program by the main CPU (for example, cancels the reset state of the main CPU). Can be made possible. In this case, the user is notified in a timely manner based on the execution of the second program that the first program is determined to be invalid in response to the failure of the verification of the validity of the first program. can do. In another embodiment, the sub CPU may allow the main CPU to execute the second program when the validation of the first program is initiated. In this case, even if it takes a long time for verification, it is possible to appropriately inform the user of the operation status of the device based on the execution of the second program so as not to cause anxiety to the user.
また、本実施形態では、上記第２のプログラムは、上記第１のプログラムの検証に関する情報の提示のための専用のプログラムであってよく、上記第２のメモリの書換不能な記憶媒体に記憶され得る。かかる構成によれば、上記第２のプログラムの不正な書換えによって上記情報処理装置の機能が不正な目的で利用されるリスクを最小化することができる。また、上記第２のプログラムのデータサイズは小さくて済むため、上記第２のメモリを少ないコストで上記情報処理装置に追加的に実装することが可能である。 Further, in the present embodiment, the second program may be a dedicated program for presenting information regarding verification of the first program, and is stored in a non-rewritable storage medium of the second memory. obtain. According to such a configuration, it is possible to minimize the risk that the function of the information processing apparatus is used for an illegal purpose due to the illegal rewriting of the second program. Further, since the data size of the second program can be small, the second memory can be additionally implemented in the information processing apparatus at a low cost.
本実施形態においても、上記第１のプログラムは、ブートプログラムを含む。このブートプログラムの正当性がサブＣＰＵにより保証されることで、上記情報処理装置の動作の安全性が確実化される。上記第２のプログラムもまた、ブートプログラムであってよく、上記第２のプログラムの正当性もまた（メインＣＰＵによる実行の前に）サブＣＰＵにより検証されてもよい。また、本実施形態においても、情報提示手段として上記ディスプレイが使用されることで、上記第１のプログラムの実行に基づいてシステムの全体的な機能がセットアップされる前から、ユーザに情報を視覚的に提示することが可能となる。 Also in this embodiment, the first program includes a boot program. By guaranteeing the correctness of this boot program by the sub CPU, the safety of the operation of the information processing apparatus is ensured. The second program may also be a boot program, and the validity of the second program may also be verified by the sub CPU (prior to execution by the main CPU). Further, also in the present embodiment, by using the display as the information presenting means, the information is visually displayed to the user even before the overall function of the system is set up based on the execution of the first program. It becomes possible to present to.
＜＜４．変形例＞＞
本発明は上記実施形態に限定されず、様々な変形が可能である。例えば、上で信号経路の切替えのためにバススイッチを利用する例を説明した。しかしながら、信号経路の切替えは、バススイッチの代わりに、ＦＥＴ（Field-Effect Transistor）などのトランジスタ又はロジック回路を用いて実現されてもよい。また、プログラムを記憶する記憶手段として、フラッシュＲＯＭ又はマスクＲＯＭの代わりに他の種類のメモリデバイスが使用されてもよい。
<< 4. Modification example >>
The present invention is not limited to the above embodiment, and various modifications are possible. For example, an example of using a bus switch for switching a signal path has been described above. However, switching of the signal path may be realized by using a transistor or a logic circuit such as a FET (Field-Effect Transistor) instead of the bus switch. Further, as a storage means for storing the program, another type of memory device may be used instead of the flash ROM or the mask ROM.
＜＜５．その他の実施形態＞＞
上記実施形態は、１つ以上の機能を実現するプログラムをネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出して実行する処理の形式でも実現可能である。また、１つ以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
<< 5. Other embodiments >>
In the above embodiment, a program that realizes one or more functions is supplied to a system or a device via a network or a storage medium, and one or more processors in the computer of the system or the device read and execute the program. It is also feasible in the form. It can also be realized by a circuit (for example, an ASIC) that realizes one or more functions.
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。 The invention is not limited to the above embodiments, and various modifications and modifications can be made without departing from the spirit and scope of the invention. Therefore, a claim is attached to make the scope of the invention public.
１００：ＭＦＰ（情報処理装置）、１１１：メインＣＰＵ（実行手段）、１２１：操作部（情報提示手段）、１３０：フラッシュＲＯＭ（第１の記憶手段）、１３１：サブＣＰＵ（検証手段）、１３３：情報生成部（制御手段）、１３４：バススイッチ（切替手段）、２００：ＭＦＰ（情報処理装置）、２１１：メインＣＰＵ（実行手段）、２１：操作部（情報提示手段）、２３１：サブＣＰＵ（検証手段）、２３３：マスクＲＯＭ（第２の記憶手段）、２３４：バススイッチ（切替手段）、 100: MFP (information processing device), 111: main CPU (execution means), 121: operation unit (information presentation means), 130: flash ROM (first storage means), 131: sub CPU (verification means), 133 : Information generation unit (control means), 134: Bus switch (switching means), 200: MFP (information processing device), 211: Main CPU (execution means), 21: Operation unit (information presentation means), 231: Sub CPU (Verification means) 233: Mask ROM (second storage means), 234: Bus switch (switching means),
Claims (17)
前記実行手段による実行のための第１のプログラムを記憶する第１の記憶手段と、
前記第１のプログラムの正当性を検証して、前記第１のプログラムが正当であると判定された場合に前記実行手段による前記第１のプログラムの実行を可能にする検証手段と、
ユーザへ情報を提示する情報提示手段と、
前記情報提示手段に前記第１のプログラムの検証に関する情報をユーザへ提示させる制御手段と、
前記情報提示手段への信号経路の接続元を、前記実行手段及び前記制御手段の間で切替可能な切替手段と、
を備え、
前記検証手段は、前記実行手段による前記第１のプログラムの実行が可能ではない時に、前記制御手段を前記情報提示手段への信号経路へ接続するように前記切替手段を制御する、
情報処理装置。 Execution means to execute the program and
A first storage means for storing a first program for execution by the execution means, and
A verification means that verifies the validity of the first program and enables the execution means to execute the first program when the first program is determined to be legitimate.
Information presentation means for presenting information to users
A control means for causing the information presenting means to present information regarding the verification of the first program to the user.
A switching means capable of switching the connection source of the signal path to the information presenting means between the executing means and the controlling means, and
With
The verification means controls the switching means so as to connect the control means to the signal path to the information presenting means when the execution means cannot execute the first program.
Information processing device.
前記実行手段による実行のための第１のプログラムを記憶する第１の記憶手段と、
前記第１のプログラムの正当性を検証して、前記第１のプログラムが正当であると判定された場合に前記実行手段による前記第１のプログラムの実行を可能にする検証手段と、
ユーザへ情報を提示する情報提示手段と、
前記実行手段による実行のための第２のプログラムを記憶する第２の記憶手段と、
を備え、
前記検証手段は、前記実行手段による前記第１のプログラムの実行が可能ではない時に、前記実行手段による前記第２のプログラムの実行を可能にし、
前記実行手段は、前記第２のプログラムを実行することにより、前記情報提示手段に前記第１のプログラムの検証に関する情報をユーザへ提示させる、
情報処理装置。 Execution means to execute the program and
A first storage means for storing a first program for execution by the execution means, and
A verification means that verifies the validity of the first program and enables the execution means to execute the first program when the first program is determined to be legitimate.
Information presentation means for presenting information to users
A second storage means for storing a second program for execution by the execution means, and
With
The verification means enables the execution means to execute the second program when the execution means cannot execute the first program.
By executing the second program, the execution means causes the information presenting means to present information regarding verification of the first program to the user.
Information processing device.
前記実行手段からの信号経路の接続先を、前記第１の記憶手段及び前記第２の記憶手段の間で切替可能な切替手段、をさらに備え、
前記検証手段は、前記第１のプログラムが正当であると判定された場合に、前記実行手段からの前記信号経路を前記第１の記憶手段へ接続するように前記切替手段を制御し、前記実行手段による前記第１のプログラムの実行を可能にする、
情報処理装置。 The information processing device according to claim 7.
Further, a switching means capable of switching the connection destination of the signal path from the executing means between the first storage means and the second storage means is provided.
The verification means controls the switching means so as to connect the signal path from the execution means to the first storage means when the first program is determined to be valid, and the execution means. Allows execution of the first program by means,
Information processing device.
前記検証手段により、前記第１のプログラムの正当性を検証することと、
前記実行手段による前記第１のプログラムの実行が可能ではない時に、
前記切替手段により、前記制御手段を前記情報提示手段への前記信号経路へ接続することと、
前記制御手段により、前記情報提示手段に前記第１のプログラムの検証に関する情報をユーザへ提示させることと、
前記第１のプログラムが正当であると判定された場合に、
前記切替手段により、前記実行手段を前記情報提示手段への信号経路へ接続することと、
前記検証手段により、前記実行手段による前記第１のプログラムの実行を可能にすることと、
前記実行手段により、前記第１のプログラムを実行することと、
を含む情報提示方法。 An execution means, a first storage means for storing a first program for execution by the execution means, a verification means, an information presenting means for presenting information to a user, and a control for controlling the presentation of the information by the information presenting means. An information presentation method executed by an information processing apparatus including a switching means capable of switching a means and a connection source of a signal path to the information presenting means between the executing means and the controlling means.
To verify the validity of the first program by the verification means,
When the execution of the first program by the execution means is not possible,
By connecting the control means to the signal path to the information presenting means by the switching means,
The control means causes the information presenting means to present information regarding the verification of the first program to the user.
When the first program is determined to be valid,
By connecting the executing means to the signal path to the information presenting means by the switching means,
The verification means enables the execution of the first program by the execution means.
To execute the first program by the execution means,
Information presentation method including.
前記検証手段により、前記第１のプログラムの正当性を検証することと、
前記実行手段による前記第１のプログラムの実行が可能ではない時に、
前記検証手段により、前記実行手段による前記第２のプログラムの実行を可能にすることと、
前記実行手段により、前記第２のプログラムを実行して、前記情報提示手段に前記第１のプログラムの検証に関する情報をユーザへ提示させることと、
前記第１のプログラムが正当であると判定された場合に、
前記検証手段により、前記実行手段による前記第１のプログラムの実行を可能にすることと、
前記実行手段により、前記第１のプログラムを実行することと、
を含む情報提示方法。 An execution means, a first storage means for storing a first program for execution by the execution means, a verification means, a second storage means for storing a second program for execution by the execution means, and An information presentation method executed by an information processing apparatus provided with information presentation means for presenting information to a user.
To verify the validity of the first program by the verification means,
When the execution of the first program by the execution means is not possible,
The verification means enables the execution of the second program by the execution means.
The execution means executes the second program, and causes the information presenting means to present information regarding the verification of the first program to the user.
When the first program is determined to be valid,
The verification means enables the execution of the first program by the execution means.
To execute the first program by the execution means,
Information presentation method including.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020003951A JP2021111231A (en) | 2020-01-14 | 2020-01-14 | Information processing device and information presentation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020003951A JP2021111231A (en) | 2020-01-14 | 2020-01-14 | Information processing device and information presentation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2021111231A true JP2021111231A (en) | 2021-08-02 |
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ID=77059986
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020003951A Pending JP2021111231A (en) | 2020-01-14 | 2020-01-14 | Information processing device and information presentation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2021111231A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009511854A (en) * | 2005-10-12 | 2009-03-19 | ヘルマンヌス・ヘルハルドゥス・マリア・シルデルハイス | Auxiliary device to add to the air conditioner |
| JP2016032620A (en) * | 2014-07-26 | 2016-03-10 | エネフォレスト株式会社 | Ultraviolet radiation air sterilizer |
-
2020
- 2020-01-14 JP JP2020003951A patent/JP2021111231A/en active Pending
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