JP2021106180A - Solid state imaging device - Google Patents

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祐輔 坂田
Yusuke Sakata
祐輔 坂田
田丸　雅規
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雅規 田丸
三佳 森
Mitsuyoshi Mori
三佳 森
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Abstract

To provide a solid-state imaging device suitable for high sensitivity.SOLUTION: A solid-state imaging device includes a plurality of pixel cells 10 that are formed in a two-dimensional array along a first direction and a second direction intersecting with the first direction on a semiconductor substrate. Regarding first pixel cells 10a and second pixel cells 10b included in the plurality of pixel cells 10 and arranged along the second direction, pixel circuits 30 are adjacent each other in the first direction between a first light receiving unit as a light receiving unit 2 for the first pixel cells 10a and a second light receiving unit as a light receiving unit 2 for the second pixel cells 10b. When viewed from the second direction, at least a part of a diffusion region 53 included in a first reset transistor 32 and connected to wiring 62 is overlapped with a diffusion region 51 included in a second reset transistor 34 and connected to the wiring 62.SELECTED DRAWING: Figure 2

Description

本開示は、複数の画素セルを備える固体撮像素子に関する。 The present disclosure relates to a solid-state image sensor including a plurality of pixel cells.

特許文献１には、固体撮像装置が開示されている。この固体撮像装置は、光電変換機能を有する受光素子と、受光素子を繰り返しリセットするリセット手段と、受光素子をリセットするリセットパルスの間に入射フォトンが有ったか否かの情報を検出する検出手段と、を備えている。固体撮像装置は、更に、検出手段の検出パルスを所定の期間計数する計数値保持手段と、計数値保持手段の計数値を所定の期間毎に読み出す読み出し手段と、を備えている。 Patent Document 1 discloses a solid-state image sensor. This solid-state image sensor is a detection means for detecting information on whether or not there is an incident photon between a light receiving element having a photoelectric conversion function, a reset means for repeatedly resetting the light receiving element, and a reset pulse for resetting the light receiving element. And have. The solid-state image sensor further includes a count value holding means for counting the detection pulse of the detection means for a predetermined period, and a reading means for reading the count value of the count value holding means for each predetermined period.

特開平７−６７０４３号公報Japanese Unexamined Patent Publication No. 7-67043

特許文献１に記載されている固体撮像装置のような固体撮像素子の分野において、受光素子（受光部）を含む画素セル等の高感度化と高集積化が望まれる場合がある。特に、受光素子がアバランシェフォトダイオード（以下、「ＡＰＤ（Avalanche Photodiode）」とも記載される）の場合は、受光素子間、または受光素子と検出手段を備える画素回路との間の電界を緩和するために十分な分離領域を確保する必要があり、微細化するほどに画素セルの大きさに対して受光素子外の占める面積が大きくなり、高集積化と高感度の両立が困難となる。 In the field of a solid-state image sensor such as the solid-state image sensor described in Patent Document 1, it may be desired to increase the sensitivity and integration of a pixel cell or the like including a light receiving element (light receiving unit). In particular, when the light receiving element is an avalanche photodiode (hereinafter, also referred to as "APD (Avalanche Photodiode)"), in order to relax the electric field between the light receiving elements or between the light receiving element and the pixel circuit provided with the detection means. It is necessary to secure a sufficient separation region, and the smaller the size, the larger the area occupied outside the light receiving element with respect to the size of the pixel cell, and it becomes difficult to achieve both high integration and high sensitivity.

本開示は、高感度化に適した固体撮像素子を提供することを目的とする。 An object of the present disclosure is to provide a solid-state image sensor suitable for high sensitivity.

本開示の一態様に係る固体撮像素子は、半導体基板と、前記半導体基板に、第１方向、及び、前記第１方向と交差する第２方向のそれぞれに沿って２次元アレイ状に形成された複数の画素セルとを備え、前記複数の画素セルのそれぞれは、入射光を受光して電荷を生成する受光部と、前記受光部で生成された前記電荷を保持する電荷保持部、複数の第１トランジスタ、リセット電圧が与えられる配線と前記電荷保持部を接続するための第２トランジスタ、及び、前記受光部と前記配線を接続するための第３トランジスタを含む画素回路とを有し、前記複数の画素セルに含まれる、前記第２方向において並ぶ第１画素セル及び第２画素セルは、前記画素回路同士が、前記第１画素セルの前記受光部である第１受光部と前記第２画素セルの前記受光部である第２受光部との間で前記第１方向において隣り合い、前記第１画素セルが有する前記画素回路である第１画素回路の前記第１方向における第１側には、前記第２画素セルが有する前記画素回路である第２画素回路が位置し、前記第１画素回路において、前記第２トランジスタ及び前記第３トランジスタは、前記複数の第１トランジスタよりも前記第１方向における前記第１側の反対の第２側に位置し、前記第２方向から見た場合に、前記第２トランジスタが有する、前記配線に接続される第１拡散領域の少なくとも一部は、前記第３トランジスタが有する、前記配線に接続される第２拡散領域と重複する。 The solid-state imaging device according to one aspect of the present disclosure is formed on the semiconductor substrate and the semiconductor substrate in a two-dimensional array shape along each of a first direction and a second direction intersecting the first direction. A plurality of pixel cells are provided, and each of the plurality of pixel cells includes a light receiving unit that receives incident light and generates a charge, a charge holding unit that holds the charge generated by the light receiving unit, and a plurality of first units. The plurality of transistors include one transistor, a second transistor for connecting a wiring to which a reset voltage is applied and the charge holding unit, and a third transistor for connecting the light receiving unit and the wiring. In the first pixel cell and the second pixel cell arranged in the second direction, the pixel circuits of the first pixel cell and the second pixel cell, which are the light receiving parts of the first pixel cell, are included in the first pixel cell. Adjacent to the second light receiving portion, which is the light receiving portion of the cell, in the first direction, and on the first side of the first pixel circuit, which is the pixel circuit of the first pixel cell, in the first direction. The second pixel circuit, which is the pixel circuit of the second pixel cell, is located, and in the first pixel circuit, the second transistor and the third transistor are more than the first of the plurality of first transistors. At least a part of the first diffusion region connected to the wiring of the second transistor, which is located on the second side opposite to the first side in the direction and when viewed from the second direction, is said. It overlaps with the second diffusion region of the third transistor, which is connected to the wiring.

本開示によれば、高感度化に適した固体撮像素子を実現することができる。 According to the present disclosure, it is possible to realize a solid-state image sensor suitable for increasing sensitivity.

図１は、実施の形態に係る固体撮像素子が備える複数の画素セルの配置を説明するための図である。FIG. 1 is a diagram for explaining the arrangement of a plurality of pixel cells included in the solid-state image sensor according to the embodiment. 図２は、実施の形態に係る固体撮像素子が備える２つの画素セルを示す図である。FIG. 2 is a diagram showing two pixel cells included in the solid-state image sensor according to the embodiment. 図３は、画素回路の回路構成を示す図である。FIG. 3 is a diagram showing a circuit configuration of a pixel circuit. 図４は、画素回路が有する複数のトランジスタの配置の拡大図である。FIG. 4 is an enlarged view of the arrangement of a plurality of transistors included in the pixel circuit. 図５は、図４のＶ−Ｖ線における断面図である。FIG. 5 is a cross-sectional view taken along the line VV of FIG. 図６は、変形例に係る固体撮像素子が備える２つの画素セルを示す図である。FIG. 6 is a diagram showing two pixel cells included in the solid-state image sensor according to the modified example. 図７は、変形例に係る画素回路の回路構成を示す図である。FIG. 7 is a diagram showing a circuit configuration of a pixel circuit according to a modified example.

以下、実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。 Hereinafter, embodiments will be described with reference to the drawings. It should be noted that all of the embodiments described below show comprehensive or specific examples. The numerical values, shapes, materials, components, arrangement positions and connection forms of the components, etc. shown in the following embodiments are examples, and are not intended to limit the present disclosure. Further, among the components in the following embodiments, the components not described in the independent claims indicating the highest level concept are described as arbitrary components.

なお、各図は模式図であり、必ずしも厳密に図示されたものではない。例えば、図中において矩形に描かれた領域については、イオン注入または熱処理により、角部が円形に変形する場合がある。また、矩形の領域同士が広がることで重なって不純物濃度が足し合わされ、以下の実施の形態で説明されない不純物濃度の領域が形成される場合もありうる。特に、不純物濃度が低い領域は周囲の影響を受けて縮小しやすく、高濃度化したり、導電型が部分的に反転したりすることがありうる。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。 It should be noted that each figure is a schematic view and is not necessarily exactly shown. For example, in the rectangular region in the drawing, the corners may be deformed into a circular shape by ion implantation or heat treatment. Further, the rectangular regions may be expanded to overlap and the impurity concentrations are added to form a region having an impurity concentration not described in the following embodiment. In particular, the region where the impurity concentration is low is easily reduced due to the influence of the surroundings, and the concentration may be increased or the conductive type may be partially inverted. Further, in each figure, substantially the same configuration is designated by the same reference numerals, and duplicate description may be omitted or simplified.

また、以下の実施の形態で説明に用いられる図面においては座標軸が示される場合がある。座標軸におけるＺ軸方向は、例えば、鉛直方向であり、Ｚ軸＋側は、上側（上方）または表側と表現され、Ｚ軸−側は、下側（下方）または裏側と表現される。Ｚ軸方向は、言い換えれば、半導体基板の上面または下面に垂直な方向であり、半導体基板の厚み方向である。Ｚ軸方向は、深さ方向と表現される場合もあり、この場合、Ｚ軸＋側は、深さ方向における浅い側であり、Ｚ軸−側は、深さ方向における深い側である。 In addition, coordinate axes may be shown in the drawings used for explanation in the following embodiments. The Z-axis direction in the coordinate axes is, for example, a vertical direction, and the Z-axis + side is expressed as the upper side (upper side) or the front side, and the Z-axis-side is expressed as the lower side (lower side) or the back side. In other words, the Z-axis direction is a direction perpendicular to the upper surface or the lower surface of the semiconductor substrate, and is a thickness direction of the semiconductor substrate. The Z-axis direction may be expressed as the depth direction. In this case, the Z-axis + side is the shallow side in the depth direction, and the Z-axis-side is the deep side in the depth direction.

また、Ｘ軸方向及びＹ軸方向は、Ｚ軸方向に垂直な平面（水平面）上において、互いに直交する方向である。Ｘ軸方向は、横方向、行方向、または、第１方向と表現され、Ｙ軸方向は、縦方向、列方向、または、第２方向と表現される。以下の実施の形態において、「平面視」とは、Ｚ軸方向から見ることを意味する。また、本開示は、以下の実施の形態において、ｐ型とｎ型とを逆転させた構造を排除するものではない。 Further, the X-axis direction and the Y-axis direction are directions orthogonal to each other on a plane (horizontal plane) perpendicular to the Z-axis direction. The X-axis direction is expressed as the horizontal direction, the row direction, or the first direction, and the Y-axis direction is expressed as the vertical direction, the column direction, or the second direction. In the following embodiments, "planar view" means viewing from the Z-axis direction. Further, the present disclosure does not exclude the structure in which the p-type and the n-type are reversed in the following embodiments.

［概要］
まず、実施の形態に係る固体撮像素子の概要について説明する。図１は、実施の形態に係る固体撮像素子が備える複数の画素セルの配置を説明するための図である。 [overview]
First, an outline of the solid-state image sensor according to the embodiment will be described. FIG. 1 is a diagram for explaining the arrangement of a plurality of pixel cells included in the solid-state image sensor according to the embodiment.

実施の形態に係る固体撮像素子１は、例えば、ＴＯＦ（Time Of Flight）法を利用して、対象空間の距離画像を取得する測距システムに用いられる。測距システムは、例えば、パルス光を出力する送波モジュールと、送波モジュールから出力されて対象物で反射されたパルス光（反射光）を受光する受波モジュールと、受波モジュールで受光した反射光に基づいて対象物までの距離を求める処理部と、を備えている。処理部は、送波モジュールがパルス光を出力したタイミングと、受波モジュールが反射光を受光したタイミングとに基づいて、対象物までの距離を求めることができる。 The solid-state image sensor 1 according to the embodiment is used, for example, in a distance measuring system that acquires a distance image of a target space by using a TOF (Time Of Flight) method. The distance measuring system includes, for example, a wave transmitting module that outputs pulsed light, a receiving module that receives pulsed light (reflected light) that is output from the transmitting module and reflected by an object, and a receiving module that receives light. It is provided with a processing unit that obtains the distance to the object based on the reflected light. The processing unit can obtain the distance to the object based on the timing when the transmitting module outputs the pulsed light and the timing when the receiving module receives the reflected light.

送波モジュールから出力されるパルス光は、単色光であり、パルス幅が比較的短く、ピーク強度が比較的高いことが好ましい。また、測距システムを市街地等で利用することを考慮して、パルス光の波長は、人間の視感度が低く、太陽光からの外乱光の影響を受けにくい近赤外帯の波長域であることが好ましい。 The pulsed light output from the wave transmitting module is preferably monochromatic light, has a relatively short pulse width, and has a relatively high peak intensity. Also, considering the use of the ranging system in urban areas, the wavelength of the pulsed light is in the near-infrared band, which has low human visual sensitivity and is not easily affected by ambient light from sunlight. Is preferable.

このような測距システムは、例えば、自動車に搭載され障害物を検知する物体認識システム、物体（人）等を検知する監視カメラ、セキュリティカメラ等に利用することができる。固体撮像素子１は、例えば、上述の測距システムの受波モジュールに用いられる。 Such a distance measuring system can be used, for example, in an object recognition system mounted on an automobile to detect an obstacle, a surveillance camera for detecting an object (person), a security camera, or the like. The solid-state image sensor 1 is used, for example, in the wave receiving module of the above-mentioned ranging system.

図１に示されるように、固体撮像素子１は、半導体基板１００と、複数の画素セル１０とを備えている。複数の画素セル１０は、半導体基板１００に形成されている。複数の画素セル１０は、半導体基板１００の上面側に、２次元アレイ状に形成されている。 As shown in FIG. 1, the solid-state image sensor 1 includes a semiconductor substrate 100 and a plurality of pixel cells 10. The plurality of pixel cells 10 are formed on the semiconductor substrate 100. The plurality of pixel cells 10 are formed in a two-dimensional array on the upper surface side of the semiconductor substrate 100.

より詳細には、Ｘ軸方向（図１の左右方向。以下、第１方向とも記載される。）に沿って配置された複数の画素セル１０からなる画素セル群が、Ｘ軸方向と交差するＹ軸方向（図１の上下方向。以下、第２方向とも記載される。）に、複数並んで配置されている。なお、説明の便宜上、図１では、受光部２と画素回路３０とを接続する配線６０、画素回路３０に含まれるトランジスタ同士を接続する配線６１等の図示を省略している。 More specifically, a group of pixel cells composed of a plurality of pixel cells 10 arranged along the X-axis direction (the left-right direction in FIG. 1; hereinafter, also referred to as the first direction) intersects the X-axis direction. A plurality of them are arranged side by side in the Y-axis direction (vertical direction in FIG. 1; hereinafter, also referred to as a second direction). For convenience of explanation, in FIG. 1, the wiring 60 connecting the light receiving unit 2 and the pixel circuit 30, the wiring 61 connecting the transistors included in the pixel circuit 30, and the like are omitted.

図１では、１つの画素セル１０の形状は、凹多角形であるが、左右反転、上下反転、または、回転することで複数の画素セル１０をアレイ状に間隙なく配置できるのであれば、どのような形状であってもよい。固体撮像素子１では、第２方向に並ぶ２つの画素セル１０の外形が第２方向に長い矩形状となり、これにより、複数の画素セル１０がアレイ状に間隙なく配置される。なお、第２方向に並ぶ２つの画素セル１０は、点対称の関係（一方を１８０°回転させると他方と同じ形状になる）となっている。 In FIG. 1, the shape of one pixel cell 10 is a concave polygon, but whichever is possible if a plurality of pixel cells 10 can be arranged in an array without gaps by flipping horizontally, flipping vertically, or rotating. It may have such a shape. In the solid-state image sensor 1, the outer shapes of the two pixel cells 10 arranged in the second direction have a rectangular shape that is long in the second direction, whereby the plurality of pixel cells 10 are arranged in an array without gaps. The two pixel cells 10 arranged in the second direction have a point-symmetrical relationship (when one is rotated by 180 °, the shape becomes the same as the other).

図２は、複数の画素セル１０のうちの２つの画素セル１０を示す図である。図２では、２つの画素セル１０は、第１画素セル１０ａ、及び、第２画素セル１０ｂと記載される。図２に示されるように、第１画素セル１０ａ、及び、第２画素セル１０ｂのそれぞれは、受光部２と、画素回路３０とを備えている。 FIG. 2 is a diagram showing two pixel cells 10 out of a plurality of pixel cells 10. In FIG. 2, the two pixel cells 10 are described as a first pixel cell 10a and a second pixel cell 10b. As shown in FIG. 2, each of the first pixel cell 10a and the second pixel cell 10b includes a light receiving unit 2 and a pixel circuit 30.

受光部２は、半導体基板１００に形成されている。受光部２は、入射光を受光して電荷を生成する光電変換部である。光電変換部は、例えば、アバランシェフォトダイオードであるが、一般的なフォトダイオードであってもよい。光電変換部がアバランシェフォトダイオードである場合、受光部２は、入射光の受光により発生した電荷をアバランシェ増倍によって増倍する増倍領域を有する。 The light receiving unit 2 is formed on the semiconductor substrate 100. The light receiving unit 2 is a photoelectric conversion unit that receives incident light and generates an electric charge. The photoelectric conversion unit is, for example, an avalanche photodiode, but it may be a general photodiode. When the photoelectric conversion unit is an avalanche photodiode, the light receiving unit 2 has a multiplication region in which the electric charge generated by receiving the incident light is multiplied by the avalanche multiplier.

画素回路３０は、受光部２によって生成される電荷に応じた受光信号を出力するための回路である。画素回路３０は、複数のトランジスタを有している。複数のトランジスタは、具体的には、転送用トランジスタ３１、第１リセット用トランジスタ３２、増幅用トランジスタ３３、選択用トランジスタ３５、第２リセット用トランジスタ３４、及び、カウント用トランジスタ３６である。これらのトランジスタのうち、転送用トランジスタ３１、増幅用トランジスタ３３、選択用トランジスタ３５、及び、カウント用トランジスタ３６のそれぞれは、第１トランジスタとも記載され、第１リセット用トランジスタ３２は、第２トランジスタとも記載され、第２リセット用トランジスタ３４は、第３トランジスタとも記載される。 The pixel circuit 30 is a circuit for outputting a light receiving signal corresponding to the electric charge generated by the light receiving unit 2. The pixel circuit 30 has a plurality of transistors. Specifically, the plurality of transistors are a transfer transistor 31, a first reset transistor 32, an amplification transistor 33, a selection transistor 35, a second reset transistor 34, and a counting transistor 36. Among these transistors, the transfer transistor 31, the amplification transistor 33, the selection transistor 35, and the counting transistor 36 are each described as the first transistor, and the first reset transistor 32 is also referred to as the second transistor. The second reset transistor 34 is also described as a third transistor.

複数のトランジスタは、半導体基板１００に形成されている。複数のトランジスタのゲート電極は、各々が第１方向（図２の左右方向）沿うに２つの行に分かれて並んでいる。第１画素セル１０ａの画素回路３０及び第２画素セル１０ｂの画素回路３０は、一方を平面視において１８０°回転することで、複数のトランジスタが同じ配置となるような対称性を有する。つまり、第１画素セル１０ａの画素回路３０における複数のトランジスタの配置と、第２画素セル１０ｂの画素回路３０における複数のトランジスタの配置とは、点対称の関係となる。そして、第１画素セル１０ａの受光部２は、第２画素セル１０ｂと反対側の画素セル１０の受光部２と隣り合い、この画素セルの画素回路３０とは隣り合わない（図１参照）。第２画素セル１０ｂについても同様である。 The plurality of transistors are formed on the semiconductor substrate 100. The gate electrodes of the plurality of transistors are arranged in two rows, each along the first direction (left-right direction in FIG. 2). The pixel circuit 30 of the first pixel cell 10a and the pixel circuit 30 of the second pixel cell 10b have symmetry so that a plurality of transistors have the same arrangement by rotating one of them by 180 ° in a plan view. That is, the arrangement of the plurality of transistors in the pixel circuit 30 of the first pixel cell 10a and the arrangement of the plurality of transistors in the pixel circuit 30 of the second pixel cell 10b have a point-symmetrical relationship. The light receiving unit 2 of the first pixel cell 10a is adjacent to the light receiving unit 2 of the pixel cell 10 on the opposite side of the second pixel cell 10b, and is not adjacent to the pixel circuit 30 of this pixel cell (see FIG. 1). .. The same applies to the second pixel cell 10b.

このような固体撮像素子１においては、受光部２と画素回路３０とが交互に配置される場合に比べて、画素回路３０と受光部２の接合境界が減少する。そうすると、画素回路３０と受光部２との分離部の面積も減少するため、画素サイズを変えずに受光部２の面積率を拡大することができる。つまり、固体撮像素子１は、高感度化が容易である。 In such a solid-state image sensor 1, the junction boundary between the pixel circuit 30 and the light receiving unit 2 is reduced as compared with the case where the light receiving unit 2 and the pixel circuit 30 are arranged alternately. Then, since the area of the separated portion between the pixel circuit 30 and the light receiving portion 2 is also reduced, the area ratio of the light receiving portion 2 can be increased without changing the pixel size. That is, the solid-state image sensor 1 can easily be made highly sensitive.

画素回路３０は、電荷保持部５を有している。電荷保持部５は、転送用トランジスタ３１を介して配線６０によって受光部２に接続されている。電荷保持部５は、受光部２で生成された電荷を保持（蓄積）する。また、電荷保持部５は、配線６１を介して増幅用トランジスタ３３のゲート電極３３０にも接続される。 The pixel circuit 30 has a charge holding unit 5. The charge holding unit 5 is connected to the light receiving unit 2 by the wiring 60 via the transfer transistor 31. The charge holding unit 5 holds (accumulates) the charge generated by the light receiving unit 2. The charge holding unit 5 is also connected to the gate electrode 330 of the amplification transistor 33 via the wiring 61.

上述のように、複数のトランジスタには、複数の第１トランジスタと、第２トランジスタと、第３トランジスタとが含まれる。複数の第１トランジスタは、具体的には、転送用トランジスタ３１、増幅用トランジスタ３３、選択用トランジスタ３５、及び、カウント用トランジスタ３６である。第２トランジスタは、具体的には、第１リセット用トランジスタ３２であり、第３トランジスタは、具体的には、第２リセット用トランジスタ３４である。 As described above, the plurality of transistors include a plurality of first transistors, a second transistor, and a third transistor. Specifically, the plurality of first transistors are a transfer transistor 31, an amplification transistor 33, a selection transistor 35, and a counting transistor 36. The second transistor is specifically the first reset transistor 32, and the third transistor is specifically the second reset transistor 34.

以下、第１画素セル１０ａにおける、第１リセット用トランジスタ３２、及び、第２リセット用トランジスタ３４の配置について説明する。なお、第２画素セル１０ｂにおいては、平面視における上下の位置関係、及び、左右の位置関係のそれぞれが逆となる。 Hereinafter, the arrangement of the first reset transistor 32 and the second reset transistor 34 in the first pixel cell 10a will be described. In the second pixel cell 10b, the vertical positional relationship and the left-right positional relationship in the plan view are reversed.

上述のように、複数のトランジスタは、２行に分かれて配置され、第１リセット用トランジスタ３２、及び、第２リセット用トランジスタ３４は、異なる行に配置される。また、第１リセット用トランジスタ３２、及び、第２リセット用トランジスタ３４は、第１方向において並んで配置される。 As described above, the plurality of transistors are arranged in two rows, and the first reset transistor 32 and the second reset transistor 34 are arranged in different rows. Further, the first reset transistor 32 and the second reset transistor 34 are arranged side by side in the first direction.

第１画素セル１０ａにおいて、第１リセット用トランジスタ３２は、第１リセット用トランジスタ３２と同一の属する複数のトランジスタの中で最も左側（Ｘ軸−側）に位置している。第２リセット用トランジスタ３４についても同様である。 In the first pixel cell 10a, the first reset transistor 32 is located on the leftmost side (X-axis − side) of the plurality of transistors to which the same reset transistor 32 belongs. The same applies to the second reset transistor 34.

第１リセット用トランジスタ３２は、具体的には、拡散領域５３、５６と、ゲート電極３２０とを有している。第１画素セル１０ａにおいて、第１リセット用トランジスタ３２の拡散領域５３は、拡散領域５６よりも画素セル１０の左側に位置し、配線６２に接続されている。 Specifically, the first reset transistor 32 has diffusion regions 53 and 56 and a gate electrode 320. In the first pixel cell 10a, the diffusion region 53 of the first reset transistor 32 is located on the left side of the pixel cell 10 with respect to the diffusion region 56 and is connected to the wiring 62.

第２リセット用トランジスタ３４は、具体的には、拡散領域５１、５２と、ゲート電極３４０とを有している。第１画素セル１０ａにおいて、第２リセット用トランジスタ３４の拡散領域５１は、拡散領域５２よりも左側に位置し、配線６２に接続されている。 Specifically, the second reset transistor 34 has diffusion regions 51 and 52 and a gate electrode 340. In the first pixel cell 10a, the diffusion region 51 of the second reset transistor 34 is located on the left side of the diffusion region 52 and is connected to the wiring 62.

そして、第２方向から見た場合に、第１リセット用トランジスタ３２が有する、配線６２に接続される拡散領域５３の少なくとも一部は、第２リセット用トランジスタ３４が有する、配線６２に接続される拡散領域５１と重複する。つまり、拡散領域５３、５１は、実質的に第２方向に並んで配置される。 Then, when viewed from the second direction, at least a part of the diffusion region 53 of the first reset transistor 32 and connected to the wiring 62 is connected to the wiring 62 of the second reset transistor 34. It overlaps with the diffusion region 51. That is, the diffusion regions 53 and 51 are substantially arranged side by side in the second direction.

このように、拡散領域５３、５１が近くに配置されれば、拡散領域５３、５１に接続される必要がある配線６２の引き回しを簡素化することができる。例えば、図２のように、配線６２を第２方向に沿う直線状に形成することが可能となる。配線６２は、受光部２によって光が検出されたときにパルス電流が流れることでノイズ源となる。ノイズ源となる配線６２の引き回しが簡素化されれば、配線６２が発するノイズ対策が容易となる。具体的には、配線６２を低ノイズ化が望まれる電荷保持部５及び信号線１１０（後述）から離したり、配線６２からのノイズをシールドするための電源用配線、及び、グランド用配線を配置したりすることが容易となる。このように配線６２のノイズ対策がなされれば、受光信号の低ノイズ化が可能となる。 If the diffusion regions 53 and 51 are arranged close to each other in this way, it is possible to simplify the routing of the wiring 62 that needs to be connected to the diffusion regions 53 and 51. For example, as shown in FIG. 2, the wiring 62 can be formed in a straight line along the second direction. The wiring 62 becomes a noise source because a pulse current flows when light is detected by the light receiving unit 2. If the wiring of the wiring 62, which is a noise source, is simplified, it becomes easy to take measures against the noise generated by the wiring 62. Specifically, the wiring 62 is separated from the charge holding portion 5 and the signal line 110 (described later) for which noise reduction is desired, and the power supply wiring and the ground wiring for shielding the noise from the wiring 62 are arranged. It becomes easy to do. If the noise countermeasures for the wiring 62 are taken in this way, it is possible to reduce the noise of the received signal.

また、固体撮像素子１では、拡散領域５３、５１は、第１画素セル１０ａの受光部２の左端（左側のエッジ）よりも、さらに左側に位置する。これにより、配線６２が受光部２に重なってしまうことが抑制される。 Further, in the solid-state image sensor 1, the diffusion regions 53 and 51 are located further to the left side of the left end (left edge) of the light receiving unit 2 of the first pixel cell 10a. As a result, it is possible to prevent the wiring 62 from overlapping the light receiving unit 2.

また、後述のように、第１画素セル１０ａに含まれる第１リセット用トランジスタ３２の拡散領域５３は、第２画素セル１０ｂの左隣に位置する第３画素セルの第２リセット用トランジスタ３４と共有される。同様に、第１画素セル１０ａに含まれる第２リセット用トランジスタ３４の拡散領域５１は、第３画素セルに含まれる第１リセット用トランジスタ３２と共有される。 Further, as described later, the diffusion region 53 of the first reset transistor 32 included in the first pixel cell 10a is the second reset transistor 34 of the third pixel cell located to the left of the second pixel cell 10b. Be shared. Similarly, the diffusion region 51 of the second reset transistor 34 included in the first pixel cell 10a is shared with the first reset transistor 32 included in the third pixel cell.

これにより、複数のトランジスタを配置するために必要な領域の大きさが縮小するため、画素セル１０を縮小して固体撮像素子１を高集積化することが可能となる。 As a result, the size of the region required for arranging the plurality of transistors is reduced, so that the pixel cell 10 can be reduced and the solid-state image sensor 1 can be highly integrated.

また、第１画素セル１０ａにおいて、転送用トランジスタ３１が有する、電荷保持部５に接続される拡散領域５０と、増幅用トランジスタ３３のゲート電極３３０とは、第２方向において並んで配置される。 Further, in the first pixel cell 10a, the diffusion region 50 connected to the charge holding portion 5 of the transfer transistor 31 and the gate electrode 330 of the amplification transistor 33 are arranged side by side in the second direction.

これにより、ゲート電極３３０と電荷保持部５とを接続する配線６１の長さを短くすることが可能となる。このため、配線６１の寄生容量が低減され、高い光電変換ゲインを得ることができる。つまり、受光部２において発生した信号電荷から、より高い信号振幅を得ることができ、ノイズレベルに対する信号レベルの比率であるＳ／Ｎ比を高めることが可能である。また、配線６１の寄生抵抗が低減され、電荷転送時の高応答化が可能となる。 This makes it possible to shorten the length of the wiring 61 that connects the gate electrode 330 and the charge holding portion 5. Therefore, the parasitic capacitance of the wiring 61 is reduced, and a high photoelectric conversion gain can be obtained. That is, a higher signal amplitude can be obtained from the signal charge generated in the light receiving unit 2, and the S / N ratio, which is the ratio of the signal level to the noise level, can be increased. In addition, the parasitic resistance of the wiring 61 is reduced, and high response during charge transfer becomes possible.

［回路構成］
次に、画素回路３０の回路構成について、図１及び図２に加えて、図３〜図５を参照しながらより詳細に説明する。図３は、画素回路３０の回路構成を示す図である。図４は、画素回路３０が有する複数のトランジスタの配置の拡大図である。図５は、図４のＶ−Ｖ線における断面図である。 [Circuit configuration]
Next, the circuit configuration of the pixel circuit 30 will be described in more detail with reference to FIGS. 3 to 5 in addition to FIGS. 1 and 2. FIG. 3 is a diagram showing a circuit configuration of the pixel circuit 30. FIG. 4 is an enlarged view of the arrangement of a plurality of transistors included in the pixel circuit 30. FIG. 5 is a cross-sectional view taken along the line VV of FIG.

図１〜図５に示されるように、画素回路３０は、転送用トランジスタ３１、第１リセット用トランジスタ３２、増幅用トランジスタ３３、選択用トランジスタ３５、第２リセット用トランジスタ３４、及び、カウント用トランジスタ３６、電荷保持部５、及び、メモリ部６を備えている。また、図３では、画素回路３０に加えて受光部２も図示されている。 As shown in FIGS. 1 to 5, the pixel circuit 30 includes a transfer transistor 31, a first reset transistor 32, an amplification transistor 33, a selection transistor 35, a second reset transistor 34, and a counting transistor. 36, a charge holding unit 5, and a memory unit 6 are provided. Further, in FIG. 3, in addition to the pixel circuit 30, the light receiving unit 2 is also shown.

受光部２は、半導体基板１００内の上側の表面領域に形成されているフォトダイオードによって実現される。フォトダイオードは、ここではアバランシェフォトダイオード（以下、ＡＰＤとも記載される）である。受光部２は、例えば、ｐ型の半導体基板１００内に形成されたｎ型の拡散領域を備える。 The light receiving unit 2 is realized by a photodiode formed in the upper surface region in the semiconductor substrate 100. The photodiode is an avalanche photodiode (hereinafter, also referred to as APD) here. The light receiving unit 2 includes, for example, an n-type diffusion region formed in the p-type semiconductor substrate 100.

ＡＰＤによって実現される受光部２は、動作モードとして第１モードと第２モードとを有する。受光部２は、降伏電圧より小さな逆バイアス電圧が印加された状態において光を受光すると、光電変換を引き起こす光子の数に略比例する電荷量の電荷を、カソードに集電する（第１モード）。また、受光部２は、降伏電圧以上の逆バイアス電圧が印加された状態において光を受光すると、１つの光子による光電変換に起因して、飽和電荷量の電荷をカソードに集電する（第２モード）。受光部２は、アノードに接続されているバイアス電極１０１の電位を変化させることで、動作モードを変更可能である。 The light receiving unit 2 realized by the APD has a first mode and a second mode as operation modes. When the light receiving unit 2 receives light in a state where a reverse bias voltage smaller than the breakdown voltage is applied, the light receiving unit 2 collects an electric charge of an amount of charge substantially proportional to the number of photons that cause photoelectric conversion to the cathode (first mode). .. Further, when the light receiving unit 2 receives light in a state where a reverse bias voltage equal to or higher than the breakdown voltage is applied, the light receiving unit 2 collects a saturated charge amount of charge on the cathode due to photoelectric conversion by one photon (second). mode). The light receiving unit 2 can change the operation mode by changing the potential of the bias electrode 101 connected to the anode.

電荷保持部５は、受光部２で生成された電荷を保持する。ここで拡散領域５０は、いわゆるフローティングディフュージョン（FD：floating diffusion）部である。 The charge holding unit 5 holds the electric charge generated by the light receiving unit 2. Here, the diffusion region 50 is a so-called floating diffusion (FD) portion.

転送用トランジスタ３１は、半導体基板１００に形成された拡散領域５０、５２と、ゲート電極３１０とを有している。転送用トランジスタ３１の拡散領域５２は、配線６０を介して受光部２のカソードに接続され、かつ、第２リセット用トランジスタ３４と共有される。配線６０は、例えば金属配線である。拡散領域５０は、配線６１を介して拡散領域５６及びゲート電極３３０に接続され、かつ、カウント用トランジスタ３６と共有される。拡散領域５０は、電荷保持部５としても機能する。 The transfer transistor 31 has diffusion regions 50 and 52 formed on the semiconductor substrate 100 and a gate electrode 310. The diffusion region 52 of the transfer transistor 31 is connected to the cathode of the light receiving unit 2 via the wiring 60 and is shared with the second reset transistor 34. The wiring 60 is, for example, a metal wiring. The diffusion region 50 is connected to the diffusion region 56 and the gate electrode 330 via the wiring 61, and is shared with the counting transistor 36. The diffusion region 50 also functions as a charge holding unit 5.

転送用トランジスタ３１は、ゲート電極３１０に電圧が印加されてオンすることで、受光部２のカソードに集電されていた電荷を、拡散領域５０へと移動（転送）させる。 When a voltage is applied to the gate electrode 310 and the transfer transistor 31 is turned on, the electric charge collected on the cathode of the light receiving unit 2 is moved (transferred) to the diffusion region 50.

第１リセット用トランジスタ３２は、半導体基板１００に形成された拡散領域５３、５６と、ゲート電極３２０とを有している。第１リセット用トランジスタ３２の拡散領域５３には、配線６２を介して第１リセットドレイン電極１０２が接続されている。拡散領域５６は、配線６１を介して拡散領域５０及びゲート電極３３０と接続される。配線６１は、例えば金属配線である。 The first reset transistor 32 has diffusion regions 53 and 56 formed on the semiconductor substrate 100 and a gate electrode 320. The first reset drain electrode 102 is connected to the diffusion region 53 of the first reset transistor 32 via the wiring 62. The diffusion region 56 is connected to the diffusion region 50 and the gate electrode 330 via the wiring 61. The wiring 61 is, for example, a metal wiring.

第１リセット用トランジスタ３２は、ゲート電極３２０に電圧が印加されてオンすることで、拡散領域５０に蓄積されていた電荷を第１リセットドレイン電極１０２へと排出させる。つまり、第１リセット用トランジスタ３２は、拡散領域５０に蓄積されていた電荷をリセットする。 When a voltage is applied to the gate electrode 320 and the first reset transistor 32 is turned on, the electric charge accumulated in the diffusion region 50 is discharged to the first reset drain electrode 102. That is, the first reset transistor 32 resets the electric charge accumulated in the diffusion region 50.

増幅用トランジスタ３３は、半導体基板１００に形成された拡散領域５４、５８と、ゲート電極３３０とを有している。増幅用トランジスタ３３の拡散領域５８には、増幅用電極１０３が接続されている。拡散領域５４は、選択用トランジスタ３５と共有される。増幅用トランジスタ３３のゲート電極３３０は、配線６１を介して拡散領域５０及び拡散領域５６に接続されている。 The amplification transistor 33 has diffusion regions 54 and 58 formed on the semiconductor substrate 100 and a gate electrode 330. The amplification electrode 103 is connected to the diffusion region 58 of the amplification transistor 33. The diffusion region 54 is shared with the selection transistor 35. The gate electrode 330 of the amplification transistor 33 is connected to the diffusion region 50 and the diffusion region 56 via the wiring 61.

増幅用トランジスタ３３は、拡散領域５０に蓄積されている電荷の電荷量に応じた電圧を出力する。増幅用トランジスタ３３からの出力電圧が、画素セル１０から出力される受光信号（受光部２によって生成される電荷に応じた受光信号）である。 The amplification transistor 33 outputs a voltage corresponding to the amount of electric charge stored in the diffusion region 50. The output voltage from the amplification transistor 33 is a light receiving signal (light receiving signal corresponding to the electric charge generated by the light receiving unit 2) output from the pixel cell 10.

選択用トランジスタ３５は、半導体基板１００に形成された拡散領域５４、５５と、ゲート電極３５０とを有している。選択用トランジスタ３５の拡散領域５５は、信号線１１０に接続されている。拡散領域５４は、増幅用トランジスタ３３と共有される。 The selection transistor 35 has diffusion regions 54 and 55 formed on the semiconductor substrate 100 and a gate electrode 350. The diffusion region 55 of the selection transistor 35 is connected to the signal line 110. The diffusion region 54 is shared with the amplification transistor 33.

選択用トランジスタ３５は、ゲート電極３５０に電圧が印加されてオンしている場合にのみ、増幅用トランジスタ３３からの電圧（受光信号）を信号線１１０に出力させる。 The selection transistor 35 outputs the voltage (light receiving signal) from the amplification transistor 33 to the signal line 110 only when the voltage is applied to the gate electrode 350 and is turned on.

第２リセット用トランジスタ３４は、半導体基板１００に形成された拡散領域５１、５２と、ゲート電極３４０とを有している。第２リセット用トランジスタ３４の拡散領域５１には、配線６２を介して第２リセットドレイン電極１０４が接続されている。第２リセット用トランジスタ３４の拡散領域５２は、配線６０を介して受光部２のカソードに接続され、かつ、第２リセット用トランジスタ３４と共有される。 The second reset transistor 34 has diffusion regions 51 and 52 formed on the semiconductor substrate 100 and a gate electrode 340. The second reset drain electrode 104 is connected to the diffusion region 51 of the second reset transistor 34 via the wiring 62. The diffusion region 52 of the second reset transistor 34 is connected to the cathode of the light receiving unit 2 via the wiring 60 and is shared with the second reset transistor 34.

第２リセット用トランジスタ３４は、ゲート電極３４０に電圧が印加されてオンされることで、受光部２のカソードに蓄積されていた電荷を第２リセットドレイン電極１０４へと排出させる。つまり、第２リセット用トランジスタ３４は、受光部２のカソードに蓄積されていた電荷をリセットする。 When a voltage is applied to the gate electrode 340 and the second reset transistor 34 is turned on, the electric charge accumulated in the cathode of the light receiving unit 2 is discharged to the second reset drain electrode 104. That is, the second reset transistor 34 resets the electric charge accumulated in the cathode of the light receiving unit 2.

メモリ部６は、例えば、電荷を蓄積するキャパシタとして実現される。メモリ部６は、例えば、一対の電極と、その間に挟まれた絶縁層とを備える積層構造を有する。メモリ部６は、電極と、半導体層と、その間に挟まれた絶縁層との積層構造を有してもよい。メモリ部６は、例えば、半導体基板１００上に、絶縁層を介して配置されている。また、メモリ部６は、２つの配線層と、その間に挟まれた絶縁層との積層構造で構成されていてもよい。 The memory unit 6 is realized as, for example, a capacitor that stores electric charges. The memory unit 6 has, for example, a laminated structure including a pair of electrodes and an insulating layer sandwiched between them. The memory unit 6 may have a laminated structure of an electrode, a semiconductor layer, and an insulating layer sandwiched between the electrodes. The memory unit 6 is arranged on the semiconductor substrate 100, for example, via an insulating layer. Further, the memory unit 6 may be configured by a laminated structure of two wiring layers and an insulating layer sandwiched between them.

カウント用トランジスタ３６は、半導体基板１００に形成された拡散領域５０、５７と、ゲート電極３６０とを有している。 The counting transistor 36 has diffusion regions 50 and 57 formed on the semiconductor substrate 100 and a gate electrode 360.

カウント用トランジスタ３６の拡散領域５０は、配線６１を介して拡散領域５６及びゲート電極３３０に接続され、かつ、転送用トランジスタ３１と共有されている。カウント用トランジスタ３６の拡散領域５７は、メモリ部６に接続されている。 The diffusion region 50 of the counting transistor 36 is connected to the diffusion region 56 and the gate electrode 330 via the wiring 61, and is shared with the transfer transistor 31. The diffusion region 57 of the counting transistor 36 is connected to the memory unit 6.

カウント用トランジスタ３６は、ゲート電極３６０にオフとなる電圧が印加される場合には、拡散領域５０とメモリ部６との間で電荷が移動するのを禁止する。カウント用トランジスタ３６は、ゲート電極３６０にオンとなる電圧が印加されると、拡散領域５０とメモリ部６との間で電荷を移動させる。 The counting transistor 36 prohibits the transfer of electric charge between the diffusion region 50 and the memory unit 6 when a voltage that turns off is applied to the gate electrode 360. When a turning voltage is applied to the gate electrode 360, the counting transistor 36 moves an electric charge between the diffusion region 50 and the memory unit 6.

以上、画素回路３０の回路構成について説明した。なお、第１リセットドレイン電極１０２と第２リセットドレイン電極１０４とは、共有されていてもよい。また、増幅用電極１０３は、第２リセットドレイン電極１０４、第１リセットドレイン電極１０２とのうちの少なくとも一方と共有されてもよい。固体撮像素子１では、第１リセットドレイン電極１０２、及び、第２リセットドレイン電極１０４は、共有（互いに接続）されており、共通の配線６２（共通の電源）が接続される。 The circuit configuration of the pixel circuit 30 has been described above. The first reset drain electrode 102 and the second reset drain electrode 104 may be shared. Further, the amplification electrode 103 may be shared with at least one of the second reset drain electrode 104 and the first reset drain electrode 102. In the solid-state image sensor 1, the first reset drain electrode 102 and the second reset drain electrode 104 are shared (connected to each other), and a common wiring 62 (common power supply) is connected.

［動作］
次に、固体撮像素子１の動作について説明する。固体撮像素子１は、画素セル１０の動作を制御する制御部（制御回路）を備えている。制御部は、バイアス電極１０１に印加される電圧、画素回路３０に含まれる複数の第１トランジスタのゲート電極それぞれに印加される電圧等を制御することで、画素セル１０を制御する。 [motion]
Next, the operation of the solid-state image sensor 1 will be described. The solid-state image sensor 1 includes a control unit (control circuit) that controls the operation of the pixel cell 10. The control unit controls the pixel cell 10 by controlling the voltage applied to the bias electrode 101, the voltage applied to each of the gate electrodes of the plurality of first transistors included in the pixel circuit 30, and the like.

固体撮像素子１の制御部は、動作モードとして、第１受光モードと第２受光モードとを有する。第１受光モードでは、制御部は、画素セル１０の受光部２を第１モードで動作させる。制御部は、具体的には、受光部２が第１モードで動作するように、バイアス電極１０１に印加する電圧を調整する。 The control unit of the solid-state image sensor 1 has a first light receiving mode and a second light receiving mode as operation modes. In the first light receiving mode, the control unit operates the light receiving unit 2 of the pixel cell 10 in the first mode. Specifically, the control unit adjusts the voltage applied to the bias electrode 101 so that the light receiving unit 2 operates in the first mode.

第２受光モードでは、制御部は、画素セル１０の受光部２を第２モードで動作させる。制御部は、具体的には、受光部２が第２モードで動作するように、バイアス電極１０１に印加する電圧を調整し、第１モードよりも受光部２のアノード、カソード間の電位差が大きくなる方向に調節する。第２受光モードは、第１受光モードよりも、微弱な光を検出するのに適したモードである。 In the second light receiving mode, the control unit operates the light receiving unit 2 of the pixel cell 10 in the second mode. Specifically, the control unit adjusts the voltage applied to the bias electrode 101 so that the light receiving unit 2 operates in the second mode, and the potential difference between the anode and the cathode of the light receiving unit 2 is larger than that in the first mode. Adjust in the direction of The second light receiving mode is a mode more suitable for detecting weak light than the first light receiving mode.

第１受光モードにおいて、固体撮像素子１は、以下のように動作する。はじめに、固体撮像素子１の制御部は、第１リセット用トランジスタ３２と第２リセット用トランジスタ３４とカウント用トランジスタ３６とをオンして、受光部２のカソードと、電荷保持部５（拡散領域５０）と、メモリ部６とを初期化（蓄積されている電荷を排出）する。なお、このとき、転送用トランジスタ３１はオフにされている。 In the first light receiving mode, the solid-state image sensor 1 operates as follows. First, the control unit of the solid-state image sensor 1 turns on the first reset transistor 32, the second reset transistor 34, and the counting transistor 36, and turns on the cathode of the light receiving unit 2 and the charge holding unit 5 (diffusion region 50). ) And the memory unit 6 are initialized (the accumulated charge is discharged). At this time, the transfer transistor 31 is turned off.

次に、制御部は、第１リセット用トランジスタ３２と、第２リセット用トランジスタ３４と、カウント用トランジスタ３６とをオフにする。この状態が、画素セル１０のいわゆる露光状態である。受光部２は、露光状態において光を受光すると、光電変換を引き起こす光子の数に略比例する電荷量の電荷を、カソードに集電する。 Next, the control unit turns off the first reset transistor 32, the second reset transistor 34, and the count transistor 36. This state is the so-called exposure state of the pixel cell 10. When the light receiving unit 2 receives light in the exposed state, the light receiving unit 2 collects an electric charge having an amount of electric charge substantially proportional to the number of photons causing photoelectric conversion to the cathode.

ここで、第２リセット用トランジスタ３４のオフレベルの電位は、転送用トランジスタ３１のオフレベルの電位よりも低い。そのため、受光部２のカソードで集電する電荷の量が、カソードの飽和レベルに達すると、飽和レベルを超えた電荷は、第２リセット用トランジスタ３４のポテンシャル障壁を超えて第２リセットドレイン電極１０４へとオーバーフローする。 Here, the off-level potential of the second reset transistor 34 is lower than the off-level potential of the transfer transistor 31. Therefore, when the amount of electric charge collected at the cathode of the light receiving unit 2 reaches the saturation level of the cathode, the electric charge exceeding the saturation level exceeds the potential barrier of the second reset transistor 34 and the second reset drain electrode 104. Overflow to.

次に、制御部は、第１リセット用トランジスタ３２をオンすることで、電荷保持部５を初期化する。そして、制御部は、転送用トランジスタ３１をオンして、受光部２のカソードと電荷保持部５とを接続する。これにより、受光部２のカソードに集電された電荷が、電荷保持部５（拡散領域５０）に転送されて蓄積される。 Next, the control unit initializes the charge holding unit 5 by turning on the first reset transistor 32. Then, the control unit turns on the transfer transistor 31 to connect the cathode of the light receiving unit 2 and the charge holding unit 5. As a result, the electric charge collected on the cathode of the light receiving unit 2 is transferred to the electric charge holding unit 5 (diffusion region 50) and accumulated.

電荷保持部５に蓄積された電荷は、ゲート電極３３０が電荷保持部５に接続されている増幅用トランジスタ３３によって、蓄積された電荷の電荷量に応じた受光信号に変換される。制御部は、複数の画素セル１０のうち所望の画素セル１０の選択用トランジスタ３５をオンすることで、所望の画素セル１０から、受光信号を信号線１１０に出力させる。 The charge accumulated in the charge holding unit 5 is converted into a light receiving signal according to the amount of electric charge of the accumulated charge by the amplification transistor 33 in which the gate electrode 330 is connected to the charge holding unit 5. The control unit turns on the selection transistor 35 of the desired pixel cell 10 among the plurality of pixel cells 10 to output a light receiving signal from the desired pixel cell 10 to the signal line 110.

第２受光モードにおいて、固体撮像素子１は、以下のように動作する。制御部は、所定の測定期間を、複数の露光期間を含むように分割する。そして、制御部は、各露光期間に対応する露光工程で光電変換が起こったか否かに基づいて、測定期間内において受光部２によって検出した光子の数をカウントする。制御部は、画素セル１０を以下のように動作させる。 In the second light receiving mode, the solid-state image sensor 1 operates as follows. The control unit divides a predetermined measurement period so as to include a plurality of exposure periods. Then, the control unit counts the number of photons detected by the light receiving unit 2 within the measurement period based on whether or not photoelectric conversion has occurred in the exposure process corresponding to each exposure period. The control unit operates the pixel cell 10 as follows.

はじめに、制御部は、測定期間の開始時点において、第１リセット用トランジスタ３２と第２リセット用トランジスタ３４とカウント用トランジスタ３６とをオンして、受光部２のカソードと、電荷保持部５（拡散領域５０）と、メモリ部６とを初期化（リセット）する。なお、このとき、転送用トランジスタ３１は、オフにされている。 First, at the start of the measurement period, the control unit turns on the first reset transistor 32, the second reset transistor 34, and the counting transistor 36, and turns on the cathode of the light receiving unit 2 and the charge holding unit 5 (diffusion). The area 50) and the memory unit 6 are initialized (reset). At this time, the transfer transistor 31 is turned off.

次に、制御部は、各露光工程の露光期間の開始時点で、第１リセット用トランジスタ３２と、第２リセット用トランジスタ３４と、カウント用トランジスタ３６と、をオフにし、転送用トランジスタ３１をオンにする。この状態が、画素セル１０の露光状態である。受光部２は、露光状態において光を受光すると、１つの光子による光電変換に起因して電荷保持部５が飽和するレベル（飽和電荷量）程度の電荷をカソードに集電する。なお、上述のように、第２リセット用トランジスタ３４のオフレベルの電位は、転送用トランジスタ３１のオフレベルの電位よりも低い。そのため、受光部２のカソードの飽和レベルを超えて集電された電荷は、第２リセット用トランジスタ３４のポテンシャル障壁を超えて第２リセットドレイン電極１０４へとオーバーフローする。このため、第２モードにおいて受光部２のカソードに蓄電される電荷量（１つの光子が光電変換を起こした場合においてカソードに蓄電される電荷量）は、毎回ほぼ同じ（カソードの飽和レベルに対応する電荷量）になる。 Next, the control unit turns off the first reset transistor 32, the second reset transistor 34, and the counting transistor 36 at the start of the exposure period of each exposure step, and turns on the transfer transistor 31. To. This state is the exposure state of the pixel cell 10. When the light receiving unit 2 receives light in the exposed state, the light receiving unit 2 collects electric charges on the cathode at a level (saturated charge amount) at which the charge holding unit 5 is saturated due to photoelectric conversion by one photon. As described above, the off-level potential of the second reset transistor 34 is lower than the off-level potential of the transfer transistor 31. Therefore, the electric charge collected beyond the saturation level of the cathode of the light receiving unit 2 exceeds the potential barrier of the second reset transistor 34 and overflows to the second reset drain electrode 104. Therefore, the amount of electric charge stored in the cathode of the light receiving unit 2 in the second mode (the amount of electric charge stored in the cathode when one photon undergoes photoelectric conversion) is almost the same each time (corresponding to the saturation level of the cathode). The amount of electric charge to be used).

次に、制御部は、転送用トランジスタ３１をオンにして受光部２のカソードと電荷保持部５（拡散領域５０）とを接続する。これにより、受光部２のカソードに蓄電された電荷が、受光部２のカソードと電荷保持部５（拡散領域５０）とに分配される。 Next, the control unit turns on the transfer transistor 31 to connect the cathode of the light receiving unit 2 and the charge holding unit 5 (diffusion region 50). As a result, the electric charge stored in the cathode of the light receiving unit 2 is distributed to the cathode of the light receiving unit 2 and the charge holding unit 5 (diffusion region 50).

次に、制御部は、転送用トランジスタ３１をオフにする。これにより、電荷保持部５には、受光部２のカソードに集電された電荷の一部であって電荷保持部５に分配された電荷が保持される。 Next, the control unit turns off the transfer transistor 31. As a result, the charge holding unit 5 holds a part of the charges collected on the cathode of the light receiving unit 2 and distributed to the charge holding unit 5.

続いて、制御部は、カウント用トランジスタ３６をオンして、電荷保持部５に蓄積された電荷を、電荷保持部５とメモリ部６とに再分配する。つまり、制御部は、電荷保持部５に蓄積された電荷（の一部）をメモリ部６へ転送する。これにより、受光部２が光電変換により生成した電荷の一部が、メモリ部６へと移動して、メモリ部６の電荷量が増加する。 Subsequently, the control unit turns on the counting transistor 36 and redistributes the charge accumulated in the charge holding unit 5 to the charge holding unit 5 and the memory unit 6. That is, the control unit transfers (a part of) the electric charge accumulated in the electric charge holding unit 5 to the memory unit 6. As a result, a part of the electric charge generated by the light receiving unit 2 by the photoelectric conversion moves to the memory unit 6, and the amount of electric charge of the memory unit 6 increases.

一方、露光期間内に受光部２が光を受光しなかった場合には、受光部２は光電変換を起こさずカソードに電荷を集電しない。そのため、制御部が転送用トランジスタ３１をオンしても、受光部２のカソードから電荷保持部５への電荷の移動は起こらず、その後にカウント用トランジスタ３６がオンされても、メモリ部６の電荷量は増加しない。 On the other hand, if the light receiving unit 2 does not receive light within the exposure period, the light receiving unit 2 does not undergo photoelectric conversion and does not collect electric charges on the cathode. Therefore, even if the control unit turns on the transfer transistor 31, the charge does not move from the cathode of the light receiving unit 2 to the charge holding unit 5, and even if the counting transistor 36 is turned on after that, the memory unit 6 The amount of charge does not increase.

制御部は、上記の動作を、露光工程の回数だけ繰り返す。これにより、１回の測定期間に含まれる複数の露光工程のうち、受光部２が光を受光した露光工程の回数に応じた量の電荷が、メモリ部６に蓄積される。 The control unit repeats the above operation as many times as the number of exposure steps. As a result, of the plurality of exposure steps included in one measurement period, an amount of electric charge corresponding to the number of exposure steps in which the light receiving unit 2 receives light is accumulated in the memory unit 6.

なお、実際には、１回目の露光工程で受光部２が光を受光している場合、２回目以降の露光工程では、メモリ部６に既に電荷が蓄積されている。そのため、２回目以降の露光工程で増加するメモリ部６の電荷量は、１回目の露光工程のそれとは異なる。また、２回目以降の露光工程では、露光工程の開始時点で必ずしも第１リセット用トランジスタ３２をオフする必要は無い。ただし、これらの点は、本開示の趣旨ではないため、詳細な説明は省略する。 Actually, when the light receiving unit 2 receives light in the first exposure step, the electric charge is already accumulated in the memory unit 6 in the second and subsequent exposure steps. Therefore, the amount of charge of the memory unit 6 that increases in the second and subsequent exposure steps is different from that in the first exposure step. Further, in the second and subsequent exposure steps, it is not always necessary to turn off the first reset transistor 32 at the start of the exposure step. However, since these points are not the purpose of the present disclosure, detailed description thereof will be omitted.

測定期間の最後（複数の露光工程が全て終了した後）において、制御部は、カウント用トランジスタ３６をオンしてメモリ部６と電荷保持部５とを接続し、メモリ部６に蓄積された電荷をメモリ部６と電荷保持部５とに分配する。メモリ部６から電荷保持部５に分配された電荷は、ゲート電極３３０が電荷保持部５に接続されている増幅用トランジスタ３３によって、電荷量に応じた（つまり、受光部２が光を受光した露光工程の回数に応じた）受光信号に変換される。制御部は、複数の画素セル１０のうち所望の画素セル１０の選択用トランジスタ３５をオンすることで、所望の画素セル１０から、受光信号を信号線１１０に出力させる。 At the end of the measurement period (after all the plurality of exposure steps are completed), the control unit turns on the counting transistor 36 to connect the memory unit 6 and the charge holding unit 5, and the charge accumulated in the memory unit 6 Is distributed to the memory unit 6 and the charge holding unit 5. The charge distributed from the memory unit 6 to the charge holding unit 5 corresponds to the amount of charge by the amplification transistor 33 in which the gate electrode 330 is connected to the charge holding unit 5 (that is, the light receiving unit 2 receives light. It is converted into a received signal (according to the number of exposure steps). The control unit turns on the selection transistor 35 of the desired pixel cell 10 among the plurality of pixel cells 10 to output a light receiving signal from the desired pixel cell 10 to the signal line 110.

［画素セルのレイアウト］
次に、固体撮像素子１における複数の画素セル１０のレイアウトについて、図１、図２、図４、及び、図５を参照しながら説明する。 [Pixel cell layout]
Next, the layout of the plurality of pixel cells 10 in the solid-state image sensor 1 will be described with reference to FIGS. 1, 2, 4, and 5.

図１に示されるように、複数の画素セル１０は、半導体基板１００に、２次元アレイ状に形成されている。半導体基板１００は、例えばｐ型のシリコン基板である。半導体基板１００の上面には、ｎ型ウェル領域８が第１方向（図１の左右方向）に長く形成されている。ｎ型ウェル領域８内には、ｐ型ウェル領域９がｎ型ウェル領域８の長手方向（第１方向）に沿って形成されている。 As shown in FIG. 1, the plurality of pixel cells 10 are formed in a two-dimensional array on the semiconductor substrate 100. The semiconductor substrate 100 is, for example, a p-type silicon substrate. An n-type well region 8 is formed long on the upper surface of the semiconductor substrate 100 in the first direction (left-right direction in FIG. 1). In the n-type well region 8, a p-type well region 9 is formed along the longitudinal direction (first direction) of the n-type well region 8.

画素回路３０は、ｐ型ウェル領域９内に形成されている。受光部２は、半導体基板１００においてｎ型ウェル領域８の外側のｐ型の領域に形成されている。 The pixel circuit 30 is formed in the p-type well region 9. The light receiving portion 2 is formed in the p-type region outside the n-type well region 8 in the semiconductor substrate 100.

１つのｐ型ウェル領域９の長手方向の一方の辺に沿って、複数（図１では、３つ）の画素セル１０（以下、第１の画素セル群とも記載される）が並んで配置されている。また、このｐ型ウェル領域９の長手方向の他方の辺に沿って、複数（図１では、３つ）の画素セル１０（以下、第２の画素セル群とも記載される）が並んで配置されている。このｐ型ウェル領域９内には、第１の画素セル群の画素セル１０それぞれの画素回路３０と、第２の画素セル群の画素セル１０それぞれの画素回路３０とが形成されている。 A plurality of (three in FIG. 1) pixel cells 10 (hereinafter, also referred to as a first pixel cell group) are arranged side by side along one side in the longitudinal direction of one p-type well region 9. ing. Further, a plurality of (three in FIG. 1) pixel cells 10 (hereinafter, also referred to as a second pixel cell group) are arranged side by side along the other side of the p-type well region 9 in the longitudinal direction. Has been done. In the p-type well region 9, a pixel circuit 30 of each pixel cell 10 of the first pixel cell group and a pixel circuit 30 of each pixel cell 10 of the second pixel cell group are formed.

なお、図１の例では、１つのｐ型ウェル領域９内に、第１の画素セル群及び第２の画素セル群の６つの画素セル１０の画素回路３０が形成されているが、これに限られない。第１の画素セル群は、２以下の画素セル１０を含んでもよいし、４以上の画素セル１０を含んでもよい。第２の画素セル群は、２以下の画素セル１０を含んでもよいし、４以上の画素セル１０を含んでもよい。第２の画素セル群に含まれる画素セル１０の数は、第１の画素セル群に含まれる画素セル１０の数と同じであってもよいし、異なっていてもよい。 In the example of FIG. 1, the pixel circuits 30 of the six pixel cells 10 of the first pixel cell group and the second pixel cell group are formed in one p-type well region 9. Not limited. The first pixel cell group may include 2 or less pixel cells 10 or 4 or more pixel cells 10. The second pixel cell group may include 2 or less pixel cells 10 or 4 or more pixel cells 10. The number of pixel cells 10 included in the second pixel cell group may be the same as or different from the number of pixel cells 10 included in the first pixel cell group.

図１の例では、第１の画素セル群に含まれる複数の画素セル１０は、同一の形状及び大きさを有しており、第２の画素セル群に含まれる複数の画素セル１０は、同一の形状及び大きさを有している。さらに、第１の画素セル群に含まれる画素セル１０と、第２の画素セル群に含まれる画素セル１０も、同一の形状及び大きさを有している。 In the example of FIG. 1, the plurality of pixel cells 10 included in the first pixel cell group have the same shape and size, and the plurality of pixel cells 10 included in the second pixel cell group are It has the same shape and size. Further, the pixel cell 10 included in the first pixel cell group and the pixel cell 10 included in the second pixel cell group also have the same shape and size.

このように、複数の画素セル１０の形状及び大きさが同一であれば、複数の画素セル１０のそれぞれに接続される配線６０、６１の形状をほぼ同じにできる。つまり、配線６０、６１の長さを均一化することが可能となり、配線６０、６１の寄生抵抗および寄生容量を均一化することが可能となる。言い換えれば、複数の画素セル１０の間の特性のばらつきを低減することが可能となる。 As described above, if the shapes and sizes of the plurality of pixel cells 10 are the same, the shapes of the wirings 60 and 61 connected to the plurality of pixel cells 10 can be substantially the same. That is, it is possible to make the lengths of the wirings 60 and 61 uniform, and it is possible to make the parasitic resistance and the parasitic capacitance of the wirings 60 and 61 uniform. In other words, it is possible to reduce the variation in characteristics among the plurality of pixel cells 10.

また、平面視において、複数の画素セル１０のうちで第２方向（ｐ型ウェル領域９の短手方向、図１の上下方向）に隣り合って配置される２つの画素セル１０は、受光部２同士が隣接しているか、あるいは、画素回路３０同士が隣接している。 Further, in a plan view, the two pixel cells 10 arranged adjacent to each other in the second direction (the lateral direction of the p-type well region 9 and the vertical direction in FIG. 1) among the plurality of pixel cells 10 are light receiving units. The two are adjacent to each other, or the pixel circuits 30 are adjacent to each other.

［画素回路内の構成要素のレイアウト］
次に、画素回路３０内の構成要素のレイアウトについて説明する。以下では、一例として第１画素セル１０ａの画素回路３０内の構成要素のレイアウトについて説明する。第２画素セル１０ｂの画素回路３０内の構成要素のレイアウトについては、上下左右が逆となる。 [Layout of components in pixel circuit]
Next, the layout of the components in the pixel circuit 30 will be described. Hereinafter, as an example, the layout of the components in the pixel circuit 30 of the first pixel cell 10a will be described. The layout of the components in the pixel circuit 30 of the second pixel cell 10b is upside down, left and right.

図２、図４、及び、図５に示されるように、第１画素セル１０ａの画素回路３０に含まれる複数のトランジスタは、２行に分かれて実装される。この２行は、具体的には、第２リセット用トランジスタ３４、転送用トランジスタ３１、及び、カウント用トランジスタ３６が左側（Ｘ軸−側）からこの順に第１方向に沿って並ぶ第１の行と、第１リセット用トランジスタ３２、増幅用トランジスタ３３、及び、選択用トランジスタ３５が左側からこの順に第１方向に沿って並ぶ第２の行とを含む。第１の行は、第２の行よりも受光部２の近くに位置するが、この位置関係は逆であってもよい。 As shown in FIGS. 2, 4, and 5, a plurality of transistors included in the pixel circuit 30 of the first pixel cell 10a are mounted in two rows. Specifically, these two rows are the first row in which the second reset transistor 34, the transfer transistor 31, and the counting transistor 36 are arranged in this order from the left side (X-axis-side) along the first direction. A second row in which the first reset transistor 32, the amplification transistor 33, and the selection transistor 35 are arranged in this order from the left side in the first direction is included. The first row is located closer to the light receiving unit 2 than the second row, but this positional relationship may be reversed.

複数の拡散領域５０〜５８のそれぞれは、ｐ型ウェル領域９内に形成されたｎ型の拡散領域である。図２、図４、及び、図５に示されるように、第１の行においては、拡散領域５１、５２、５０、５７が図中の左側からこの順で第１方向に沿って並んでいる。また、第２の行においては、拡散領域５３、５６、５８、５４、５５が図中の左側からこの順で第１方向に沿って並んでいる。 Each of the plurality of diffusion regions 50 to 58 is an n-type diffusion region formed in the p-type well region 9. As shown in FIGS. 2, 4, and 5, in the first row, the diffusion regions 51, 52, 50, and 57 are arranged in this order from the left side in the figure along the first direction. .. Further, in the second row, the diffusion regions 53, 56, 58, 54, 55 are arranged in this order from the left side in the drawing along the first direction.

拡散領域５９は、ｐ型ウェル領域９内に形成されたｐ型の拡散領域である。拡散領域５９は、ウェル用配線を介して、画素セル１０内のｐ型ウェル領域９の電圧を固定するための電源（一般的にはグランド電源）に接続される。拡散領域５９は、言い換えれば、ウェルコンタクトである。ウェル用配線は、例えば金属配線である。ｎ型ウェル領域８は、ｐ型ウェル領域９との間で逆バイアスとなる電源（一般的には、１〜５Ｖ程度）に接続される。 The diffusion region 59 is a p-type diffusion region formed in the p-type well region 9. The diffusion region 59 is connected to a power supply (generally a ground power supply) for fixing the voltage of the p-type well region 9 in the pixel cell 10 via the well wiring. The diffusion region 59 is, in other words, a well contact. The well wiring is, for example, metal wiring. The n-type well region 8 is connected to a power source (generally about 1 to 5 V) that has a reverse bias with the p-type well region 9.

固体撮像素子１においては、拡散領域５９は、第１画素セル１０ａの画素回路３０及び第２画素セル１０ｂの回路の境界部に配置され、第１画素セル１０ａ及び第２画素セル１０ｂによって共有される。しかしながら、第１画素セル１０ａ用の拡散領域５９、及び、第２画素セル１０ｂ用の拡散領域５９が別々に配置されてもよい。 In the solid-state image sensor 1, the diffusion region 59 is arranged at the boundary between the pixel circuit 30 of the first pixel cell 10a and the circuit of the second pixel cell 10b, and is shared by the first pixel cell 10a and the second pixel cell 10b. NS. However, the diffusion region 59 for the first pixel cell 10a and the diffusion region 59 for the second pixel cell 10b may be arranged separately.

複数のゲート電極３１０〜３６０のそれぞれは、第２方向に長い形状を有する。複数のゲート電極３１０〜３６０のそれぞれは、平面視においてライン状（直線状）であるが、Ｌ字状などのその他の形状であってもよい。第１の行においては、ゲート電極３４０、３１０、３６０が図中の左側からこの順で第１方向に沿って並んでいる。また、第２の行においては、ゲート電極３２０、３３０、３５０が図中の左側からこの順で第１方向に沿って並んでいる。 Each of the plurality of gate electrodes 310-360 has a long shape in the second direction. Each of the plurality of gate electrodes 310 to 360 is linear in a plan view, but may have other shapes such as an L shape. In the first row, the gate electrodes 340, 310, 360 are arranged in this order from the left side in the drawing along the first direction. Further, in the second row, the gate electrodes 320, 330, and 350 are arranged in this order from the left side in the drawing along the first direction.

複数のゲート電極３１０〜３６０のそれぞれは、酸化シリコン等からなるゲート絶縁膜（図示せず）を介して、半導体基板１００上に形成されている。複数のゲート電極３１０〜３６０のそれぞれは、第１方向において隣り合う２つの拡散領域の端同士を架け渡すように、半導体基板１００上に形成されている。画素回路３０が有する複数のトランジスタのそれぞれは、隣り合う２つの拡散領域と、その間を架け渡すゲート電極と、ゲート絶縁膜とによって構成されている。 Each of the plurality of gate electrodes 310 to 360 is formed on the semiconductor substrate 100 via a gate insulating film (not shown) made of silicon oxide or the like. Each of the plurality of gate electrodes 310 to 360 is formed on the semiconductor substrate 100 so as to bridge the ends of two adjacent diffusion regions in the first direction. Each of the plurality of transistors included in the pixel circuit 30 is composed of two adjacent diffusion regions, a gate electrode that bridges the two adjacent diffusion regions, and a gate insulating film.

なお、図５に示されるように、電気的に接続されてはいけない拡散領域の間には、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）７０等の絶縁体によって分離される。電気的に接続されてはいけない拡散領域は、異なる導電型の拡散領域によって分離されてもよい。また、ゲート電極間の距離が離れた箇所には、例えばゲート電極と同一の材料によって形成されるダミー部材が配置されていてもよい。 As shown in FIG. 5, the diffusion regions that should not be electrically connected are separated by an insulator such as STI (Shallow Trench Isolation) 70. Diffusion regions that should not be electrically connected may be separated by different conductive diffusion regions. Further, for example, a dummy member formed of the same material as the gate electrode may be arranged at a position where the distance between the gate electrodes is large.

［１８０°対称構造とその効果］
図２に示されるように、複数の画素セル１０のうち第２方向に並ぶ第１画素セル１０ａ及び第２画素セル１０ｂに着目すると、第１画素セル１０ａ、及び、第２画素セル１０ｂは、一方を１８０°回転すると当該一方は、他方と同一の構造となる。つまり、第１画素セル１０ａ、及び、第２画素セル１０ｂは、点対称な構造を有する。 [180 ° symmetric structure and its effect]
As shown in FIG. 2, focusing on the first pixel cell 10a and the second pixel cell 10b arranged in the second direction among the plurality of pixel cells 10, the first pixel cell 10a and the second pixel cell 10b are When one is rotated 180 °, the other has the same structure as the other. That is, the first pixel cell 10a and the second pixel cell 10b have a point-symmetrical structure.

そして、第１画素セル１０ａ及び第２画素セル１０ｂは、画素回路３０同士が、第１画素セル１０ａの受光部２である第１受光部と第２画素セル１０ｂの受光部２である第２受光部との間で第１方向において隣り合う。 Then, in the first pixel cell 10a and the second pixel cell 10b, the pixel circuits 30 are the first light receiving unit 2 which is the light receiving unit 2 of the first pixel cell 10a and the second light receiving unit 2 of the second pixel cell 10b. Adjacent to the light receiving unit in the first direction.

これにより、第２方向において画素回路３０と受光部２とが交互に配置される構成（以下、比較例とも記載される）に比べて、画素回路３０と受光部２との境界の数を減らすことができる。比較例では、画素回路３０と受光部２との境界は、２行につき４か所となるが、固体撮像素子１では、２行につき２か所となり、受光部２同士の境界が１カ所追加される。固体撮像素子１では、比較例に比べて、分離部を設ける必要がある境界を１か所減らすことができる。なお、画素回路３０同士の境界は、分離部を設ける必要性は低い。 As a result, the number of boundaries between the pixel circuit 30 and the light receiving unit 2 is reduced as compared with the configuration in which the pixel circuit 30 and the light receiving unit 2 are alternately arranged in the second direction (hereinafter, also referred to as a comparative example). be able to. In the comparative example, the boundary between the pixel circuit 30 and the light receiving unit 2 is 4 places per 2 lines, but in the solid-state image sensor 1, it is 2 places per 2 lines, and 1 boundary between the light receiving parts 2 is added. Will be done. In the solid-state image sensor 1, as compared with the comparative example, it is possible to reduce one boundary where a separation portion needs to be provided. It is less necessary to provide a separation portion at the boundary between the pixel circuits 30.

したがって、固体撮像素子１では、分離部として割り当てられる面積を減少させることで、受光部２の面積率を拡大することができる。つまり、固体撮像素子１は、高感度化が容易である。 Therefore, in the solid-state image sensor 1, the area ratio of the light receiving unit 2 can be increased by reducing the area allocated as the separation unit. That is, the solid-state image sensor 1 can easily be made highly sensitive.

［拡散領域を第２方向に並べる構造とその効果］
また、図２等に示されるように、固体撮像素子１においては、第１画素セル１０ａが有する画素回路３０の右側（第１方向における第１側の一例）に第２画素セル１０ｂが有する画素回路３０が位置する。このような場合、第１画素セル１０ａにおいて、第１リセット用トランジスタ３２及び第２リセット用トランジスタ３４は、これら以外のトランジスタ（つまり、複数の第１トランジスタ）よりも左側（第１方向における第１側の反対の第２側の一例）に位置する。また、第２方向から見た場合に、第１リセット用トランジスタ３２が有する、配線６２に接続される拡散領域５３（第１拡散領域の一例）の少なくとも一部は、第２リセット用トランジスタ３４が有する、配線６２に接続される拡散領域５１（第２拡散領域の一例）と重複する。なお、第２方向から見た場合に、拡散領域５３及び拡散領域５１の一方の全体が、拡散領域５３及び拡散領域５１の他方と重複してもよい。つまり、拡散領域５１、５３は、第２方向に沿って並んで配置される。 [Structure of arranging diffusion regions in the second direction and its effect]
Further, as shown in FIG. 2 and the like, in the solid-state image sensor 1, the pixels of the second pixel cell 10b are on the right side of the pixel circuit 30 of the first pixel cell 10a (an example of the first side in the first direction). The circuit 30 is located. In such a case, in the first pixel cell 10a, the first reset transistor 32 and the second reset transistor 34 are on the left side (that is, the first in the first direction) of the transistors other than these (that is, the plurality of first transistors). It is located on the second side opposite the side). Further, when viewed from the second direction, at least a part of the diffusion region 53 (an example of the first diffusion region) of the first reset transistor 32 and connected to the wiring 62 is the second reset transistor 34. It overlaps with the diffusion region 51 (an example of the second diffusion region) connected to the wiring 62. When viewed from the second direction, the entire one of the diffusion region 53 and the diffusion region 51 may overlap with the other of the diffusion region 53 and the diffusion region 51. That is, the diffusion regions 51 and 53 are arranged side by side along the second direction.

このような構成によれば、配線６２からのノイズを低減することができる。配線６２には、第１リセットドレイン電極１０２、及び、第２リセットドレイン電極１０４と同じ電圧が印加されている。例えば、第２リセット用トランジスタ３４がオンで、かつ、受光部２によって光が検出されたときには、配線６２に瞬時パルス状の大電流が流れる。また、第２リセット用トランジスタ３４がオフのときには、受光部２において過剰な電荷が発生した際に、オーバーフローした電荷が配線６２に流れ込む。そのため、配線６２は、理想的には一定電圧であるが、過剰な電流が流れ込むことで電圧の揺らぎが発生しやすい。配線６２と、電荷保持部５または信号線１１０との間に寄生容量が存在する場合、配線６２で発生した電圧の揺らぎは、受光信号に対するノイズとなり、画質の低下の原因となる。 According to such a configuration, noise from the wiring 62 can be reduced. The same voltage as that of the first reset drain electrode 102 and the second reset drain electrode 104 is applied to the wiring 62. For example, when the second reset transistor 34 is on and light is detected by the light receiving unit 2, a large instantaneous pulse-shaped current flows through the wiring 62. Further, when the second reset transistor 34 is off, when an excessive charge is generated in the light receiving unit 2, the overflowed charge flows into the wiring 62. Therefore, the wiring 62 has an ideal constant voltage, but the voltage is liable to fluctuate due to the excessive current flowing into the wiring 62. When a parasitic capacitance exists between the wiring 62 and the charge holding portion 5 or the signal line 110, the fluctuation of the voltage generated in the wiring 62 becomes noise for the received signal and causes deterioration of the image quality.

これに対し、上述のように拡散領域５１、５３が第２方向に沿って並んで配置されれば、配線６２の少なくとも拡散領域５３、５１に接続される部分を直線状に形成することができる。配線６２が直線状に形成されることで、配線６２が発するノイズへの対策が容易となる。具体的には、配線６２を電荷保持部５から遠ざけたり、配線６２と信号線１１０の間にノイズをシールドするための電源線等を配置したりすることが容易となる。 On the other hand, if the diffusion regions 51 and 53 are arranged side by side along the second direction as described above, at least the portion of the wiring 62 connected to the diffusion regions 53 and 51 can be formed in a straight line. .. By forming the wiring 62 in a straight line, it becomes easy to take measures against the noise generated by the wiring 62. Specifically, it becomes easy to move the wiring 62 away from the charge holding portion 5 and to arrange a power supply line or the like for shielding noise between the wiring 62 and the signal line 110.

このようなノイズへの対策が行われれば、画素回路３０は、ノイズが抑制された受光信号を出力することができる。なお、ノイズをシールドするための電源線は、例えば、ｎ型ウェル領域８に電圧を印加するための配線、ｐ型ウェル領域９に電圧を印加するための配線、及び、拡散領域５８に電圧を印加するための配線等である。 If measures against such noise are taken, the pixel circuit 30 can output a light receiving signal in which noise is suppressed. The power supply line for shielding noise is, for example, a wiring for applying a voltage to the n-type well region 8, a wiring for applying a voltage to the p-type well region 9, and a voltage in the diffusion region 58. Wiring for applying.

また、固体撮像素子１では、拡散領域５３、５１は、第１画素セル１０ａの受光部２の左端（左側のエッジ）よりも、さらに左側に位置する。これにより、配線６２が受光部２に重なってしまうことが抑制される。 Further, in the solid-state image sensor 1, the diffusion regions 53 and 51 are located further to the left side of the left end (left edge) of the light receiving portion 2 of the first pixel cell 10a. As a result, it is possible to prevent the wiring 62 from overlapping the light receiving unit 2.

［画素セル間において拡散領域を共有する構造とその効果］
また、図４に示されるように、第１画素セル１０ａが有する画素回路３０（以下、第１画素回路とも記載される）の左側には、第３画素セル１０ｃが有する画素回路３０（以下、第３画素回路とも記載される）が位置する。第１画素回路に含まれる第１リセット用トランジスタ３２の拡散領域５３は、第３画素回路に含まれる第２リセット用トランジスタ３４と共有される。第１画素回路に含まれる第２リセット用トランジスタ３４の拡散領域５１は、第３画素回路に含まれる第１リセット用トランジスタ３２と共有される。 [Structure that shares the diffusion area between pixel cells and its effect]
Further, as shown in FIG. 4, on the left side of the pixel circuit 30 (hereinafter, also referred to as the first pixel circuit) included in the first pixel cell 10a, the pixel circuit 30 (hereinafter, also referred to as the first pixel circuit) included in the third pixel cell 10c. (Also referred to as a third pixel circuit) is located. The diffusion region 53 of the first reset transistor 32 included in the first pixel circuit is shared with the second reset transistor 34 included in the third pixel circuit. The diffusion region 51 of the second reset transistor 34 included in the first pixel circuit is shared with the first reset transistor 32 included in the third pixel circuit.

これにより、複数のトランジスタを配置するために必要な領域を減らすことができるため、画素セル１０を縮小して高集積化することができる。 As a result, the area required for arranging the plurality of transistors can be reduced, so that the pixel cell 10 can be reduced and highly integrated.

［電荷保持部を増幅用トランジスタのゲート電極に近づける構造とその効果］
また、図２に示されるように、第１画素セル１０ａにおいて、転送用トランジスタ３１が有する、電荷保持部５に接続される拡散領域５０（第３拡散領域の一例）と、増幅用トランジスタ３３のゲート電極３３０とは、第２方向において並んで配置される。また、拡散領域５０とゲート電極３３０とは、第２方向において隣り合い、かつ、近接して配置される。 [Structure that brings the charge holding part closer to the gate electrode of the amplification transistor and its effect]
Further, as shown in FIG. 2, in the first pixel cell 10a, the diffusion region 50 (an example of the third diffusion region) of the transfer transistor 31 and connected to the charge holding unit 5 and the amplification transistor 33. The gate electrodes 330 are arranged side by side in the second direction. Further, the diffusion region 50 and the gate electrode 330 are arranged adjacent to each other and close to each other in the second direction.

これにより、拡散領域５０とゲート電極３３０とを接続する配線６１の長さを短くすることができる。配線６１の長さが短くなれば、配線６１の寄生容量が低減されることで高い光電変換ゲインを得ることができる。 As a result, the length of the wiring 61 connecting the diffusion region 50 and the gate electrode 330 can be shortened. If the length of the wiring 61 is shortened, the parasitic capacitance of the wiring 61 is reduced, so that a high photoelectric conversion gain can be obtained.

受光部２が入射光を受光することよって発生した信号電荷は、転送用トランジスタ３１をオンにした際には、受光部２の寄生容量及び電荷保持部５の寄生容量に比例して、受光部２及び電荷保持部５に割り当てられる。そして、信号振幅は、受光部２から転送される信号電荷の量に応じて低下し、受光部２及び電荷保持部５が略同電位となる電圧（振幅）で安定する。ここで、電荷保持部５の寄生容量が小さくできる上記構成（言い換えれば、光電変換ゲインが高い上記構成）によれば、信号振幅の低下を最小限に抑制することができる。 When the transfer transistor 31 is turned on, the signal charge generated by the light receiving unit 2 receiving the incident light is proportional to the parasitic capacitance of the light receiving unit 2 and the parasitic capacitance of the charge holding unit 5. It is assigned to 2 and the charge holding unit 5. Then, the signal amplitude decreases according to the amount of signal charge transferred from the light receiving unit 2, and is stabilized at a voltage (amplitude) at which the light receiving unit 2 and the charge holding unit 5 have substantially the same potential. Here, according to the above configuration in which the parasitic capacitance of the charge holding unit 5 can be reduced (in other words, the above configuration in which the photoelectric conversion gain is high), the decrease in signal amplitude can be suppressed to the minimum.

また、第２受光モードにおいて、カウント用トランジスタ３６をオンして電荷保持部５の電荷をメモリ部６に転送するにあたり、メモリ部６の容量が小さすぎる場合にはメモリ部６が飽和しやすくなることでダイナミックレンジが低下する。メモリ部６の容量が大きすぎる場合には１回のカウント当たりの振幅が小さくなり、ノイズによるカウント回数の誤読が発生し得る。このため、メモリ部６の容量は目標のカウント回数に応じて最適化する必要がある。 Further, in the second light receiving mode, when the counting transistor 36 is turned on and the charge of the charge holding unit 5 is transferred to the memory unit 6, if the capacity of the memory unit 6 is too small, the memory unit 6 tends to saturate. This reduces the dynamic range. If the capacity of the memory unit 6 is too large, the amplitude per count becomes small, and the number of counts may be misread due to noise. Therefore, it is necessary to optimize the capacity of the memory unit 6 according to the target number of counts.

ここで、電荷保持部５の寄生容量を小さくできる上記構成（言い換えれば、光電変換ゲインが高い上記構成）によれば、電荷保持部５の寄生容量が小さくなった分だけ、メモリ部６の最適な容量が小さくなる。メモリ部６の低容量化により、メモリ部６が配線間容量によって形成される場合には、配線層の面積低減が可能であり、これにより、光学的な感度が向上する。また、メモリ部６が、酸化膜を介した半導体基板１００とゲート電極との間の容量によって形成される場合には、拡散領域の面積の低減が可能である。拡散領域の面積が低減されれば、受光部２の面積拡大を図ることができ、これにより高感度化が可能となる。また、配線６１の寄生抵抗が低減されれば、電荷転送時の応答速度の向上も可能となる。 Here, according to the above configuration in which the parasitic capacitance of the charge holding unit 5 can be reduced (in other words, the above configuration in which the photoelectric conversion gain is high), the memory unit 6 is optimized by the amount that the parasitic capacitance of the charge holding unit 5 is reduced. Capacity becomes smaller. By reducing the capacity of the memory unit 6, when the memory unit 6 is formed by the capacity between the wirings, the area of the wiring layer can be reduced, which improves the optical sensitivity. Further, when the memory unit 6 is formed by the capacitance between the semiconductor substrate 100 and the gate electrode via the oxide film, the area of the diffusion region can be reduced. If the area of the diffusion region is reduced, the area of the light receiving unit 2 can be expanded, which makes it possible to increase the sensitivity. Further, if the parasitic resistance of the wiring 61 is reduced, the response speed at the time of charge transfer can be improved.

［変形例］
上述の実施の形態は、本開示の様々な実施の形態の一つに過ぎない。上述の実施の形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。例えば、画素回路３０における複数のトランジスタの数は、６つであるが、複数のトランジスタの数を５つに減らすこともできる。図６は、このような変形例に係る固体撮像素子が備える２つの画素セルを示す図である。図７は、変形例に係る画素回路の回路構成を示す図である。 [Modification example]
The embodiments described above are merely one of the various embodiments of the present disclosure. The above-described embodiment can be changed in various ways depending on the design and the like as long as the object of the present disclosure can be achieved. For example, the number of a plurality of transistors in the pixel circuit 30 is 6, but the number of a plurality of transistors can be reduced to 5. FIG. 6 is a diagram showing two pixel cells included in the solid-state image sensor according to such a modification. FIG. 7 is a diagram showing a circuit configuration of a pixel circuit according to a modified example.

図６及び図７に示されるように、変形例に係る固体撮像素子１ａは、画素回路３０ａを備え、画素回路３０ａには、カウント用トランジスタ３６が含まれない。図６に示されるように、第１画素セル１０ａの画素回路３０ａにおいては、複数のトランジスタは、２行に分かれて実装される。この２行は、具体的には、第２リセット用トランジスタ３４、及び、転送用トランジスタ３１が左側（Ｘ軸−側）からこの順に第１方向に沿って並ぶ第１の行と、第１リセット用トランジスタ３２、増幅用トランジスタ３３、及び、選択用トランジスタ３５が左側からこの順に第１方向に沿って並ぶ第２の行とを含む。第１の行は、第２の行よりも受光部２の近くに位置するが、この位置関係は逆であってもよい。 As shown in FIGS. 6 and 7, the solid-state image sensor 1a according to the modified example includes the pixel circuit 30a, and the pixel circuit 30a does not include the counting transistor 36. As shown in FIG. 6, in the pixel circuit 30a of the first pixel cell 10a, a plurality of transistors are mounted in two rows. Specifically, these two rows include a first row in which the second reset transistor 34 and the transfer transistor 31 are arranged in this order from the left side (X-axis-side) along the first direction, and the first reset. The transistor 32, the amplification transistor 33, and the selection transistor 35 include a second row in which the selection transistor 35 is arranged in this order from the left side in the first direction. The first row is located closer to the light receiving unit 2 than the second row, but this positional relationship may be reversed.

このように、カウント用トランジスタ３６が省略されれば、画素回路３０ａが実装される領域の、複数のトランジスタを配置するために必要な第１方向の寸法が短くなる。つまり、画素セル１０の大きさを微細化することができる。 In this way, if the counting transistor 36 is omitted, the dimension in the first direction required for arranging the plurality of transistors in the region where the pixel circuit 30a is mounted becomes short. That is, the size of the pixel cell 10 can be miniaturized.

なお、カウント用トランジスタ３６省略される場合、第２受光モードにおいてカウント機能が利用できなくなる、このため、画素回路３０ａが出力する受光信号は、各画素が光を検出したか否かを示す２値の信号となる。 If the counting transistor 36 is omitted, the counting function cannot be used in the second light receiving mode. Therefore, the light receiving signal output by the pixel circuit 30a is a binary value indicating whether or not each pixel has detected light. It becomes a signal of.

［まとめ］
以上説明したように、固体撮像素子１は、半導体基板１００と、半導体基板１００に、第１方向、及び、第１方向と交差する第２方向のそれぞれに沿って２次元アレイ状に形成された複数の画素セル１０とを備える。複数の画素セル１０のそれぞれは、入射光を受光して電荷を生成する受光部２と、受光部２で生成された電荷を保持する電荷保持部５、複数の第１トランジスタ、リセット電圧が与えられる配線６２と前記電荷保持部５を接続するための第２トランジスタ、及び、受光部２と配線６２を接続するための第３トランジスタを含む画素回路３０とを有する。複数の画素セル１０に含まれる、第２方向において並ぶ第１画素セル１０ａ及び第２画素セル１０ｂは、画素回路３０同士が、第１画素セル１０ａの受光部２である第１受光部と第２画素セル１０ｂの受光部２である第２受光部との間で第１方向において隣り合う。第１画素セル１０ａが有する画素回路３０である第１画素回路の第１方向における第１側には、第２画素セル１０ｂが有する画素回路３０である第２画素回路が位置する。第１画素回路において、第２トランジスタ及び第３トランジスタは、複数の第１トランジスタよりも第１方向における第１側の反対の第２側に位置し、第２方向から見た場合に、第２トランジスタが有する、配線６２に接続される第１拡散領域の少なくとも一部は、第３トランジスタが有する、配線６２に接続される第２拡散領域と重複する。第２トランジスタは、例えば、第１リセット用トランジスタ３２であり、第３トランジスタは、例えば、第２リセット用トランジスタである。第１拡散領域は、例えば、拡散領域５３であり、第２拡散領域は、例えば、拡散領域５１である。 [summary]
As described above, the solid-state image sensor 1 is formed on the semiconductor substrate 100 and the semiconductor substrate 100 in a two-dimensional array shape along each of the first direction and the second direction intersecting the first direction. It includes a plurality of pixel cells 10. Each of the plurality of pixel cells 10 is provided with a light receiving unit 2 that receives incident light and generates an electric charge, a charge holding unit 5 that holds the electric charge generated by the light receiving unit 2, a plurality of first transistors, and a reset voltage. It has a second transistor for connecting the wiring 62 to be connected to the charge holding unit 5, and a pixel circuit 30 including a third transistor for connecting the light receiving unit 2 and the wiring 62. In the first pixel cell 10a and the second pixel cell 10b, which are included in the plurality of pixel cells 10 and are arranged in the second direction, the pixel circuits 30 are the first light receiving unit and the first light receiving unit 2 of the first pixel cell 10a. It is adjacent to the second light receiving unit, which is the light receiving unit 2 of the two-pixel cell 10b, in the first direction. The second pixel circuit, which is the pixel circuit 30 of the second pixel cell 10b, is located on the first side in the first direction of the first pixel circuit, which is the pixel circuit 30 of the first pixel cell 10a. In the first pixel circuit, the second transistor and the third transistor are located on the second side opposite to the first side in the first direction with respect to the plurality of first transistors, and when viewed from the second direction, the second transistor is located. At least a part of the first diffusion region connected to the wiring 62 of the transistor overlaps with the second diffusion region of the third transistor connected to the wiring 62. The second transistor is, for example, the first reset transistor 32, and the third transistor is, for example, the second reset transistor. The first diffusion region is, for example, the diffusion region 53, and the second diffusion region is, for example, the diffusion region 51.

これにより、受光部２と画素回路３０との接合境界が減少するため、このような接合境界に配置される必要がある、電界を緩和するための分離部の面積を減らすことができる。分離部の面積を減らして受光部２の面積を大きくすることで高感度化を図ることができる。また、受光部２で発生する電流パルスによるノイズ現が混入しやすい配線６２の引き回しを簡素化することができ、このような配線６２に対するノイズ対策（シールド配線の形成など）が容易となるため、受光信号の低ノイズ化が可能となる。 As a result, the junction boundary between the light receiving portion 2 and the pixel circuit 30 is reduced, so that the area of the separation portion for relaxing the electric field, which needs to be arranged at such a junction boundary, can be reduced. Higher sensitivity can be achieved by reducing the area of the separating portion and increasing the area of the light receiving portion 2. Further, it is possible to simplify the routing of the wiring 62 in which noise due to the current pulse generated in the light receiving unit 2 is likely to be mixed, and it becomes easy to take measures against noise (such as forming a shield wiring) for such wiring 62. It is possible to reduce the noise of the received signal.

また、例えば、第２方向から見た場合に、第１拡散領域及び第２拡散領域の一方の全体が、第１拡散領域及び第２拡散領域の他方と重複する。 Further, for example, when viewed from the second direction, the entire one of the first diffusion region and the second diffusion region overlaps with the other of the first diffusion region and the second diffusion region.

これにより、受光部２で発生する電流パルスによるノイズ現が混入しやすい配線６２を第２方向に沿う直線状にすることが容易となり、このような配線６２に対するノイズ対策（シールド配線の形成など）が容易となるため、受光信号の低ノイズ化が可能となる。 As a result, it becomes easy to make the wiring 62 in which noise due to the current pulse generated in the light receiving unit 2 is likely to be mixed into a straight line along the second direction, and noise countermeasures for such wiring 62 (formation of shield wiring, etc.) Therefore, it is possible to reduce the noise of the received signal.

また、例えば、第１画素回路の第１方向における第２側には、複数の画素セル１０に含まれる第３画素セル１０ｃが有する画素回路である第３画素回路が位置する。第１画素回路に含まれる第２トランジスタの拡散領域５３は、第３画素回路に含まれる第３トランジスタと共有され、第１画素回路に含まれる第３トランジスタの第２拡散領域は、第３画素回路に含まれる第２トランジスタと共有される。 Further, for example, on the second side of the first pixel circuit in the first direction, a third pixel circuit, which is a pixel circuit of the third pixel cell 10c included in the plurality of pixel cells 10, is located. The diffusion region 53 of the second transistor included in the first pixel circuit is shared with the third transistor included in the third pixel circuit, and the second diffusion region of the third transistor included in the first pixel circuit is the third pixel. It is shared with the second transistor included in the circuit.

これにより、複数のトランジスタを配置するために必要な領域を減らすことができるため、画素セル１０の第１方向における長さを短くできる。したがって、複数の画素セル１０の高集積化を図ることができる。 As a result, the area required for arranging the plurality of transistors can be reduced, so that the length of the pixel cell 10 in the first direction can be shortened. Therefore, it is possible to achieve high integration of the plurality of pixel cells 10.

また、例えば、複数の第１トランジスタには、受光部２によって生成された電荷を、電荷保持部５に転送するための転送用トランジスタ３１と、電荷保持部５で保持される電荷に応じた電圧を受光信号として出力する増幅用トランジスタ３３と、増幅用トランジスタ３３が出力する受光信号を信号線に出力するかどうかを選択する選択用トランジスタ３５とが含まれる。 Further, for example, the plurality of first transistors have a transfer transistor 31 for transferring the charge generated by the light receiving unit 2 to the charge holding unit 5, and a voltage corresponding to the charge held by the charge holding unit 5. Is included as an amplification transistor 33 that outputs the light receiving signal as a light receiving signal, and a selection transistor 35 that selects whether or not to output the light receiving signal output by the amplification transistor 33 to the signal line.

これにより、転送用トランジスタ３１、第１リセット用トランジスタ３２、及び、増幅用トランジスタ３３を含む画素回路３０によって、受光部２で受光した光に応じた受光信号を生成することができる。 As a result, the pixel circuit 30 including the transfer transistor 31, the first reset transistor 32, and the amplification transistor 33 can generate a light receiving signal according to the light received by the light receiving unit 2.

また、例えば、転送用トランジスタ３１が有する、電荷保持部５に接続される第３拡散領域と、増幅用トランジスタ３３のゲート電極３３０とは、第２方向において並んで配置される。第３拡散領域は、例えば、拡散領域５０である。 Further, for example, the third diffusion region of the transfer transistor 31 connected to the charge holding portion 5 and the gate electrode 330 of the amplification transistor 33 are arranged side by side in the second direction. The third diffusion region is, for example, the diffusion region 50.

これにより、受光部２での露光完了後に、転送用トランジスタ３１をオンにして、信号電荷を電荷保持部５に転送する際の信号振幅の低下が抑制され、ノイズレベルに対して高い信号振幅を維持できる。さらに、第２受光モードにおいて、メモリ部６の最適な容量値が電荷保持部５の容量に比例して小さくなるため、開口率の拡大、及び、受光部２の面積率拡大による高感度化などが実現できる。さらに、配線６１の寄生抵抗が低減することで、電荷転送時の応答速度の高速化が可能となる。 As a result, after the exposure in the light receiving unit 2 is completed, the transfer transistor 31 is turned on to suppress a decrease in the signal amplitude when the signal charge is transferred to the charge holding unit 5, and the signal amplitude is high with respect to the noise level. Can be maintained. Further, in the second light receiving mode, the optimum capacitance value of the memory unit 6 becomes smaller in proportion to the capacity of the charge holding unit 5, so that the aperture ratio is increased and the area ratio of the light receiving unit 2 is increased to increase the sensitivity. Can be realized. Further, by reducing the parasitic resistance of the wiring 61, it is possible to increase the response speed at the time of charge transfer.

また、例えば、画素回路３０は、さらに、メモリ部６を備える。複数の第１トランジスタには、さらに、電荷保持部５とメモリ部６とを接続するためのカウント用トランジスタ３６が含まれる。 Further, for example, the pixel circuit 30 further includes a memory unit 6. The plurality of first transistors further include a counting transistor 36 for connecting the charge holding unit 5 and the memory unit 6.

これにより、第２の受光モードで光を検出した回数に相当する電荷量をメモリ部６に蓄積することができるため、実質的に検出できるフォトンの数が増加する。つまり、ダイナミックレンジを拡大することができる。 As a result, the amount of electric charge corresponding to the number of times light is detected in the second light receiving mode can be stored in the memory unit 6, so that the number of photons that can be substantially detected increases. That is, the dynamic range can be expanded.

また、例えば、第１画素回路の第１拡散領域、及び、第２拡散領域は、第１画素セル１０ａの受光部２よりも、第１方向における第２側に位置する。 Further, for example, the first diffusion region and the second diffusion region of the first pixel circuit are located on the second side in the first direction with respect to the light receiving portion 2 of the first pixel cell 10a.

これにより、配線６２が受光部２に重なってしまうことが抑制される。 As a result, it is possible to prevent the wiring 62 from overlapping the light receiving unit 2.

また、例えば、第１画素回路及び第２画素回路は、半導体基板１００に形成されたｐ型ウェル領域９に配置される。ｐ型ウェル領域９のうち第１画素回路及び第２画素回路の境界部には、ｐ型ウェル領域９に電圧を印加するためのウェルコンタクトが配置される。ウェルコンタクトは、例えば、拡散領域５９である。 Further, for example, the first pixel circuit and the second pixel circuit are arranged in the p-type well region 9 formed on the semiconductor substrate 100. A well contact for applying a voltage to the p-type well region 9 is arranged at the boundary between the first pixel circuit and the second pixel circuit in the p-type well region 9. The well contact is, for example, the diffusion region 59.

これにより、第１画素回路及び第２画素回路によって、ウェルコンタクトの共通化を図ることができる。 As a result, the well contact can be standardized by the first pixel circuit and the second pixel circuit.

また、例えば、受光部２は、入射光の受光により発生した電荷をアバランシェ増倍によって増倍する増倍領域を有する。 Further, for example, the light receiving unit 2 has a multiplication region in which the electric charge generated by receiving the incident light is multiplied by the avalanche multiplication.

これにより、受光部２としてアバランシェフォトダイオードを使用することができる。 As a result, an avalanche photodiode can be used as the light receiving unit 2.

また、例えば、平面視において、第１画素セル１０ａにおける、受光部２、複数の第１トランジスタ、第２トランジスタ、及び、第３トランジスタの配置と、第２画素セル１０ｂにおける、受光部２、複数の第１トランジスタ、第２トランジスタ、及び、第３トランジスタの配置とは、点対称である。 Further, for example, in a plan view, the arrangement of the light receiving unit 2, the plurality of first transistors, the second transistor, and the third transistor in the first pixel cell 10a, and the light receiving unit 2, the plurality of light receiving units 2 in the second pixel cell 10b. The arrangement of the first transistor, the second transistor, and the third transistor is point-symmetrical.

これにより、複数のトランジスタの配置の簡素化を図ることができる。 This makes it possible to simplify the arrangement of the plurality of transistors.

（その他の実施の形態）
以上、実施の形態に係る固体撮像素子について説明したが、本開示は、上記実施の形態に限定されるものではない。 (Other embodiments)
Although the solid-state image sensor according to the embodiment has been described above, the present disclosure is not limited to the above embodiment.

例えば、上記実施の形態で説明された複数のトランジスタの配置は一例であり、複数のトランジスタの配置は、本開示の目的の範囲内で変更されてもよい。例えば、固体撮像素子の一部の領域で、他の領域と異なる配置が採用されてもよい。 For example, the arrangement of the plurality of transistors described in the above embodiment is an example, and the arrangement of the plurality of transistors may be changed within the scope of the object of the present disclosure. For example, an arrangement different from that of other regions may be adopted in a part region of the solid-state image sensor.

また、上記実施の形態では、固体撮像素子の制御部は、画素セルを第１受光モード及び第２受光モードの２つの受光モードで動作させた。しかしながら、制御部は、画素セルを第１受光モードで動作させなくてもよく、画素セルを第２受光モードのみで動作させてもよい。 Further, in the above embodiment, the control unit of the solid-state image sensor operates the pixel cell in two light receiving modes, a first light receiving mode and a second light receiving mode. However, the control unit does not have to operate the pixel cell in the first light receiving mode, and may operate the pixel cell only in the second light receiving mode.

また、上記実施の形態において、ウェルコンタクト（拡散領域５９）以外の拡散領域５１〜５８の導電型をｐ型にし、ウェルコンタクト（拡散領域５９）の導電型をｎ型とし、ｐ型ウェル領域９をｎ型ウェル領域としてもよい。この場合、ｐ型ウェル領域９とｎ型ウェル領域８の境界がなくなるため、画素セルの大きさを微細化できる。 Further, in the above embodiment, the conductive type of the diffusion regions 51 to 58 other than the well contact (diffusion region 59) is made p-type, the conductive type of well contact (diffusion region 59) is made n-type, and the p-type well region 9 is formed. May be an n-type well region. In this case, since the boundary between the p-type well region 9 and the n-type well region 8 disappears, the size of the pixel cell can be miniaturized.

また、上記実施の形態では、ウェルコンタクトは複数の画素セルのｐ型ウェル領域の電圧を等しく揃えるために、複数の画素セルに１つずつ配置されている。しかしながら、ウェルコンタクトが複数の画素セルのそれぞれに配置される必要はない。ウェルコンタクトは、複数の画素セルにつき１つ配置されてもよいし、１行分の画素セルに対して１〜２か所程度、配置されてもよい。ウェルコンタクトが減らされれば、画素セルの大きさを縮小することができる。 Further, in the above embodiment, the well contacts are arranged one by one in the plurality of pixel cells in order to equalize the voltages in the p-type well regions of the plurality of pixel cells. However, well contacts need not be arranged in each of the plurality of pixel cells. One well contact may be arranged for each of a plurality of pixel cells, or may be arranged at about 1 to 2 places for one row of pixel cells. If the well contact is reduced, the size of the pixel cell can be reduced.

また、上記実施の形態では、第１方向及び第２方向は、直交するものとして説明されたが、第１方向及び第２方向のなす角度は９０度未満であってもよい。この場合、第１画素セルにおける複数のトランジスタの配置と、第２画素セルにおける複数のトランジスタ配置は点対称とはならない場合があるが、複数のトランジスタの配置順は同一となる。 Further, in the above embodiment, the first direction and the second direction are described as being orthogonal to each other, but the angle formed by the first direction and the second direction may be less than 90 degrees. In this case, the arrangement of the plurality of transistors in the first pixel cell and the arrangement of the plurality of transistors in the second pixel cell may not be point-symmetrical, but the arrangement order of the plurality of transistors is the same.

また、上記実施の形態において説明に用いられた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。 In addition, all the numbers used in the description in the above-described embodiment are exemplified for the purpose of specifically explaining the present disclosure, and the present disclosure is not limited to the illustrated numbers.

また、上記実施の形態で説明された回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、または容量素子等の素子が接続されたものも本開示に含まれる。 Further, the circuit configuration described in the above embodiment is an example, and the present disclosure is not limited to the above circuit configuration. That is, similarly to the above circuit configuration, a circuit capable of realizing the characteristic functions of the present disclosure is also included in the present disclosure. For example, in the present disclosure, elements such as switching elements (transistors), resistance elements, and capacitive elements are connected in series or in parallel to a certain element within a range in which the same function as the above circuit configuration can be realized. included.

また、上記実施の形態では、固体撮像素子が有する構成要素の主たる材料について例示しているが、固体撮像素子が有する積層構造の各層には、上記実施の形態の積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。また、図面においては、各構成要素の角部及び辺は直線的に記載されているが、製造上の理由などにより、角部及び辺が丸みを帯びたものも本開示に含まれる。 Further, in the above-described embodiment, the main materials of the components of the solid-state image sensor are illustrated, but each layer of the laminated structure of the solid-state image sensor realizes the same function as the laminated structure of the above-described embodiment. Other materials may be included to the extent possible. Further, in the drawings, the corners and sides of each component are shown linearly, but the present disclosure also includes those having rounded corners and sides due to manufacturing reasons and the like.

その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。例えば、本開示は、固体撮像素子の製造方法として実現されてもよい。 In addition, it is realized by applying various modifications to each embodiment that can be conceived by those skilled in the art, or by arbitrarily combining the components and functions of each embodiment without departing from the spirit of the present disclosure. Also included in this disclosure. For example, the present disclosure may be realized as a method for manufacturing a solid-state image sensor.

１、１ａ 固体撮像素子
２ 受光部
５ 電荷保持部
６ メモリ部
８ ｎ型ウェル領域
９ ｐ型ウェル領域
１０ 画素セル
１０ａ 第１画素セル
１０ｂ 第２画素セル
１０ｃ 第３画素セル
３０、３０ａ 画素回路
３１ 転送用トランジスタ
３２ 第１リセット用トランジスタ
３３ 増幅用トランジスタ
３４ 第２リセット用トランジスタ
３５ 選択用トランジスタ
３６ カウント用トランジスタ
５０、５１、５２、５３、５４、５５、５６、５７、５８、５９ 拡散領域
６０、６１、６２ 配線
７０ ＳＴＩ
１００ 半導体基板
１０１ バイアス電極
１０２ 第１リセットドレイン電極
１０３ 増幅用電極
１０４ 第２リセットドレイン電極
１１０ 信号線
３１０、３１０、３２０、３３０、３４０、３５０、３６０ ゲート電極 1, 1a Solid-state image sensor 2 Light receiving part 5 Charge holding part 6 Memory part 8 n-type well area 9 p-type well area 10 pixel cell 10a 1st pixel cell 10b 2nd pixel cell 10c 3rd pixel cell 30, 30a pixel circuit 31 Transistor for transfer 32 Transistor for first reset 33 Transistor for amplification 34 Transistor for second reset 35 Transistor for selection 36 Transistor for counting 50, 51, 52, 53, 54, 55, 56, 57, 58, 59 Diffusion region 60, 61, 62 Wiring 70 STI
100 Semiconductor substrate 101 Bias electrode 102 1st reset drain electrode 103 Amplification electrode 104 2nd reset drain electrode 110 Signal line 310, 310, 320, 330, 340, 350, 360 Gate electrode

Claims (10)

半導体基板と、
前記半導体基板に、第１方向、及び、前記第１方向と交差する第２方向のそれぞれに沿って２次元アレイ状に形成された複数の画素セルとを備え、
前記複数の画素セルのそれぞれは、
入射光を受光して電荷を生成する受光部と、
前記受光部で生成された前記電荷を保持する電荷保持部、複数の第１トランジスタ、リセット電圧が与えられる配線と前記電荷保持部を接続するための第２トランジスタ、及び、前記受光部と前記配線を接続するための第３トランジスタを含む画素回路とを有し、
前記複数の画素セルに含まれる、前記第２方向において並ぶ第１画素セル及び第２画素セルは、前記画素回路同士が、前記第１画素セルの前記受光部である第１受光部と前記第２画素セルの前記受光部である第２受光部との間で前記第１方向において隣り合い、
前記第１画素セルが有する前記画素回路である第１画素回路の前記第１方向における第１側には、前記第２画素セルが有する前記画素回路である第２画素回路が位置し、
前記第１画素回路において、
前記第２トランジスタ及び前記第３トランジスタは、前記複数の第１トランジスタよりも前記第１方向における前記第１側の反対の第２側に位置し、
前記第２方向から見た場合に、前記第２トランジスタが有する、前記配線に接続される第１拡散領域の少なくとも一部は、前記第３トランジスタが有する、前記配線に接続される第２拡散領域と重複する
固体撮像素子。 With a semiconductor substrate
The semiconductor substrate is provided with a plurality of pixel cells formed in a two-dimensional array along each of a first direction and a second direction intersecting the first direction.
Each of the plurality of pixel cells
A light receiving part that receives incident light and generates an electric charge,
A charge holding unit that holds the charge generated by the light receiving unit, a plurality of first transistors, a second transistor for connecting a wiring to which a reset voltage is applied and the charge holding unit, and the light receiving unit and the wiring. Has a pixel circuit including a third transistor for connecting
In the first pixel cell and the second pixel cell, which are included in the plurality of pixel cells and are lined up in the second direction, the pixel circuits are the first light receiving unit and the first light receiving unit of the first pixel cell. Adjacent to the second light receiving part, which is the light receiving part of the two-pixel cell, in the first direction,
The second pixel circuit, which is the pixel circuit of the second pixel cell, is located on the first side of the first pixel circuit, which is the pixel circuit of the first pixel cell, in the first direction.
In the first pixel circuit
The second transistor and the third transistor are located on the second side opposite to the first side in the first direction with respect to the plurality of first transistors.
When viewed from the second direction, at least a part of the first diffusion region connected to the wiring of the second transistor is a second diffusion region of the third transistor connected to the wiring. Solid-state image sensor that overlaps with. 前記第２方向から見た場合に、前記第１拡散領域及び前記第２拡散領域の一方の全体が、前記第１拡散領域及び前記第２拡散領域の他方と重複する
請求項１に記載の固体撮像素子。 The solid according to claim 1, wherein when viewed from the second direction, the entire one of the first diffusion region and the second diffusion region overlaps with the other of the first diffusion region and the second diffusion region. Image sensor. 前記第１画素回路の前記第１方向における前記第２側には、前記複数の画素セルに含まれる第３画素セルが有する前記画素回路である第３画素回路が位置し、
前記第１画素回路に含まれる前記第２トランジスタの前記第１拡散領域は、前記第３画素回路に含まれる前記第３トランジスタと共有され、
前記第１画素回路に含まれる前記第３トランジスタの前記第２拡散領域は、前記第３画素回路に含まれる前記第２トランジスタと共有される
請求項１または２に記載の固体撮像素子。 On the second side of the first pixel circuit in the first direction, a third pixel circuit, which is the pixel circuit of the third pixel cell included in the plurality of pixel cells, is located.
The first diffusion region of the second transistor included in the first pixel circuit is shared with the third transistor included in the third pixel circuit.
The solid-state image sensor according to claim 1 or 2, wherein the second diffusion region of the third transistor included in the first pixel circuit is shared with the second transistor included in the third pixel circuit. 前記複数の第１トランジスタには、
前記受光部によって生成された前記電荷を、前記電荷保持部に転送するための転送用トランジスタと、
前記電荷保持部で保持される前記電荷に応じた電圧を受光信号として出力する増幅用トランジスタと、
前記増幅用トランジスタが出力する前記受光信号を信号線に出力するかどうかを選択する選択用トランジスタとが含まれる
請求項１〜３のいずれか１項に記載の固体撮像素子。 The plurality of first transistors are
A transfer transistor for transferring the electric charge generated by the light receiving unit to the electric charge holding unit, and
An amplification transistor that outputs a voltage corresponding to the charge held by the charge holding unit as a received signal.
The solid-state image sensor according to any one of claims 1 to 3, which includes a selection transistor for selecting whether or not to output the received light signal output by the amplification transistor to a signal line. 前記転送用トランジスタが有する、前記電荷保持部に接続される第３拡散領域と、前記増幅用トランジスタのゲート電極とは、前記第２方向において並んで配置される
請求項４に記載の固体撮像素子。 The solid-state imaging device according to claim 4, wherein the third diffusion region connected to the charge holding portion of the transfer transistor and the gate electrode of the amplification transistor are arranged side by side in the second direction. .. 前記画素回路は、さらに、メモリ部を備え、
前記複数の第１トランジスタには、さらに、前記電荷保持部と前記メモリ部とを接続するためのカウント用トランジスタが含まれる
請求項４または５に記載の固体撮像素子。 The pixel circuit further includes a memory unit.
The solid-state imaging device according to claim 4 or 5, wherein the plurality of first transistors further include a counting transistor for connecting the charge holding unit and the memory unit. 前記第１画素回路の前記第１拡散領域、及び、前記第２拡散領域は、前記第１画素セルの前記受光部よりも、前記第１方向における前記第２側に位置する
請求項１〜６のいずれか１項に記載の固体撮像素子。 Claims 1 to 6 in which the first diffusion region and the second diffusion region of the first pixel circuit are located on the second side in the first direction with respect to the light receiving portion of the first pixel cell. The solid-state imaging device according to any one of the above items. 前記第１画素回路及び前記第２画素回路は、前記半導体基板に形成されたウェル領域に配置され、
前記ウェル領域のうち前記第１画素回路及び前記第２画素回路の境界部には、前記ウェル領域に電圧を印加するためのウェルコンタクトが配置される
請求項１〜７のいずれか１項に記載の固体撮像素子。 The first pixel circuit and the second pixel circuit are arranged in a well region formed on the semiconductor substrate.
The invention according to any one of claims 1 to 7, wherein a well contact for applying a voltage to the well region is arranged at a boundary between the first pixel circuit and the second pixel circuit in the well region. Solid-state image sensor. 前記受光部は、前記入射光の受光により発生した電荷をアバランシェ増倍によって増倍する増倍領域を有する
請求項１〜８のいずれか１項に記載の固体撮像素子。 The solid-state image sensor according to any one of claims 1 to 8, wherein the light receiving unit has a multiplication region in which the electric charge generated by receiving the incident light is multiplied by an avalanche multiplication. 平面視において、前記第１画素セルにおける、前記受光部、前記複数の第１トランジスタ、前記第２トランジスタ、及び、前記第３トランジスタの配置と、前記第２画素セルにおける、前記受光部、前記複数の第１トランジスタ、前記第２トランジスタ、及び、前記第３トランジスタの配置とは、点対称である
請求項１〜９のいずれか１項に記載の固体撮像素子。 In a plan view, the arrangement of the light receiving unit, the plurality of first transistors, the second transistor, and the third transistor in the first pixel cell, and the light receiving unit, the plurality of the light receiving units in the second pixel cell. The solid-state image sensor according to any one of claims 1 to 9, wherein the arrangement of the first transistor, the second transistor, and the third transistor is point-symmetrical.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023089884A1 (en) * 2021-11-22 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 Optical detection device, imaging device, and ranging device

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