JP2021061331A - 半導体装置 - Google Patents
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Abstract
Description
図1〜図10は、第1実施形態にかかる半導体装置A1を示している。半導体装置A1は、2つの半導体素子1,2、2つのリードフレーム3,4、導通部材5、複数のワイヤ611,612,621,622、および、封止部材7を備えている。
図11および図12は、第2実施形態にかかる半導体装置B1を示している。図11は、半導体装置B1を示す斜視図である。図12は、半導体装置B1を示す断面図であって、図8に示す断面に対応する。
図15および図16は、第3実施形態にかかる半導体装置C1を示している。図15は、半導体装置C1を示す斜視図である。図16は、半導体装置C1を示す断面図であって、図8に示す断面に対応する。
[付記1]
第1半導体素子と、
第2半導体素子と、
前記第1半導体素子および前記第2半導体素子を覆う封止部材と、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第1半導体素子に導通接続された第1リードフレームと、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第2半導体素子に導通接続された第2リードフレームと、
を備えており、
前記第1リードフレームは、前記第1半導体素子が搭載された第1搭載部を含み、
前記第2リードフレームは、前記第2半導体素子が搭載された第2搭載部を含み、
前記第1搭載部は、前記第1半導体素子に対向する第1搭載面を有し、
前記第2搭載部は、前記第2半導体素子に対向する第2搭載面を有し、
前記第1搭載面と前記第2搭載面とは、前記封止部材の厚さ方向に見て重なる、ことを特徴とする半導体装置。
[付記2]
前記第1搭載部および前記第2搭載部に挟まれた導通部材をさらに備えており、
前記第1搭載部と前記第2搭載部とが、前記導通部材を介して導通する、付記1に記載の半導体装置。
[付記3]
前記第1搭載部、前記導通部材および前記第2搭載部に跨って、前記厚さ方向に貫通する貫通孔が形成されている、付記2に記載の半導体装置。
[付記4]
前記貫通孔には、前記封止部材の一部が形成されており、
当該封止部材の一部は、円筒状である、付記3に記載の半導体装置。
[付記5]
前記第1搭載部は、前記封止部材から露出する第1露出面をさらに有しており、
前記第1露出面は、前記厚さ方向において、前記第1搭載面と離間する、付記1ないし付記4のいずれかに記載の半導体装置。
[付記6]
前記第1搭載面と前記第2搭載面とは、前記厚さ方向に対向している、付記1ないし付記5のいずれかに記載の半導体装置。
[付記7]
前記第2搭載部は、前記封止部材から露出する第2露出面をさらに有しており、
前記第2露出面は、前記厚さ方向において、前記第2搭載面と離間する、付記6に記載の半導体装置。
[付記8]
前記第1半導体素子は、第1主面電極を含み、
前記第1リードフレームは、前記第1主面電極に導通する第1リードを含んでおり、
前記第2半導体素子は、第2主面電極を含み、
前記第2リードフレームは、前記第2主面電極に導通する第2リードを含んでいる、付記1ないし付記7のいずれかに記載の半導体装置。
[付記9]
前記第1リードと前記第2リードとは、前記厚さ方向に見て、重なる、付記8に記載の半導体装置。
[付記10]
前記第1リードは、前記封止部材から露出する第1端子部を含み、
前記第2リードは、前記封止部材から露出する第2端子部を含み、
前記第1端子部および前記第2端子部は、各々が屈曲し、かつ、互いに接する、付記8または付記9に記載の半導体装置。
[付記11]
前記封止部材は、前記厚さ方向に直交する第1方向に互いに離間する一対の側面を有しており、
前記第1リードおよび前記第2リードはそれぞれ、前記一対の側面のいずれか一方から突き出ている、付記8ないし付記10のいずれかに記載の半導体装置。
[付記12]
第1ワイヤをさらに備えており、
前記第1リードは、前記封止部材に覆われた第1パッド部を含み、
前記第1ワイヤは、前記第1パッド部と前記第1主面電極とに接続されている、付記8ないし付記11のいずれかに記載の半導体装置。
[付記13]
第2ワイヤをさらに備えており、
前記第2リードは、前記封止部材に覆われた第2パッド部を含み、
前記第2ワイヤは、前記第2パッド部と前記第2主面電極とに接続されている、付記12に記載の半導体装置。
[付記14]
前記第1半導体素子は、第1裏面電極をさらに含み、
前記第1裏面電極は、前記第1搭載部に導通しており、
前記第2半導体素子は、第2裏面電極をさらに含み、
前記第2裏面電極は、前記第2搭載部に導通している、付記8ないし付記13のいずれかに記載の半導体装置。
[付記15]
前記第1半導体素子と前記第2半導体素子とは、前記厚さ方向に見て重なる、付記1ないし付記14のいずれかに記載の半導体装置。
[付記16]
前記第1半導体素子および前記第2半導体素子はそれぞれ、MOSFETである、付記1ないし付記15のいずれかに記載の半導体装置。
[付記17]
前記第1半導体素子のドレインと前記第2半導体素子のドレインとが、前記封止部材の内部で導通している、付記16に記載の半導体装置。
1,2 :半導体素子
1a,2a:素子主面
1b,2b:素子裏面
11,21:主面電極
111,211:ソースパッド
112,212:ゲートパッド
12,22:裏面電極
121,221:ドレインパッド
19,29:接合材
3,4 :リードフレーム
31,41:リード
311,411:搭載部
311a,411a:主面
311b,411b:裏面
312,412:端子部
313,413:連結部
32,42:リード
321,421:パッド部
322,422:端子部
323,423:連結部
33,43:リード
331,431:パッド部
332,432:端子部
333,433:連結部
5 :導通部材
611,612,621,622:ワイヤ
7 :封止部材
71 :樹脂主面
72 :樹脂裏面
731〜734:樹脂側面
74 :嵌合部
81 :貫通孔
82 :切り欠き
Claims (17)
- 第1半導体素子と、
第2半導体素子と、
前記第1半導体素子および前記第2半導体素子を覆う封止部材と、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第1半導体素子に導通接続された第1リードフレームと、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第2半導体素子に導通接続された第2リードフレームと、
を備えており、
前記第1リードフレームは、前記第1半導体素子が搭載された第1搭載部を含み、
前記第2リードフレームは、前記第2半導体素子が搭載された第2搭載部を含み、
前記第1搭載部は、前記第1半導体素子に対向する第1搭載面を有し、
前記第2搭載部は、前記第2半導体素子に対向する第2搭載面を有し、
前記第1搭載面と前記第2搭載面とは、前記封止部材の厚さ方向に見て重なる、
ことを特徴とする半導体装置。 - 前記第1搭載部および前記第2搭載部に挟まれた導通部材をさらに備えており、
前記第1搭載部と前記第2搭載部とが、前記導通部材を介して導通する、
請求項1に記載の半導体装置。 - 前記第1搭載部、前記導通部材および前記第2搭載部に跨って、前記厚さ方向に貫通する貫通孔が形成されている、
請求項2に記載の半導体装置。 - 前記貫通孔には、前記封止部材の一部が形成されており、
当該封止部材の一部は、円筒状である、
請求項3に記載の半導体装置。 - 前記第1搭載部は、前記封止部材から露出する第1露出面をさらに有しており、
前記第1露出面は、前記厚さ方向において、前記第1搭載面と離間する、
請求項1ないし請求項4のいずれか一項に記載の半導体装置。 - 前記第1搭載面と前記第2搭載面とは、前記厚さ方向に対向している、
請求項1ないし請求項5のいずれか一項に記載の半導体装置。 - 前記第2搭載部は、前記封止部材から露出する第2露出面をさらに有しており、
前記第2露出面は、前記厚さ方向において、前記第2搭載面と離間する、
請求項6に記載の半導体装置。 - 前記第1半導体素子は、第1主面電極を含み、
前記第1リードフレームは、前記第1主面電極に導通する第1リードを含んでおり、
前記第2半導体素子は、第2主面電極を含み、
前記第2リードフレームは、前記第2主面電極に導通する第2リードを含んでいる、
請求項1ないし請求項7のいずれか一項に記載の半導体装置。 - 前記第1リードと前記第2リードとは、前記厚さ方向に見て重なる、
請求項8に記載の半導体装置。 - 前記第1リードは、前記封止部材から露出する第1端子部を含み、
前記第2リードは、前記封止部材から露出する第2端子部を含み、
前記第1端子部および前記第2端子部は、各々が屈曲し、かつ、互いに接する、
請求項8または請求項9に記載の半導体装置。 - 前記封止部材は、前記厚さ方向に直交する第1方向に互いに離間する一対の側面を有しており、
前記第1リードおよび前記第2リードはそれぞれ、前記一対の側面のいずれか一方から突き出ている、
請求項8ないし請求項10のいずれか一項に記載の半導体装置。 - 第1ワイヤをさらに備えており、
前記第1リードは、前記封止部材に覆われた第1パッド部を含み、
前記第1ワイヤは、前記第1パッド部と前記第1主面電極とに接続されている、
請求項8ないし請求項11のいずれか一項に記載の半導体装置。 - 第2ワイヤをさらに備えており、
前記第2リードは、前記封止部材に覆われた第2パッド部を含み、
前記第2ワイヤは、前記第2パッド部と前記第2主面電極とに接続されている、
請求項12に記載の半導体装置。 - 前記第1半導体素子は、第1裏面電極をさらに含み、
前記第1裏面電極は、前記第1搭載部に導通しており、
前記第2半導体素子は、第2裏面電極をさらに含み、
前記第2裏面電極は、前記第2搭載部に導通している、
請求項8ないし請求項13のいずれか一項に記載の半導体装置。 - 前記第1半導体素子と前記第2半導体素子とは、前記厚さ方向に見て重なる、
請求項1ないし請求項14のいずれか一項に記載の半導体装置。 - 前記第1半導体素子および前記第2半導体素子はそれぞれ、MOSFETである、
請求項1ないし請求項15のいずれか一項に記載の半導体装置。 - 前記第1半導体素子のドレインと前記第2半導体素子のドレインとが、前記封止部材の内部で導通している、
請求項16に記載の半導体装置。
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JP2019184891A JP7385414B2 (ja) | 2019-10-08 | 2019-10-08 | 半導体装置 |
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