JP2021061331A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 351
- 238000007789 sealing Methods 0.000 claims abstract description 117
- 235000014676 Phragmites communis Nutrition 0.000 claims description 13
- 229920005989 resin Polymers 0.000 description 36
- 239000011347 resin Substances 0.000 description 36
- 239000000463 material Substances 0.000 description 29
- 239000000470 constituent Substances 0.000 description 10
- 229910000679 solder Inorganic materials 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000005452 bending Methods 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910000881 Cu alloy Inorganic materials 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 238000002788 crimping Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 244000273256 Phragmites communis Species 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910020816 Sn Pb Inorganic materials 0.000 description 2
- 229910020836 Sn-Ag Inorganic materials 0.000 description 2
- 229910020922 Sn-Pb Inorganic materials 0.000 description 2
- 229910020935 Sn-Sb Inorganic materials 0.000 description 2
- 229910020988 Sn—Ag Inorganic materials 0.000 description 2
- 229910008783 Sn—Pb Inorganic materials 0.000 description 2
- 229910008757 Sn—Sb Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- -1 for example Inorganic materials 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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Abstract
【課題】導通損失を低減させることが可能な半導体装置を提供することにある。【解決手段】半導体装置Ａ１は、半導体素子１と、半導体素子２と、半導体素子１および半導体素子２を覆う封止部材７と、一部が封止部材７から露出し、かつ、封止部材７の内部で半導体素子１に導通接続されたリードフレーム３と、一部が封止部材７から露出し、かつ、封止部材７の内部で半導体素子２に導通接続されたリードフレーム４と、を備えている。リードフレーム３は、半導体素子１が搭載された搭載部３１１を含み、リードフレーム４は、半導体素子２が搭載された搭載部４１１を含む。搭載部３１１は、半導体素子１に対向する搭載面（主面３１１ａ）を有し、搭載部は４１１、半導体素子２に対向する搭載面（主面４１１ａ）を有する。主面３１１ａと主面４１１ａとは、封止部材７の厚さ方向に見て重なることを特徴とする。【選択図】図８
Description
本開示は、半導体装置に関する。
従来から、ダイオードやトランジスタなどの半導体素子を樹脂パッケージで覆った半導体装置が知られている（たとえば、特許文献１参照）。特許文献１に記載の半導体装置は、半導体素子と、リードフレームと、樹脂パッケージとを備える。リードフレームは、複数のリードを含んでおり、複数のリードのうちの１つは、ダイボンディングパッドを含む。半導体素子は、ダイボンディングパッドに搭載されている。樹脂パッケージは、半導体素子を覆うとともに、複数のリードの一部ずつを覆っている。各リードにおいて、樹脂パッケージから露出する部分は、半導体装置の端子である。
半導体素子には、寄生抵抗成分がある。この寄生抵抗成分により、半導体装置は、半導体素子への通電時に、導通損失が発生する。この導通損失は、たとえば寄生抵抗成分による消費電力であり、この消費電力は、たとえば電流値2×抵抗値で計算される。電流値は、半導体素子に流れる電流の値であり、抵抗値は、寄生抵抗成分の値である。よって、半導体素子に流れる電流の大きさが大きいほど、導通損失は大きい。
本開示は、上記事情に鑑みて考え出されたものであり、その目的は、導通損失を低減させることが可能な半導体装置を提供することにある。
本開示によって提供される半導体装置は、第１半導体素子と、第２半導体素子と、前記第１半導体素子および前記第２半導体素子を覆う封止部材と、一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第１半導体素子に導通接続された第１リードフレームと、一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第２半導体素子に導通接続された第２リードフレームと、を備えており、前記第１リードフレームは、前記第１半導体素子が搭載された第１搭載部を含み、前記第２リードフレームは、前記第２半導体素子が搭載された第２搭載部を含み、前記第１搭載部は、前記第１半導体素子に対向する第１搭載面を有し、前記第２搭載部は、前記第２半導体素子に対向する第２搭載面を有し、前記第１搭載面と前記第２搭載面とは、前記封止部材の厚さ方向に見て重なることを特徴とする。
本開示の半導体装置によれば、導通損失を低減させることが可能となる。
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下の説明において、同一あるいは類似の構成要素には、同じ符号を付して、重複する説明を省略する。
＜第１実施形態＞
図１〜図１０は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、２つの半導体素子１，２、２つのリードフレーム３，４、導通部材５、複数のワイヤ６１１，６１２，６２１，６２２、および、封止部材７を備えている。
図１〜図１０は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、２つの半導体素子１，２、２つのリードフレーム３，４、導通部材５、複数のワイヤ６１１，６１２，６２１，６２２、および、封止部材７を備えている。
図１は、半導体装置Ａ１の示す斜視図である。図２は、図１に示す斜視図において、封止部材７を想像線（二点鎖線）で示した図である。図３は、図１に示す斜視図において、半導体素子２、リードフレーム４、複数のワイヤ６２１，６２２および封止部材７を省略した図である。図４は、半導体装置Ａ１を示す平面図である。図５は、図４に示す平面図において、封止部材７を想像線（二点鎖線）で示し、かつ、一部の構成要素を省略した図である。図５で省略した一部の構成要素は、半導体素子２、リードフレーム４および複数のワイヤ６２１，６２２である。図６は、半導体装置Ａ１を示す底面図である。図７は、図６に示す底面図において、封止部材７を想像線（二点鎖線）で示し、かつ、一部の構成要素を省略した図である。図７で省略した一部の構成要素は、半導体素子１、リードフレーム３および複数のワイヤ６１１，６１２である。図８は、図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。図９は、図５のＩＸ−ＩＸ線に沿う断面図である。図１０は、図５のＸ−Ｘ線に沿う断面図である。
説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向と定義する。ｚ方向は、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図４，５参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図４，５参照）における上下方向である。ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向という。同様に、ｙ方向の一方をｙ１方向、ｙ方向の他方をｙ２方向、ｚ方向の一方をｚ１方向、ｚ方向の他方をｚ２方向という。以下の説明において、「平面視」とは、ｚ方向に見たときをいう。ｚ方向が、特許請求の範囲に記載の「厚さ方向」に相当し、ｙ方向が、特許請求の範囲に記載の「第１方向」に相当する。
２つの半導体素子１，２は、半導体装置Ａ１の機能中枢となる素子である。各半導体素子１，２は、たとえばＭＯＳＦＥＴである。各半導体素子１，２は、ＭＯＳＦＥＴに限定されず、他のトランジスタであってもよい。また、トランジスタに限定されず、ダイオードあるいはサイリスタなどであってもよい。各半導体素子１，２の構成材料は、たとえばＳｉ（ケイ素）である。この構成材料は、Ｓｉに限定されず、ＳｉＣ（炭化ケイ素）、ＳｉＮ（窒化ケイ素）、ＧａＡｓ（ヒ化ガリウム）、ＧａＮ（窒化ガリウム）、Ｇａ2Ｏ3（酸化ガリウム）などであってもよい。
半導体素子１は、リードフレーム３に搭載され、リードフレーム３に導通する。半導体素子１は、封止部材７に覆われている。半導体素子１は、図５に示すように、たとえば平面視において矩形状である。
半導体素子１は、図８および図９に示すように、素子主面１ａおよび素子裏面１ｂを有する。素子主面１ａおよび素子裏面１ｂは、ｚ方向において、互いに離間する。素子主面１ａおよび素子裏面１ｂはそれぞれ、平坦である。図８および図９に示すように、素子主面１ａは、リードフレーム４に対向し、素子裏面１ｂは、リードフレーム３に対向する。
半導体素子１は、図９に示すように、主面電極１１および裏面電極１２を含んでいる。主面電極１１は、図９に示すように、素子主面１ａに形成されている。主面電極１１は、図５および図９に示すように、ソースパッド１１１およびゲートパッド１１２を含んでいる。ソースパッド１１１は、半導体素子１におけるソース電極である。ゲートパッド１１２は、半導体素子１におけるゲート電極である。平面視において、ソースパッド１１１は、ゲートパッド１１２よりも大きい。ソースパッド１１１は、図５に示す例示と異なり、複数個に分割されていてもよい。ゲートパッド１１２は、図５に示すように、たとえば、平面視において、半導体素子１のｘ１方向の端縁のｙ方向中央付近に配置されている。ゲートパッド１１２は、図５に示す例示と異なり、平面視において、半導体素子１の四隅のいずれかに配置されていてもよい。裏面電極１２は、図８および図９に示すように、素子裏面１ｂに形成されている。裏面電極１２は、ドレインパッド１２１を含んでいる。ドレインパッド１２１は、半導体素子１におけるドレイン電極である。ドレインパッド１２１は、素子裏面１ｂの略全面にわたって形成されている。
半導体素子１は、図８および図９に示すように、接合材１９を介して、リードフレーム３に接合されている。接合材１９は、たとえばはんだからなる。このはんだとしては、たとえば、Ｓｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだ、あるいは、Ｓｎ−Ｐｂ系合金などの鉛含有はんだが用いられる。接合材１９は、はんだに限定されず、銀ペースト、あるいは、焼結金属などであってもよい。
半導体素子２は、リードフレーム４に搭載され、リードフレーム４に導通する。半導体素子２は、封止部材７に覆われている。半導体素子２は、図７に示すように、たとえば平面視において矩形状である。
半導体素子２は、図８および図９に示すように、素子主面２ａおよび素子裏面２ｂを有する。素子主面２ａおよび素子裏面２ｂは、ｚ方向において、互いに離間する。素子主面２ａおよび素子裏面２ｂはそれぞれ、平坦である。図８および図９に示すように、素子主面２ａは、リードフレーム３および素子主面１ａに対向し、素子裏面２ｂは、リードフレーム４に対向する。
半導体素子２は、図９に示すように、主面電極２１および裏面電極２２を含んでいる。主面電極２１は、図９に示すように、素子主面２ａに形成されている。主面電極２１は、図７および図９に示すように、ソースパッド２１１およびゲートパッド２１２を含んでいる。ソースパッド２１１は、半導体素子２におけるソース電極である。ゲートパッド２１２は、半導体素子２におけるゲート電極である。平面視において、ソースパッド２１１は、ゲートパッド２１２よりも大きい。ソースパッド２１１は、図７に示す例示と異なり、複数個に分割されていてもよい。ゲートパッド２１２は、図７に示すように、たとえば、平面視において、半導体素子２のｘ１方向の端縁のｙ方向中央付近に配置されている。ゲートパッド２１２は、図７に示す例示と異なり、平面視において、半導体素子２の四隅のいずれかに配置されていてもよい。裏面電極２２は、図８および図９に示すように、素子裏面２ｂに形成されている。裏面電極２２は、ドレインパッド２２１を含んでいる。ドレインパッド２２１は、半導体素子２におけるドレイン電極である。ドレインパッド２２１は、素子裏面２ｂの略全面にわたって形成されている。
半導体素子２は、図８および図９に示すように、接合材２９を介して、リードフレーム４に接合されている。接合材２９は、たとえばはんだからなる。このはんだとしては、たとえば、Ｓｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだ、あるいは、Ｓｎ−Ｐｂ系合金などの鉛含有はんだが用いられる。接合材２９は、はんだに限定されず、銀ペースト、あるいは、焼結金属などであってもよい。
半導体装置Ａ１において、半導体素子１と半導体素子２とは、平面視において重なる。また、ゲートパッド１１２とゲートパッド２１２とは、平面視において重なる。
リードフレーム３は、半導体素子１が搭載され、半導体素子１に導通する。リードフレーム３は、部分的に封止部材７に覆われ、封止部材７に支持されている。リードフレーム３の構成材料は、たとえば銅あるいは銅合金である。
リードフレーム３は、図１および図２に示すように、複数のリード３１，３２，３３を備えている。複数のリード３１，３２，３３は、互いに離間している。
リード３１は、半導体素子１のドレインパッド１２１に導通する。リード３１は、図５および図８に示すように、搭載部３１１、端子部３１２および連結部３１３を含んでいる。
搭載部３１１は、図５、図８および図９に示すように、半導体素子１が搭載される。半導体素子１は、接合材１９により、搭載部３１１に接合されている。搭載部３１１は、図８および図９に示すように、主面３１１ａおよび裏面３１１ｂを有する。主面３１１ａおよび裏面３１１ｂは、ｚ方向において、互いに離間する。主面３１１ａおよび裏面３１１ｂはそれぞれ、平坦である。主面３１１ａは、半導体素子１を搭載する搭載面である。主面３１１ａは、半導体素子１（素子裏面１ｂ）に対向する。主面３１１ａと素子裏面１ｂとの間には、接合材１９が介在している。裏面３１１ｂは、封止部材７から露出する露出面である。搭載部３１１は、接合材１９を介して、素子裏面１ｂに形成された裏面電極１２（ドレインパッド１２１）に導通する。
端子部３１２は、封止部材７から露出する。端子部３１２は、半導体装置Ａ１における外部端子であり、半導体素子１のドレインパッド１２１に導通するドレイン端子である。端子部３１２は、棒状であり、ｙ方向に延びている。
連結部３１３は、搭載部３１１と端子部３１２とに繋がる。連結部３１３は、封止部材７に覆われている。連結部３１３は、図８に示すように、一部がｚ方向に屈曲している。
図８に示すように、搭載部３１１の厚さ（ｚ方向寸法）は、端子部３１２および連結部３１３の各厚さ（ｚ方向寸法）よりも大きい。端子部３１２は、搭載部３１１よりもｚ２方向に位置している。連結部３１３は、一部が屈曲することで、搭載部３１１と端子部３１２とを繋いでいる。
リード３２は、半導体素子１のソースパッド１１１に導通する。リード３２は、図５に示すように、パッド部３２１、端子部３２２および連結部３２３を含んでいる。
パッド部３２１は、図５に示すように、複数のワイヤ６１１が接合されている。パッド部３２１は、複数のワイヤ６１１を介して、半導体素子１のソースパッド１１１に導通する。パッド部３２１は、搭載部３１１よりもｚ２方向に位置する。パッド部３２１は、封止部材７に覆われている。
端子部３２２は、封止部材７から露出する。端子部３２２は、半導体装置Ａ１における外部端子であり、半導体素子１のソースパッド１１１に導通するソース端子である。端子部３２２は、棒状であり、ｙ方向に延びている。端子部３２２は、図５に示すように、端子部３１２とｘ方向に並んでおり、端子部３１２よりもｘ２方向に位置する。
連結部３２３は、パッド部３２１と端子部３２２とに繋がる。連結部３２３は、封止部材７に覆われている。連結部３２３は、屈曲していない。
パッド部３２１、端子部３２２および連結部３２３は、ｚ方向において同じ位置にあり、ｙ方向に見て重なる。
リード３３は、半導体素子１のゲートパッド１１２に導通する。リード３３は、図５に示すように、パッド部３３１、端子部３３２および連結部３３３を含んでいる。
パッド部３３１は、図５に示すように、ワイヤ６１２が接合されている。パッド部３３１は、ワイヤ６１２を介して、半導体素子１のゲートパッド１１２に導通する。パッド部３３１は、搭載部３１１よりもｚ２方向に位置する。パッド部３３１は、封止部材７に覆われている。
端子部３３２は、封止部材７から露出する。端子部３３２は、半導体装置Ａ１における外部端子であり、半導体素子１のゲートパッド１１２に導通するゲート端子である。端子部３３２は、棒状であり、ｙ方向に延びている。端子部３３２は、図５に示すように、端子部３１２とｘ方向に並んでおり、端子部３１２よりもｘ１方向に位置する。端子部３２２と端子部３３２とは、ｘ方向において、端子部３１２を挟んで反対側に位置する。
連結部３３３は、パッド部３３１と端子部３３２とに繋がる。連結部３３３は、封止部材７に覆われている。連結部３３３は、屈曲していない。
リードフレーム３において、複数の端子部３１２，３２２，３３２は、ｘ方向において平行に並んでおり、かつ、ｘ方向に見て互いに重なる。リードフレーム３において、封止部材７に覆われた部分の全面あるいは一部にＮｉめっきが施されていてもよい。たとえば、搭載部３１１、パッド部３２１およびパッド部３３１の各表面（あるいは各ｚ２方向を向く面）にＮｉめっきが施されていてもよい。また、封止部材７から露出する部分に、はんだめっきが施されていてもよい。
リードフレーム４は、半導体素子２が搭載され、半導体素子２に導通する。リードフレーム４は、部分的に封止部材７に覆われ、封止部材７に支持されている。リードフレーム４の構成材料は、リードフレーム３と同じである。つまり、この構成材料は、たとえば銅あるいは銅合金である。リードフレーム４は、その形状がリードフレーム３の形状と略同じであり、リードフレーム３とリードフレーム４とは、ｚ方向において対称的な姿勢で配置されている。
リードフレーム４は、図１および図２に示すように、複数のリード４１，４２，４３を備えている。複数のリード４１，４２，４３は、互いに離間している。
リード４１は、半導体素子２のドレインパッド２２１に導通する。リード４１は、図７および図８に示すように、搭載部４１１、端子部４１２および連結部４１３を含んでいる。
搭載部４１１は、図７、図８および図９に示すように、半導体素子２が搭載される。半導体素子２は、接合材２９により、搭載部４１１に接合されている。搭載部４１１は、図８および図９に示すように、主面４１１ａおよび裏面４１１ｂを有する。主面４１１ａおよび裏面４１１ｂは、ｚ方向において、互いに離間する。主面４１１ａおよび裏面４１１ｂはそれぞれ、平坦である。主面４１１ａは、半導体素子２を搭載する搭載面である。主面４１１ａは、半導体素子２（素子裏面２ｂ）に対向する。主面４１１ａと素子裏面２ｂとの間には、接合材２９が介在している。裏面４１１ｂは、封止部材７から露出する露出面である。搭載部４１１は、接合材２９を介して、素子裏面２ｂに形成された裏面電極２２（ドレインパッド２２１）に導通する。
端子部４１２は、封止部材７から露出する。端子部４１２は、半導体装置Ａ１における外部端子であり、半導体素子２のドレインパッド２２１に導通するドレイン端子である。端子部４１２は、棒状であり、ｙ方向に延びている。
連結部４１３は、搭載部４１１と端子部４１２とに繋がる。連結部４１３は、封止部材７に覆われている。連結部４１３は、図８に示すように、一部がｚ方向に屈曲している。
図８に示すように、搭載部４１１の厚さ（ｚ方向寸法）は、端子部４１２および連結部４１３の各厚さ（ｚ方向寸法）よりも大きい。端子部４１２は、搭載部４１１よりもｚ１方向に位置している。連結部４１３は、一部が屈曲することで、搭載部４１１と端子部４１２とを繋いでいる。
リード４２は、半導体素子２のソースパッド２１１に導通する。リード４２は、図７に示すように、パッド部４２１、端子部４２２および連結部４２３を含んでいる。
パッド部４２１は、図７に示すように、複数のワイヤ６２１が接合されている。パッド部４２１は、複数のワイヤ６２１を介して、半導体素子２のソースパッド２１１に導通する。パッド部４２１は、搭載部４１１よりもｚ１方向に位置する。パッド部４２１は、封止部材７に覆われている。
端子部４２２は、封止部材７から露出する。端子部４２２は、半導体装置Ａ１における外部端子であり、半導体素子２のソースパッド２１１に導通するソース端子である。端子部４２２は、棒状であり、ｙ方向に延びている。端子部４２２は、図７に示すように、端子部４１２とｘ方向に並んでおり、端子部４１２よりもｘ２方向に位置する。
連結部４２３は、パッド部４２１と端子部４２２とに繋がる。連結部４２３は、封止部材７に覆われている。連結部４２３は、屈曲していない。
パッド部４２１、端子部４２２および連結部４２３は、ｚ方向において同じ位置にあり、ｙ方向に見て重なる。
リード４３は、半導体素子２のゲートパッド２１２に導通する。リード４３は、図７に示すように、パッド部４３１、端子部４３２および連結部４３３を含んでいる。
パッド部４３１は、図７に示すように、ワイヤ６２２が接合されている。パッド部４３１は、ワイヤ６２２を介して、半導体素子２のゲートパッド２１２に導通する。パッド部４３１は、搭載部４１１よりもｚ１方向に位置する。パッド部４３１は、封止部材７に覆われている。
端子部４３２は、封止部材７から露出する。端子部４３２は、半導体装置Ａ１における外部端子であり、半導体素子２のゲートパッド２１２に導通するゲート端子である。端子部４３２は、棒状であり、ｙ方向に延びている。端子部４３２は、図７に示すように、端子部４１２とｘ方向に並んでおり、端子部４１２よりもｘ１方向に位置する。端子部４２２と端子部４３２とは、ｘ方向において、端子部４１２を挟んで反対側に位置する。
連結部４３３は、パッド部４３１と端子部４３２とに繋がる。連結部４３３は、封止部材７に覆われている。連結部４３３は、屈曲していない。
リードフレーム４において、複数の端子部４１２，４２２，４３２は、ｘ方向において平行に並んでおり、かつ、ｘ方向に見て互いに重なる。リードフレーム４において、封止部材７に覆われた部分の全面あるいは一部にＮｉめっきが施されていてもよい。たとえば、搭載部４１１、パッド部４２１およびパッド部４３１の各表面（あるいは各ｚ１方向を向く面）にＮｉめっきが施されていてもよい。また、封止部材７から露出する部分に、はんだめっきが施されていてもよい。
半導体装置Ａ１においては、平面視において、リード３１とリード４１とが重なり、リード３２とリード４２とが重なり、リード３３とリード４３とが重なる。つまり、平面視において、リードフレーム３とリードフレーム４とが重なる。
導通部材５は、リードフレーム３とリードフレーム４とに挟まれている。導通部材５は、ｚ１方向の表面が、リード３１の搭載部３１１（主面３１１ａ）に接し、ｚ２方向の表面が、リード４１の搭載部４１１（主面４１１ａ）に接する。導通部材５の構成材料は、たとえば銅あるいは銅合金である。この構成材料は、銅あるいは銅合金に限定されないが、熱伝導性に優れた素材であることが好ましい。導通部材５は、封止部材７に覆われている。導通部材５は、各リードフレーム３，４にそれぞれ固着されている。この固着は、圧着であってもよいし、接合材を用いた接合であってもよい。
半導体装置Ａ１において、リード３１（リードフレーム３）とリード４１（リードフレーム４）とは、導通部材５を介して、導通する。これにより、封止部材７の内部において、リード３１とリード４１とが導通する。リード３１は、半導体素子１のドレインに導通しており、リード４１は、半導体素子２のドレインに導通している。よって、封止部材７の内部において、半導体素子１のドレインと半導体素子２のドレインとが導通している。
複数のワイヤ６１１，６１２，６２１，６２２はそれぞれ、離間した２つの部材間を導通させる。複数のワイヤ６１１，６１２，６２１，６２２は、たとえば同一の金属からなる。複数のワイヤ６１１，６１２，６２１，６２２の各構成材料は、たとえば、アルミニウムあるいはアルミニウム合金である。この構成材料は、アルミニウムあるいはアルミニウム合金に限定されず、銅あるいは銅合金、または、金あるいは金合金などであってもよい。半導体装置Ａ１において、各ワイヤ６１１，６１２，６２１，６２２の代わりに、ボンディングリボンや板状導通部材（ストラップ部材）などを用いてもよい。
複数のワイヤ６１１，６１２は、半導体素子１とリードフレーム３とに接合され、これらを導通させる。複数のワイヤ６１１はそれぞれ、ソースパッド１１１とパッド部３２１とに接合され、これらを導通させる。ワイヤ６１２は、ゲートパッド１１２とパッド部３３１とに接合され、これらを導通させる。図５に示す例示においては、ソースパッド１１１とパッド部３２１とは、２つのワイヤ６１１で接続されており、各ワイヤ６１１は、ワイヤ６１２よりも太い。ワイヤ６１１の数および太さは、これに限定されず、ソースパッド１１１とパッド部３２１との間に流れる電流の大きさに応じて、適宜変更されうる。
複数のワイヤ６２１，６２２は、半導体素子２とリードフレーム４とに接合され、これらを導通させる。複数のワイヤ６２１はそれぞれ、ソースパッド２１１とパッド部４２１とに接合され、これらを導通させる。ワイヤ６２２は、ゲートパッド２１２とパッド部４３１とに接合され、これらを導通させる。図７に示す例示においては、ソースパッド２１１とパッド部４２１とは、２つのワイヤ６２１で接続されており、各ワイヤ６２１は、ワイヤ６２２よりも太い。ワイヤ６２１の数および太さは、ソースパッド２１１とパッド部４２１との間に流れる電流の大きさに応じて、適宜変更されうる。
封止部材７は、２つの半導体素子１，２、２つのリードフレーム３，４のそれぞれ一部ずつ、導通部材５、および、複数のワイヤ６１１，６１２，６２１，６２２を覆っている。封止部材７は、電気絶縁性を有する熱硬化性の合成樹脂からなる。封止部材７の構成材料は、たとえばエポキシ樹脂である。封止部材７は、図４〜図１０に示すように、樹脂主面７１、樹脂裏面７２および複数の樹脂側面７３１〜７３４を有する。
樹脂主面７１および樹脂裏面７２は、図８〜図１０に示すように、ｚ方向において、互いに離間する。樹脂主面７１は、封止部材７の上面である。樹脂裏面７２は、封止部材７の下面である。樹脂主面７１および樹脂裏面７２はそれぞれ、平坦である。図８〜図１０に示すように、樹脂主面７１から、裏面４１１ｂ（リードフレーム４のリード４１の搭載部４１１）が露出している。樹脂主面７１と裏面４１１ｂとは、略面一である。図８〜図１０に示すように、樹脂裏面７２から、裏面３１１ｂ（リードフレーム３のリード３１の搭載部３１１）が露出している。樹脂裏面７２と裏面３１１ｂとは、略面一である。
複数の樹脂側面７３１〜７３４はそれぞれ、樹脂主面７１および樹脂裏面７２の両方に繋がっており、ｚ方向においてこれらに挟まれている。各樹脂側面７３１〜７３４は、樹脂裏面７２から起立している。樹脂側面７３１および樹脂側面７３２は、ｘ方向において、互いに離間している。樹脂側面７３１は、ｘ１方向を向き、樹脂側面７３２は、ｘ２方向を向く。樹脂側面７３３および樹脂側面７３４は、ｙ方向において、互いに離間している。樹脂側面７３３は、ｙ１方向を向き、樹脂側面７３４は、ｙ２方向を向く。リードフレーム３の複数のリード３１〜３３およびリードフレーム４の複数のリード４１〜４３はそれぞれ、樹脂側面７３３から突き出ている。各樹脂側面７３１〜７３４は、平坦であってもよいし、適宜傾斜していてもよい。
半導体装置Ａ１には、図１〜図８および図１０に示すように、貫通孔８１が形成されている。貫通孔８１は、半導体装置Ａ１をｚ方向に貫通する。貫通孔８１は、搭載部３１１、導通部材５、および、搭載部４１１に跨っている。貫通孔８１は、たとえば、平面視において円形状であるが、平面視形状は円形に限定されない。
貫通孔８１には、図１、図４〜図８および図１０に示すように、封止部材７の一部（以下「嵌合部７４」という。）が形成されている。嵌合部７４は、たとえば円筒状である。嵌合部７４は、ｚ方向に貫通する挿通孔がある。この挿通孔には、回路基板あるいは放熱部材などに半導体装置Ａ１を固定するためのボルトが挿通されうる。嵌合部７４は、たとえば各リードフレーム３，４と上記ボルトとを電気的に絶縁させる。嵌合部７４は、封止部材７の他の部分と離間している。なお、嵌合部７４は形成されていなくてもよい。
半導体装置Ａ１には、図１〜図８および図１０に示すように、複数の切り欠き８２が形成されている。各切り欠き８２は、ｚ方向に繋がっている。各切り欠き８２は、搭載部３１１、導通部材５および搭載部４１１に跨っている。
以上のように構成された半導体装置Ａ１は、たとえば以下の製造方法によって、製造されうる。
まず、２つの半導体素子１，２、リードフレーム３，４を準備する。そして、リードフレーム３の搭載部３１１に、接合材１９を介して、半導体素子１を接合する。また、リードフレーム４の搭載部４１１に、接合材２９を介して、半導体素子２を接合する。各半導体素子１，２の接合には、周知のダイボンダが用いられる。
次いで、半導体素子１とリードフレーム３とを複数のワイヤ６１１，６１２で接続する。具体的には、各ワイヤ６１１を、半導体素子１のソースパッド１１１（主面電極１１）と、リード３２のパッド部３２１（リードフレーム３）とにそれぞれワイヤボンディングする。また、ワイヤ６１２を、半導体素子１のゲートパッド１１２（主面電極１１）とリード３３のパッド部３３１（リードフレーム３）とにそれぞれワイヤボンディングする。さらに、半導体素子２とリードフレーム４とを複数のワイヤ６２１，６２２で接続する。具体的には、各ワイヤ６２１を、半導体素子２のソースパッド２１１（主面電極２１）と、リード４２のパッド部４２１（リードフレーム４）とにそれぞれワイヤボンディングする。また、ワイヤ６２２を、半導体素子２のゲートパッド２１２（主面電極２１）とリード４３のパッド部４３１（リードフレーム４）とにそれぞれワイヤボンディングする。各ワイヤボンディングには、周知のワイヤボンダが用いられる。
次いで、半導体素子１が搭載されたリードフレーム３と、半導体素子２が搭載されたリードフレーム４とで、導通部材５を挟み込む。具体的には、導通部材５を、主面３１１ａと主面４１１ａとが対面した状態で、搭載部３１１と搭載部４１１との間に挟み込む。このとき、導通部材５を、リードフレーム３とリードフレーム４とに固着させる。導通部材５の各リードフレーム３，４への固着は、圧着であってもよいし、接合材を用いた接合であってもよい。導通部材５を各リードフレーム３，４に固着させる際、各リードフレーム３，４および導通部材５に形成された切り欠き８２を、固定具で挟持することで、位置ズレを抑制できる。
次いで、２つの半導体素子１，２、２つのリードフレーム３，４の一部ずつ、導通部材５、および、複数のワイヤ６１１，６１２，６２１，６２２を覆う封止部材７を形成する。封止部材７の形成は、周知のトランスファモールド成形による。
以上の工程を経ることで、半導体装置Ａ１が製造される。上記した製造方法は、一例であって、これに限定されない。
半導体装置Ａ１の作用・効果は、次の通りである。
半導体装置Ａ１は、２つの半導体素子１，２と、２つのリードフレーム３，４と、封止部材７とを備えている。各半導体素子１，２は、封止部材７に覆われている。リードフレーム３は、半導体素子１が搭載されている。リードフレーム３は、封止部材７の内部で半導体素子１に導通し、かつ、一部が封止部材７から露出する。リードフレーム４は、半導体素子２が搭載されている。リードフレーム４は、封止部材７の内部で半導体素子２に導通し、一部が封止部材７から露出する。この構成によると、２つの半導体素子１，２を、電気的に並列接続させて動作させることが可能となる。この場合、各半導体素子１，２に流れる電流量が低減されるため、寄生抵抗成分による導通損失を低減できる。具体的には、各半導体素子１，２（寄生抵抗成分が同じとする）が並列に接続された場合、各半導体素子１，２に流れる電流は、半導体装置Ａ１に流す電流のおよそ半分となる。このとき、各半導体素子１，２における寄生抵抗成分による導通損失は、（電流値×１／２）2×寄生抵抗成分の値となる。よって、半導体装置Ａ１における導通損失は、１／２×電流値2×寄生抵抗成分の値となる。つまり、従来の半導体装置Ａ１の導通損失のおよそ半分となる。したがって、半導体装置Ａ１は、導通損失を低減させることが可能となる。
半導体装置Ａ１では、２つの半導体素子１，２がｚ方向離間しており、平面視において、重なっている。この構成によると、２つの半導体素子１，２をｚ方向に直交する平面（ｘ−ｙ平面）上に配置する場合よりも、半導体装置Ａ１の平面視サイズを小さくできる。
半導体装置Ａ１は、導通部材５を備えている。この構成によると、導通部材５によって、２つのリードフレーム３，４が固定される。したがって、半導体装置Ａ１の製造時において、リードフレーム３，４との位置ずれが抑制される。
半導体装置Ａ１では、リードフレーム３は、半導体素子１が搭載された搭載部３１１を含んでいる。搭載部３１１は、封止部材７から露出する裏面３１１ｂを有する。この構成によると、半導体素子１の通電時に発生する熱を、裏面３１１ｂから放熱することができる。また、リードフレーム４は、半導体素子２が搭載された搭載部４１１を含んでいる。搭載部４１１は、封止部材７から露出する裏面４１１ｂを有する。この構成によると、半導体素子２の通電時に発生する熱を、裏面４１１ｂから放熱することができる。したがって、半導体装置Ａ１は、各半導体素子１，２からの熱を効率的に放熱することができる。
半導体装置Ａ１では、搭載部３１１と搭載部４１１とに挟まれた導通部材５を備えている。この構成によると、半導体素子１の通電時に発生する熱が、搭載部３１１および導通部材５を介して、搭載部４１１に伝達される。搭載部４１１は、封止部材７から露出する裏面４１１ｂを有するため、搭載部４１１に伝達された熱は、裏面４１１ｂから放熱される。したがって、半導体素子１から発生し、搭載部３１１に伝達された熱は、裏面３１１ｂから放熱されるとともに、導通部材５を介して、搭載部４１１の裏面４１１ｂから放熱される。また、半導体素子２の通電時に発生する熱が、搭載部４１１および導通部材５を介して、搭載部３１１に伝達される。搭載部３１１は、封止部材７から露出する裏面３１１ｂを有するため、搭載部３１１に伝達された熱は、裏面３１１ｂから放熱される。したがって、半導体素子２から発生し、搭載部４１１に伝達された熱は、裏面４１１ｂから放熱されるとともに、導通部材５を介して、搭載部３１１の裏面３１１ｂから放熱される。よって、半導体装置Ａ１は、各半導体素子１，２からの熱をより効率的に放熱することができる。
半導体装置Ａ１では、リードフレーム３とリードフレーム４とが、略同じ形状であり、ｚ方向に対称的な姿勢で配置されている。また、半導体素子１と半導体素子２とが、平面視において、重なる。この構成によると、半導体素子１からの熱を放熱する経路と、半導体素子２からの熱を放熱する経路との距離差を小さくできる。これにより、半導体素子１からの熱と、半導体素子２からの熱とを、略均等に放熱することができるので、半導体素子１のジャンクション温度と半導体素子２のジャンクション温度とを差を小さくできる。ジャンクション温度は、２つの半導体素子１，２の電気特性に違いを生じさせるため、ジャンクション温度の差が大きいと、２つの半導体素子１，２の電気特性の違いが大きくなる。この結果、２つの半導体素子１，２のいずれかに負荷が集中する可能性がある。この負荷の集中は、半導体素子１，２の故障を招く。半導体装置Ａ１では、上述のとおり、ジャンクション温度の差を小さくできるので、２つの半導体素子１，２の電気特性の差を抑制し、上記負荷の集中を抑制できる。
半導体装置Ａ１では、各端子部３１２，３２２，３３２，４１２，４２２，４３２は、封止部材７の樹脂側面７３３から突き出ている。また、平面視において、端子部３１２と端子部４１２とが重なり、端子部３２２と端子部４２２とが重なり、かつ、端子部３３２と端子部４３２とが重なっている。この構成によると、半導体装置Ａ１を外部の回路基板などに実装する際、２つの端子部３１２，４１２を同じ配線に接続し、２つの端子部３２２，４２２を同じ配線に接続し、かつ、２つの端子部３３２，４３２を同じ配線に接続することが容易となる。つまり、半導体装置Ａ１は、２つの半導体素子１，２を並列動作させることが容易となる。
第１実施形態では、搭載部３１１の裏面３１１ｂおよび搭載部４１１の裏面４１１ｂがそれぞれ、封止部材７から露出している場合を示したが、これに限定されない。これらのいずれか一方あるいは両方が封止部材７に覆われていてもよい。ただし、上記の通り、各裏面３１１ｂ，４１１ｂを封止部材７から露出させることで、各半導体素子１，２からの熱を効率的に放熱できるので、各裏面３１１ｂ，４１１ｂが封止部材７から露出していることが好ましい。
＜第２実施形態＞
図１１および図１２は、第２実施形態にかかる半導体装置Ｂ１を示している。図１１は、半導体装置Ｂ１を示す斜視図である。図１２は、半導体装置Ｂ１を示す断面図であって、図８に示す断面に対応する。
図１１および図１２は、第２実施形態にかかる半導体装置Ｂ１を示している。図１１は、半導体装置Ｂ１を示す斜視図である。図１２は、半導体装置Ｂ１を示す断面図であって、図８に示す断面に対応する。
半導体装置Ｂ１では、図１１および図１２に示すように、半導体装置Ａ１と異なり、端子部３１２と端子部４１２とが接触している。つまり、封止部材７の外部において、半導体素子１のドレインと半導体素子２のドレインとが電気的に接続されている。また、端子部３３２と端子部４２２とが接触している。つまり、封止部材７の外部において、半導体素子１のソースと半導体素子２のソースとが電気的に接続されている。さらに、端子部３３２と端子部４３２とが接触している。つまり、封止部材７の外部において、半導体素子１のゲートと半導体素子２のゲートとが電気的に接続されている。これらの接触した部分はそれぞれ、単に接しているだけであってもよし、圧着や接合材による接合によって、固着されていてもよい。
図１１および図１２に示すように、半導体装置Ｂ１では、端子部３１２がｚ２方向側に屈曲し、端子部４１２がｚ１方向側に屈曲することで、端子部３１２と端子部４１２とが接触している。同様に、端子部３２２がｚ２方向側に屈曲し、端子部４２２がｚ１方向側に屈曲することで、端子部３２２と端子部４２２とが接触している。また、端子部３３２がｚ２方向側に屈曲し、端子部４３２がｚ１方向側に屈曲することで、端子部３３２と端子部４３２とが接触している。端子部３１２と端子部４１２とが接触した部分、端子部３２２と端子部４２２とが接触した部分、および、端子部３３２と端子部４３２とが接触した部分はそれぞれ、ｙ方向に延びている。各端子部３１２，３２２，３３２，４１２，４２２，４３２の屈曲は、封止部材７の形成後であってもよいし、封止部材７の形成前であってもよい。
その他の構成は、半導体装置Ａ１と同様である。
半導体装置Ｂ１においても、半導体装置Ａ１と同様に、各半導体素子１，２を並列接続させて動作できるので、導通損失を低減することが可能となる。
半導体装置Ｂ１では、端子部３１２と端子部４１２とが接触し、端子部３２２と端子部４２２とが接触し、端子部３３２と端子部４３２とが接触している。この構成によると、半導体装置Ｂ１において、半導体素子１と半導体素子２とを並列に接続することができる。
図１３は、第２実施形態の変形例にかかる半導体装置Ｂ２を示している。図１３は、半導体装置Ｂ２を示す断面図であって、図１２に示す断面に対応する。
図１３に示すように、半導体装置Ｂ２は、半導体装置Ｂ１と異なり、連結部３１３と連結部４１３とのｚ方向への各屈曲によって、端子部３１２と端子部４１２とが接触している。半導体装置Ｂ２は、端子部３１２と端子部４１２とが屈曲することなく、端子部３１２と端子部４１２とが接触している。また、連結部３２３と連結部４２３とのｚ方向への各屈曲によって、端子部３２２と端子部４２２とが接触している。半導体装置Ｂ２は、端子部３２２と端子部４２２とが屈曲することなく、端子部３２２と端子部４２２とが接触している。さらに、連結部３３３と連結部４３３とのｚ方向への各屈曲によって、端子部３３２と端子部４３２とが接触している。半導体装置Ｂ２は、端子部３３２と端子部４３２とが屈曲することなく、端子部３３２と端子部４３２とが接触している。
その他の構成は、半導体装置Ｂ１と同様である。
半導体装置Ｂ２は、半導体装置Ｂ１と同様の効果を奏することができる。また、半導体装置Ｂ２は、図１３に示すように、封止部材７から３つの端子が突き出た外観となる。
図１４は、第２実施形態の他の変形例にかかる半導体装置Ｂ３を示している。図１４は、半導体装置Ｂ３を示す断面図であって、図１２に示す断面に対応する。
半導体装置Ｂ３は、半導体装置Ｂ１と異なり、端子部３１２は屈曲しておらず、端子部４１２のｚ方向への屈曲によって、端子部３１２と端子部４１２とが接触している。つまり、半導体装置Ｂ３は、端子部３１２が屈曲せず、かつ、端子部４１２が屈曲することで、端子部３１２と端子部４１２とが接触している。また、端子部３２２は屈曲しておらず、端子部４２２のｚ方向への屈曲によって、端子部３２２と端子部４２２とが接触している。つまり、半導体装置Ｂ３は、端子部３２２が屈曲せず、かつ、端子部４２２が屈曲することで、端子部３２２と端子部４２２とが接触している。さらに、端子部３３２は屈曲しておらず、端子部４３２のｚ方向への屈曲によって、端子部３３２と端子部４３２とが接触している。つまり、半導体装置Ｂ３は、端子部３３２が屈曲せず、かつ、端子部４３２が屈曲することで、端子部３３２と端子部４３２とが接触している。
その他の構成は、半導体装置Ｂ１と同様である。なお、半導体装置Ｂ３においては、各端子部３１２，３２２，３３２を屈曲させず、各端子部４１２，４２２，４３２を屈曲させたが、反対に、各端子部３１２，３２２，３３２を屈曲させ、各端子部４１２，４２２，４３２を屈曲させなくてもよい。
半導体装置Ｂ３は、半導体装置Ｂ１と同様の効果を奏することができる。
＜第３実施形態＞
図１５および図１６は、第３実施形態にかかる半導体装置Ｃ１を示している。図１５は、半導体装置Ｃ１を示す斜視図である。図１６は、半導体装置Ｃ１を示す断面図であって、図８に示す断面に対応する。
図１５および図１６は、第３実施形態にかかる半導体装置Ｃ１を示している。図１５は、半導体装置Ｃ１を示す斜視図である。図１６は、半導体装置Ｃ１を示す断面図であって、図８に示す断面に対応する。
半導体装置Ｃ１は、半導体装置Ａ１と異なり、搭載部３１１の主面３１１ａおよび搭載部４１１の主面４１１ａがそれぞれ、ｚ２方向を向いている。つまり、主面３１１ａと、主面４１１ａとが同じ方向を向いている。これにより、半導体素子１の素子主面１ａと半導体素子２の素子主面２ａとが、同じ方向（ｚ２方向）を向いている。
半導体装置Ｃ１は、半導体装置Ａ１と異なり、搭載部４１１の裏面４１１ｂ（リード４１）が封止部材７で覆われている。つまり、半導体装置Ｃ１の裏面４１１ｂは、封止部材７で覆われた被覆面である。
半導体装置Ｃ１では、導通部材５は、ｚ１方向側の表面が搭載部３１１の主面３１１ａに接し、ｚ２方向側の表面が搭載部４１１の裏面４１１ｂに接する。
半導体装置Ｃ１においても、半導体装置Ａ１と同様に、各半導体素子１，２を並列接続させて動作できるので、導通損失を低減することが可能となる。
第１ないし第３実施形態では、各半導体装置Ａ１，Ｂ１〜Ｂ３，Ｃ１が、導通部材５を備えている場合を示したが、各半導体装置Ａ１，Ｂ１〜Ｂ３，Ｃ１が、導通部材５を備えていなくてもよい。ただし、各半導体装置Ａ１，Ｂ１〜Ｂ３，Ｃ１における、各半導体素子１，２の放熱性の向上のため、および、各半導体装置Ａ１，Ｂ１〜Ｂ３，Ｃ１の製造時における、リードフレーム３とリードフレーム４との固定のため、導通部材５を設けることが好ましい。
本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。
本開示にかかる半導体装置は、以下の付記に関する実施形態を含む。
［付記１］
第１半導体素子と、
第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を覆う封止部材と、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第１半導体素子に導通接続された第１リードフレームと、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第２半導体素子に導通接続された第２リードフレームと、
を備えており、
前記第１リードフレームは、前記第１半導体素子が搭載された第１搭載部を含み、
前記第２リードフレームは、前記第２半導体素子が搭載された第２搭載部を含み、
前記第１搭載部は、前記第１半導体素子に対向する第１搭載面を有し、
前記第２搭載部は、前記第２半導体素子に対向する第２搭載面を有し、
前記第１搭載面と前記第２搭載面とは、前記封止部材の厚さ方向に見て重なる、ことを特徴とする半導体装置。
［付記２］
前記第１搭載部および前記第２搭載部に挟まれた導通部材をさらに備えており、
前記第１搭載部と前記第２搭載部とが、前記導通部材を介して導通する、付記１に記載の半導体装置。
［付記３］
前記第１搭載部、前記導通部材および前記第２搭載部に跨って、前記厚さ方向に貫通する貫通孔が形成されている、付記２に記載の半導体装置。
［付記４］
前記貫通孔には、前記封止部材の一部が形成されており、
当該封止部材の一部は、円筒状である、付記３に記載の半導体装置。
［付記５］
前記第１搭載部は、前記封止部材から露出する第１露出面をさらに有しており、
前記第１露出面は、前記厚さ方向において、前記第１搭載面と離間する、付記１ないし付記４のいずれかに記載の半導体装置。
［付記６］
前記第１搭載面と前記第２搭載面とは、前記厚さ方向に対向している、付記１ないし付記５のいずれかに記載の半導体装置。
［付記７］
前記第２搭載部は、前記封止部材から露出する第２露出面をさらに有しており、
前記第２露出面は、前記厚さ方向において、前記第２搭載面と離間する、付記６に記載の半導体装置。
［付記８］
前記第１半導体素子は、第１主面電極を含み、
前記第１リードフレームは、前記第１主面電極に導通する第１リードを含んでおり、
前記第２半導体素子は、第２主面電極を含み、
前記第２リードフレームは、前記第２主面電極に導通する第２リードを含んでいる、付記１ないし付記７のいずれかに記載の半導体装置。
［付記９］
前記第１リードと前記第２リードとは、前記厚さ方向に見て、重なる、付記８に記載の半導体装置。
［付記１０］
前記第１リードは、前記封止部材から露出する第１端子部を含み、
前記第２リードは、前記封止部材から露出する第２端子部を含み、
前記第１端子部および前記第２端子部は、各々が屈曲し、かつ、互いに接する、付記８または付記９に記載の半導体装置。
［付記１１］
前記封止部材は、前記厚さ方向に直交する第１方向に互いに離間する一対の側面を有しており、
前記第１リードおよび前記第２リードはそれぞれ、前記一対の側面のいずれか一方から突き出ている、付記８ないし付記１０のいずれかに記載の半導体装置。
［付記１２］
第１ワイヤをさらに備えており、
前記第１リードは、前記封止部材に覆われた第１パッド部を含み、
前記第１ワイヤは、前記第１パッド部と前記第１主面電極とに接続されている、付記８ないし付記１１のいずれかに記載の半導体装置。
［付記１３］
第２ワイヤをさらに備えており、
前記第２リードは、前記封止部材に覆われた第２パッド部を含み、
前記第２ワイヤは、前記第２パッド部と前記第２主面電極とに接続されている、付記１２に記載の半導体装置。
［付記１４］
前記第１半導体素子は、第１裏面電極をさらに含み、
前記第１裏面電極は、前記第１搭載部に導通しており、
前記第２半導体素子は、第２裏面電極をさらに含み、
前記第２裏面電極は、前記第２搭載部に導通している、付記８ないし付記１３のいずれかに記載の半導体装置。
［付記１５］
前記第１半導体素子と前記第２半導体素子とは、前記厚さ方向に見て重なる、付記１ないし付記１４のいずれかに記載の半導体装置。
［付記１６］
前記第１半導体素子および前記第２半導体素子はそれぞれ、ＭＯＳＦＥＴである、付記１ないし付記１５のいずれかに記載の半導体装置。
［付記１７］
前記第１半導体素子のドレインと前記第２半導体素子のドレインとが、前記封止部材の内部で導通している、付記１６に記載の半導体装置。
［付記１］
第１半導体素子と、
第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を覆う封止部材と、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第１半導体素子に導通接続された第１リードフレームと、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第２半導体素子に導通接続された第２リードフレームと、
を備えており、
前記第１リードフレームは、前記第１半導体素子が搭載された第１搭載部を含み、
前記第２リードフレームは、前記第２半導体素子が搭載された第２搭載部を含み、
前記第１搭載部は、前記第１半導体素子に対向する第１搭載面を有し、
前記第２搭載部は、前記第２半導体素子に対向する第２搭載面を有し、
前記第１搭載面と前記第２搭載面とは、前記封止部材の厚さ方向に見て重なる、ことを特徴とする半導体装置。
［付記２］
前記第１搭載部および前記第２搭載部に挟まれた導通部材をさらに備えており、
前記第１搭載部と前記第２搭載部とが、前記導通部材を介して導通する、付記１に記載の半導体装置。
［付記３］
前記第１搭載部、前記導通部材および前記第２搭載部に跨って、前記厚さ方向に貫通する貫通孔が形成されている、付記２に記載の半導体装置。
［付記４］
前記貫通孔には、前記封止部材の一部が形成されており、
当該封止部材の一部は、円筒状である、付記３に記載の半導体装置。
［付記５］
前記第１搭載部は、前記封止部材から露出する第１露出面をさらに有しており、
前記第１露出面は、前記厚さ方向において、前記第１搭載面と離間する、付記１ないし付記４のいずれかに記載の半導体装置。
［付記６］
前記第１搭載面と前記第２搭載面とは、前記厚さ方向に対向している、付記１ないし付記５のいずれかに記載の半導体装置。
［付記７］
前記第２搭載部は、前記封止部材から露出する第２露出面をさらに有しており、
前記第２露出面は、前記厚さ方向において、前記第２搭載面と離間する、付記６に記載の半導体装置。
［付記８］
前記第１半導体素子は、第１主面電極を含み、
前記第１リードフレームは、前記第１主面電極に導通する第１リードを含んでおり、
前記第２半導体素子は、第２主面電極を含み、
前記第２リードフレームは、前記第２主面電極に導通する第２リードを含んでいる、付記１ないし付記７のいずれかに記載の半導体装置。
［付記９］
前記第１リードと前記第２リードとは、前記厚さ方向に見て、重なる、付記８に記載の半導体装置。
［付記１０］
前記第１リードは、前記封止部材から露出する第１端子部を含み、
前記第２リードは、前記封止部材から露出する第２端子部を含み、
前記第１端子部および前記第２端子部は、各々が屈曲し、かつ、互いに接する、付記８または付記９に記載の半導体装置。
［付記１１］
前記封止部材は、前記厚さ方向に直交する第１方向に互いに離間する一対の側面を有しており、
前記第１リードおよび前記第２リードはそれぞれ、前記一対の側面のいずれか一方から突き出ている、付記８ないし付記１０のいずれかに記載の半導体装置。
［付記１２］
第１ワイヤをさらに備えており、
前記第１リードは、前記封止部材に覆われた第１パッド部を含み、
前記第１ワイヤは、前記第１パッド部と前記第１主面電極とに接続されている、付記８ないし付記１１のいずれかに記載の半導体装置。
［付記１３］
第２ワイヤをさらに備えており、
前記第２リードは、前記封止部材に覆われた第２パッド部を含み、
前記第２ワイヤは、前記第２パッド部と前記第２主面電極とに接続されている、付記１２に記載の半導体装置。
［付記１４］
前記第１半導体素子は、第１裏面電極をさらに含み、
前記第１裏面電極は、前記第１搭載部に導通しており、
前記第２半導体素子は、第２裏面電極をさらに含み、
前記第２裏面電極は、前記第２搭載部に導通している、付記８ないし付記１３のいずれかに記載の半導体装置。
［付記１５］
前記第１半導体素子と前記第２半導体素子とは、前記厚さ方向に見て重なる、付記１ないし付記１４のいずれかに記載の半導体装置。
［付記１６］
前記第１半導体素子および前記第２半導体素子はそれぞれ、ＭＯＳＦＥＴである、付記１ないし付記１５のいずれかに記載の半導体装置。
［付記１７］
前記第１半導体素子のドレインと前記第２半導体素子のドレインとが、前記封止部材の内部で導通している、付記１６に記載の半導体装置。
Ａ１，Ｂ１〜Ｂ３，Ｃ１：半導体装置
１，２ ：半導体素子
１ａ，２ａ：素子主面
１ｂ，２ｂ：素子裏面
１１，２１：主面電極
１１１，２１１：ソースパッド
１１２，２１２：ゲートパッド
１２，２２：裏面電極
１２１，２２１：ドレインパッド
１９，２９：接合材
３，４ ：リードフレーム
３１，４１：リード
３１１，４１１：搭載部
３１１ａ，４１１ａ：主面
３１１ｂ，４１１ｂ：裏面
３１２，４１２：端子部
３１３，４１３：連結部
３２，４２：リード
３２１，４２１：パッド部
３２２，４２２：端子部
３２３，４２３：連結部
３３，４３：リード
３３１，４３１：パッド部
３３２，４３２：端子部
３３３，４３３：連結部
５ ：導通部材
６１１，６１２，６２１，６２２：ワイヤ
７ ：封止部材
７１ ：樹脂主面
７２ ：樹脂裏面
７３１〜７３４：樹脂側面
７４ ：嵌合部
８１ ：貫通孔
８２ ：切り欠き
１，２ ：半導体素子
１ａ，２ａ：素子主面
１ｂ，２ｂ：素子裏面
１１，２１：主面電極
１１１，２１１：ソースパッド
１１２，２１２：ゲートパッド
１２，２２：裏面電極
１２１，２２１：ドレインパッド
１９，２９：接合材
３，４ ：リードフレーム
３１，４１：リード
３１１，４１１：搭載部
３１１ａ，４１１ａ：主面
３１１ｂ，４１１ｂ：裏面
３１２，４１２：端子部
３１３，４１３：連結部
３２，４２：リード
３２１，４２１：パッド部
３２２，４２２：端子部
３２３，４２３：連結部
３３，４３：リード
３３１，４３１：パッド部
３３２，４３２：端子部
３３３，４３３：連結部
５ ：導通部材
６１１，６１２，６２１，６２２：ワイヤ
７ ：封止部材
７１ ：樹脂主面
７２ ：樹脂裏面
７３１〜７３４：樹脂側面
７４ ：嵌合部
８１ ：貫通孔
８２ ：切り欠き
Claims (17)
- 第１半導体素子と、
第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を覆う封止部材と、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第１半導体素子に導通接続された第１リードフレームと、
一部が前記封止部材から露出し、かつ、前記封止部材の内部で前記第２半導体素子に導通接続された第２リードフレームと、
を備えており、
前記第１リードフレームは、前記第１半導体素子が搭載された第１搭載部を含み、
前記第２リードフレームは、前記第２半導体素子が搭載された第２搭載部を含み、
前記第１搭載部は、前記第１半導体素子に対向する第１搭載面を有し、
前記第２搭載部は、前記第２半導体素子に対向する第２搭載面を有し、
前記第１搭載面と前記第２搭載面とは、前記封止部材の厚さ方向に見て重なる、
ことを特徴とする半導体装置。 - 前記第１搭載部および前記第２搭載部に挟まれた導通部材をさらに備えており、
前記第１搭載部と前記第２搭載部とが、前記導通部材を介して導通する、
請求項１に記載の半導体装置。 - 前記第１搭載部、前記導通部材および前記第２搭載部に跨って、前記厚さ方向に貫通する貫通孔が形成されている、
請求項２に記載の半導体装置。 - 前記貫通孔には、前記封止部材の一部が形成されており、
当該封止部材の一部は、円筒状である、
請求項３に記載の半導体装置。 - 前記第１搭載部は、前記封止部材から露出する第１露出面をさらに有しており、
前記第１露出面は、前記厚さ方向において、前記第１搭載面と離間する、
請求項１ないし請求項４のいずれか一項に記載の半導体装置。 - 前記第１搭載面と前記第２搭載面とは、前記厚さ方向に対向している、
請求項１ないし請求項５のいずれか一項に記載の半導体装置。 - 前記第２搭載部は、前記封止部材から露出する第２露出面をさらに有しており、
前記第２露出面は、前記厚さ方向において、前記第２搭載面と離間する、
請求項６に記載の半導体装置。 - 前記第１半導体素子は、第１主面電極を含み、
前記第１リードフレームは、前記第１主面電極に導通する第１リードを含んでおり、
前記第２半導体素子は、第２主面電極を含み、
前記第２リードフレームは、前記第２主面電極に導通する第２リードを含んでいる、
請求項１ないし請求項７のいずれか一項に記載の半導体装置。 - 前記第１リードと前記第２リードとは、前記厚さ方向に見て重なる、
請求項８に記載の半導体装置。 - 前記第１リードは、前記封止部材から露出する第１端子部を含み、
前記第２リードは、前記封止部材から露出する第２端子部を含み、
前記第１端子部および前記第２端子部は、各々が屈曲し、かつ、互いに接する、
請求項８または請求項９に記載の半導体装置。 - 前記封止部材は、前記厚さ方向に直交する第１方向に互いに離間する一対の側面を有しており、
前記第１リードおよび前記第２リードはそれぞれ、前記一対の側面のいずれか一方から突き出ている、
請求項８ないし請求項１０のいずれか一項に記載の半導体装置。 - 第１ワイヤをさらに備えており、
前記第１リードは、前記封止部材に覆われた第１パッド部を含み、
前記第１ワイヤは、前記第１パッド部と前記第１主面電極とに接続されている、
請求項８ないし請求項１１のいずれか一項に記載の半導体装置。 - 第２ワイヤをさらに備えており、
前記第２リードは、前記封止部材に覆われた第２パッド部を含み、
前記第２ワイヤは、前記第２パッド部と前記第２主面電極とに接続されている、
請求項１２に記載の半導体装置。 - 前記第１半導体素子は、第１裏面電極をさらに含み、
前記第１裏面電極は、前記第１搭載部に導通しており、
前記第２半導体素子は、第２裏面電極をさらに含み、
前記第２裏面電極は、前記第２搭載部に導通している、
請求項８ないし請求項１３のいずれか一項に記載の半導体装置。 - 前記第１半導体素子と前記第２半導体素子とは、前記厚さ方向に見て重なる、
請求項１ないし請求項１４のいずれか一項に記載の半導体装置。 - 前記第１半導体素子および前記第２半導体素子はそれぞれ、ＭＯＳＦＥＴである、
請求項１ないし請求項１５のいずれか一項に記載の半導体装置。 - 前記第１半導体素子のドレインと前記第２半導体素子のドレインとが、前記封止部材の内部で導通している、
請求項１６に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019184891A JP7385414B2 (ja) | 2019-10-08 | 2019-10-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019184891A JP7385414B2 (ja) | 2019-10-08 | 2019-10-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021061331A true JP2021061331A (ja) | 2021-04-15 |
| JP7385414B2 JP7385414B2 (ja) | 2023-11-22 |
Family
ID=75381422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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| JP7519956B2 (ja) | 2021-05-28 | 2024-07-22 | 三菱電機株式会社 | スイッチング装置、半導体装置、およびスイッチング装置の製造方法 |
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| JP2004022601A (ja) * | 2002-06-12 | 2004-01-22 | Mitsubishi Electric Corp | 半導体装置 |
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2019
- 2019-10-08 JP JP2019184891A patent/JP7385414B2/ja active Active
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| JP7519956B2 (ja) | 2021-05-28 | 2024-07-22 | 三菱電機株式会社 | スイッチング装置、半導体装置、およびスイッチング装置の製造方法 |
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