JP2021057461A - Semiconductor device and manufacturing method for semiconductor device - Google Patents

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達也 戸田
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将志 津吹
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Abstract

To provide a semiconductor device with high reliability.SOLUTION: The semiconductor device includes an oxide semiconductor layer containing indium, a gate electrode facing the oxide semiconductor layer, a gate insulating layer between the oxide semiconductor layer and the gate electrode, a first conductive layer over the oxide semiconductor layer, and an oxide nitride layer containing oxygen, nitrogen, and the same metal element as the oxide semiconductor layer and disposed between the oxide semiconductor layer and the first conductive layer. The first conductive layer overlaps with a part of the oxide semiconductor layer in a plan view. The oxide semiconductor layer in a region not overlapping with the first conductive layer in a plan view may be exposed from the oxide nitride layer.SELECTED DRAWING: Figure 1

Description

本発明の実施形態の一つは、半導体装置及び半導体装置の製造方法に関する。特に、本発明の実施形態の一つは、チャネルとして酸化物半導体が用いられた半導体装置及び半導体装置の製造方法に関する。 One of the embodiments of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. In particular, one of the embodiments of the present invention relates to a semiconductor device using an oxide semiconductor as a channel and a method for manufacturing the semiconductor device.

最近、アモルファスシリコン、低温ポリシリコン、および単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている（例えば、特許文献１）。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。 Recently, semiconductor devices using oxide semiconductors as channels instead of amorphous silicon, low-temperature polysilicon, and single crystal silicon have been developed (for example, Patent Document 1). A semiconductor device using an oxide semiconductor as a channel can form a semiconductor device with a simple structure and a low temperature process in the same manner as a semiconductor device using amorphous silicon as a channel, and is more than a semiconductor device using amorphous silicon as a channel. Is also known to have high mobility. It is known that a semiconductor device using an oxide semiconductor as a channel has a very low off-current.

酸化物半導体をチャネルに用いた半導体装置が安定した動作をするために、その製造工程において酸化物半導体により多くの酸素を供給し、酸化物半導体に形成される酸素欠損を少なくすることが重要である。酸化物半導体に酸素を供給する方法の一つとして、特許文献１では、酸化物半導体を覆う絶縁層を、当該絶縁層が酸素をより多く含む条件で形成する技術が開示されている。 In order for a semiconductor device using an oxide semiconductor as a channel to operate stably, it is important to supply more oxygen to the oxide semiconductor in the manufacturing process and reduce oxygen deficiency formed in the oxide semiconductor. is there. As one of the methods for supplying oxygen to an oxide semiconductor, Patent Document 1 discloses a technique for forming an insulating layer covering the oxide semiconductor under the condition that the insulating layer contains a larger amount of oxygen.

特開２０１８−７８３３９JP-A-2018-78339

しかしながら、酸素をより多く含む条件で形成された絶縁層は欠陥を多く含む。その影響で、その欠陥に電子がトラップされることが原因と考えられる半導体装置の特性異常又は信頼性試験における特性変動が発生してしまう。一方、欠陥の少ない絶縁層を形成しようとすると、絶縁層に含まれる酸素を多くすることができない。したがって、絶縁層から酸化物半導体に十分に酸素を供給することができない。このように、酸化物半導体を覆う絶縁層として酸素を多く含む絶縁層が用いられた場合であっても、半導体装置の信頼性を向上させるための半導体装置構造及びその製造方法を実現することが要求されている。 However, the insulating layer formed under the condition of containing more oxygen contains many defects. As a result, characteristic abnormalities or characteristic fluctuations in the reliability test of the semiconductor device, which are considered to be caused by the trapping of electrons in the defects, occur. On the other hand, when trying to form an insulating layer with few defects, it is not possible to increase the amount of oxygen contained in the insulating layer. Therefore, oxygen cannot be sufficiently supplied from the insulating layer to the oxide semiconductor. As described above, even when an insulating layer containing a large amount of oxygen is used as the insulating layer covering the oxide semiconductor, it is possible to realize a semiconductor device structure and a manufacturing method thereof for improving the reliability of the semiconductor device. It is requested.

本発明の実施形態の一つは、信頼性が高い半導体装置を実現することを課題の一つとする。 One of the objects of the embodiment of the present invention is to realize a highly reliable semiconductor device.

本発明の一実施形態に係る半導体装置は、インジウムを含む酸化物半導体層と、前記酸化物半導体層に対向するゲート電極と、前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、前記酸化物半導体層の上方の第１導電層と、酸素、窒素、及び前記酸化物半導体層と同じ金属元素を含み、前記酸化物半導体層と前記第１導電層との間の酸化窒化層と、を有する。 The semiconductor device according to the embodiment of the present invention includes an oxide semiconductor layer containing indium, a gate electrode facing the oxide semiconductor layer, and a gate insulating layer between the oxide semiconductor layer and the gate electrode. , The first conductive layer above the oxide semiconductor layer, oxygen, nitrogen, and the same metal element as the oxide semiconductor layer, and the oxide nitride layer between the oxide semiconductor layer and the first conductive layer. And have.

本発明の一実施形態に係る半導体装置は、インジウムを含む酸化物半導体層と、前記酸化物半導体層に対向するゲート電極と、前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、前記酸化物半導体層の上方の第１導電層と、酸素、窒素、及び前記第１導電層とは異なる金属元素を含み、前記酸化物半導体層と前記第１導電層との間で前記第１導電層に接する酸化窒化層と、を有する。 The semiconductor device according to the embodiment of the present invention includes an oxide semiconductor layer containing indium, a gate electrode facing the oxide semiconductor layer, and a gate insulating layer between the oxide semiconductor layer and the gate electrode. The first conductive layer above the oxide semiconductor layer contains oxygen, nitrogen, and a metal element different from that of the first conductive layer, and the first conductive layer is located between the oxide semiconductor layer and the first conductive layer. 1 It has an oxide nitride layer in contact with a conductive layer.

本発明の一実施形態に係る半導体装置の製造方法は、ゲート電極、ゲート絶縁層、及びインジウムを含む酸化物半導体層を形成し、前記酸化物半導体層の上方に酸素及び窒素を含む酸化窒化層を形成し、前記酸化窒化層の上方に第１導電層を形成し、前記第１導電層及び前記酸化窒化層をエッチングして、チャネル領域に対応する第１領域の前記酸化物半導体層を露出する。 In the method for manufacturing a semiconductor device according to an embodiment of the present invention, an oxide semiconductor layer containing a gate electrode, a gate insulating layer, and indium is formed, and an oxide nitride layer containing oxygen and nitrogen is formed above the oxide semiconductor layer. Is formed, a first conductive layer is formed above the nitrided oxide layer, and the first conductive layer and the nitrided oxide layer are etched to expose the oxide semiconductor layer in the first region corresponding to the channel region. To do.

本発明の一実施形態に係る半導体装置の概要を示す断面図である。It is sectional drawing which shows the outline of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の概要を示す平面図である。It is a top view which shows the outline of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。It is an enlarged sectional view of a part of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態の変形例に係る半導体装置の一部を拡大した断面図である。It is an enlarged sectional view of a part of the semiconductor device which concerns on the modification of one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。It is an enlarged sectional view of a part of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。It is an enlarged sectional view of a part of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る表示装置の概要を示す平面図である。It is a top view which shows the outline of the display device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the display device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。It is a circuit diagram which shows the pixel circuit of the display device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る表示装置の断面図である。It is sectional drawing of the display device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。It is a top view of the pixel electrode and the common electrode of the display device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。It is a circuit diagram which shows the pixel circuit of the display device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る表示装置の断面図である。It is sectional drawing of the display device which concerns on one Embodiment of this invention.

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成についても、当然に本発明の範囲に含有される。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. The disclosure is just an example. Of course, a configuration that can be easily conceived by a person skilled in the art by appropriately changing the configuration of the embodiment while maintaining the gist of the invention is also included in the scope of the present invention. Further, in order to clarify the explanation, the drawings may be schematically represented by the width, thickness, shape, etc. of each part as compared with the actual aspect. However, the illustrated shape is merely an example and does not limit the interpretation of the present invention. Further, in the present specification and each figure, the same elements as those described above with respect to the above-mentioned figures may be added with an alphabet after the same reference numerals, and detailed description thereof may be omitted as appropriate.

本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。また、以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。また、上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視でトランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視でトランジスタと画素電極とが重なる位置関係を意味する。 In each embodiment of the present invention, the direction from the substrate toward the oxide semiconductor layer is referred to as upward or upward. On the contrary, the direction from the oxide semiconductor layer toward the substrate is referred to as downward or downward. As described above, for convenience of explanation, the terms "upper" and "lower" will be used, but for example, the upper and lower relationships between the substrate and the oxide semiconductor layer may be arranged in the opposite direction to those shown in the drawings. Further, in the following description, for example, the expression of the oxide semiconductor layer on the substrate merely explains the hierarchical relationship between the substrate and the oxide semiconductor layer as described above, and the substrate and the oxide semiconductor layer Other members may be arranged between them. Further, upper or lower means the stacking order in a structure in which a plurality of layers are laminated, and when expressed as a pixel electrode above the transistor, the transistor and the pixel electrode do not overlap in a plan view. There may be. On the other hand, when it is expressed as a pixel electrode vertically above the transistor, it means a positional relationship in which the transistor and the pixel electrode overlap in a plan view.

「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。 The "display device" refers to a structure that displays an image using an electro-optical layer. For example, the term display device may refer to a display panel that includes an electro-optical layer, or refers to a structure in which another optical member (eg, a polarizing member, a backlight, a touch panel, etc.) is attached to a display cell. In some cases. Here, the "electro-optical layer" may include a liquid crystal layer, an electroluminescence (EL) layer, an electrochromic (EC) layer, and an electrophoresis layer as long as there is no technical contradiction. Therefore, the embodiments described later will be described by exemplifying a liquid crystal display device including a liquid crystal layer and an organic EL display device including an organic EL layer as display devices. It can be applied to a display device including an optical layer.

本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ〜Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。 In the present specification, "α includes A, B or C", "α contains any of A, B and C", and "α includes one selected from the group consisting of A, B and C". , Etc., unless otherwise specified, does not exclude the case where α includes a plurality of combinations of A to C. Furthermore, these expressions do not exclude cases where α contains other elements.

なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。 The following embodiments can be combined with each other as long as there is no technical contradiction.

〈第１実施形態〉
図１〜図７を用いて、本発明の一実施形態及びその変形例に係る半導体装置について説明する。なお、以下に示す実施形態の半導体装置は、表示装置に用いられるトランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられてもよい。 <First Embodiment>
A semiconductor device according to an embodiment of the present invention and a modification thereof will be described with reference to FIGS. 1 to 7. The semiconductor device of the embodiment shown below is used not only for a transistor used for a display device but also for an integrated circuit (Integrated Circuit: IC) such as a microprocessor (Micro-Processing Unit: MPU) or a memory circuit. May be done.

［半導体装置１０の構成］
図１〜図３を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。図３は、本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。 [Structure of semiconductor device 10]
The configuration of the semiconductor device 10 according to the embodiment of the present invention will be described with reference to FIGS. 1 to 3. FIG. 1 is a cross-sectional view showing an outline of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a plan view showing an outline of the semiconductor device according to the embodiment of the present invention. FIG. 3 is an enlarged cross-sectional view of a part of the semiconductor device according to the embodiment of the present invention.

図１に示すように、半導体装置１０は基板１００の上方に設けられている。半導体装置１０は、第１ゲート電極１１０、第１ゲート絶縁層１２０、第１酸化物半導体層１３０、酸化窒化層１９０、第１ソース電極１４１、第１ドレイン電極１４３、第１絶縁層１５０、酸化物層１６０、第１ソース配線１７１、及び第１ドレイン配線１７３を有する。第１ソース電極１４１及び第１ドレイン電極１４３を特に区別しない場合、これらの電極を第１電極１４０という場合がある。第１ソース配線１７１及び第１ドレイン配線１７３を特に区別しない場合、これらの配線を第１配線１７０という場合がある。 As shown in FIG. 1, the semiconductor device 10 is provided above the substrate 100. The semiconductor device 10 includes a first gate electrode 110, a first gate insulating layer 120, a first oxide semiconductor layer 130, a nitrided oxide layer 190, a first source electrode 141, a first drain electrode 143, a first insulating layer 150, and oxidation. It has a physical layer 160, a first source wiring 171 and a first drain wiring 173. When the first source electrode 141 and the first drain electrode 143 are not particularly distinguished, these electrodes may be referred to as the first electrode 140. When the first source wiring 171 and the first drain wiring 173 are not particularly distinguished, these wirings may be referred to as the first wiring 170.

第１ゲート電極１１０は基板１００の上に設けられている。第１ゲート電極１１０は第１酸化物半導体層１３０に対向する。第１ゲート絶縁層１２０は、第１ゲート電極１１０と第１酸化物半導体層１３０との間に設けられている。なお、本実施形態では、第１酸化物半導体層１３０は第１ゲート電極１１０及び第１ゲート絶縁層１２０の上方に設けられている。第１電極１４０は第１ゲート絶縁層１２０の上方及び第１酸化物半導体層１３０の上方に設けられている。第１電極１４０は、第１ゲート絶縁層１２０の上面から第１酸化物半導体層１３０のパターン端部に乗り上げて、第１酸化物半導体層１３０の上方まで連続している。酸化窒化層１９０は第１酸化物半導体層１３０と第１電極１４０との間に設けられている。具体的には、酸化窒化層１９０は第１酸化物半導体層１３０の上面の鉛直上方に設けられている。本実施形態では、酸化窒化層１９０は第１酸化物半導体層１３０の上面及び第１電極１４０の下面に接している。 The first gate electrode 110 is provided on the substrate 100. The first gate electrode 110 faces the first oxide semiconductor layer 130. The first gate insulating layer 120 is provided between the first gate electrode 110 and the first oxide semiconductor layer 130. In this embodiment, the first oxide semiconductor layer 130 is provided above the first gate electrode 110 and the first gate insulating layer 120. The first electrode 140 is provided above the first gate insulating layer 120 and above the first oxide semiconductor layer 130. The first electrode 140 rides on the pattern end of the first oxide semiconductor layer 130 from the upper surface of the first gate insulating layer 120 and continues to the upper side of the first oxide semiconductor layer 130. The oxynitride layer 190 is provided between the first oxide semiconductor layer 130 and the first electrode 140. Specifically, the oxynitride layer 190 is provided vertically above the upper surface of the first oxide semiconductor layer 130. In the present embodiment, the nitrided oxide layer 190 is in contact with the upper surface of the first oxide semiconductor layer 130 and the lower surface of the first electrode 140.

詳細は後述するが、第１酸化物半導体層１３０はインジウムを含む酸化物半導体である。第１酸化物半導体層１３０は、第１ソース電極１４１と第１ドレイン電極１４３との間にチャネル領域１３１を備えている。つまり、第１ソース電極１４１及び第１ドレイン電極１４３の各々は、チャネル領域１３１の端部において、酸化窒化層１９０を介して第１酸化物半導体層１３０に接続されている。 Although details will be described later, the first oxide semiconductor layer 130 is an oxide semiconductor containing indium. The first oxide semiconductor layer 130 includes a channel region 131 between the first source electrode 141 and the first drain electrode 143. That is, each of the first source electrode 141 and the first drain electrode 143 is connected to the first oxide semiconductor layer 130 via the oxynitride layer 190 at the end of the channel region 131.

酸化窒化層１９０は、酸素及び窒素を含む金属化合物を含む層である。つまり、酸化窒化層１９０において、金属元素は酸素又は窒素と結合されている。本実施形態では、酸化窒化層１９０は第１酸化物半導体層１３０と同じ金属元素を含む。また、酸化窒化層１９０は第１電極１４０とは異なる金属元素を含む。詳細は後述するが、酸化窒化層１９０は、第１電極１４０のうち最下層の導電層（第１導電層１４５（図３参照））とは異なる金属元素を含む。 The oxidative nitride layer 190 is a layer containing a metal compound containing oxygen and nitrogen. That is, in the oxynitride layer 190, the metal element is bonded to oxygen or nitrogen. In this embodiment, the nitrided oxide layer 190 contains the same metal elements as the first oxide semiconductor layer 130. Further, the oxynitride layer 190 contains a metal element different from that of the first electrode 140. Although the details will be described later, the oxynitride layer 190 contains a metal element different from that of the lowest conductive layer (first conductive layer 145 (see FIG. 3)) of the first electrode 140.

図１及び図２に示すように、平面視で第１電極１４０と重ならない領域の第１酸化物半導体層１３０は、酸化窒化層１９０から露出されている。ただし、平面視で第１電極１４０と重ならない領域の第１酸化物半導体層１３０の上の少なくとも一部に酸化窒化層１９０が設けられていてもよい。 As shown in FIGS. 1 and 2, the first oxide semiconductor layer 130 in a region that does not overlap with the first electrode 140 in a plan view is exposed from the oxidative nitride layer 190. However, the oxynitride layer 190 may be provided on at least a part of the first oxide semiconductor layer 130 in a region that does not overlap with the first electrode 140 in a plan view.

第１絶縁層１５０は、第１酸化物半導体層１３０及び第１電極１４０を覆う。第１絶縁層１５０には第１開口１５１、１５３が設けられている。第１開口１５１は第１ソース電極１４１に達する開口である。第１開口１５３は第１ドレイン電極１４３に達する開口である。酸化物層１６０は第１絶縁層１５０の上に設けられている。酸化物層１６０には第２開口１６１、１６３が設けられている。第２開口１６１は第１開口１５１と連続する開口である。第２開口１６３は第１開口１５３と連続する開口である。 The first insulating layer 150 covers the first oxide semiconductor layer 130 and the first electrode 140. The first insulating layer 150 is provided with first openings 151 and 153. The first opening 151 is an opening that reaches the first source electrode 141. The first opening 153 is an opening that reaches the first drain electrode 143. The oxide layer 160 is provided on the first insulating layer 150. The oxide layer 160 is provided with second openings 161 and 163. The second opening 161 is an opening continuous with the first opening 151. The second opening 163 is an opening continuous with the first opening 153.

第１配線１７０は酸化物層１６０の上方及び第１開口１５１、１５３の内部に設けられている。平面視で、第１開口１５１、１５３を除き、第１配線１７０は酸化物層１６０と同じ領域に設けられている。つまり、平面視で第１配線１７０が設けられていない領域には酸化物層１６０は設けられておらず、第１絶縁層１５０が酸化物層１６０から露出されている。第１配線１７０は第１開口１５１、１５３の底部で第１電極１４０に接しており、第１電極１４０及び酸化窒化層１９０を介して第１酸化物半導体層１３０に電気的に接続されている。 The first wiring 170 is provided above the oxide layer 160 and inside the first openings 151 and 153. In a plan view, the first wiring 170 is provided in the same region as the oxide layer 160 except for the first openings 151 and 153. That is, the oxide layer 160 is not provided in the region where the first wiring 170 is not provided in a plan view, and the first insulating layer 150 is exposed from the oxide layer 160. The first wiring 170 is in contact with the first electrode 140 at the bottom of the first openings 151 and 153, and is electrically connected to the first oxide semiconductor layer 130 via the first electrode 140 and the oxynitride layer 190. ..

本実施形態では、半導体装置１０として、第１ゲート電極１１０が第１酸化物半導体層１３０の下方に設けられたボトムゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、半導体装置１０として、第１ゲート電極１１０が第１酸化物半導体層１３０の上方に設けられたトップゲート型トランジスタが用いられてもよい。つまり、第１ゲート電極１１０及び第１ゲート絶縁層１２０が第１酸化物半導体層１３０の上方に設けられていてもよい。その場合、第１ゲート絶縁層１２０はチャネル領域１３１の第１酸化物半導体層１３０及び第１電極１４０を覆うように形成される。第１ゲート電極１１０は当該第１ゲート絶縁層１２０の上方に設けられる。第１ゲート電極１１０は、平面視でチャネル領域１３１を覆うように設けられる。なお、第１ゲート電極１１０は、少なくとも第１ソース電極１４１から第１ドレイン電極１４３まで連続するように、チャネル領域１３１と重なるように設けられていればよい。 In the present embodiment, a configuration in which a bottom gate type transistor in which the first gate electrode 110 is provided below the first oxide semiconductor layer 130 is used as the semiconductor device 10 is exemplified, but the configuration is not limited to this configuration. For example, as the semiconductor device 10, a top gate type transistor in which the first gate electrode 110 is provided above the first oxide semiconductor layer 130 may be used. That is, the first gate electrode 110 and the first gate insulating layer 120 may be provided above the first oxide semiconductor layer 130. In that case, the first gate insulating layer 120 is formed so as to cover the first oxide semiconductor layer 130 and the first electrode 140 in the channel region 131. The first gate electrode 110 is provided above the first gate insulating layer 120. The first gate electrode 110 is provided so as to cover the channel region 131 in a plan view. The first gate electrode 110 may be provided so as to overlap the channel region 131 so as to be continuous from at least the first source electrode 141 to the first drain electrode 143.

図２に示すように、平面視で第１酸化物半導体層１３０は第１ゲート電極１１０の内側に設けられている。特に、半導体装置１０のチャネルが形成される領域において、第１酸化物半導体層１３０は第１ゲート電極１１０の内側に設けられている。換言すると、平面視で第１酸化物半導体層１３０のパターンの外縁（又は、チャネル領域１３１の外縁）は、第１ゲート電極１１０のパターンの外縁によって囲まれている。平面視で第１電極１４０は第１酸化物半導体層１３０を横切っている。換言すると、第１電極１４０は第１酸化物半導体層１３０と交差している。第２開口１６１は平面視で第１開口１５１と重なっている。第２開口１６３は平面視で第１開口１５３と重なっている。平面視で第１電極１４０と第１酸化物半導体層１３０とが重なる領域に、酸化窒化層１９０が設けられている。なお、上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。 As shown in FIG. 2, the first oxide semiconductor layer 130 is provided inside the first gate electrode 110 in a plan view. In particular, in the region where the channel of the semiconductor device 10 is formed, the first oxide semiconductor layer 130 is provided inside the first gate electrode 110. In other words, in plan view, the outer edge of the pattern of the first oxide semiconductor layer 130 (or the outer edge of the channel region 131) is surrounded by the outer edge of the pattern of the first gate electrode 110. In plan view, the first electrode 140 crosses the first oxide semiconductor layer 130. In other words, the first electrode 140 intersects the first oxide semiconductor layer 130. The second opening 161 overlaps with the first opening 151 in a plan view. The second opening 163 overlaps with the first opening 153 in a plan view. The oxide nitride layer 190 is provided in a region where the first electrode 140 and the first oxide semiconductor layer 130 overlap in a plan view. The above configuration is only one embodiment, and the present invention is not limited to the above configuration.

図３は、図１において点線枠で囲まれた領域の拡大図である。図３に示すように、本実施形態では第１電極１４０は、第１導電層１４５、第３導電層１４７、及び第４導電層１４９を有する。酸化窒化層１９０は第１導電層１４５に接している。酸化窒化層１９０のパターン端部と第１導電層１４５のパターン端部との平面視における位置は概略一致している。酸化窒化層１９０は第１酸化物半導体層１３０の上面にのみ設けられており、第１酸化物半導体層１３０の側面には設けられていない。したがって、第１導電層１４５は第１酸化物半導体層１３０の側面に接している。 FIG. 3 is an enlarged view of the area surrounded by the dotted line frame in FIG. As shown in FIG. 3, in the present embodiment, the first electrode 140 has a first conductive layer 145, a third conductive layer 147, and a fourth conductive layer 149. The oxynitride layer 190 is in contact with the first conductive layer 145. The positions of the pattern end of the oxynitride layer 190 and the pattern end of the first conductive layer 145 in a plan view are substantially the same. The oxynitride layer 190 is provided only on the upper surface of the first oxide semiconductor layer 130, and is not provided on the side surface of the first oxide semiconductor layer 130. Therefore, the first conductive layer 145 is in contact with the side surface of the first oxide semiconductor layer 130.

［半導体装置１０の各部材の材質］
基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。基板１００の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物を用いることができる。一方、基板１００が可撓性を有する必要がない場合は、基板１００としてガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板や、ステンレス基板などの導電性基板など、透光性を有さない基板を用いることができる。 [Material of each member of semiconductor device 10]
As the substrate 100, a flexible substrate containing a resin such as a polyimide substrate, an acrylic substrate, a siloxane substrate, or a fluororesin substrate and having flexibility can be used. Impurities may be introduced into the above resin in order to improve the heat resistance of the substrate 100. In particular, when the semiconductor device 10 is a top-emission type display, the substrate 100 does not need to be transparent, so impurities that deteriorate the transparency of the substrate 100 can be used. On the other hand, when the substrate 100 does not need to have flexibility, a rigid substrate having translucency and not having flexibility, such as a glass substrate, a quartz substrate, and a sapphire substrate, can be used as the substrate 100. .. When the semiconductor device 10 is used for an integrated circuit that is not a display device, the substrate 100 has translucency such as a semiconductor substrate such as a silicon substrate, a silicon carbide substrate, or a compound semiconductor substrate, or a conductive substrate such as a stainless steel substrate. No substrate can be used.

第１ゲート電極１１０、第１電極１４０、及び第１配線１７０として、一般的な金属材料を用いることができる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、及びこれらの合金又は化合物が用いられる。第１ゲート電極１１０、第１電極１４０、及び第１配線１７０として、上記の材料が単層で用いられてもよく積層で用いられてもよい。 A general metal material can be used as the first gate electrode 110, the first electrode 140, and the first wiring 170. For example, examples of these members include aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum (Mo), hafnium (Hf), tantalum (Ta), and tungsten. (W), bismuth (Bi), silver (Ag), and alloys or compounds thereof are used. As the first gate electrode 110, the first electrode 140, and the first wiring 170, the above materials may be used in a single layer or in a laminated manner.

例えば、第１電極１４０のうち酸化窒化層１９０と接する第１導電層１４５の金属材料として、酸化窒化層１９０を構成する金属元素の酸化物よりも安定な酸化金属になる金属材料を用いることができる。つまり、酸化窒化層１９０を構成する金属元素が複数ある場合、複数の金属元素のいずれか一つの酸化金属のギブス自由エネルギー（ΔＧf）より、第１導電層１４５として用いられる金属材料の酸化金属のギブス自由エネルギーの方が小さいことが好ましい。 For example, as the metal material of the first conductive layer 145 in contact with the oxide nitride layer 190 of the first electrode 140, a metal material that becomes a metal oxide that is more stable than the oxide of the metal element constituting the oxide nitride layer 190 can be used. it can. That is, when there are a plurality of metal elements constituting the oxynitride layer 190, the metal oxide of the metal material used as the first conductive layer 145 is based on the Gibbs free energy (ΔG f) of any one of the plurality of metal elements. The Gibbs free energy is preferably smaller.

例えば、酸化窒化層１９０としてインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）、及び窒素（Ｎ）を含む酸化物半導体（以下、「ＩＧＺＯＮ」という）が用いられた場合、ＩＧＺＯＮに接する金属としてチタン（Ｔｉ）を用いることができる。酸化インジウムのギブス自由エネルギーは酸化ガリウム及び酸化亜鉛のギブス自由エネルギーよりも大きい。つまり、酸化インジウムは科学的により不安定であり、還元されやすい。一方、酸化チタンのギブス自由エネルギーは酸化インジウムよりも十分に小さいため、ＴｉがＩＧＺＯＮ上に形成されると、ＴｉはＩＧＺＯＮ中の酸素と結合して酸化チタンを形成する。上記のように酸化インジウムは還元されやすいため、ＩＧＺＯＮとＴｉとが接触した状態で高いエネルギーが供給されると、酸化インジウムが還元され、Ｔｉが酸化される。半導体装置１０の場合、ＩＧＺＯＮ上にＴｉが成膜されると、ＩＧＺＯＮの上部でＩＧＺＯＮ中の酸素がＴｉに奪われ、ＩＧＺＯＮがｎ型化するため、ＩＧＺＯＮの抵抗値が小さくなる。この現象によっって、ＩＧＺＯＮとＴｉとの接触抵抗が小さくなる。 For example, when an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), oxygen (O), and nitrogen (N) (hereinafter referred to as "IGZON") is used as the oxide nitride layer 190. , Titanium (Ti) can be used as the metal in contact with IGZON. The Gibbs free energy of indium oxide is greater than the Gibbs free energy of gallium oxide and zinc oxide. That is, indium oxide is scientifically more unstable and more likely to be reduced. On the other hand, since the Gibbs free energy of titanium oxide is sufficiently smaller than that of indium oxide, when Ti is formed on IGZON, Ti combines with oxygen in IGZON to form titanium oxide. Since indium oxide is easily reduced as described above, when high energy is supplied in a state where IGZON and Ti are in contact with each other, indium oxide is reduced and Ti is oxidized. In the case of the semiconductor device 10, when Ti is formed on the IGZON, oxygen in the IGZON is taken away by the Ti at the upper part of the IGZON, and the IGZON becomes n-shaped, so that the resistance value of the IGZON becomes small. Due to this phenomenon, the contact resistance between IGZON and Ti becomes small.

酸化窒化層１９０として用いられる材料はＩＧＺＯＮに限定されない。例えば、Ｉｎ及びＧａを含む酸化物半導体（ＩＧＯ）に窒素が導入された酸化窒化物、Ｉｎ及びＺｎを含む酸化物半導体（ＩＺＯ）に窒素が導入された酸化窒化物、Ｉｎ、Ｓｎ及びＺｎを含む酸化物半導体（ＩＴＺＯ）に窒素が導入された酸化窒化物、並びにＩｎ及びＷを含む酸化物半導体に窒素が導入された酸化窒化物などを用いることができる。なお、これらの酸化窒化物は、プロセスガスとして酸素ガス及び窒素ガスを用いた成膜によって形成される。 The material used as the oxynitride layer 190 is not limited to IGZON. For example, nitrogen-introduced nitrides in an oxide semiconductor (IGO) containing In and Ga, and nitrogen-introduced nitrides in an oxide semiconductor (IZO) containing In and Zn, In, Sn and Zn. Nitrogen-introduced nitrides in oxide semiconductors (ITZO) containing In and W, nitrogen-introduced nitrides in oxide semiconductors containing In and W, and the like can be used. These oxidative nitrides are formed by film formation using oxygen gas and nitrogen gas as process gases.

なお、酸化窒化物は、上記の酸化物半導体層を窒化することで形成されてもよい。詳細は後述するが、酸化物半導体層の窒化処理は、窒素を用いたプラズマ処理であってもよく、酸化物半導体層の表面に、窒素を含むプロセスガスを用いた成膜（例えば窒化金属の成膜）を行う処理であってもよい。例えば、窒素ガスを用いたスパッタリングによって酸化物半導体層上に窒化金属を形成すると、酸化物半導体層の表面に形成された酸化窒化層には窒素だけでなく、当該スパッタリングのプロセスガスとして用いられたＡｒが残存する。この残存したＡｒはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。窒化金属の成膜によって酸化窒化層１９０を形成した場合、酸化窒化層１９０と接する導電層は窒化金属である。 The oxide nitride may be formed by nitriding the above oxide semiconductor layer. Although the details will be described later, the nitriding treatment of the oxide semiconductor layer may be a plasma treatment using nitrogen, and a film formation using a process gas containing nitrogen (for example, of a metal nitride) on the surface of the oxide semiconductor layer. It may be a process of performing film formation). For example, when a metal nitride was formed on an oxide semiconductor layer by sputtering using nitrogen gas, not only nitrogen but also nitrogen was used as a process gas for the sputtering in the oxide nitride layer formed on the surface of the oxide semiconductor layer. Ar remains. This remaining Ar can be detected by SIMS (Secondary Ion Mass Spectrometry) analysis. When the oxide nitride layer 190 is formed by forming a metal nitride film, the conductive layer in contact with the oxide nitride layer 190 is a metal nitride.

第１酸化物半導体層１３０として、半導体の特性を有する酸化金属を用いることができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体（ＩＧＺＯ）を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されず、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。 As the first oxide semiconductor layer 130, a metal oxide having semiconductor characteristics can be used. For example, an oxide semiconductor (IGZO) containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) can be used. In particular, an oxide semiconductor having a composition ratio of In: Ga: Zn: O = 1: 1: 1: 4 can be used. However, the oxide semiconductor containing In, Ga, Zn, and O used in the present embodiment is not limited to the above composition, and an oxide semiconductor having a composition different from the above can also be used. For example, the ratio of In may be larger than the above in order to improve the mobility. Further, the ratio of Ga may be larger than the above in order to increase the band gap and reduce the influence of light irradiation.

Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が酸化物半導体に添加されていてもよい。上記の酸化物半導体以外にもＩｎ及びＧａを含む酸化物半導体（ＩＧＯ）、Ｉｎ及びＺｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ及びＺｎを含む酸化物半導体（ＩＴＺＯ）、並びにＩｎ及びＷを含む酸化物半導体などを第１酸化物半導体層１３０として用いることができる。なお、第１酸化物半導体層１３０はアモルファスであってもよく、結晶性であってもよい。また、第１酸化物半導体層１３０はアモルファスと結晶の混相であってもよい。 Other elements may be added to the oxide semiconductor containing In, Ga, Zn, and O, and for example, metal elements such as Al and Sn may be added to the oxide semiconductor. In addition to the above oxide semiconductors, oxide semiconductors containing In and Ga (IGO), oxide semiconductors containing In and Zn (IZO), oxide semiconductors containing In, Sn and Zn (ITZO), and In and W An oxide semiconductor containing the above can be used as the first oxide semiconductor layer 130. The first oxide semiconductor layer 130 may be amorphous or crystalline. Further, the first oxide semiconductor layer 130 may be a mixed phase of amorphous and crystalline.

第１ゲート絶縁層１２０及び第１絶縁層１５０として、一般的な絶縁層性材料を用いることができる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化シリコン（ＳｉＮx）、窒化酸化シリコン（ＳｉＮxＯy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）、窒化酸化アルミニウム（ＡｌＮxＯy）、窒化アルミニウム（ＡｌＮx）などの無機絶縁層を用いることができる。これらの絶縁層として、欠陥が少ない絶縁層を用いることができる。例えば、第１絶縁層１５０における酸素の組成比と、第１絶縁層１５０と同じ組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比とを比較した場合、当該他の絶縁層における酸素の組成比よりも第１絶縁層１５０における酸素の組成比の方が第１絶縁層１５０と同じの組成の絶縁層に対する化学量論比に近い。 As the first gate insulating layer 120 and the first insulating layer 150, a general insulating layer material can be used. For example, as these insulating layers, silicon oxide (SiO x), silicon oxynitride (SiO x N y), silicon nitride (SiN x), silicon nitride oxide (SiN x O y), aluminum oxide (AlO x), oxide Inorganic insulating layers such as aluminum nitride (AlO x N y ), aluminum nitride oxide (AlN x O y ), and aluminum nitride (AlN x) can be used. As these insulating layers, an insulating layer having few defects can be used. For example, when the composition ratio of oxygen in the first insulating layer 150 and the composition ratio of oxygen in the insulating layer having the same composition as the first insulating layer 150 (hereinafter referred to as "another insulating layer") are compared, the other The composition ratio of oxygen in the first insulating layer 150 is closer to the chemical quantity theory ratio to the insulating layer having the same composition as that of the first insulating layer 150 than the composition ratio of oxygen in the insulating layer.

上記のＳｉＯxＮy及びＡｌＯxＮyは、酸素（Ｏ）よりも少ない比率（すなわち、ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮxＯy及びＡｌＮxＯyは、窒素よりも少ない比率（すなわち、ｘ＜ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。 The above SiO x N y and AlO x N y are silicon compounds and aluminum compounds containing nitrogen (N) in a ratio (that is, x> y) smaller than that of oxygen (O). Further, SiN x O y and AlN x O y are silicon compounds and aluminum compounds containing oxygen in a ratio smaller than that of nitrogen (that is, x <y).

酸化物層１６０として、第１酸化物半導体層１３０と同じの組成の酸化物半導体層、ＩＴＯなどの酸化物導電層、又はＳｉＯx、ＳｉＯxＮy、ＡｌＯx、ＡｌＯxＮyなどの酸化物絶縁層を用いることができる。なお、酸化物層１６０はスパッタリング法で形成することが好ましい。酸化物層１６０をスパッタリング法で形成した場合、酸化物層１６０の膜中にはＡｒが残存する。なお、酸化物層１６０として、第１絶縁層１５０に用いられる材料と同じ組成の酸化絶縁層が用いられる場合、酸化物層１６０の酸素の組成比は第１絶縁層１５０の酸素の組成比よりも大きい。 As the oxide layer 160, an oxide semiconductor layer having the same composition as the first oxide semiconductor layer 130, an oxide conductive layer such as ITO, or oxidation of SiO x , SiO x N y , AlO x , AlO x N y, etc. A physical insulation layer can be used. The oxide layer 160 is preferably formed by a sputtering method. When the oxide layer 160 is formed by a sputtering method, Ar remains in the film of the oxide layer 160. When an oxide insulating layer having the same composition as the material used for the first insulating layer 150 is used as the oxide layer 160, the oxygen composition ratio of the oxide layer 160 is higher than the oxygen composition ratio of the first insulating layer 150. Is also big.

［半導体装置１０の製造方法］
図４〜図６を用いて、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図４〜図６は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。なお、以下の製造方法の説明において、第１導電層１４５及び第４導電層１４９としてＴｉが用いられ、第３導電層１４７としてＡｌが用いられた例について説明する。 [Manufacturing method of semiconductor device 10]
A method of manufacturing the semiconductor device 10 according to the embodiment of the present invention will be described with reference to FIGS. 4 to 6. 4 to 6 are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention. In the following description of the manufacturing method, an example in which Ti is used as the first conductive layer 145 and the fourth conductive layer 149 and Al is used as the third conductive layer 147 will be described.

図１及び図４に示すように、第１ゲート電極１１０、第１ゲート絶縁層１２０、及び第１酸化物半導体層１３０を形成し、第１酸化物半導体層１３０の上方に酸化窒化層１９０を形成する。第１酸化物半導体層１３０及び酸化窒化層１９０はいずれもスパッタリング法で形成することができる。例えば、第１酸化物半導体層１３０及び酸化窒化層１９０は同一チャンバー内でプロセスガスを切り換えることで連続成膜することができる。具体的には、プロセスガスとしてＡｒ及び酸素を用いて第１酸化物半導体層１３０を成膜し、プロセスガスをＡｒ、酸素、及び窒素に切り換えて酸化窒化層１９０を成膜する。この場合、第１酸化物半導体層１３０に含まれる金属元素は、酸化窒化層１９０に含まれる金属元素と同じである。 As shown in FIGS. 1 and 4, the first gate electrode 110, the first gate insulating layer 120, and the first oxide semiconductor layer 130 are formed, and the oxide nitride layer 190 is placed above the first oxide semiconductor layer 130. Form. Both the first oxide semiconductor layer 130 and the oxynitride layer 190 can be formed by a sputtering method. For example, the first oxide semiconductor layer 130 and the oxynitride layer 190 can be continuously formed by switching the process gas in the same chamber. Specifically, the first oxide semiconductor layer 130 is formed by using Ar and oxygen as the process gas, and the process gas is switched to Ar, oxygen, and nitrogen to form the oxide nitride layer 190. In this case, the metal element contained in the first oxide semiconductor layer 130 is the same as the metal element contained in the oxide nitride layer 190.

なお、第１酸化物半導体層１３０及び酸化窒化層１９０を異なるチャンバーで成膜してもよい。この場合、第１酸化物半導体層１３０に含まれる金属元素は、酸化窒化層１９０に含まれる金属元素と同じであってもよく、少なくとも一部の金属元素が異なっていてもよい。また、酸化窒化層１９０はスパッタリング法以外の手法で形成されてもよい。例えば、第１酸化物半導体層１３０の上部を窒化させることで酸化窒化層１９０を形成してもよい。この窒化処理として、上記のようにプラズマ処理が用いられてもよく、第１酸化物半導体層１３０上への窒化金属の成膜処理が用いられてもよい。 The first oxide semiconductor layer 130 and the oxynitride layer 190 may be formed in different chambers. In this case, the metal element contained in the first oxide semiconductor layer 130 may be the same as the metal element contained in the oxide nitride layer 190, or at least a part of the metal elements may be different. Further, the oxynitride layer 190 may be formed by a method other than the sputtering method. For example, the oxide nitride layer 190 may be formed by nitriding the upper portion of the first oxide semiconductor layer 130. As the nitriding treatment, the plasma treatment may be used as described above, or the nitriding treatment of the metal nitride on the first oxide semiconductor layer 130 may be used.

図５に示すように、酸化窒化層１９０及び第１酸化物半導体層１３０をエッチングして、図２に示す第１酸化物半導体層１３０のパターンを形成する。この段階では、チャネル領域１３１に対応する領域（半導体装置１０が完成したときに半導体装置１０のチャネル領域１３１の一部となる領域）にも酸化窒化層１９０が形成されている。なお、本実施形態では、第１酸化物半導体層１３０の上方に酸化窒化層１９０を形成した後に、これらのパターン形成を行っているので、第１酸化物半導体層１３０の側壁には酸化窒化層１９０は形成されていない。 As shown in FIG. 5, the nitrided oxide layer 190 and the first oxide semiconductor layer 130 are etched to form the pattern of the first oxide semiconductor layer 130 shown in FIG. At this stage, the oxynitride layer 190 is also formed in a region corresponding to the channel region 131 (a region that becomes a part of the channel region 131 of the semiconductor device 10 when the semiconductor device 10 is completed). In the present embodiment, since the oxide nitride layer 190 is formed above the first oxide semiconductor layer 130 and then these patterns are formed, the oxide nitride layer is formed on the side wall of the first oxide semiconductor layer 130. 190 is not formed.

図６に示すように、酸化窒化層１９０の上方に第１導電層１４５、第３導電層１４７、及び第４導電層１４９（第１電極１４０）を形成し、これらの導電層をエッチングすることで、図２に示す第１電極１４０のパターンを形成する。本実施形態では、第１電極１４０のエッチングが酸化窒化層１９０で止められている。つまり、酸化窒化層１９０が第１電極１４０のエッチングストッパとして機能している。そして、第１電極１４０をマスクとして酸化窒化層１９０をエッチングして、チャネル領域１３１に対応する領域の第１酸化物半導体層１３０を露出し、第１絶縁層１５０を形成することで、図３に示す構造を形成することができる。 As shown in FIG. 6, a first conductive layer 145, a third conductive layer 147, and a fourth conductive layer 149 (first electrode 140) are formed above the oxynitride layer 190, and these conductive layers are etched. Then, the pattern of the first electrode 140 shown in FIG. 2 is formed. In this embodiment, the etching of the first electrode 140 is stopped by the oxynitride layer 190. That is, the oxynitride layer 190 functions as an etching stopper for the first electrode 140. Then, the oxide nitride layer 190 is etched using the first electrode 140 as a mask to expose the first oxide semiconductor layer 130 in the region corresponding to the channel region 131, and the first insulating layer 150 is formed to form the first insulating layer 150. The structure shown in is possible.

本実施形態では、第１電極１４０と酸化窒化層１９０とを、それぞれ別の工程でエッチングする製造方法を例示したが、第１電極１４０及び酸化窒化層１９０を一括でエッチングしてもよい。また、本実施形態では、酸化窒化層１９０のエッチングが第１酸化物半導体層１３０で止まり、酸化窒化層１９０から露出された領域の第１酸化物半導体層１３０の厚さが、平面視で酸化窒化層１９０と重なる領域の第１酸化物半導体層１３０の厚さと同じである構成を例示したが、この構成に限定されない。例えば、本実施形態の変形例である図７に示すように、酸化窒化層１９０のエッチングによって酸化窒化層１９０の下の第１酸化物半導体層１３０を薄膜化してもよい。図７に示すように、本実施形態の変形例では、酸化窒化層１９０から露出された領域の第１酸化物半導体層１３０の厚さは、平面視で酸化窒化層１９０と重なる領域の第１酸化物半導体層１３０の厚さより小さい。 In the present embodiment, a manufacturing method in which the first electrode 140 and the oxynitride layer 190 are etched in different steps is illustrated, but the first electrode 140 and the oxynitride layer 190 may be etched at once. Further, in the present embodiment, the etching of the oxide nitride layer 190 stops at the first oxide semiconductor layer 130, and the thickness of the first oxide semiconductor layer 130 in the region exposed from the oxide nitride layer 190 is oxidized in a plan view. Although the configuration having the same thickness as the thickness of the first oxide semiconductor layer 130 in the region overlapping with the nitride layer 190 has been illustrated, the configuration is not limited to this configuration. For example, as shown in FIG. 7, which is a modification of the present embodiment, the first oxide semiconductor layer 130 under the oxide nitride layer 190 may be thinned by etching the oxide nitride layer 190. As shown in FIG. 7, in the modified example of the present embodiment, the thickness of the first oxide semiconductor layer 130 in the region exposed from the oxide nitride layer 190 is the first in the region overlapping with the oxide nitride layer 190 in a plan view. It is smaller than the thickness of the oxide semiconductor layer 130.

［本発明に至る過程で新たに認識された課題］
ここで、本発明に至る過程で新たに認識された課題について説明する。なお、以下に示す課題は、本発明に至る過程における鋭意研究によって新たに見出された課題であって、酸化物半導体をチャネルとして用いた半導体装置に関連する技術分野において一般的に知られた課題ではない。 [Newly recognized issues in the process leading to the present invention]
Here, a problem newly recognized in the process leading to the present invention will be described. The problems shown below are problems newly discovered by diligent research in the process leading to the present invention, and are generally known in the technical field related to semiconductor devices using oxide semiconductors as channels. It's not an issue.

まず、チャネルとして酸化物半導体層が用いられた半導体装置の信頼性を向上させるためには、第１酸化物半導体層１３０の上方に第１絶縁層１５０を形成した後に高温の熱処理を行うことで、第１絶縁層１５０中の酸素を第１酸化物半導体層１３０に供給することが効果的である。本発明に至る前は、図１に示す半導体装置１０の酸化窒化層１９０が設けられていない構造、つまり、第１電極１４０が第１酸化物半導体層１３０に接した構造（以下、「従来構造」という）の半導体装置が用いられていた。従来構造の半導体装置において、上記の熱処理温度を高くすると、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｈｅｒｍａｌ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ）に対する信頼性は向上するが、ＯＮ電流の立ち上がりが緩やかになってしまうという問題が発生することが判明した。 First, in order to improve the reliability of a semiconductor device in which an oxide semiconductor layer is used as a channel, a first insulating layer 150 is formed above the first oxide semiconductor layer 130, and then high-temperature heat treatment is performed. It is effective to supply the oxygen in the first insulating layer 150 to the first oxide semiconductor layer 130. Prior to the present invention, the semiconductor device 10 shown in FIG. 1 had a structure in which the nitrided oxide layer 190 was not provided, that is, a structure in which the first electrode 140 was in contact with the first oxide semiconductor layer 130 (hereinafter, “conventional structure”). ”) Was used. It has been found that when the above heat treatment temperature is raised in a semiconductor device having a conventional structure, the reliability of NBTIS (Negative Bias Thermal Illumination Stress) is improved, but a problem that the rise of ON current becomes slow occurs. ..

鋭意検討の結果、上記のＯＮ電流に関する問題が発生した従来構造の半導体装置では、酸化物半導体層に含まれるインジウムが、平面視で第１電極と重なる領域の酸化物半導体層内で偏在しており、インジウムが偏在した領域がチャネル領域付近まで存在していることが判明した。 As a result of diligent studies, in the semiconductor device having the conventional structure in which the above-mentioned problem regarding the ON current has occurred, indium contained in the oxide semiconductor layer is unevenly distributed in the oxide semiconductor layer in the region overlapping with the first electrode in a plan view. It was found that the region where indium was unevenly distributed existed near the channel region.

上記の課題は一般的に知られている課題ではなく、本発明に至る過程で新たに見出された課題である。 The above-mentioned problems are not generally known problems, but are newly discovered problems in the process leading to the present invention.

上記のＯＮ電流に関する問題の原因は以下のように考えられる。例えばＩＧＺＯでは、インジウムの５ｓ軌道によって伝導帯が形成されることが知られている。インジウムの偏在に伴ってＩＧＺＯの組成に偏りが生じると、伝導パスが途切れてしまいＩＧＺＯ膜としての抵抗が高抵抗化すると考えられる。このような理由で、チャネル領域付近の酸化物半導体層の抵抗値が高くなり、半導体装置のＯＮ電流の立ち上がりが緩やかになったと推測される。 The causes of the above problems related to ON current are considered as follows. For example, in IGZO, it is known that a conduction band is formed by the 5s orbit of indium. If the composition of IGZO is biased due to the uneven distribution of indium, it is considered that the conduction path is interrupted and the resistance of the IGZO film becomes high. For this reason, it is presumed that the resistance value of the oxide semiconductor layer near the channel region becomes high and the rise of the ON current of the semiconductor device becomes slow.

さらなる鋭意検討の結果、従来構造の半導体装置では酸化物半導体層のインジウムが偏在してしまう熱処理条件であっても、本実施形態に係る半導体装置１０のように、第１酸化物半導体層１３０と第１導電層１４５との間に酸化窒化層１９０を設け、第１酸化物半導体層１３０と第１導電層１４５とが接しない構成にすることで、第１酸化物半導体層１３０におけるインジウムの偏在を抑制することができることが判明した。このインジウムの偏在は、第１酸化物半導体層１３０に対する還元性が高い第１導電層１４５が第１酸化物半導体層１３０に接した状態で熱処理を行うことで、第１酸化物半導体層１３０と第１導電層１４５との間の化学反応が進み、酸化インジウムの酸素が還元されて孤立したインジウム同士が結合することで発生したと考えられる。本実施形態では、第１酸化物半導体層１３０と第１導電層１４５との間に酸化窒化層１９０を設けることで、上記の還元反応が抑制されたものと推測される。 As a result of further diligent studies, even under heat treatment conditions in which the indium in the oxide semiconductor layer is unevenly distributed in the semiconductor device having the conventional structure, the first oxide semiconductor layer 130 and the semiconductor device 10 according to the present embodiment are used. The oxide nitride layer 190 is provided between the first conductive layer 145 and the first oxide semiconductor layer 130 and the first conductive layer 145 are not in contact with each other, so that the indium is unevenly distributed in the first oxide semiconductor layer 130. It was found that it can suppress. This uneven distribution of indium is caused by performing heat treatment in a state where the first conductive layer 145, which has high reducibility to the first oxide semiconductor layer 130, is in contact with the first oxide semiconductor layer 130, thereby forming the first oxide semiconductor layer 130. It is considered that this occurred when the chemical reaction with the first conductive layer 145 proceeded, the oxygen of indium oxide was reduced, and the isolated indiums were bonded to each other. In the present embodiment, it is presumed that the reduction reaction is suppressed by providing the oxynitride layer 190 between the first oxide semiconductor layer 130 and the first conductive layer 145.

以上のように、本実施形態に係る半導体装置１０によると、ＯＮ電流の立ち上がりが緩やかになる問題を発生させずに、ＮＢＴＩＳに対する信頼性を向上させることができる。 As described above, according to the semiconductor device 10 according to the present embodiment, it is possible to improve the reliability of the NBTIS without causing the problem that the rise of the ON current becomes slow.

〈第２実施形態〉
図８を用いて、本発明の一実施形態に係る半導体装置について説明する。なお、第２実施形態に係る半導体装置１０Ａは、図３に示す第１実施形態に係る半導体装置１０と類似しているが、図８に示す酸化窒化層１９０Ａの形状が図３に示す酸化窒化層１９０の形状と異なる点において半導体装置１０と相違する。以下の半導体装置１０Ａの説明において、半導体装置１０と同様の特徴については説明を省略し、主に半導体装置１０との相違点について説明する。 <Second Embodiment>
A semiconductor device according to an embodiment of the present invention will be described with reference to FIG. The semiconductor device 10A according to the second embodiment is similar to the semiconductor device 10 according to the first embodiment shown in FIG. 3, but the shape of the oxidative nitriding layer 190A shown in FIG. 8 is the oxidative nitriding shown in FIG. It differs from the semiconductor device 10 in that it differs from the shape of the layer 190. In the following description of the semiconductor device 10A, the same features as the semiconductor device 10 will be omitted, and the differences from the semiconductor device 10 will be mainly described.

図８に示すように、酸化窒化層１９０Ａは第１酸化物半導体層１３０Ａの上面だけでなく、その側壁にも設けられている。このような構成にすることで、第１酸化物半導体層１３０Ａの側壁部分においても第１酸化物半導体層１３０Ａと第１導電層１４５Ａとが接しないため、当該側壁部分における第１酸化物半導体層１３０Ａのインジウムの偏在が抑制される。したがって、第１酸化物半導体層１３０Ａの側壁がチャネル領域１３１Ａに近い場合であっても、インジウムが偏在した領域がチャネル領域１３１Ａに達することを抑制することができる。 As shown in FIG. 8, the nitrided oxide layer 190A is provided not only on the upper surface of the first oxide semiconductor layer 130A but also on the side wall thereof. With such a configuration, the first oxide semiconductor layer 130A and the first conductive layer 145A do not come into contact with each other even in the side wall portion of the first oxide semiconductor layer 130A, so that the first oxide semiconductor layer in the side wall portion The uneven distribution of 130A indium is suppressed. Therefore, even when the side wall of the first oxide semiconductor layer 130A is close to the channel region 131A, it is possible to prevent the region where indium is unevenly distributed from reaching the channel region 131A.

図８に示す構成は、第１酸化物半導体層１３０Ａの上に酸化窒化層１９０Ａを形成する前に第１酸化物半導体層１３０Ａのパターンを形成し、第１酸化物半導体層１３０Ａのパターンを形成した後に第１酸化物半導体層１３０Ａの上面及び側壁に酸化窒化層１９０Ａを形成することで得ることができる。酸化窒化層１９０Ａの形成は、窒素を用いたプラズマ処理によって行われる。当該プラズマ処理によって酸化窒化層１９０Ａを形成することで、第１酸化物半導体層１３０Ａのパターンが形成された領域だけに選択的に酸化窒化層１９０Ａを形成することができる。ただし、酸化窒化層１９０Ａは成膜によって形成してもよい。 In the configuration shown in FIG. 8, the pattern of the first oxide semiconductor layer 130A is formed before the oxide nitride layer 190A is formed on the first oxide semiconductor layer 130A, and the pattern of the first oxide semiconductor layer 130A is formed. After that, it can be obtained by forming an oxide nitride layer 190A on the upper surface and the side wall of the first oxide semiconductor layer 130A. The oxide nitride layer 190A is formed by plasma treatment using nitrogen. By forming the oxide nitride layer 190A by the plasma treatment, the oxide nitride layer 190A can be selectively formed only in the region where the pattern of the first oxide semiconductor layer 130A is formed. However, the oxide nitride layer 190A may be formed by film formation.

〈第３実施形態〉
図９を用いて、本発明の一実施形態に係る半導体装置について説明する。なお、第３実施形態に係る半導体装置１０Ｂは、図８に示す第２実施形態に係る半導体装置１０Ａと類似しているが、図９に示す第１電極１４０Ｂの構成が図８に示す第１電極１４０Ａの構成と異なる点において半導体装置１０Ａと相違する。以下の半導体装置１０Ｂの説明において、半導体装置１０Ａと同様の特徴については説明を省略し、主に半導体装置１０Ａとの相違点について説明する。 <Third Embodiment>
A semiconductor device according to an embodiment of the present invention will be described with reference to FIG. The semiconductor device 10B according to the third embodiment is similar to the semiconductor device 10A according to the second embodiment shown in FIG. 8, but the configuration of the first electrode 140B shown in FIG. 9 is the first shown in FIG. It differs from the semiconductor device 10A in that it differs from the configuration of the electrode 140A. In the following description of the semiconductor device 10B, the same features as the semiconductor device 10A will be omitted, and the differences from the semiconductor device 10A will be mainly described.

図９に示すように、第１電極１４０Ｂは第１導電層１４５Ｂ、第３導電層１４７Ｂ、及び第４導電層１４９Ｂに加えて第２導電層１４６Ｂを有する。第２導電層１４６Ｂは、酸化窒化層１９０Ｂと第１導電層１４５Ｂとの間に設けられており、酸化窒化層１９０Ｂと接している。第２導電層１４６Ｂは窒化金属である。図８に示す半導体装置１０Ａと同様に第１酸化物半導体層１３０Ｂの側壁部分にも酸化窒化層１９０Ｂが設けられているため、当該側壁部分における第１酸化物半導体層１３０Ｂのインジウムの偏在が抑制される。したがって、半導体装置１０Ｂは第２実施形態に係る半導体装置１０Ａと同様の効果を奏する。 As shown in FIG. 9, the first electrode 140B has a second conductive layer 146B in addition to the first conductive layer 145B, the third conductive layer 147B, and the fourth conductive layer 149B. The second conductive layer 146B is provided between the oxide nitride layer 190B and the first conductive layer 145B, and is in contact with the oxide nitride layer 190B. The second conductive layer 146B is a metal nitride. Since the oxynitride layer 190B is also provided on the side wall portion of the first oxide semiconductor layer 130B as in the semiconductor device 10A shown in FIG. 8, uneven distribution of indium in the first oxide semiconductor layer 130B on the side wall portion is suppressed. Will be done. Therefore, the semiconductor device 10B has the same effect as the semiconductor device 10A according to the second embodiment.

図９に示す構成は、第２実施形態と同様に第１酸化物半導体層１３０Ｂのパターンを形成した後に、第１酸化物半導体層１３０Ｂ上に窒化金属（第２導電層１４６Ｂ）を成膜することで得ることができる。例えば、スパッタリングによって窒化金属を第１酸化物半導体層１３０Ｂ上に成膜すると、当該スパッタリングに用いられる窒素ガスがプラズマ中でイオン化され、第１酸化物半導体層１３０Ｂに打ち込まれる。このようにして、第２導電層１４６Ｂの成膜工程で第１酸化物半導体層１３０Ｂ上に酸化窒化層１９０Ｂを形成することができる。 In the configuration shown in FIG. 9, after forming the pattern of the first oxide semiconductor layer 130B as in the second embodiment, a metal nitride (second conductive layer 146B) is formed on the first oxide semiconductor layer 130B. Can be obtained by For example, when a metal nitride is formed on the first oxide semiconductor layer 130B by sputtering, the nitrogen gas used for the sputtering is ionized in plasma and driven into the first oxide semiconductor layer 130B. In this way, the oxide nitride layer 190B can be formed on the first oxide semiconductor layer 130B in the film forming step of the second conductive layer 146B.

〈第４実施形態〉
図１０〜図１４を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。なお、以下に示す実施形態では、上記の第１実施形態〜第３実施形態で説明した半導体装置を液晶表示装置の回路に適用した構成ついて説明する。 <Fourth Embodiment>
A display device using a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 10 to 14. In the embodiment shown below, the configuration in which the semiconductor device described in the first to third embodiments is applied to the circuit of the liquid crystal display device will be described.

［表示装置２０Ｃの概要］
図１０は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１０に示すように、表示装置２０Ｃは、アレイ基板３００Ｃ、シール部４００Ｃ、対向基板５００Ｃ、フレキシブルプリント回路基板６００Ｃ（ＦＰＣ６００Ｃ）、およびＩＣチップ７００Ｃを有する。アレイ基板３００Ｃおよび対向基板５００Ｃはシール部４００Ｃによって貼り合わせられている。シール部４００Ｃに囲まれた液晶領域２２Ｃには、複数の画素回路３１０Ｃがマトリクス状に配置されている。液晶領域２２Ｃは、後述する液晶素子４１０Ｃと平面視で重なる領域である。 [Overview of display device 20C]
FIG. 10 is a plan view showing an outline of a display device according to an embodiment of the present invention. As shown in FIG. 10, the display device 20C includes an array substrate 300C, a seal portion 400C, a facing substrate 500C, a flexible printed circuit board 600C (FPC600C), and an IC chip 700C. The array substrate 300C and the facing substrate 500C are bonded by the sealing portion 400C. A plurality of pixel circuits 310C are arranged in a matrix in the liquid crystal region 22C surrounded by the seal portion 400C. The liquid crystal region 22C is a region that overlaps with the liquid crystal element 410C described later in a plan view.

シール部４００Ｃが設けられたシール領域２４Ｃは、液晶領域２２Ｃの周囲の領域である。ＦＰＣ６００Ｃは端子領域２６Ｃに設けられている。端子領域２６Ｃはアレイ基板３００Ｃが対向基板５００Ｃから露出された領域であり、シール領域２４Ｃの外側に設けられている。なお、シール領域２４Ｃの外側とは、シール部４００Ｃが設けられた領域及びシール部４００Ｃによって囲まれた領域の外側を意味する。ＩＣチップ７００ＣはＦＰＣ６００Ｃ上に設けられている。ＩＣチップ７００Ｃは各画素回路３１０Ｃを駆動させるための信号を供給する。 The seal region 24C provided with the seal portion 400C is a region around the liquid crystal region 22C. The FPC 600C is provided in the terminal area 26C. The terminal region 26C is a region where the array substrate 300C is exposed from the facing substrate 500C, and is provided outside the seal region 24C. The outside of the seal region 24C means the outside of the region where the seal portion 400C is provided and the region surrounded by the seal portion 400C. The IC chip 700C is provided on the FPC 600C. The IC chip 700C supplies a signal for driving each pixel circuit 310C.

［表示装置２０Ｃの回路構成］
図１１は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図１１に示すように、画素回路３１０Ｃが配置された液晶領域２２Ｃに対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３２０Ｃが設けられており、液晶領域２２Ｃに対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３３０Ｃが設けられている。ソースドライバ回路３２０Ｃ及びゲートドライバ回路３３０Ｃは、上記のシール領域２４Ｃに設けられている。ただし、ソースドライバ回路３２０Ｃ及びゲートドライバ回路３３０Ｃが設けられる領域はシール領域２４Ｃに限定されず、画素回路３１０Ｃが設けられた領域の外側であれば、どの領域でもよい。 [Circuit configuration of display device 20C]
FIG. 11 is a block diagram showing a circuit configuration of a display device according to an embodiment of the present invention. As shown in FIG. 11, a source driver circuit 320C is provided at a position adjacent to the liquid crystal region 22C in which the pixel circuit 310C is arranged in the D1 direction (column direction), and is provided in the D2 direction with respect to the liquid crystal region 22C. A gate driver circuit 330C is provided at a position adjacent to (row direction). The source driver circuit 320C and the gate driver circuit 330C are provided in the above-mentioned seal region 24C. However, the region where the source driver circuit 320C and the gate driver circuit 330C are provided is not limited to the seal region 24C, and may be any region as long as it is outside the region where the pixel circuit 310C is provided.

ソースドライバ回路３２０Ｃからソース配線３２１ＣがＤ１方向に延びており、Ｄ１方向に配列された複数の画素回路３１０Ｃに接続されている。ゲートドライバ回路３３０Ｃからゲート配線３３１ＣがＤ２方向に延びており、Ｄ２方向に配列された複数の画素回路３１０Ｃに接続されている。 The source wiring 321C extends from the source driver circuit 320C in the D1 direction and is connected to a plurality of pixel circuits 310C arranged in the D1 direction. A gate wiring 331C extends from the gate driver circuit 330C in the D2 direction and is connected to a plurality of pixel circuits 310C arranged in the D2 direction.

端子領域２６Ｃには端子部３３３Ｃが設けられている。端子部３３３Ｃとソースドライバ回路３２０Ｃとは接続配線３４１Ｃで接続されている。同様に、端子部３３３Ｃとゲートドライバ回路３３０Ｃとは接続配線３４１Ｃで接続されている。ＦＰＣ６００Ｃが端子部３３３Ｃに接続されることで、ＦＰＣ６００Ｃが接続された外部機器と表示装置２０Ｃとが接続され、外部機器からの信号によって表示装置２０Ｃに設けられた各画素回路３１０Ｃが駆動する。 A terminal portion 333C is provided in the terminal area 26C. The terminal portion 333C and the source driver circuit 320C are connected by the connection wiring 341C. Similarly, the terminal portion 333C and the gate driver circuit 330C are connected by the connection wiring 341C. By connecting the FPC600C to the terminal portion 333C, the external device to which the FPC600C is connected and the display device 20C are connected, and each pixel circuit 310C provided in the display device 20C is driven by a signal from the external device.

第１実施形態〜第３実施形態に示す半導体装置１０〜１０Ｂは、画素回路３１０Ｃ、ソースドライバ回路３２０Ｃ、及びゲートドライバ回路３３０Ｃに含まれるトランジスタに適用される。 The semiconductor devices 10 to 10B shown in the first to third embodiments are applied to the transistors included in the pixel circuit 310C, the source driver circuit 320C, and the gate driver circuit 330C.

［表示装置２０Ｃの画素回路３１０Ｃ］
図１２は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図１２に示すように、画素回路３１０Ｃはトランジスタ８００Ｃ、保持容量８９０Ｃ、及び液晶素子４１０Ｃなどの素子を含む。トランジスタ８００Ｃは第１ゲート電極８１０Ｃ、第１ソース電極８３０Ｃ、及び第１ドレイン電極８４０Ｃを有する。第１ゲート電極８１０Ｃはゲート配線３３１Ｃに接続されている。第１ソース電極８３０Ｃはソース配線３２１Ｃに接続されている。第１ドレイン電極８４０Ｃは保持容量８９０Ｃ及び液晶素子４１０Ｃに接続されている。第１実施形態〜第３実施形態に示す半導体装置１０〜１０Ｂは、図１２に示すトランジスタに適用される。なお、本実施形態では、説明の便宜上、８３０Ｃをソース電極といい、８４０Ｃをドレイン電極というが、それぞれの電極のソースとしての機能とドレインとしての機能とが入れ替わってもよい。 [Pixel circuit 310C of display device 20C]
FIG. 12 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention. As shown in FIG. 12, the pixel circuit 310C includes elements such as a transistor 800C, a holding capacity 890C, and a liquid crystal element 410C. The transistor 800C has a first gate electrode 810C, a first source electrode 830C, and a first drain electrode 840C. The first gate electrode 810C is connected to the gate wiring 331C. The first source electrode 830C is connected to the source wiring 321C. The first drain electrode 840C is connected to the holding capacity 890C and the liquid crystal element 410C. The semiconductor devices 10 to 10B shown in the first to third embodiments are applied to the transistor shown in FIG. In the present embodiment, for convenience of explanation, the 830C is referred to as a source electrode and the 840C is referred to as a drain electrode, but the function of each electrode as a source and the function as a drain may be interchanged.

［表示装置２０Ｃの断面構造］
図１３は、本発明の一実施形態に係る表示装置の断面図である。図１３に示すように、表示装置２０Ｃは、同一基板上に構造が異なるトランジスタ８００Ｃ、９００Ｃが設けられた表示装置である。トランジスタ８００Ｃの構造はトランジスタ９００Ｃの構造とは異なる。具体的には、トランジスタ８００Ｃは、チャネルとして第１酸化物半導体層８２０Ｃが用いられたボトムゲート型トランジスタである。トランジスタ９００Ｃは、チャネルとして半導体層９２０Ｃが用いられたトップゲート型トランジスタである。例えば、トランジスタ８００Ｃは画素回路３１０Ｃに用いられ、トランジスタ９００Ｃはソースドライバ回路３２０Ｃ及びゲートドライバ回路３３０Ｃに用いられる。なお、トランジスタ９００Ｃが画素回路３１０Ｃに用いられてもよい。 [Cross-sectional structure of display device 20C]
FIG. 13 is a cross-sectional view of a display device according to an embodiment of the present invention. As shown in FIG. 13, the display device 20C is a display device in which transistors 800C and 900C having different structures are provided on the same substrate. The structure of the transistor 800C is different from the structure of the transistor 900C. Specifically, the transistor 800C is a bottom gate type transistor in which the first oxide semiconductor layer 820C is used as a channel. The transistor 900C is a top gate type transistor in which the semiconductor layer 920C is used as a channel. For example, the transistor 800C is used in the pixel circuit 310C, and the transistor 900C is used in the source driver circuit 320C and the gate driver circuit 330C. The transistor 900C may be used in the pixel circuit 310C.

トランジスタ８００Ｃは、基板３０１Ｃに形成されたトランジスタであり、絶縁層３４０Ｃ、３４２Ｃ、３４４Ｃ、３４６Ｃを下地層とするトランジスタである。絶縁層３４６Ｃの上に第１ゲート電極８１０Ｃが設けられている。第１ゲート電極８１０Ｃの上方に第１酸化物半導体層８２０Ｃが設けられている。第１ゲート電極８１０Ｃは第１酸化物半導体層８２０Ｃに対向している。第１ゲート電極８１０Ｃと第１酸化物半導体層８２０Ｃとの間に、ゲート絶縁層として機能する絶縁層３４８Ｃが設けられている。第１酸化物半導体層８２０Ｃのパターンの一方の端部には第１ソース電極８３０Ｃが設けられており、他方の端部には第１ドレイン電極８４０Ｃが設けられている。第１ソース電極８３０Ｃ及び第１ドレイン電極８４０Ｃは、それぞれ第１酸化物半導体層８２０Ｃの上面及び側面において、第１酸化物半導体層８２０Ｃに接続されている。 The transistor 800C is a transistor formed on the substrate 301C and has insulating layers 340C, 342C, 344C, and 346C as a base layer. The first gate electrode 810C is provided on the insulating layer 346C. A first oxide semiconductor layer 820C is provided above the first gate electrode 810C. The first gate electrode 810C faces the first oxide semiconductor layer 820C. An insulating layer 348C that functions as a gate insulating layer is provided between the first gate electrode 810C and the first oxide semiconductor layer 820C. A first source electrode 830C is provided at one end of the pattern of the first oxide semiconductor layer 820C, and a first drain electrode 840C is provided at the other end. The first source electrode 830C and the first drain electrode 840C are connected to the first oxide semiconductor layer 820C on the upper surface and the side surface of the first oxide semiconductor layer 820C, respectively.

第１酸化物半導体層８２０Ｃ、第１ソース電極８３０Ｃ、及び第１ドレイン電極８４０Ｃの上に第１絶縁層３５０Ｃ、３５２Ｃが設けられている。第１絶縁層３５０Ｃ、３５２Ｃには、開口８５１Ｃ、８６１Ｃが設けられている。第１絶縁層３５２Ｃの上及び開口８５１Ｃの内部に第１ソース配線８５０Ｃが設けられている。第１絶縁層３５２Ｃの上及び開口８６１Ｃの内部に第１ドレイン配線８６０Ｃが設けられている。第１絶縁層３５２Ｃの上面と第１ソース配線８５０Ｃとの間には酸化物層８５３Ｃが設けられている。第１絶縁層３５２Ｃの上面と第１ドレイン配線８６０Ｃとの間には酸化物層８５５Ｃが設けられている。 The first insulating layers 350C and 352C are provided on the first oxide semiconductor layer 820C, the first source electrode 830C, and the first drain electrode 840C. The first insulating layers 350C and 352C are provided with openings 851C and 861C. The first source wiring 850C is provided above the first insulating layer 352C and inside the opening 851C. The first drain wiring 860C is provided above the first insulating layer 352C and inside the opening 861C. An oxide layer 853C is provided between the upper surface of the first insulating layer 352C and the first source wiring 850C. An oxide layer 855C is provided between the upper surface of the first insulating layer 352C and the first drain wiring 860C.

第１ソース配線８５０Ｃ及び第１ドレイン配線８６０Ｃの上に第２絶縁層３５４Ｃが設けられている。第２絶縁層３５４Ｃの上に、複数の画素に共通して設けられる共通電極８８０Ｃが設けられている。共通電極８８０Ｃの上に第２絶縁層３５６Ｃが設けられている。第２絶縁層３５４Ｃ、３５６Ｃには第３開口８７１Ｃが設けられている。第２絶縁層３５６Ｃの上及び第３開口８７１Ｃの内部に画素電極８７０Ｃが設けられている。画素電極８７０Ｃは第１ドレイン配線８６０Ｃに接続されている。 A second insulating layer 354C is provided on the first source wiring 850C and the first drain wiring 860C. A common electrode 880C, which is commonly provided for a plurality of pixels, is provided on the second insulating layer 354C. A second insulating layer 356C is provided on the common electrode 880C. The second insulating layer 354C and 356C are provided with a third opening 871C. A pixel electrode 870C is provided on the second insulating layer 356C and inside the third opening 871C. The pixel electrode 870C is connected to the first drain wiring 860C.

図１４は、本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。図１４に示すように、共通電極８８０Ｃは、平面視で画素電極８７０Ｃと重なる重畳領域と、画素電極８７０Ｃと重ならない非重畳領域とを有する。画素電極８７０Ｃと共通電極８８０Ｃとの間に電圧を供給すると、重畳領域の画素電極８７０Ｃから非重畳領域の共通電極８８０Ｃに向かって横電界が形成される。この横電界によって液晶素子４１０Ｃに含まれる液晶分子が動作することで、画素の階調が決定される。 FIG. 14 is a plan view of a pixel electrode and a common electrode of the display device according to the embodiment of the present invention. As shown in FIG. 14, the common electrode 880C has a superposed region that overlaps with the pixel electrode 870C in a plan view and a non-superimposed region that does not overlap with the pixel electrode 870C. When a voltage is supplied between the pixel electrode 870C and the common electrode 880C, a transverse electric field is formed from the pixel electrode 870C in the superposed region toward the common electrode 880C in the non-superimposed region. The gradation of the pixels is determined by the operation of the liquid crystal molecules contained in the liquid crystal element 410C by this lateral electric field.

上記の構造において、トランジスタ８００Ｃとして、第１実施形態〜第３実施形態に示す半導体装置１０〜１０Ｂを適用することができる。これらのうち第１実施形態を代表して本実施形態と対比すると、図１及び図１３において、それぞれの図面における各部材は、以下のように対応する。第１ゲート電極１１０は第１ゲート電極８１０Ｃに対応する。第１ゲート絶縁層１２０は絶縁層３４８Ｃに対応する。第１酸化物半導体層１３０は第１酸化物半導体層８２０Ｃに対応する。第１ソース電極１４１は第１ソース電極８３０Ｃに対応する。第１ドレイン電極１４３は第１ドレイン電極８４０Ｃに対応する。第１絶縁層１５０は第１絶縁層３５０Ｃ、３５２Ｃに対応する。第１開口１５１は開口８５１Ｃに対応する。第１開口１５３は開口８６１Ｃに対応する。酸化物層１６０は酸化物層８５３Ｃ、８５５Ｃに対応する。第１ソース配線１７１は第１ソース配線８５０Ｃに対応する。第１ドレイン配線１７３は第１ドレイン配線８６０Ｃに対応する。 In the above structure, the semiconductor devices 10 to 10B shown in the first to third embodiments can be applied as the transistor 800C. Of these, when compared with the present embodiment on behalf of the first embodiment, in FIGS. 1 and 13, each member in each drawing corresponds as follows. The first gate electrode 110 corresponds to the first gate electrode 810C. The first gate insulating layer 120 corresponds to the insulating layer 348C. The first oxide semiconductor layer 130 corresponds to the first oxide semiconductor layer 820C. The first source electrode 141 corresponds to the first source electrode 830C. The first drain electrode 143 corresponds to the first drain electrode 840C. The first insulating layer 150 corresponds to the first insulating layers 350C and 352C. The first opening 151 corresponds to the opening 851C. The first opening 153 corresponds to the opening 861C. The oxide layer 160 corresponds to the oxide layers 853C and 855C. The first source wiring 171 corresponds to the first source wiring 850C. The first drain wiring 173 corresponds to the first drain wiring 860C.

トランジスタ９００Ｃは、基板３０１Ｃに形成されたトランジスタであり、絶縁層３４０Ｃを下地層とするトランジスタである。絶縁層３４０Ｃの上に遮光層９１０Ｃが設けられている。遮光層９１０Ｃの上に絶縁層３４２Ｃが設けられている。絶縁層３４２Ｃの上に半導体層９２０Ｃが設けられている。半導体層９２０Ｃの上方に第２ゲート電極９３０Ｃが設けられている。半導体層９２０Ｃと第２ゲート電極９３０Ｃとの間に、ゲート絶縁層として機能する絶縁層３４４Ｃが設けられている。第２ゲート電極９３０Ｃの上に絶縁層３４６Ｃ、３４８Ｃ、３５０Ｃ、３５２Ｃが設けられている。これらの絶縁層には、開口９４１Ｃ、９５１Ｃが設けられている。絶縁層３５２Ｃの上及び開口９４１Ｃの内部に第２ソース配線９４０Ｃが設けられている。絶縁層３５２Ｃの上及び開口９５１Ｃの内部に第２ドレイン配線９５０Ｃが設けられている。第２ソース配線９４０Ｃ及び第２ドレイン配線９５０Ｃの上に絶縁層３５４Ｃが設けられている。上記の構成を換言すると、第２ゲート電極９３０Ｃは、トランジスタ８００Ｃのゲート絶縁層と同じ層（絶縁層３４８Ｃ）の下方に設けられている、ということができる。 The transistor 900C is a transistor formed on the substrate 301C and has an insulating layer 340C as a base layer. A light-shielding layer 910C is provided on the insulating layer 340C. An insulating layer 342C is provided on the light shielding layer 910C. A semiconductor layer 920C is provided on the insulating layer 342C. A second gate electrode 930C is provided above the semiconductor layer 920C. An insulating layer 344C that functions as a gate insulating layer is provided between the semiconductor layer 920C and the second gate electrode 930C. Insulating layers 346C, 348C, 350C, and 352C are provided on the second gate electrode 930C. These insulating layers are provided with openings 941C and 951C. A second source wiring 940C is provided above the insulating layer 352C and inside the opening 941C. A second drain wiring 950C is provided above the insulating layer 352C and inside the opening 951C. An insulating layer 354C is provided on the second source wiring 940C and the second drain wiring 950C. In other words, it can be said that the second gate electrode 930C is provided below the same layer (insulation layer 348C) as the gate insulating layer of the transistor 800C.

〈第５実施形態〉
図１５及び図１６を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。なお、以下に示す実施形態では、上記の第１実施形態〜第３実施形態で説明した半導体装置を有機ＥＬ表示装置の回路に適用した構成ついて説明する。なお、表示装置２０Ｄの概要及び回路構成は図１０及び図１１に示すものと同様なので、説明を省略する。 <Fifth Embodiment>
A display device using a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 15 and 16. In the embodiment shown below, the configuration in which the semiconductor device described in the first to third embodiments is applied to the circuit of the organic EL display device will be described. Since the outline and circuit configuration of the display device 20D are the same as those shown in FIGS. 10 and 11, the description thereof will be omitted.

［表示装置２０Ｄの画素回路３１０Ｄ］
図１５は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図１５に示すように、画素回路３１０Ｄは駆動トランジスタ９６０Ｄ、選択トランジスタ９７０Ｄ、保持容量９８０Ｄ、及び発光素子ＤＯなどの素子を含む。選択トランジスタ９７０Ｄのソース電極は信号線９７１Ｄに接続され、選択トランジスタ９７０Ｄのゲート電極はゲート線９７３Ｄに接続されている。駆動トランジスタ９６０Ｄのソース電極はアノード電源線９６１Ｄに接続され、駆動トランジスタ９６０Ｄのドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線９６３Ｄに接続されている。駆動トランジスタ９６０Ｄのゲート電極は選択トランジスタ９７０Ｄのドレイン電極に接続されている。保持容量９８０Ｄは駆動トランジスタ９６０Ｄのゲート電極及びドレイン電極に接続されている。信号線９７１Ｄには、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線９７３Ｄには、上記の階調信号を書き込む画素行を選択する信号が供給される。 [Pixel circuit 310D of display device 20D]
FIG. 15 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention. As shown in FIG. 15, the pixel circuit 310D includes elements such as a drive transistor 960D, a selection transistor 970D, a holding capacity 980D, and a light emitting element DO. The source electrode of the selection transistor 970D is connected to the signal line 971D, and the gate electrode of the selection transistor 970D is connected to the gate line 973D. The source electrode of the drive transistor 960D is connected to the anode power supply line 961D, and the drain electrode of the drive transistor 960D is connected to one end of the light emitting element DO. The other end of the light emitting element DO is connected to the cathode power line 963D. The gate electrode of the drive transistor 960D is connected to the drain electrode of the selection transistor 970D. The holding capacity 980D is connected to the gate electrode and the drain electrode of the drive transistor 960D. A gradation signal that determines the emission intensity of the light emitting element DO is supplied to the signal line 971D. A signal for selecting a pixel row for writing the gradation signal is supplied to the gate line 973D.

［表示装置２０Ｄの断面構造］
図１６は、本発明の一実施形態に係る表示装置の断面図である。図１６に示す表示装置２０Ｄの構成は、図１３に示す表示装置２０Ｃと類似しているが、表示装置２０Ｄの絶縁層３５４Ｄよりも上方の構造が表示装置２０Ｃの絶縁層３５４Ｃよりも上方の構造と相違する。以下、図１６に示す表示装置２０Ｄの構成のうち、図１３に示す表示装置２０Ｃと同様の構成については説明を省略し、表示装置２０Ｃとの相違点について説明する。 [Cross-sectional structure of display device 20D]
FIG. 16 is a cross-sectional view of a display device according to an embodiment of the present invention. The configuration of the display device 20D shown in FIG. 16 is similar to that of the display device 20C shown in FIG. 13, but the structure above the insulating layer 354D of the display device 20D is the structure above the insulating layer 354C of the display device 20C. Is different from. Hereinafter, among the configurations of the display device 20D shown in FIG. 16, the same configuration as that of the display device 20C shown in FIG. 13 will be omitted, and the differences from the display device 20C will be described.

図１６に示すように、表示装置２０Ｄは、絶縁層３５４Ｄの上方に画素電極９８１Ｄ、発光層９８３Ｄ、及び共通電極９８５Ｄを有する。画素電極９８１Ｄは絶縁層３５４Ｄの上及び第３開口８７１Ｄの内部に設けられている。画素電極９８１Ｄの上に絶縁層３５８Ｄが設けられている。絶縁層３５８Ｄには開口３５９Ｄが設けられている。開口３５９Ｄは発光領域に対応する。つまり、絶縁層３５８Ｄは画素を画定する。開口３５９Ｄによって露出した画素電極９８１Ｄの上に発光層９８３Ｄ及び共通電極９８５Ｄが設けられている。画素電極９８１Ｄ及び発光層９８３Ｄは、各画素に対して個別に設けられている。一方、共通電極９８５Ｄは、複数の画素に共通して設けられている。発光層９８３Ｄは、画素の表示色に応じて異なる材料が用いられる。 As shown in FIG. 16, the display device 20D has a pixel electrode 981D, a light emitting layer 983D, and a common electrode 985D above the insulating layer 354D. The pixel electrode 981D is provided on the insulating layer 354D and inside the third opening 871D. An insulating layer 358D is provided on the pixel electrode 981D. The insulating layer 358D is provided with an opening 359D. The opening 359D corresponds to the light emitting region. That is, the insulating layer 358D defines the pixels. A light emitting layer 983D and a common electrode 985D are provided on the pixel electrode 981D exposed by the opening 359D. The pixel electrode 981D and the light emitting layer 983D are individually provided for each pixel. On the other hand, the common electrode 985D is provided in common to a plurality of pixels. As the light emitting layer 983D, different materials are used depending on the display color of the pixels.

第４実施形態及び第５実施形態では、第１実施形態〜第３実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置(例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に当該半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置の適用が可能である。 In the fourth embodiment and the fifth embodiment, the configurations in which the semiconductor devices described in the first to third embodiments are applied to the liquid crystal display device and the organic EL display device are illustrated, but displays other than these display devices are illustrated. The semiconductor device may be applied to a device (for example, a self-luminous display device other than an organic EL display device or an electronic paper type display device). Further, the semiconductor device can be applied to a small and medium-sized display device to a large-sized display device without particular limitation.

本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。 Each of the above-described embodiments of the present invention can be appropriately combined and implemented as long as they do not contradict each other. Further, based on the display device of each embodiment, those skilled in the art have appropriately added, deleted or changed the design of components, or added, omitted or changed the conditions of the process of the present invention. As long as it has a gist, it is included in the scope of the present invention.

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。 Of course, other effects different from the effects brought about by the embodiments of the above-described embodiments that are clear from the description of the present specification or that can be easily predicted by those skilled in the art will naturally occur. It is understood that it is brought about by the present invention.

１０：半導体装置、 ２０Ｃ：表示装置、 ２２Ｃ：液晶領域、 ２４Ｃ：シール領域、 ２６Ｃ：端子領域、 １００：基板、 １１０：第１ゲート電極、 １２０：第１ゲート絶縁層、 １３０：第１酸化物半導体層、 １３１：チャネル領域、 １４０：第１電極、 １４１：第１ソース電極、 １４３：第１ドレイン電極、 １４５：第１導電層、 １４６Ｂ：第２導電層、 １４７：第３導電層、 １４９：第４導電層、 １５０：第１絶縁層、 １５１：第１開口、 １５３：第１開口、 １６０：酸化物層、 １６１：第２開口、 １６３：第２開口、 １７０：第１配線、 １７１：第１ソース配線、 １７３：第１ドレイン配線、 １９０：酸化窒化層、 ３００Ｃ：アレイ基板、 ３０１Ｃ：基板、 ３１０Ｃ：画素回路、 ３２０Ｃ：ソースドライバ回路、 ３２１Ｃ：ソース配線、 ３３０Ｃ：ゲートドライバ回路、 ３３１Ｃ：ゲート配線、 ３３３Ｃ：端子部、 ３４０Ｃ：絶縁層、 ３４１Ｃ：接続配線、 ３４２Ｃ：絶縁層、 ３４４Ｃ：絶縁層、 ３４６Ｃ：絶縁層、 ３４８Ｃ：絶縁層、 ３５０Ｃ：第１絶縁層、 ３５２Ｃ：第１絶縁層、 ３５４Ｃ：第２絶縁層、 ３５６Ｃ：第２絶縁層、 ３５８Ｄ：絶縁層、 ３５９Ｄ：開口、 ４００Ｃ：シール部、 ４１０Ｃ：液晶素子、 ５００Ｃ：対向基板、 ６００Ｃ：ＦＰＣ、 ７００Ｃ：チップ、 ８００Ｃ：トランジスタ、 ８１０Ｃ：第１ゲート電極、 ８２０Ｃ：第１酸化物半導体層、 ８３０Ｃ：第１ソース電極、 ８４０Ｃ：第１ドレイン電極、 ８５０Ｃ：第１ソース配線、 ８５１Ｃ：開口、 ８５３Ｃ：酸化物層、 ８５５Ｃ：酸化物層、 ８６０Ｃ：第１ドレイン配線、 ８６１Ｃ：開口、 ８７０Ｃ：画素電極、 ８７１Ｃ：第３開口、 ８７１Ｄ：第３開口、 ８８０Ｃ：共通電極、 ８９０Ｃ：保持容量、 ９００Ｃ：トランジスタ、 ９１０Ｃ：遮光層、 ９２０Ｃ：半導体層、 ９３０Ｃ：第２ゲート電極、 ９４０Ｃ：第２ソース配線、 ９４１Ｃ：開口、 ９５０Ｃ：第２ドレイン配線、 ９５１Ｃ：開口、 ９６０Ｄ：駆動トランジスタ、 ９６１Ｄ：アノード電源線、 ９６３Ｄ：カソード電源線、 ９７０Ｄ：選択トランジスタ、 ９７１Ｄ：信号線、 ９７３Ｄ：ゲート線、 ９８０Ｄ：保持容量、 ９８１Ｄ：画素電極、 ９８３Ｄ：発光層、 ９８５Ｄ：共通電極 10: Semiconductor device, 20C: Display device, 22C: Liquid crystal area, 24C: Seal area, 26C: Terminal area, 100: Substrate, 110: 1st gate electrode, 120: 1st gate insulating layer, 130: 1st oxide Semiconductor layer, 131: Channel region, 140: First electrode, 141: First source electrode, 143: First drain electrode, 145: First conductive layer, 146B: Second conductive layer, 147: Third conductive layer, 149 : 4th conductive layer, 150: 1st insulating layer, 151: 1st opening, 153: 1st opening, 160: Oxide layer, 161: 2nd opening, 163: 2nd opening, 170: 1st wiring, 171 : 1st source wiring, 173: 1st drain wiring, 190: Oxide nitride layer, 300C: Array board, 301C: Board, 310C: Pixel circuit, 320C: Source driver circuit, 321C: Source wiring, 330C: Gate driver circuit, 331C: Gate wiring, 333C: Terminal part, 340C: Insulation layer, 341C: Connection wiring, 342C: Insulation layer, 344C: Insulation layer, 346C: Insulation layer, 348C: Insulation layer, 350C: First insulation layer, 352C: First 1 Insulation layer, 354C: Second insulation layer, 356C: Second insulation layer, 358D: Insulation layer, 359D: Opening, 400C: Seal part, 410C: Liquid crystal element, 500C: Opposite substrate, 600C: FPC, 700C: Chip, 800C: Conductor, 810C: 1st gate electrode, 820C: 1st oxide semiconductor layer, 830C: 1st source electrode, 840C: 1st drain electrode, 850C: 1st source wiring, 851C: Opening, 853C: Oxide layer , 855C: Oxide layer, 860C: 1st drain wiring, 861C: Opening, 870C: Pixel electrode, 871C: 3rd opening, 871D: 3rd opening, 880C: Common electrode, 890C: Holding capacity, 900C: Conductor, 910C : Light-shielding layer, 920C: Semiconductor layer, 930C: Second gate electrode, 940C: Second source wiring, 941C: Aperture, 950C: Second drain wiring, 951C: Aperture, 960D: Drive conductor, 961D: Anode power line, 963D : Electrode power line, 970D : Selective transistor, 971D: Signal line, 973D: Gate line, 980D: Retention capacitance, 981D: Pixel electrode, 983D: Light emitting layer, 985D: Common electrode

Claims (12)

インジウムを含む酸化物半導体層と、
前記酸化物半導体層に対向するゲート電極と、
前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、
前記酸化物半導体層の上方の第１導電層と、
酸素、窒素、及び前記酸化物半導体層と同じ金属元素を含み、前記酸化物半導体層と前記第１導電層との間の酸化窒化層と、を有する半導体装置。 Oxide semiconductor layer containing indium and
The gate electrode facing the oxide semiconductor layer and
A gate insulating layer between the oxide semiconductor layer and the gate electrode,
The first conductive layer above the oxide semiconductor layer and
A semiconductor device containing oxygen, nitrogen, and the same metal element as the oxide semiconductor layer, and having an oxide nitride layer between the oxide semiconductor layer and the first conductive layer. インジウムを含む酸化物半導体層と、
前記酸化物半導体層に対向するゲート電極と、
前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、
前記酸化物半導体層の上方の第１導電層と、
酸素、窒素、及び前記第１導電層とは異なる金属元素を含み、前記酸化物半導体層と前記第１導電層との間で前記第１導電層に接する酸化窒化層と、を有する半導体装置。 Oxide semiconductor layer containing indium and
The gate electrode facing the oxide semiconductor layer and
A gate insulating layer between the oxide semiconductor layer and the gate electrode,
The first conductive layer above the oxide semiconductor layer and
A semiconductor device containing oxygen, nitrogen, and a metal element different from the first conductive layer, and having an oxide semiconductor layer and an oxide nitride layer in contact with the first conductive layer between the oxide semiconductor layer and the first conductive layer. 前記第１導電層は、平面視で前記酸化物半導体層の一部と重なり、
平面視で前記第１導電層と重ならない領域の前記酸化物半導体層は、前記酸化窒化層から露出されている、請求項１又は２に記載の半導体装置。 The first conductive layer overlaps a part of the oxide semiconductor layer in a plan view.
The semiconductor device according to claim 1 or 2, wherein the oxide semiconductor layer in a region that does not overlap with the first conductive layer in a plan view is exposed from the oxidative nitride layer. 前記酸化物半導体層は前記ゲート電極の上方に設けられている、請求項１乃至３のいずれか一に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 3, wherein the oxide semiconductor layer is provided above the gate electrode. 前記酸化窒化層は、平面視で前記酸化物半導体層の一部と重なり、
前記酸化窒化層から露出された領域の前記酸化物半導体層の厚さは、平面視で前記酸化窒化層と重なる領域の前記酸化物半導体層の厚さより小さい、請求項１乃至４のいずれか一に記載の半導体装置。 The oxide nitride layer overlaps a part of the oxide semiconductor layer in a plan view.
Any one of claims 1 to 4, wherein the thickness of the oxide semiconductor layer in the region exposed from the oxide nitride layer is smaller than the thickness of the oxide semiconductor layer in the region overlapping the oxide semiconductor layer in a plan view. The semiconductor device described in 1. 前記第１導電層は金属である、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first conductive layer is a metal. 前記酸化窒化層と前記第１導電層との間に設けられ、前記酸化窒化層に接し、窒化金属の第２導電層をさらに有する、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a second conductive layer of a metal nitride, which is provided between the oxynitride layer and the first conductive layer and is in contact with the oxynitride layer. ゲート電極、ゲート絶縁層、及びインジウムを含む酸化物半導体層を形成し、
前記酸化物半導体層の上方に酸素及び窒素を含む酸化窒化層を形成し、
前記酸化窒化層の上方に第１導電層を形成し、
前記第１導電層及び前記酸化窒化層をエッチングして、チャネル領域に対応する第１領域の前記酸化物半導体層を露出する半導体装置の製造方法。 Forming a gate electrode, a gate insulating layer, and an oxide semiconductor layer containing indium,
An oxide nitride layer containing oxygen and nitrogen is formed above the oxide semiconductor layer, and the oxide semiconductor layer is formed.
A first conductive layer is formed above the oxynitride layer,
A method for manufacturing a semiconductor device in which the first conductive layer and the nitrided oxide layer are etched to expose the oxide semiconductor layer in the first region corresponding to the channel region. 前記酸化窒化層は成膜によって形成される、請求項８に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 8, wherein the oxynitride layer is formed by film formation. 前記酸化窒化層は、前記第１導電層を形成する前の前記酸化物半導体層に対して窒素を用いたプラズマ処理を行うことによって形成される、請求項８に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 8, wherein the oxide nitride layer is formed by subjecting the oxide semiconductor layer before forming the first conductive layer to plasma treatment using nitrogen. 前記酸化窒化層は、前記第１導電層を形成する前の前記酸化物半導体層上に窒化金属の成膜を行うことによって形成される、請求項８に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 8, wherein the oxynitride layer is formed by forming a metal nitride on the oxide semiconductor layer before forming the first conductive layer. 前記酸化窒化層のエッチングによって、前記第１領域の前記酸化物半導体層を薄膜化する、請求項８乃至１１のいずれか一に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to any one of claims 8 to 11, wherein the oxide semiconductor layer in the first region is thinned by etching the oxide nitride layer.
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