JP2021052017A - スイッチング可能な粗同調回路網およびバラクタ微同調回路網を含むハイブリッド同調回路網を備えたソリッドステートインピーダンス整合システム - Google Patents
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Abstract
Description
本出願は、2016年5月24日に出願した米国実用出願第15/162,960、名称「SOLID-STATE IMPEDANCE MATCHING SYSTEMS INCLUDING A HYBRID TUNING NETWORK WITH A SWITCHABLE COARSE TUNING NETWORK AND A VARACTOR FINE TUNING NETWORK」の優先権を主張するものである。本出願は、2013年11月5日に発行された米国特許第8,576,013号、名称「POWER DISTORTION-BASED SERVO CONTROL SYSTEMS FOR FREQUENCY TUNING RF POWER SOURCES」および2014年7月15日に出願した米国特許第8,781,415号、名称「DISTORTION CORRECTION BASED FEEDFORWARD CONTROL SYSTEMS AND METHODS FOR RADIO FREQUENCY POWER SOURCES」に関係する。これらの米国特許の開示全体が参照により本明細書に組み込まれる。
PINダイオードを使用してコンデンサをスイッチングする著しい不利点は、同調分解能である。いくつかのPINダイオードおよび関連付けられているコンデンサは、所定のインピーダンス同調空間をカバーするのに適した静電容量範囲をもたらすのに必要である。設計要件は、各ダイオードとコンデンサの対の間のシーケンス時に好適な分解能を達成するために静電容量範囲に対する十分なダイオードおよびコンデンサの組合せを有することであるとしてよい。図1を再び参照すると、VSWT1に順方向バイアスがかかり、VSWT2に逆方向バイアスがかかったときに、静電容量Cn1が接続される。VSWT2が逆方向バイアスをかけられた状態から順方向バイアスをかけられた状態に変化した場合、Cn1、Cn2の組合せが接続される。この場合、Cn1とCn2との差は、回路の有効分解能である。より低い分解能を達成するために、より多くのPINダイオード/FETおよび対応するコンデンサがインピーダンス整合回路に組み込まれなければならない。
Pd=|V||I|cos(Θ)=PFWD-PREV (1)
図8Aは、ダイオードD1、D2の対、インダクタL1、L2、およびコンデンサC1を含む背向ダイオードバラクタ400の概略図である。ダイオードD1、D2およびインダクタL1、L2は、DCバイアス電圧端子402と基準端子(またはグランド)404との間に直列で接続される。ダイオードD1、D2のアノードは、互いに接続される。RF入力信号は、ダイオードD2とインダクタL2との間の端子406で受信される。コンデンサC1は、RF電力が通るのを許し、(i)第1の端部においてインダクタL1およびダイオードD1のカソードに、(ii)第2の端部においてRF出力端子またはグランド端子408に接続されるバイパスコンデンサである。インダクタL1、L2は、インダクタL1、L2がRF電力の通過を妨げるのでRFチョークと称され得る。
V=V2-V1 (9)
式7〜式9は、V1および/またはV2について解くために使用され得る。たとえば、V2は、V+V1に等しいので、式8は、式10が得られるように変換され得る。
背向ダイオードバラクタ400の背向ダイオード構成は、非線形の静電容量RF入力電圧関係から結果として生じ得る高調波を低減する。電荷の保存により、他のダイオードの静電容量が減少している間に一方のダイオードの静電容量は増加するので、高調波が低減される。DCバイアス電圧が印加された場合、中心ノード(またはダイオードD1、D2のアノードの間のノード)が充電される。ダイオードD1、D2にわたる電圧は、ダイオードD1の漏れ電流に応じてDCバイアス電圧が取り除かれたときにゆっくりと減衰する。これは、非常に高速な静電容量変化が必要な場合に問題を引き起こし得る。ブリーダ抵抗R1(たとえば、100kΩの抵抗)が、図示されているようにDCバイアス電圧のより高速な変化を可能にするようにダイオードD1にわたって接続され得るか、または(i)ダイオードD1、D2と(ii)グランドとの間に接続され得る。ブリーダ抵抗R1の第1の端部は、ダイオードD1、D2の間の中間タップに接続されてよく、ブリーダ抵抗R1の第2の端部は、グランドに接続され得る。図8Aは、アノード間に接続されたダイオードD1、D2を示しているが、ダイオードは、カソード間に接続されるものとしてよく、ダイオードD1、D2のそれぞれのアノードは、(i)インダクタL1およびコンデンサC1、ならびに(ii)RF入力端子およびインダクタL2に接続される。これは、図8Bに示されている。
場合によっては、ソリッドステート可変コンデンサに関連する最大の問題は、電圧ストレスの取り扱いである。本明細書で開示されているハイブリッド同調回路網を補完するため、インピーダンス変換技術が開示され、それにより電圧ストレスを低減する。これは、インピーダンス整合回路網の同調コンデンサ(たとえば、図7の同調コンデンサ314)に対して特に適用可能である。たとえば、同調コンデンサの電圧ストレスは、3キロワット(kW)が同調状態についてRF入力に印加され、同調コンデンサによって受け取られたときに2800二乗平均平方根電圧(Vrms)より大きいものとしてよい。インピーダンス整合回路網に関連付けられている電圧ストレスを制限し、インピーダンス変換、トランス結合、修正インピーダンス整合を含むように3つのアプローチが説明されている。
従来、インピーダンス整合回路網に対する入力インピーダンスは50オーム(Ω)であり、RF電源を負荷に結合する伝送路セクションの特性インピーダンスと整合する。本明細書で開示されているように、入力インピーダンスは、RF入力において、50Ωから50Ω未満のインピーダンスまでスケーリングされる。電圧降下は、インピーダンス降下の平方根である。たとえば、インピーダンスが50Ωから25Ωに1/2に変化した場合、電圧ストレスは
図15Aは、入力コンデンサCIN、負荷コンデンサCLOAD、トランス622、同調コンデンサCTUNE、および出力コンデンサCCを含む別のインピーダンス整合回路網620を示している。トランス622は、一次巻線624および二次巻線626を含む。コンデンサCIN、CLOADは、一次巻線624とグランドとの間に接続され、RF入力信号を受け取る。コンデンサCLOAD、CTUNEは、図7のコンデンサ312、314と同様に実装され得る。一次巻線624は、RF入力端子とコンデンサCCとの間に接続される。コンデンサCTUNEは、二次巻線626とグランドとの間に接続される。二次巻線626は、コンデンサCTUNEとグランドとの間に接続される。
図17は、入力コンデンサCIN、負荷コンデンサCLOAD、インダクタ672、674、676、同調コンデンサCTUNE、および出力コンデンサCCを含む別のインピーダンス整合回路網670の概略図である。RF電源の抵抗は、抵抗R1によって表される。コンデンサCIN、CLOADは、インダクタ672とグランドとの間に接続され、RF電源からRF入力信号を受け取る。コンデンサCLOAD、CTUNEは、図7のコンデンサ312、314と同様に実装され得る。インダクタ672は、RF入力端子とコンデンサCCとの間に接続される。インダクタ674、676は、(i)インダクタ672およびコンデンサCCと(ii)インダクタ676およびコンデンサCTUNEとの間に直列に接続される。コンデンサCTUNEは、(i)インダクタ674の出力およびインダクタ676の入力と(ii)グランドとの間に接続される。インダクタ676は、インダクタ674とグランドとの間に接続される。コンデンサCCは、(i)インダクタ672、674とインピーダンス整合回路網670の出力端子との間に接続される。コンデンサCTUNEがインダクタ674、676の間のノードに接続されることによって、コンデンサCTUNEは、より低い電圧ストレスのノードに接続される。コンデンサCTUNEは、ソリッドステート可変コンデンサであってよい。図17は、コンデンサCTUNEに対する電圧ストレスを低減することを対象としているが、CLOADに対する電圧ストレスを低減するために類似の実装形態が用意され得る。
図18は、二重エンクロージャの図である。二重エンクロージャは、第1の(外側)エンクロージャ700と第2の(内側)エンクロージャ702とを含む。内側エンクロージャ702は、外側エンクロージャ700の中にある。外側エンクロージャ700は、気密エンクロージャであり、空気は外側エンクロージャ700に入る、または出ることができない。1つまたは複数のハイブリッド同調回路網(単一のハイブリッド同調回路網704が図示されている)は、内側エンクロージャ702内に配設され、ファン708、710および熱交換器712を介して冷却される。本明細書において開示されているハイブリッド同調回路網および/または対応するインピーダンス整合回路はどれも、内側エンクロージャ702内に配設され得る。
図19は、ハイブリッド同調回路網を含むインピーダンス整合回路網の同調および負荷空間の例示的なスミスチャートを示している。負荷空間は、インピーダンス整合回路網がソースインピーダンスに変換し得るインピーダンス領域である。同調空間は、負荷インピーダンスをソースインピーダンスに変換するインピーダンスである。業界で広く使用されている測定基準は、複数の製造インピーダンス整合回路網の間の同調空間の繰り返し性である。従来のインピーダンス整合回路網の多くのサプライヤーは、コンポーネント毎の変動性を低減するように同調インピーダンス範囲を仕様に合わせて較正する。
従来の同調回路網は、典型的には、周波数の関数に基づき動作し、2つの可変リアクティブ要素を備える。本明細書で開示されているハイブリッド同調回路網は、2つの可変リアクティブ要素CLOAD、CTUNEを含み、可変リアクティブ要素の各々は、2つまたはそれ以上の制御アクチュエータ(または粗および微同調アクチュエータ)を有する。上で説明されているように、バラクタを含むソリッドステートインピーダンス回路網には、印加されるRF電圧の変化の結果、バラクタインピーダンスの変化が生じることにより静電容量が変化するという問題がある。これは、図9Aを見るとすぐにわかり、静電容量は、印加される一定のDCバイアス電圧を有する変化する印加されたRF電力(電圧)に対して変化する。上で説明されている実装形態は、微および粗同調アクチュエータ(たとえば、図20の制御モジュール802、FET制御回路806、バラクタバイアス回路808、ドライバ回路838)を使用するバラクタを含むeVCのリアクタンスを制御することを含む。FETスイッチは、粗アクチュエータと称されよく、バラクタバイアス回路は、微同調アクチュエータと称されてよい。eVCによる一組のアクチュエータは、協調制御方法で、電力状態が変化するプラズマ点火および定常状態プラズマ動作において可変負荷状態に合わせて素早く同調し、印加RF電圧を変更することを可能にする。
ハイブリッド同調回路網が、5個のFETスイッチ静電容量回路を有する粗同調回路網を含む場合、25または32の可能な組合せは、粗同調回路網の全静電容量をもたらす際に利用可能である。4つの実装例は、このタイプのハイブリッド同調回路網について図23A〜図23Dに関して以下で説明される。これらの例に関して実行される作業は、インピーダンス整合回路網の各eVC(たとえば、CLOADおよびCTUNE)に対して実行され得る。
半導体製造業界では、同調アクチュエータがプラズマ時定数およびRF立ち上がり時間に関連付けられている時間スケールで同調する能力を高く評価している。周波数制御は、薄膜プロセスを増強し、他の技術が発展して次世代デバイス加工をサポートすることを可能にしたが、これらの技術はアクチュエータ同調速度を制限している。本明細書で開示されているハイブリッド同調回路網は、高速同調アクチュエータを有する。開示されている技術の恩恵を受け得るアプリケーション例が以下に提示されている。
14 PINダイオード
16 PINダイオード
18 RF入力端子
20 RF出力端子
33 センサ
44 第1の歪みモジュール
50 FETスイッチング静電容量回路
52 RF入力端子
54 電圧源
56 基準端子(またはグランド)
58 バイアス端子
60 RF出力端子
100 RF電力システム
102 RF発生器
104 整合回路網
106 負荷
107 RF電力信号
108 伝送路
120 RF電源
122 フィードバックループ
124 電源
126 センサ(第1のセンサ)
128 スケーリングモジュール
130 第1の加算器
132 電力制御モジュール
133 センサ信号
134 電力フィードバック信号
136 電力設定点信号
138 電力設定点モジュール
140 第1のフィードフォワードループ
142 第2のフィードフォワードループ
144 第1の歪みモジュール
146 第1の補正回路
150 インピーダンス整合回路網
152 可変同調要素
153 ハイブリッド同調回路網
154 同調入力
156 負荷入力
160 第1の入力モジュール
162 第2の加算器
164 同調制御モジュール
170 第2の歪みモジュール
172 第2の補正回路
176 負荷設定点モジュール
178 第3の加算器
180 負荷制御モジュール
190 第2のセンサ
191 インターロック
193 インターロック
197 ディスプレイ
200 RF電力システム
202 RF発生器
204 RF電力信号
206 RF電源(または電力増幅器)
210 第3のフィードフォワードループ
212 第3の補正回路
214 第2の入力モジュール
216 第4の加算器
218 周波数制御モジュール
300 プラズマシステム
302 RF電源
304 整合回路網
306 プラズマ室
308 伝送路
312 同調可能負荷コンデンサCLOAD
314 同調可能直列コンデンサCTUNE
316 出力インダクタンスLO
320 実抵抗負荷RP
322 寄生静電容量CP
326 リアクティブ浮遊静電容量CSTRAY
330 抵抗RT、抵抗
350 診断制御モジュール
351 通信リンク
352 メモリ
362 アクチュエータ制御モジュール/デバイス
400 背向ダイオードバラクタ
402 DCバイアス電圧端子
404 基準端子(またはグランド)
406 端子
408 グランド端子
500 ハイブリッド同調回路網
502 粗同調回路網
504 微同調回路網
505 RF入力端子
506 RF出力または基準端子
508 FETスイッチ静電容量回路
509 バラクタ
512 DCバイアス端子
520 DCバイアス端子
550 スイッチドライバ回路
551 FETスイッチ静電容量回路
560 バイポーラ組合せ回路
562 バイアス制御回路
564 スイッチ制御回路
600 インピーダンス整合回路網
602 インピーダンス変換トランス
606 一次巻線
608 二次巻線
620 インピーダンス整合回路網
622 トランス
624 一次巻線
626 二次巻線
650 直列リアクタンス範囲
652 シャントリアクタンス範囲
654 直列リアクタンス範囲
670 インピーダンス整合回路網
672 インダクタ
674 インダクタ
676 インダクタ
700 第1の(外側)エンクロージャ
702 第2の(内側)エンクロージャ
704 ハイブリッド同調回路網
708 ファン
710 ファン
712 熱交換器
714 空気巻トランス
715 一次コイル
716 粗同調回路網
717 二次コイル
718 微同調回路網
719 第1の端部
721 第2の端部
723 第1の端部
725 第2の端部
800 制御回路
802 制御モジュール
804 ハイブリッド同調回路網
806 FET制御回路
808 バラクタバイアス回路
810 アナログ/デジタル(A/D)コンバータ
812 アナログ/デジタル(A/D)コンバータ
813 調整モジュール
820 FETスイッチ静電容量回路
822 バラクタ
834 2値制御インターフェース
838 ドライバ回路
840 デジタル/アナログコンバータ(DAC)インターフェース
1000 RF電力システム
1002 RF発生器
1004 インピーダンス整合回路網
1010 第1のセンサ
1012 制御モジュール
Claims (25)
- 方法であって、
歪み量を決定するステップであって、前記歪み量は、無線周波数(RF)発生器からプラズマ処理室に送られる反射電力の量の指示である、ステップと、
前記歪み量に基づき、電子可変静電容量に対する利得値を決定するステップであって、前記電子可変静電容量は、前記RF発生器と前記プラズマ処理室との間に接続されているインピーダンス整合回路網のシャント静電容量または直列静電容量であり、前記電子可変静電容量は、スイッチング可能回路とバラクタとを備え、前記バラクタは、前記スイッチング可能回路と並列に接続される、ステップと、
直接収束モードにおいて、
第1の直流(DC)バイアス電圧を初期DCバイアス電圧から直接、第1の目標電圧に調整するステップと、
前記第1の目標電圧を前記スイッチング可能回路または前記バラクタに供給するステップと
を有する方法。 - 前記直接収束モードにおいて、
前記第1のDCバイアス電圧を前記初期DCバイアス電圧から直接、前記第1の目標電圧に調整するステップと、
前記第1の目標電圧を前記スイッチング可能回路に供給するステップと
をさらに有し、
前記バラクタに供給される第2のDCバイアス電圧は、前記直接収束モードにおいて調整されない、請求項1に記載の方法。 - 前記直接収束モードにおいて、
前記第1のDCバイアス電圧を前記初期DCバイアス電圧から直接、前記第1の目標電圧に調整するステップと、
前記第1の目標電圧を前記スイッチング可能回路に供給するステップと、
第2のDCバイアス電圧を第2の初期DCバイアス電圧から直接、第2の目標電圧に調整するステップと、
前記第2の目標電圧を前記バラクタに供給するステップと
をさらに有する、請求項1に記載の方法。 - 前記直接収束モードの繰り返しを所定の回数だけ実行するステップであって、前記所定の繰り返し回数は1以上である、ステップと、
前記所定の回数の繰り返しを完了した後に前記直接収束モードから粗同調モードまたは微同調モードに遷移するステップと
をさらに有する、請求項1に記載の方法。 - 前記第1の目標電圧は、前記直接収束モードにおいて前記スイッチング可能回路に供給され、
前記粗同調モードは、第1の目標電圧を調整することを含み、
前記微同調モードは、前記バラクタに供給される第2の目標電圧を調整することを含む、請求項1に記載の方法。 - 前記粗同調モードにおいて、前記第1のDCバイアス電圧は、前記第1の目標電圧および前記スイッチング可能回路における測定されたDCバイアス電圧に基づき調整される、請求項5に記載の方法。
- 前記微同調モードにおいて、前記バラクタに供給される第2のDCバイアス電圧は、前記第2の目標電圧と前記バラクタにおける測定されたDCバイアス電圧との間で調整される、請求項5に記載の方法。
- 前記粗同調モードにおいて、および前記微同調モードにおいて、前記歪み量を更新するステップをさらに有する、請求項5に記載の方法。
- 前記第1のDCバイアス電圧を前記バラクタのダイオードにわたって供給するステップを有し、
前記ダイオードは、背向直列構成で配置構成される、請求項1に記載の方法。 - コントローラであって、
RF発生器からプラズマ処理システムのインピーダンス整合回路網へのRF電力の伝達に対応する歪み量を決定するように構成された調整モジュールと、
制御回路であって、(i)前記歪み量に基づき制御信号を生成し、(ii)前記制御信号をドライバ回路に出力して、前記インピーダンス整合回路網内のハイブリッド同調回路網のスイッチング可能回路に第1の直流(DC)バイアス電圧を印加し、前記スイッチング可能回路の静電容量を設定するように構成された制御回路と、
バイアス回路であって、(i)前記歪み量に基づき第2のDCバイアス電圧を生成し、(ii)前記第2のDCバイアス電圧を前記ハイブリッド同調回路網のバラクタに出力するように構成されたバイアス回路と
を備え、
前記調整モジュールは、
前記スイッチング可能回路の状態に基づく第1のフィードバック信号を受信し、
前記バラクタの状態に基づく第2のフィードバック信号を受信し、
前記第1のフィードバック信号に基づき前記制御信号を調整し、
前記第2のフィードバック信号に基づき前記第2のDCバイアス電圧を調整する
ように構成される、コントローラ。 - 第1のアナログ/デジタルコンバータであって、(i)前記スイッチング可能回路からバイアス電圧信号を受信し、(ii)前記バイアス電圧信号を前記第1のフィードバック信号に変換するように構成された第1のアナログ/デジタルコンバータと、
第2のアナログ/デジタルコンバータであって、(i)前記バラクタからバイアス電圧信号を受信し、(ii)前記バラクタからの前記バイアス電圧信号を前記第2のフィードバック信号に変換するように構成された第2のアナログ/デジタルコンバータと
をさらに備える、請求項10に記載のコントローラ。 - 前記制御回路および前記バイアス回路は、前記ハイブリッド同調回路網が前記RF発生器からRF入力信号を受信する前に、初期化モードで動作するように構成され、
前記初期化モードに入っている間に、前記制御回路は、前記第1のDCバイアス電圧が第1の所定の初期電圧に設定されるように、前記制御信号を生成するように構成され、
前記初期化モードに入っている間に、前記バイアス回路は、前記第2のDCバイアス電圧を第2の所定の初期電圧に設定するように構成される、請求項10に記載のコントローラ。 - 前記制御回路および前記バイアス回路は、前記ハイブリッド同調回路網が前記RF発生器からRF入力信号を受信するときに直接収束モードで動作するように構成され、
前記直接収束モードに入っている間に、前記制御回路は、前記第1のDCバイアス電圧が初期DCバイアス電圧から目標DCバイアス電圧に直接調整されるように、前記制御信号を生成するように構成され、前記初期DCバイアス電圧は、前記ハイブリッド同調回路網が前記RF入力信号を受信する前に生成され、
前記直接収束モードに入っている間に、前記バイアス回路は、(i)前記第2のDCバイアス電圧を調整しないか、または(ii)前記第2のDCバイアス電圧を第2の初期DCバイアス電圧から第2の目標DCバイアス電圧に直接調整するかのいずれかを行い、前記第2の初期DCバイアス電圧は、前記ハイブリッド同調回路網が前記RF入力信号を受信する前に生成される、請求項10に記載のコントローラ。 - 前記制御回路は、前記ハイブリッド同調回路網が前記RF発生器からRF入力信号を受信している間に、粗同調モードで動作するように構成され、
前記粗同調モードに入っている間に、前記制御回路は、前記第1のDCバイアス電圧が調整され、かつ前記スイッチング可能回路の前記静電容量が調整されるように、前記制御信号を生成するように構成され、
前記粗同調モードに入っている間に、前記バイアス回路は、前記第2のDCバイアス電圧を調整しない、請求項10に記載のコントローラ。 - 前記制御回路は、前記粗同調モードに入っている間に、前記制御信号の調整を介して前記第1のDCバイアス電圧の比例積分微分制御を実行するように構成される、請求項14に記載のコントローラ。
- 前記バイアス回路は、前記ハイブリッド同調回路網が前記RF発生器からRF入力信号を受信している間に、微同調モードで動作するように構成され、
前記微同調モードに入っている間に、前記制御回路は、前記制御信号を調整せず、
前記微同調モードに入っている間に、前記バイアス回路は、前記第2のDCバイアス電圧を調整して、前記バラクタの静電容量を調整するように構成される、請求項10に記載のコントローラ。 - 前記バイアス回路は、前記第2のDCバイアス電圧の比例積分微分制御を実行するように構成される、請求項16に記載のコントローラ。
- 電子可変静電容量であって、
第1の端部において直流(DC)バイアス電圧端子に接続されている第1のダイオードと、
前記第1のダイオードの第2の端部に、前記第1のダイオードとの背向バラクタ構成で接続されている第2のダイオードと
を備え、
前記第2のダイオードは、プラズマ処理システムの無線周波数(RF)発生器からRF信号を受信するように構成され、
前記DCバイアス電圧は、前記第1のダイオードおよび前記第2のダイオードにわたって印加され、
前記第2のダイオードは、前記DCバイアス電圧に基づき、前記第2のダイオードの内蔵電位より小さい電圧に順方向バイアスされ、
前記第1のダイオードは、前記DCバイアス電圧に基づき、前記第1のダイオードおよび前記第2のダイオードがOFF状態にある間に可変コンデンサとして動作するように、前記第2のダイオードが順方向バイアスされている間に逆方向バイアスされ、
前記第1のダイオードは、前記第1のダイオードの前記第1の端部においてRF出力信号を出力する、電子可変静電容量。 - 前記第1のダイオードと前記第2のダイオードとの組合せの静電容量は、前記DCバイアス電圧が0であるときにピークになる、請求項18に記載の電子可変静電容量。
- 前記第1のダイオードおよび前記第2のダイオードは、前記DCバイアス電圧が0であるときにOFFである、請求項18に記載の電子可変静電容量。
- 前記DCバイアス電圧に基づき、
前記第1のダイオードの静電容量は、前記第2のダイオードの静電容量より小さく、
前記第2のダイオードの前記静電容量は、ゼロバイアス接合静電容量である、請求項18に記載の電子可変静電容量。 - 前記DCバイアス電圧端子と前記第1のダイオードの前記第1の端部との間に接続されている第1のインダクタと、
前記第2のダイオードと基準端子との間に接続されている第2のインダクタと、
(i)前記第1のインダクタおよび前記第1のダイオードと、(ii)前記電子可変静電容量のRF出力端子との間に接続されているコンデンサと
をさらに備える、請求項18に記載の電子可変静電容量。 - 第3のダイオードと、
前記第3のダイオードと背向構成で接続されている第4のダイオードであって、前記第3のダイオードおよび前記第4のダイオードは、並列に接続される、第4のダイオードと
をさらに備える、請求項21に記載の電子可変静電容量。 - (i)前記第1のダイオードおよび前記第2のダイオードと、(ii)基準端子との間に接続されている第1の抵抗と、
(i)前記第3のダイオードおよび前記第4のダイオードと、(ii)前記基準端子との間に接続されている第2の抵抗と
をさらに備える、請求項23に記載の電子可変静電容量。 - 前記第1のダイオードにわたって接続されている抵抗をさらに備える、請求項18に記載の電子可変静電容量。
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