JP2021047721A - メモリシステムおよび方法 - Google Patents

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Abstract

【課題】メモリシステムにおいて、設定されているエラー訂正の性能に対してリフレッシュ処理の適切なタイミングを決定する。【解決手段】一つの実施形態によれば、メモリシステムは、複数のブロックを有する不揮発性の半導体メモリと、前記ブロックごとに、ビットエラーレートの経時的変化のトレンドを求め、前記トレンドに基づいて、リフレッシュ処理のタイミングを決定するメモリコントローラと、を備える。【選択図】図１１

Description

本実施形態は、メモリシステムおよび方法に関する。
ＮＡＮＤ型のフラッシュメモリなどの不揮発性メモリ（不揮発性の半導体メモリ）を用いたメモリシステムにおいては、不揮発性メモリに対してデータの書き込みと消去を繰り返すことにより、不揮発性メモリのメモリセルが物理的に疲弊する。これにより、リード（読み取り）エラーが発生する確率が高まる。そして、リードエラーに対応するために、データに予めエラー訂正符号を付加して書き込みを実行し、リード時には、エラー訂正によって正しいデータに復元することが一般的に行われている。なお、エラー訂正符号として可変長符号を用いる場合、符号化率を小さく（つまり、符号を長く）すれば、エラー訂正の性能は上がるが、記憶容量や処理速度の点でマイナス面が増える、というトレードオフの関係がある。
また、所定のタイミングで、リフレッシュ処理も行われる。リフレッシュ処理は、ブロック単位で、リードしたデータにエラー訂正を実行してから他のブロックに書き込む処理を含む。
しかしながら、不揮発性メモリの物理位置に設定されているエラー訂正の性能と、リフレッシュ処理のタイミングとの関係が適切ではないことがあった。この関係を適切にすることが求められている。
米国特許第７８８２４２１号明細書 米国特許出願公開第２０１８／３２３９１４号明細書 米国特許第８５２２１０９号明細書
そこで、一つの実施形態の課題は、設定されているエラー訂正の性能に対してリフレッシュ処理の適切なタイミングを決定することができるメモリシステムおよび方法を提供することである。
一つの実施形態によれば、メモリシステムは、複数のブロックを有する不揮発性の半導体メモリと、前記ブロックごとに、ビットエラーレートの経時的変化のトレンドを求め、前記トレンドに基づいて、リフレッシュ処理のタイミングを決定するメモリコントローラと、を備える。
図１は、実施形態のメモリシステムの構成例を示す図である。 図２は、実施形態におけるメモリチップの構成例を示す図である。 図３は、実施形態におけるメモリセルアレイの構成例を示す回路図である。 図４は、実施形態における２ビット記憶方式が採用された場合におけるメモリセルのしきい値電圧に対する分布を示す図である。 図５は、実施形態におけるメモリセルのしきい値電圧の状態変化後の各分布の例の説明図である。 図６は、実施形態におけるＶｔｈトラッキングの説明図である。 図７は、実施形態におけるデータの管理単位を説明するための図である。 図８は、実施形態における可変長符号を説明するための図である。 図９は、実施形態における加算値テーブルを示す図である。 図１０は、実施形態における可変長符号の訂正能力等を示す表である。 図１１は、実施形態のメモリシステムにおけるパトロール処理の一部を示すフローチャートである。 図１２は、実施形態のメモリシステムにおけるリード処理を示すフローチャートである。 図１３は、実施形態のメモリシステムにおけるＦＢＣチェック処理を示すフローチャートである。 図１４は、実施形態の第１の処理例を示すグラフである。 図１５は、実施形態の第２の処理例を示すグラフである。 図１６は、実施形態の第３の処理例を示すグラフである。 図１７は、実施形態の第４の処理例を示すグラフである。 図１８は、実施形態のメモリシステムで用いるパラメータを示す表である。
以下、添付図面を参照して、実施形態にかかるメモリシステムおよび方法について、詳細に説明する。なお、この実施形態によって本発明が限定されるものではない。
図１は、実施形態のメモリシステム１００の構成例を示す図である。メモリシステム１００は、ホスト装置２００と接続される。ホスト装置２００は、例えば、サーバ、パーソナルコンピュータ、モバイル型の情報処理装置などである。メモリシステム１００は、ホスト装置２００の外部記憶装置として機能する。ホスト装置２００は、メモリシステム１００に対してアクセス要求（リード（読み取り）要求およびライト（書き込み）要求）を発行することができる。メモリシステム１００とホスト装置２００とを接続する通信インタフェースが準拠する規格は、特定の規格に限定されない。例えば、通信インタフェースは、ＳＡＴＡ（Serial Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）規格、ＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ（登録商標）規格などに準拠する。
メモリシステム１００は、ＮＡＮＤ型のフラッシュメモリであるＮＡＮＤメモリ１と、ホスト装置２００とＮＡＮＤメモリ１との間のデータ転送を実行するメモリコントローラ２と、を備えている。なお、メモリシステム１００は、ＮＡＮＤメモリ１の代わりに他の種類のメモリを具備してもよい。例えば、メモリシステム１００は、ＮＡＮＤメモリ１の代わりにＮＯＲ型のフラッシュメモリを具備してもよい。
ＮＡＮＤメモリ１は、複数（ここでは４つ）の、半導体メモリとしてのメモリチップ１１により構成される。また、メモリコントローラ２は、例えば、２個のチャネル（ch.0、ch.1）を備えている。なお、メモリコントローラ２は、１個または３個以上のチャネルを備えていてもよい。
各チャネルには夫々２つのメモリチップ１１が接続されている。各チャネルは、制御信号線、Ｉ／Ｏ信号線、ＣＥ（チップイネーブル）信号線、ＲＹ／ＢＹ信号線を含んで構成される。Ｉ／Ｏ信号線は、データ、アドレス、および各種指示を伝送するための信号線である。メモリコントローラ２は、Ｉ／Ｏ信号線を介して、リード指示、ライト指示、イレース（消去）指示等をメモリチップ１１に送信することができる。制御信号線は、ＷＥ（ライトイネーブル）信号線、ＲＥ（リードイネーブル）信号線、ＣＬＥ（コマンドラッチイネーブル）信号線、ＡＬＥ（アドレスラッチイネーブル）信号線、ＷＰ（ライトプロテクト）信号線等を含む。
図２は、各メモリチップ１１の構成例を説明する図である。メモリチップ１１は、Ｉ／Ｏ信号処理回路１１０、制御信号処理回路１１１、チップ制御回路１１２、コマンドレジスタ１１３、アドレスレジスタ１１４、カラムデコーダ１１５、データレジスタ１１６、センスアンプ１１７、メモリセルアレイ１１８、ロウデコーダ１１９、およびＲＹ／ＢＹ生成回路１２０を備えている。
チップ制御回路１１２は、制御信号処理回路１１１を介して受信する各種制御信号に基づいて状態遷移する回路である。チップ制御回路１１２は、メモリチップ１１全体の動作を制御する。ＲＹ／ＢＹ生成回路１２０は、チップ制御回路１１２による制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。
Ｉ／Ｏ信号処理回路１１０は、メモリコントローラ２との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路１１０がラッチしたコマンド、アクセス先を指定するアドレス、データは、夫々、アドレスレジスタ１１４、コマンドレジスタ１１３、データレジスタ１１６に振り分けられて格納される。
アドレスレジスタ１１４に格納されたアドレスは、チップ番号、ロウアドレス、およびカラムアドレスを含んでいる。チップ番号は、各メモリチップ１１を区別するための識別情報である。チップ番号はチップ制御回路１１２、ロウアドレスはロウデコーダ１１９、カラムアドレスはカラムデコーダ１１５に夫々読み出される。
制御信号処理回路１１１は、制御信号の入力を受け付ける。制御信号処理回路１１１は、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路１１０が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、制御信号処理回路１１１は、受け付けた制御信号をチップ制御回路１１２に転送する。
メモリセルアレイ１１８は、複数のブロックを備える。ブロックは、イレースの物理的な実行単位に対応する記憶領域である。即ち、１つのブロックに格納されている全てのデータは、一括してイレースされる。この１つのブロックは、物理ブロックとも称される。
図３は、メモリセルアレイ１１８に含まれる１個のブロックの構成例を示す回路図である。図示するように、各ブロックは、Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備えている（ｐ≧０）。（ｐ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
各メモリセルトランジスタＭＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。積層ゲート構造は、半導体基板上にトンネル酸化膜を介在して形成されたフローティングゲート、及びフローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。フローティングゲートに蓄えられる電子の数に応じてしきい値電圧が変化する。メモリセルトランジスタＭＴは、しきい値電圧の違いに応じてデータを記憶する。即ち、メモリセルトランジスタＭＴは、フローティングゲートに、データに応じた量の電荷を蓄える。
各ＮＡＮＤストリングにおいて、（ｑ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
ワード線ＷＬ０〜ＷＬｑは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。各メモリセルトランジスタＭＴに１ビットの値を記憶可能に構成される場合には、同一のワード線ＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータのライト及びデータのリードが行われる。
各メモリセルトランジスタＭＴに複数ビットの値を記憶可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｎ（ｎ≧２）ビットの値を格納可能な場合、ワード線当たりの記憶容量はｎページ分のサイズに等しくなる。ここでは一例として、各メモリセルトランジスタＭＴが２ビットの値の記憶を行う記憶方式（以下、２ビット記憶方式）について説明する。２ビット記憶方式によれば、各ワード線に２ページ分のデータが記憶される。１つのワード線によって構成される２つのページのうち、先に書き込みがなされるページをロアーページ、ロアーページの後から書き込みがなされるページをアッパーページと表記する。また、メモリセルトランジスタＭＴを、単にメモリセルと表記する。なお、１つのワード線によって構成される複数または全てのページに対して一括にライトが実行されるモードがあってもよい。
図４は、２ビット記憶方式が採用された場合におけるメモリセルのしきい値電圧に対する分布を示す図である。本図において、横軸はしきい値電圧を表し、縦軸はメモリセル数を表す。２ビット記憶方式によれば、各メモリセルは、アッパーページに属するデータ“ｘ”とロアーページに属するデータ“ｙ”とで定義される４値データ“ｘｙ”を記憶可能である。データ“ｘ”およびデータ“ｙ”の値は、符号“０”または符号“１”である。各メモリセルのしきい値電圧が、分布Ｅ、分布Ａ、分布Ｂ、および分布Ｃの４つのグループの何れかに属するように制御される。各分布と４値データ“ｘｙ”のデータ値との対応は、予め設定される。例えば、分布Ｅにはデータ値“１１”が割り当てられる。分布Ａにはデータ値“０１”が割り当てられる。分布Ｂにはデータ値“００”が割り当てられる。分布Ｃにはデータ値“１０”が割り当てられる。なお、各分布とデータ値との対応は、上記に限定されない。一例では、隣接する分布間のハミング距離が１となるように各分布に各データ値が割り当てられる。
図２に戻り、ロウデコーダ１１９、カラムデコーダ１１５、データレジスタ１１６、およびセンスアンプ１１７は、メモリセルアレイ１１８に対する周辺回路を構成する。周辺回路は、チップ制御回路１１２による制御に基づいて、メモリセルアレイ１１８に対するアクセス（リード、ライト、およびイレース）を実行する。
例えばライト時には、カラムデコーダ１１５は、カラムアドレスに対応したビット線を選択して活性化する。センスアンプ１１７は、カラムデコーダ１１５により選択されたビット線の電位を０ボルトとする。ロウデコーダ１１９は、ロウアドレスに対応したワード線に、ライトパルスを印加する。すると、選択されたビット線および選択されたワード線との交点に位置するメモリセルのフローティングゲートに電子が注入され、その結果、フローティングゲートのしきい値電圧が上昇する。センスアンプ１１７は、ライトパルスが印加された後に、しきい値電圧がデータレジスタ１１６に格納されているデータに応じた電圧に到達したか否かを確認する。センスアンプ１１７は、しきい値電圧がデータに応じた電圧に到達するまで、ロウデコーダ１１９にライトパルスの印加を継続させる。
リード時においては、センスアンプ１１７は、ビット線ＢＬに電源電位Ｖｃｃをプリチャージし、ロウデコーダ１１９は、選択されたワード線ＷＬにデータ値（“１１”、“０１”、“００”、“１０”）毎の分布を特定するための複数種類の判定電位（以下、リード電圧）を順次印加する。なお、ロウデコーダ１１９は、非選択のワード線ＷＬには転送電位を印加し、非選択のワード線ＷＬに属するメモリセルを導通状態にしておく。センスアンプ１１７は、プリチャージにより蓄えられた電荷がどのリード電圧が印加されたときにソース線ＳＬに流出したかを検知することによって対象のメモリセルに記憶されているデータ値を判定する。
例えば、図４に示すように、分布Ｅと分布Ａとの間にリード電圧Ｖ＿ＥＡが設定され、分布Ａと分布Ｂとの間にリード電圧Ｖ＿ＡＢが設定され、分布Ｂと分布Ｃとの間にリード電圧Ｖ＿ＢＣが設定される。
リード対象がロアーページである場合においては、リード電圧Ｖ＿ＡＢが判定に用いられる。センスアンプ１１７は、リード電圧Ｖ＿ＡＢが印加された場合にソース線ＳＬに電荷の流出を検知したとき、対象のメモリセルはデータ値“１”を記憶していると判定する。また、センスアンプ１１７は、リード電圧Ｖ＿ＡＢが印加された場合にソース線ＳＬに電荷の流出を検知しなかったとき、対象のメモリセルはデータ値“０”を記憶していると判定する。
リード対象がアッパーページである場合においては、リード電圧Ｖ＿ＥＡおよびリード電圧Ｖ＿ＢＣが判定に用いられる。センスアンプ１１７は、リード電圧Ｖ＿ＥＡが印加された場合に電荷の流出を検知したとき、または、リード電圧Ｖ＿ＥＡおよびリード電圧Ｖ＿ＢＣの何れが印加された場合でも電荷の流出を検知しなかったとき、対象のメモリセルはデータ値“１”を記憶していると判定する。センスアンプ１１７は、リード電圧Ｖ＿ＥＡが印加された場合に電荷の流出を検知せず、かつ、リード電圧Ｖ＿ＢＣが印加された場合に電荷の流出を検知したとき、対象のメモリセルはデータ値“０”を記憶していると判定する。
イレース時においては、電位発生回路（図示せず）によってメモリセルアレイ１１８の基板にイレース電圧が印加される。そして、ロウデコーダ１１９はイレース対象のブロックの全てのワード線ＷＬを接地電位に導通させる。すると、選択されたブロック内の各メモリセルにおいては、フローティングゲートに蓄えられていた電荷が放出される。その結果、選択されたブロック内の各メモリセルの状態は消去状態（すなわちデータ値“１１”を記憶している状態）に遷移する。
センスアンプ１１７は、リードしたデータをデータレジスタ１１６に格納する。データレジスタ１１６に格納されたデータは、データ線を通してＩ／Ｏ信号処理回路１１０に送られ、Ｉ／Ｏ信号処理回路１１０からメモリコントローラ２へ転送される。
なお、各リード電圧Ｖ＿ＥＡ〜Ｖ＿ＢＣの値は、メモリチップ１１内に設けられた不揮発性の記憶部に記憶される。例えば、メモリチップ１１は、リード電圧Ｖ＿ＥＡ〜Ｖ＿ＢＣの基準値（固定値）を記憶する。各リード電圧Ｖ＿ＥＡ〜Ｖ＿ＢＣの基準値としては、複数のメモリチップ１１で共通の値が設定されてもよいし、メモリチップ１１毎に異なる基準値が設定されてもよい。また、各リード電圧Ｖ＿ＥＡ〜Ｖ＿ＢＣの基準値としては、ブロック毎またはブロックとは異なる単位毎に共通の値が設定されてもよい。基準値の設定方法は特定の方法に限定されない。メモリコントローラ２は、対象のメモリチップ１１に所定のコマンドを送信することによって各リード電圧の基準値を設定してもよい。
メモリチップ１１においては、フローティングゲートに蓄えられる電荷の量が時間経過とともに変化する。また、リードまたは隣接するメモリセルへのライトによっても、フローティングゲートに蓄えられる電荷の量が変化する。図５は、変化後の各分布の例の説明図である。図５では、簡単のために、分布Ａと分布Ｂとのみ示している。また、分布Ａと分布Ｂとを区別して示している。この例によれば、分布Ａの裾野と分布Ｂの裾野とが重なり合っている。分布Ａの最大値がリード電圧Ｖ＿ＡＢを超えており、かつ、分布Ｂの最小値がリード電圧Ｖ＿ＡＢを下回っている。分布Ａに属し、かつ、しきい値電圧がＶ＿ＡＢよりも大きいメモリセル（即ち、領域３００に含まれるメモリセル）がリードされた場合、そのメモリセルは分布Ｂに属するとして認識される。即ち、“０１”としてライトされたデータ値が“００”としてリードされる。分布Ｂに属し、かつ、しきい値電圧がＶ＿ＡＢよりも小さいメモリセル（即ち、領域３０１に含まれるメモリセル）がリードされた場合、そのメモリセルは分布Ａに属するとして認識される。即ち、“００”としてライトされたデータ値が“０１”としてリードされる。ライト時から変化したデータ値は、メモリコントローラ２においてリード時にエラービットとして検出される。メモリコントローラ２においては、検出されたエラービットは、後述のＥＣＣ（Error Checking and Correction）回路２５（図１を参照）によって訂正が試みられる。
図１に戻り、さらに、メモリコントローラ２は、リード電圧の設定値を変更してデータをリードすることができる。リード電圧の設定値を変更することによって、データリード時のエラービットの数を少なくすることができる場合がある。リード電圧の設定値を変更してリードを行うことを、以降、シフトリードと表記する。
一つの例では、メモリコントローラ２は、リードしたデータの、ライト時から変化した値をＥＣＣ回路２５によって訂正することによって、ライト時のデータを復元する。メモリコントローラ２は、ＥＣＣ回路２５によるエラー訂正が失敗した場合、シフトリードによって再びデータをリードする。メモリコントローラ２は、シフトリードによって得られたデータに対し、再度、ＥＣＣ回路２５によってエラー訂正を実行することができる。シフトリードの際のリード電圧の設定値の変更方法は、特定の方法に限定されない。例えば、エラー訂正が成功するまでシフトリードがＸ回（上限としての所定回数）繰り返し実行される。
なお、エラー訂正に失敗するとは、リードされたデータからライト時のデータを復元できないことをいう。具体的には、エラー訂正に失敗するとは、リードされたデータに含まれるエラービットが訂正できないことをいう。エラー訂正に成功するとは、リードされたデータに含まれる全てのエラービットが訂正されることをいう。
メモリコントローラ２は、ホストＩ／Ｆ（インタフェース）コントローラ２１、ＲＡＭ（Random Access Memory）２２、ＮＡＮＤコントローラ（ＮＡＮＤＣ）２３、ＣＰＵ（Central Processing Unit）２４、およびＥＣＣ回路２５を備えている。ホストＩ／Ｆコントローラ２１、ＲＡＭ２２、各ＮＡＮＤコントローラ２３、ＣＰＵ２４、およびＥＣＣ回路２５は、バスで互いに接続されている。なお、メモリコントローラ２は、ホストＩ／Ｆコントローラ２１、ＲＡＭ２２、各ＮＡＮＤコントローラ２３、ＣＰＵ２４、およびＥＣＣ回路２５が集積された一つのＩＣ（回路）であってもよい。また、ホストＩ／Ｆコントローラ２１、ＲＡＭ２２、各ＮＡＮＤコントローラ２３、ＣＰＵ２４、およびＥＣＣ回路２５の一部は、メモリコントローラ２の外部に配設されてもよい。
ＲＡＭ２２は、ホスト装置２００とＮＡＮＤメモリ１との間のデータ転送のためのバッファとして機能する。また、ＲＡＭ２２は、ＣＰＵ２４にワークエリアを提供する。また、ＲＡＭ２２は、各種管理情報が格納される。
なお、ＲＡＭ２２の種類は特定の種類に限定されない。ＲＡＭ２２の種類として、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）が採用可能である。
ホストＩ／Ｆコントローラ２１は、ＣＰＵ２４による制御の下で、ホスト装置２００とメモリシステム１００との間の通信インタフェースの制御およびホスト装置２００とＲＡＭ２２との間のデータ転送の制御を実行する。
ＮＡＮＤコントローラ２３は、各チャネル（ch.0、ch.1）を制御する。ＮＡＮＤコントローラ２３は、ＣＰＵ２４による制御の下で、ＮＡＮＤメモリ１とＲＡＭ２２との間のデータ転送の制御を実行する。
ＥＣＣ回路２５は、ＮＡＮＤメモリ１へのライト対象のデータに対してエラー訂正のための符号化を行ったり、ＮＡＮＤメモリ１からリードされたデータに対してエラー訂正を実行したりする。
ＥＣＣ回路２５は、コードレート可変方式に従った符号化を行う。コードレート可変方式は、必要とされる訂正能力に応じてコードレート（符号化率）を変更できる方式である。コードレートとは、訂正フレームのサイズ、に対する、符号化前のデータのサイズ、の割合である。訂正フレームとは、エラー訂正が実行される単位をいう。コードレートが小さいほど、訂正能力が高い。訂正能力とは、所定サイズのデータ（例えば１ＫＢ）あたりの訂正が可能なエラービットの数である。採用される符号の種類は特定の種類に限定されない。例えば、ＢＣＨ符号またはＬＤＰＣ（low-density parity-check code）が採用可能である。
なお、以下において、ビットエラーレート（ＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ））とは、ＥＣＣ回路２５で検出されたユーザデータのエラービット数を全ビット数で割って求められた値である。また、エラービット数は、ＦＢＣ（Ｆａｉｌ Ｂｉｔ Ｃｏｕｎｔ）とも呼ばれる。
例えば、ＥＣＣ回路２５は、Ｌ１訂正（Ｌ１符号によるエラー訂正処理）、Ｌ２訂正（Ｌ２符号によるエラー訂正処理）、Ｌ３訂正（Ｌ３符号によるエラー訂正処理）、Ｌ４訂正（Ｌ４符号によるエラー訂正処理）の４段階のエラー訂正処理を行うことができる。また、Ｌ１符号、Ｌ２符号、Ｌ３符号、Ｌ４符号の順に、符号化処理の分散度合いが高くなる。Ｌ１符号及びＬ２符号の符号化対象のデータは、１つのメモリチップ内のデータであるのに対して、Ｌ３符号及びＬ４符号の符号化対象のデータは、複数のメモリチップに跨ったデータである。なお、Ｌ２訂正のフレーム長は、Ｌ１訂正のフレーム長よりも大きい。また、Ｌ４訂正で用いられる訂正フレーム数は、Ｌ３訂正で用いられる訂正フレーム数よりも多い。
例えば、ＥＣＣ回路２５は、Ｌ１訂正を行い、Ｌ１訂正エラーが発生したらＬ２訂正を行い、Ｌ２訂正エラーが発生したらＬ３訂正を行い、Ｌ３訂正エラーが発生したらＬ４訂正を行う。このように、ＥＣＣ回路２５は、エラー訂正処理に成功するまで、Ｌ１訂正→Ｌ２訂正→Ｌ３訂正→Ｌ４訂正の順に、エラー訂正処理を行うことができる。なお、Ｌ４訂正からＬ３訂正に戻ってもよい。また、Ｌ２訂正等をスキップしてもよい。
ＣＰＵ２４は、ファームウェア等に基づき、処理部として機能する。ファームウェアは、例えばＮＡＮＤメモリ１に予め不揮発に格納され、メモリシステム１００の起動時にＲＡＭ２２内のワークエリアにロードされる。ＣＰＵ２４は、ワークエリアにロードされたファームウェアを実行する。なお、ファームウェアは例えばＳＦＲＯＭ等の外部ＲＯＭ（不図示）に保存されていてもよい。ＳＦＲＯＭとは、シリアルフラッシュＲＯＭであり、メモリコントローラ２内でバスまたはＣＰＵ２４に接続される。
ＣＰＵ２４は、ＮＡＮＤメモリ１のブロックごとに、ビットエラーレートの経時的変化のトレンドを求め、そのトレンドに基づいて、リフレッシュ処理のタイミングを決定する。リフレッシュ処理は、ブロック単位で、リードしたデータにエラー訂正を実行してから他のブロックに書き込む処理である。なお、リフレッシュ処理で、同一ブロックに書き込んでもよい。
また、エラー訂正符号として可変長符号を用い、ＣＰＵ２４は、トレンドに基づいて、データに対して割り当てる可変長符号の符号化率を設定する。
また、ＣＰＵ２４は、管理情報の一部であり、トレンドを示す指標として、データを保存可能な予測期間（以下、単に予測期間とも称する。）が短いほど値が大きい所定の指標値を管理する。ＣＰＵ２４は、この指標値に基づいて時間経過と指標値の変化に関する回帰式を算出し、算出した回帰式に基づいてメモリシステム１００の将来のある時点での状態を推定したり、電源オフから復帰後の指標値を推定したりする。
また、メモリコントローラ２は、ＮＡＮＤメモリ１の温度、および、１以上のブロック単位の書込／消去回数に応じて、指標値に対する加算値を記憶する加算値テーブルを記憶している。ＣＰＵ２４は、ＮＡＮＤメモリ１における所定の記憶領域ごとに、指標値を管理し、所定の周期で、ＮＡＮＤメモリ１の温度、および、書込／消去回数を取得し、加算値テーブルに基づいて、指標値に、該当する加算値を加算する。
また、ＣＰＵ２４は、ビットエラーレートを算出する場合に、ＮＡＮＤメモリ１のメモリセルのしきい値電圧に対する分布における谷の位置を検索するＶｔｈトラッキングによって決定したリード電圧によるデータのリード結果と、データをエラー訂正した結果と、に基づいて、ビットエラーレートを算出する。
また、ＣＰＵ２４は、リフレッシュ処理を行った場合、リフレッシュ処理を行ったブロックに対応する指標値を０にリセットする。ＣＰＵ２４によるこれらの機能の詳細については、後述する。
図６は、Ｖｔｈトラッキングの説明図である。図６の上段のグラフは、メモリセルの分布の一例を示している。Ｖｔｈトラッキングによれば、対応するデータ値が異なる分布間の裾野が重なる場合、複数の分布が重なる範囲のリード電圧においては、重なっている複数の分布に属するメモリセルの数の合計が得られる。即ち、図６の上段のグラフの例では、隣接する分布間で裾野が重なっている範囲のリード電圧においては、一点鎖線によって示される形状が測定によって得られる。なお、Ｖｔｈトラッキングは、トラッキング処理又はトラッキングとも称される。
Ｖｔｈトラッキングにおいては、リード電圧の設定値を変化させながら２値モードでシフトリードが実行され、各シフトリードによって得られたデータに含まれる“１”または“０”の数がカウントされる。２値モードとは、しきい値電圧がリード電圧よりも小さいメモリセルは、第１のデータ値を記憶していると判定し、しきい値電圧がリード電圧よりも大きいメモリセルは、第１のデータ値と異なる第２のデータ値を記憶していると判定するモードである。ここでは一例として、“１”を第１のデータ値とし、“０”を第２のデータ値とし、“１”の数がカウントされることとする。カウントされた“１”の数をリード電圧に対してプロットすると、図６の下段に示される曲線が得られる。
続いて、“１”の数の変化率が演算される。“１”の数の変化率とは、リード電圧を所定単位量だけ変化させた場合の“１”の数の変化量である。リード電圧に対して変化率をプロットすると、しきい値電圧に対するメモリセルの分布（即ち図６の上段に示される曲線）の近似が得られる。
一例として、ＣＰＵ２４は、Ｖｔｈトラッキングにおいて、リード電圧の設定値をＶｓｔｅｐずつ増加させながらシフトリードを実行する。そして、ＣＰＵ２４は、変化率として、リード電圧をＶｓｔｅｐだけ増加させた際の“１”の数の変化量を演算する。そして、ＣＰＵ２４は、変化量が極小となるリード電圧を、最適電圧値として決定する。図６の例では、Ｖ１、Ｖ２、およびＶ３が最適電圧値に該当する。
なお、ＣＰＵ２４は、Ｖｔｈトラッキングにおいて、リード電圧の設定値をＶｓｔｅｐずつ増加させながら複数回のシフトリードを実行する。リード電圧の変更範囲は、メモリセルのしきい値電圧がとりうる全範囲をカバーしていてもよいし、特定の電圧値の付近の範囲だけをカバーしていてもよい。
また、ＣＰＵ２４は、“１”の数の代わりに“０”の数をカウントするようにしてもよい。その場合には、ＣＰＵ２４は、“０”の数の変化量の絶対値を演算することによって、しきい値電圧に対するメモリセルの分布の近似を得ることができる。
図７は、データの管理単位を説明するための図である。ここでは、メモリコントローラ２が４個のチャネル（ch0、ch1、ch2、ch3）を備えているものとする。また、各チャネルにより、複数のバンクが構成され、バンクインターリーブによる並列動作が可能に構成される。図７の例では、４つのバンク（Bank k、Bank k+1、Bank k+2、Bank k+3）による４並列動作を行うことが可能である。
各バンクは、複数のプレーン（plane 0、1）に分割されている。各プレーンは、それぞれ独立した周辺回路を備えており、プレーン倍速モードを使用することで、同時にイレース／ライト／リードを行うことが可能である。周辺回路とは、例えば、ロウデコーダ１１９、カラムデコーダ１１５、ページバッファ、データレジスタ１１６を含む。このような、４個のチャネル（ch0、ch1、ch2、ch3）と４つのバンク（Bank k、Bank k+1、Bank k+2、Bank k+3）とによって構成される管理単位をブロックグループとする。
このように、ブロックグループは、複数のチャネルによる並列動作、複数のバンクによる並列動作、複数のプレーンによる並列動作が可能である。図７の例のように、チャネル数を４、バンク数を４とし、プレーン数を２とした場合、最大３２個のブロックを並列動作させることが可能となる。
そして、このようなブロックグループにおいて、図示の横方向のある単位（例えば１プレーン中の４つのクラスタのうちの１つのクラスタを構成する８セクタのうちの２または４セクタ）にＬ１訂正の単位となる訂正フレームを持つ。また、図示の縦方向のある単位（図示のペア）にＬ３訂正の要素となる複数の訂正フレームを持つ。
なお、可変長符号における符号化率は、メモリコントローラ２で記憶するブロックグループ管理テーブルで管理することができる。ブロックグループ管理テーブルは、ブロックグループに属する、ＮＡＮＤメモリ１の物理ブロックを管理するためのテーブルである。この場合、例えば、１つのブロックグループ管理テーブルにつき１つの符号化率が対応する。そして、ＣＰＵ２４は、ブロックグループ内に１つでもＬ１訂正で読めないクラスタがあると、データ保護のために、そのブロックグループについてリフレッシュ処理を行う。なお、可変長符号における符号化率は、ブロックグループ管理テーブルでなく、論理物理変換テーブルで管理してもよい。
図８は、可変長符号を説明するための図である。上述のように、エラー訂正符号として可変長符号を用いる場合、符号化率を小さく（つまり、符号を長く）すれば、エラー訂正の性能は上がる。また、各メモリセルトランジスタに複数ビットの値を記憶可能に構成される場合がある。例えば、各メモリセルトランジスタがｎ（ｎ≧２）ビットの値を記憶可能な場合、ワードラインＷＬ当たりの記憶容量はｎ個の物理ページ分のサイズに等しくなる。すなわち、各メモリセルグループは、ｎ個の物理ページとして取り扱われる。例えば、各メモリセルトランジスタが２ビットの値の記憶を行うマルチレベルセル（ＭＬＣ）モードでは、各ワードラインＷＬに２個の物理ページ（Ｕｐｐｅｒページ、Ｌｏｗｅｒページ）分のデータが記憶される。また、各メモリセルトランジスタが３ビットの値の記憶を行うトリプルレベルセル（ＴＬＣ）モードでは、各ワードラインに３個の物理ページ（Ｕｐｐｅｒページ、Ｍｉｄｄｌｅページ、Ｌｏｗｅｒページ）分のデータが記憶される。また、各メモリセルトランジスタが４ビットの値の記憶を行うクアッドレベルセル（ＱＬＣ）モードでは、各ワードラインに４個の物理ページ分のデータが記憶される。
また、各メモリセルトランジスタに１ビットの値を記憶可能に構成される場合（シングルレベルセル（ＳＬＣ）モードで動作する場合）には、同一のワードラインに接続される（ｐ＋１）個のメモリセルトランジスタ（すなわち、メモリグループ）は１つの物理ページとして取り扱われ、この物理ページごとにデータのライト動作及びデータのリード動作が行われる。
図８は、ＴＬＣを前提とした例である。例えば、２プレーン（Plane0,1）、１６ＫＢ／ｐａｇｅ（物理ページ）の場合、通常の符号化率のＣ２４（Ｎ＝２４）であると、２つの物理ページに合計で２４クラスタ（CL0〜23）相当のデータを書き込むことができる。そして、Ｃ２３（Ｎ＝２３）、Ｃ２２（Ｎ＝２２）、・・・、と符号化率が小さくなるほど、２つの物理ページに書き込めるクラスタの数が減る。例えば、Ｃ１８（Ｎ＝１８）の場合、合計で１８クラスタ（CL0〜17）にしか書き込むことができないが、その分、訂正能力は図８に示した符号化率の中では一番高い。
なお、ＳＬＣを前提とすると、２プレーン（２ｐａｇｅ）を単位として複数の単位に跨ってクラスタを記録するＰａｇｅ跨ぎがないので、使用可能なのはＣ２４，Ｃ２１，Ｃ１８となる。
図９は、実施形態の加算値テーブルを示す図である。上述したように、加算値テーブルは、ＮＡＮＤメモリ１の温度、および、書込（Ｗ）／消去（Ｅ）回数に応じて、指標値（以下、「ＲＤＰ」（Ｒｅｔｅｎｔｉｏｎ Ｄｅｇｒｅｅ Ｐｒｏｇｒｅｓｓ）ともいう。）に対する加算値「ＲＤ」を記憶する。ＲＤＰは、予測期間が短いほど値が大きくなる所定の値である。加算値テーブルは、ＮＡＮＤ温度とＷ／Ｅ回数とのマトリクスで表され、それぞれの値に応じた加算値「ＲＤ」が予め決められている。この加算値テーブルは、管理情報の一部であり、ＮＡＮＤメモリ１に不揮発に記憶され、メモリシステム１００の動作時には、ＲＡＭ２２にロードされる。
例えば、メモリコントローラ２は、ＮＡＮＤメモリ１における任意のアドレス（ＮＡＮＤメモリ１の物理的なアドレス）毎にＲＤＰカウンタを備える。ＲＤＰの初期値は０とする。ＣＰＵ２４は、パトロール処理を制御し、このパトロール処理においてＲＤＰを利用する。ＣＰＵ２４は、ＮＡＮＤメモリ１における全てのアドレスで、単一の加算値デーブルを用いてもよいし、互いに加算値「ＲＤ」が異なる複数の加算値テーブルを用いてもよい。ここで、実施形態のメモリシステム１００において実行されるパトロール処理を説明する。図１１は、実施形態のメモリシステム１００におけるパトロール処理の一部を示すフローチャートである。このパトロール処理は、ＮＡＮＤメモリ１における所定の記憶領域ごとに、所定周期で（例えば数時間ごとに）行われる。
まず、Ｓ１１において、ＣＰＵ２４は、リード処理を実行する。リード処理の詳細は後述する。次に、Ｓ１２において、ＣＰＵ２４は、温度センサ（不図示）からＮＡＮＤメモリ１の温度を取得する。例えば、メモリチップ１１がそれぞれ温度センサを備え、ＣＰＵ２４は、メモリチップ１１毎の温度を取得してもよい。なお、ＮＡＮＤメモリ１の温度が所定期間内で変化している場合は、最高の温度（ワーストケース）を使用する。
次に、Ｓ１３において、ＣＰＵ２４は、ブロックグループ管理テーブルから書込／消去回数を取得する。なお、ＣＰＵ２４は、他の管理情報から書込／消去回数を取得してもよい。
次に、Ｓ１４において、ＣＰＵ２４は、図９に示した加算値テーブルを参照し、ＮＡＮＤメモリ１の温度、および、書込／消去回数に応じて、指標値であるＲＤＰに、該当する加算値ＲＤを加算する。例えば、ＮＡＮＤメモリ１の温度が（４０）〜４５℃で、Ｗ／Ｅ回数が７ｋ〜（８ｋ）の場合、加算値ＲＤとして２００が選択される。
次に、Ｓ１５において、ＣＰＵ２４は、ＲＤＰが所定値（例えば２００００）以上になったか否かを判定し、Ｙｅｓの場合はリフレッシュ処理を行う（Ｓ１６）。所定値以上になっていない場合（Ｓ１５のＮｏ）、処理はＳ１１に戻る。この所定値は、リフレッシュしきい値（Ｒｅｆｒｅｓｈ ｔｈｒｅｓｈｏｌｄ）である。
図１０は、実施形態における可変長符号の訂正能力等を示す表（符号化率判定テーブル）である。この表（テーブル）は、管理情報の一部である。メモリコントローラ２は、物理ブロック毎に、又はブロックグループ毎に、この表（テーブル）を管理する。この表では、符号化率種別又はＢＢ（Ｂａｄ Ｂｌｏｃｋ）ごとに、エラービットしきい値と訂正可能ビット数／フレームを示している。ここでは、エラービットしきい値を、訂正可能ビット数／フレームの９割としている。つまり、１フレームあたりのエラービット数が、現在の符号化率種別に対応するエラービットしきい値を超えると、メモリコントローラ２は、符号化率種別を１つ右のもの（例えばＣ２４→Ｃ２３）に変更する。また、１フレームあたりのエラービット数が、符号化率種別Ｃ１８に対応するエラービットしきい値を超えると、メモリコントローラ２は、該当の物理ブロック又はブロックグループについて、Ｂａｄ Ｂｌｏｃｋ登録（つまり不使用登録）をする。
図１２は、実施形態のメモリシステム１００におけるリード処理を示すフローチャートである。まず、Ｓ１において、ＣＰＵ２４は、リード要求があったか否かを判定し、Ｙｅｓの場合はＳ２に進み、Ｎｏの場合はＳ１に戻る。リード要求は、ホスト装置２００からの要求、メモリシステム１００の内部で発生するバックグランド処理における要求、の何れも含む。
Ｓ２において、ＣＰＵ２４は、リード要求の対象データに対するＨＢリード（Ｈａｒｄ Ｂｉｔ Ｒｅａｄ（Ｌ１訂正を用いたリード）を実行し、成功の場合は処理を終了し、失敗の場合はＳ３に進む。
Ｓ３において、ＣＰＵ２４は、対象データに対するリトライリード（Ｌ２訂正を用いたリード）を実行し、成功の場合は処理を終了し、失敗の場合はＳ４に進む。
Ｓ４において、ＣＰＵ２４は、対象データに対するＶｔｈトラッキングリード（Ｌ３訂正を用いたリード）を実行し、成功の場合は処理を終了し、失敗の場合はＳ５に進む。
Ｓ５において、ＣＰＵ２４は、対象データに対するＲＳ（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）リード（Ｌ４訂正を用いたリード）を実行し、成功の場合は処理を終了し、失敗の場合はＳ６に進む。
Ｓ６において、ＣＰＵ２４は、対象データがアンコレクタブルエラーを有すると判定し、リード要求がホスト装置２００から受けたものであれば、その旨をホスト装置２００に通知する。
図１３は、実施形態のメモリシステム１００におけるＦＢＣチェック処理を示すフローチャートである。ＦＢＣチェック処理は、図１１のＳ４〜Ｓ５の処理と並行して実行され得る。まず、Ｓ２１において、ＣＰＵ２４は、図１１のＳ４相当のＶｔｈトラッキングリード（Ｌ３訂正を用いたリード）を実行し、成功の場合はＳ２２に進み、失敗の場合はＳ２３に進む。Ｓ２２において、ＣＰＵ２４は、ＦＢＣをカウントする。例えば、ＣＰＵ２４は、読み出したデータのビット数とエラー判定されたビット数とにより、ＦＢＣをカウント（算出）することができる。
Ｓ２３において、ＣＰＵ２４は、図１１のＳ５相当のＲＳリード（Ｌ４訂正を用いたリード）を実行し、成功の場合はＳ２４に進み、失敗の場合はＳ２６に進む。
Ｓ２４において、ＣＰＵ２４は、ＦＢＣをカウントする。この場合、ＣＰＵ２４は、例えば、Ｖｔｈトラッキングリード（Ｓ２１）で取得したリードデータと、ＲＳリード（Ｓ２３）において訂正したデータと、を比較することで、ＦＢＣをカウントする。
Ｓ２６において、図１１のＳ６と同様に、ＣＰＵ２４は、対象データがアンコレクタブルエラーを有すると判定し、リード要求がホスト装置２００から受けたものであれば、その旨をホスト装置２００に通知する。
また、Ｓ２２とＳ２４の後、Ｓ２５において、ＣＰＵ２４は、回帰式の係数を算出する(詳細は後述)。
なお、このＦＢＣチェック処理の対象は、アンコレクタブルエラーとなったデータを含む物理ブロックでもよいし、その物理ブロックを含むブロックグループでもよい。
図１４は、実施形態の第１の処理例を示すグラフである。横軸はＲＤＰで、縦軸はＦＢＣである。縦軸において、ＢＢ threshold、Ｃ２２ threshold、Ｃ２３ threshold、Ｃ２４ thresholdは、それぞれ、図１０のエラービットしきい値に対応する。また、横軸において、リフレッシュ処理タイミングＲＴ１と、その後の環境温度４０℃で３ヶ月後のタイミングに対応するＲＤＰＭＡＸとが図示されている。また、現在の符号化率種別はＣ２４（例えば、エラービットしきい値が５４）であるものとする（図１０参照）。
この場合、ＣＰＵ２４は、任意のタイミングで、ＦＢＣチェック処理（図１３）を実行したとき、ＲＤＰとＦＢＣの値に対応する点が点Ｐ１であったとすると、グラフの原点の点Ｐ０と点Ｐ１に基づいて、例えば直線の（一次の）回帰式を算出する。その後、ＣＰＵ２４は、その回帰式に基づいて、ＲＤＰＭＡＸに対するＦＢＣであるＦＢＣ＾Ｍａｘを求める。この結果、ＦＢＣ＾ＭａｘはＣ２４ thresholdよりも小さいため、ＣＰＵ２４は、何も処理を行わない。ただし、例えば、ＦＢＣ＾ＭａｘがＣ２４ thresholdを超えない範囲で、リフレッシュ処理タイミングＲＴ１を遅くずらしてもよい（つまり、リフレッシュしきい値を増やしてもよい）。
なお、ここでは、説明を簡潔にするために、直線の回帰式を用いたが、対数関数や多項式等の曲線の回帰式を用いてもよい。また、例えば、ＦＢＣのチェックを行うごとに、回帰式を更新してもよい。
図１５は、実施形態の第２の処理例を示すグラフである。ＣＰＵ２４は、任意のタイミングで、ＦＢＣチェック処理（図１３）を実行したとき、ＲＤＰとＦＢＣの値に対応する点が点Ｐ２であったとすると、グラフの原点の点Ｐ０と点Ｐ２に基づいて、例えば直線の（一次の）回帰式を算出する。その後、ＣＰＵ２４は、その回帰式に基づいて、ＦＢＣ＾Ｍａｘを求める。そうすると、ＦＢＣ＾ＭａｘはＣ２４ thresholdよりも大きく、Ｃ２３ thresholdよりも小さいため、ＣＰＵ２４は、ＲＤＰＭａｘからＲＤＰ＾Ｍａｘ（回帰式の直線とＣ２４ thresholdの交点）までの幅Ｄ１の分、リフレッシュ処理タイミングのＲＴ１をＲＴ２まで前にずらす（リフレッシュしきい値を下げる）。そうすることで、環境温度４０℃で３ヶ月間での機能保証の信頼性が向上する。
また、ＣＰＵ２４は、符号化率種別をＣ２４からＣ２３に変更する旨を記録する（詳細は後述）。つまり、対象の物理位置に対して、次に使う符号化率はＣ２４ではなくＣ２３となる。
図１６は、実施形態の第３の処理例を示すグラフである。この第３の処理例では、電源オフで進んだＲＤＰを推定する。ＣＰＵ２４は、電源オフになる前のタイミングで、ＦＢＣチェック処理（図１３）を実行し、ＲＤＰとＦＢＣの値に対応する点が点Ｐ３であったとすると、グラフの原点の点Ｐ０と点Ｐ３に基づいて、例えば直線の（一次の）回帰式を算出する。なお、電源オフになる前のタイミングで２回以上ＦＢＣチェックしていた場合、ＣＰＵ２４は、グラフの原点を含めた３点以上に基づいて、直線または曲線の回帰式を算出することができる。
また、ＣＰＵ２４は、電源オフが終わったタイミングで（すなわち電源が復帰した後に）、ＦＢＣチェック処理（図１３）を実行し、ＦＢＣの値を回帰式に代入することで、点Ｐ４を算出する。その他の処理については、図１４、図１５の場合と同様であるので、説明を省略する。これにより、電源が供給されない状態の期間があっても、環境温度４０℃で３ヶ月間での機能保証の信頼性が向上する。
なお、ＮＡＮＤメモリ１のある物理位置（例えば物理ブロック又はブロックグループ）でＲＤＰ＾−ＲＤＰ（電源オフ前に算出した最後のＲＤＰ）＝Ｄ１＾を求め、ＮＡＮＤメモリ１の他の物理位置のＲＤＰに加算することで、電源オフの間に進んだＲＤＰ＾を推定してもよい。また、複数箇所で求めたＲＤＰ＾の平均から求めたＤ１＾を他の箇所のＲＤＰに加算することで、電源オフで進んだＲＤＰ＾を推定してもよい。
図１７は、実施形態の第４の処理例を示すグラフである。ＣＰＵ２４は、任意のタイミングで、ＦＢＣチェック処理（図１３）を実行したとき、ＲＤＰとＦＢＣの値に対応する点が点Ｐ５であったとすると、グラフの原点の点Ｐ０と点Ｐ５に基づいて、例えば直線の（一次の）回帰式を算出する。この結果、リフレッシュ処理タイミングＲＴ１よりも早い点Ｐ６の時点で、ＦＢＣがＣ２４ thresholdよりも大きくなっている。その場合であっても、ＣＰＵ２４は、ＦＢＣがＣ２４ thresholdを超えた時点で、Ｌ３訂正やＬ４訂正によって、訂正に成功したときはＦＢＣを調べることができる。
そして、ＣＰＵ２４は、リフレッシュ処理を優先的に行い、また、そのアドレスの符号化率を変更する処理を行う。この場合、Ｃ２２ thresholdがＦＢＣ＾Ｍａｘよりも大きいので、ＣＰＵ２４は、符号化率種別としてＣ２２を選択する。そうすることで、Ｌ１訂正ができなくなる可能性を低減できる。
図１８は、実施形態のメモリシステム１００で用いる主なパラメータを示す表である。これらのパラメータは、例えば、ブロック管理テーブル（不図示）に記憶される。この表では、左から順に、属性、パラメータ、内容を示している。
パラメータのＢｌｋ０とＢｌｋ１は、属性がＢｌｏｃｋ ａｄｄｒ（ブロックアドレス）であり、内容としてブロック管理テーブルが指す物理ブロック番号を示す。この表において、以下に説明するパラメータはＢｌｋ０とＢｌｋ１とで共用されている。なお、ブロックアドレスは２個に限定されない。また、ブロックアドレスだけでなくページまで管理してもよい。
パラメータのＲｅｆ ＴｈｒｅｓｈとＲＤＰ＿ｃｕｒは、属性がＲｅｆｒｅｓｈ ｉｎｆｏ（リフレッシュ処理情報）であり、内容としてリフレッシュ処理のしきい値とＲＤＰの現在値を示す。
パラメータのａとｂは、属性がＲｅｇｒｅｓｓｉｏｎ ｅｑｕａｔｉｏｎ（回帰式：例えばｙ＝ａｘ＋ｂ）であり、内容として回帰式の係数を示す。なお、管理する係数は２個に限定されない。
パラメータのＣＲ＿ｃｕｒとＣＲ＿ｎｅｘｔは、属性がＣｏｄｅ Ｒａｔｅ（コードレート：符号化率）であり、内容として符号化率の現在値と次回値を示す。符号化率を変更する場合、次の符号化率をＣＲ＿ｎｅｘｔに書き込めばよい。
パラメータのＦＢＣ＿１とＲＤＰ＿１は、属性がＳａｍｐｌｅ Ｄａｔａ（サンプルデータ）であり、内容としてＦＢＣ、ＲＤＰ（ＦＢＣを取得したときのＲＤＰ）の値の例を示す。
パラメータのＦＢＣ＿２とＲＤＰ＿２は、属性がＳａｍｐｌｅ Ｄａｔａ（サンプルデータ）であり、内容としてＦＢＣ、ＲＤＰ（ＦＢＣを取得したときのＲＤＰ）の値の例を示す。
なお、論理ブロックを再構築する場合は、ＲＤＰの増えやすさを示すａ（回帰線が直線の場合の傾き）の値が近いブロック同士で論理ブロックを構築したり、逆に、ａの値が近くないようにばらけさせたりすることができる。
このように、本実施形態のメモリシステム１００によれば、ＮＡＮＤメモリ１のブロックごとに、ビットエラーレートの経時的変化のトレンドを求め、トレンドに基づくことで、設定されているエラー訂正の性能に対してリフレッシュ処理の適切なタイミングを決定することができる。
また、トレンドに基づいて、データに対して割り当てる可変長符号の符号化率を設定することで、例えば、Ｌ１訂正が失敗する可能性を低減することができる。また、訂正性能が必要以上に高い符号化率を使用する事態を事前に回避できる。
また、ブロックごとのメモリセルの電位変動しやすさに応じて符号化率種別（Ｃ２４〜Ｃ１８）とリフレッシュ処理タイミングを設定することで、Ｌ１訂正が失敗する可能性を低減し、例えば、電源が供給されない状態で環境温度が４０℃で３ヶ月間放置された場合の機能保証の信頼性が向上する。
また、比較例では、例えば、Ｌ１訂正が失敗した場合に、符号化率をＣ２４からＣ２３に変更する等、Ｌ１訂正能力を１段階上げる処理を行っていた。しかし、１段階上げただけではＬ１訂正能力が足りない場合があった。本実施形態の手法によれば、図１７の例からわかるように、Ｃ２４でＬ１訂正が失敗した場合に、Ｃ２３ではなくＣ２２への変更が必要であることがわかり、Ｃ２２に変更できるので、上述のような比較例の欠点を解消している。また、本実施形態の手法によれば、Ｌ１訂正が失敗した場合に、Ｌ１訂正能力を最大にしても訂正できない場合は、Ｌ１訂正では訂正できずその上位の訂正が必要であることが容易にわかるので、効率的に対応できる。
また、Ｌ３訂正の実行頻度が減ることで、Ｌａｔｅｎｃｙ（遅延時間）が改善するとともに、アンコレクタブルエラーの発生率が下がる。
また、時間経過と指標値（ＲＤＰ）の変化に関する回帰式を算出することで、電源オフから復帰後の指標値を推定することができる。
また、加算値テーブルに基づいて、ＮＡＮＤメモリ１の温度、および、書込／消去回数に応じて、指標値（ＲＤＰ）を適切に増やすことができる。したがって、劣化しやすいアドレスほどリフレッシュ処理のタイミングを早くすることができる。
また、ビットエラーレートを算出する場合に、Ｖｔｈトラッキングによるリード結果と、データをＲＳ訂正した結果と、に基づいて、ビットエラーレートを算出することで、より正確な値を算出することができる。
また、リフレッシュ処理を行ったブロックに対応する指標値を０にリセットすることで、指標値を適切に管理することができる。
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、図１８のパラメータに関し、イレースした場合にＳａｍｐｌｅ Ｄａｔａ（サンプルデータ）や回帰式の係数をリセットしてもよい。ただし、イレースした後も劣化の傾向は大きく変わらないので、過去の回帰式を継続して使用してもよい。
また、例えば、Ｌ１訂正〜Ｌ３訂正とＬ４訂正とを組み合わせた反復訂正を行ってもよい。具体的には、反復訂正では、例えば、Ｌ４訂正に必要なシンボルが足りない場合に、上述のＬＤＰＣの符号などを用いた訂正により不足したシンボルを集めてから再度Ｌ４訂正を行えばよい。なお、シンボルとは、Ｌ１訂正が成功した、Ｌ４訂正で用いられる訂正フレームを表す。
また、上述の実施形態では、フローティングゲート方式のメモリセルについて説明したが、これに限定されず、例えば、チャージトラップ方式等の他の方式のメモリセルを用いてもよい。
また、図９に示した加算値テーブルは減算値テーブルとして用いてもよい。この場合、図９の加算値テーブルと同等の減算値「ＲＤ」が減算値テーブルに記憶される。また、指標値「ＲＤＰ」は例えば現在の符号化率種別に対するしきい値以下の初期値を有し、回帰式はマイナスの傾きを有し時間経過に応じて減少する関数とすればよい。そして、指標値「ＲＤＰ」が０以下となったタイミングをリフレッシュ処理タイミングとすればよい。
１ ＮＡＮＤメモリ、２ メモリコントローラ、１１ メモリチップ、２１ ホストＩ／Ｆコントローラ、２２ ＲＡＭ、２３ ＮＡＮＤコントローラ、２４ ＣＰＵ、２５ ＥＣＣ回路、１００ メモリシステム、１１０ Ｉ／Ｏ信号処理回路、１１１ 制御信号処理回路、１１２ チップ制御回路、１１３ コマンドレジスタ、１１４ アドレスレジスタ、１１５ カラムデコーダ、１１６ データレジスタ、１１７ センスアンプ、１１８ メモリセルアレイ、１１９ ロウデコーダ、１２０ ＲＹ／ＢＹ生成回路、２００ ホスト装置。

Claims (7)

  1. 複数のブロックを有する不揮発性の半導体メモリと、
    前記ブロックごとに、ビットエラーレートの経時的変化のトレンドを求め、前記トレンドに基づいて、リフレッシュ処理のタイミングを決定するメモリコントローラと、
    を備えるメモリシステム。
  2. 前記メモリコントローラは、
    前記トレンドに基づいて、データに対して割り当てる可変長符号の符号化率を設定する、
    請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、
    前記トレンドを示す指標として、データを保存可能な予測期間が短いほど値が大きい所定の指標値を管理し、前記指標値に基づいて時間経過と前記指標値の変化に関する回帰式を算出し、前記回帰式に基づいて電源オフ中の前記指標値を推定する、
    請求項１または請求項２に記載のメモリシステム。
  4. 前記メモリコントローラは、
    前記半導体メモリの温度、および、書込／消去回数に応じて、前記指標値に対する加算値を記憶する加算値テーブルを記憶しており、
    前記ブロックにおける所定の記憶領域ごとに、前記指標値を管理し、所定の周期で、前記半導体メモリの温度、および、書込／消去回数を取得し、前記加算値テーブルに基づいて、前記指標値に、該当する前記加算値を加算する、
    請求項３に記載のメモリシステム。
  5. 前記メモリコントローラは、
    前記ビットエラーレートを算出する場合に、前記半導体メモリのメモリセルの電位分布における谷の位置を検索するトラッキング処理によって決定したリード電圧によるデータのリード結果と、データをエラー訂正した結果と、に基づいて、前記ビットエラーレートを算出する、
    請求項１から請求項４のいずれか一項に記載のメモリシステム。
  6. 前記メモリコントローラは、
    前記リフレッシュ処理を行った場合、前記リフレッシュ処理を行った前記ブロックに対応する前記指標値を０にリセットする、
    請求項３または請求項４に記載のメモリシステム。
  7. 複数のブロックを有する不揮発性の半導体メモリを備えるメモリシステムの制御方法であって、
    前記ブロックごとに、ビットエラーレートの経時的変化のトレンドを求め、
    前記トレンドに基づいて、リフレッシュ処理のタイミングを決定する、
    方法。
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