JP2021028962A

JP2021028962A - Silicon carbide semiconductor device

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Publication number: JP2021028962A
Application number: JP2019148150A
Authority: JP
Inventors: 真吾林; Shingo Hayashi; 啓樹奥村; Keiki Okumura
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2019-08-09
Filing date: 2019-08-09
Publication date: 2021-02-25
Anticipated expiration: 2039-08-09
Also published as: JP7408947B2

Abstract

To provide a silicon carbide semiconductor device capable of relaxing an electric field applied to between a gate electrode and a p++ type contact region in a field oxide end part, and increasing a proof pressure.SOLUTION: A silicon carbide semiconductor device comprises: a semiconductor substrate 1 of a first conductivity type; a first semiconductor layer 2 of the first conductivity type; a second semiconductor layer 5 of a second conductivity type; a first semiconductor region 7 of the first conductivity type; a second semiconductor region 6 of the second conductivity type; a trench 25; a gate electrode 13; an interlayer insulator 14; a third semiconductor region 4a of the second conductivity type; a fourth semiconductor region 4b of the second conductivity type; a first electrode 16; and a second electrode 17 in an active region 50 in which a principal current flows. In the second semiconductor region 6 of an end part of the active region 50, a fifth semiconductor region 23 of the second conductivity type having a low impurity concentration similar to that of the second semiconductor layer 5.SELECTED DRAWING: Figure 1

Description

この発明は、炭化珪素半導体装置に関する。 The present invention relates to silicon carbide semiconductor devices.

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。 Conventionally, silicon (Si) has been used as a constituent material of a power semiconductor device that controls a high voltage or a large current. There are multiple types of power semiconductor devices, such as bipolar transistors, IGBTs (Insulated Gate Bipolar Transistors: Insulated Gate Bipolar Transistors), and MOSFETs (Metal Oxide Semiconductor Field Effect Transistors: Insulated Gate Field Effect Transistors), which can be used according to the application. Has been done.

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。 For example, bipolar transistors and IGBTs have a higher current density than MOSFETs and can increase the current, but they cannot be switched at high speed. Specifically, the bipolar transistor is limited to use at a switching frequency of about several kHz, and the IGBT is limited to use at a switching frequency of about several tens of kHz. On the other hand, the power MOSFET has a lower current density than the bipolar transistor and the IGBT, and it is difficult to increase the current, but high-speed switching operation up to about several MHz is possible.

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。 However, there is a strong demand in the market for power semiconductor devices that have both large current and high speed, and efforts have been made to improve IGBTs and power MOSFETs, and development is now progressing to near the material limit. .. Silicon carbide (SiC) is being studied as a semiconductor material that can replace silicon from the viewpoint of power semiconductor devices, and can manufacture (manufacture) next-generation power semiconductor devices with excellent low on-voltage, high-speed characteristics, and high-temperature characteristics. Is attracting attention.

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。 Silicon carbide is a chemically stable semiconductor material, has a wide bandgap of 3 eV, and can be used extremely stably as a semiconductor even at high temperatures. Further, since silicon carbide has a maximum electric field strength that is one order of magnitude higher than that of silicon, it is expected as a semiconductor material capable of sufficiently reducing the on-resistance. Such features of silicon carbide also apply to, for example, gallium nitride (GaN), which is a wide bandgap semiconductor having a wider bandgap than other silicons. Therefore, by using a wide bandgap semiconductor, it is possible to increase the withstand voltage of the semiconductor device.

このような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域での電界集中によりエッジ終端領域に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。すなわち、エッジ終端領域での破壊耐量で高耐圧半導体装置の耐圧が律速されてしまう。 In such a high-voltage semiconductor device, a high voltage is applied not only to the active region in which the current flows when the element structure is formed and in the ON state, but also to the edge termination region that surrounds the active region and maintains the withstand voltage. The electric field is concentrated in the edge termination region. The withstand voltage of a high withstand voltage semiconductor device is determined by the impurity concentration, thickness and electric field strength of the semiconductor, and thus the breakdown tolerance determined by the unique features of the semiconductor is equal from the active region to the edge termination region. Therefore, due to the concentration of the electric field in the edge termination region, an electric load exceeding the fracture capacity is applied to the edge termination region, which may lead to fracture. That is, the withstand voltage of the high withstand voltage semiconductor device is rate-determined by the breaking resistance in the edge termination region.

エッジ終端領域の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：ＪｕｎｃｔｉｏｎＴｅｒｍｉｎａｔｉｏｎＥｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：ＦｉｅｌｄＬｉｍｉｔｉｎｇＲｉｎｇ）構造などの耐圧構造をエッジ終端領域に配置した装置が公知である。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：ＦｉｅｌｄＰｌａｔｅ）として配置し、エッジ終端領域に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が公知である。 As a device that improves the withstand voltage of the entire high withstand voltage semiconductor device by relaxing or dispersing the electric field in the edge termination region, it has a junction termination (JTE) structure and a field limiting ring (FLR) structure. A device in which a pressure-resistant structure such as the above is arranged in the edge termination region is known. Further, there is known a semiconductor device in which a floating metal electrode in contact with the FLR is arranged as a field plate (FP: Field Plate) and the electric charge generated in the edge termination region is discharged to improve the reliability.

従来の高耐圧炭化珪素半導体装置の耐圧構造について、ＪＴＥ構造を備えたＭＯＳＦＥＴを例に説明する。図４は、従来の炭化珪素半導体装置の構造を示す断面図である。 The withstand voltage structure of the conventional high withstand voltage silicon carbide semiconductor device will be described by taking a MOSFET having a JTE structure as an example. FIG. 4 is a cross-sectional view showing the structure of a conventional silicon carbide semiconductor device.

図４に示す従来の炭化珪素半導体装置１７０は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体チップ）とする）に、活性領域１５０と、活性領域１５０の周囲を囲むエッジ終端領域１６０と、を備える。炭化珪素基体は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１のおもて面上に、炭化珪素からなるｎ型エピタキシャル層１０８と、炭化珪素からなるｎ⁺⁺型エピタキシャル層１０９と、炭化珪素からなるｎ^-型ドリフト領域１０２と、炭化珪素からなるｐ型ベース領域１０５と、を順に積層してなる。 In the conventional silicon carbide semiconductor device 170 shown in FIG. 4, a semiconductor substrate made of silicon carbide (hereinafter referred to as a silicon carbide substrate (semiconductor chip)) has an active region 150 and an edge termination region 160 surrounding the active region 150. And. The silicon carbide substrate is composed of an n-type epitaxial layer 108 made of silicon carbide and a silicon carbide on the front surface of an ^{n +} type support substrate made of silicon carbide (hereinafter referred to as an n ^{+ type silicon carbide substrate) 101.} The n ⁺⁺ type epitaxial layer 109, the n ^- type drift region 102 made of silicon carbide, and the p-type base region 105 made of silicon carbide are laminated in this order.

また、ｎ^-型ドリフト領域１０２内に、ｎ型部分領域１０３およびｐ⁺型部分領域１０４が設けられている。ｐ⁺型部分領域１０４は、下部ｐ⁺型部分領域１０４ｂおよび上部ｐ⁺型部分領域１０４ａからなる。ｐ型ベース領域１０５内に、ｎ⁺型ソース領域（不図示）およびｐ⁺⁺型コンタクト領域１０６が設けられている。 Further, an n-type partial region 103 and a p ⁺ -type partial region 104 are provided in the n ^{-type drift region 102.} The p ⁺ type partial region 104 includes a lower p ⁺ type partial region 104b and an upper p ⁺ type partial region 104a. ^{An n +} type source region (not shown) and a p ⁺⁺ type contact region 106 are provided in the p-type base region 105.

活性領域１５０には、炭化珪素基体のおもて面（ｐ型ベース領域１０５側の面）側に、図４では記載を省略するトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。ｎ⁺型ソース領域およびｐ⁺⁺型コンタクト領域１０６上にバリアメタル１１５を介して、ソース電極１１６が設けられ、ｎ⁺型炭化珪素基板１０１の裏面にドレイン電極１１７が設けられている。 In the active region 150, a MOS gate (insulated gate made of metal-oxide film-semiconductor) having a trench structure, which is not described in FIG. 4, is located on the front surface (plane on the p-type base region 105 side) side of the silicon carbide substrate. ) The structure is provided. A ^{source electrode 116 is provided on the n +} type source region and the p ⁺⁺ type contact region 106 via a barrier metal 115, and a drain electrode 117 is provided on the back surface of ^{the n + type silicon carbide substrate 101.}

活性領域１５０の端部では、ｐ⁺⁺型コンタクト領域１０６上にＨＴＯ（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）膜１１２を介して、ポリシリコン層１２２が設けられる。 At the end of the active region 150 ^{, a polysilicon layer 122 is provided on the p ++} type contact region 106 via an HTO (High Temperature Oxide) membrane 112.

エッジ終端領域１６０では、ポリシリコン層１２２とゲートパッド電極（不図示）を接続するゲートランナー１１８が設けられる。ゲートランナー１１８が設けられている領域より外側（チップ端部側）のエッジ終端領域１６０は、ｐ型ベース領域１０５が除去され、炭化珪素基体のおもて面にエッジ終端領域１６０を活性領域１５０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面にｎ^-型ドリフト領域１０２が露出されている。また、エッジ終端領域１６０には、複数のｐ⁺型領域（ここでは２つ、ｐ⁺型ＪＴＥ領域１１９、ｐ型ＪＴＥ領域１２０）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側にチャネルストッパとして機能するｎ型チャネルストッパ領域１２１が設けられている。 In the edge termination region 160, a gate runner 118 connecting the polysilicon layer 122 and the gate pad electrode (not shown) is provided. The p-type base region 105 is removed from the edge termination region 160 outside the region where the gate runner 118 is provided (chip end side), and the edge termination region 160 is formed on the front surface of the silicon carbide substrate as the active region 150. A lower step (recessed to the drain side) is formed, and the n ^- type drift region 102 is exposed on the bottom surface of the step. Further, the edge end region 160 ^{is provided with a JTE structure in which a plurality of p +} type regions (here, two, p ⁺ type JTE region 119, p type JTE region 120) are arranged adjacent to each other. Further, an n-type channel stopper region 121 that functions as a channel stopper is provided outside the JTE structure.

また、主電流が流れる活性領域のコーナー部に、不純物濃度の高い半導体領域を設けることで、エッジ終端領域で発生した電荷（ホール）による、高抵抗であるｐ型炭化珪素層と素子周辺のゲート電極との間の酸化膜にかかる電界を緩和し、絶縁破壊を起こすことを防止する炭化珪素半導体装置が公知である（例えば、下記特許文献１参照）。 In addition, by providing a semiconductor region with a high impurity concentration at the corner of the active region where the main current flows, the p-type silicon carbide layer with high resistance due to the electric charge (hole) generated in the edge termination region and the gate around the device A silicon carbide semiconductor device that relaxes the electric field applied to the oxide film between the electrodes and prevents dielectric breakdown is known (see, for example, Patent Document 1 below).

特開２０１８−２０６８７３号公報Japanese Unexamined Patent Publication No. 2018-204873

しかしながら、従来の炭化珪素半導体装置では、ポリシリコン層１２２の下にはフィールド酸化膜１１０が部分的に存在している。このため、ポリシリコン層１２２には段差部１２４が存在している。段差部１２４は、電界が局所的に集中しやすく、ＨＴＯ膜１１２中で図４の斜線部で示す領域において、ポリシリコン層１２２とｐ⁺⁺型コンタクト領域１０６との間にＭＯＳのスイッチングの際に電界の集中が発生して素子破壊の原因となる。 However, in the conventional silicon carbide semiconductor device, the field oxide film 110 is partially present under the polysilicon layer 122. Therefore, the polysilicon layer 122 has a stepped portion 124. In the step portion 124, the electric field is likely to be locally concentrated, and in the region shown by the shaded portion in FIG. 4 in the HTO film 112, when the MOS is switched between the ^{polysilicon layer 122 and the p ++ type contact region 106.} Concentration of the electric field occurs in the element, which causes element destruction.

これは、エッジ終端領域１６０で発生した電荷（ホール）がｐ型ベース領域１０５およびｐ⁺⁺型コンタクト領域１０６を流れ（図４の矢印Ａで示す経路）、活性領域１５０のソース電極１１２に引き抜かれ、この際に、高抵抗であるｐ⁺⁺型コンタクト領域１０６と素子周辺のポリシリコン層１２２との間のＨＴＯ膜１１２に電界がかかり、絶縁破壊を起こしていると考えられる。 This is because the charges (holes) generated in the edge termination region 160 ^{flow through the p-type base region 105 and the p ++} type contact region 106 (path indicated by arrow A in FIG. 4) and are drawn to the source electrode 112 of the active region 150. At this time, it is considered that an electric field is applied to the HTO film 112 between the ^{p ++ type contact region 106 having high resistance and the polysilicon layer 122 around the element, causing dielectric breakdown.}

このように、炭化珪素半導体基板を用いるため、炭化珪素半導体装置は絶縁破壊電圧が上がり高電圧での動作が可能になる。一方で、素子内に高電界が印加されやすくなるため、トレンチの底部やエッジ終端領域１６０において、電界を緩和するための構造を取り入れる必要性がでてきた。 As described above, since the silicon carbide semiconductor substrate is used, the silicon carbide semiconductor device has an increased dielectric breakdown voltage and can operate at a high voltage. On the other hand, since a high electric field is likely to be applied into the device, it has become necessary to incorporate a structure for relaxing the electric field at the bottom of the trench or the edge termination region 160.

従来の特許文献１の炭化珪素半導体装置では、フィールド酸化膜１１０端部のポリシリコン層１２２とｐ⁺⁺型コンタクト領域１０６との間にかかる電界を緩和するため、p型領域中に電荷（ホール）を引き抜くｐ⁺型領域を形成している。このｐ⁺領域を形成する際に、段差部１２４の下はより不純物濃度が低く高抵抗なｐ型半導体領域が残されている。これにより、エッジ終端領域１６０で発生した電荷が半導体領域を迂回することになり、段差部１２４での電界集中が緩和される。 In the conventional silicon carbide semiconductor device of Patent Document 1, an electric charge (hole) is charged in the p-type region in order to relax the electric field applied between the polysilicon layer 122 at the end of the field oxide film 110 and the p ^{++ type contact region 106.} ) Is pulled out to form a ^{p + type region.} When forming this p ⁺ region, a p-type semiconductor region having a lower impurity concentration and higher resistance is left under the step portion 124. As a result, the electric charge generated in the edge termination region 160 bypasses the semiconductor region, and the electric field concentration in the step portion 124 is relaxed.

しかしながら、従来の特許文献１の炭化珪素半導体装置では、ｐ⁺⁺型コンタクト領域１０６の直下のｐ型ベース領域１０５に電荷が流れるため、段差部１２４に集中する電界の緩和が不十分であるという課題がある。 However, in the conventional silicon carbide semiconductor device of Patent Document 1 ^{, since the electric charge flows in the p-type base region 105 directly below the p ++} type contact region 106, it is said that the relaxation of the electric field concentrated on the step portion 124 is insufficient. There are challenges.

この発明は、上述した従来技術による問題点を解消するため、フィールド酸化膜端部において、ゲート電極とｐ⁺⁺型コンタクト領域との間にかかる電界を緩和し、耐圧を高めることができる炭化珪素半導体装置を提供することを目的とする。 In order to solve the above-mentioned problems caused by the prior art, the present invention can relax the electric field applied between the ^{gate electrode and the p ++ type contact region at the edge of the field oxide film, and increase the withstand voltage.} An object of the present invention is to provide a semiconductor device.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層が設けられる。前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２炭化珪素半導体層が設けられる。前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に、前記第１半導体領域と接する第２導電型の第２半導体領域が設けられる。前記第１半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第１炭化珪素半導体層の表面層に第２導電型の第３半導体領域が設けられる。前記トレンチの底部および前記第３半導体領域の底部に第２導電型の第４半導体領域が設けられる。前記第１半導体領域および前記第２半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。これらを主電流が流れる活性領域内に備える。前記活性領域の端部の前記第２半導体領域内に、前記第２炭化珪素半導体層と同程度または低不純物濃度の第２導電型の第５半導体領域を備える。 In order to solve the above-mentioned problems and achieve the object of the present invention, the silicon carbide semiconductor device according to the present invention has the following features. In the silicon carbide semiconductor device, a first conductive type first silicon carbide semiconductor layer having a lower impurity concentration than the silicon carbide semiconductor substrate is provided on the front surface of the first conductive type silicon carbide semiconductor substrate. A second conductive type second silicon carbide semiconductor layer is provided on the surface of the first silicon carbide semiconductor layer opposite to the silicon carbide semiconductor substrate side. The first conductive type first semiconductor region is selectively provided on the surface layer of the second silicon carbide semiconductor layer on the side opposite to the silicon carbide semiconductor substrate side. A second conductive type second semiconductor region in contact with the first semiconductor region is selectively provided on the surface layer of the second silicon carbide semiconductor layer on the side opposite to the silicon carbide semiconductor substrate side. A trench is provided that penetrates the first semiconductor region and the second silicon carbide semiconductor layer and reaches the first silicon carbide semiconductor layer. A gate electrode is provided inside the trench via a gate insulating film. An interlayer insulating film is provided on the gate electrode. A second conductive type third semiconductor region is provided on the surface layer of the first silicon carbide semiconductor layer. A second conductive type fourth semiconductor region is provided at the bottom of the trench and the bottom of the third semiconductor region. A first electrode is provided on the surfaces of the first semiconductor region and the second semiconductor region. A second electrode is provided on the back surface of the silicon carbide semiconductor substrate. These are provided in the active region where the main current flows. Within the second semiconductor region at the end of the active region, a second conductive type fifth semiconductor region having a concentration similar to or lower than that of the second silicon carbide semiconductor layer is provided.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域の端部に前記ゲート電極と電気的に接続されるポリシリコン層を備え、前記第５半導体領域は、前記ポリシリコン層と深さ方向に対向する位置に設けられることを特徴とする。 Further, in the above-described invention, the silicon carbide semiconductor device according to the present invention includes a polysilicon layer electrically connected to the gate electrode at the end of the active region, and the fifth semiconductor region is the polysilicon. It is characterized in that it is provided at a position facing the layer in the depth direction.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域の周囲を囲む終端領域は、前記第１炭化珪素半導体層と、前記第２炭化珪素半導体層と、前記第２半導体領域と、前記第２半導体領域の表面に設けられたフィールド酸化膜と、を備え、前記第５半導体領域は、前記フィールド酸化膜の前記活性領域側の端より、０．５μｍ以上５μｍ以下、前記終端領域側に広がっていることを特徴とする。 Further, in the silicon carbide semiconductor device according to the present invention, in the above-described invention, the terminal region surrounding the active region is the first silicon carbide semiconductor layer, the second silicon carbide semiconductor layer, and the second semiconductor. A region and a field oxide film provided on the surface of the second semiconductor region are provided, and the fifth semiconductor region is 0.5 μm or more and 5 μm or less from the end of the field oxide film on the active region side. It is characterized in that it extends to the terminal region side.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域は、前記ポリシリコン層の前記活性領域側の端より、前記活性領域側に広がっていることを特徴とする。 Further, the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the fifth semiconductor region extends from the end of the polysilicon layer on the active region side to the active region side. ..

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域の幅は、１５μｍ以上４０μｍ以下であることを特徴とする。 Further, the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the width of the fifth semiconductor region is 15 μm or more and 40 μm or less.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域の端部の前記第３半導体領域内に、前記第５半導体領域と深さ方向に対向する位置に、前記第５半導体領域と同程度の不純物濃度の前記第１炭化珪素半導体層に達しない第２導電型の第６半導体領域をさらに備えることを特徴とする。 Further, in the above-described invention, the silicon carbide semiconductor device according to the present invention is located in the third semiconductor region at the end of the active region at a position facing the fifth semiconductor region in the depth direction. It is characterized by further including a second conductive type sixth semiconductor region that does not reach the first silicon carbide semiconductor layer having an impurity concentration similar to that of the semiconductor region.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域および前記第６半導体領域は、前記第２半導体領域よりも１．０×１０¹⁸／ｃｍ³以上不純物濃度が低いことを特徴とする。 Further, in the silicon carbide semiconductor device according to the present invention, in the above-described invention, the fifth semiconductor region and the sixth semiconductor region have an impurity concentration of ^{1.0 × 10 18} / cm ^{3 or more as compared with the second semiconductor region.} It is characterized by being low.

上述した発明によれば、ポリシリコン層と接するｐ⁺⁺型コンタクト領域（第２導電型の第２半導体領域）にｐ型部分領域（第２導電型の第５半導体領域）を設けている。これにより、エッジ終端領域で発生した電荷が、上部ｐ⁺型部分領域（第２導電型の第３半導体領域）に迂回されることになり、電界が局所的に集中しやすいポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界が緩和され、素子の耐圧を高めることが可能になる。 According to the above-described invention, the p-type partial region (second conductive type fifth semiconductor region) is provided in the ^{p ++ type contact region (second conductive type second semiconductor region) in contact with the polysilicon layer.} As a result, the electric charge generated in the edge termination region ^{is diverted to the upper p +} type partial region (second conductive type third semiconductor region), and the polysilicon layer and p in which the electric field is likely to be locally concentrated. ^The electric field applied to the ++ type contact region is relaxed, and the withstand voltage of the element can be increased.

このように、上部ｐ⁺型部分領域に電荷をより大きく迂回させることができるため、ｐ⁺⁺型コンタクト領域の下部のｐ型ベース領域（第２導電型の第２炭化珪素半導体層）に電荷が流れることがない。このため、上部ｐ⁺型部分領域を設けていない形態よりもポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界がより緩和され、素子の耐圧をより高めることが可能になる。 In this way, the charge can be largely diverted to ^{the upper p +} type partial region, so that the p-type base region (second conductive type second silicon carbide semiconductor layer) below the p ^{++ type contact region is charged.} Does not flow. ^{Therefore, the electric field applied to the polysilicon layer and the p ++} type contact region is further relaxed as compared with the form in which the upper p ⁺ type partial region is not provided, and the withstand voltage of the device can be further increased.

本発明にかかる炭化珪素半導体装置によれば、フィールド酸化膜端部において、ゲート電極とｐ⁺⁺型コンタクト領域との間にかかる電界を緩和し、耐圧を高めることができるという効果を奏する。 According to the silicon carbide semiconductor device according to the present invention, it is possible to relax the electric field applied between the ^{gate electrode and the p ++ type contact region at the end of the field oxide film, and to increase the withstand voltage.}

実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる炭化珪素半導体装置のＭＯＳ構造を示す断面図である。It is sectional drawing which shows the MOS structure of the silicon carbide semiconductor device which concerns on Embodiment 1. FIG. 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device which concerns on Embodiment 2. 従来の炭化珪素半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional silicon carbide semiconductor device.

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。 A preferred embodiment of the silicon carbide semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are a large number of carriers in the layers and regions marked with n or p, respectively. Further, + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively. When the notation of n and p including + and-is the same, it indicates that the concentrations are close, and the concentrations are not necessarily the same. In the following description of the embodiment and the accompanying drawings, the same reference numerals are given to the same configurations, and duplicate description will be omitted. Further, in the present specification, in the notation of the Miller index, "-" means a bar attached to the index immediately after that, and "-" is added before the index to represent a negative index.

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図２は、実施の形態１にかかる炭化珪素半導体装置のＭＯＳ構造を示す断面図である。 (Embodiment 1)
The semiconductor device according to the present invention is configured by using a wide bandgap semiconductor. In the first embodiment, a silicon carbide semiconductor device manufactured by using, for example, silicon carbide (SiC) as a wide bandgap semiconductor will be described by taking MOSFET as an example. FIG. 1 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the first embodiment. FIG. 2 is a cross-sectional view showing the MOS structure of the silicon carbide semiconductor device according to the first embodiment.

図１および図２に示すように、実施の形態１にかかる炭化珪素半導体装置７０は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）に、活性領域５０と、活性領域５０の周囲を囲むエッジ終端領域６０とを備える。活性領域５０は、オン状態のときに電流が流れる領域である。エッジ終端領域６０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。図１は、活性領域５０の端部とエッジ終端領域６０の構造を示し、図２は、活性領域５０のＭＯＳ構造を示す。 As shown in FIGS. 1 and 2, the silicon carbide semiconductor device 70 according to the first embodiment has an active region on a silicon carbide substrate (hereinafter referred to as a silicon carbide substrate (semiconductor substrate (semiconductor chip))). 50 and an edge termination region 60 surrounding the active region 50. The active region 50 is a region through which a current flows when in the ON state. The edge termination region 60 is a region in which the electric field on the front surface side of the substrate in the drift region is relaxed and the withstand voltage is maintained. FIG. 1 shows the structure of the end portion of the active region 50 and the edge termination region 60, and FIG. 2 shows the MOS structure of the active region 50.

炭化珪素基体は、炭化珪素からなるｎ⁺型支持基板（ｎ⁺型炭化珪素基板、第１導電型の炭化珪素半導体基板）１のおもて面上に、炭化珪素からなるｎ型エピタキシャル層８と、炭化珪素からなるｎ⁺⁺型エピタキシャル層９と、炭化珪素からなるｎ^-型ドリフト領域（第１導電型の第１炭化珪素半導体層）２と、炭化珪素からなるｐ型ベース領域（第２導電型の第２炭化珪素半導体層）５と、を順に積層してなる。ｎ⁺型炭化珪素基板１はドレイン領域として機能する。 The silicon carbide substrate is an ^{n-type epitaxial layer 8 made of silicon carbide on the front surface of an n +} type support substrate (n ⁺ type silicon carbide substrate, first conductive type silicon carbide semiconductor substrate) 1 made of silicon carbide. , An n ⁺⁺ type epitaxial layer 9 made of silicon carbide, an n ^- type drift region made of silicon carbide (first conductive type first silicon carbide semiconductor layer) 2, and a p-type base region made of silicon carbide (first). 2 Conductive type second silicon carbide semiconductor layer) 5 and 5 are laminated in this order. The n ⁺ type silicon carbide substrate 1 functions as a drain region.

ｎ⁺型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ^-型ドリフト領域２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ^-型ドリフト領域２とｎ⁺型炭化珪素基板１との間には、ｎ型エピタキシャル層８およびｎ⁺⁺型エピタキシャル層９が設けられていてもよい。ｎ型エピタキシャル層８およびｎ⁺⁺型エピタキシャル層９は、それぞれ、ｎ⁺型炭化珪素基板１から結晶欠陥が成長することを削減するバッファ層である。また、ｎ^-型ドリフト領域２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域２６が設けられていてもよい。ｎ型高濃度領域２６は、ｎ⁺型炭化珪素基板１よりも低くｎ^-型ドリフト領域２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。 The n ⁺ type silicon carbide substrate 1 is a silicon carbide single crystal substrate. The n ^- type drift region 2 has an ^{impurity concentration lower than that of the n +} type silicon carbide substrate 1, and is, for example, a low concentration n-type drift layer. An n-type epitaxial layer 8 and an n ⁺⁺ type epitaxial layer 9 may be provided ^{between the n-} type drift region 2 and the n ^{+ type silicon carbide substrate 1.} The n-type epitaxial layer 8 and the n ^++- type epitaxial layer 9 are buffer layers that reduce the growth of crystal defects from the ^{n + type silicon carbide substrate 1, respectively.} Further, an n-type high concentration region 26 may be provided on the surface of the n ^- type drift region 2 ^{opposite to the n + type silicon carbide substrate 1 side.} The n-type high-concentration region 26 is a high-concentration n-type drift layer having an impurity concentration ^{lower than that of the n +} type silicon carbide substrate 1 and higher than that of the n ^{-type drift region 2.}

ｎ^-型ドリフト領域２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース領域５が設けられている。ｐ型ベース領域５の不純物濃度は、例えば、３．５×１０¹⁷／ｃｍ³であり、部分的に５×１０¹⁷／ｃｍ³となるようにイオン注入されている。 A p-type base region 5 is provided on the surface of the ^n- type drift region 2 ^{opposite to the n + type silicon carbide substrate 1 side.} The impurity concentration of the p-type base region 5 is, for example, 3.5 × 10 ¹⁷ / cm ³ , and the ions are implanted so as to be partially 5 × 10 ¹⁷ / cm ^3.

ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素基体の裏面）には、裏面電極となるドレイン電極（第２電極）１７が設けられている。ドレイン電極１７の表面には、ドレイン電極パッド（不図示）が設けられている。 A drain electrode (second electrode) 17 serving as a back surface electrode is provided on the second main surface (back surface, that is, the back surface of the silicon carbide substrate) of the ^{n + type silicon carbide substrate 1.} A drain electrode pad (not shown) is provided on the surface of the drain electrode 17.

炭化珪素基体の第１主面側（ｐ型ベース領域５側）には、トレンチ構造が形成されている。具体的には、トレンチ２５は、ｐ型ベース領域５のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素基体の第１主面側）の表面からｐ型ベース領域５を貫通してｎ型高濃度領域２６（ｎ型高濃度領域２６を設けない場合にはｎ^-型ドリフト領域２、以下単に（２）と記載する）に達する。 A trench structure is formed on the first main surface side (p-type base region 5 side) of the silicon carbide substrate. Specifically, the trench 25 penetrates the p-type base region 5 from the surface opposite to ^{the n +} type silicon carbide substrate 1 side of the p-type base region 5 (the first main surface side of the silicon carbide substrate). The n-type high-concentration region 26 (when the n-type high-concentration region 26 is not provided, the n ^- type drift region 2, hereinafter simply referred to as (2)) is reached.

トレンチ２５の内壁に沿って、トレンチ２５の底部および側壁にゲート絶縁膜１１が形成されており、トレンチ２５内のゲート絶縁膜１１の内側にゲート電極１３が形成されている。ゲート絶縁膜１１によりゲート電極１３が、ｎ型高濃度領域２６（２）およびｐ型ベース領域５と絶縁されている。ゲート電極１３の一部は、トレンチ２５の上方（後述するソース電極１６が設けられている側）からソース電極１６側に突出していてもよい。 A gate insulating film 11 is formed on the bottom and side walls of the trench 25 along the inner wall of the trench 25, and a gate electrode 13 is formed inside the gate insulating film 11 in the trench 25. The gate electrode 13 is insulated from the n-type high concentration region 26 (2) and the p-type base region 5 by the gate insulating film 11. A part of the gate electrode 13 may protrude from above the trench 25 (the side where the source electrode 16 described later is provided) toward the source electrode 16.

ｎ型高濃度領域２６（２）のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素基体の第１主面側）の表面層には、上部ｐ⁺型部分領域（第２導電型の第３半導体領域）４ａが設けられている。上部ｐ⁺型部分領域４ａは、例えば、トレンチ２５の間に設けられている。また、ｎ型高濃度領域２６（２）内に、トレンチ２５の底部および上部ｐ⁺型部分領域４ａの底部と接する下部ｐ⁺型部分領域（第２導電型の第４半導体領域）４ｂが設けられている。トレンチ２５の底部と接する下部ｐ⁺型部分領域４ｂは、トレンチ２５の底部と深さ方向（ソース電極１２から裏面電極への方向）に対向する位置に設けられる。トレンチ２５の間の上部ｐ⁺型部分領域４ａと下部ｐ⁺型部分領域４ｂをあわせてｐ⁺型部分領域４となる。 On the surface layer of the n-type high concentration region 26 (2) ^{opposite to the n +} type silicon carbide substrate 1 side (the first main surface side of the silicon carbide substrate), the upper p ⁺ type partial region (second conductivity) A third semiconductor region) 4a of the mold is provided. The upper p ⁺ type partial region 4a is provided, for example, between the trenches 25. Further, in the n-type high concentration region 26 (2), a ^{lower p +} type partial region (second conductive type fourth semiconductor region) 4b that is in contact with the bottom ^{of the trench 25 and the bottom of the upper p + type partial region 4a is provided.} Has been done. ^{The lower p +} type partial region 4b in contact with the bottom of the trench 25 is provided at a position facing the bottom of the trench 25 in the depth direction (direction from the source electrode 12 to the back surface electrode). ^{The upper p +} type partial region 4a and the lower p ⁺ type partial region 4b between the trenches 25 are combined to form the p ⁺ type partial region 4.

下部ｐ⁺型部分領域４ｂの幅は、トレンチ２５の幅と同じかそれよりも広い。また、下部ｐ⁺型部分領域４ｂの幅は、上部ｐ⁺型部分領域４ａの幅と同じかそれよりも広い。ｐ⁺型部分領域４の不純物濃度は、例えば、６．５×１０¹⁸／ｃｍ³である。トレンチ２５の底部は、下部ｐ⁺型部分領域４ｂに達してもよいし、ｐ型ベース領域５と下部ｐ⁺型部分領域４ｂに挟まれたｎ型高濃度領域２６（２）内に位置していてもよい。 The width of the lower p ⁺ type partial region 4b is equal to or wider than the width of the trench 25. Further, the width of the lower p ⁺ type partial region 4b is the same as or wider than the width of the upper p ^{+ type partial region 4a.} The impurity concentration of the p ⁺ type partial region 4 is, for example, 6.5 × 10 ¹⁸ / cm ³ . The bottom of the trench 25 may be reached in the lower p ⁺ -type partial region 4b, p-type base region 5 and the lower p ⁺ -type partial region 4b sandwiched by n-type high-concentration region 26 (2) located in the You may be.

また、ｎ^-型ドリフト領域２内に、トレンチ２５間の下部ｐ⁺型部分領域４ｂよりも深い位置にｎ型高濃度領域２６（２）よりピーク不純物濃度が高いｎ型部分領域３が設けられてもよい。なお、深い位置とは、下部ｐ⁺型部分領域４ｂよりもドレイン電極１７に近い位置のことである。 Further, in the n ^- type drift region 2, an n-type partial region 3 having a higher peak impurity concentration than the n-type high concentration region 26 (2) is provided at a position deeper than ^{the lower p + type partial region 4b between the trenches 25.} You may. The deep position is a position closer to the drain electrode 17 than the ^{lower p + type partial region 4b.}

ｐ型ベース領域５の内部には、炭化珪素基体の第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）７およびｐ⁺⁺型コンタクト領域（第２導電型の第２半導体領域）６が選択的に設けられている。また、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域６は互いに接する。ｎ⁺型ソース領域７の不純物濃度は、例えば、３×１０¹⁹／ｃｍ³である。ｐ⁺⁺型コンタクト領域６の不純物濃度は、例えば、３×１０²⁰／ｃｍ³である。 ^{Inside the p-type base region 5, an n +} type source region (first conductive type first semiconductor region) 7 and a p ⁺⁺ type contact region (second conductive type) are on the first main surface side of the silicon carbide substrate. The second semiconductor region) 6 is selectively provided. Further, the n ⁺ type source region 7 and the p ⁺⁺ type contact region 6 are in contact with each other. The impurity concentration of the n ⁺ type source region 7 is, for example, 3 × 10 ¹⁹ / cm ³ . The impurity concentration of the p ⁺⁺ type contact region 6 is, for example, 3 × 10 ²⁰ / cm ³ .

層間絶縁膜１４は、炭化珪素基体の第１主面側の全面に、トレンチ２５に埋め込まれたゲート電極１３を覆うように設けられている。ソース電極（第１電極）１６は、層間絶縁膜１４に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域６に接する。ソース電極１６は、層間絶縁膜１４によって、ゲート電極１３と電気的に絶縁されている。ソース電極１６上には、ソース電極パッド（不図示）が設けられている。ソース電極１６と層間絶縁膜１４との間に、例えばソース電極１６からゲート電極１３側への金属原子の拡散を防止するバリアメタル１５が設けられていてもよい。図２では、活性領域５０に２つのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造のみを図示しているが、さらに多くのＭＯＳゲート構造が並列に配置されていてもよい。 The interlayer insulating film 14 is provided on the entire surface of the silicon carbide substrate on the first main surface side so as to cover the gate electrode 13 embedded in the trench 25. The source electrode (first electrode) 16 is in contact with the n ⁺ type source region 7 and the p ⁺⁺ type contact region 6 through a contact hole opened in the interlayer insulating film 14. The source electrode 16 is electrically insulated from the gate electrode 13 by the interlayer insulating film 14. A source electrode pad (not shown) is provided on the source electrode 16. A barrier metal 15 for preventing the diffusion of metal atoms from the source electrode 16 to the gate electrode 13 side may be provided between the source electrode 16 and the interlayer insulating film 14. In FIG. 2, only two MOS gates (insulated gates composed of a metal-oxide film-semiconductor) structure are shown in the active region 50, but more MOS gate structures may be arranged in parallel.

活性領域５０の端部では、ソース電極１６と炭化珪素基体（例えば、ｐ⁺⁺型コンタクト領域６）の間に、ＨＴＯ膜１２と層間絶縁膜１４が設けられている。活性領域５０の端部とは、エッジ終端領域６０と接する活性領域５０の部分であり、具体的には、ソース電極１６と炭化珪素基体との間に層間絶縁膜１４が設けられている部分である。 At the end of the active region 50, an HTO film 12 and an interlayer insulating film 14 are provided between the source electrode 16 and the silicon carbide substrate (for example, the p ^{++ type contact region 6).} The end portion of the active region 50 is a portion of the active region 50 in contact with the edge termination region 60, and specifically, a portion where an interlayer insulating film 14 is provided between the source electrode 16 and the silicon carbide substrate. is there.

活性領域５０端部のＨＴＯ膜１２上に部分的にポリシリコン層２２が設けられ、当該ポリシリコン層２２は、後述するゲートランナー１８に電気的に接続されている。 A polysilicon layer 22 is partially provided on the HTO film 12 at the end of the active region 50, and the polysilicon layer 22 is electrically connected to a gate runner 18 described later.

実施の形態１では、ポリシリコン層２２と接するｐ⁺⁺型コンタクト領域６内にｐ型部分領域（第２導電型の第５半導体領域）２３を設けている。ｐ型部分領域２３は、ｐ⁺⁺型コンタクト領域６を突き抜けて、ｐ型ベース領域５に達してもよいが、上部ｐ⁺型部分領域４ａには達しない。ｐ型部分領域２３の幅ｗ１は、活性領域５０端部のポリシリコン層２２の幅ｗ２と同程度以上（ｗ１≧ｗ２）であることが好ましい。ｐ型部分領域２３の幅ｗ１は、具体的に１５μｍ以上４０μｍ以下であることが好ましい。 In the first embodiment, the p-type partial region (second conductive type fifth semiconductor region) 23 is provided in the ^{p ++ type contact region 6 in contact with the polysilicon layer 22.} The p-type partial region 23 may ^{penetrate the p ++} type contact region 6 and reach the p-type base region 5, but ^{does not reach the upper p +} type partial region 4a. The width w1 of the p-type partial region 23 is preferably equal to or greater than the width w2 of the polysilicon layer 22 at the end of the active region 50 (w1 ≧ w2). Specifically, the width w1 of the p-type partial region 23 is preferably 15 μm or more and 40 μm or less.

また、ｐ型部分領域２３は、例えば、後述するフィールド酸化膜１０の活性領域５０側の端部からエッジ終端領域６０側に幅ｗ３分広がっていてもよい。ｐ型部分領域２３は、例えば、ｐ⁺⁺型コンタクト領域６の膜厚程度までエッジ終端領域６０側に広がっていてもよい。具体的には、０．５μｍ以上５μｍ以下程度エッジ終端領域６０側に広がっていることが好ましく、２μｍ以上５μｍ以下程度エッジ終端領域６０側に広がっていることがより好ましい。また、ｐ型部分領域２３は、ポリシリコン層２２の活性領域５０側の端部から活性領域５０側に幅ｗ４分広がっていてもよい。幅ｗ４は、幅ｗ３と同程度かより狭い（ｗ４≦ｗ３）ことが好ましい。 Further, the p-type partial region 23 may extend from the end portion of the field oxide film 10 described later on the active region 50 side to the edge termination region 60 side by a width w3. The p-type partial region 23 may extend to the edge end region 60 side up to about the film thickness of ^{the p ++ type contact region 6, for example.} Specifically, it preferably extends to the edge termination region 60 side by about 0.5 μm or more and 5 μm or less, and more preferably extends to the edge termination region 60 side by about 2 μm or more and 5 μm or less. Further, the p-type partial region 23 may extend from the end of the polysilicon layer 22 on the active region 50 side to the active region 50 side by a width w4. The width w4 is preferably about the same as or narrower than the width w3 (w4 ≦ w3).

また、ｐ型部分領域２３の不純物濃度は、ｐ型ベース領域５の不純物濃度と同程度またはそれ以下の不純物濃度であり、ｐ⁺⁺型コンタクト領域６の不純物濃度より低くなっている。例えば、ｐ型部分領域２３は、ｐ⁺⁺型コンタクト領域６より１．０×１０¹⁸／ｃｍ³以上不純物濃度が低いことが好ましい。 Further, the impurity concentration of the p-type partial region 23 is the same as or lower than the impurity concentration of the p-type base region 5, and is lower than the impurity concentration of the p ⁺⁺ type contact region 6. For example, the p-type partial region 23 preferably has a lower impurity concentration of ^{1.0 × 10 18} / cm ³ ^{or more than the p ++} type contact region 6.

実施の形態１の炭化珪素半導体装置では、エッジ終端領域６０で発生した電荷は、抵抗が高いｐ型部分領域２３およびｐ型ベース領域５を避け、抵抗が低い上部ｐ⁺型部分領域４ａを流れ（図１の矢印Ｂで示す経路）、活性領域５０のソース電極１６に引き抜かれる。このように、実施の形態１では、エッジ終端領域６０で発生した電荷が、上部ｐ⁺型部分領域４ａに迂回されることになり、段差部２４、ポリシリコン層２２およびｐ⁺⁺型コンタクト領域６にかかる電界が緩和され、素子の耐圧を高めることが可能になる。図示されていないが、ｐ型部分領域２３は、活性領域５０を取り囲むように設けられている。このため、どの方向から電荷が流れ込んでも、電荷を上部ｐ⁺型部分領域４ａに迂回させることができる。 In the silicon carbide semiconductor device of the first embodiment, the electric charge generated in the edge termination region 60 avoids the p-type partial region 23 and the p-type base region 5 having high resistance ^{and flows through the upper p +} type partial region 4a having low resistance. (Path indicated by arrow B in FIG. 1) is drawn to the source electrode 16 in the active region 50. As described above, in the first embodiment, the electric charge generated in the edge termination region 60 ^{is diverted to the upper p +} type partial region 4a, and the step portion 24, the polysilicon layer 22 and the p ⁺⁺ type contact region. The electric field applied to No. 6 is relaxed, and the withstand voltage of the element can be increased. Although not shown, the p-type partial region 23 is provided so as to surround the active region 50. Therefore, the electric charge can be diverted to the ^{upper p +} type partial region 4a regardless of the direction in which the electric charge flows.

また、実施の形態１では、ｐ⁺⁺型コンタクト領域６の下に、ｐ型ベース領域５があり、ｐ型ベース領域５の下に上部ｐ⁺型部分領域４ａが設けられている。このため、ｐ⁺⁺型コンタクト領域６の下部のｐ型ベース領域５に電荷が流れることがなく、エッジ終端領域６０で発生した電荷を、上部ｐ⁺型部分領域４ａを設けない場合よりも大きく迂回させることができる。このため、上部ｐ⁺型部分領域４ａを設けていない形態よりもポリシリコン層２２およびｐ⁺⁺型コンタクト領域６にかかる電界が緩和され、素子の耐圧をより高めることが可能になる。 Further, in the first embodiment, the p-type base region 5 is provided below the ^{p ++} ^{type contact region 6, and the upper p +} type partial region 4a is provided below the p-type base region 5. Therefore, ^{no charge flows in the lower p-type base region 5 of the p ++} type contact region 6, and the charge generated in the edge end region 60 is larger than that in the case where the ^{upper p + type partial region 4a is not provided.} It can be detoured. ^{Therefore, the electric field applied to the polysilicon layer 22 and the p ++} type contact region 6 is relaxed as compared with the form in which the upper p ⁺ type partial region 4a is not provided, and the withstand voltage of the element can be further increased.

図１には、ｐ型部分領域２３が記載されているが、ｐ型部分領域２３の代わりにｎ型部分領域であってもかまわない。ｎ型部分領域である場合、不純物濃度はどのような濃度であってもかまわない。ｎ型部分領域の場合も、ｐ型部分領域２３と同様の作用効果を有する。 Although the p-type partial region 23 is shown in FIG. 1, an n-type partial region may be used instead of the p-type partial region 23. In the case of the n-type partial region, the impurity concentration may be any concentration. The n-type partial region also has the same effect as the p-type partial region 23.

エッジ終端領域６０においても、ｎ⁺型炭化珪素基板１のおもて面上に上述したｎ型エピタキシャル層８、ｎ⁺⁺型エピタキシャル層９、ｎ^-型ドリフト領域２、ｎ型高濃度領域２６、ｐ型ベース領域５、ｎ型部分領域３、上部ｐ⁺型部分領域４ａおよび下部ｐ⁺型部分領域４ｂが設けられる。 Also in the edge termination region 60, the n-type epitaxial layer 8, the n ^++- type epitaxial layer 9, the n ^- type drift region 2, and the n-type high-concentration region 26 ^{described above on the front surface of the n + type silicon carbide substrate 1.} , P-type base region 5, n-type partial region 3, upper p ⁺ -type partial region 4a, and lower p ⁺ -type partial region 4b are provided.

エッジ終端領域６０には、ポリシリコン層２２とゲートパッド電極を接続するゲートランナー１８が設けられる。ゲートランナー１８が設けられている領域以外のエッジ終端領域６０では、ｐ型ベース領域５、ｎ型部分領域３、上部ｐ⁺型部分領域４ａおよび下部ｐ⁺型部分領域４ｂが除去され、炭化珪素基体のおもて面にエッジ終端領域６０を活性領域５０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面にｎ^-型ドリフト領域２が露出されている。また、エッジ終端領域６０には、複数のｐ⁺型領域（図２では２つ、ｐ⁺型ＪＴＥ領域１９、ｐ型ＪＴＥ領域２０）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側（チップ端部側）にチャネルストッパとして機能するｎ型チャネルストッパ領域２１が設けられている。ＪＴＥ構造とｎ^-型ドリフト領域２とのｐｎ接合により、横方向の高耐圧が保持される。 A gate runner 18 for connecting the polysilicon layer 22 and the gate pad electrode is provided in the edge termination region 60. In the edge termination region 60 other than the region where the gate runner 18 is provided, the p-type base region 5, the n-type partial region 3, the upper p ⁺ -type partial region 4a and the lower p ⁺ -type partial region 4b are removed, and silicon carbide is removed. A step is formed on the front surface of the substrate so that the edge end region 60 is lower than the active region 50 (recessed to the drain side), and the n ^- type drift region 2 is exposed on the bottom surface of the step. Further, the edge end region 60 ^{is provided with a JTE structure in which a plurality of p +} type regions (two in FIG. 2, p ⁺ type JTE region 19, p type JTE region 20) are arranged adjacent to each other. Further, an n-type channel stopper region 21 that functions as a channel stopper is provided on the outside (chip end side) of the JTE structure. The pn junction between the JTE structure and the n ^- type drift region 2 maintains a high withstand voltage in the lateral direction.

エッジ終端領域６０は、フィールド酸化膜１０で覆われ、フィールド酸化膜１０上にＨＴＯ膜１２、層間絶縁膜１４が順に堆積されている。 The edge termination region 60 is covered with the field oxide film 10, and the HTO film 12 and the interlayer insulating film 14 are sequentially deposited on the field oxide film 10.

実施の形態１にかかる炭化珪素半導体装置は、ｐ型部分領域２３以外は、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作製する場合と同様に作製することができる。ｐ型部分領域２３は、例えば、ｐ型ベース領域５上にｐ⁺⁺型コンタクト領域６を形成する際に、ｐ型部分領域２３が設けられる領域に、ｐ⁺⁺型コンタクト領域６を形成しないことで、形成することができる。この場合、ｐ型部分領域２３の不純物濃度は、ｐ型ベース領域５の不純物濃度と同程度になる。 The silicon carbide semiconductor device according to the first embodiment can be manufactured in the same manner as in the case of manufacturing a MOSFET having a withstand voltage class of, for example, 1200 V, except for the p-type partial region 23. p-type partial regions 23, for example, when forming the p ⁺⁺ type contact region 6 on the p-type base region 5, the region where the p-type partial regions 23 are provided, not forming a p ⁺⁺ -type contact region 6 By doing so, it can be formed. In this case, the impurity concentration of the p-type partial region 23 is about the same as the impurity concentration of the p-type base region 5.

また、上記のように形成したｐ型部分領域２３にｎ型の不純物をイオン注入することにより、ｐ型ベース領域５より、不純物濃度が低いｐ型部分領域２３を形成することができる。さらに、ｎ型の不純物をイオン注入して、ｎ型に反転させることで、ｎ型の部分領域を形成することもできる。ｎ型の不純物のイオン注入は、例えば、ｎ⁺型ソース領域７を形成する際のイオン注入と同時に行ってもよい。 Further, by ion-implanting n-type impurities into the p-type partial region 23 formed as described above, the p-type partial region 23 having a lower impurity concentration than the p-type base region 5 can be formed. Further, an n-type partial region can be formed by ion-implanting an n-type impurity and inversion to the n-type. Ion implantation of n-type impurities may be performed at the same time as ion implantation when forming the ^{n + -type source region 7, for example.}

以上、説明したように、実施の形態１によれば、ポリシリコン層と接するｐ⁺⁺型コンタクト領域にｐ型部分領域を設けている。これにより、エッジ終端領域で発生した電荷が、上部ｐ⁺型部分領域に迂回されることになり、電界が局所的に集中しやすいポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界が緩和され、素子の耐圧を高めることが可能になる。 As described above, according to the first embodiment, the p-type partial region is provided in the ^{p ++ type contact region in contact with the polysilicon layer.} As a result, the electric charge generated in the edge termination region ^{is diverted to the upper p +} type partial region, and the electric field applied to the polysilicon layer and the p ⁺⁺ type contact region where the electric field tends to be locally concentrated is relaxed. , It becomes possible to increase the withstand voltage of the element.

このように、上部ｐ⁺型部分領域に電荷をより大きく迂回させることができるため、ｐ⁺⁺型コンタクト領域の下部のｐ型ベース領域に電荷が流れることがない。このため、上部ｐ⁺型部分領域を設けていない形態よりもポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界がより緩和され、素子の耐圧をより高めることが可能になる。 In this way, the charge can be diverted more ^{to the upper p +} type partial region, so that the charge does not flow to the lower p type base region of ^{the p ++ type contact region.} ^{Therefore, the electric field applied to the polysilicon layer and the p ++} type contact region is further relaxed as compared with the form in which the upper p ⁺ type partial region is not provided, and the withstand voltage of the device can be further increased.

（実施の形態２）
図３は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置７１のＭＯＳ構造は、実施の形態１と同様であるため、記載を省略する。図３に示すように、実施の形態２にかかる炭化珪素半導体装置７１が、実施の形態１にかかる炭化珪素半導体装置７０と異なる点は、第２ｐ型部分領域（第２導電型の第６半導体領域）２７がさらに設けられた点である。 (Embodiment 2)
FIG. 3 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the second embodiment. Since the MOS structure of the silicon carbide semiconductor device 71 according to the second embodiment is the same as that of the first embodiment, the description thereof will be omitted. As shown in FIG. 3, the difference between the silicon carbide semiconductor device 71 according to the second embodiment and the silicon carbide semiconductor device 70 according to the first embodiment is that the second p-type partial region (second conductive type sixth semiconductor) is different. Area) 27 is a point further provided.

第２ｐ型部分領域２７は、上部ｐ⁺型部分領域４ａ内にｐ型部分領域２３と深さ方向に対向する位置に設けられている。第２ｐ型部分領域２７の幅は、ｐ型部分領域２３の幅と同程度またはより広いことが好ましい。第２ｐ型部分領域２７は、上部ｐ⁺型部分領域４ａを突き抜けて、下部ｐ⁺型部分領域４ｂに達してもよいが、ｎ型部分領域３には達しない。また、第２ｐ型部分領域２７の不純物濃度は、ｐ型部分領域２３の不純物濃度と同程度であり、上部ｐ⁺型部分領域４ａの不純物濃度より低くなっている。 The second p-type partial region 27 is provided in the upper p ⁺ -type partial region 4a at a position facing the p-type partial region 23 in the depth direction. The width of the second p-type partial region 27 is preferably as large as or wider than the width of the p-type partial region 23. The second p-type partial region 27 may ^{penetrate the upper p +} -type partial region 4a and ^{reach the lower p +} -type partial region 4b, but does not reach the n-type partial region 3. Further, the impurity concentration of the second p-type partial region 27 is about the same as the impurity concentration of the p-type partial region 23, and is lower than the impurity concentration of ^{the upper p + type partial region 4a.}

これにより、エッジ終端領域６０で発生した電荷は、抵抗が高いｐ型部分領域２３、第２ｐ型部分領域２７およびｐ型ベース領域５を避け、抵抗が低い下部ｐ⁺型部分領域４ｂを流れ（図３の矢印Ｃで示す経路）、活性領域５０のソース電極１２に引き抜かれる。このように、実施の形態２では、エッジ終端領域６０で発生した電荷が、下部ｐ⁺型部分領域４ｂに迂回されることになり、段差部２４、ポリシリコン層２２およびｐ⁺⁺型コンタクト領域６にかかる電界が緩和され、素子の耐圧を高めることが可能になる。 Thereby, electric charges generated in the edge termination region 60, a high resistance p-type partial regions 23, the 2p-type moiety avoiding regions 27 and the p-type base region 5, resistance to low lower p ⁺ -type partial region 4b flows ( The path indicated by the arrow C in FIG. 3) is drawn to the source electrode 12 of the active region 50. As described above, in the second embodiment, the electric charge generated in the edge termination region 60 ^{is diverted to the lower p +} type partial region 4b, and the step portion 24, the polysilicon layer 22 and the p ⁺⁺ type contact region. The electric field applied to No. 6 is relaxed, and the withstand voltage of the element can be increased.

また、実施の形態２では、ｐ⁺⁺型コンタクト領域６の下に、ｐ型ベース領域５があり、ｐ型ベース領域５の下に上部ｐ⁺型部分領域４ａが設けられている。このため、ｐ⁺⁺型コンタクト領域６の下部のｐ型ベース領域５および上部ｐ⁺型部分領域４ａに電荷が流れることがなく、エッジ終端領域６０で発生した電荷を、第２ｐ型部分領域２７を設けない実施の形態１の場合よりも大きく迂回させることができる。このため、実施の形態１よりもポリシリコン層２２およびｐ⁺⁺型コンタクト領域６にかかる電界が緩和され、素子の耐圧をより高めることが可能になる。 Further, in the second embodiment, the p-type base region 5 is provided below the ^{p ++} ^{type contact region 6, and the upper p +} type partial region 4a is provided below the p-type base region 5. Therefore, the electric charge does not flow to the lower p-type base region 5 and the upper p ⁺ -type partial region 4a of the p ⁺⁺ type contact region 6, and the electric charge generated in the edge end region 60 is transferred to the second p-type partial region 27. It is possible to make a larger detour than in the case of the first embodiment in which the above is not provided. Therefore, the electric field applied to the polysilicon layer 22 and the p ⁺⁺ type contact region 6 is relaxed as compared with the first embodiment, and the withstand voltage of the device can be further increased.

図３には、第２ｐ型部分領域２７が記載されているが、第２ｐ型部分領域２７の代わりに第２ｎ型部分領域であってもかまわない。第２ｎ型部分領域である場合、不純物濃度はどのような濃度であってもかまわない。第２ｎ型部分領域の場合も、第２ｐ型部分領域２７と同様の作用効果を有する。 Although the second p-type partial region 27 is shown in FIG. 3, a second n-type partial region may be used instead of the second p-type partial region 27. In the case of the second n-type partial region, the impurity concentration may be any concentration. The second n-type partial region also has the same effect as the second p-type partial region 27.

実施の形態２にかかる炭化珪素半導体装置は、第２ｐ型部分領域２７以外は、実施の形態１と同様に作製することができる。第２ｐ型部分領域２７は、例えば、ｎ型高濃度領域２６（２）内に、ｐ型の不純物をイオン注入して、形成することができる。この場合、第２ｐ型部分領域２７の不純物濃度を、ｐ型ベース領域５の不純物濃度と同程度またはより低濃度になるようにイオンを注入する。 The silicon carbide semiconductor device according to the second embodiment can be manufactured in the same manner as the first embodiment except for the second p-type partial region 27. The second p-type partial region 27 can be formed, for example, by ion-implanting a p-type impurity into the n-type high-concentration region 26 (2). In this case, the ions are injected so that the impurity concentration of the second p-type partial region 27 is equal to or lower than the impurity concentration of the p-type base region 5.

また、上部ｐ⁺型部分領域４ａを形成した後、ｎ型の不純物をイオン注入して、形成することもできる。さらに、ｎ型の不純物をイオン注入して、ｎ型に反転させることで、第２ｎ型部分領域を形成することもできる。ｎ型の不純物のイオン注入は、例えば、ｎ⁺型ソース領域７を形成する際のイオン注入と同時に行ってもよい。 It is also possible ^{to form the upper p +} type partial region 4a by ion-implanting n-type impurities. Further, a second n-type partial region can be formed by ion-implanting an n-type impurity and inversion to the n-type. Ion implantation of n-type impurities may be performed at the same time as ion implantation when forming the ^{n + -type source region 7, for example.}

このように、イオン注入により、ｐ型部分領域２３および第２ｐ型部分領域２７を形成する場合、第２ｐ型部分領域２７がｐ型部分領域２３より深い位置にあるため、注入したイオンの広がりが大きくなる。このため、同じマスクを使用しても第２ｐ型部分領域２７の幅がｐ型部分領域２３の幅よりも広くなる。 In this way, when the p-type partial region 23 and the second p-type partial region 27 are formed by ion implantation, the second p-type partial region 27 is located deeper than the p-type partial region 23, so that the injected ions spread. growing. Therefore, even if the same mask is used, the width of the second p-type partial region 27 becomes wider than the width of the p-type partial region 23.

以上、説明したように、実施の形態２によれば、ポリシリコン層と接するｐ⁺⁺型コンタクト領域にｐ型部分領域を設け、ｐ型部分領域と深さ方向に対向する位置に第２ｐ型部分領域を設けている。これにより、エッジ終端領域で発生した電荷が、下部ｐ⁺型部分領域に迂回されることになり、電界が局所的に集中しやすいポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界が緩和され、素子の耐圧を高めることが可能になる。電流が下部ｐ⁺型部分領域に迂回されるため、実施の形態１の場合よりも大きく迂回させることができる。このため、実施の形態１よりもポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界が緩和され、素子の耐圧をより高めることが可能になる。 As described above, according to the second embodiment ^{, the p-type partial region is provided in the p ++} type contact region in contact with the polysilicon layer, and the second p-type is provided at a position facing the p-type partial region in the depth direction. A partial area is provided. As a result, the electric charge generated in the edge termination region ^{is diverted to the lower p +} type partial region, and the electric field applied to the polysilicon layer and the p ⁺⁺ type contact region where the electric field tends to be locally concentrated is relaxed. , It becomes possible to increase the withstand voltage of the element. Since the current is ^{diverted to the lower p +} type partial region, it can be diverted more than in the case of the first embodiment. ^{Therefore, the electric field applied to the polysilicon layer and the p ++} type contact region is relaxed as compared with the first embodiment, and the withstand voltage of the device can be further increased.

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。 In the above, the present invention can be variously modified without departing from the spirit of the present invention, and in each of the above-described embodiments, for example, the dimensions of each part, the impurity concentration, and the like are set in various ways according to the required specifications and the like. Further, in each of the above-described embodiments, the case where silicon carbide is used as the wide bandgap semiconductor is described as an example, but it can also be applied to a widebandgap semiconductor such as gallium nitride (GaN) other than silicon carbide. Is. Further, in each embodiment, the first conductive type is n-type and the second conductive type is p-type, but in the present invention, the first conductive type is p-type and the second conductive type is n-type. It holds.

以上のように、本発明にかかる炭化珪素半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。 As described above, the silicon carbide semiconductor device according to the present invention is useful for a power conversion device such as an inverter, a power supply device for various industrial machines, and a power semiconductor device used for an igniter of an automobile.

１、１０１ｎ⁺型炭化珪素基板
２、１０２ｎ^-型ドリフト領域
３、１０３ｎ型部分領域
４、１０４ｐ⁺型部分領域
４ａ、１０４ａ上部ｐ⁺型部分領域
４ｂ、１０４ｂ下部ｐ⁺型部分領域
５、１０５ｐ型ベース領域
６、１０６ｐ⁺⁺型コンタクト領域
７ｎ⁺型ソース領域
８、１０８ｎ型エピタキシャル層
９、１０９ｎ⁺⁺型エピタキシャル層
１０、１１０フィールド酸化膜
１１ゲート絶縁膜
１２、１１２ＨＴＯ膜
１３、１１３ゲート電極
１４、１１４層間絶縁膜
１５、１１５バリアメタル
１６、１１６ソース電極
１７、１１７ドレイン電極
１８、１１８ゲートランナー
１９、１１９ｐ⁺型ＪＴＥ領域
２０、１２０ｐ型ＪＴＥ領域
２１、１２１ｎ型チャネルストッパ領域
２２、１２２ポリシリコン層
２３ｐ型部分領域
２４、１２４段差部
２５トレンチ
２６ｎ型高濃度領域
２７第２ｐ型部分領域
５０、１５０活性領域
６０、１６０エッジ終端領域
７０、７１、１７０炭化珪素半導体装置 1,101 n ⁺ type silicon carbide substrate 2,102 n ^- type drift region 3,103 n-type partial region 4,104 p ⁺ type partial region 4a, 104a Upper p ⁺ type partial region 4b, 104b Lower p ⁺ type partial region 5,105 p-type base region 6,106 p ⁺⁺ type contact region 7 n ⁺ type source region 8,108 n-type epitaxial layer 9, 109 n ⁺⁺ type epitaxial layer 10, 110 field oxide film 11 gate insulating film 12, 112 HTO film 13, 113 Gate electrode 14, 114 Interlayer insulating film 15, 115 Barrier metal 16, 116 Source electrode 17, 117 Drain electrode 18, 118 Gate runner 19, 119 p ⁺ type JTE region 20, 120 p type JTE region 21 , 121 n-type channel stopper region 22, 122 Polysilicon layer 23 p-type partial region 24, 124 Stepped portion 25 Trench 26 n-type high concentration region 27 Second p-type partial region 50, 150 Active region 60, 160 Edge termination region 70, 71, 170 Silicon carbide semiconductor device

Claims

第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層と、
前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２炭化珪素半導体層と、
前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた、前記第１半導体領域と接する第２導電型の第２半導体領域と、
前記第１半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられるゲート電極と、
前記ゲート電極上に設けられた層間絶縁膜と、
前記第１炭化珪素半導体層の表面層に設けられた第２導電型の第３半導体領域と、
前記トレンチの底部および前記第３半導体領域の底部に設けられた第２導電型の第４半導体領域と、
前記第１半導体領域および前記第２半導体領域の表面に設けられた第１電極と、
前記炭化珪素半導体基板の裏面に設けられた第２電極と、
を、主電流が流れる活性領域内に備え、
前記活性領域の端部の前記第２半導体領域内に、前記第２炭化珪素半導体層と同程度または低不純物濃度の第２導電型の第５半導体領域を備えることを特徴とする炭化珪素半導体装置。 The first conductive type silicon carbide semiconductor substrate and
A first conductive type first silicon carbide semiconductor layer having a lower impurity concentration than the silicon carbide semiconductor substrate provided on the front surface of the silicon carbide semiconductor substrate,
A second conductive type second silicon carbide semiconductor layer provided on the surface of the first silicon carbide semiconductor layer opposite to the silicon carbide semiconductor substrate side,
A first conductive type first semiconductor region selectively provided on the surface layer of the second silicon carbide semiconductor layer on the side opposite to the silicon carbide semiconductor substrate side.
A second conductive type second semiconductor region in contact with the first semiconductor region, which is selectively provided on the surface layer of the second silicon carbide semiconductor layer on the side opposite to the silicon carbide semiconductor substrate side,
A trench that penetrates the first semiconductor region and the second silicon carbide semiconductor layer and reaches the first silicon carbide semiconductor layer.
A gate electrode provided inside the trench via a gate insulating film,
An interlayer insulating film provided on the gate electrode and
A second conductive type third semiconductor region provided on the surface layer of the first silicon carbide semiconductor layer, and
A second conductive type fourth semiconductor region provided at the bottom of the trench and the bottom of the third semiconductor region,
The first electrode provided on the surface of the first semiconductor region and the second semiconductor region, and
The second electrode provided on the back surface of the silicon carbide semiconductor substrate and
In the active region where the main current flows,
A silicon carbide semiconductor device, characterized in that a second conductive type fifth semiconductor region having a concentration similar to or lower than that of the second silicon carbide semiconductor layer is provided in the second semiconductor region at the end of the active region. ..

前記活性領域の端部に前記ゲート電極と電気的に接続されるポリシリコン層を備え、
前記第５半導体領域は、前記ポリシリコン層と深さ方向に対向する位置に設けられることを特徴とする請求項１に記載の炭化珪素半導体装置。 A polysilicon layer electrically connected to the gate electrode is provided at the end of the active region.
The silicon carbide semiconductor device according to claim 1, wherein the fifth semiconductor region is provided at a position facing the polysilicon layer in the depth direction.

前記活性領域の周囲を囲む終端領域は、
前記第１炭化珪素半導体層と、
前記第２炭化珪素半導体層と、
前記第２半導体領域と、
前記第２半導体領域の表面に設けられたフィールド酸化膜と、
を備え、
前記第５半導体領域は、前記フィールド酸化膜の前記活性領域側の端より、０．５μｍ以上５μｍ以下、前記終端領域側に広がっていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。 The terminal region surrounding the active region is
The first silicon carbide semiconductor layer and
The second silicon carbide semiconductor layer and
The second semiconductor region and
A field oxide film provided on the surface of the second semiconductor region and
With
The silicon carbide according to claim 1 or 2, wherein the fifth semiconductor region extends from the end of the field oxide film on the active region side to the terminal region side by 0.5 μm or more and 5 μm or less. Semiconductor device.

前記第５半導体領域は、前記ポリシリコン層の前記活性領域側の端より、前記活性領域側に広がっていることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to any one of claims 1 to 3, wherein the fifth semiconductor region extends from the end of the polysilicon layer on the active region side to the active region side. ..

前記第５半導体領域の幅は、１５μｍ以上４０μｍ以下であることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to any one of claims 1 to 4, wherein the width of the fifth semiconductor region is 15 μm or more and 40 μm or less.

前記活性領域の端部の前記第３半導体領域内に、前記第５半導体領域と深さ方向に対向する位置に、前記第５半導体領域と同程度の不純物濃度の前記第１炭化珪素半導体層に達しない第２導電型の第６半導体領域をさらに備えることを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置。 In the third semiconductor region at the end of the active region, at a position facing the fifth semiconductor region in the depth direction, in the first silicon carbide semiconductor layer having an impurity concentration similar to that of the fifth semiconductor region. The silicon carbide semiconductor device according to any one of claims 1 to 5, further comprising a second conductive type sixth semiconductor region that does not reach.

前記第５半導体領域および前記第６半導体領域は、前記第２半導体領域よりも１．０×１０¹⁸／ｃｍ³以上不純物濃度が低いことを特徴とする請求項６に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 6, wherein the fifth semiconductor region and the sixth semiconductor region have a ^{lower impurity concentration of 1.0 × 10 18} / cm ^{3 or more than the second semiconductor region.}