JP2021028679A - 発光表示装置および発光表示装置の画素回路チップ - Google Patents
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Abstract
【課題】高精細化および高解像度化を可能にして高画質な発光表示装置を提供すること。【解決手段】表面に複数の画素領域がマトリクス状に配置される回路基板と、前記画素領域のそれぞれに配置される少なくとも1つ以上の発光素子を備える発光部と、前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップと、を備えた発光表示装置であって、前記画素回路チップは、前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、前記論理回路は、出力を、互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させる。【選択図】図1
Description
本発明は、マイクロLED(Light Emitting Diode)ディスプレイや有機ELディスプレイ(以下、OLEDディスプレイという)などの発光表示装置および発光表示装置の画素回路チップに関する。
マイクロLEDディスプレイやOLED(Organic Light Emitting Diode)ディスプレイなどの発光表示装置は、液晶表示装置に比べて、高輝度、高コントラスト、高信頼性などのデバイス特性で優位性がある。特に、マイクロLEDディスプレイは、次世代のディスプレイへの適用が期待されている。
マイクロLEDを駆動するためのバックプレーン(回路基板)としては、液晶表示装置やOLEDディスプレイに使用されている回路基板を用いることが考えられる。具体的には、LTPS−TFT(Low Temperature Polycrystalline Silicon Thin Film Transistor)を備える回路基板や、酸化物TFTを備える回路基板を挙げることができる。このようなバックプレーンの製作には、大規模な製造設備やコストが必要となり、少量多品種のディスプレイの生産には不向きであるという問題がある。
ディスプレイの高精細化に伴い、バックプレーンにおいては、配線やTFTに起因する画素内や画素間に発生する寄生インピーダンスなどの影響により、信号ノイズが発生し易い。このような信号ノイズは、発光表示装置の画質を低下させるという問題がある。
上記問題を解決する方法として、特許文献1に開示されるように、フレキシブル基板をバックプレーンに適用し、その表面に画素回路を内蔵したシリコンチップ(以下、画素回路チップという)を実装して、LEDを駆動する方法が知られている。
しかしながら、上記画素回路チップを適用した場合、バックプレーン上に、画素回路チップ毎に必要な信号線、コントロール線、電源線などを配置する必要があり、バックプレーンにおける端子数の増加、チップ面積の増加が懸念される。
本発明は上記の課題に鑑みてなされたものであって、回路基板における端子数の増加やチップ面積の増加を防止して、高精細化および高解像度化を可能にして高画質な発光表示装置および、高画質な発光表示装置を実現する画素回路チップを提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明の態様は、表面に複数の画素領域がマトリクス状に配置される回路基板と、前記画素領域のそれぞれに配置される少なくとも1つ以上の発光素子を備える発光部と、前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップと、を備えた発光表示装置であって、前記画素回路チップは、前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、前記論理回路は、出力を、互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させることを特徴とする。
上記態様としては、前記画素回路チップは、互いに隣接する複数の前記画素領域でなる組ごとに1つずつ実装され、前記画素駆動回路は、前記組に属する複数の前記画素領域に配置された前記発光素子に接続され、前記論理回路は、出力を、前記組において、前記発光素子を順次駆動させるように、前記画素駆動回路を順次切り換えることが好ましい。
上記態様としては、前記論理回路は、スキャン回路であることが好ましい。
上記態様としては、前記画素領域は、複数の前記発光素子を備え、前記画素回路チップは、前記複数の前記発光素子を制御することが好ましい。
上記態様としては、前記論理回路は、セレクタ回路であることが好ましい。
上記態様としては、前記論理回路は、シリアル/パラレル変換回路であることが好ましい。
本発明の他の態様は、表面に複数の画素領域がマトリクス状に配置される回路基板と、前記画素領域のそれぞれに配置される少なくとも1つ以上の発光素子を備える発光部と、を備えた発光表示装置に、前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップであって、前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、前記論理回路は、出力を、互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させることを特徴とする。
上記態様としては、互いに隣接する複数の前記画素領域でなる組ごとに1つずつ実装され、前記画素駆動回路は、前記組に属する複数の前記画素領域に配置された前記発光素子に接続され、前記論理回路は、出力を、前記組において、前記発光素子を順次駆動させるように、前記画素駆動回路を順次切り換えることが好ましい。
上記態様としては、前記論理回路は、前記画素領域の組における全部の前記発光素子を順次選択するスキャン回路であることが好ましい。
上記態様としては、前記画素領域内の複数の前記発光素子を制御することが好ましい。
上記態様としては、前記論理回路は、前記セレクタ回路であることが好ましい。
上記態様としては、前記論理回路は、シリアル/パラレル変換回路であることが好ましい。
本発明によれば、高精細化および高解像度化を達成した高画質な発光表示装置および発光表示装置の画素回路チップを実現できる。
以下に、本発明の実施の形態に係る発光表示装置および発光表示装置の画素回路チップの詳細を図面に基づいて説明する。但し、図面は模式的なものである。また、図面相互間においても互いの寸法の関係や比率や形状が異なる部分が含まれている。
[第1の実施の形態]
(発光表示装置の概略構成)
図1は、第1の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1の概略構成を示している。マイクロLEDディスプレイ1は、回路基板としてのFPCバックプレーン2と、発光部3と、画素回路チップ4と、を備えている。本実施の形態においては、画素回路チップ4は、画素駆動回路5および論理回路としてのスキャン回路6を内蔵している。
(発光表示装置の概略構成)
図1は、第1の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1の概略構成を示している。マイクロLEDディスプレイ1は、回路基板としてのFPCバックプレーン2と、発光部3と、画素回路チップ4と、を備えている。本実施の形態においては、画素回路チップ4は、画素駆動回路5および論理回路としてのスキャン回路6を内蔵している。
FPCバックプレーン2は、可撓性を有するFPC(Flexible Printed Circuits)で構成されている。図1に示すように、FPCバックプレーン2は、表面にマトリクス状に区画されて配置された複数の画素領域2Aを有する。それぞれの画素領域2A内には、発光部3が実装されている。
図1に示すように、互いに隣接する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)には、これら4つの画素領域2Aの中央部に、これら4つの画素領域2Aで共用される画素回路チップ4が実装されている。すなわち、画素回路チップ4は、FPCバックプレーン2に区画された互いに隣接する4つの画素領域2Aの組に対して1つずつ実装されている。また、全ての画素領域2Aは、当該画素領域2Aが属する組で共用される画素回路チップ4に接続されている。
図2に示すように、本実施の形態におけるFPCバックプレーン2は、内側に3層の絶縁層21,22,23を有する4層の配線層を備える多層構造である。FPCバックプレーン2の表裏面には、配線層24n,25nなどが形成されている。絶縁層21と絶縁層22との間、および絶縁層22と絶縁層23との間には、配線層26n,27nが形成されている。また、FPCバックプレーン2には、3層の絶縁層21,22,23を貫通するスルーホールビア28nや、3層の絶縁層21,22,23のうちの接合する2層を貫通するビア29nが形成されている。
図1に示すように、発光部3は、それぞれR(赤)、G(緑)、B(青)の異なる発光を行う発光素子としてのマイクロLEDチップ3R,3G,3Bの3つのチップで構成されている。
図2に示すように、それぞれのマイクロLEDチップ3R,3G,3Bの下面には、電極31,32が設けられている。これら電極31,32は、FPCバックプレーン2の表面に形成された配線層24nのパッド部に接続されている。画素回路チップ4の下面には、複数の電極41nが設けられている。これら電極41nは、FPCバックプレーン2の所定の配線層24nのパッド部に接続されている。
(画素回路チップの構成)
ここで、FPCバックプレーン2に形成した配線パターンの説明に先駆けて、図3から図7を用いて、本実施の形態に係る画素回路チップ4の構成について説明する。
ここで、FPCバックプレーン2に形成した配線パターンの説明に先駆けて、図3から図7を用いて、本実施の形態に係る画素回路チップ4の構成について説明する。
図3に示すように、画素回路チップ4は、画素駆動回路5および論理回路としてのスキャン回路6を内蔵している。
画素駆動回路5は、画像信号の各RGBデータ電圧を、マイクロLEDチップ3R,3G,3Bを駆動するための電流に変換するための回路である。図4に示すように、画素駆動回路5は、3つの画素駆動回路5R,5G,5Bで構成されている。これら画素駆動回路5R,5G,5Bは、赤、緑、青のそれぞれのマイクロLEDチップ3R,3G,3Bを駆動するための駆動電流出力Rout,Gout,Boutを出力する。
図5に示すように、画素駆動回路5R,5G,5Bは、例えば、駆動用トランジスタとしての第1トランジスタM1と、第1トランジスタM1のゲートに適宜のアナログ電圧駆動を行う第2トランジスタM2と、マイクロLEDチップ3R,3G,3Bの点灯(発光)のオンオフ駆動を行う第3トランジスタM3と、その他、第4トランジスタM4、第5トランジスタM5、第6トランジスタM6、および容量Csと、を備えて構成されている。画素駆動回路5R,5G,5Bは、マイクロLEDチップ3R,3G,3Bの電流駆動を行うための駆動トランジスタとしての第1トランジスタM1のしきい値特性を補償する機能を備える。
スキャン回路6は、画素駆動回路5(5R,5G,5B)を駆動するための制御信号を出力する回路であり、シフトレジスタなどから構成されている。図6に示すように、スキャン回路6は、例えば、5つのインバータInv1〜Inv5と、4つのトランスファーゲートTrn1〜Trn4と、でシフトレジスタとして機能する。
本実施の形態では、画素駆動回路5を構成する画素駆動回路5R,5G,5Bおよびスキャン回路6は、シリコン回路の設計ルールに基づいて微小なシリコンチップ内に作り込まれている。このため、本実施の形態では、画素領域2Aの大きさに比べて微細な画素回路チップ4に多くの素子を組み込むことが可能である。
(発光表示装置の表示面)
図7に模式的に示すように、画素回路チップ4にスキャン回路6を内蔵したことにより、FPCバックプレーン2の表示面の両側の額縁部2s1,2s2にスキャンドライバなどを作製する必要がなくなる。そのため、表示面を最大限にアクティブ領域として有効活用することが可能となる。なお、図7に示すように、本実施の形態では、FPCバックプレーン2には、データドライバ7のみを接続する構成でよい。
図7に模式的に示すように、画素回路チップ4にスキャン回路6を内蔵したことにより、FPCバックプレーン2の表示面の両側の額縁部2s1,2s2にスキャンドライバなどを作製する必要がなくなる。そのため、表示面を最大限にアクティブ領域として有効活用することが可能となる。なお、図7に示すように、本実施の形態では、FPCバックプレーン2には、データドライバ7のみを接続する構成でよい。
図8は、図7に示した本実施の形態に係るマイクロLEDディスプレイ1に対する比較例を示す。図8に示すマイクロLEDディスプレイ100は、FPCバックプレーン2に区画された複数の画素領域2Aのそれぞれの領域内に、画素駆動回路101を形成している。
画素駆動回路101は、LTPS−TFTを作製するプロセスを用いて作製した回路である。この比較例では、回路の集積度が高い場合、画素領域2Aに画素駆動回路以外の回路を作り込むことが困難であり、配線やLTPS−TFTに起因する画素領域2A内や画素領域2A同士の間に発生する寄生インピーダンスなどの影響が問題となる。
図8に示すように、LTPS−TFTを用いるスキャン回路(スキャンドライバ)6Aでは、パネル内の1ライン分の負荷を駆動しなければならず、そのため出力バッファサイズを大きくしなければならない。したがって、LTPS−TFTを作り込んだFPCバックプレーン2においては、額縁部2s1のサイズへの影響が大きい。
これに対して、本実施の形態に係る画素回路チップ4を備えるマイクロLEDディスプレイ1では、出力は当段の画素領域2Aへの出力の負荷だけしかかからない。さらに、シリコンチップに内蔵されたシリコントランジスタは、結晶シリコンから造られているため、多結晶シリコンから造られているLTPS−TFTの10倍以上の駆動能力を持っているため、より小さいサイズのトランジスタを配置することで対応が可能である。
また、図8に示した比較例では、表示面の額縁部2s1,2s2に、LTPS−TFTを含むスキャン回路6A,エミッションドライバ6Bなどを作製する必要があるため、表示面のアクティブ領域を干渉するという問題があった。特に、モバイル対応のディスプレイでは、額縁部の面積を極力削減して、表示面のアクティブ領域の面積を確保することが重要である。
図3に示すように、本実施の形態に係る画素回路チップ4においては、前段に配置された画素回路チップ4のスキャン回路6から入力された信号は、当段のスキャン回路6に入力され、その出力が当段の画素回路チップ4内の画素駆動回路5へ出力されるとともに、後段の画素回路チップ4のスキャン回路6へ出力される。当段の画素回路チップ4を共有する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)では、それぞれに実装された発光部3が、画素駆動回路5からのLED駆動用出力によって、順次駆動される。
図9は、本実施の形態に係る画素回路チップ4を用いたマイクロLEDディスプレイ1の動作タイミングを示す。図7に示すように、本実施の形態では、クロックで生成された切り替え信号SELの所定のタイミングに合わせて、4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)で発光させるデータ信号dataが送られるようになっている。
スキャン信号O1,O2,O3,O4は、切り替え信号SELに基づいてスキャン回路6で作成される信号であって、1つずつ画素駆動データを転送するようになっている。スキャン回路6は、前段のスキャン回路6からの入力を受けることにより、データ信号dataに基づいて、画素駆動回路5から画素領域2A(PIX1,PIX2,PIX3,PIX4)の発光部3へ順次駆動出力を出力するように、制御信号を出力する。
(FPCバックプレーンの配線パターン)
次に、図10を用いて、画素回路チップ4を共有する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)内に形成した配線について説明する。
次に、図10を用いて、画素回路チップ4を共有する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)内に形成した配線について説明する。
図10に示すFPCバックプレーン2においては、組をなす4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)に対して1つの画素回路チップ4を実装する場合の配線パターンの一例を示す。画素回路チップ4は、4つの画素領域2Aの中央の実装領域Aに実装されるようになっている。なお、このFPCバックプレーン2に実装される画素回路チップ4は、スキャン回路6を2つ備えるものを用いる。
図10に示すように、組を構成する4つの画素領域2Aには、配線24n1,24n6が入力側2端子であり、配線24n7,24n12が出力側2端子となる。入力側の配線24n1と配線24n6との間には、4本の配線24n2,24n3,24n4,24n5が形成されている。これら配線24n2,24n3,24n4,24n5は、それぞれRデータ,Gデータ,Bデータと切り替え信号SELの配線である。
出力側2端子となる配線24n7と配線24n12との間の4本の配線24n8,24n9,24n10,24n11は、Rデータ,Gデータ,Bデータと切り替え信号SELの4本である。
例えば、画素領域2A(PIX2)においては、発光部3の3つのマイクロLEDチップ3R,3G,3Bの一方の電極31に接続される3つの配線24n16,24n17,24n18が形成されている。その他の画素領域2A(PIX1,PIX3,PIX4)のそれぞれにおいても、3つのマイクロLEDチップ3R,3G,3Bに接続される3つの配線を備えている。
各画素領域2A(例えば、PIX2)には、3つのマイクロLEDチップ3R,3G,3Bの他方の電極32に接続される1本の配線24n27が形成されている。
図10においては、4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)において、FPCバックプレーン2の裏面側の配線と接続するためのスルーホールビアとしては、2本のスルーホールビア28n1,28n2が設けられている。なお、これらスルーホールビア28n1,28n2は、それぞれ隣接する4つの画素領域2Aと兼用されるため、4つの画素領域2Aにおいて平均1つのスルーホールビア28nが設けられたことになる。その他の配線としては、配線24n29,24n30の2本の配線がそれぞれスルーホールビア28n1,28n2に接続するように形成されている。
以上、本実施の形態に係るマイクロLEDディスプレイ1におけるFPCバックプレーン2に形成した配線パターンについて説明したが、図10に示したように、1つの画素領域2A内において、従来を示す比較例(図11)より、配線が占める面積の割合が小さいことが判る。このため、従来の画素領域内にLTPS−TFTを備える画素駆動回路を作製した場合に比べて、発光部3の配置スペースを稼ぐことが可能となる。また、本実施の形態では、1つの画素領域2A内において、配線が占める面積の割合が小さいため、画素領域2Aを縮小化することが可能となり、ディスプレイの高精細化および高画質化を達成できる。
本実施の形態に係るマイクロLEDディスプレイ1におけるFPCバックプレーン2では、配線数が少なく、LTPS−TFTを用いないため、画素領域2A内や画素領域2A間の寄生インピーダンスなどの影響を抑制できる。したがって、本実施の形態に係るFPCバックプレーン2を備えたマイクロLEDディスプレイ1では、信号ノイズが発生を抑制でき、マイクロLEDディスプレイ1の画質を向上させることができる。
本実施の形態に係るマイクロLEDディスプレイ1では、上述のように配線数を少なくすることができるため、FPCバックプレーン2を構成する配線層の数を少なくすることが可能となる。例えば、図2に示すように、絶縁層21,22,23を有する4層の配線構造としたが、配線構造の層数を減らすことも可能となる。
図11は、本実施の形態に係るマイクロLEDディスプレイ1に対する比較例を示す。この比較例は、それぞれの画素領域に、画素回路チップを1つずつ実装した場合を示す。この比較例で用いる画素回路チップは、画素駆動回路のみを備える。
以下、図11を用いて、比較例における1つの画素領域2A(図11中左上)に着目して配線パターンについて説明する。画素領域PIX1においては、表面側に、入力側の3つの配線24n1〜24n3と、出力側の3つの配線24n10〜24n12と、発光部3の3つのマイクロLEDチップ3R,3G,3Bの電極側に接続する3つの配線24n6〜24n8と、配線24n5と、が形成されている。
さらに、画素領域PIX1においては、3つのスルーホールビア28n1,28n3,28n4と、3つのビア29n1,29n2,29n3と、FPCバックプレーン2の裏面側の3つの配線25n1,25n2,25n3と、を備える。
図11から判るように、それぞれの画素領域2Aの実装領域Aに、画素回路チップを実装しようとする場合、画素回路チップの占有面積が画素領域2A内の面積に対して大きな割合となる。このため、発光部3の占有領域を画素回路チップが干渉するという問題がある。
また、1つの画素領域2A内において、信号線、コントロール線、電源線などを配置する必要があるため、FPCバックプレーン2における端子数が増加するという問題がある。このように、比較例では、画素回路チップに接続する配線が密集するため、FPCバックプレーン2の製造工程が増加するという問題がある。
[第2の実施の形態]
(発光表示装置の概略構成)
次に、図12から図16を用いて、本発明の第2の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Aについて説明する。なお、本実施の形態において、上記第1の実施の形態に係るマイクロLEDディスプレイ1と同一部材または類似の部材には、同一または類似の符号を付して説明を省略する。
(発光表示装置の概略構成)
次に、図12から図16を用いて、本発明の第2の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Aについて説明する。なお、本実施の形態において、上記第1の実施の形態に係るマイクロLEDディスプレイ1と同一部材または類似の部材には、同一または類似の符号を付して説明を省略する。
マイクロLEDディスプレイ1Aは、回路基板としてのFPCバックプレーン2と、発光部3(図13参照)と、画素回路チップ4Aと、を備えている。図12に示すように、本実施の形態においては、画素回路チップ4Aは、画素駆動回路5および論理回路としてのセレクタ回路8を内蔵している。
本実施の形態においても、互いに隣接する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)には、これら4つの画素領域2Aの中央部に、これら4つの画素領域2Aで共用される画素回路チップ4Aが実装されている。すなわち、画素回路チップ4Aは、FPCバックプレーン2に区画された互いに隣接する4つの画素領域2Aの組に対して1つずつ実装されている。また、全ての画素領域2Aは、画素領域2Aが属する組で共用される画素回路チップ4Aに接続されている。
図13に示すように、発光部3は、それぞれR(赤)、G(緑)、B(青)の異なる発光を行う発光素子としてのマイクロLEDチップ3R,3G,3Bの3つのチップで構成されている。
(画素回路チップの構成)
上述のように、画素回路チップ4Aは、画素駆動回路5および論理回路としてのセレクタ回路8を内蔵している。画素駆動回路5は、画像信号の各RGBデータ電圧を、マイクロLEDチップ3R,3G,3Bを駆動するための電流に変換するための回路である。これら画素駆動回路5は、赤、緑、青のそれぞれのマイクロLEDチップ3R,3G,3Bを駆動するための駆動電流出力Rout,Gout,Boutを出力する。
上述のように、画素回路チップ4Aは、画素駆動回路5および論理回路としてのセレクタ回路8を内蔵している。画素駆動回路5は、画像信号の各RGBデータ電圧を、マイクロLEDチップ3R,3G,3Bを駆動するための電流に変換するための回路である。これら画素駆動回路5は、赤、緑、青のそれぞれのマイクロLEDチップ3R,3G,3Bを駆動するための駆動電流出力Rout,Gout,Boutを出力する。
セレクタ回路8は、画素駆動回路5(5R,5G,5B)を駆動するための制御信号を出力する回路である。図14に示すように、セレクタ回路8は、例えば、3つのインバータInv1〜Inv3と、2つのNORゲートNor1,Nor2と、で構成される論理回路である。
本実施の形態においても、画素駆動回路5を構成する画素駆動回路5R,5G,5Bおよびセレクタ回路8は、シリコン回路の設計ルールに基づいて微小なシリコンチップ内に作り込まれている。このため、本実施の形態では、画素領域2Aの大きさに比べて微細な画素回路チップ4Aに多くの素子を組み込むことが可能である。
図12に示すように、本実施の形態に係る画素回路チップ4Aにおいては、左右に隣接して配置された画素領域2Aに、3本のRGB信号と、1本のSELの合計4本の信号が入力される。
図15は、この画素回路チップ4Aを用いたマイクロLEDディスプレイ1Aの駆動タイミングを示すタイミングチャートである。図15に示すように、SELは、1/2HS周期毎に反転する信号が入力され、左右に隣接する画素領域2Aに相当するスキャン信号(ScanR,ScanL)を生成する。生成された各スキャン信号により、入力されたRGBデータが各画素領域2A(PIX3とPIX4、もしくはPIX1とPIX2)へ書き込まれる。図14に示すように、スキャン信号Scanと切り替え信号SELから、上記ScanR信号とScanL信号が生成される。
このようなセレクタ回路8の出力は、画素回路チップ4A内の画素駆動回路5へ出力される。この画素回路チップ4Aを共有する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)では、それぞれに実装された発光部3が、画素駆動回路5からのLED駆動用出力によって、順次駆動される。
(FPCバックプレーンの配線パターン)
次に、図13を用いて、画素回路チップ4Aを共有する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)内に形成した配線パターンについて説明する。これら4つの画素領域2Aの中央には、画素回路チップ4Aが実装される実装領域Aが配置される。
次に、図13を用いて、画素回路チップ4Aを共有する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)内に形成した配線パターンについて説明する。これら4つの画素領域2Aの中央には、画素回路チップ4Aが実装される実装領域Aが配置される。
図13に示すように、左右に隣接するように配置された画素領域2A同士は、3本のRGB配線24nR,24nG,24nBと、1本のSEL配線24nSELとの4本を共用している。
1つの画素領域2A(例えば、PIX3)では、発光部3の3つのマイクロLEDチップ3R,3G,3Bの一方の電極に接続される3の配線24n1,24n2,24n3と、画素回路チップ4Aを制御するための制御信号を伝搬させる制御線としての配線24n4,25n1(画素領域PIX3の裏面側)と、電源側のビア29n1を備えている。なお、上記の制御信号は、例えば60Hz(17.67ms)のフレームタイミングに基づいて外部で作成され、ディスプレイの各水平方向のラインごとに、スキャン信号として画素回路チップ4Aに入力される。そして、制御信号が入力されるタイミングに基づいて、各画素回路チップ4A内の回路は、順次コントロールされる。
なお、制御線としての配線24n4は、隣接する画素領域2A(PIX4)の配線25n2(画素領域PIX3の裏面側)と接続されている。また、画素領域2A(PIX3)には、発光部3の3つのマイクロLEDチップ3R,3G,3Bの他方の電極に接続される配線24n5が形成されている。
以上、本実施の形態に係るマイクロLEDディスプレイ1AにおけるFPCバックプレーン2に形成した配線パターンについて説明したが、図13に示したように、1つの画素領域2A内において、配線が占める面積の割合が小さいことが判る。このため、画素領域内にLTPS−TFTを備える画素駆動回路を作製した場合に比べて、発光部3の配置スペースを稼ぐことが可能となる。
本実施の形態に係るマイクロLEDディスプレイ1AにおけるFPCバックプレーン2では、セレクタ回路8を用いたことにより、隣接する画素領域2A同士で配線を兼用することができるため、総配線数を少なくできる。このため、画素回路チップ4Aの電極数を減らすことができ、チップサイズを縮小することができる。
本実施の形態によれば、配線数などを少なくすることによって、寄生インピーダンスなどの影響を抑制できる。したがって、本実施の形態に係る画素回路チップ4Aを備えたマイクロLEDディスプレイ1Aでは、信号ノイズの発生を抑制でき、マイクロLEDディスプレイ1Aの画質を向上させることができる。
図16は、本実施の形態に係るマイクロLEDディスプレイ1Aに対する比較例を示す。この比較例は、画素回路チップがセレクタ回路を内蔵していない例である。この比較例においても、4つの画素領域2Aの中央に、画素回路チップ4Aが配置されている。この比較例は、各画素領域2Aのそれぞれが、RGBに対応する配線24R,24G,24Bを備えている。このように、互いに隣接する画素領域2A同士は、RGBの配線の組を兼用しないため、図示しない画素回路チップの電極数は多くなる。すなわち、互いに隣接する画素領域2A同士では6本のRGBの配線が必要となり、これに接続される画素回路チップの電極数も多くなる。
したがって、本実施の形態に係るマイクロLEDディスプレイ1Aにおいては、セレクタ回路8を備えることにより、画素回路チップ4Aに接続する配線数を少なくできるため、画素回路チップ4Aを小さくすることが可能となる。したがって、本実施の形態では、画素領域2Aの面積を小さくすることが可能となり、ディスプレイの高精細化および高画質化を達成できる。
[第3の実施の形態]
(発光表示装置の構成)
次に、図17から図19を用いて、本発明の第3の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Bについて説明する。なお、本実施の形態において、上記第1の実施の形態に係るマイクロLEDディスプレイ1と同一部材または類似の部材には、同一または類似の符号を付して説明を省略する。
(発光表示装置の構成)
次に、図17から図19を用いて、本発明の第3の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Bについて説明する。なお、本実施の形態において、上記第1の実施の形態に係るマイクロLEDディスプレイ1と同一部材または類似の部材には、同一または類似の符号を付して説明を省略する。
図17は、FPCバックプレーン2における互いに隣接する4つの画素領域2Aを示す平面図であり、上記第1の実施の形態で用いた3つのマイクロLEDチップ3R,3G,3Bでなる発光部3と同様の発光部が実装される。また、4つの画素領域2Aの中央部には、図18に示すような画素回路チップ4Bが実装される実装領域Aが配置されている。
本実施の形態においても、互いに隣接する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)には、これら4つの画素領域2Aの中央部に、これら4つの画素領域2Aで共用される画素回路チップ4Bが実装される。すなわち、画素回路チップ4Bは、FPCバックプレーン2に区画された互いに隣接する4つの画素領域2Aの組に対して1つずつ実装されている。また、全ての画素領域2Aは、画素領域2Aが属する組で共用される画素回路チップ4Bに接続されている。
(画素回路チップの構成)
図18に示すように、本実施の形態においては、画素回路チップ4Bは、画素駆動回路5と、論理回路としてのスキャン回路6およびシリアル/パラレル変換回路9と、を内蔵している。
図18に示すように、本実施の形態においては、画素回路チップ4Bは、画素駆動回路5と、論理回路としてのスキャン回路6およびシリアル/パラレル変換回路9と、を内蔵している。
画素駆動回路5は、画像信号の各RGBデータ電圧を、マイクロLEDチップ3R,3G,3Bを駆動するための電流に変換するための回路である。これら画素駆動回路5は、赤、緑、青のそれぞれのマイクロLEDチップ3R,3G,3Bを駆動するための駆動電流出力を出力する。
スキャン回路6は、画素駆動回路5(5R,5G,5B)を駆動するための制御信号を出力する回路であり、シフトレジスタなどから構成されている。本実施の形態においても、上記第1の実施の形態と同様に、図6に示すスキャン回路6を用いる。
本実施の形態に係る画素回路チップ4Bにおいては、図19のタイミングチャートで示すように、RGBデータをシリアルデータSdataとして入力させ、シリアル/パラレル変換回路9内でそれぞれのRedデータ、Greenデータ、Blueデータに変換する。シリアル/パラレル変換回路9は、シフトレジスタ回路を用いることで、少ない回数で簡単に構成できる。イネーブルデータEnableとしては、スキャン回路6からのスキャン信号を用いることができる。
このようなシリアル/パラレル変換回路9のRedデータ、Greenデータ、Blueデータの出力は、画素駆動回路5へ出力される。この画素回路チップ4Bを共有する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)では、それぞれに実装された発光部3が、画素駆動回路5からのLED駆動用出力によって、順次駆動される。
本実施の形態においても、画素駆動回路5を構成する画素駆動回路5R,5G,5Bと、スキャン回路6と、シリアル/パラレル変換回路9と、は、シリコン回路の設計ルールに基づいて微小なシリコンチップ内に作り込まれている。このため、本実施の形態では、画素領域2Aの大きさに比べて微細な画素回路チップ4Bに多くの素子を組み込むことが可能である。
(FPCバックプレーンの配線パターン)
次に、図17を用いて、画素回路チップ4Bを共有する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)内に形成した配線パターンについて説明する。
次に、図17を用いて、画素回路チップ4Bを共有する4つの画素領域2A(PIX1,PIX2,PIX3,PIX4)内に形成した配線パターンについて説明する。
図17に示すFPCバックプレーン2においては、画素回路チップ内にシリアル/パラレル変換回路を内蔵すると、左右に隣接するように配置された画素領域2A同士で、入力側および出力側において、RGBデータ配線を1本の配線24nRGBにすることができる。このため、互いに横方向に隣接する一対の画素領域2Aにおいては、配線数を2本減らすことができる。したがって、画素領域2Aの面積を縮小することが可能となり、マイクロLEDディスプレイ1Bの高精細化および高解像度化に寄与することができる。
さらに、本実施の形態では、画素回路チップ4Bの電極数を減らすことができるため、チップサイズを縮小することができる。また、本実施の形態によれば、寄生インピーダンスなどの影響を抑制できる。したがって、本実施の形態に係る画素回路チップ4Bを備えたマイクロLEDディスプレイ1Bでは、信号ノイズが発生を抑制でき、マイクロLEDディスプレイ1Bの画質を向上させることができる。
[第4の実施の形態]
図20は、本発明の第4の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Cを示す。本実施の形態に係るマイクロLEDディスプレイ1Cは、FPCバックプレーン10のY方向に沿って延びるように配線11,12が形成されている。そして、これら配線11,12に沿って等間隔に複数の画素領域10Aが設定されている。なお、画素領域10Aには、発光部3や画素回路チップ4Cが実装されている。
図20は、本発明の第4の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Cを示す。本実施の形態に係るマイクロLEDディスプレイ1Cは、FPCバックプレーン10のY方向に沿って延びるように配線11,12が形成されている。そして、これら配線11,12に沿って等間隔に複数の画素領域10Aが設定されている。なお、画素領域10Aには、発光部3や画素回路チップ4Cが実装されている。
本実施の形態では、互いに隣接する画素領域2Aの列同士の間の領域に、Y方向に沿って延びるスリット50を形成している。本実施の形態では、画素回路チップ4Cに論理回路が内蔵され、例えば上記第1の実施の形態のように、スキャン回路6によりY方向のみに配線を形成できる場合に、長いスリット50をFPCバックプレーン10へ形成できる。
本実施の形態に係るマイクロLEDディスプレイ1Cでは、Y方向に延びるスリット50を形成したことにより、X方向、Y方向への曲げ、延伸力に対する耐性をより向上できる。したがって、本実施の形態では、配線が破損することや、画素回路チップ4Cの接続の破損などの発生を抑制できる。
[第5の実施の形態]
図21は、本発明の第5の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Dを示す。本実施の形態に係るマイクロLEDディスプレイ1Dは、上記第4の実施の形態に係るマイクロLEDディスプレイ1Cに対して、スリット51の長さが異なり、複数のスリット51がY方向に沿って間欠的に形成されている。
図21は、本発明の第5の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Dを示す。本実施の形態に係るマイクロLEDディスプレイ1Dは、上記第4の実施の形態に係るマイクロLEDディスプレイ1Cに対して、スリット51の長さが異なり、複数のスリット51がY方向に沿って間欠的に形成されている。
本実施の形態に係るマイクロLEDディスプレイ1Dでは、Y方向に延びるスリット51を間欠的に形成したことにより、Y方向への耐性をより向上できる。
[第6の実施の形態]
図22は、本発明の第6の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Eを示す。本実施の形態に係るマイクロLEDディスプレイ1Eでは、F複数の配線13が互いに平行をなして、FPCバックプレーン10のX方向に沿って延びるように形成されている。
図22は、本発明の第6の実施の形態に係る発光表示装置としてのマイクロLEDディスプレイ1Eを示す。本実施の形態に係るマイクロLEDディスプレイ1Eでは、F複数の配線13が互いに平行をなして、FPCバックプレーン10のX方向に沿って延びるように形成されている。
そして、これら配線13に沿って等間隔に複数の画素領域10Aが設定されている。配線13に接続された画素領域10Aは、Y方向に隣接する画素領域10Aと配線14で接続されている。
Y方向に沿って配置された画素領域10Aの列同士の間および側方には、配線13同士の間に、Y方向に延びるスリット52が形成されている。また、Y方向に並ぶ画素領域10Aの列において、配線14で接続されていない画素領域10A同士の間には、矩形状の開口部53が形成されている。
本実施の形態に係るマイクロLEDディスプレイ1Eでは、全体としてFPCバックプレーン10に形成したスリット52および開口部53の面積が大きい割合で占めるため、例えば、透明ディスプレイを構成する際の光透過面積を拡大することができる。
[第7の実施の形態]
図23は、本発明の第7の実施の形態に係るマイクロLEDディスプレイ1Fを示す。このマイクロLEDディスプレイ1Fでは、配線13に沿って配置される画素回路チップ4Dが形成されている。配線13に沿って配置された画素回路チップ4Dは、Y方向に接続されない画素回路チップ4Dと、Y方向の両側に1つずつ他の画素回路チップ4Dが配線14で接続された画素回路チップ4Dと、が交互に配置されている。本実施の形態におけるスリット52および開口部53の配置は、上記第6の実施の形態に係るマイクロLEDディスプレイ1Eと同様である。
図23は、本発明の第7の実施の形態に係るマイクロLEDディスプレイ1Fを示す。このマイクロLEDディスプレイ1Fでは、配線13に沿って配置される画素回路チップ4Dが形成されている。配線13に沿って配置された画素回路チップ4Dは、Y方向に接続されない画素回路チップ4Dと、Y方向の両側に1つずつ他の画素回路チップ4Dが配線14で接続された画素回路チップ4Dと、が交互に配置されている。本実施の形態におけるスリット52および開口部53の配置は、上記第6の実施の形態に係るマイクロLEDディスプレイ1Eと同様である。
[その他の実施の形態]
以上、本発明の実施の形態について説明したが、この実施の形態の開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
以上、本発明の実施の形態について説明したが、この実施の形態の開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
例えば、上記の実施の形態では、スキャン回路6およびセレクタ回路8の回路図を示したが、これらは一例であり、スキャン回路6やセレクタ回路8と同等の機能を有する他の回路を適用することも可能である。
例えば、上記の各実施の形態では、発光部3を3つのマイクロLEDチップ3R,3G,3Bの組で構成したが、本発明は、白色光を発光させる1つのマイクロLEDチップのみであっても適用可能である。また、蛍光体と紫外線発光LEDを組み合わせたディスプレイに対しても、適用可能である。
上記の各実施の形態では、4つの画素領域2Aの組に対して1つの画素回路チップ4を実装したが、4つの画素領域2Aの組以外に、互いに隣接する複数の画素領域2Aの組に適用することも可能である。
また、上記の各実施の形態では、回路基板としての可撓性を有するFPCバックプレーン2を用いているが、可撓性を有しない回路基板であっても勿論よい。
上記の各実施の形態では、発光素子としては、マイクロLEDチップ3R,3G,3Bを適用したマイクロLEDディスプレイ1の構成を適用したが、発光素子としてOLEDを適用することも本発明の適用範囲である。なお、OLEDとしては、従来のように、蒸着法を用いて作製してもよいし、各画素領域2A内にチップ実装してもよいし、FPCバックプレーン2の上に印刷法によって作製してもよい。
A 実装領域
1,1A,1B,1C,1D,1E,1F マイクロLEDディスプレイ(発光表示装置)
2 FPCバックプレーン(回路基板)
2A 画素領域
2s1,2s2 額縁部
3 発光部
3R,3G,3B マイクロLEDチップ(発光素子)
4,4A,4B,4C,4D 画素回路チップ
5 画素駆動回路
6 スキャン回路(論理回路)
7 データドライバ
8 セレクタ回路(論理回路)
9 シリアル/パラレル変換回路(論理回路)
10 FPCバックプレーン(回路基板)
10A 画素領域
11、12、13,14 配線
21,22,23 絶縁層
24n,25n,26n,27n 配線層
28 スルーホールビア
29 ビア
31,32 電極
41n 電極
50,51,52, スリット
53 開口部
1,1A,1B,1C,1D,1E,1F マイクロLEDディスプレイ(発光表示装置)
2 FPCバックプレーン(回路基板)
2A 画素領域
2s1,2s2 額縁部
3 発光部
3R,3G,3B マイクロLEDチップ(発光素子)
4,4A,4B,4C,4D 画素回路チップ
5 画素駆動回路
6 スキャン回路(論理回路)
7 データドライバ
8 セレクタ回路(論理回路)
9 シリアル/パラレル変換回路(論理回路)
10 FPCバックプレーン(回路基板)
10A 画素領域
11、12、13,14 配線
21,22,23 絶縁層
24n,25n,26n,27n 配線層
28 スルーホールビア
29 ビア
31,32 電極
41n 電極
50,51,52, スリット
53 開口部
Claims (12)
- 表面に複数の画素領域がマトリクス状に配置される回路基板と、
前記画素領域のそれぞれに配置される少なくとも1つ以上の発光素子を備える発光部と、
前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップと、
を備えた発光表示装置であって、
前記画素回路チップは、
前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、
前記論理回路は、
出力を、
互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させる、
発光表示装置。 - 前記画素回路チップは、
互いに隣接する複数の前記画素領域でなる組ごとに1つずつ実装され、
前記画素駆動回路は、前記組に属する複数の前記画素領域に配置された前記発光素子に接続され、
前記論理回路は、
出力を、
前記組において、前記発光素子を順次駆動させるように、前記画素駆動回路を順次切り換える、
請求項1に記載の発光表示装置。 - 前記論理回路は、スキャン回路である、
請求項1または請求項2に記載の発光表示装置。 - 前記画素領域は、複数の前記発光素子を備え、
前記画素回路チップは、前記複数の前記発光素子を制御する、
請求項1から請求項3のいずれか一項に記載の発光表示装置。 - 前記論理回路は、セレクタ回路である、
請求項4に記載の発光表示装置。 - 前記論理回路は、シリアル/パラレル変換回路である、
請求項1から請求項3のいずれか一項に記載の発光表示装置。 - 表面に複数の画素領域がマトリクス状に配置される回路基板と、前記画素領域のそれぞれに配置される少なくとも1つ以上の発光素子を備える発光部と、を備えた発光表示装置に、前記画素領域に対応して実装されて前記発光部の前記発光素子を駆動する画素回路チップであって、
前記画素領域内に配置された前記発光素子に接続される画素駆動回路と、前記画素駆動回路に接続される論理回路と、を備え、
前記論理回路は、
出力を、
互いに隣接する前記画素領域の前記発光素子を順次駆動させるように、前記画素駆動回路に入力させる、
画素回路チップ。 - 互いに隣接する複数の前記画素領域でなる組ごとに1つずつ実装され、
前記画素駆動回路は、前記組に属する複数の前記画素領域に配置された前記発光素子に接続され、
前記論理回路は、
出力を、
前記組において、前記発光素子を順次駆動させるように、前記画素駆動回路を順次切り換える、
請求項7に記載の画素回路チップ。 - 前記論理回路は、前記画素領域の前記組における全部の前記発光素子を順次選択するスキャン回路である、
請求項7または請求項8に記載の画素回路チップ。 - 前記画素領域内の複数の前記発光素子を制御する、
請求項7から請求項9のいずれか一項に記載の画素回路チップ。 - 前記論理回路は、セレクタ回路である、
請求項10に記載の画素回路チップ。 - 前記論理回路は、シリアル/パラレル変換回路である、
請求項7から請求項9のいずれか一項に記載の画素回路チップ。
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