発明の詳細な説明
〔発明の分野〕
[01]本発明は、一般的には半導体デバイスに関し、より具体的には、窒化物ベースの活性層(窒化物系活性層)を含む高電子移動度トランジスタに関する。
〔発明の背景〕
[02]窒化ガリウム(Gallium Nitride,GaNとも称される)を含む半導体デバイスは、大電流を流し、かつ、高電圧をサポートする能力を有する。これにより、当該半導体デバイスは、パワー半導体デバイスに関してさらに期待が高まっている。近年、高パワー(高電力)/高周波アプリケーション(用途)のためのデバイスの開発に対して、研究の取り組みが集中している。一般に、これらのタイプのアプリケーションに応じて製造されたデバイスは、高い電子移動度を示すデバイス構造に基づいている。当該デバイスは、(i)ヘテロ接合電界効果トランジスタ(heterojunction field effect transistors,HFETとも称される)、(ii)高電子移動度トランジスタ(high electron mobility transistors,HEMTとも称される)、または、(iii)変調ドープ電界効果トランジスタ(modulation doped field effect transistors,MODFETとも称される)、とも呼ばれる。HEMTは、例えば、RF/マイクロ波電力増幅器または電力スイッチ等のアナログ回路アプリケーションに有用である。このようなデバイスは、典型的には、(i)例えば1000V(ボルト)までの高電圧に耐えることができる、または、(ii)例えば100kHzから100GHzまでの高周波数において動作可能である。
[03]ウルツ鉱型III族窒化物層(wurzite III-nitride layer)には、2タイプの分極、すなわち圧電性(圧電現象)(piezoelectricity)および自発分極(spontaneous polarization)が存在する。圧電性は、結晶が非中心対称であり、構成原子のサイズおよび電気陰性度が異なる場合に発生しうる。例えば、ウルツ鉱結晶またはGaN層は、非中心対称である。自発分極は、上記の事項の特別な場合である。自発分極は、上記結晶が当該結晶の理想的な形状から歪曲している場合に生じる。結晶の歪曲は、例えば、結晶の構成原子(例:Ga原子およびN原子)の異なるサイズに起因する。
[04]GaNベースのHEMTは、少なくとも2つの窒化物層を含む。これらの窒化物層は、異なるバンドギャップおよび異なる分極度を有する異なる材料によって形成されている。隣接する窒化物層内の異なる材料は、分極およびバンドギャップエネルギーに離散的なステップを生じさせる。当該離散的なステップは、導電性の2次元電子ガス(two dimensional Electron Gas,2DEGとも称される)に寄与する。2DEGは、電荷がデバイスを通じて流れることを可能とする。2DEGは、2つの層の接合部の近く(より具体的には、より狭いバンドギャップを有する層の内部)に位置する。2000年7月10日付の「Applied Physics Letters Volume 77, number 2」における、Ibbetsonらによる「Polarization effects, surface states, and the source of electrons in AlGaN/GaN heterostructure field effect transistors」(AlGaN/GaNヘテロ構造電界効果トランジスタにおける分極効果、表面状態、および電子源)というタイトルが付された科学刊行物では、AlGaN/GaNヘテロ構造電界効果トランジスタにおける2DEGの起源について、理論的および実験的に検討している。当該構造は、以下の空間電荷コンポーネント、すなわち、(i)イオン性であり、かつ、固定されたGaN層内のバッファ分極電荷、(ii)AlGaN層の頂部におけるイオン化ドナーに起因する表面電荷、(iii)AlGaN/GaN界面(インターフェース)とAlGaN層の頂部表面における、固定されており、かつ、イオン性の分極誘起電荷、および、(iv)2DEG領域内の量子井戸内の電子に起因する負電荷、を含む。外部から印加される電磁界(filed)が存在しない場合、全体としての構造全体が電荷中性でなければならないため、様々な電荷の合計(和)はゼロである。Ibbetsonらは、AlGaN層の表面におけるGaダングリングボンド(未結合手)(Ga-dangling bonds)または不純物などのドナー様表面状態(donor-like surface state)が、HFETにおける2DEG電子のソース(源)である可能性が高いことを、理論的および実験的に実証している。
[05]2008年6月27日に発行された「Effects of Si deposition on AlGaN barrier surfaces in GaN heterostructure field-effect transistors」(GaNヘテロ接合電界効果トランジスタにおけるAlGaNバリア表面に対するSiの堆積による効果)というタイトルが付された科学刊行物において、Onojimaらは、窒化ケイ素パッシベーション(不動態化,表面安定化処理)(SiNパッシベーションとも称される)に起因する、(i)AlGaNポテンシャルバリア(障壁)高さの減少、および、(ii)AlGaN/GaN HFETの2DEG密度の増加、を説明する概略的なモデルを提示している。AlGaNポテンシャルバリア高さの減少について、考えられる原因は、SiN/AlGaN界面に位置するSi原子が、正にイオン化されたドナーとして作用することである。当該ドナーは、AlGaN表面における負の分極電荷を部分的に中和することにより、分極効果によって2DEG密度を増加させうる。
[06]ゼロゲートバイアスにおいてゲートの下方に存在する2DEG領域に起因して、大多数の窒化物デバイスは、ノーマリオンである(すなわち、いわゆるデプレッションモードデバイスである)。ゲートにおける所定の負の電圧(閾値電圧と称される)は、容量性カップリング(capacitive coupling)によって2DEGを空乏化(deplete)させるために必要とされる。例えば、電力スイッチング等の所定のアプリケーションでは、デバイスをスイッチオフするための非ゼロのゲート電圧は、望ましくない。このような場合、制御回路が何らかの理由で故障した場合に、ソースとドレインとの間にガルバニック接続が生じないように、ゲート制御が行われる必要がある。2DEG領域がゼロ印加ゲートバイアスにおけるゲートの下方において空乏化させられる(すなわち、除去される)場合、デバイスはエンハンスメントモードデバイスになりうる。エンハンスメントモードデバイスは、ノーマリオフであるので、当該デバイスが提供する付加的な安全性ゆえに望ましい。エンハンスメントモードデバイスは、電流を伝導するために、ゲートに印加される正のバイアスを必要とする。具体的には、2DEGをフェルミレベル(フェルミ準位)よりも低いレベルに移行(move)させるために、正の電圧がゲートに印加される。ソースとドレインとの間に別の電圧が印加されると、2DEG内の電子はソースからドレインへと移動する。別の事例では、ノーマリオンデバイスとノーマリオフデバイスとを共集積化(co-integrate)することにより、NOTゲート、ORゲート、ANDゲート、NORゲート、NANDゲート、およびXORゲートなどの論理機能性(logic functionality)を作成することが可能になる。別の事例では、エンハンスメントモードデバイスによって負の供給電圧に対する必要性を排除できるので、回路の複雑性およびコストを低減することが可能となる。
[07]ガス系HEMTの表面をSiNによってパッシベート(不動態化)した場合、SiN層のSi原子がHEMTの2DEGに電子を与えることにより、HEMTのチャネルをポピュレートすること(populating)が可能であることが、Onojimaらの文献から理解できる。結晶性SiNはIII族窒化物結晶性の連続体であり、Si原子はドナーとして作用する。換言すれば、GaNベースのHEMTの表面におけるSiNパッシベーション層は、HEMTの2DEGを促進する。従って、HEMTの表面をSiNによってパッシベートすることにより、HEMTのデプレッションモードが防止され、ゼロゲートバイアスにおいても2DEGの導電性が促進される。このため、ノーマリオン動作が確立される。一方、スイッチまたは高温に対応可能な集積回路としてトランジスタを使用するアプリケーションでは、ノーマリオフデバイスを有することが望ましい。それゆえ、本技術分野では、高電力、高電圧、高速、および/または高温条件において動作可能なデバイスに対して、改善された方法および構造が必要とされ続けている。
[08]本発明の目的は、既存の解決策における上述の欠点を克服するデバイスを開示することである。より具体的には、改良されたパッシベーション層を含み、かつ、改良されたエンハンスメントモードを示す高電子移動度トランジスタを開示することが、本発明の目的である。
〔発明の概要〕
[09]本発明の第1の態様によれば、上述の通り規定された目的は、アナログアプリケーションのための高電子移動度トランジスタによって実現される。当該高電子移動度トランジスタは、
基板と、
前記基板の頂部に位置するエピタキシャルIII−N半導体層スタックと、
前記エピタキシャルIII−N半導体層スタックの頂部に位置するゲートと、
前記エピタキシャルIII−N半導体層スタックと前記ゲートとの間に位置するパッシベーションスタックと、を含んでおり、
前記エピタキシャルIII−N半導体層スタックは、活性層を含んでおり、
前記活性層は、
第1活性III−N層と、
ゲート領域内に凹部を有する第2活性III−N層と、
を含んでおり、
前記第1活性III−N層と前記第2活性III−N層との間には、2次元電子ガスが位置しており、
前記パッシベーションスタックは、前記ゲートがバイアスされていない場合に前記2次元電子ガスを空乏化させる電子受容誘電体層を含んでおり、
前記電子受容誘電体層は、前記凹部内に延在しており、
前記電子受容誘電体層は、シリコンおよび/またはアルミニウムによってドーピングされた窒化マグネシウムを含んでいる。
[10]このように、本発明の高電子移動度トランジスタは、改良されたパッシベーションスタック(不動態化スタック,パッシベーション積層体)を含む。当該パッシベーションスタックは、ノーマリオフ動作を良好化(enhance)することによって、当該高電子移動度トランジスタのエンハンスメントモードを改善する。実際に、本発明に係る高電子移動度トランジスタのパッシベーションスタックは、電子受容誘電体層を含む。当該電子受容誘電体層は、パッシベーションスタックとエピタキシャルIII−N半導体層スタック(エピタキシャルIII−N半導体層積層体)との界面において、アクセプタレベル(受容レベル,アクセプタ準位)(acceptor level)を生じさせる。本発明の電子受容誘電体層は、高電子移動度トランジスタのゲートがバイアスされていない場合に、2次元電子ガス(2DEGとも称される)から電子を空乏化(枯渇)させる。従って、高電子移動度トランジスタが動作のためにバイアスされるまで、チャネルは存在せず、電流の流れは生じない。特に、動作時には、2DEGをフェルミレベルの下方から移行させるために、高電子移動度トランジスタのゲートにバイアス電圧が印加される。高電子移動度トランジスタのソースとドレインとの間に別の電圧が印加されると、2DEG内の電子はソースからドレインへと流れる。従って、本発明に係る高電子移動度トランジスタは、例えば、負極性のゲートの給電(供給)が望まれないアプリケーション(例:パワースイッチングまたは集積ロジック)に適している。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
[11]第2活性III−N層内およびゲート領域内に凹部(窪み)(recess)が存在しているため、本発明に係る高電子移動度トランジスタは、第2活性III−N層内に凹部を含まない同様の高電子移動度トランジスタに比べ、ゲートから2DEGへのはるかに高いリーク電流を示す。これは、バリア層(障壁層)がより薄い場合には、(i)トンネリング、トラップアシストンネリング(trap-assisted tunneling)が増加する可能性が向上するとともに、(ii)電子が打ち勝つべきバリア高さ(障壁高さ)が低くなることにより、当該電子が熱電子放出(thermionic emission,すなわちTE)および電界アシスト熱電子放出(Field-assisted thermionic emission,すなわちFTE)によって輸送されうるためである。窒化マグネシウム(すなわち、MgN)を、シリコン(Siとも称される)および/またはアルミニウム(Alとも称される)によってドーピング(ドープ)すると、電子受容誘電体層のバンドギャップが増加する。それゆえ、当該電子受容誘電体層が、(i)ゲート領域内の第2活性III−N層内の凹部内、および、(ii)ゲートと2DEGとの間、に延在している場合、リーク電流が低減される。さらに、Siおよび/またはAlによってMgNをドーピングすると、電子受容誘電体層の誘電率(dielectric constant)が増加する。これにより、ゲートと2DEGとの間のより良好なカップリング(結合)が実現され、改善されたコンダクタンスを示すことができる。さらに、ゲート領域内の第2活性III−N層内の凹部のおかげで、電子受容誘電体層は、2DEGに近づけられる。これにより、ゲートがバイアスされていない場合における、電子受容誘電体層による2DEGからの電子の空乏化を改善できる。本発明の文脈では、窒化マグネシウムをドーピングすることは、窒化マグネシウムをケイ素および/またはアルミニウムによって合金化(alloying)することとして理解される。換言すれば、電子受容誘電体層は、当該電子受容誘電体層が製造される方法とは独立して、不純物ドーピングによって得られる。本発明によれば、シラン(SiH4またはアンモニアとも称される)(NH3前駆体(プリカーサ)とも称される)を用いたSiNの堆積中に、MOCVDチャンバ内に、(i)トリメチルアルミニウム(trimethylaluminium,TMAとも称される)、または、(ii)ビス−シクロ−ペンタジエニル−マグネシウム(Cp)2Mgのそれぞれの、良好に制御されたフロー(流量)を導入することによって、SiNはAlまたはMgによって合金化される。換言すれば、電子受容誘電体層は、シリコンおよび/またはアルミニウムによって合金化された窒化マグネシウムを含む。あるいは、電子受容誘電体層は、マグネシウムおよびアルミニウムによって合金化された窒化シリコンを含む。
[12]電子受容誘電体層の窒化物原子は、パッシベーション接触界面(パッシベーションコンタクトインターフェース)に沿って、第2活性III−N層のIII族原子と結合する。従って、高電子移動度トランジスタのパッシベーションスタックにMg原子を含ませることにより、エピタキシャルIII−N半導体層スタックとパッシベーションスタックとの界面に電子受容レベル(electron accepting level)が生じる。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの2DEGチャネルから電子を空乏化させることができる。負の表面電荷は、エピタキシャルIII−N半導体層スタックとパッシベーションスタックとの界面において、イオン化されたMgアクセプタによってもたらされる。
[13]MgSiNは、高電子移動度トランジスタのゲートがバイアスされていない場合に、当該高電子移動度トランジスタのチャネルを空乏化させる。これにより、高電子移動度トランジスタのエンハンスメントモードを改善できる。電子受容誘電体層の材料であるMgSiNは、大きい(または広い)バンドギャップを示す。当該バンドギャップは、リークを防ぐための高電子移動度トランジスタのゲート誘電体に関して、興味深い誘電体層をもたらす。2014年9月に「Applied Physics Letters Volume 105」において発行された、Quirk J.Bらによる「Band gap and electronic structure of MgSiN2」(MgSiN2のバンドギャップおよび電子構造)というタイトルが付された科学刊行物では、6.3eVに等しいMgSiNのバンドギャップが開示されている。アルミニウムドーピング(Alドーピングとも称される)は、電子受容誘電体層の材料のバンドギャップを増加させる。その結果、高電子移動度トランジスタのパッシベーションに関して、より一層興味深い誘電体層が得られる。そして、より高いバンドギャップとしてゲート誘電体を使用することにより、(i)ゲートへの電子のリーク、または、(ii)当該ゲートからの電子のリークを、より効果的にブロック(阻止)できる。さらに、Alドーピングは、パッシベーションスタックに対するフッ素系プラズマ(フルオロベースのプラズマ)におけるエッチングレート(エッチング率,エッチング速度)に影響を及ぼす。換言すれば、パッシベーションスタックをアルミニウムによってドーピングすることにより、フッ素系プラズマエッチングのためのエッチングストップ層(エッチング停止層)が生成される。MgAlSiNのバンドギャップは、6eVよりも高いと予想される。
[14]2次元電子ガスは、2次元内において自由に移動する電子のガスである。但し、当該電子は、第1に(in the first)緊密に閉じ込められている。この緊密な閉じ込めは、その方向の運動のための量子化されたエネルギーレベルをもたらす。電子は、3D世界(3次元の世界)に埋め込まれた2Dシート(2次元のシート)であるように見える。高電力および/または高周波数アプリケーションのために特に興味深いデバイスは、HEMTとも称される高電子移動度トランジスタである。本発明によれば、パッシベーションスタックは、エピタキシャルIII−N半導体層スタックとゲートとの間に形成されている。パッシベーションスタックは、ゲートの下方にのみ形成され、かつ、付加的にゲート誘電体としての役割を果たしてもよい。あるいは、パッシベーションスタックは、エピタキシャルIII−N半導体層スタックの頂部に形成され、かつ、当該エピタキシャルIII−N半導体層スタックを完全に覆っていてもよい。あるいは、パッシベーションスタックは、エピタキシャルIII−N半導体層スタックの頂部に形成され、かつ、当該エピタキシャルIII−N半導体層スタックの表面を部分的に覆っていてもよい。例えば、パッシベーションスタック(it)は、本発明に係る高移動度電子トランジスタのソースとドレインとの間の非ゲート領域(ungated area)内に形成されてもよい。この場合、パッシベーションスタックは、パッシベーションとしての役割を果たし、かつ、下方に位置する2DEGの空乏化を防止する。
[15]本発明に係る高電子移動度トランジスタにおけるゲートのバイアス電圧は、特に正の電圧に向けて、電子受容誘電体層の厚さに依存する。実際に、電子受容誘電体層は、本発明に係る高電子移動度トランジスタの最大ゲートバイアスを、大きい電圧(高い電圧)へとシフトさせる。電子受容誘電体層は、高電子移動度トランジスタの閾値電圧をもシフトさせる。本発明に係る高電子移動度トランジスタのゲートバイアス電圧は、−10V〜20V(−10Vから20Vまで)であり、好ましくは0V〜10Vである。本発明に係る高電子移動度トランジスタの閾値電圧は、1V〜5Vであり、好ましくは1V〜2Vである。対照的に、ノーマリオン高電子移動度トランジスタの場合、ゲートバイアス電圧は、−2Vに達することが一般的である。当該高電子移動度トランジスタにおけるゲートバイアス範囲は、−10V〜2Vであることが一般的である。
[16]第2活性III−N層は、ゲート領域内に凹部を含む。当該凹部は、前記第2活性III−N層内に少なくとも部分的に延在している。パッシベーション表面が凹部内の第2パッシベーション表面と直接的に接触するように、電子受容誘電体層が当該凹部内に延在している。
[17]このように、本発明に係る高電子移動度トランジスタは、エピタキシャルIII−N半導体層スタックの第2活性III−N層内に形成されたゲートの下方に凹部を有する、絶縁ゲートHEMTである。これにより、高電子移動度トランジスタの閾値電圧は正電圧へとシフトする。このことは、高電子移動度トランジスタのエンハンスメントモードを改善する。
[18]本発明の各実施形態は、III族窒化物ベースのHEMTなどの窒化物ベースのデバイスへの使用に特に適している。III族窒化物(Group III-nitride)またはIII−N族(group III-N)とは、周期表におけるIII族元素の間に形成される半導体化合物を指す。当該III族元素は、例えば、ボロン(ホウ素)(Bとも称される)、アルミニウム(Alとも称される)、ガリウム(Gaとも称される)、インジウム(Inとも称される)、および窒素(Nとも称される)である。2元系(binary)のIII族窒化物化合物の例は、GaN、AlN、BNなどである。III族窒化物は、例えばAlGaNおよびInAlGaNなどの、3元系(ternary)および4元系(quaternary)の化合物をも指す。
[19]あるいは、エピタキシャルIII−N半導体層スタックは、基板と活性層(アクティブ層)との間に成長させられた、エピタキシャル成長バッファ層(緩衝層)を含む。バッファ層は、例えば基板のバンドギャップと当該バッファ層のバンドギャップとが比較的離れている(例えば、それぞれのバンドギャップは1.1eVおよび6.2eVである)という点において、基板とは異なる性質を有しうる。この意味では、高いブレークダウン電圧などの現行の特性をもたらすように、バッファ層は大きい(高い)バンドギャップを有している。当該ブレークダウン電圧は、例えば、250Vよりも高く、好ましくは500Vよりも高く、さらにより好ましくは1000Vよりも高い。当該ブレークダウン電圧は、例えば2000Vよりも高く、またはさらにはるかに高い電圧である。一例として、バッファ層は、大きいバンドギャップを有するIII−Nバッファ層である。本明細書において、IIIは、III族元素を指す。III族元素は、現在では13族元素および3族元素である。これらの元素は、例えば、B、Al、Ga、In、Tl、Sc、Y、ランタニド系列、およびアクチニド系列である。バッファ層は層のスタック(積層体)を含む。一例として、第1層(the first one)は核生成層(nucleation layer)であることが一般的である。
[20]本発明の任意の態様によれば、前記高電子移動度トランジスタは、前記エピタキシャルIII−N半導体層スタックと前記パッシベーションスタックとの間に、界面をさらに含む。前記電子受容誘電体層は、前記界面において電子受容レベル(電子アクセプタレベル,電子受容準位)(electron acceptor level)をもたらす。
[21]これにより、ゲートがバイアスされていない場合には、高電子移動度トランジスタの2DEGは、エピタキシャルIII−N半導体層スタックとパッシベーションスタックとの界面において、当該2DEGの電子が電子受容レベルに向かって流れるにつれて、空乏化させられる。換言すれば、電子受容誘電体層は、エピタキシャルIII−N半導体層スタックとパッシベーションスタックとの界面におけるイオン化電子受容原子の存在によって、負の表面電荷を提供する。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの2DEGの電子を空乏化させることができる。
[22]本発明の任意の態様によれば、前記高電子移動度トランジスタは、前記エピタキシャルIII−N半導体層スタックと前記パッシベーションスタックとの間に、界面をさらに含む。前記電子受容誘電体層は、前記パッシベーションスタック内に電子受容レベルをもたらす。
[23]これにより、ゲートがバイアスされていない場合には、高電子移動度トランジスタの2DEGは、当該2DEGの電子がパッシベーションスタック内の電子受容レベルに向かって流れるにつれて、空乏化させられる。換言すれば、電子受容誘電体層は、パッシベーションスタック内のイオン化電子受容原子の存在によって、負の表面電荷を提供する。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの2DEGの電子を空乏化させることができる。
[24]本発明の任意の態様によれば、前記電子受容誘電体層は、MgSiN、MgAlN、およびMgSiAlNのうちの1つ以上を含む。
[25]本発明の任意の態様によれば、前記電子受容誘電体層は、以下の(i)〜(iii)、
(i)xが0.05〜0.95である、MgxSi1−xN;
(ii)yが0.05〜0.95である、MgyAl1−yN;
(iii)aが0.05〜0.95であり、zが0.05〜0.95であり、かつ、a+zが0.1〜1である、MgaSizAl1−a−zN;
のうちの1つ以上を含む。
[26]MgSiNという用語(ターム)は、xが0.05〜0.95(0.05から0.95まで)である任意の化学量論的比率(MgxSi1−xN)において、Mg、Si、およびNを含む組成物に関する。MgAlNという用語は、yが0.05〜0.95である任意の化学量論的比率(MgyAl1−yN)において、Mg、Al、およびNを含む組成物に関する。MgSiAlNという用語は、aが0.05〜0.95であり、zが0.05〜0.95であり、かつ、a+zが0.1〜1である任意の化学量論的比率(MgaSizAl1−aーzN)において、Mg、Si、Al、およびNを含む組成物に関する。
[27]本発明の任意の態様によれば、前記電子受容誘電体層は、xが0.05〜0.95である、MgxSi1−xNを含む。
[28]このように、電子受容誘電体層の組成物のパラメータxを調整することによって、高電子移動度トランジスタのチャネル内の電子密度を調整できる。
[29]本発明の任意の態様によれば、前記電子受容誘電体層は、yが0.05〜0.95である、MgyAl1−yNを含む。
[30]このように、電子受容誘電体層の組成物のパラメータyを調整することによって、高電子移動度トランジスタのチャネル内の電子密度を調整できる。
[31]本発明の任意の態様によれば、前記電子受容誘電体層は、aが0.05〜0.95であり、zが0.05〜0.95であり、かつ、a+zが0.1〜1である、MgaSizAl1−a−zNを含む。
[32]このように、電子受容誘電体層の組成物のパラメータzを調整することによって、高電子移動度トランジスタのチャネル内の電子密度を調整できる。そして、パラメータaおよびzを調整することによって、電子受容誘電体層の材料のバンドギャップを調整できる。
[33]本発明の任意の態様によれば、前記電子受容誘電体層は、前記エピタキシャルIII−N半導体層スタックの頂部においてエピタキシャル成長させられている。
[34]このように、エピタキシャルIII−N半導体層スタックの形成とともに、電子受容誘電体層が形成されている。完全結晶性電子受容誘電体層(完全な結晶性を有する電子受容誘電体層)は、エピタキシャルIII−N半導体層スタックの頂部にエピタキシャル成長されられている。あるいは、部分結晶性電子受容誘電体層(部分的に結晶性を有する電子受容誘電体層)は、エピタキシャルIII−N半導体層スタックの頂部にエピタキシャル成長されられている。電子受容誘電体層は、エピタキシーツールを利用したエクスサイチュ(ex-situ)堆積によって形成されてよい。当該エピタキシーツールは、例えば、原子層堆積(atomic layer deposition,ALDとも称される)、化学的堆積(chemical vapor deposition,CVDとも称される)、または物理的堆積(physical vapor deposition,PVDとも称される)である。あるいは、電子受容誘電体層は、MOCVDまたはMBEのチャンバ内でのインサイチュ(in-situ)堆積によって形成されてもよい。あるいは、電子受容誘電体層は、同じ材料のアモルファス膜を堆積させ、かつ、熱アニールを用いて当該アモルファス膜(it)を再結晶化することによって、形成されてもよい。
[35]第1活性III−N層と第2活性III−N層との間の格子定数の相違(差)は、活性層の転位(dislocation)をもたらしうる歪みを生じさせる。この歪みは、デバイスの応答を遅延させる界面トラップ状態をもたらしうる。界面トラップ状態は、ダングリングボンド、酸素吸着原子またはヒドロキシル吸着原子、第2活性III−N層の表面においてアクセス可能な貫通転位(threading dislocations)によって生じる表面状態に関連する。従って、エピタキシャルIII−N半導体層スタックの頂部においてエピタキシャル成長させられた電子受容誘電体層は、当該エピタキシャルIII−N半導体層スタックの第2活性III−N層の表面においてダングリングボンドを終結およびパッシベートし、界面トラップの数を制限する。また、当該電子受容誘電体層は、酸素またはヒドロキシルイオンが第2活性III−N層の表面に移動し、当該表面において結合することを防止する。このため、当該電子受容誘電体層は、デバイス性能の改善に有益である。換言すれば、パッシベーションスタックは、デバイス性能の低下の原因となるエピタキシャルIII−N半導体層の表面における作用を低減または排除する。当該デバイス性能の低下の例は、ドレイン電流劣化、より大きい閾値電圧の変動、より大きいオフ電流リークなどである。これらのデバイス性能の低下は、高電子移動度トランジスタのゲートとドレインとの間のトラップ状態の存在に起因している。さらに、結晶性パッシベーションスタックは、エピタキシャルIII−N半導体層および当該エピタキシャルIII−N半導体層の頂部に位置するパッシベーションスタックと一致(整合)する格子定数を有しうる。従って、界面のいずれかの側に適切な結合の一致性(bond-matching)をもたらすことができる。その結果、エピタキシャルIII−N半導層スタックとパッシベーションスタックとの間の界面トラップを低減できる。また、表面結合のコヒーレント終端を提供することによって、表面トラップの影響を低減できる。このように、この結晶性パッシベーションスタックを導入することによって、良好な界面を実現できる。
[36]本発明の任意の態様によれば、前記第1活性III−N層はInAlGaNを含み、前記第2活性III−N層はInAlGaNを含む。この場合、前記第2活性III−N層は、前記第1活性III−N層のバンドギャップより大きいバンドギャップを有する。そして、前記第2活性III−N層は、前記第1活性III−N層の分極(polarization)より大きい分極を有する。
[37]このように、隣接する第1活性III−N層および第2活性III−N層に対して異なる材料を使用することにより、導電性の2DEG領域に寄与する分極を生じさせることができる。当該2DEG領域は、第1活性III−N層と第2活性III−N層との接合部(junction)の近傍(特に、第2活性III−N層のバンドギャップよりも狭いバンドギャップを有する第1活性III−N層の内部)に位置する。
[38]第1活性III−N層は、例えば、20nm〜500nm(20nmから500nmまで)、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。第1活性III−N層は、例えば、100nm〜150nmの厚さを有する。第2の活性III−N層は、例えば、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEGに関して、活性層に良好な特性をもたらす。
[39]第1活性III−N層は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層は、例えばGaNを含む。第2活性III−N層は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1(0から1まで)であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層は、例えばAlNを含む。あるいは、第2活性III−N層は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層および第2活性III−N層の両方が、InAlGaNを含む。この場合、第2活性III−N層は、第1活性III−N層のバンドギャップよりも大きいバンドギャップを有する。そして、第2活性III−N層は、第1活性III−N層の分極よりも大きい分極を有する。あるいは、第1活性III−N層および第2活性III−N層の両方が、BInAlGaNを含む。この場合、第2活性III−N層は、第1活性III−N層のバンドギャップよりも大きいバンドギャップを有する。そして、第2活性III−N層は、第1活性III−N層の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層と、によって、良好な結果が得られた。
[40]本発明の任意の態様によれば、前記基板は、Si、シリコン・オン・インシュレータ(Silicon-On-Insulator)、シリコンカーバイド(炭化シリコン)、およびサファイアのうちの1つ以上を含む。
[41]このように、本発明の高電子移動度トランジスタを製造することは、相補型金属酸化物半導体(complementary metal-oxide-semiconductor)の技術およびプロセスのために開発された既存の製造技術に適合している。換言すれば、当該高電子移動度トランジスタの製造は、CMOS適合性を有している。このため、それほどの追加の労力を伴うことなく、現行の構成および現行のプロセスステップを統合できる。このことは、トランジスタなどの製造に関連する複雑性およびコストを低減させる。好ましくは、基板は、<111>Si基板などのSi基板、および当該Si基板の組み合わせ、ならびに初期層を含む複数の基板(例:層スタック)である。あるいは、高電子移動度トランジスタの基板は、ゲルマニウム(Geとも称される)またはゲルマニウム・オン・インシュレータ(Ge-On-Insulator)を含む。あるいは、高電子移動度トランジスタの基板は、自立型(free-standing)GaN基板、自立型AlN基板を含む。
[42]本発明の任意の態様によれば、前記パッシベーションスタックは、酸化物層をさらに含む。
[43]このように、高電子移動度トランジスタのパッシベーションスタックは、当該高電子移動度トランジスタのゲートに対するゲート絶縁体として作用する酸化物層を含む。当該酸化物層は、(i)ゲートに対して電気的に清浄な界面と、(ii)ゲートと2DEGとの間の静電カップリングを最大化するための高い誘電率と、をもたらす。その結果、高電子移動度トランジスタのトランスコンダクタンス(相互コンダクタンス)が増加し、量子トンネリングによる誘電破壊(dielectric breakdown)およびリークを回避するために十分な厚さが得られる。
[44]本発明の任意の態様によれば、前記酸化物層は、MgOを含む。
[45]このように、ゲート絶縁体は、酸化物層の存在下において、高い誘電率を示す。これにより、より高いキャパシタンスを実現できる。
[46]本発明の任意の態様によれば、前記ゲートは、前記酸化物層の頂部に形成されている。
[47]このように、酸化物層は、高電子移動度トランジスタのゲートと電子受容誘電体層との間に設けられるように形成されている。換言すれば、電子受容誘電体層はエピタキシャルIII−N半導体層の頂部にエピタキシャル形成されており、酸化物層は当該電子受容誘電体層の頂部に形成されており、ゲートは当該酸化物層の頂部に形成されている。
[48]本発明の任意の態様によれば、
前記電子受容誘電体層は、
前記エピタキシャルIII−N半導体層スタックと接触するパッシベーション表面と、
前記パッシベーション表面とは反対側に位置する誘電体表面と、を含んでおり、
前記第2活性III−N層は、前記電子受容誘電体層の前記パッシベーション表面と接触する第2パッシベーション表面を含んでおり、
これにより、前記第2活性III−N層と前記電子受容誘電体層との間にパッシベーション接触界面が規定されている。
[49]本発明の任意の態様によれば、
前記電子受容誘電体層は、
前記エピタキシャルIII−N半導体層スタックと接触するパッシベーション表面と、
前記パッシベーション表面とは反対側に位置する誘電体表面と、を含んでおり、
前記酸化物層は、
前記誘電体表面と接触する酸化物表面と、
前記酸化物表面とは反対側に位置するパッシベーション絶縁表面と、を含んでおり、
前記酸化物表面が前記誘電体表面の全表面に沿って当該誘電体表面と直接的に接触するように、前記誘電体表面および前記酸化物表面は延在しており、
前記ゲートは、
バイアス表面と、
前記バイアス表面とは反対側に位置するゲート絶縁表面とを含んでおり、
前記バイアス表面を介して、電圧バイアスが前記ゲートに印加され、
前記ゲートは、前記酸化物層の頂部に形成されており、
これにより、前記パッシベーション絶縁表面と前記ゲート絶縁表面との間に絶縁接触界面が規定されている。
[50]このように、(i)例えばMgSiN、MgAlN、またはMgSiAlNを含む電子受容誘電体層と、(ii)例えばMgOを含む酸化物層との間に、界面が形成されている。さらに、(i)例えばMgOを含む酸化物層と、(ii)高電子移動度トランジスタのゲートとの間に、界面が形成されている。あるいは、酸化物表面が誘電体表面の10%〜100%(10%から100%まで)に沿って、当該誘電体表面と直接的に接触するように、誘電体表面および酸化物表面が延在している。高電子移動度トランジスタのゲートは、ゲート絶縁表面を介してバイアスされている。すなわち、ゲート絶縁表面に電圧が印加され、動作時に高電子移動度トランジスタをバイアスする。
[51]本発明の任意の態様によれば、前記ゲート絶縁表面が前記パッシベーション絶縁表面の10%〜100%と直接的に接触するように、前記絶縁接触界面が延在している。
[52]このように、ゲート絶縁表面がパッシベーション絶縁表面の100%(全体)に沿って延在している場合、酸化物層は、電子受容誘電体層とゲートとの間(すなわち、高電子移動度トランジスタのゲートの下方)に完全に含まれる。ゲート絶縁膜面がパッシベーション絶縁表面と直接的に接触しているが、当該パッシベーション絶縁表面の全体に沿っては接触していない場合、酸化物層は、例えばゲートよりも広く延在している。一例として、当該酸化物層は、高電子移動度トランジスタのソースとドレインとの間に延在している。
[53]本発明の任意の態様によれば、前記電子受容誘電体層は、(i)前記エピタキシャルIII−N半導体層スタックと接触するパッシベーション表面と、(ii)前記パッシベーション表面とは反対側に位置する誘電体表面と、を含んでいる。そして、前記第2活性III−N層は、前記電子受容誘電体層の前記パッシベーション表面と接触する第2パッシベーション表面を含んでいる。これにより、前記第2活性III−N層と前記電子受容誘電体層との間にパッシベーション接触界面が規定されている。
[54]本発明の任意の態様によれば、前記電子受容誘電体層の窒化物原子は、前記パッシベーション接触界面に沿って、前記第2活性III−N層のIII族原子と結合している。
[55]このように、ゲートがバイアスされていない場合には、パッシベーションスタックの存在(より具体的には、電子受容誘電体層の存在)により、第2活性III−N層内のポテンシャルバリア高さが増加するとともに、電子移動度トランジスタの2DEG密度が減少する。実際に、電子受容誘電体層が、例えばMgSiN、MgAlN、またはMgSiAlNを含んでいる場合には、電子受容誘電体層のパッシベーション表面に位置するMg原子は、負イオン化ドナー(負にイオン化されたドナー)として作用する。当該負イオン化ドナーは、第2活性III−N層の正の分極電荷を部分的に中和することにより、分極効果によって2DEG密度を低下させることができる。換言すれば、電子受容誘電体層の原子(例えば、電子受容誘電体層がMgSiN、MgAlN、またはMgSiAlNを含む場合のMg原子)は、2DEGの電子に対するアクセプタ(受容体)として作用する。これにより、高電子移動度トランジスタのゲートがバイアスされていない場合に、チャネルを空乏化させることができる。
[56]本発明の任意の態様によれば、
前記パッシベーション表面がゲート領域内の前記第2パッシベーション表面の10%〜30%と直接的に接触するように、前記パッシベーション接触界面が延在しており、
前記パッシベーションスタックは、前記第2活性III−N層の頂部かつ前記電子受容誘電体層の両側に形成された、2つの電子供与誘電体層をさらに含んでおり、
当該2つの電子供与誘電体層のそれぞれは、前記第2活性III−N層と直接的に接触するIII−N接触表面を含んでいる。
[57]このように、電子受容誘電体層は、第2活性III−N層の第2パッシベーション表面の全表面に沿って延在していない。
[58]このように、電子受容誘電体層は、当該電子受容誘電体層の各側面に位置する電子供与誘電体層によって取り囲まれている。換言すれば、電子受容誘電体層のパッシベーション表面は、第2パッシベーション表面と直接的に接触している。そして、高電子移動度トランジスタの電子受容誘電体層の両側に、電子供与誘電体層が形成されている。この電子供与誘電体層は、第2活性III−N層の頂部に電子受容誘電体層が形成されていない領域内において、第2活性III−N層のパッシベーションを改善する。換言すれば、電子供与誘電体層のそれぞれは、第2活性III−N層と直接的に接触している。
[59]本発明の任意の態様によれば、前記電子供与誘電体層は、SiNを含んでいる。
[60]電子供与誘電体層は、MOCVDリアクタ(反応器)内においてインサイチュ堆積された、高密度のSiNを含む。当該SiNは、化学量論的(正規組成)であってもよいし、あるいは非化学量論的であってもよい。例えば、インサイチュSiNによってキャップされた(覆われた)HEMT構造は、高いサーマルバジェット(熱履歴,熱予算)を有していたとしても、プロセスステップによる影響を受けないことが、発明者らによって実験的に示されている。あるいは、電子供与誘電体層は、AlSiNを含む。Alドーピングによって、誘電体材料(誘電材料)のバンドギャップを増加させることができる。あるいは、電子供与誘電体層は、Si、Al、O、およびNのうちの1つ以上を含む。電子供与誘電体層は、1nm〜500nm、好ましくは30nm〜400nm、より好ましくは50nm〜300nmの厚さを有する。例えば、電子供与誘電体層は、100nm〜200nmの厚さを有する。任意の他のプロセスが実行される前に、インサイチュSiNは、例えば500nmを超える厚さまで、PECVDまたはLPCVDによるSiNまたはSiOxによって、外部から肥厚させられてよい(厚さが付与されてよい)。薄い電子供与誘電体層によれば、低い抵抗を有するオーミックコンタクト(オーム性接触,抵抗性接触)の形成が可能となる。さらに、電子供与誘電体層は、AlGaN中に拡散しうるSiを含む。この場合、Siは、ドナーとして作用する。AlGaN層の内部にドナータイプ(ドナー型)を導入することにより、オーミックコンタクトの形成が容易となるので、コンタクト抵抗を低減できる。電子供与誘電体層は、700℃〜1300℃、700℃〜1250℃、700℃〜1100℃の温度によって形成される。SiNに言及する場合、SiおよびNからなる化合物を意味することを理解されたい。SiNは、Si3N4を含みうるが、これに限定されない。異なる化学量論的比または非化学量論的比である、SixNyなどの他の式も含まれる。SixNyという式おいて、xおよびyは実数として定義されてよい。0<x≦100であり、かつ、0<y≦100である。エピタキシャルIII−N半導体層スタックを成長させる場合には、反応チャンバ内にNH3を流し続け、SiH4のラインを開放する。これにより、SiNの成長および高温を実現できる。SiNを成長させた後、NH3のフローを維持しつつ、SiH4のフローを停止させ、構造体を室温まで冷却させる。これにより、最上層からの脱離を回避する。
[61]本発明の任意の態様によれば、前記電子供与誘電体層は、前記第2活性III−N層の頂部においてエピタキシャル成長させられている。
[62]インサイチュ成長させたSiNの結晶性は、(i)当該SiNをドーピングすることによって、あるいは、(ii)AlまたはBなどの種を添加することによって、維持されることが有利である。インサイチュSiNを第2活性III−N層の頂部において成長させた場合、当該インサイチュSiNは、材料間の格子不整合(ミスマッチ)によって生じる歪みに適合するように変形する。大きい格子不整合は、エピタキシャル成長モードを、2次元的なFranck−Van der Merweの層ごとの(layer-by-layer)成長モードから、3次元的なVolker−Weber成長モードへと戻すトリガであることが周知である。その後、当該成長モードは、アモルファス成長モードに転換する傾向がより高い。従って、β相(beta-phase)SiNの格子定数を減少させ、当該β相SiNの格子定数を第2活性III−N層の格子定数により良く適合させるために、Siより小さい原子(例えば、AlまたはB)を、SiNに含有させてもよい。SiN格子内にAlを含有させることのさらなる利点は、高い不揮発性を有するAlFを生じさせるAlとFとの間の相互作用に起因して、フッ素ベースのプラズマ中でのドライエッチングに対する耐性が改善されることである。電子供与誘電体層は、完全結晶性である(完全な結晶性を有している)。あるいは、電子供与誘電体層は、部分的結晶性である(部分的な結晶性を有している)。当該電子供与誘電体層は、第2活性III−N層の第2パッシベーション表面との界面に、少なくとも少数の結晶性単分子層を含む。
[63]本発明の任意の態様によれば、前記電子供与誘電体層はそれぞれ、前記第2活性III−N層と直接的に接触するSiN III−N接触表面を含む。
[64]本発明の任意の態様によれば、前記電子供与誘電体層は、ソース領域およびドレイン領域の内部においてそれぞれエッチング除去(etched away)される。
[65]このように、ソース領域およびドレイン領域(デバイス端子が形成されるべき位置)をそれぞれ露出(uncover)させるために、電子供与誘電体層の内部に開口が規定される。例えば、フォトリソグラフィステップを実施し、電子供与誘電体層を、ソース領域およびドレイン領域の内部においてそれぞれエッチング除去してもよい。例えば、電子供与誘電体層は、HF(フッ酸,フッ化水素酸)または緩衝HF(緩衝フッ酸,バッファードフッ酸)(buffered HF)におけるウェットエッチングによって、あるいは、フッ素化学(fluorine chemistry)によるRIEまたはICPプラズマツールにおけるドライエッチングによって、除去されてよい。
[66]電子供与誘電体層に対するフッ素化学によるドライエッチングおよびウェットエッチングはいずれも、非常に高い選択性を有するエッチングストップとして作用する第2活性III−N層において停止するであろう。例えば、電子供与誘電体層に対するエッチングは、フッ素化学に基づくドライエッチングシステム、例えば、エッチングガスとしてSF6またはCF4を使用し、RFまたは「プラテン」を使用し、10W〜150WのエッチングパワーのICPまたは「コイル」をそれぞれ使用した誘導結合プラズマシステムにおいて行われる。これにより、第2活性III−N層またはその下方のいかなる層をも除去することなく、残りの電子供与誘電体層を完全に除去できる。あるいは、第2活性III−N層は、例えばアルカリ性溶液またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域の内部およびドレイン領域の内部におけるそれぞれのオーミックコンタクトを、活性層内に部分的に形成できる。
[67]本発明の任意の態様によれば、前記パッシベーション表面が前記第2パッシベーション表面の全表面に沿って当該第2パッシベーション表面と直接的に接触するように、前記パッシベーション接触界面が延在している。
[68]この場合、第2活性III−N層の第2パッシベーション表面の全表面に沿って、電子受容誘電体層が延在している。
[69]本発明の任意の態様によれば、前記電子受容誘電体層は、ソース領域およびドレイン領域の内部においてそれぞれエッチング除去される。
[70]この場合、電子受容誘電体層は、第2活性III−N層を完全に覆う。このため、電子受容誘電体層の両側には、電子供与誘電体層は形成されない。ソース領域およびドレイン領域(デバイス端子が形成されるべき位置)をそれぞれ露出させるために、電子受容誘電体層の内部に開口が規定される。例えば、フォトリソグラフィステップを実施し、電子受容誘電体層を、ソース領域およびドレイン領域の内部においてそれぞれエッチング除去してもよい。例えば、電子受容誘電体層は、ドライエッチングにより除去されてよい。
[71]本発明の任意の態様によれば、オーミックコンタクトは、前記ソース領域内および前記ドレイン領域内にそれぞれ形成される。
[72]ソースおよびドレインのコンタクトは、2DEGに対するオーミックコンタクトである。金属スタック(メタルスタック)を活性層の第2活性III−N層と接触させるように堆積させることによって、これらのコンタクトが製造されてよい。当該金属スタックは、例えば、
・Ti/Al/Ni/Au、
・Ti/Al/Mo/Au、
・Ti/Al/Ti/Au、
・Ti/Al/Ti/W、
・Ti/Al/W、
・Ti/Al/W/Cr、
・Ta/Al/Ta、
・V/Al/Ni/Au、
などである。第2活性III−N層は、金属堆積に先立って陥凹(recessed)させられていてもよい。コンタクト特性は、窒素雰囲中気またはフォーミングガス雰囲気中における、典型的には800℃〜900℃の温度(例:850℃)での熱アニールによって、さらに改善されうる。あるいは、付加的な金属相互接続層(metal interconnect layers)が、当業者に公知の方法を使用して規定されてよい。これにより、ゲート、ソース、およびドレインの電流のための低抵抗な電流経路(pathways)を実現できる。
[73]本発明の任意の態様によれば、前記エピタキシャルIII−N半導体層スタックは、正のバイアス電圧が前記ゲートに印加された場合に、前記ソース領域と前記ドレイン領域との間の電子チャネルを提供(host)する。
[74]このように、高電子移動度トランジスタの閾値電圧よりも高いバイアス電圧がゲートに印加されると、電子は、ゲートの下方に位置する電子チャネル内を流れる。当該ゲートは、高電子移動度トランジスタのソースとドレインとの間に位置する。
[75]本発明の任意の態様によれば、電子受容誘電体層は、0.1nm〜3nmの厚さを有する。
[76]このように、電子受容誘電体層は、単一層であってもよい。当該単一層は、例えば、単一のMgSiN層、単一のMgAlN層、または単一のMgSiAlN層である。それゆえ、当該電子受容誘電体層は、単一原子の単分子層(single atomic monolayer)の厚さを有する。あるいは、電子受容誘電体層は、複数のMgSiN原子層、MgAlN原子層、またはMgSiAlN原子層を含んでいてもよい。当該電子受容誘電体層は、例えば、2層、3層、4層、5層、10層などである。
[77]本発明の任意の態様によれば、前記酸化物層は、1nm〜30nmの厚さ、好ましくは3nm〜10nmの厚さを有する。
[78]本発明の任意の態様によれば、前記2つの電子供与誘電体層の厚さは、前記電子受容誘電体層の厚さと前記酸化物層の厚さとを合わせた厚さ(combined thickness)に実質的に等しい(ほぼ等しい)。
[79]これにより、高電子移動度トランジスタの外表面が平坦化される。あるいは、2つの電子供与誘電体層の厚さは、電子受容誘電体層の厚さと酸化物層の厚さとを合わせた厚さと異なっている。この場合、完成した高電子移動度トランジスタ上にSiNまたはSiOxの厚膜を堆積させ、当該厚膜を例えばCMPによって平坦化してもよい。これにより、実質的に平坦な(ほぼ平坦な)表面を得ることができる。
[80]本発明の任意の態様によれば、前記ゲート領域内の前記凹部は、前記第2活性III−N層を完全に貫通するように(completely through)延在している。これにより、前記第1活性III−N層が露出させられている。
[81]本発明の任意の態様によれば、前記パッシベーション表面が前記凹部内の前記第1活性III−N層と直接的に接触するように、前記電子受容誘電体層が前記凹部内に延在している。
[82]本発明の任意の態様によれば、前記パッシベーションスタックは、AlN層をさらに含んでいる。前記AlN層は、AlNを含んでいる。前記AlN層は、前記凹部内の前記第1活性III−N層と直接的に接触している。前記電子受容誘電体層は、前記AlN層の頂部において、前記凹部内において延在している。
[83]このように、本発明に係るデバイスは、完全に陥凹された(換言すれば、バリアが除去された)MOSFETである。電子受容誘電体層は、第1活性III−N層内のチャネル層と接触している。これにより、ゲートの下方に真の(true)MOS型領域が形成される。電子受容誘電体層は、第1活性III−N層との良好な界面を形成する。この場合、正のバイアスによって電荷の蓄積または反転を生じさせることができる。電子受容誘電体層によれば、負のバイアスにおいて、チャネル内に電荷が存在しないようにすることができる。本発明の任意の態様によれば、AlN層はAlNを含み、当該AlN層の厚さは1nm未満である。好ましくは、AlN層は、AlNの単一の単分子層である。AlNは、チャネルの電子移動度を向上させる。実際に、窒化アルミニウム(AlNとも称される)は、例えば6eVを超える広いバンドギャップを示す。AlN層のこの広いバンドギャップのおかげで、流れている電子は、第1活性III−N層とAlN層との界面において、表面粗さの影響をあまり受けない(feel less)。その結果、電子はより良好な移動度を有する。
[84]本発明の第2の態様によれば、高電子移動度トランジスタを製造する方法が提供される。当該方法は、
基板を設けるステップと、
前記基板の頂部にエピタキシャルIII−N半導体層スタックを設けるステップと、を含んでおり、
前記エピタキシャルIII−N半導体層スタックを設けるステップは、
第1活性III−N層と、
第2活性III−N層と、
を有する活性層を設けることにより、前記第1活性III−N層と前記第2活性III−N層との間に2次元電子ガスを形成するステップを含んでおり、
前記方法は、
ゲート領域内の第2活性III−N層内に凹部を形成するステップと、
電子受容誘電体層を有するパッシベーションスタックを、前記エピタキシャルIII−N半導体層スタックの頂部に設けるステップと、
前記ゲート領域内において、前記電子受容誘電体層の頂部にゲートを設けるステップと、を含んでおり、
前記電子受容誘電体層は、前記ゲートがバイアスされていない場合に前記2次元電子ガスを空乏化させ、
前記電子受容誘電体層は、前記凹部内に延在しており、
前記電子受容誘電体層は、シリコンおよび/またはアルミニウムによってドーピングされた窒化マグネシウムを含んでいる。
[85]このように、本発明の高電子移動度トランジスタは、改良されたパッシベーションスタックを含む。当該パッシベーションスタックは、ノーマリオフ動作を良好化することによって、当該高電子移動度トランジスタのエンハンスメントモードを改善する。実際に、本発明に係る高電子移動度トランジスタのパッシベーションスタックは、電子受容誘電体層を含む。当該電子受容誘電体層は、パッシベーションスタックとエピタキシャルIII−N半導体層スタックとの界面において、アクセプタレベルを生じさせる。本発明の電子受容誘電体層は、高電子移動度トランジスタのゲートがバイアスされていない場合に、2次元電子ガス(2DEGとも称される)から電子を空乏化させる。従って、高電子移動度トランジスタが動作のためにバイアスされるまで、チャネルは存在せず、電流の流れは生じない。特に、動作時には、2DEGをフェルミレベルの下方から移行させるために、高電子移動度トランジスタのゲートにバイアス電圧が印加される。高電子移動度トランジスタのソースとドレインとの間に別の電圧が印加されると、2DEG内の電子はソースからドレインへと流れる。従って、本発明に係る高電子移動度トランジスタは、例えば、負極性のゲートの給電が望まれないアプリケーション(例:パワースイッチングまたは集積ロジック)に適している。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
[86]第2活性III−N層内およびゲート領域内に凹部が存在しているため、本発明に係る高電子移動度トランジスタは、第2活性III−N層内に凹部を含まない同様の高電子移動度トランジスタに比べ、ゲートから2DEGへのはるかに高いリーク電流を示す。従って、ゲートと2DEGとの間に誘電体を追加する必要がある。窒化マグネシウム(すなわち、MgN)を、シリコン(Siとも称される)および/またはアルミニウム(Alとも称される)によってドーピングすると、電子受容誘電体層のバンドギャップが増加する。それゆえ、当該電子受容誘電体層が、ゲート領域内の第2活性III−N層内の凹部内に延在している場合、リーク電流が低減される。さらに、Siおよび/またはAlによってMgNをドーピングすると、電子受容誘電体層の誘電率が増加する。これにより、ゲートと2DEGとの間のより良好なカップリングが実現され、改善されたコンダクタンスを示すことができる。本発明に係る高電子移動度トランジスタにおいて、MgSiN、MgAlN、またはMgSiAlNを特別に使用することにより、負極性のゲートの給電が望まれないアプリケーション(例:パワースイッチングまたは集積ロジック)に適したデバイスを実現できる。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
[87]MgSiNは、高電子移動度トランジスタのゲートがバイアスされていない場合に、当該高電子移動度トランジスタのチャネルを空乏化させる。これにより、高電子移動度トランジスタのエンハンスメントモードを改善できる。電子受容誘電体層の材料であるMgSiNは、大きいバンドギャップを示す。当該バンドギャップは、リークを防ぐための高電子移動度トランジスタのゲート誘電体に関して、興味深い誘電体層をもたらす。2014年9月に「Applied Physics Letters Volume 105, Issue 11」において発行された、Quirk J.Bらによる「Band gap and electronic structure of MgSiN2」というタイトルが付された科学刊行物では、6.3eVに等しいMgSiNのバンドギャップが開示されている。アルミニウムドーピング(Alドーピングとも称される)は、電子受容誘電体層の材料のバンドギャップを増加させる。その結果、高電子移動度トランジスタのパッシベーションに関して、より一層興味深い誘電体層が得られる。そして、より高いバンドギャップとしてゲート誘電体を使用することにより、(i)ゲートへの電子のリーク、または、(ii)当該ゲートからの電子のリークを、より効果的にブロックできる。さらに、Alドーピングは、パッシベーションスタックに対するフッ素系プラズマにおけるエッチングレートに影響を及ぼす。換言すれば、パッシベーションスタックをアルミニウムによってドーピングすることにより、フッ素系プラズマエッチングのためのエッチングストップ層が生成される。MgAlSiNのバンドギャップは、6eVよりも高いと予想される。
[88]電子受容誘電体層は、高電子移動度トランジスタの活性層の頂部において、選択的に成長させられてもよい。この場合、誘電体層(例:SiNまたはSiOx)が、第2活性III−N層の表面に堆積されられる。この誘電体層がSiNを含む場合、当該誘電体層は、SiNの頂部に犠牲SiOx層をさらに含んでいてもよい。続いて、誘電体層および犠牲層が存在する場合、当該誘電体層および当該犠牲層は、(i)例えばリソグラフィステップによってパターニング(パターン化)され、次いで、(ii)高電子移動度トランジスタのゲート領域内において除去される。次に、電子受容誘電体層は、MOCVDまたはMBEによって、ゲート領域内において選択的に成長させられる。あるいは、電子受容誘電体層は、MOCVDまたはMBEにより、活性層の頂部においてブランケット成長によって成長されられる。この場合、電子受容誘電体層は、高電子移動度トランジスタのゲート領域内を除いた位置において除去される。例えば、当該電子受容誘電体層は、高電子移動度トランジスタのゲート領域内を除いた位置においてエッチング除去される。
[89]本発明の任意の態様によれば、前記電子受容誘電体層を設けることは、電子受容誘電体層をエピタキシャル成長させることに対応する。
[90]本発明の任意の態様によれば、前記エピタキシャルIII−N半導体層スタックの頂部に前記パッシベーションスタックを設けることは、前記エピタキシャルIII−N半導体層スタックの頂部において、前記パッシベーションスタックをエピタキシャル成長させることに対応する。
[91]本発明の任意の態様によれば、エピタキシャル成長は、MOCVDまたはMBEによってなされる。
[92]結晶性電子受容誘電体層は、MOCVDまたはMBEのチャンバ内でのエピタキシャル成長によって、インサイチュ形成されてよい。第1活性III−N層および第2活性III−N層は、MOCVDまたはMBEのチャンバ内でのエピタキシャル成長によって、インサイチュ形成されてよい。
[93]本発明の任意の態様によれば、前記方法は、
ソース領域およびドレイン領域の内部において、前記パッシベーションスタックをエッチングするステップと、
前記ソース領域および前記ドレイン領域のそれぞれの内部において、オーミックコンタクトを形成するステップと、
を、さらに含んでいる。
[94]本発明の任意の態様によれば、前記方法は、
前記電子受容誘電体層の頂部に電子供与誘電体層を設けるステップと、
前記ゲート領域内において前記電子供与誘電体層を局所的に除去することにより、(i)前記電子供与誘電体層内に開口を形成し、かつ、(ii)前記電子受容誘電体層を局所的に露出させるステップと、
前記ゲート領域内にゲート電極を形成するステップと、
前記ソース領域内および前記ドレイン領域内において前記電子供与誘電体層を局所的に除去することにより、(i)前記ソース領域内において前記電子供与誘電体層内に開口を形成し、(ii)前記ソース領域内において前記第2活性III−N層を局所的に露出させ、(iii)前記ドレイン領域内において前記電子供与誘電体層内に開口を形成し、かつ、(iv)前記ドレイン領域内において前記第2活性III−N層を局所的に露出させるステップと、
前記ソース領域内にオーミックコンタクトを形成するとともに、前記ドレイン領域内にオーミックコンタクトを形成するステップと、を含んでいる。
[95]このように、高電子移動度トランジスタのゲート領域内に、ゲート電極が形成される(設けられる)。ゲート領域内におけるゲート電極の形成は、複数のプロセスステップを含む。例えば、このステップは、(i)フォトレジストを堆積させるステップと、(ii)例えば酸化物層を部分的に除去することによって、ゲートコンタクトのフット(足部)を規定するリソグラフィステップを実行するステップと、を含む。このようにして、酸化物層のうちの一部の層は、高電子移動度トランジスタのゲートの下方に残る。当該一部の層は、ゲート誘電体を形成し、トラッピング作用およびリーク電流を低減する。ゲート電極は、例えば、金属酸化物半導体ゲート(Metal-Oxide-Semiconductor gate)(MOSゲートとも称される)であり、金属スタックを堆積させることによって製造されてよい。当該金属スタックは、(i)例えばNi、Pt、W、WN、またはTiNを含んでおり、かつ、(ii)Al、Au、またはCuによってキャップされている。金属パターン(メタルパターン)は、フォトレジストの頂部において金属のリフトオフを実行することによって、連続的(逐次的)に規定される。あるいは、例えばNi、Pt、W、WN、またはTiNを含んでおり、かつ、Al、Au、またはCuによってキャップされたゲート金属スタックが堆積させられる。次に、フォトレジストおよびリソグラフィステップが実行される。このように規定されたフォトレジストパターンは、望ましくない領域内における金属スタックのドライエッチングのためのマスクとして作用する。続いて、フォトレジストが除去される。
[96]ソース領域内におけるオーミックコンタクトの形成、および、ドレイン領域内におけるオーミックコンタクトの形成は、複数のプロセスステップを含む。例えば、このことは、フォトレジストの堆積から開始し、リソグラフィステップによってそれぞれのオーミックコンタクトのそれぞれの領域を規定することにより実行される。続いて、電子供与誘電体層は、ソース領域内およびドレイン領域内において、それぞれ部分的にまたは完全に除去される。あるいは、電子受容誘電体層は、ソース領域内およびドレイン領域内において完全に除去される。ひとたびオーミックコンタクトの領域(エリア)が規定されると(すなわち、ソース領域およびドレイン領域が規定されている場合)、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第2活性III−N層と接触していない金属をリフトオフすることによって、連続的(逐次的)に規定される。あるいは、まずは(第1に)フォトレジストを除去し、例えばTiおよびAlを含む金属スタックを堆積し、続いて第2のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、1つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば800℃〜900℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気(reduced or inert atmosphere)の内部での、1分間の急速熱アニールステップである。
[97]本発明の第3の態様によれば、アナログアプリケーションのための高電子移動度トランジスタにおける、シリコンおよび/またはアルミニウムによってドーピングされた窒化マグネシウムを含む電子受容誘電体層の使用が提供される。前記高電子移動度トランジスタは、
基板と、
前記基板の頂部に位置するエピタキシャルIII−N半導体層スタックと、
ゲートと、
前記エピタキシャルIII−N半導体層スタックと前記ゲートとの間に位置するパッシベーションスタックと、を含んでおり、
前記エピタキシャルIII−N半導体層スタックは、活性層を含んでおり、
前記活性層は、
第1活性III−N層と、
ゲート領域内に凹部を有する第2活性III−N層と、
を含んでおり、
前記第1活性III−N層と前記第2活性III−N層との間には、2次元電子ガスが位置しており、
前記ゲートは、前記エピタキシャルIII−N半導体層スタックの頂部に位置するとともに、かつ、前記ゲート領域内に位置しており、
前記パッシベーションスタックは、電子受容誘電体層を含んでおり、
前記電子受容誘電体層は、前記凹部内に延在しており、
前記電子受容誘電体層は、シリコンおよび/またはアルミニウムによってドーピングされた窒化マグネシウムを含んでおり、
前記電子受容誘電体層は、前記ゲートがバイアスされていない場合に前記2次元電子ガスを空乏化させるためのものである。
[98]電子受容誘電体層の窒化物原子は、パッシベーション接触界面に沿って、第2活性III−N層のIII族原子と結合する。従って、高電子移動度トランジスタのパッシベーションスタックにMg原子を含ませることにより、エピタキシャルIII−N半導体層スタックとパッシベーションスタックとの界面に電子受容レベルが生じる。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの2DEGチャネルから電子を空乏化させることができる。負の表面電荷は、エピタキシャルIII−N半導体層スタックとパッシベーションスタックとの界面において、イオン化されたMgアクセプタによってもたらされる。電子受容誘電体層において、MgSiN、MgAlN、またはMgSiAlNを特別に使用することにより、ノーマリオフ動作を良好化することによって、高電子移動度トランジスタのエンハンスメントモードを改善できる。実際に、電子受容誘電体層は、パッシベーションスタックとエピタキシャルIII−N半導体層スタックとの界面においてアクセプタレベルを生じさせる。本発明の電子受容誘電体層は、高電子移動度トランジスタのゲートがバイアスされていない場合に、2次元電子ガス(2DEGとも称される)から電子を空乏化させる。従って、高電子移動度トランジスタが動作のためにバイアスされるまで、チャネルは存在せず、電流の流れは生じない。特に、動作時には、2DEGをフェルミレベルの下方から移行させるために、高電子移動度トランジスタのゲートにバイアス電圧が印加される。高電子移動度トランジスタのソースとドレインとの間に別の電圧が印加されると、2DEG内の電子はソースからドレインへと流れる。
[99]第2活性III−N層内およびゲート領域内に凹部が存在しているため、本発明に係る高電子移動度トランジスタは、第2活性III−N層内に凹部を含まない同様の高電子移動度トランジスタに比べ、ゲートから2DEGへのはるかに高いリーク電流を示す。窒化マグネシウム(すなわち、MgN)を、シリコン(Siとも称される)および/またはアルミニウム(Alとも称される)によってドーピングすると、電子受容誘電体層のバンドギャップが増加する。それゆえ、当該電子受容誘電体層が、ゲート領域内の第2活性III−N層内の凹部内に延在している場合、リーク電流が低減される。さらに、Siおよび/またはAlによってMgNをドーピングすると、電子受容誘電体層の誘電率が増加する。これにより、ゲートと2DEGとの間のより良好なカップリングが実現され、改善されたコンダクタンスを示すことができる。本発明に係る高電子移動度トランジスタにおいて、MgSiN、MgAlN、またはMgSiAlNを特別に使用することにより、負極性のゲートの給電が望まれないアプリケーション(例:パワースイッチングまたは集積ロジック)に適したデバイスを実現できる。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
[100]MgSiNは、高電子移動度トランジスタのゲートがバイアスされていない場合に、当該高電子移動度トランジスタのチャネルを空乏化させる。これにより、高電子移動度トランジスタのエンハンスメントモードを改善できる。電子受容誘電体層の材料であるMgSiNは、大きいバンドギャップを示す。当該バンドギャップは、リークを防ぐための高電子移動度トランジスタのゲート誘電体に関して、興味深い誘電体層をもたらす。2014年9月に「Applied Physics Letters Volume 105, Issue 11」において発行された、Quirk J.Bらによる「Band gap and electronic structure of MgSiN2」というタイトルが付された科学刊行物では、6.3eVに等しいMgSiNのバンドギャップが開示されている。アルミニウムドーピング(Alドーピングとも称される)は、電子受容誘電体層の材料のバンドギャップを増加させる。その結果、高電子移動度トランジスタのパッシベーションに関して、より一層興味深い誘電体層が得られる。そして、より高いバンドギャップとしてゲート誘電体を使用することにより、(i)ゲートへの電子のリーク、または、(ii)当該ゲートからの電子のリークを、より効果的にブロックできる。さらに、Alドーピングは、パッシベーションスタックに対するフッ素系プラズマにおけるエッチングレートに影響を及ぼす。換言すれば、パッシベーションスタックをアルミニウムによってドーピングすることにより、フッ素系プラズマエッチングのためのエッチングストップ層が生成される。MgAlSiNのバンドギャップは、6eVよりも高いと予想される。
〔図面の簡単な説明〕
[101]図1A〜図1Cは、高電子移動度トランジスタにおける電荷分布を概略的に示す。図1Aは、従来技術の高電子移動度トランジスタにおける電荷分布を概略的に示す。図1Bは、第2活性III−N層内に凹部を含む従来技術の高電子移動度トランジスタにおける電荷分布を概略的に示す。図1Cは、本発明に係る高電子移動度トランジスタにおける電荷分布を概略的に示す。
[102]図2A〜図2Cは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。
[103]図3Aおよび図3Bは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、パッシベーションスタックは、エピタキシャルIII−N半導体層スタックの頂部に完全に延在している。
[104]図4A〜図4Cは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、(i)図4Bの部分的な凹部の頂部に堆積されられているか、または、(ii)図4Cの完全な凹部の頂部に堆積させられている。当該凹部は、エピタキシャルIII−N半導体層スタックの第2活性III−N層内に形成されている。
[105]図5A〜図5Cは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された部分的な凹部を含んでいる。
[106]図6A〜図6Cは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。そして、半導体構造は、第2活性III−N層内に形成された凹部を含んでいる。
[107]図7A〜図7Cは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。
[108]図8A〜図8Cは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された完全な凹部を含んでいる。
[109]図9A〜図9Cは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第2活性III−N層内に形成された完全な凹部を含んでいる。
[110]図10A〜図10Cは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された完全な凹部を含んでいるとともに、AlN層をさらに含んでいる。
[111]図11A〜図11Cは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第2活性III−N層内に形成された完全な凹部を含んでいるとともに、AlN層をさらに含んでいる。
[112]図12は、本発明に係る方法の各ステップについての一実施形態を概略的に示す。
〔実施形態の詳細な説明〕
[113]図1Aに示す従来技術の実施形態では、2DEG21を含む標準的な高電子移動度トランジスタにおける電荷分布が概略的に示されている。当該事例におけるバリア201は大きい。イオン化表面ドナー203はフェルミレベル200の上方に存在している。一方、非イオン化表面ドナー204はフェルミレベル200の下方に存在している。図1Bに示す従来技術の実施形態では、2DEG21を含むとともに、第2活性III−N層に凹部が形成された標準的な高電子移動度トランジスタにおける電荷分布が概略的に示されている。当該事例におけるバリア201は、図1Aのバリア201よりも狭い。その結果、当該構造におけるリーク電流は、図1AのHEMT1におけるリーク電流よりもはるかに高い。イオン化表面ドナー203は、フェルミレベル200の上方に存在している。一方、非イオン化表面ドナー204は、図1Bのフェルミレベル200の下方に存在している。
図1Cに示す実施形態では、本発明に係る高電子移動度トランジスタにおける電荷分布が概略的に示されている。当該高電子移動度トランジスタは、(i)2DEG21を含み、(ii)第2活性III−N層内に凹部が形成されており、かつ、(iii)MgSiN、MgAlN、またはMgSiAlNを含む電子受容誘電体層を有している。当該事例におけるバリア201は、図1Aのバリア201よりも狭い。その結果、当該構造におけるリーク電流は、図1AのHEMT1におけるリーク電流よりもはるかに高い。しかし、同時に、電子受容誘電体層は、大きいバンドギャップを示すMgSiN、MgAlN、またはMgSiAlNを含んでいる。そして、電子受容誘電体層は、HEMTのゲートとチャネルとの間に配置されている。このため、電子受容誘電体層は、リーク電流を低減する。イオン化表面ドナー203は、フェルミレベル200の上方に存在している。一方、非イオン化表面ドナー204は、図1Cのフェルミレベル200の下方に存在している。バリア表面ドナーレベルと電子受容誘電体レベル(電子受容誘電体層によって生じている)との間での電荷の交換は、フェルミレベル200とは異なる表面ポテンシャル(電位)の変化をもたらす。図1Cにおいて、イオン化された表面ドナー203の数は、第2活性III−N層に凹部および電子受容誘電体層を含まないHEMTにおけるイオン化された表面ドナー203の数よりも多い。また、イオン化された表面ドナー203の数は、第2活性III−N層に凹部を含むが電子受容誘電体層を含まないHEMTにおけるイオン化された表面ドナー203の数よりも多い。(i)第2活性III−N層内における凹部の存在と、(ii)電子受容誘電体層の材料としてのMgSiN、MgAlN、またはMgSiAlNに対する特別な選択と、の組み合わせは、HEMTのゲートがバイアスされていない場合における、2DEGからの電子の空乏化(枯渇)を改善する。このため、上記組み合わせは、HEMTのノーマリオフ動作を良好化することによって、当該HEMTのエンハンスメントモードを改善する。
本発明の高電子移動度トランジスタは、改良されたパッシベーションスタックを含む。当該パッシベーションスタックは、ノーマリオフ動作を良好化することによって、当該高電子移動度トランジスタのエンハンスメントモードを改善する。実際に、本発明に係る高電子移動度トランジスタのパッシベーションスタックは、当該パッシベーションスタックとエピタキシャルIII−N半導体層スタックとの界面においてアクセプタレベルを生じさせる電子受容誘電体層を含む。本発明の電子受容誘電体層は、高電子移動度トランジスタのゲートがバイアスされていない場合に、2次元電子ガス(2DEGとも称される)から電子を空乏化させる。従って、高電子移動度トランジスタが動作のためにバイアスされるまで、チャネルは存在せず、電流の流れは生じない。特に、動作時には、2DEGをフェルミレベル200の下方から移行させるために、高電子移動度トランジスタのゲートにバイアス電圧が印加される。高電子移動度トランジスタのソースとドレインとの間に別の電圧が印加されると、2DEG内の電子はソースからドレインへと流れる。従って、本発明に係る高電子移動度トランジスタは、例えば、負極性のゲートの給電が望まれないアプリケーション(例:パワースイッチングまたは集積ロジック)に適している。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
第2活性III−N層内およびゲート領域内に凹部が存在しているため、本発明に係る高電子移動度トランジスタは、第2活性III−N層内に凹部を含まない同様の高電子移動度トランジスタに比べ、ゲートから2DEGへのはるかに高いリーク電流を示す。窒化マグネシウム(すなわち、MgN)を、シリコン(Siとも称される)および/またはアルミニウム(Alとも称される)によってドーピングすると、電子受容誘電体層のバンドギャップが増加する。それゆえ、当該電子受容誘電体層が、(i)ゲート領域内の第2活性III−N層内の凹部内、および、(ii)ゲートと2DEGとの間、に延在している場合、リーク電流が低減される。さらに、Siおよび/またはAlによってMgNをドーピングすると、電子受容誘電体層の誘電率が増加する。これにより、ゲートと2DEGとの間のより良好なカップリングが実現され、改善されたコンダクタンスを示すことができる。さらに、ゲート領域内の第2活性III−N層内の凹部のおかげで、電子受容誘電体層は、2DEGに近づけられる。これにより、ゲートがバイアスされていない場合における、電子受容誘電体層による2DEGからの電子の空乏化を改善できる。電子受容誘電体層の窒化物原子は、パッシベーション接触界面に沿って、第2活性III−N層のIII族原子と結合する。従って、高電子移動度トランジスタのパッシベーションスタックにMg原子を含ませることにより、エピタキシャルIII−N半導体層スタックとパッシベーションスタックとの界面に電子受容レベルが生じる。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの2DEGチャネルから電子を空乏化させることができる。負の表面電荷は、エピタキシャルIII−N半導体層スタックとパッシベーションスタックとの界面において、イオン化されたMgアクセプタによってもたらされる。MgSiNは、高電子移動度トランジスタのゲートがバイアスされていない場合に、当該高電子移動度トランジスタのチャネルを空乏化させる。これにより、高電子移動度トランジスタのエンハンスメントモードを改善できる。電子受容誘電体層の材料であるMgSiNは、6.3eVよりも大きい(または広い)バンドギャップを示す。当該バンドギャップは、リークを防ぐための高電子移動度トランジスタのゲート誘電体に関して、興味深い誘電体層をもたらす。アルミニウムドーピング(Alドーピングとも称される)は、電子受容誘電体層の材料のバンドギャップを増加させる。その結果、高電子移動度トランジスタのパッシベーションに関して、より一層興味深い誘電体層が得られる。そして、より高いバンドギャップとしてゲート誘電体を使用することにより、(i)ゲートへの電子のリーク、または、(ii)当該ゲートからの電子のリークを、より効果的にブロックできる。さらに、Alドーピングは、パッシベーションスタックに対するフッ素系プラズマにおけるエッチングレートに影響を及ぼす。換言すれば、パッシベーションスタックをアルミニウムによってドーピングすることにより、フッ素系プラズマエッチングのためのエッチングストップ層が生成される。MgAlSiNのバンドギャップは、6eVよりも高いと予想される。
[114]図2A〜図2Cに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図2A〜図2Cの異なるステップによって概略的に示される通り製造される。
図2Aでは、本発明に係る半導体構造は、基板10と、エピタキシャルIII−N半導体層スタック20とを含む。エピタキシャルIII−N半導体層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。続いて、パッシベーションスタック40は、ゲート領域31内においてエッチング除去される。そして、第2活性III−N層23は、パッシベーションスタック40をマスクとして用いて、ゲート領域31内において部分的にエッチングされる。換言すれば、ゲート領域31内の第2活性III−N層23の内部には、凹部24が形成される。このことは、反応性イオンエッチング(Reactive Ion Etching,すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(Inductively Coupled Plasma,すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガス(試薬ガス)(reagent gas)は、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
図2Bに示される通り、パッシベーションスタック40は、エピタキシャル半導体層スタック20の頂部に形成される。パッシベーションスタック40は、電子供与誘電体層(electron donating dielectric layer)を含む。パッシベーションスタック40は、例えばSiNを含む。パッシベーションスタック40は、MOCVDリアクタ内においてインサイチュ堆積された、高密度のSiNを含む。当該SiNは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。任意の他のプロセスが実行される前に、当該インサイチュSiNは、例えば500nmを超える厚さまで、PECVDまたはLPCVDによるSiNまたはSiOxによって、外部から肥厚させられる。別の実施形態によれば、パッシベーションスタック40は、SiO2を含む。さらに別の実施形態によれば、図2Bのパッシベーションスタック40は、AlSiNを含む。Alドーピングによって、誘電体材料のバンドギャップを増加させることができる。あるいは、図2Bのパッシベーションスタックは、Si、Al、O、およびNのうちの1つ以上を含む。
続いて、パッシベーションスタック40は、ゲート領域31内においてエッチング除去される。当該エッチング除去により、第2活性III−N層23の第2パッシベーション表面230を露出させる。また、当該エッチング除去により、第2活性III−N層23の頂部かつゲート領域31の両側に、2つの電子供与誘電体層43;44(43および44)を形成する。その結果、当該2つの電子供与誘電体層43;44のそれぞれは、第2活性III−N層23と直接的に接触するIII−N接触表面430;440(430および440)を含む。別の実施形態によれば、第2活性III−N層23は、ゲート領域31内において部分的にエッチングされる。
次に、図2Cに示されるように、電子受容誘電体層41が、ゲート領域31内に形成される。当該電子受容誘電体層41は、第2活性III−N層23の凹部24内に延在している。電子受容誘電体層41は、エピタキシャルIII−N半導体層スタック20の第2活性III−N層23と接触するパッシベーション表面410を含む。電子受容誘電体層41は、パッシベーション表面410とは反対側に位置する誘電体表面411をさらに含む。第2活性III−N層23は、電子受容誘電体層41のパッシベーション表面410と接触する第2パッシベーション表面230を含む。これにより、第2活性III−N層23と電子受容誘電体層41との間に、パッシベーション接触界面231を規定(画定)できる。パッシベーション表面410がゲート領域31内の第2パッシベーション表面の10%〜30%と直接的に接触するように、パッシベーション接触界面231は延在している。電子受容誘電体層41は、例えば、MgxSi1−xNを含む。xは、0.05〜0.95である。別の実施形態によれば、電子受容誘電体層41は、MgyAl1−yNを含む。yは、0.05〜0.95である。さらに別の実施形態によれば、電子受容誘電体層は、MgaSizAl1−a−zNを含む。aは0.05〜0.95であり、zは0.05〜0.95であり、かつ、a+zは0.1〜1である。当該MgSiN、当該MgAlN、または当該MgSiAlNは、エピタキシャルIII−N半導体層スタック20の頂部において(好ましくは第2活性III−N層23の頂部において)、エピタキシャル成長させられている。
[115]図3Aおよび図3Bに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図2A〜図2Cの異なるステップによって概略的に示される通り製造される。図2A〜2Cのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図3Aに示される通り、本発明に係る半導体構造1は、基板10と、エピタキシャルIII−N半導体層スタック20と、を含む。エピタキシャルIII−N半導層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。第2活性III−N層23は、ゲート領域31内において部分的にエッチングされる。換言すれば、ゲート領域31内の第2活性III−N層23の内部に、凹部24が形成される。このことは、反応性イオンエッチング(すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガスは、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
図3Aにおけるパッシベーションスタック40は、電子受容誘電体層41および酸化物層42を形成することによって、第2活性III−N層23の頂部に形成されている。電子受容誘電体層41は、第2活性III−N層23の凹部24内に延在している。電子受容誘電体層41は、エピタキシャルIII−N半導体層スタック20の第2活性III−N層23と接触するパッシベーション表面410を含む。電子受容誘電体層41は、パッシベーション表面410とは反対側に位置する誘電体表面411をさらに含む。第2活性III−N層23は、電子受容誘電体層41のパッシベーション表面410と接触する第2パッシベーション表面230を含む。これにより、第2活性III−N層23と電子受容誘電体層41との間に、パッシベーション接触界面231を規定できる。パッシベーション表面410が第2パッシベーション表面230の全表面に沿って当該第2パッシベーション表面230と直接的に接触するように、パッシベーション接触界面231は延在している。電子受容誘電体層41は、例えば、MgxSi1−xNを含む。xは、0.05〜0.95である。別の実施形態によれば、電子受容誘電体層41は、MgyAl1−yNを含む。yは、0.05〜0.95である。さらに別の実施形態によれば、電子受容誘電体層は、MgaSizAl1−a−zNを含む。aは0.05〜0.95であり、zは0.05〜0.95であり、かつ、a+zは0.1〜1である。当該MgSiN、当該MgAlN、または当該MgSiAlNは、エピタキシャルIII−N半導体層スタック20の頂部において(好ましくは第2活性III−N層23の頂部において)、エピタキシャル成長させられている。図3Aに示される通り、パッシベーションスタック40は、酸化物層42をさらに含む。パッシベーションスタック40(より具体的には、電子受容誘電体層41および酸化物層42)は、例えばMOCVDによって成長させられている。別の実施形態によれば、パッシベーションスタック40は、MBEによって成長させられている。酸化物層42は、例えばMgOを含む。別の実施形態によれば、酸化物層42は、AlOx、SiOx、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層42は、ゲート誘電体(例:HfOx、ZrOx等)を含む。
酸化物層42は、(i)誘電体表面411と接触する酸化物表面420と、(ii)当該酸化物表面420とは反対側に位置するパッシベーション絶縁表面421と、を含む。酸化物表面420が誘電体表面411の全表面に沿って当該誘電体表面411と直接的に接触するように、誘電体表面411および酸化物表面420は延在している。図3Aでは、ゲート領域31内のパッシベーションスタック40の頂部に、ゲート30が形成されている。ゲート30は、(i)バイアス表面300と、(ii)当該バイアス表面300とは反対側に位置するゲート絶縁表面301と、を含む。バイアス表面300を介して、電圧バイアスがゲート30に印加される。より具体的には、ゲートは、ゲート領域31内において酸化物層42の頂部かつ形成されている。これにより、パッシベーション絶縁表面421とゲート絶縁表面301との間に、絶縁接触界面423が規定される。ゲート絶縁表面301がパッシベーション絶縁表面421の10%〜30%と直接的に接触するように、絶縁接触界面423は延在している。
図3Bに示される通り、パッシベーションスタック40は、ソースアクセス領域およびドレインアクセス領域の内部においてエッチング除去される。換言すれば、電子受容誘電体層41および酸化物層42は、ソースアクセス領域の内部およびドレインアクセス領域の内部においてエッチング除去される。これにより、ソース領域51およびドレイン領域52の内部において第2活性III−N層23が露出させられる。別の実施形態によれば、第2活性III−N層23は、例えばアルカリ性溶液中またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域51の内部およびドレイン領域52の内部におけるそれぞれのオーミックコンタクトを、第2活性III−N層23内に部分的に形成できる。ひとたびオーミックコンタクトの領域が規定されると(すなわち、ソース領域51およびドレイン領域52が規定されている場合)、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第2活性III−N層23と接触していない金属をリフトオフすることによって、連続的に規定される。あるいは、まずは(第1に)フォトレジストを除去し、例えばTiおよびAlを含む金属スタックを堆積し、続いて第2のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、1つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば800℃〜900℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気の内部での、1分間の急速熱アニールステップである。そして、本発明に係る高電子移動度トランジスタ1が得られる。
[116]図4Aおよび図4Bに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図4Aおよび図4Bの異なるステップによって概略的に示される通り製造される。図2A〜2Cおよび図3A〜図3Bのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図4Aに示される通り、本発明に係る半導体構造1は、基板10と、エピタキシャルIII−N半導体層スタック20と、を含む。エピタキシャルIII−N半導体層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
パッシベーションスタック40は、エピタキシャル半導体層スタック20の頂部に(より具体的には、第2活性III−N層23の頂部に)形成されている。パッシベーションスタック40は、例えばSiNを含む。パッシベーションスタック40は、MOCVDリアクタ内においてインサイチュ堆積された高密度のSiNを含む。当該SiNは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。任意の他のプロセスが実行される前に、当該インサイチュSiNは、例えば500nmを超える厚さまで、PECVDまたはLPCVDによるSiNまたはSiOxによって、外部から肥厚させられる。別の実施形態によれば、パッシベーションスタック40は、SiO2を含む。さらに別の実施形態によれば、図4Aのパッシベーションスタック40は、AlSiNを含む。Alドーピングによって、誘電体材料のバンドギャップを増加させることができる。あるいは、図4Aのパッシベーションスタックは、Si、Al、O、およびNのうちの1つ以上を含む。続いて、パッシベーションスタック40は、ゲート領域31内においてエッチング除去される。そして、第2活性III−N層23は、パッシベーションスタック40をマスクとして用いて、図4Bのゲート領域31内において部分的にエッチングされる。換言すれば、ゲート領域31内の第2活性III−N層23の内部には、凹部24が形成される。
図4Cに示される別の実施形態によれば、続いて、パッシベーションスタック40は、ゲート領域31内においてエッチング除去される。そして、第2活性III−N層23は、パッシベーションスタック40をマスクとして用いて、図4Cのゲート領域31内において完全にエッチング除去される。換言すれば、ゲート領域31内の第2活性III−N層23の内部には、凹部24が形成される。当該凹部24は、ゲート領域31内において第2活性III−N層23を完全に貫通するように延在することによって、第1活性III−N層22を露出させている。このことは、反応性イオンエッチング(すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガスは、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。
[117]図5A〜図5Cに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図5A〜図5Cの異なるステップによって概略的に示される通り製造される。図2A〜2C、図3A〜図3B、および図4A〜図4Cのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図5Aに示される通り、本発明に係る半導体構造1は、基板10と、エピタキシャルIII−N半導体層スタック20と、を含む。エピタキシャルIII−N半導体層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
パッシベーションスタックは、エピタキシャル半導体層スタック20の頂部に(より具体的には、第2活性III−N層23の頂部に)形成されている。当該パッシベーションスタックは、例えばSiNを含む。当該パッシベーションスタックは、MOCVDリアクタ内においてインサイチュ堆積された高密度のSiNを含む。当該SiNは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。任意の他のプロセスが実行される前に、当該インサイチュSiNは、例えば500nmを超える厚さまで、PECVDまたはLPCVDによるSiNまたはSiOxによって、外部から肥厚させられる。別の実施形態によれば、パッシベーションスタックは、SiO2を含む。さらに別の実施形態によれば、パッシベーションスタックは、AlSiNを含む。Alドーピングによって、誘電体材料のバンドギャップを増加させることができる。あるいは、パッシベーションスタックは、Si、Al、O、およびNのうちの1つ以上を含む。続いて、当該パッシベーションスタックは、ゲート領域31内においてエッチング除去される。そして、第2活性III−N層23は、当該パッシベーションスタックをマスクとして用いて、図5Aのゲート領域31内において部分的にエッチングされる。これにより、第2活性III−N層23の内部に、凹部24を形成できる。換言すれば、ゲート領域31内の第2活性III−N層23の内部には、部分的な凹部24が形成される。このことは、反応性イオンエッチング(すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガスは、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。
続いて、図5Aの第2活性III−N層23の頂部に、電子受容誘電体層41が形成される。これにより、当該電子受容誘電体層41は、第2活性III−N層23の凹部24内に形成される。電子受容誘電体層41は、エピタキシャルIII−N半導体層スタック20の第2活性III−N層23と接触するパッシベーション表面410を含む。電子受容誘電体層41は、パッシベーション表面410とは反対側に位置する誘電体表面411をさらに含む。第2活性III−N層23は、電子受容誘電体層41のパッシベーション表面410と接触する第2パッシベーション表面230を含む。これにより、第2活性III−N層23と電子受容誘電体層41との間に、パッシベーション接触界面231を規定できる。パッシベーション表面410がゲート領域31内の第2パッシベーション表面の10%〜30%と直接的に接触するように、パッシベーション接触界面231は延在している。換言すれば、電子受容誘電体層41は、ゲート領域31内を除いた位置においてエッチング除去されている。別の実施形態によれば、パッシベーションスタックは、図2A〜図2Cと同様に、第2活性III−N層23の頂部に堆積させられる。続いて、パッシベーションスタックは、ゲート領域31内においてエッチング除去される。続いて、電子受容誘電体層41は、部分的な凹部24内におけるゲート領域31の内部に堆積させられる。これにより、図5Cの高電子移動度トランジスタが形成される。
電子受容誘電体層41は、例えば、MgxSi1−xNを含む。xは、0.05〜0.95である。別の実施形態によれば、電子受容誘電体層41は、MgyAl1−yNを含む。yは、0.05〜0.95である。さらに別の実施形態によれば、電子受容誘電体層は、MgaSizAl1−a−zNを含む。aは0.05〜0.95であり、zは0.05〜0.95であり、かつ、a+zは0.1〜1である。当該MgSiN、当該MgAlN、または当該MgSiAlNは、エピタキシャルIII−N半導体層スタック20の頂部において(好ましくは第2活性III−N層23の頂部において)、エピタキシャル成長させられている。図5Cに示される通り、パッシベーションスタック40は、酸化物層42をさらに含む。酸化物層42も、第2活性III−N層23内に形成された凹部24の内部において部分的に延在している。パッシベーションスタック40(より具体的には、電子受容誘電体層41および酸化物層42)は、例えばMOCVDによって成長させられている。別の実施形態によれば、パッシベーションスタック40は、MBEによって成長させられている。酸化物層42は、例えばMgOを含む。別の実施形態によれば、酸化物層42は、AlOx、SiOx、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層42は、ゲート誘電体(例:HfOx、ZrOx等)を含む。酸化物層42は、(i)誘電体表面411と接触する酸化物表面420と、(ii)当該酸化物表面420とは反対側に位置するパッシベーション絶縁表面421と、を含む。酸化物表面420が誘電体表面411の全表面に沿って当該誘電体表面411と直接的に接触するように、誘電体表面411および酸化物表面420は延在している。
図5Cでは、ゲート領域31内のパッシベーションスタック40の頂部に、ゲート30が形成されている。ゲート30は、(i)バイアス表面300と、(ii)当該バイアス表面300とは反対側に位置するゲート絶縁表面301と、を含む。バイアス表面300を介して、電圧バイアスがゲート30に印加される。より具体的には、ゲートは、ゲート領域31内において酸化物層42の頂部に形成されている。これにより、パッシベーション絶縁表面421とゲート絶縁表面301との間に、絶縁接触界面423が規定される。ゲート絶縁表面301がパッシベーション絶縁表面421の100%(全体)と直接的に接触するように、絶縁接触界面423が延在している。図5Cに示される通り、パッシベーションスタック40は、2つの電子供与誘電体層43;44をさらに含む。当該2つの電子供与誘電体層43;44は、第2活性III−N層23の頂部かつ電子受容誘電体層41の両側、すなわちゲート領域31の両側に形成されている。その結果、当該2つの電子供与誘電体層43;44のそれぞれは、第2活性III−N層23と直接的に接触するIII−N接触表面430;440を含む。電子供与誘電体層43;44は、MOCVDリアクタ内においてインサイチュ堆積された高密度のSiNを含む。当該SiNは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。例えば、インサイチュSiNによってキャップされたHEMT構造は、高いサーマルバジェットを有していたとしても、プロセスステップによる影響を受けないことが、発明者らによって実験的に示されている。さらに別の実施形態によれば、電子供与誘電体層43;44は、AlSiNを含む。Alドーピングによって、誘電体材料のバンドギャップを増加させることができる。さらに別の実施形態によれば、電子供与誘電体層43;44は、Si、Al、O、およびNのうちの1つ以上を含む。電子供与誘電体層43;44は、1nm〜500nm、好ましくは30nm〜400nm、より好ましくは50nm〜300nmの厚さを有する。例えば、電子供与誘電体層43;44は、100nm〜200nmの厚さを有する。任意の他のプロセスが実行される前に、インサイチュSiNは、例えば500nmを超える厚さまで、PECVDまたはLPCVDによるSiNまたはSiOxによって、外部から肥厚させられる。図5Cでは、2つの電子供与誘電体層43;44は、電子受容誘電体層41および酸化物層42のスタックと同じ厚さである。
別の実施形態によれば、2つの電子供与誘電体層43;44は、高電子移動度トランジスタを封止(カプセル化)している。そして、当該2つの電子供与誘電体層は、ゲート領域内においてエッチング除去される。当該2つの電子供与誘電体層は、ゲートアクセス領域およびドレインアクセス領域(その後にソースおよびドレインが形成される位置)の内部においてエッチング除去される。別の実施形態によれば、2つの電子供与誘電体層43;44は、電子受容誘電体層41および酸化物層42のスタックよりも厚い。
最終的に、図5Cにおいて、パッシベーションスタック40は、ソースアクセス領域内においてエッチング除去されるとともに、ドレインアクセス領域内においてエッチング除去される。より具体的には、パッシベーションスタック40の2つの電子供与誘電体層43;44が、ソース領域51内およびドレイン領域52内においてそれぞれエッチング除去される。続いて、ソース領域51内にオーミックコンタクトが形成されるとともに、ドレイン領域52内にオーミックコンタクトが形成される。ソース領域51内におけるオーミックコンタクトの形成、および、ドレイン領域52内におけるオーミックコンタクトの形成は、複数のプロセスステップを含む。例えば、このことは、フォトレジストの堆積から開始し、リソグラフィステップによってそれぞれのオーミックコンタクトのそれぞれの領域を規定することにより実行される。続いて、電子供与誘電体層43;44は、ソース領域51内およびドレイン領域52内において、それぞれ部分的にまたは完全に除去される。例えば、電子供与誘電体層43;44は、HFまたは緩衝HFにおけるウェットエッチングによって、あるいは、フッ素化学によるRIEまたはICPプラズマツールにおけるドライエッチングによって、除去されてよい。電子供与誘電体層43;44に対するフッ素化学によるドライエッチングおよびウェットエッチングはいずれも、非常に高い選択性を有するエッチングストップとして作用する第2活性III−N層23において停止するであろう。例えば、電子供与誘電体層43;44に対するエッチングは、フッ素化学に基づくドライエッチングシステム、例えば、エッチングガスとしてSF6またはCF4を使用し、RFまたは「プラテン」を使用し、10W〜150WのエッチングパワーのICPまたは「コイル」をそれぞれ使用した誘導結合プラズマシステムにおいて行われる。これにより、第2活性III−N層23またはその下方のいかなる層をも除去することなく、残りの電子供与誘電体層43;44を完全に除去できる。
別の実施形態によれば、第2活性III−N層23は、例えばアルカリ性溶液またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域51の内部およびドレイン領域52の内部におけるそれぞれのオーミックコンタクトを、第2活性III−N層23内に部分的に形成できる。ひとたびオーミックコンタクトの領域が規定されると(すなわち、ソース領域51およびドレイン領域52が規定されている場合)、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第2活性III−N層23と接触していない金属をリフトオフすることによって、連続的に規定される。あるいは、まずは(第1に)フォトレジストを除去し、例えばTiおよびAlを含む金属スタックを堆積し、続いて第2のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、1つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば800℃〜900℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気の内部での、1分間の急速熱アニールステップである。そして、本発明に係る高電子移動度トランジスタ1が得られる。
[118]図6A〜図6Cに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図2A〜図2Cの異なるステップによって概略的に示される通り製造される。図2A〜2C、図3A〜図3B、図4A〜図4C、および図5A〜図5Cのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図6Aに示される通り、本発明に係る半導体構造1は、基板10と、エピタキシャルIII−N半導体層スタック20と、を含む。エピタキシャルIII−N半導体層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
図6Bに示される通り、パッシベーションスタック40は、エピタキシャル半導体層スタック20の頂部に形成される。パッシベーションスタック40は、電子供与誘電体層を含む。パッシベーションスタック40は、例えばSiNを含む。パッシベーションスタック40は、MOCVDリアクタ内においてインサイチュ堆積された高密度のSiNを含む。当該SiNは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。任意の他のプロセスが実行される前に、当該インサイチュSiNは、例えば500nmを超える厚さまで、PECVDまたはLPCVDによるSiNまたはSiOxによって、外部から肥厚させられる。別の実施形態によれば、パッシベーションスタック40は、SiO2を含む。さらに別の実施形態によれば、図6Bのパッシベーションスタック40は、AlSiNを含む。Alドーピングによって、誘電体材料のバンドギャップを増加させることができる。あるいは、図6Bのパッシベーションスタックは、Si、Al、O、およびNのうちの1つ以上を含む。続いて、パッシベーションスタック40は、ゲート領域31内においてエッチング除去される。当該エッチング除去により、第2活性III−N層23の第2パッシベーション表面230を露出させる。また、当該エッチング除去により、第2活性III−N層23の頂部かつゲート領域31の両側に、2つの電子供与誘電体層43;44を形成する。その結果、当該2つの電子供与誘電体層43;44のそれぞれは、第2活性III−N層23と直接的に接触するIII−N接触表面430;440を含む。第2活性III−N層23は、パッシベーションスタックをマスクとして用いて、図6Bのゲート領域31内において部分的にエッチングされる。これにより、第2活性III−N層23の内部に、凹部24を形成できる。換言すれば、ゲート領域31内の第2活性III−N層23の内部には、部分的な凹部24が形成される。このことは、反応性イオンエッチング(すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガスは、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。
続いて、図6Bに示される通り、ゲート領域31の内部に、電子受容誘電体層41が形成される。別の実施形態によれば、電子受容誘電体層41は、2つの電子供与誘電体層43;44の上部、かつ、ゲート領域内の凹部24の上部に堆積させられる。続いて、電子受容誘電体層41は、ゲート領域31内を除いた位置においてエッチング除去される。これにより、図6Cに示されるように、電子受容誘電体層41を凹部24内に残すことができる。電子受容誘電体層41は、エピタキシャルIII−N半導体層スタック20の第2活性III−N層23と接触するパッシベーション表面410を含む。電子受容誘電体層41は、パッシベーション表面410とは反対側に位置する誘電体表面411をさらに含む。第2活性III−N層23は、電子受容誘電体層41のパッシベーション表面410と接触する第2パッシベーション表面230を含む。これにより、第2活性III−N層23と電子受容誘電体層41との間に、パッシベーション接触界面231を規定できる。パッシベーション表面410がゲート領域31内の第2パッシベーション表面の10%〜30%と直接的に接触するように、パッシベーション接触界面231は延在している。電子受容誘電体層の厚さは、第2活性III−N層23内に形成された凹部24の深さ(奥行き)よりも小さい。
電子受容誘電体層41は、例えば、MgxSi1−xNを含む。xは、0.05〜0.95である。別の実施形態によれば、電子受容誘電体層41は、MgyAl1−yNを含む。yは、0.05〜0.95である。さらに別の実施形態によれば、電子受容誘電体層は、MgaSizAl1−a−zNを含む。aは0.05〜0.95であり、zは0.05〜0.95であり、かつ、a+zは0.1〜1である。当該MgSiN、当該MgAlN、または当該MgSiAlNは、エピタキシャルIII−N半導体層スタック20の頂部において(好ましくは第2活性III−N層23の頂部において)、エピタキシャル成長させられている。図6Cに示される通り、パッシベーションスタック40は、酸化物層42をさらに含む。酸化物層42も、第2活性III−N層23内に形成された凹部24の内部において部分的に延在している。パッシベーションスタック40(より具体的には、電子受容誘電体層41および酸化物層42)は、例えばMOCVDによって成長させられている。別の実施形態によれば、パッシベーションスタック40は、MBEによって成長させられている。酸化物層42は、例えばMgOを含む。別の実施形態によれば、酸化物層42は、AlOx、SiOx、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層42は、ゲート誘電体(例:HfOx、ZrOx等)を含む。
酸化物層42は、(i)誘電体表面411と接触する酸化物表面420と、(ii)当該酸化物表面420とは反対側に位置するパッシベーション絶縁表面421と、を含む。酸化物表面420が誘電体表面411の全表面に沿って当該誘電体表面411と直接的に接触するように、誘電体表面411および酸化物表面420は延在している。図6Cでは、ゲート領域31内のパッシベーションスタック40の頂部に、ゲート30が形成されている。ゲート30は、(i)バイアス表面300と、(ii)当該バイアス表面300とは反対側に位置するゲート絶縁表面301と、を含む。バイアス表面300を介して、電圧バイアスがゲート30に印加される。より具体的には、ゲートは、ゲート領域31内において酸化物層42の頂部に形成されている。これにより、パッシベーション絶縁表面421とゲート絶縁表面301との間に、絶縁接触界面423が規定される。ゲート絶縁表面301がパッシベーション絶縁表面421の100%と直接的に接触するように、絶縁接触界面423が延在している。図6Cに示される通り、パッシベーションスタック40は、2つの電子供与誘電体層43;44をさらに含む。当該2つの電子供与誘電体層43;44は、第2活性III−N層23の頂部かつ電子受容誘電体層41の両側、すなわちゲート領域31の両側に形成されている。その結果、当該2つの電子供与誘電体層43;44のそれぞれは、第2活性III−N層23と直接的に接触するIII−N接触表面430;440を含む。電子供与誘電体層43;44は、MOCVDリアクタ内においてインサイチュ堆積された高密度のSiNを含む。当該SiNは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。例えば、インサイチュSiNによってキャップされたHEMT構造は、高いサーマルバジェットを有していたとしても、プロセスステップによる影響を受けないことが、発明者らによって実験的に示されている。
別の実施形態によれば、電子供与誘電体層43;44は、AlSiNを含む。Alドーピングによって、誘電体材料のバンドギャップを増加させることができる。さらに別の実施形態によれば、電子供与誘電体層43;44は、Si、Al、O、およびNのうちの1つ以上を含む。電子供与誘電体層43;44は、1nm〜500nm、好ましくは30nm〜400nm、より好ましくは50nm〜300nmの厚さを有する。例えば、電子供与誘電体層43;44は、100nm〜200nmの厚さを有する。任意の他のプロセスが実行される前に、インサイチュSiNは、例えば500nmを超える厚さまで、PECVDまたはLPCVDによるSiNまたはSiOxによって、外部から肥厚させられる。図6Cでは、2つの電子供与誘電体層43;44は、電子受容誘電体層41および酸化物層42のスタックと同じ厚さである。別の実施形態によれば、2つの電子供与誘電体層43;44は、高電子移動度トランジスタを封止している。そして、当該2つの電子供与誘電体層は、ゲート領域内においてエッチング除去される。当該2つの電子供与誘電体層は、ゲートアクセス領域およびドレインアクセス領域(その後にソースおよびドレインが形成される位置)の内部においてエッチング除去される。別の実施形態によれば、2つの電子供与誘電体層43;44は、電子受容誘電体層41および酸化物層42のスタックよりも厚い。
最終的に、図6Cにおいて、パッシベーションスタック40は、ソースアクセス領域内においてエッチング除去されるとともに、ドレインアクセス領域内においてエッチング除去される。より具体的には、パッシベーションスタック40の2つの電子供与誘電体層43;44が、ソース領域51内およびドレイン領域52内においてそれぞれエッチング除去される。続いて、ソース領域51内にオーミックコンタクトが形成されるとともに、ドレイン領域52内にオーミックコンタクトが形成される。ソース領域51内におけるオーミックコンタクトの形成、および、ドレイン領域52内におけるオーミックコンタクトの形成は、複数のプロセスステップを含む。例えば、このことは、フォトレジストの堆積から開始し、リソグラフィステップによってそれぞれのオーミックコンタクトのそれぞれの領域を規定することにより実行される。続いて、電子供与誘電体層43;44は、ソース領域51内およびドレイン領域52内において、それぞれ部分的にまたは完全に除去される。例えば、電子供与誘電体層43;44は、HFまたは緩衝HFにおけるウェットエッチングによって、あるいは、フッ素化学によるRIEまたはICPプラズマツールにおけるドライエッチングによって、除去されてよい。電子供与誘電体層43;44に対するフッ素化学によるドライエッチングおよびウェットエッチングはいずれも、非常に高い選択性を有するエッチングストップとして作用する第2活性III−N層23において停止するであろう。例えば、電子供与誘電体層43;44に対するエッチングは、フッ素化学に基づくドライエッチングシステム、例えば、エッチングガスとしてSF6またはCF4を使用し、RFまたは「プラテン」を使用し、10W〜150WのエッチングパワーのICPまたは「コイル」をそれぞれ使用した誘導結合プラズマシステムにおいて行われる。これにより、第2活性III−N層23またはその下方のいかなる層をも除去することなく、残りの電子供与誘電体層43;44を完全に除去できる。
別の実施形態によれば、第2活性III−N層23は、例えばアルカリ性溶液またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域51の内部およびドレイン領域52の内部におけるそれぞれのオーミックコンタクトを、第2活性III−N層23内に部分的に形成できる。ひとたびオーミックコンタクトの領域が規定されると(すなわち、ソース領域51およびドレイン領域52が規定されている場合)、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第2活性III−N層23と接触していない金属をリフトオフすることによって、連続的に規定される。あるいは、まずは(第1に)フォトレジストを除去し、例えばTiおよびAlを含む金属スタックを堆積し、続いて第2のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、1つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば800℃〜900℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気の内部での、1分間の急速熱アニールステップである。そして、本発明に係る高電子移動度トランジスタ1が得られる。
[119]図7A〜図7Cに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図7A〜図7Cの異なるステップによって概略的に示される通り製造される。図2A〜2C、図3A〜図3B、図4A〜図4C、図5A〜図5C、および図6A〜図6Cのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図7Aに示される通り、本発明に係る半導体構造1は、基板10と、エピタキシャルIII−N半導体層スタック20と、を含む。エピタキシャルIII−N半導体層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
ゲート領域31内の第2活性III−N層23の内部には、部分的な凹部24が形成される。このことは、反応性イオンエッチング(すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガスは、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。電子受容誘電体層41は、エピタキシャル半導体層スタック20の頂部に(より具体的には、第2活性III−N層23の頂部に)形成される。これにより、当該電子受容誘電体層41は、第2活性III−N層23の凹部24内に形成される。別の実施形態によれば、マスクが第2活性III−N層23内に堆積させられる。そして、当該マスクは、ゲート領域31内においてエッチング除去される。
続いて、図7Bに示される通り、ゲート領域31内に電子受容誘電体層41が形成される。電子受容誘電体層41は、エピタキシャルIII−N半導体層スタック20の第2活性III−N層23と接触するパッシベーション表面410を含む。電子受容誘電体層41は、パッシベーション表面410とは反対側に位置する誘電体表面411をさらに含む。第2活性III−N層23は、電子受容誘電体層41のパッシベーション表面410と接触する第2パッシベーション表面230を含む。これにより、第2活性III−N層23と電子受容誘電体層41との間に、パッシベーション接触界面231を規定できる。パッシベーション表面410がゲート領域31内の第2パッシベーション表面の10%〜30%と直接的に接触するように、パッシベーション接触界面231は延在している。換言すれば、電子受容誘電体層41は、ゲート領域31内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第2活性III−N層23内に形成された凹部24の深さよりも大きい。
電子受容誘電体層41は、例えば、MgxSi1−xNを含む。xは、0.05〜0.95である。別の実施形態によれば、電子受容誘電体層41は、MgyAl1−yNを含む。yは、0.05〜0.95である。さらに別の実施形態によれば、電子受容誘電体層は、MgaSizAl1−a−zNを含む。aは0.05〜0.95であり、zは0.05〜0.95であり、かつ、a+zは0.1〜1である。当該MgSiN、当該MgAlN、または当該MgSiAlNは、エピタキシャルIII−N半導体層スタック20の頂部において(好ましくは第2活性III−N層23の頂部において)、エピタキシャル成長させられている。図7Bに示される通り、パッシベーションスタック40は、酸化物層42をさらに含む。パッシベーションスタック40(より具体的には、電子受容誘電体層41および酸化物層42)は、例えばMOCVDによって成長させられている。別の実施形態によれば、パッシベーションスタック40は、MBEによって成長させられている。酸化物層42は、例えばMgOを含む。別の実施形態によれば、酸化物層42は、AlOx、SiOx、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層42は、ゲート誘電体(例:HfOx、ZrOx等)を含む。酸化物層42は、(i)誘電体表面411と接触する酸化物表面420と、(ii)当該酸化物表面420とは反対側に位置するパッシベーション絶縁表面421と、を含む。酸化物表面420が誘電体表面411の全表面に沿って当該誘電体表面411と直接的に接触するように、誘電体表面411および酸化物表面420は延在している。
図7Bでは、ゲート領域31内のパッシベーションスタック40の頂部に、ゲート30が形成されている。ゲート30は、(i)バイアス表面300と、(ii)当該バイアス表面300とは反対側に位置するゲート絶縁表面301と、を含む。バイアス表面300を介して、電圧バイアスがゲート30に印加される。より具体的には、ゲートは、ゲート領域31内において酸化物層42の頂部に形成されている。これにより、パッシベーション絶縁表面421とゲート絶縁表面301との間に、絶縁接触界面423が規定される。ゲート絶縁表面301がパッシベーション絶縁表面421の100%と直接的に接触するように、絶縁接触界面423が延在している。図7Bに示される通り、パッシベーションスタック40は、2つの電子供与誘電体層43;44をさらに含む。当該2つの電子供与誘電体層43;44は、第2活性III−N層23の頂部かつ電子受容誘電体層41の両側、すなわちゲート領域31の両側に形成されている。その結果、当該2つの電子供与誘電体層43;44のそれぞれは、第2活性III−N層23と直接的に接触するIII−N接触表面430;440を含む。電子供与誘電体層43;44は、MOCVDリアクタ内においてインサイチュ堆積された高密度のSiNを含む。当該SiNは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。例えば、インサイチュSiNによってキャップされたHEMT構造は、高いサーマルバジェットを有していたとしても、プロセスステップによる影響を受けないことが、発明者らによって実験的に示されている。
別の実施形態によれば、電子供与誘電体層43;44は、AlSiNを含む。Alドーピングによって、誘電体材料のバンドギャップを増加させることができる。さらに別の実施形態によれば、電子供与誘電体層43;44は、Si、Al、O、およびNのうちの1つ以上を含む。電子供与誘電体層43;44は、1nm〜500nm、好ましくは30nm〜400nm、より好ましくは50nm〜300nmの厚さを有する。例えば、電子供与誘電体層43;44は、100nm〜200nmの厚さを有する。任意の他のプロセスが実行される前に、インサイチュSiNは、例えば500nmを超える厚さまで、PECVDまたはLPCVDによるSiNまたはSiOxによって、外部から肥厚させられる。図7Cでは、2つの電子供与誘電体層43;44は、電子受容誘電体層41および酸化物層42のスタックと同じ厚さである。別の実施形態によれば、2つの電子供与誘電体層43;44は、高電子移動度トランジスタを封止している。そして、当該2つの電子供与誘電体層は、ゲート領域内においてエッチング除去される。当該2つの電子供与誘電体層は、ゲートアクセス領域およびドレインアクセス領域(その後にソースおよびドレインが形成される位置)の内部においてエッチング除去される。別の実施形態によれば、2つの電子供与誘電体層43;44は、電子受容誘電体層41および酸化物層42のスタックよりも厚い。
最終的に、図7Bにおいて、パッシベーションスタック40は、ソースアクセス領域内においてエッチング除去されるとともに、ドレインアクセス領域内においてエッチング除去される。より具体的には、パッシベーションスタック40の2つの電子供与誘電体層43;44が、ソース領域51内およびドレイン領域52内においてそれぞれエッチング除去される。続いて、ソース領域51内にオーミックコンタクトが形成されるとともに、ドレイン領域52内にオーミックコンタクトが形成される。ソース領域51内におけるオーミックコンタクトの形成、および、ドレイン領域52内におけるオーミックコンタクトの形成は、複数のプロセスステップを含む。例えば、このことは、フォトレジストの堆積から開始し、リソグラフィステップによってそれぞれのオーミックコンタクトのそれぞれの領域を規定することにより実行される。続いて、電子供与誘電体層43;44は、ソース領域51内およびドレイン領域52内において、それぞれ部分的にまたは完全に除去される。例えば、電子供与誘電体層43;44は、HFまたは緩衝HFにおけるウェットエッチングによって、あるいは、フッ素化学によるRIEまたはICPプラズマツールにおけるドライエッチングによって、除去されてよい。電子供与誘電体層43;44に対するフッ素化学によるドライエッチングおよびウェットエッチングはいずれも、非常に高い選択性を有するエッチングストップとして作用する第2活性III−N層23において停止するであろう。例えば、電子供与誘電体層43;44に対するエッチングは、フッ素化学に基づくドライエッチングシステム、例えば、エッチングガスとしてSF6またはCF4を使用し、RFまたは「プラテン」を使用し、10W〜150WのエッチングパワーのICPまたは「コイル」をそれぞれ使用した誘導結合プラズマシステムにおいて行われる。これにより、第2活性III−N層23またはその下方のいかなる層をも除去することなく、残りの電子供与誘電体層43;44を完全に除去できる。
別の実施形態によれば、第2活性III−N層23は、例えばアルカリ性溶液またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域51の内部およびドレイン領域52の内部におけるそれぞれのオーミックコンタクトを、第2活性III−N層23内に部分的に形成できる。ひとたびオーミックコンタクトの領域が規定されると(すなわち、ソース領域51およびドレイン領域52が規定されている場合)、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第2活性III−N層23と接触していない金属をリフトオフすることによって、連続的に規定される。あるいは、まずは(第1に)フォトレジストを除去し、例えばTiおよびAlを含む金属スタックを堆積し、続いて第2のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、1つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば800℃〜900℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気の内部での、1分間の急速熱アニールステップである。そして、本発明に係る高電子移動度トランジスタ1が得られる。
[120]図8A〜図8Cに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図8A〜図8Cの異なるステップによって概略的に示される通り製造される。図2A〜2C、図3A〜図3B、図4A〜図4C、図5A〜図5C、図6A〜図6C、および図7A〜図7Cのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図8Aに示される通り、本発明に係る半導体構造は、基板10と、エピタキシャルIII−N半導体層スタック20と、を含む。エピタキシャルIII−N半導体層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
ゲート領域31内の第2活性III−N層23の内部には、完全な凹部(full recess)24が形成されている。このようにして、第1活性III−N層22を露出させている。このことは、反応性イオンエッチング(すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガスは、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。電子受容誘電体層41は、エピタキシャル半導体層スタック20の頂部に(より具体的には、第2活性III−N層23の頂部に)形成される。これにより、当該電子受容誘電体層41は、第2活性III−N層23の凹部24内に形成される。別の実施形態によれば、マスクが第2活性III−N層23内に堆積させられる。そして、当該マスクは、ゲート領域31内においてエッチング除去される。
続いて、図8Cに示される通り、ゲート領域31内に電子受容誘電体層41が形成される。電子受容誘電体層41は、エピタキシャルIII−N半導体層スタック20の第2活性III−N層23と接触するパッシベーション表面410を含む。電子受容誘電体層41は、パッシベーション表面410とは反対側に位置する誘電体表面411をさらに含む。第2活性III−N層23は、電子受容誘電体層41のパッシベーション表面410と接触する第2パッシベーション表面230を含む。これにより、第2活性III−N層23と電子受容誘電体層41との間に、パッシベーション接触界面231を規定できる。パッシベーション表面410がゲート領域31内の第2パッシベーション表面の10%〜30%と直接的に接触するように、パッシベーション接触界面231は延在している。換言すれば、電子受容誘電体層41は、ゲート領域31内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第2活性III−N層23内に形成された凹部24の深さよりも小さい。
電子受容誘電体層41は、例えば、MgxSi1−xNを含む。xは、0.05〜0.95である。別の実施形態によれば、電子受容誘電体層41は、MgyAl1−yNを含む。yは、0.05〜0.95である。さらに別の実施形態によれば、電子受容誘電体層は、MgaSizAl1−a−zNを含む。aは0.05〜0.95であり、zは0.05〜0.95であり、かつ、a+zは0.1〜1である。当該MgSiN、当該MgAlN、または当該MgSiAlNは、エピタキシャルIII−N半導体層スタック20の頂部において(好ましくは第2活性III−N層23の頂部において)、エピタキシャル成長させられている。
図8Cに示される通り、パッシベーションスタック40は、酸化物層42をさらに含む。パッシベーションスタック40(より具体的には、電子受容誘電体層41および酸化物層42)は、例えばMOCVDによって成長させられている。別の実施形態によれば、パッシベーションスタック40は、MBEによって成長させられている。酸化物層42は、例えばMgOを含む。別の実施形態によれば、酸化物層42は、AlOx、SiOx、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層42は、ゲート誘電体(例:HfOx、ZrOx等)を含む。酸化物層42も、第2活性III−N層23内に形成された凹部24の内部において延在している。酸化物層42は、(i)誘電体表面411と接触する酸化物表面420と、(ii)当該酸化物表面420とは反対側に位置するパッシベーション絶縁表面421と、を含む。酸化物表面420が誘電体表面411の全表面に沿って当該誘電体表面411と直接的に接触するように、誘電体表面411および酸化物表面420は延在している。図8Cでは、ゲート領域31内のパッシベーションスタック40の頂部に、ゲート30が形成されている。ゲート30は、(i)バイアス表面300と、(ii)当該バイアス表面300とは反対側に位置するゲート絶縁表面301と、を含む。バイアス表面300を介して、電圧バイアスがゲート30に印加される。より具体的には、ゲートは、ゲート領域31内において酸化物層42の頂部に形成されている。これにより、パッシベーション絶縁表面421とゲート絶縁表面301との間に、絶縁接触界面423が規定される。ゲート絶縁表面301がパッシベーション絶縁表面421の100%と直接的に接触するように、絶縁接触界面423が延在している。図8Cに示される通り、ソース領域およびドレイン領域の内部に、オーミックコンタクトが形成されうる。これにより、金属酸化物半導体電界効果トランジスタ(metal-oxide-semiconductor field-effect transistor)1を形成できる。
[121]図9A〜図9Cに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図9A〜図9Cの異なるステップによって概略的に示される通り製造される。図2A〜2C、図3A〜図3B、図4A〜図4C、図5A〜図5C、図6A〜図6C、および図7A〜図7Cのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図9Aに示される通り、本発明に係る半導体構造は、基板10と、エピタキシャルIII−N半導体層スタック20と、を含む。エピタキシャルIII−N半導体層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
ゲート領域31内の第2活性III−N層23の内部には、完全な凹部24が形成されている。このようにして、第1活性III−N層22を露出させている。このことは、反応性イオンエッチング(すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガスは、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。電子受容誘電体層41は、エピタキシャル半導体層スタック20の頂部に(より具体的には、第2活性III−N層23の頂部に)形成される。これにより、当該電子受容誘電体層41は、第2活性III−N層23の凹部24内に形成される。別の実施形態によれば、マスクが第2活性III−N層23内に堆積させられる。そして、当該マスクは、ゲート領域31内においてエッチング除去される。
続いて、図9Bに示される通り、ゲート領域31内に電子受容誘電体層41が形成される。電子受容誘電体層41は、エピタキシャルIII−N半導体層スタック20の第2活性III−N層23と接触するパッシベーション表面410を含む。電子受容誘電体層41は、パッシベーション表面410とは反対側に位置する誘電体表面411をさらに含む。第2活性III−N層23は、電子受容誘電体層41のパッシベーション表面410と接触する第2パッシベーション表面230を含む。これにより、第2活性III−N層23と電子受容誘電体層41との間に、パッシベーション接触界面231を規定できる。パッシベーション表面410がゲート領域31内の第2パッシベーション表面の10%〜30%と直接的に接触するように、パッシベーション接触界面231は延在している。換言すれば、電子受容誘電体層41は、ゲート領域31内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第2活性III−N層23内に形成された凹部24の深さよりも大きい。
電子受容誘電体層41は、例えば、MgxSi1−xNを含む。xは、0.05〜0.95である。別の実施形態によれば、電子受容誘電体層41は、MgyAl1−yNを含む。yは、0.05〜0.95である。さらに別の実施形態によれば、電子受容誘電体層は、MgaSizAl1−a−zNを含む。aは0.05〜0.95であり、zは0.05〜0.95であり、かつ、a+zは0.1〜1である。当該MgSiN、当該MgAlN、または当該MgSiAlNは、エピタキシャルIII−N半導体層スタック20の頂部において(好ましくは第2活性III−N層23の頂部において)、エピタキシャル成長させられている。
図9Cに示される通り、パッシベーションスタック40は、酸化物層42をさらに含む。パッシベーションスタック40(より具体的には、電子受容誘電体層41および酸化物層42)は、例えばMOCVDによって成長させられている。別の実施形態によれば、パッシベーションスタック40は、MBEによって成長させられている。酸化物層42は、例えばMgOを含む。別の実施形態によれば、酸化物層42は、AlOx、SiOx、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層42は、ゲート誘電体(例:HfOx、ZrOx等)を含む。酸化物層42は、(i)誘電体表面411と接触する酸化物表面420と、(ii)当該酸化物表面420とは反対側に位置するパッシベーション絶縁表面421と、を含む。酸化物表面420が誘電体表面411の全表面に沿って当該誘電体表面411と直接的に接触するように、誘電体表面411および酸化物表面420は延在している。図9Cでは、ゲート領域31内のパッシベーションスタック40の頂部に、ゲート30が形成されている。ゲート30は、(i)バイアス表面300と、(ii)当該バイアス表面300とは反対側に位置するゲート絶縁表面301と、を含む。バイアス表面300を介して、電圧バイアスがゲート30に印加される。より具体的には、ゲートは、ゲート領域31内において酸化物層42の頂部に形成されている。これにより、パッシベーション絶縁表面421とゲート絶縁表面301との間に、絶縁接触界面423が規定される。ゲート絶縁表面301がパッシベーション絶縁表面421の100%と直接的に接触するように、絶縁接触界面423が延在している。図9Cに示される通り、ソース領域およびドレイン領域の内部に、オーミックコンタクトが形成されうる。これにより、金属酸化物半導体電界効果トランジスタ1を形成できる。
[122]図10A〜図10Cに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図10A〜図10Cの異なるステップによって概略的に示される通り製造される。図2A〜2C、図3A〜図3B、図4A〜図4C、図5A〜図5C、図6A〜図6C、図7A〜図7C、図8A〜図8C、および図9A〜図9Cのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図10Aに示される通り、本発明に係る半導体構造は、基板10と、エピタキシャルIII−N半導体層スタック20と、を含む。エピタキシャルIII−N半導体層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
ゲート領域31内の第2活性III−N層23の内部には、完全な凹部24が形成されている。このようにして、第1活性III−N層22を露出させている。このことは、反応性イオンエッチング(すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガスは、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。図10Aにおいて拡大して示されている通り、AlNを含むAlN層45が、第2活性III−N層23の凹部24内に形成されている。別の実施形態によれば、AlNを含むAlN層45は、ゲート領域31内の凹部24の内部において、第2活性III−N層23のエッチングされた側壁上にも形成されている。AlN層45は、好ましくは、単一の(1つの)AlN単分子層(AlNの単分子層)である。AlN層45の厚さは、好ましくは1nmである。電子受容誘電体層41は、エピタキシャル半導体層スタック20の頂部に(より具体的には、第2活性III−N層23の頂部に)形成される。これにより、当該電子受容誘電体層41は、第2活性III−N層23の凹部24内のAlN層45の頂部に形成される。別の実施形態によれば、マスクが第2活性III−N層23内に堆積させられる。そして、当該マスクは、ゲート領域31内においてエッチング除去される。
続いて、図10Cに示される通り、ゲート領域31内に電子受容誘電体層41が形成される。電子受容誘電体層41は、エピタキシャルIII−N半導体層スタック20の第2活性III−N層23と接触するパッシベーション表面410を含む。電子受容誘電体層41は、パッシベーション表面410とは反対側に位置する誘電体表面411をさらに含む。第2活性III−N層23は、電子受容誘電体層41のパッシベーション表面410と接触する第2パッシベーション表面230を含む。これにより、第2活性III−N層23と電子受容誘電体層41との間に、パッシベーション接触界面231を規定できる。パッシベーション表面410がゲート領域31内の第2パッシベーション表面の10%〜30%と直接的に接触するように、パッシベーション接触界面231は延在している。換言すれば、電子受容誘電体層41は、ゲート領域31内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第2活性III−N層23内に形成された凹部24の深さよりも小さい。
電子受容誘電体層41は、例えば、MgxSi1−xNを含む。xは、0.05〜0.95である。別の実施形態によれば、電子受容誘電体層41は、MgyAl1−yNを含む。yは、0.05〜0.95である。さらに別の実施形態によれば、電子受容誘電体層は、MgaSizAl1−a−zNを含む。aは0.05〜0.95であり、zは0.05〜0.95であり、かつ、a+zは0.1〜1である。当該MgSiN、当該MgAlN、または当該MgSiAlNは、エピタキシャルIII−N半導体層スタック20の頂部において(好ましくは第2活性III−N層23の頂部において)、エピタキシャル成長させられている。
図10Cに示される通り、パッシベーションスタック40は、酸化物層42をさらに含む。パッシベーションスタック40(より具体的には、電子受容誘電体層41および酸化物層42)は、例えばMOCVDによって成長させられている。別の実施形態によれば、パッシベーションスタック40は、MBEによって成長させられている。酸化物層42は、例えばMgOを含む。別の実施形態によれば、酸化物層42は、AlOx、SiOx、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層42は、ゲート誘電体(例:HfOx、ZrOx等)を含む。酸化物層42も、第2活性III−N層23内に形成された凹部24の内部において延在している。酸化物層42は、(i)誘電体表面411と接触する酸化物表面420と、(ii)当該酸化物表面420とは反対側に位置するパッシベーション絶縁表面421と、を含む。酸化物表面420が誘電体表面411の全表面に沿って当該誘電体表面411と直接的に接触するように、誘電体表面411および酸化物表面420は延在している。図10Cでは、ゲート領域31内のパッシベーションスタック40の頂部に、ゲート30が形成されている。ゲート30は、(i)バイアス表面300と、(ii)当該バイアス表面300とは反対側に位置するゲート絶縁表面301と、を含む。バイアス表面300を介して、電圧バイアスがゲート30に印加される。より具体的には、ゲートは、ゲート領域31内において酸化物層42の頂部に形成されている。これにより、パッシベーション絶縁表面421とゲート絶縁表面301との間に、絶縁接触界面423が規定される。ゲート絶縁表面301がパッシベーション絶縁表面421の100%と直接的に接触するように、絶縁接触界面423が延在している。図10Cに示される通り、ソース領域およびドレイン領域の内部に、オーミックコンタクトが形成されうる。これにより、金属酸化物半導体電界効果トランジスタ1を形成できる。
[123]図11A〜図11Cに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図11A〜図11Cの異なるステップによって概略的に示される通り製造される。図2A〜2C、図3A〜図3B、図4A〜図4C、図5A〜図5C、図6A〜図6C、図7A〜図7C、図8A〜図8C、図9A〜図9C、および図10A〜図10Cのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図11Aに示される通り、本発明に係る半導体構造は、基板10と、エピタキシャルIII−N半導体層スタック20と、を含む。エピタキシャルIII−N半導体層スタック20は、第1活性III−N層22と、第2活性III−N層23と、を含む。第1活性III−N層22と第2活性III−N層23との間には、2次元電子ガス21が位置している。一例として、第1活性III−N層22は、20nm〜500nm、好ましくは30nm〜300nm、より好ましくは50nm〜250nmの厚さを有する。例えば、第1活性III−N層22は、100nm〜150nmの厚さを有する。一例として、第2活性III−N層23は、10nm〜100nm、好ましくは20nm〜50nmの厚さを有する。このような厚さの組み合わせは、例えば得られる2DEG21に関して、活性層に良好な特性をもたらす。
第1活性III−N層22は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第1活性III−N層22は、例えばGaNを含む。第2活性III−N層23は、(i)窒化物と、(ii)B、Al、Ga、In、およびTlのうちの1つ以上と、を含む。第2活性III−N層23は、例えばAlGaNを含む。AlGaNという用語は、xが0〜1であり、かつ、yが0〜1である、任意の化学量論的比率(AlxGayN)において、Al、Ga、およびNを含む組成物に関する。あるいは、第2活性III−N層23は、例えばAlNを含む。あるいは、第2活性III−N層23は、InAlGaNを含む。InAlGaN等の組成物は、任意の適切な量のInを含む。あるいは、第1活性III−N層22および第2活性III−N層23の両方がInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。あるいは、第1活性III−N層22および第2活性III−N層23の両方がBInAlGaNを含み、第2活性III−N層23が第1活性III−N層22のバンドギャップよりも大きいバンドギャップを有し、第2活性III−N層23が第1活性III−N層22の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、(i)GaNを含んでいるとともに約150nmの厚さを有する第1活性III−N層22と、(ii)AlGaNを含んでいるとともに約20nmの厚さを有する第2活性III−N層23と、によって、良好な結果が得られた。
ゲート領域31内の第2活性III−N層23の内部には、完全な凹部24が形成されている。このようにして、第1活性III−N層22を露出させている。このことは、反応性イオンエッチング(すなわちRIE)などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ(すなわちICP)ツールによるエッチングによって、実現されてよい。反応物ガスは、Cl2またはBCl3であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、(i)まず、第2活性III−N層の頂面を、例えば、O2、O3、またはN2Oのプラズマによって酸化させ、(ii)その後、形成された酸化物を、例えば、SF6またはCF4のプラズマによってエッチング除去する。AlNを含むAlN層45が、第2活性III−N層23の凹部24内に形成されている。別の実施形態によれば、AlNを含むAlN層45は、ゲート領域31内の凹部24の内部において、第2活性III−N層23のエッチングされた側壁上にも形成されている。AlN層45は、好ましくは、単一のAlN単分子層である。AlN層45の厚さは、好ましくは1nmである。電子受容誘電体層41は、エピタキシャル半導体層スタック20の頂部に(より具体的には、第2活性III−N層23の頂部に)形成される。これにより、当該電子受容誘電体層41は、第2活性III−N層23の凹部24内のAlN層45の頂部に形成される。別の実施形態によれば、マスクが第2活性III−N層23内に堆積させられる。そして、当該マスクは、ゲート領域31内においてエッチング除去される。
続いて、図11Bに示される通り、ゲート領域31内に電子受容誘電体層41が形成される。電子受容誘電体層41は、エピタキシャルIII−N半導体層スタック20の第2活性III−N層23と接触するパッシベーション表面410を含む。電子受容誘電体層41は、パッシベーション表面410とは反対側に位置する誘電体表面411をさらに含む。第2活性III−N層23は、電子受容誘電体層41のパッシベーション表面410と接触する第2パッシベーション表面230を含む。これにより、第2活性III−N層23と電子受容誘電体層41との間に、パッシベーション接触界面231を規定できる。パッシベーション表面410がゲート領域31内の第2パッシベーション表面の10%〜30%と直接的に接触するように、パッシベーション接触界面231は延在している。換言すれば、電子受容誘電体層41は、ゲート領域31内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第2活性III−N層23内に形成された凹部24の深さよりも大きい。
電子受容誘電体層41は、例えば、MgxSi1−xNを含む。xは、0.05〜0.95である。別の実施形態によれば、電子受容誘電体層41は、MgyAl1−yNを含む。yは、0.05〜0.95である。さらに別の実施形態によれば、電子受容誘電体層は、MgaSizAl1−a−zNを含む。aは0.05〜0.95であり、zは0.05〜0.95であり、かつ、a+zは0.1〜1である。当該MgSiN、当該MgAlN、または当該MgSiAlNは、エピタキシャルIII−N半導体層スタック20の頂部において(好ましくは第2活性III−N層23の頂部において)、エピタキシャル成長させられている。
図11Cに示される通り、パッシベーションスタック40は、酸化物層42をさらに含む。パッシベーションスタック40(より具体的には、電子受容誘電体層41および酸化物層42)は、例えばMOCVDによって成長させられている。別の実施形態によれば、パッシベーションスタック40は、MBEによって成長させられている。酸化物層42は、例えばMgOを含む。別の実施形態によれば、酸化物層42は、AlOx、SiOx、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層42は、ゲート誘電体(例:HfOx、ZrOx等)を含む。酸化物層42は、(i)誘電体表面411と接触する酸化物表面420と、(ii)当該酸化物表面420とは反対側に位置するパッシベーション絶縁表面421と、を含む。酸化物表面420が誘電体表面411の全表面に沿って当該誘電体表面411と直接的に接触するように、誘電体表面411および酸化物表面420は延在している。図11Cでは、ゲート領域31内のパッシベーションスタック40の頂部に、ゲート30が形成されている。ゲート30は、(i)バイアス表面300と、(ii)当該バイアス表面300とは反対側に位置するゲート絶縁表面301と、を含む。バイアス表面300を介して、電圧バイアスがゲート30に印加される。より具体的には、ゲートは、ゲート領域31内において酸化物層42の頂部に形成されている。これにより、パッシベーション絶縁表面421とゲート絶縁表面301との間に、絶縁接触界面423が規定される。ゲート絶縁表面301がパッシベーション絶縁表面421の100%と直接的に接触するように、絶縁接触界面423が延在している。図11Cに示される通り、ソース領域およびドレイン領域の内部に、オーミックコンタクトが形成されうる。これにより、金属酸化物半導体電界効果トランジスタ1を形成できる。
[124]図12は、本発明に係る高電子移動度トランジスタの製造方法の各ステップを模式的に示す。ステップ101において、基板10が設けられる。続いて、ステップ102において、エピタキシャルIII−N半導体層スタック20が、基板10の頂部に設けられる。エピタキシャルIII−N半導体層スタック20は、活性層を含む。当該活性層は、第1活性III−N層と、(ii)当該第1活性III−N層の頂部に位置する第2活性III−N層と、を含む。第2活性III−N層は、凹部24を含む。第1活性III−N層と第2活性III−N層との間には、2次元電子ガスが位置している。続いて、ステップ103において、エピタキシャルIII−N半導体層スタック20の頂部に、パッシベーションスタック40が設けられる。パッシベーションスタック40は、電子受容誘電体層41を含む。電子受容誘電体層41は、シリコンおよび/またはアルミニウムによってドーピングされた窒化マグネシウムを含む。電子受容誘電体層41は、凹部24内に延在している。最後に、ステップ104において、ゲート領域31内の電子受容誘電体層41の頂部に、ゲート30が設けられる。
[125]本発明は特定の実施形態を参照して例示されているが、(i)本発明は上述の例示的な実施形態の詳細に限定されず、かつ、(ii)本発明はその範囲から逸脱することなく、様々な変更および修正を伴って実施されうることが、当業者には明らかである。従って、本実施形態は、全ての事項において、限定的ではなく例示的であると考慮されるべきである。本発明の範囲は、上述の明細書の記載によってではなく、添付のクレーム(特許請求の範囲)によって示される。従って、クレームの均等性の意味および範囲内に含まれる全ての変更は、本発明の範囲内中に包含されることが意図されている。換言すれば、基本的かつ根本的な原理の範囲内にあり、かつ、その本質的な属性が本特許出願においてクレームされている、任意および全ての修正、変形、または均等物をカバーすることが考慮されている。さらに、(i)「comprising」(備えている,含んでいる,有している)または「comprise」(備える,含む,有する)という文言は他の要素またはステップを除外せず、(ii)「a」または「an」(ある,1つの)という文言は複数を除外せず、(iii)コンピュータシステム、プロセッサ、または別の統合されたユニット等の単一の要素がクレームに列挙された様々な手段(means)の機能を実現しうることが、本特許出願の読者によって理解されるであろう。クレームにおけるいかなる参照符号も、関連するそれぞれのクレームを限定するものとして解釈されるべきではない。「first」(第1)、「second」(第2)、「third」(第3)、「a」、「b」、「c」などの文言は、明細書またクレームにおいて使用される場合、同様の要素またはステップを区別するために導入されており、必ずしも連続的(逐次的)または時系列的な順序を記載している訳ではない。同様に、「top」(トップ,頂部)、「bottom」(ボトム,底部)、「over」(上に)、「under」(下に)などの文言は、説明の目的のために導入されており、必ずしも相対的な位置を示している訳ではない。(i)このように使用されている各文言は、適切な状況下において交換可能であり、かつ、(ii)本発明の実施形態は、他の順序によって、または上述の説明または図示された実施形態とは異なる向きにおいて、本発明に応じた動作をすることが可能であると理解されるべきである。
従来技術の高電子移動度トランジスタにおける電荷分布を概略的に示す。
第2活性III−N層内に凹部を含む従来技術の高電子移動度トランジスタにおける電荷分布を概略的に示す。
本発明に係る高電子移動度トランジスタにおける電荷分布を概略的に示す。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、パッシベーションスタックは、エピタキシャルIII−N半導体層スタックの頂部に完全に延在している。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、パッシベーションスタックは、エピタキシャルIII−N半導体層スタックの頂部に完全に延在している。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、(i)図4Bの部分的な凹部の頂部に堆積されられているか、または、(ii)図4Cの完全な凹部の頂部に堆積させられている。当該凹部は、エピタキシャルIII−N半導体層スタックの第2活性III−N層内に形成されている。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、(i)図4Bの部分的な凹部の頂部に堆積されられているか、または、(ii)図4Cの完全な凹部の頂部に堆積させられている。当該凹部は、エピタキシャルIII−N半導体層スタックの第2活性III−N層内に形成されている。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、(i)図4Bの部分的な凹部の頂部に堆積されられているか、または、(ii)図4Cの完全な凹部の頂部に堆積させられている。当該凹部は、エピタキシャルIII−N半導体層スタックの第2活性III−N層内に形成されている。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された部分的な凹部を含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された部分的な凹部を含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された部分的な凹部を含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。そして、半導体構造は、第2活性III−N層内に形成された凹部を含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。そして、半導体構造は、第2活性III−N層内に形成された凹部を含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。そして、半導体構造は、第2活性III−N層内に形成された凹部を含んでいる。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された完全な凹部を含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された完全な凹部を含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された完全な凹部を含んでいる。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第2活性III−N層内に形成された完全な凹部を含んでいる。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第2活性III−N層内に形成された完全な凹部を含んでいる。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第2活性III−N層内に形成された完全な凹部を含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された完全な凹部を含んでいるとともに、AlN層をさらに含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された完全な凹部を含んでいるとともに、AlN層をさらに含んでいる。
本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第2活性III−N層内に形成された完全な凹部を含んでいるとともに、AlN層をさらに含んでいる。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第2活性III−N層内に形成された完全な凹部を含んでいるとともに、AlN層をさらに含んでいる。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第2活性III−N層内に形成された完全な凹部を含んでいるとともに、AlN層をさらに含んでいる。
本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第2活性III−N層内に形成された完全な凹部を含んでいるとともに、AlN層をさらに含んでいる。
本発明に係る方法の各ステップについての一実施形態を概略的に示す。