JP2020205568A - 高周波増幅回路 - Google Patents

Abstract

【課題】ＥＳＤ耐性を向上させる。【解決手段】高周波増幅回路は、第１トランジスタと、第２トランジスタと、ESD保護回路と、を備える。第１トランジスタは、ソースがインダクタを介して接地され、入力信号がキャパシタを介してゲートに印加される。第２トランジスタは、前記第１トランジスタとカスコード接続され、ゲートが接地され、前記第１トランジスタのドレインから出力される信号を増幅した信号をドレインから出力する。ESD保護回路は、複数のPN接合ダイオードを備え、第１端子が前記キャパシタの入力側ノードと接続され、第２端子が接地され、第３端子が前記第１トランジスタのソースと接続される。【選択図】図１

Description

本発明の実施形態は、高周波増幅回路に関する。

高周波低雑音増幅器（ＬＮＡ：Low Noise Amplifier）は、一般にＳｉＧｅバイポーラプロセスが用いられてきたが、近年、ＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセスによるものが増えてきている。高周波スイッチＦＥＴをＬＮＡに組み込むことにより、高機能な回路を実現できるためである。一般に、信号が入力されるＦＥＴのゲート酸化膜は、製造プロセスにおいて許容される最小値に設定される。この場合、ゲート−ソース間の電圧及びゲート−ドレイン間の電圧の制限が厳しく、当該制限を超える振幅を有する電圧が印加されるとゲート破壊を招いてしまう。また、当然ながら、ＥＳＤ（Electro-Static Discharge）耐性も要求される。

特開２０１６−１７１１６３号公報

一実施形態は、ＥＳＤ耐性を向上させた高周波増幅回路を提供する。

一実施形態によれば、高周波増幅回路は、第１トランジスタと、第２トランジスタと、ESD保護回路と、を備える。第１トランジスタは、ソースがインダクタを介して接地され、入力信号がキャパシタを介してゲートに印加される。第２トランジスタは、前記第１トランジスタとカスコード接続され、ゲートが接地され、前記第１トランジスタのドレインから出力される信号を増幅した信号をドレインから出力する。ESD保護回路は、複数のPN接合ダイオードを備え、第１端子が前記キャパシタの入力側ノードと接続され、第２端子が接地され、第３端子が前記第１トランジスタのソースと接続される。

一実施形態に係るLNAの一例を示す回路図。 一実施形態に係るLNAの実装例を示す図。 一実施形態に係るLNAの一例を示す回路図。 図３の場合のSパラメータを示す図。 図３の場合の第１トランジスタの端子間の電圧を示す図。 一実施形態に係るLNAの一例を示す回路図。 図６の場合のSパラメータを示す図。 図６の場合の第１トランジスタの端子間の電圧を示す図。 比較例に係るSパラメータを示す図。 比較例に係る第１トランジスタの端子間の電圧を示す図。

以下、図面を参照して実施形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更又は簡易化して説明及び図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺及び縦横の寸法比等を、実物から変更し誇張してある。

まず、各実施形態に共通するLNAの構成について説明する。

図１は、一実施形態に係るLNA１の回路図を示す。図１のLNA１は、例えば、SOI基板上に配置可能である。また、LNA１の周辺回路、例えば、アンテナスイッチとLNA１を同一のSOI基板上に配置してもよい。図１のLNA１は、例えば、携帯電話やスマートフォン等の無線装置で用いられるが、用途や実装場所は問わない。

LNA１は、入力ポートLNAinと、出力ポートLNAoutと、を備える。LNA１は、外部インダクタLextを経て入力ポートLNAinから入力された信号を増幅し、出力ポートから出力する。以下においては、外部インダクタLextの入力RFinをポート１、出力ポートLNAoutをポート２とも記載し、ポート間のSパラメータ等の値は、このポート番号に基づいて指定される。

LNA１は、第１トランジスタFET1及び第２トランジスタFET2を備える増幅回路１０と、入力ポートLNAinと第１トランジスタFET1のゲートとの間に接続されたキャパシタCxと、ソースインダクタLsと、出力整合抵抗Rdと、出力整合インダクタLdと、出力整合キャパシタCoutと、を備える。さらに、第１端子n1が入力ポートLNAinと接続され、第２端子n2が接地され、第３端子n3が第１トランジスタFET1のソースと接続される、ESD保護回路１２を備える。ESD保護回路１２は、入力ポートLNAinに印加する静電気（Electro Static Discharge）による静電破壊を防ぐ回路である。ESD保護回路１２は、例えば、複数のPN接合ダイオードを備える。

高周波信号は外部インダクタLextを経て入力ポートLNAinに入力される。入力された信号は、キャパシタCxを介して第１トランジスタFET1のゲートにバイアス電圧VB1でバイアスを掛けられて入力されソースインダクタLsを介して接地される。キャパシタCx及びソースインダクタは外部インダクタLextと共に、入力整合回路として機能する。また、キャパシタCxには、信号の直流成分を除去する機能もある。入力整合回路は、入力信号を整合する。

電源電圧VDD_LNAと第２トランジスタFET2のドレインとの間には出力整合抵抗Rdと出力整合インダクタLdが並列に接続され、第２トランジスタFET2のドレインと出力ポートLNAoutとの間には出力整合キャパシタCoutが接続されている。そして出力ポートLNAoutから、入力された高周波信号が増幅されて出力される。すなわち、ソースインダクタLsと、第１トランジスタFET1と、第２トランジスタFET2と、出力整合のための出力整合抵抗Rdと、出力整合インダクタLdと、出力整合キャパシタCoutにより信号が増幅され、さらに、整合されて出力される。この動作は、一般的なソース接地FETとゲート接地FETを接続させたカスコード接続増幅回路によるLNAと同等の動作であるので、詳しい説明は省略する。

なお、各種出力整合用の回路素子は、一例として示したものであり、以下に説明する実施形態における本質的な点ではない。すなわち、出力整合用の回路素子は、別の構成であっても構わないし、増幅回路の外側、広義では、LNA１の外側において備えられているものであってもよい。

図２は、LNA１の実装例である。LNA１は、増幅回路１０と、ESD保護回路１２と、キャパシタCxと、ソースインダクタLsと、SPnTスイッチ２（Single Pole / n-Throwスイッチ）と、を備える。SPnTスイッチ２は、ｎ個のバンドに対応したｎ個の入力信号INの中から増幅すべき信号を選択するバンドセレクトスイッチである。例えば、Band7（2620MHz〜2690MHz）とBand41（2496MHz〜2690MHz）のどちらかを選択して増幅する場合、Band7はBand41に包含されるため、Band41用に設計された増幅回路の前段にSPDT (Single-Pole Double-Throw)スイッチが設けられる。

以下で説明するLNA１には、Band41の周波数帯に属する周波数の信号を選択して出力する。増幅回路１０以外にも、多数の周波数帯に対応する増幅回路を、LNA１は、備えていてもよいし、SPnTスイッチ２からLNA１の外部の増幅回路に対して出力をしてもよい。この場合複数のLNA等をSPnTスイッチ２と同一のSOI基板上に備えてもよい。

SPnTスイッチ２から出力された信号は、端子SWoutからいったん外部へと出力され、外部インダクタLextを介して入力信号として、入力ポートLNAinから入力される。外部インダクタLextと並列に、LNA１内に、入力整合回路を備えてもよい。

入力された信号は、上述のように、増幅回路１０において増幅されて出力される。入力ポートLNAin側からの静電気からは、ESD保護回路１２により保護される。そして、入力された信号は、増幅され、増幅回路１０から出力される。必要に応じて、出力整合回路を備えてもよい。

なお、図２には示されていないが、各ブロックは、必要に応じて、電源電圧Vdd、Vss（又はGND）と接続され、必要な電力が供給される。また、回路中の各トランジスタには、必要に応じてそのゲートにバイアス電圧が外部から印加される。LNA１は、これらの電源電圧、バイアス電圧等の入力を受け付ける入力端子が備えられていてもよい。また、ゲートにバイアス電圧を印加する場合には、高周波雑音を抑制する抵抗と接地キャパシタ等を必要に応じて備えてもよい。

以下、これらの回路について、より具体的な実施形態を示し、説明する。以下の実施形態においては、上述のようにBand41の周波数帯について説明するが、これに限られるものではない。例えば、他の周波数帯に対しては、回路定数を変更した回路素子を用いることにより同様の回路構成により性能を向上させる。

（第１実施形態）
図１に戻り、第１実施形態の説明をする。出力整合抵抗Rdと出力整合キャパシタCoutは、利得調整を行うべく、それぞれ、可変抵抗、可変キャパシタとしてもよい。また、それぞれのトランジスタのゲートに印加する電圧を制御するバイアス制御回路を別途備えていてもよい。

LNA１は、図に示すように、第１トランジスタFET1のゲート、ソース及び接地点との間にESD保護回路１２を備える。ESD保護回路１２は、例えば、第１端子n1と第２端子n2との間、及び、第１端子n1と第３端子n3との間に、１以上のPN接合ダイオードが直列接続される。これらのPN接合ダイオードは、第１端子n1と第２端子n2との間を逆方向に接続するダイオードの接合面積と、第１端子n1と第３端子n3との間を逆方向に接続するダイオードの接合面積との和が、第１端子n1と第２端子n2との間を順方向に接続するダイオードの接合面積に等しい。ここで、接合面積とは、半導体中においてPN接合ダイオードを構成するP領域とN領域とが接合する領域の面積のことを言う。

以上のように、本実施形態によれば、PN接合ダイオードを条件に基づいて入力ノード、接地ノード及びソースインダクタと第１トランジスタのソースとの間のノードに接続されるESD保護回路１２を備えることにより、ESD耐性の高いLNA１を提供することが可能となる。また、SOI基板上にLNA１を形成することにより、ESD保護回路１２に備えられるPN接合ダイオードを容易に精度よく形成することが可能となる。

上述したように、一般に第１トランジスタFET1のゲート酸化膜Toxは、製造プロセスにおいて最小値に設定される。例えば、Tox＝2.5nmとすると、ゲート−ソース間電圧Vgs、及び、ゲート−ドレイン間電圧Vgdの絶対値の最大値は4Vを超えてはならない。これ以上の電圧振幅が印加されると、ゲート破壊を発生させてしまう。そこで、さらに、第１トランジスタFET1のゲート−ソース間電圧が破壊耐圧（Vgs_max）に達する入力電力となるタイミングにおいて、第１トランジスタFET1のゲート−ドレイン間電圧Vgdがこの破壊耐圧Vgs_maxに等しくなるように設計することにより、過入力耐性をも向上させたLNA１を提供することが可能となる。

（第２実施形態）
図３は、第１実施形態のより具体的なESD保護回路１２の実装例を示すLNA１の回路図である。ESD保護回路１２は、第１ダイオードD11Bと、第２ダイオードD12Bと、第３ダイオードD21Bと第４ダイオードD22Bと、第５ダイオードD21Aと、第６ダイオードD22Aと、を備える。第１ダイオードD11Bから第６ダイオードD22Aは、それぞれがPN接合ダイオードで構成される。

第１ダイオードD11Bは、カソードが第１端子n1と接続され、アノードが第２ダイオードD12Bのカソード、第３ダイオードD21Bのアノード及び第４ダイオードD22Bのカソードと接続される。第２ダイオードD12Bは、カソードが第１ダイオードD11Bのアノード、第３ダイオードD21Bのアノード及び第４ダイオードD22Bのカソードと接続され、アノードが第２端子n2と接続される。

第３ダイオードD21Bは、カソードが第１端子n1と接続され、アノードが第１ダイオードD11Bのアノード、第２ダイオードD12Bのカソード及び第４ダイオードD22Bのカソードと接続される。第４ダイオードD22Bは、カソードが第１ダイオードD11Bのアノード、第２ダイオードD12Bのカソード及び第３ダイオードD21Bのアノードと接続され、アノードが第３端子n3と接続される。

第５ダイオードD21Aは、アノードが第１端子n1と接続され、カソードが第６ダイオードD22Aのアノードと接続される。第６ダイオードD22Aは、アノードが第５ダイオードD21Aのカソードと接続され、カソードが第３端子n3と接続される。

これらのダイオードは、第１ダイオードD11B及び第２ダイオードD12Bが第１端子n1と第２端子n2とを逆方向に接続するダイオード、第３ダイオードD21Bと第４ダイオードD22Bが第１端子n1と第３端子n3を逆方向に接続するダイオード、第５ダイオードD21Aと第６ダイオードD22Aが第１端子n１と第３端子n3を順方向に接続するダイオードを構成する。

本実施形態においては、上述に説明したように、第１端子n1と第２端子n2を接続する第１ダイオードD11Bと第２ダイオードD12Bの間と、第１端子n1と第３端子n3を接続する第３ダイオードD21Bと第４ダイオードD22Bとの間において、これら２つの経路が相互に接続される。

前述した実施形態の記載に合うようにこれらのダイオードにおける接合面積を設定する。例えば、A(Dx)をダイオードDxの接合面積であるとすると、まず、一般的になされるように、直列接続された各ダイオードの接合面積は等しくする。
すなわち、
第１ダイオードD11Bの接合面積（A(D11B)）
＝第２ダイオードD12Bの接合面積（A(D12B)）、
第３ダイオードD21Bの接合面積（A(D21B)）
＝第４ダイオードD22Bの接合面積（A(D22B)）、
第５ダイオードD21Aの接合面積（A(D21A)）
＝第６ダイオードの接合面積（A(D22A)）
と設定する。さらに、第１ダイオードD11Bの接合面積（A(D11B)）と、第３ダイオードD21Bの接合面積（A(D21B)）の和（A(D11B)＋A(D21B)）を第５ダイオードの接合面積（A(D21A)）と等しくする。

このようにPN接合ダイオードを接続したESD保護回路１２は、例えば、入力側において正の静電気が発生した場合には、ダイオードの順方向特性により、第１端子n1から第３端子n3へと発生した静電気を退避させる。第３端子n3から接地面へはソースインダクタLsを介して静電気を退避させる。また、負の静電気が発生した場合には、第１端子n1から第２端子へ放電する経路と第1端子n1から第３端子n3へ放電する経路によって静電気を退避させる。

図４は、本実施形態に係るSパラメータ（Scattering Prameter）を示す図である。横軸は周波数[GHz]、縦軸はSパラメータの絶対値[dB]を示す。以下の図において、Sパラメータのグラフについては、m3は、周波数2496ＭＨｚにおける観測、m4は、周波数2593ＭＨｚにおける観測、m5は、周波数2690ＭＨｚにおける観測を示す。実線は伝達特性を示すS21を、破線は入力ポートにおける反射特性を示すS11を、点線は出力ポートにおける反射特性を示すS22を表す。図４に示されるように、Band41において、18dB程度の利得（S21）が得られている。S11は、帯域内で-10.4dB以下、S22は、帯域内で-12.4dB以下と良好な値を示している。

図９は、比較例に係るLNA１のSパラメータを示す図である。横軸は周波数[GHz]、縦軸はSパラメータの絶対値[dB]を示す。比較例として用いたLNA１は、第３端子n3を有しないで、第１端子n1と第２端子n2を有するESD保護回路を備える。このESD保護回路は、第１端子n1から第２端子n2へと順方向に第５ダイオードD21A及び第６ダイオードD22Aと同等のダイオードがそれぞれ直列に接続される。さらに、これらの直列に接続されたダイオードと並列に、第１端子n1から第２端子n2へと逆方向に、第１ダイオードD11Bと第３ダイオードD21Bの接合面積の和と同一の接合面積を有するダイオードが直列に２段接続される。比較例に係るSパラメータは、利得は本実施形態とほぼ同じではあるが、S11が-10dBを上回り、本実施形態に係るSパラメータよりも劣っている。

図５は、本実施形態において、入力電力Pinを25.1dBmとした場合の第１トランジスタFET1のゲート−ソース間電圧Vgs及びゲート−ドレイン間電圧Vgdの波形を示す図である。横軸は時間[psec]、縦軸は電圧[V]を示す。実線はゲート−ソース間電圧Vgs、破線はゲート−ドレイン間電圧Vgdをそれぞれ表す。Pinを25.1dBmとした場合に、|Vgs|及び|Vgd|の値の最大値が４Vとなることがわかる。逆に言うと、|Vgs|及び|Vgd|の許容量が４Vであるとすれば、最大許容入力電力は、25.1dBmとなる。

図１０は、比較例に係るLNA１において、Pin=21.3dBmとした場合の第１トランジスタFET1のVgs及びVgdの波形を示す図である。|Vgs|及び|Vgd|の値の最大値が４Vであるとき、Pin=21.3dBmであることが分かる。横軸は時間[psec]、縦軸は電圧[V]を示す。実線はゲート−ソース間電圧Vgs、破線はゲート−ドレイン間電圧Vgdをそれぞれ表す。図９と図１０の結果を比較することにより、本実施形態に係るESD保護回路１２を備えたLNA１は、比較例に対して、最大許容入力電力が3.8dB高いことが分かる。

以上のように、本実施形態によれば、静電気耐性の高いLNA１を示すことができる。この静電気耐性は、上記の条件を満たしたPN接合ダイオードを有するESD保護回路１２を備えることにより実装することが可能となる。また、Sパラメータ特性、過入力耐性も向上させることが可能となる。

（第３実施形態）
前述の各実施形態においては、ESD保護回路１２を備えることによりESD耐性及び過入力耐性を向上することができた。本実施形態においては、さらに、第１トランジスタFET1のドレインと接地電位との間にクランプ回路を備えるものである。

図６は、本実施形態に係るLNA１の回路図である。この図６に示すように、LNA１は、第１トランジスタFET1のドレインと接地電位との間にクランプ回路１４を備える。その他の構成は、前述の第２実施形態と同様の構成である。第２実施形態と同様に、ESD保護回路１２は、PN接合ダイオードにより、高い静電気耐性を有する。本図においてクランプ回路１４は、２つのp型MOSFETが２段直列に接続されたものであるが、本構成には限られない。すなわち、クランプ電圧が適切な値に調整され、かつ、高周波特性を劣化させないものであればよい。

図７は、本実施形態に係るSパラメータ（Scattering Prameter）を示す図である。横軸は周波数[GHz]、縦軸はSパラメータの絶対値[dB]を示す。実線は伝達特性を示すS21を、破線は入力ポートにおける反射特性を示すS11を、点線は出力ポートにおける反射特性を示すS22を表す。図７に示されるように、Band41において、18dB程度の利得（S21）が得られている。S11は、帯域内で-10.7dB以下、S22は、帯域内で-12.6dB以下と良好な値を示している。

図８は、本実施形態において、入力電力Pinを25.8dBmとした場合の第１トランジスタFET1のゲート−ソース間電圧Vgs及びゲート−ドレイン間電圧Vgdの波形を示す図である。横軸は時間[psec]、縦軸は電圧[V]を示す。実線はゲート−ソース間電圧Vgs、破線はゲート−ドレイン間電圧Vgdをそれぞれ表す。Pinを25.8dBmとした場合に、|Vgs|及び|Vgd|の値の最大値が４Vとなることがわかる。逆に言うと、|Vgs|及び|Vgd|の許容量が４Vであるとすれば、最大許容入力電力は、25.8dBmとなる。これは、図１０に示す比較例に対して、最大許容入力電力が4.5dB高いことを示す。

以上のように、本実施形態によっても、静電気耐性の高いLNA１を示すことができる。この静電気耐性は、上記の条件を満たしたPN接合ダイオードを有するESD保護回路１２を備えることにより実装することが可能となる。さらに、クランプ回路１４を備えることにより、ESD耐性と併せて、Sパラメータ特性、過入力耐性をもさらに向上させることが可能となる。

本明細書に記載されている各実施形態において、同じ回路定数を有するとは、厳密に同一でなくともよく、例えば、同じ回路定数の素子であっても個体差等が生じてもよい範囲で同じであればよい。また、これは、請求項についても同様であり、同じ、とは厳密に同一であることを示すわけではなく、個体差等の微少な誤差があっても構わない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、前述の全ての実施形態において、n型MOSFETは、状況に応じ、p型のMOSFETとしてもよく、p型のMOSFETは、状況に応じ、n型のMOSFETとしてもよい。さらに、MOSFETは、同様の機能を有する他のトランジスタ、例えば、バイポーラトランジスタ等、電圧、電流又はその他の外部からのスイッチング信号により、スイッチング素子として機能するものを用いてもよい。例えば、バイポーラトランジスタを用いる場合には、本明細書中の説明又は請求項中における、ゲート、ソース、ドレインは、それぞれ、ベース、コレクタ（エミッタ）、エミッタ（コレクタ）と適切な組み合わせに読み替えてもよい。いずれに読み替える場合においても、ゲートに印加する電圧、又は、ベースに加える電流の大きさ等、スイッチングに用いる物理量は、各素子の特性により、適切に上述した機能を有するものと同等の動作を行うように、適宜読み替えることができるものである。

１：ＬＮＡ
１０：増幅回路
１２：ESD保護回路
１４：クランプ回路
２：SPnTスイッチ

Claims (8)

1. 入力ノードに接続されたキャパシタと、
   ゲートが前記キャパシタの他端に接続され、ソースがインダクタを介して接地される、第１トランジスタと、
   前記第１トランジスタとカスコード接続され、ゲートが接地され、前記第１トランジスタのドレインから出力される信号を増幅した信号をドレインから出力する、第２トランジスタと、
   複数のPN接合ダイオードを備え、第１端子が前記入力ノードと接続され、第２端子が接地され、第３端子が前記第１トランジスタのソースと接続される、ESD保護回路と、
   を備える、高周波増幅回路。
2. 前記ESD保護回路に備えられるPN接合ダイオードは、
   前記第２端子から前記第１端子へと順方向電流を流すPN接合ダイオードの接合面積と、前記第３端子から前記第１端子へと順方向電流を流すPN接合ダイオードの接合面積と、の和と、
   前記第１端子から前記第３端子へと順方向電流を流すPN接合ダイオードの接合面積、
   が等しい、請求項１に記載の高周波増幅回路。
3. 前記ESD保護回路は、
   カソードが前記第１端子と接続される、第１ダイオードと、
   カソードが前記第１ダイオードのアノードに接続され、アノードが前記第２端子と接続される、第２ダイオードと、
   カソードが前記第１端子と接続され、アノードが前記第１ダイオードのアノードと接続される、第３ダイオードと、
   カソードが前記第３ダイオードのアノードと接続され、アノードが前記第３端子と接続される、第４ダイオードと、
   アノードが前記第１端子と接続される、第５ダイオードと、
   アノードが前記第５ダイオードのカソードと接続され、カソードが前記第３端子と接続される、第６ダイオードと、
   を備える、請求項２に記載の高周波増幅回路。
4. 前記第１ダイオードの接合面積と、前記第２ダイオードの接合面積が等しく、
   前記第３ダイオードの接合面積と、前記第４ダイオードの接合面積が等しく、
   前記第５ダイオードの接合面積と、前記第６ダイオードの接合面積が等しく、
   前記第１ダイオードの接合面積と、前記第３ダイオードの接合面積との和が、前記第５ダイオードの接合面積と等しい、
   請求項３に記載の高周波増幅回路。
5. 前記第１トランジスタのドレインと、接地電位との間に接続される、クランプ回路、
   をさらに備える、請求項３又は請求項４に記載の高周波増幅回路。
6. 前記第１トランジスタのゲート−ソース間の電圧が、ゲート破壊を発生させる破壊耐圧に達する電圧である場合に、ゲート−ドレイン間の電圧が、前記破壊耐圧の電圧と等しくなる、
   請求項１から請求項５のいずれかに記載の高周波増幅回路。
7. SOI（Silicon On Insulator）基板上に形成される、
   請求項１から請求項６のいずれかに記載の高周波増幅回路。
8. 複数の周波数の信号を選択し、入力信号を出力する、SPnT（Single-Pole / n-Throw）スイッチと、
   モード間における前記入力信号の整合を取る、入力整合回路と、
   をさらに備える、請求項１から請求項７のいずれかに記載の高周波増幅回路。

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