JP2020202321A - Semiconductor device - Google Patents

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Abstract

To provide a field stop layer and lower an on-voltage.SOLUTION: When a distribution B is formed such that an absolute value of the concentration gradient near the peak of an FS layer is large, and the on-resistance becomes high in a low current region. In a distribution C, the on-resistance in a large current region becomes high. In a distribution A (example), a peak value in a first region is Ndmax, and the concentration gradient before and after the peak is gently set. In a semiconductor device 1 having the distribution A, the on-resistance can be lowered in both the low current region and the large current region.SELECTED DRAWING: Figure 4

Description

本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）の構造に関する。 The present invention relates to the structure of an IGBT (Insulated Gate Bipolar Transistor: Insulated Gate Bipolar Transistor).

Ｓｉで構成されたＩＧＢＴは、大電力での高速スイッチング動作が可能である素子として広く用いられている。通常のＩＧＢＴは、ｎチャンネルのＭＯＳＦＥＴとｐｎｐ型のバイポーラトランジスタが直列に接続されたような構成を具備し、その具体的構造は、例えば特許文献１に記載されている。 The IGBT composed of Si is widely used as an element capable of high-speed switching operation with high power. An ordinary IGBT has a configuration in which an n-channel MOSFET and a pnp-type bipolar transistor are connected in series, and a specific structure thereof is described in, for example, Patent Document 1.

この基本的構造においては、ウェハ（半導体基板）の表面側にエミッタ電極、ゲート電極が設けられ、裏面側にコレクタ層となるｐ+層、これに接続されたコレクタ電極が設けられる。この場合、ＭＯＳＦＥＴがオンの場合には、コレクタ層の上側に形成された厚いｎ層（ドリフト層）を電流が流れる。オフ時の耐圧を確保するためには、オフ時に空乏化するドリフト層を厚く形成することが好ましく、オン時の抵抗を低くするためには、ドリフト層を薄くすることが好ましい。 In this basic structure, an emitter electrode and a gate electrode are provided on the front surface side of the wafer (semiconductor substrate), and a p + layer serving as a collector layer and a collector electrode connected to the p + layer are provided on the back surface side. In this case, when the MOSFET is on, a current flows through a thick n-layer (drift layer) formed on the upper side of the collector layer. In order to secure the withstand voltage at the time of off, it is preferable to form a thick drift layer that becomes depleted at the time of off, and to reduce the resistance at the time of on, it is preferable to make the drift layer thin.

特許文献１に記載のＩＧＢＴにおいては、ドリフト層とコレクタ層の間に、ドリフト層よりも高濃度のｎ層（フィールドストップ層：ＦＳ層）を設けることによって、ドリフト層を薄くした場合でも空乏層がコレクタ層に達しにくくすると共に、オン時にドリフト層に注入される正孔の量を制限することによって、良好なスイッチング特性（ターンオフ特性）を得ることができる。 In the IGBT described in Patent Document 1, by providing an n-layer (field stop layer: FS layer) having a higher concentration than the drift layer between the drift layer and the collector layer, a depletion layer is provided even when the drift layer is thinned. Good switching characteristics (turn-off characteristics) can be obtained by making it difficult for the particles to reach the collector layer and limiting the amount of holes injected into the drift layer when the engine is turned on.

ＦＳ層は、例えば半導体基板の裏面側（コレクタ側）からイオン注入することによって形成することができ、イオン注入におけるイオン種やそのエネルギーによってその位置（深さ）が調整され、その際のドーズ量によってＦＳ層におけるドナー濃度が調整される。特許文献１には、この際のイオン種としてプロトン（水素イオン）が用いられることが記載されている。ここでは、水素イオン自身ではなく、プロトン注入によってシリコン中に生成された点欠陥と、シリコン基板中に存在する酸素が関わってドナーが形成される。 The FS layer can be formed, for example, by implanting ions from the back surface side (collector side) of the semiconductor substrate, and its position (depth) is adjusted by the ion type and its energy in the ion implantation, and the dose amount at that time. Adjusts the donor concentration in the FS layer. Patent Document 1 describes that a proton (hydrogen ion) is used as an ion species at this time. Here, the donor is formed not by the hydrogen ions themselves but by the point defects generated in the silicon by proton injection and the oxygen existing in the silicon substrate.

国際公開公報ＷＯ２０１３／１０８９１１International Publication WO 2013/108911

ＩＧＢＴにおいて低いオン電圧（ＶＣＥｓａｔ：コレクタ・エミッタ間飽和電圧）が要求される場合がある。このオン電圧は、コレクタ層側からドリフト層側への正孔の注入のしやすさに依存するため、ＦＳ層の影響を受ける。特許文献１に記載のＦＳ層は、前記のように空乏層がドリフト層側からコレクタ層側に達することを抑制する、あるいはターンオフ特性を良好にするという目的においては有効であるものの、ＦＳ層を設けた場合には、オン電圧を十分に低くすることは困難であった。 A low on-voltage (VCEstat: collector-emitter saturation voltage) may be required in the IGBT. This on-voltage is affected by the FS layer because it depends on the ease of injecting holes from the collector layer side to the drift layer side. Although the FS layer described in Patent Document 1 is effective for the purpose of suppressing the depletion layer from reaching the collector layer side from the drift layer side or improving the turn-off characteristics as described above, the FS layer can be used as an FS layer. When provided, it was difficult to sufficiently lower the on-voltage.

このため、ＦＳ層を具備すると共にオン電圧が低いＩＧＢＴが望まれた。 Therefore, an IGBT having an FS layer and a low on-voltage is desired.

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。 The present invention has been made in view of such problems, and an object of the present invention is to provide an invention for solving the above problems.

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、ｐ型の第１半導体領域と、前記第１半導体領域上に形成されたｎ型の第２半導体領域と、前記第２半導体領域上に形成され不純物濃度が前記第２半導体領域よりも低いｎ型の第３半導体領域と、前記第３半導体領域上に形成されたｐ型の第４半導体領域と、を有し、シリコンを含む半導体基板を具備した半導体装置であって、前記第２半導体領域と前記第３半導体領域にわたる前記第１半導体領域側からの深さｘ（μｍ）方向のドナー濃度Ｎｄの分布は、前記第２半導体領域から前記第３半導体領域にかけて連続的に変化し、当該分布は、前記第２半導体領域に対応しピーク値Ｎｄｍａｘをもつ単一のピークをもつ上側に凸の第１領域と、前記第３半導体領域に対応しＮｄがＮｄ３（Ｎｄ３＜Ｎｄｍａｘ）の±３０％以内の範囲である第２領域と、を具備し、前記ピークは前記１半導体領域と前記第２半導体領域の界面から１０μｍ以内にあり、Ｎｄｍａｘは１×１０１５ａｔｏｍ／ｃｍ３以上であり、Ｎｄ３は５×１０１３ａｔｏｍ／ｃｍ３〜２×１０１４ａｔｏｍ／ｃｍ３の範囲であり、前記第１領域において、前記ピークから±２μｍの範囲内でＮｄ＞Ｎｄｍａｘ／２とされたことを特徴とする。
本発明の半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域上に形成され、前記第１導電型と反対の導電型である第２導電型の第２半導体領域と、前記第２半導体領域上に形成され不純物濃度Ｎｄ３が前記第２半導体領域よりも低い前記第２導電型の第３半導体領域と、前記第３半導体領域上に形成された前記第１導電型の第４半導体領域と、を有した半導体基板を具備した半導体装置であって、前記第２半導体領域と前記第３半導体領域にわたる前記第１半導体領域側からの深さｘ（μｍ）方向の不純物濃度Ｎｄ（ｘ）の分布は、前記第２半導体領域から前記第３半導体領域にかけて連続的に変化し、前記第２半導体領域における不純物濃度がピークＮｄｍａｘとなるｘから前記第３半導体領域に至るまでの厚さをＴ０としたときに、前記第２半導体領域内、かつ当該ピークとなるｘから±Ｔ０×２／３の範囲内において、ｌｏｇ（Ｎｄ（ｘ））＞ｌｏｇ（Ｎｄ３）＋（ｌｏｇ（Ｎｄｍａｘ）−ｌｏｇ（Ｎｄ３））／２とされることを特徴とする。
本発明の半導体装置において、前記分布を構成するドナーは、酸素、又はシリコンの結晶欠陥と酸素との複合体のいずれかであることを特徴とする。 The present invention has the following configurations in order to solve the above problems.
The semiconductor device of the present invention has a p-type first semiconductor region, an n-type second semiconductor region formed on the first semiconductor region, and an impurity concentration formed on the second semiconductor region. A semiconductor device having an n-type third semiconductor region lower than the semiconductor region and a p-type fourth semiconductor region formed on the third semiconductor region, and comprising a semiconductor substrate containing silicon. The distribution of the donor concentration Nd in the depth x (μm) direction from the first semiconductor region side over the second semiconductor region and the third semiconductor region is continuous from the second semiconductor region to the third semiconductor region. The distribution changes to Nd3 (Nd3 <, which corresponds to the second semiconductor region and corresponds to the second semiconductor region and has a single peak having a peak value Ndmax and is convex upward. It includes a second region within ± 30% of Ndmax), the peak is within 10 μm from the interface between the first semiconductor region and the second semiconductor region, and Ndmax is 1 × 10 15 atom / cm. 3 or more, Nd3 is in the range of 5 × 10 13 atom / cm 3 to 2 × 10 14 atom / cm 3 , and in the first region, Nd> Ndmax / 2 within the range of ± 2 μm from the peak. It is characterized by being done.
The semiconductor device of the present invention includes a first conductive type first semiconductor region and a second conductive type second semiconductor region formed on the first semiconductor region and having a conductive type opposite to the first conductive type. The second conductive type third semiconductor region formed on the second semiconductor region and having an impurity concentration Nd3 lower than that of the second semiconductor region, and the first conductive type formed on the third semiconductor region. A semiconductor device including a semiconductor substrate having a fourth semiconductor region, wherein an impurity concentration in the depth x (μm) direction from the first semiconductor region side over the second semiconductor region and the third semiconductor region. The distribution of Nd (x) changes continuously from the second semiconductor region to the third semiconductor region, and the impurity concentration in the second semiconductor region reaches the peak Ndmax from x to the third semiconductor region. When the thickness is T0, log (Nd (x))> log (Nd3) + (log () within the second semiconductor region and within the range of ± T0 × 2/3 from x which is the peak. It is characterized in that it is Ndmax) -log (Nd3)) / 2.
In the semiconductor device of the present invention, the donor constituting the distribution is either oxygen or a complex of crystal defects of silicon and oxygen.

本発明は以上のように構成されているので、ＦＳ層を具備すると共にオン電圧が低いＩＧＢＴを得ることができる。 Since the present invention is configured as described above, it is possible to obtain an IGBT having an FS layer and a low on-voltage.

本発明の実施の形態に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on embodiment of this invention. ＦＳ層におけるドナー濃度分布の典型的な２つの例を示す図である。It is a figure which shows two typical examples of the donor concentration distribution in an FS layer. ｎ層のドナー濃度分布に対応したｐｎダイオードの順方向特性の例である。This is an example of the forward characteristics of the pn diode corresponding to the donor concentration distribution of the n-layer. 実施例、比較例における半導体基板中のドナー濃度分布である。It is the donor concentration distribution in the semiconductor substrate in Examples and Comparative Examples. 実施例におけるＦＳ層付近のドナー濃度分布を拡大して示す図である。It is a figure which expands and shows the donor concentration distribution near the FS layer in an Example.

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、フィールドストップ層（ＦＳ層）を具備するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）である。 Hereinafter, the semiconductor device according to the embodiment of the present invention will be described. This semiconductor device is an IGBT (insulated gate type bipolar transistor) including a field stop layer (FS layer).

この半導体装置（ＩＧＢＴ）１は、トレンチゲート型のＩＧＢＴであり、図１はその断面図である。図１において、シリコンで形成された半導体基板１０において、コレクタ領域となるｐ型（第１導電型）のｐ＋層（第１半導体領域）１１の上に、ＦＳ層となるｎ型（第２導電型）のｎ＋層（第２半導体領域）１２、ドリフト層となるｎ−層（第３半導体領域）１３と、ベース領域となるｐ−層（第４半導体領域）１４が順次形成されている。半導体基板１０の表面側には、表面からｐ−層１４を貫通してｎ−層１３に達する溝（トレンチ）Ｔが形成されている。溝Ｔは、図１における紙面と垂直方向に延伸して並行に複数形成されている。溝Ｔの内面（側面）には酸化膜（ゲート絶縁膜）１６が一様に形成された上で、ゲート電極２１が溝Ｔを埋め込むように形成されている。 The semiconductor device (IGBT) 1 is a trench gate type IGBT, and FIG. 1 is a cross-sectional view thereof. In FIG. 1, in a semiconductor substrate 10 made of silicon, an n-type (second conductive type) FS layer is placed on a p-type (first conductive type) p + layer (first semiconductor region) 11 which is a collector region. The n + layer (second semiconductor region) 12 of the conductive type), the n − layer (third semiconductor region) 13 as the drift layer, and the p − layer (fourth semiconductor region) 14 as the base region are sequentially formed. There is. A groove T is formed on the surface side of the semiconductor substrate 10 so as to penetrate the p - layer 14 from the surface and reach the n - layer 13. A plurality of grooves T are formed in parallel with the paper surface in FIG. 1 extending in the direction perpendicular to the paper surface. An oxide film (gate insulating film) 16 is uniformly formed on the inner surface (side surface) of the groove T, and the gate electrode 21 is formed so as to embed the groove T.

半導体基板１０の表面側においては、溝Ｔの側壁に、エミッタ領域となるｎ＋層１７が形成されている。半導体基板１０の裏面全面には、ｐ＋層１１と電気的に接続してコレクタ電極２２が形成されている。半導体基板１０の表面には、エミッタ電極２３が形成されている。ただし、溝Ｔの表面側においては層間絶縁膜２４がゲート電極２１（溝Ｔ）を覆うように形成されているため、エミッタ電極（共通電極）２３は、層間絶縁膜２４の開口部を通じてｎ＋層１７とｐ−層１４の両方に電気的に接続し、ゲート電極２１とは絶縁される。 On the surface side of the semiconductor substrate 10, an n + layer 17 serving as an emitter region is formed on the side wall of the groove T. A collector electrode 22 is formed on the entire back surface of the semiconductor substrate 10 by being electrically connected to the p + layer 11. An emitter electrode 23 is formed on the surface of the semiconductor substrate 10. However, since the interlayer insulating film 24 is formed so as to cover the gate electrode 21 (groove T) on the surface side of the groove T, the emitter electrode (common electrode) 23 is n + through the opening of the interlayer insulating film 24. It is electrically connected to both the layer 17 and the p - layer 14, and is insulated from the gate electrode 21.

上記の基本的構成は、特許文献１等に記載の半導体装置（ＩＧＢＴ）と同様である。この半導体装置１においては、特にｎ＋層（ＦＳ層）１２、ｎ-層（ドリフト層）１３における深さ方向のドナー濃度分布に特徴を有する。ここで、実際にはｎ＋層１２、ｎ-層１３にかけて深さ方向のドナー濃度分布は連続的に変化する。実際にこの半導体装置１を製造するに際しては、ｎ−層１３に対応するｎ型基板（Ｓｉウェハ）が用いられ、このｎ型基板に対して、表面側においてｐ−層１４が形成され、その後に溝Ｔ、酸化膜１６、ゲート電極２１等が形成される。この点については、従来より知られるトレンチゲート型のＩＧＢＴと変わるところがない。 The above basic configuration is the same as that of the semiconductor device (IGBT) described in Patent Document 1 and the like. The semiconductor device 1 is particularly characterized by the donor concentration distribution in the depth direction in the n + layer (FS layer) 12 and the n - layer (drift layer) 13. Here, in reality, the donor concentration distribution in the depth direction changes continuously from n + layer 12 and n - layer 13. Indeed when manufacturing the semiconductor device 1, n - n-type substrate corresponding to the layer 13 (Si wafer) is used, with respect to the n-type substrate, p at the surface side - the layer 14 is formed, then A groove T, an oxide film 16, a gate electrode 21, and the like are formed in the groove T. In this respect, there is no difference from the conventionally known trench gate type IGBT.

一方、ｎ型基板の裏面側においては、ｎ＋層（ＦＳ層）１２、ｐ＋層（コレクタ層）１１が形成される。ここで、この半導体装置１は、特に、ｎ＋層１２からｎ-層１３にかけてのドナーの深さ方向の分布に特徴を有する。このような分布は、特に裏面側からのプロトン注入によって実現することができる。以下にこの点について詳細に説明する。 On the other hand, on the back surface side of the n-type substrate, n + layer (FS layer) 12 and p + layer (collector layer) 11 are formed. Here, the semiconductor device 1 is particularly characterized by the distribution of donors in the depth direction from the n + layer 12 to the n - layer 13. Such a distribution can be realized especially by proton injection from the back surface side. This point will be described in detail below.

特許文献１等に記載されるように、ドリフト層（ｎ−層１３）よりも高濃度のＦＳ層（ｎ＋層１２）を設けることによって、オフ時の空乏層がコレクタ領域（ｐ+層１１）に達しにくくなると共に、オン時にドリフト層に注入される正孔の量が制限され、良好なスイッチング特性（ターンオフ特性）を得ることができる。一方で、この半導体装置１においては、ＩＧＢＴのオン電圧（ＶＣＥｓａｔ：コレクタ・エミッタ間飽和電圧）を、ＦＳ層におけるドナーの分布によって低くすることができる。 As described in Patent Document 1 and the like, by providing the FS layer (n + layer 12) having a higher concentration than the drift layer (n − layer 13), the depletion layer at the time of off becomes the collector region (p + layer 11). ) Is difficult to reach, and the amount of holes injected into the drift layer at the time of turning on is limited, so that good switching characteristics (turn-off characteristics) can be obtained. On the other hand, in this semiconductor device 1, the on voltage (VCEstat: saturation voltage between collector and emitter) of the IGBT can be lowered by the distribution of donors in the FS layer.

ＩＧＢＴがオンする際の状況はｐｎダイオードが順バイアスとされた際の状況と類似している。図１の構成において、この場合のｐｎダイオードのｐ側はコレクタ領域（ｐ+層１１）、ｎ側はＦＳ層（ｎ＋層１２）となる。実際にはｐ＋層１１のアクセプタ濃度分布は、半導体基板１０の裏面近くにおいて高濃度で局所的となる。一方、ｎ＋層１２はｐ＋層１１よりも裏面側から見て深い箇所にｐ+層１１よりも十分に厚く形成され、その厚さやその中のドナー濃度分布を、プロトン注入条件の設定により調整することができる。 The situation when the IGBT is turned on is similar to the situation when the pn diode is forward biased. In the configuration of FIG. 1, the p side of the pn diode in this case is the collector region (p + layer 11), and the n side is the FS layer (n + layer 12). In reality, the acceptor concentration distribution of the p + layer 11 is high and local near the back surface of the semiconductor substrate 10. On the other hand, n + layer 12 is formed sufficiently thicker than the p + layer 11 in a deep portion as viewed from the back side of the p + layer 11, the donor concentration distribution in the thickness and the, by setting the proton injection conditions Can be adjusted.

図２においては、このように表面に薄いｐ層と、これよりも深い箇所にｎ層が形成されたｐｎダイオードの不純物分布における典型的な２種類の例（（１）、（２））を示す。ここでは、横軸が深さ（リニア表示）、縦軸が不純物濃度（対数表示）であり、深さが０μｍのところが半導体基板の裏面に対応している。ここでは、ｎ層におけるドナーの分布が単一ピークであり、特に深さ方向における濃度勾配の絶対値が大きな領域が存在しており、この領域が半導体基板１０の裏面から浅い箇所にある、すなわちｐ層に近い箇所にある場合（（１）：実線）と、この領域が半導体基板１０の裏面から深い箇所にある場合（（２）：破線）の２つの例が示されている。特許文献１に記載のドナー分布を含め、イオン注入によって形成されたドナー分布においては、一般的にはこのように濃度勾配の絶対値が大きな領域が局所的に形成される。なお、ここではｐ層におけるアクセプタ濃度も点線で同時に示されており、これは（１）（２）において共通とされる。 In FIG. 2, two typical examples ((1) and (2)) in the impurity distribution of a pn diode in which a thin p layer is formed on the surface and an n layer is formed deeper than the p layer are shown. Shown. Here, the horizontal axis represents the depth (linear display), the vertical axis represents the impurity concentration (logarithmic display), and the depth of 0 μm corresponds to the back surface of the semiconductor substrate. Here, the distribution of donors in the n-layer has a single peak, and there is a region in which the absolute value of the concentration gradient is particularly large in the depth direction, and this region is located shallow from the back surface of the semiconductor substrate 10, that is, Two examples are shown: a case where the region is close to the p layer ((1): solid line) and a case where this region is deep from the back surface of the semiconductor substrate 10 ((2): broken line). In the donor distribution formed by ion implantation, including the donor distribution described in Patent Document 1, in general, a region having a large absolute value of the concentration gradient is locally formed. Here, the acceptor concentration in the p layer is also shown by a dotted line, which is common to (1) and (2).

図３においては、（１）（２）の濃度分布に対応した、ｐｎダイオードのＩ（電流）−Ｖ（電圧）特性における順方向特性が模式的に示されている。（１）においては、濃度勾配の大きな領域が浅い箇所にあるため、ｐｎ接合界面におけるｎ層のドナー濃度が高くなる。このため、この特性は、ｎ層のドナー濃度が高い場合のＩ−Ｖ特性となり、順方向降下電圧ＶＦが大きく、かつＶがＶＦ以上では急激にＩが増大する。このようなｐｎ接合がコレクタ領域とＦＳ層の間で形成された場合には、図３の（１）の特性が反映され、大電流域においてはオン抵抗が低くなる（ＶＣＥＳａｔが低くなる）ものの、低電流域においては、オン抵抗が高くなる（ＶＣＥＳａｔが高くなる）。 In FIG. 3, the forward characteristics in the I (current) -V (voltage) characteristics of the pn diode corresponding to the concentration distributions of (1) and (2) are schematically shown. In (1), since the region having a large concentration gradient is located in a shallow portion, the donor concentration of the n layer at the pn junction interface becomes high. Therefore, this characteristic becomes an IV characteristic when the donor concentration of the n-layer is high, and when the forward voltage drop VF is large and V is VF or more, I increases sharply. When such a pn junction is formed between the collector region and the FS layer, the characteristic of (1) in FIG. 3 is reflected, and the on-resistance becomes low (VCESat becomes low) in the large current region. In the low current range, the on-resistance becomes high (VCESat becomes high).

一方、図３の（２）の特性では、逆に、ＶＦが小さいが、その後のＩの増加率は小さい。このようなｐｎ接合がコレクタ領域とＦＳ層の間で形成された場合には、図３の（２）の特性が反映され、低電流域においてはオン抵抗が低くなる（ＶＣＥＳａｔが低くなる）ものの、大電流域においてはオン抵抗が高くなる（ＶＣＥＳａｔが高くなる）。 On the other hand, in the characteristic of (2) in FIG. 3, on the contrary, the VF is small, but the subsequent increase rate of I is small. When such a pn junction is formed between the collector region and the FS layer, the characteristic of (2) in FIG. 3 is reflected, and the on-resistance is low (VCESat is low) in the low current region. In the large current range, the on-resistance becomes high (VCESat becomes high).

図３の（１）（２）に対して、（３）の特性は、低電流域、大電流域で共にオン抵抗が低く保たれた場合に対応する、好ましい特性である。この特性は、ｎ層のドナー濃度を、最大濃度を図２の（１）（２）と同等に保ちつつ濃度勾配の絶対値が大きな領域が形成されないようにすることによって実現される。 Compared to (1) and (2) in FIG. 3, the characteristic of (3) is a preferable characteristic corresponding to the case where the on-resistance is kept low in both the low current region and the large current region. This characteristic is realized by keeping the donor concentration of the n-layer at the same level as (1) and (2) of FIG. 2 and preventing the formation of a region having a large absolute value of the concentration gradient.

図４は、半導体基板１０におけるこのようなドナー濃度の分布形状を具体的に示す図である。ここで、実施例となる分布Ａは実線で示され、分布Ｂは比較例１、分布Ｃは比較例２であり、比較例１、比較例２は特許文献１におけるＦＳ層が浅く形成された場合（特許文献１の図１１（ｃ））、深く形成された場合（特許文献１の図３）の分布である。深さが０μｍ（半導体基板１０の裏面に対応）近くの点線で示された分布は、実施例におけるコレクタ領域（ｐ+層１１）のアクセプタ分布が示されており、図４より、実施例におけるコレクタ領域（ｐ+層１１）／ＦＳ層（ｎ＋層１２）界面は、深さ１μｍ程度となる。また、前記の通り、ドナー濃度は深さ方向で連続的に変化し、半導体基板１０の裏面から所定の深さ以上では、使用されたｎ型基板のドナー濃度と等しく、これがドリフト層（ｎ−層１３）におけるドナー濃度Ｎｄ３となる。 FIG. 4 is a diagram specifically showing the distribution shape of such a donor concentration in the semiconductor substrate 10. Here, the distribution A as an example is shown by a solid line, the distribution B is Comparative Example 1, the distribution C is Comparative Example 2, and in Comparative Example 1 and Comparative Example 2, the FS layer in Patent Document 1 is formed shallowly. This is the distribution of the case (FIG. 11 (c) of Patent Document 1) and the case of deep formation (FIG. 3 of Patent Document 1). The distribution shown by the dotted line near the depth of 0 μm (corresponding to the back surface of the semiconductor substrate 10) shows the acceptor distribution of the collector region (p + layer 11) in the example. The interface between the collector region (p + layer 11) and the FS layer (n + layer 12) has a depth of about 1 μm. Further, as described above, the donor concentration is continuously changed in the depth direction, in the back surface of the semiconductor substrate 10 over a predetermined depth equal to the donor concentration of the n-type substrate used, this is a drift layer (n - The donor concentration in layer 13) is Nd3.

また、図４において、分布Ａ（実施例）における濃度のピーク（ピーク値Ｎｄｍａｘ＞Ｎｄ３）は深さが約２μｍ程度の位置に存在する。このため、実施例のドナー濃度分布は、上側に凸の単一ピーク（ピーク値Ｎｄｍａｘ）をもつ第１領域と、これよりも深い箇所においてＮｄがＮｄ３と略等しい第２領域と、を具備する。第２領域は、例えばＮｄがＮｄ３の±３０％以内の領域として定義でき、ドリフト層（ｎ−層１３）に対応する。これに対して、第１領域はＦＳ層（ｎ＋層１２）に対応する。分布Ａの場合には、ＦＳ層（ｎ＋層１２）／ドリフト層（ｎ−層１３）の界面は深さ３〜３０μｍ、例えば５μｍ程度となる。 Further, in FIG. 4, the concentration peak (peak value Ndmax> Nd3) in the distribution A (Example) exists at a position having a depth of about 2 μm. Therefore, the donor concentration distribution of the example includes a first region having a single peak (peak value Ndmax) convex upward, and a second region having Nd substantially equal to Nd3 at a deeper portion. .. The second region can be defined as, for example, a region where Nd is within ± 30% of Nd3, and corresponds to the drift layer (n − layer 13). On the other hand, the first region corresponds to the FS layer (n + layer 12). In the case of distribution A, the interface between the FS layer (n + layer 12) / drift layer (n − layer 13) has a depth of 3 to 30 μm, for example, about 5 μm.

図４において、分布Ｂ、分布Ｃも、分布Ａと同様に、第１領域、第２領域を具備していると考えることができる。ここで、前記の通り、分布ＢはＦＳ層のピーク近傍の濃度勾配の絶対値が大きく形成された場合である。これは、図２の（１）に対応する。分布Ｂの場合にはここで形成されるｐｎダイオードの特性は図３の（１）となり、前記のように、低電流域においてオン抵抗が高くなる。 In FIG. 4, it can be considered that the distribution B and the distribution C also include the first region and the second region, similarly to the distribution A. Here, as described above, the distribution B is a case where the absolute value of the concentration gradient near the peak of the FS layer is formed to be large. This corresponds to (1) in FIG. In the case of distribution B, the characteristic of the pn diode formed here is (1) in FIG. 3, and as described above, the on-resistance becomes high in the low current region.

一方、図４における分布Ｃにおいては、第１領域においてこのように濃度勾配の絶対値が特に大きくなる領域は発生しない。しかしながら、第１領域は２０μｍを超える厚さとなるが、ピークが半導体基板１０の裏面から深い位置にあり、ピークよりコレクタ領域側は緩やかで、ピークよりコレクタ領域と反対側はピークよりコレクタ領域側より比較的急峻となっている。この状況は、図２の（２）に対応する。このため、分布Ｃの場合にはここで形成されるｐｎダイオードの特性は図３の（２）となり、前記のように、大電流域においてオン抵抗が高くなる。すなわち、濃度勾配の絶対値が小さなドナー分布を実現する場合には、一般的にはピークの位置が深く、ＦＳ層が厚くなり、大電流域におけるオン抵抗が高くなる。 On the other hand, in the distribution C in FIG. 4, a region in which the absolute value of the concentration gradient becomes particularly large does not occur in the first region. However, although the thickness of the first region exceeds 20 μm, the peak is located deep from the back surface of the semiconductor substrate 10, the collector region side is gentler than the peak, and the collector region opposite to the peak is closer to the collector region side than the peak. It is relatively steep. This situation corresponds to (2) in FIG. Therefore, in the case of the distribution C, the characteristic of the pn diode formed here is (2) in FIG. 3, and as described above, the on-resistance becomes high in the large current region. That is, when a donor distribution having a small absolute value of the concentration gradient is realized, the peak position is generally deep, the FS layer is thickened, and the on-resistance in a large current region is high.

これに対して、図４における分布Ａ（実施例）においては、第１領域におけるピーク値がＮｄｍａｘとされ、このピークの前後での濃度勾配が緩やかに設定される。図５は、図４における特性Ａを第１領域付近において拡大した図である。ここで、ピークの位置はＰ、ｐｎ接合（コレクタ領域（ｐ+層１１）／ＦＳ層（ｎ＋層１２）界面）の位置はＤ、ＦＳ層（ｎ＋層１２）／ドリフト層（ｎ−層１３）界面の位置はＥである。ここで、このような分布としては、前記のピークＰの深さは、コレクタ領域（ｐ+層１１）／ＦＳ層（ｎ＋層１２）界面ＤからＦＳ層（ｎ＋層１２）の厚み（ＤＥ間の間隔）の１／３以内、例えば１０μｍ以下とされる。ｎ−層１３のドナー濃度Ｎｄ３は、ドリフト層としての機能を果たすためには低濃度とされ、５×１０１３ａｔｏｍ／ｃｍ３〜２×１０１４ａｔｏｍ／ｃｍ３の範囲とされる。Ｎｄｍａｘは、ＦＳ層（ｎ＋層１２）を空乏層のストッパとするためには、Ｎｄ３よりも十分に高く１×１０１５ａｔｏｍ／ｃｍ３以上とされる。上記のように第１領域における濃度分布を緩やかにするためには、例えばＦＳ層（ｎ＋層１２）の厚みが４μｍであり、前記ピークから±２μｍの範囲内でＮｄ＞Ｎｄｍａｘ／２とされることが好ましい。 On the other hand, in the distribution A (Example) in FIG. 4, the peak value in the first region is Ndmax, and the concentration gradient before and after this peak is gently set. FIG. 5 is an enlarged view of the characteristic A in FIG. 4 in the vicinity of the first region. Here, the position of the peak is P, the position of the pn junction (collector region (p + layer 11) / FS layer (n + layer 12) interface) is D, the position of the FS layer (n + layer 12) / drift layer (n −). Layer 13) The position of the interface is E. Here, as such a distribution, the depth of the peak P is the thickness of the collector region (p + layer 11) / FS layer (n + layer 12) interface D to the FS layer (n + layer 12) (n + layer 12). Within 1/3 of the distance between DEs), for example, 10 μm or less. The donor concentration Nd3 of the n − layer 13 is set to a low concentration in order to function as a drift layer, and is in the range of 5 × 10 13 atom / cm 3 to 2 × 10 14 atom / cm 3 . Ndmax is sufficiently higher than Nd3 to be 1 × 10 15 atom / cm 3 or more in order for the FS layer (n + layer 12) to serve as a stopper for the depletion layer. In order to loosen the concentration distribution in the first region as described above, for example, the thickness of the FS layer (n + layer 12) is 4 μm, and Nd> Ndmax / 2 is set within the range of ± 2 μm from the peak. Is preferable.

あるいは、図５において、深さｘ方向のドナー分布をＮｄ（ｘ）とすると、Ｎｄ（ｘ）がピーク値Ｎｄｍａｘとなる深さＰの前後における所定の範囲におけるＮｄ（ｘ）のＮｄｍａｘに近い側での変化量（減少量）が小さくなればよい。このためには、この所定の範囲として、ＦＳ層（ｎ＋層１２）の範囲内で、ピークＰからＦＳ層（ｎ＋層１２）の底部Ｅまでの間隔をＴ０として、Ｔ１（Ｔ１＝Ｔ０×２／３）を設定し、ピークＰから±Ｔ１の範囲でＮｄ（ｘ）が一定値ＮＦ０よりも大きくなっていればよい。この一定値ＮＦ０としては、図５の縦軸が対数スケールである点を考慮した上でのＮｄｍａｘとＮｄ３の中間値（ｌｏｇ（Ｎｄ３）＋（ｌｏｇ（Ｎｄｍａｘ）−ｌｏｇ（Ｎｄ３））／２）を採用することができる。すなわち、ｎ＋層１２（ＦＳ層：第２半導体領域）におけるＮｄ（ｘ）が、ピークとなる深さからＴ１＝Ｔ０×２／３として±Ｔ１の範囲、かつＦＳ層（ｎ＋層１２）の範囲内においてＮｄ（ｘ）＞ＮＦ０を満たせばよい。図５において、ピークＰから−Ｔ１までの範囲内にはｐｎ接合界面Ｄが存在するため、この範囲の下限はｐｎ接合界面Ｄとなる。 Alternatively, in FIG. 5, assuming that the donor distribution in the depth x direction is Nd (x), the side of Nd (x) close to Ndmax in a predetermined range before and after the depth P at which Nd (x) has a peak value Ndmax. The amount of change (decrease) in is small. For this purpose, as the predetermined range, within the FS layer (n + layer 12), the distance from the peak P to the bottom E of the FS layer (n + layer 12) as T0, T1 (T1 = T0 × 2/3) may be set, and Nd (x) may be larger than the constant value NF0 in the range from the peak P to ± T1. The constant value NF0 is an intermediate value between Ndmax and Nd3 (log (Nd3) + (log (Ndmax) -log (Nd3)) / 2) in consideration of the fact that the vertical axis in FIG. 5 is a logarithmic scale. Can be adopted. That is, Nd (x) in n + layer 12 (FS layer: second semiconductor region) is in the range of ± T1 as T1 = T0 × 2/3 from the peak depth, and the FS layer (n + layer 12). Nd (x)> NF0 may be satisfied within the range of. In FIG. 5, since the pn junction interface D exists in the range from the peak P to −T1, the lower limit of this range is the pn junction interface D.

分布Ａをもつｐｎダイオードにおいては、図３の（３）の特性が得られる。このため、分布Ａを具備する半導体装置１においては、低電流域、大電流域において共にオン抵抗を低くすることができる。 In the pn diode having the distribution A, the characteristic (3) of FIG. 3 can be obtained. Therefore, in the semiconductor device 1 having the distribution A, the on-resistance can be lowered in both the low current region and the large current region.

以下に、図４における分布Ａを実際に形成し、上記の半導体装置１０を製造する方法について説明する。このドナー分布は、特許文献１に記載の技術と同様に、プロトン注入と、その後の熱処理によって形成される。これによって形成されるドナーは、半導体基板１０中の酸素、又はプロトン注入によって導入されたシリコンの結晶欠陥と酸素との複合体が活性化したものとなる。 The method of actually forming the distribution A in FIG. 4 and manufacturing the above-mentioned semiconductor device 10 will be described below. This donor distribution is formed by proton injection and subsequent heat treatment, similar to the technique described in Patent Document 1. The donor formed thereby is an activated complex of oxygen or a crystal defect of silicon introduced by proton injection and oxygen in the semiconductor substrate 10.

まず、半導体基板１０の元となるシリコンウェハを製造するに際して、Ｃｚｏｃｈｒａｌｓｋｉ （ＣＺ）法で形成された母材は石英ルツボと接触するため、母材内の酸素含有量が大きくなる。そこで、Ｆｌｏａｔｉｎｇ Ｚｏｎｅ（ＦＺ）法、もしくは融解した珪素に磁場を与えながら母材の不純物をコントロールするＭａｇｎｅｔｉｃ ＣＺ法、ＣＺ法を実施した後にＦＺ法を組み合わせたＣＺＦＺ法がこの製造に際して好ましい。この母材をウェーハ状に加工して、所望のシリコンウェハが形成される。このシリコンウェハはｎ型であり、前記のｎ−層１３に対応するため、そのドナー濃度はＮｄ３とされる。 First, when manufacturing the silicon wafer that is the basis of the semiconductor substrate 10, the base material formed by the Czochralski (CZ) method comes into contact with the quartz crucible, so that the oxygen content in the base material increases. Therefore, the Floating Zone (FZ) method, the Magnetic CZ method for controlling impurities in the base material while applying a magnetic field to the melted silicon, and the CZFZ method in which the FZ method is combined after the CZ method is performed are preferable in this production. This base material is processed into a wafer shape to form a desired silicon wafer. Since this silicon wafer is n-type and corresponds to the n - layer 13, its donor concentration is Nd3.

その後、このウェハの表側にｐ−層１４、トレンチＴ、酸化膜１６、ゲート電極２１、層間絶縁膜２４等が形成された後に、所望の厚さとなるようにこのウェハが研磨（薄膜化）される。その後、上記のドナー分布を形成するために、裏面側からプロトン注入が行われる。この際のプロトンの注入条件は、エネルギー２〜３０ＭｅＶ、好ましくは２〜８ＭｅＶ、ドーズ量１×１０１３〜１×１０１５／ｃｍ２である。 Then, after the p - layer 14, the trench T, the oxide film 16, the gate electrode 21, the interlayer insulating film 24, and the like are formed on the front side of the wafer, the wafer is polished (thinned) to a desired thickness. To. Then, in order to form the above donor distribution, proton injection is performed from the back surface side. The conditions for injecting protons at this time are an energy of 2 to 30 MeV, preferably 2 to 8 MeV, and a dose amount of 1 × 10 13 to 1 × 10 15 / cm 2 .

この際、ガラスサポート方式（ＷＳＳ）により研磨後のウェハを機械的に支持する、あるいはウェハ外周部のみは薄膜化せず厚い状態のままとされるＴＡＩＫＯ方式によって、ウェハを機械的に支持しながらこのプロトン注入を行うことができる。あるいは、同様の分布が実現できる限りにおいて、ウェハ（半導体基板１０）の表面側からプロトン注入を行ってもよい。また、プロトン注入後にウェハの裏面側からリン（Ｐ）をイオン注入して、プロトン照射で形成されたドナー分布を補強したドナー分布を実現してもよい。 At this time, the wafer after polishing is mechanically supported by the glass support method (WSS), or the wafer is mechanically supported by the TAIKO method in which only the outer peripheral portion of the wafer is not thinned and remains thick. This proton injection can be performed. Alternatively, proton injection may be performed from the surface side of the wafer (semiconductor substrate 10) as long as the same distribution can be realized. Further, after proton implantation, phosphorus (P) may be ion-implanted from the back surface side of the wafer to realize a donor distribution that reinforces the donor distribution formed by proton irradiation.

その後、レーザアニール又は３００℃〜５００℃の炉内で、３０分〜３時間のアニールをしてドナーを活性化させ、上記の分布を実現することができる。その後、裏面側からボロン（Ｂ）をイオン注入した後、レーザアニールで活性化させてコレクタ層となるｐ+層１１が形成され、コレクタ電極２２が形成される。これによって、上記の半導体装置１が製造される。ただし、この製造方法は一例であり、他の製造方法を用いることもできる。いずれの場合においても、上記のような半導体基板１０の裏面側のドナー分布は、特にプロトン注入によって好ましく形成される。 Then, laser annealing or annealing in a furnace at 300 ° C. to 500 ° C. for 30 minutes to 3 hours can activate the donor and realize the above distribution. Then, after ion-implanting boron (B) from the back surface side, it is activated by laser annealing to form a p + layer 11 to be a collector layer, and a collector electrode 22 is formed. As a result, the above-mentioned semiconductor device 1 is manufactured. However, this manufacturing method is an example, and other manufacturing methods can also be used. In any case, the donor distribution on the back surface side of the semiconductor substrate 10 as described above is particularly preferably formed by proton injection.

なお、上記の半導体装置１はトレンチゲート型のＩＧＢＴであったが、他の形態として、プレーナ型のＩＧＢＴに対しても、同様の構成を適用できることは明らかである。また、上記のようなＦＳ層、ドリフト層以外の構成（構造や不純物分布）は、上記と同様の動作が行われる限りにおいて、任意である。また、上記の例において、半導体基板中のｐ型とｎ型を全て逆転させた場合においても、同様の構成を適用できる。 Although the above-mentioned semiconductor device 1 was a trench gate type IGBT, it is clear that the same configuration can be applied to a planar type IGBT as another form. Further, the configuration (structure and impurity distribution) other than the FS layer and the drift layer as described above is arbitrary as long as the same operation as described above is performed. Further, in the above example, the same configuration can be applied even when all the p-type and n-type in the semiconductor substrate are reversed.

１ 半導体装置
１０ 半導体基板
１１ ｐ＋層（コレクタ領域）
１２ ｎ＋層（フィールドストップ層：ＦＳ層）
１３ ｎ−層（ドリフト層）
１４ ｐ−層（ベース領域）
１６ 酸化膜（ゲート絶縁膜）
１７ ｎ＋層
２１ ゲート電極
２２ コレクタ電極
２３ エミッタ電極
２４ 層間絶縁膜
Ｔ 溝（トレンチ） 1 Semiconductor device 10 Semiconductor substrate 11p + layer (collector area)
12 n + layer (field stop layer: FS layer)
13 n - layer (drift layer)
14 p - layer (base area)
16 Oxidized film (gate insulating film)
17 n + layer 21 Gate electrode 22 Collector electrode 23 Emitter electrode 24 Interlayer insulating film T groove (trench)

Claims (3)

ｐ型の第１半導体領域と、
前記第１半導体領域上に形成されたｎ型の第２半導体領域と、
前記第２半導体領域上に形成され不純物濃度が前記第２半導体領域よりも低いｎ型の第３半導体領域と、
前記第３半導体領域上に形成されたｐ型の第４半導体領域と、
を有し、シリコンを含む半導体基板を具備した半導体装置であって、
前記第２半導体領域と前記第３半導体領域にわたる前記第１半導体領域側からの深さｘ（μｍ）方向のドナー濃度Ｎｄの分布は、前記第２半導体領域から前記第３半導体領域にかけて連続的に変化し、当該分布は、
前記第２半導体領域に対応しピーク値Ｎｄｍａｘをもつ単一のピークをもつ上側に凸の第１領域と、
前記第３半導体領域に対応しＮｄがＮｄ３（Ｎｄ３＜Ｎｄｍａｘ）の±３０％以内の範囲である第２領域と、
を具備し、
前記ピークは前記１半導体領域と前記第２半導体領域の界面から１０μｍ以内にあり、
Ｎｄｍａｘは１×１０１５ａｔｏｍ／ｃｍ３以上であり、
Ｎｄ３は５×１０１３ａｔｏｍ／ｃｍ３〜２×１０１４ａｔｏｍ／ｃｍ３の範囲であり、
前記第１領域において、前記ピークから±２μｍの範囲内でＮｄ＞Ｎｄｍａｘ／２とされたことを特徴とする半導体装置。 The p-type first semiconductor region and
The n-type second semiconductor region formed on the first semiconductor region and
An n-type third semiconductor region formed on the second semiconductor region and having a lower impurity concentration than the second semiconductor region,
The p-type fourth semiconductor region formed on the third semiconductor region and
A semiconductor device provided with a semiconductor substrate containing silicon.
The distribution of the donor concentration Nd in the depth x (μm) direction from the first semiconductor region side over the second semiconductor region and the third semiconductor region is continuously distributed from the second semiconductor region to the third semiconductor region. The distribution has changed
An upwardly convex first region having a single peak corresponding to the second semiconductor region and having a peak value of Ndmax,
The second region corresponding to the third semiconductor region and in which Nd is within ± 30% of Nd3 (Nd3 <Ndmax) and
Equipped with
The peak is within 10 μm from the interface between the first semiconductor region and the second semiconductor region.
Ndmax is 1 × 10 15 atom / cm 3 or more,
Nd3 is in the range of 5 × 10 13 atom / cm 3 to 2 × 10 14 atom / cm 3 .
A semiconductor device characterized in that, in the first region, Nd> Ndmax / 2 is set within a range of ± 2 μm from the peak. 第１導電型の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１導電型と反対の導電型である第２導電型の第２半導体領域と、
前記第２半導体領域上に形成され不純物濃度Ｎｄ３が前記第２半導体領域よりも低い前記第２導電型の第３半導体領域と、
前記第３半導体領域上に形成された前記第１導電型の第４半導体領域と、
を有した半導体基板を具備した半導体装置であって、
前記第２半導体領域と前記第３半導体領域にわたる前記第１半導体領域側からの深さｘ（μｍ）方向の不純物濃度Ｎｄ（ｘ）の分布は、前記第２半導体領域から前記第３半導体領域にかけて連続的に変化し、
前記第２半導体領域における不純物濃度がピークＮｄｍａｘとなるｘから前記第３半導体領域に至るまでの厚さをＴ０としたときに、前記第２半導体領域内、かつ当該ピークとなるｘから±Ｔ０×２／３の範囲内において、
ｌｏｇ（Ｎｄ（ｘ））＞ｌｏｇ（Ｎｄ３）＋（ｌｏｇ（Ｎｄｍａｘ）−ｌｏｇ（Ｎｄ３））／２
とされることを特徴とする半導体装置。 The first conductive type first semiconductor region and
A second semiconductor region of the second conductive type, which is formed on the first semiconductor region and is a conductive type opposite to the first conductive type,
The second conductive type third semiconductor region formed on the second semiconductor region and having an impurity concentration Nd3 lower than that of the second semiconductor region,
The first conductive type fourth semiconductor region formed on the third semiconductor region and
A semiconductor device including a semiconductor substrate having the above.
The distribution of the impurity concentration Nd (x) in the depth x (μm) direction from the first semiconductor region side over the second semiconductor region and the third semiconductor region is from the second semiconductor region to the third semiconductor region. It changes continuously,
When the thickness from x at which the impurity concentration in the second semiconductor region reaches the peak Ndmax to the third semiconductor region is T0, it is within the second semiconductor region and from x at which the peak is ± T0 ×. Within 2/3,
log (Nd (x))> log (Nd3) + (log (Ndmax) -log (Nd3)) / 2
A semiconductor device characterized by being said to be. 前記分布を構成するドナーは、酸素、又はシリコンの結晶欠陥と酸素との複合体のいずれかであることを特徴とする請求項１又は２に記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the donor constituting the distribution is either oxygen or a complex of a crystal defect of silicon and oxygen.
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