JP2020193843A - Light-emitting device array chip, optical print head, image forming apparatus, and method for examining light-emitting device array chip - Google Patents

Light-emitting device array chip, optical print head, image forming apparatus, and method for examining light-emitting device array chip Download PDF

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兼一 谷川
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千優 ▲高▼橋
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Abstract

To improve the reliability of a light-emitting device array chip.SOLUTION: A light-emitting device array chip 101 includes: light-emitting thyristors 10_1 ... that each have a first terminal 11 being an anode terminal, a second terminal 12 being a cathode terminal, and a third terminal 13 being a gate terminal; an electrode pad for light emission 41 that is electrically connected to the first terminal 11 of each of the light emitting thyristors 10_1 ...; diodes 30_1 ... that each have a fourth terminal 31 being an anode terminal, and a fifth terminal 32 being a cathode terminal; and an electrode pad for examination 47 that is electrically connected to the plurality of fourth terminals 31. One fifth terminal of the plurality of fifth terminals 32 of the diodes 30_1 ... is electrically connected to M (M is an integer of 1 or more) third terminals of the plurality of third terminals 13 of the light-emitting thyristors 10_1 ....SELECTED DRAWING: Figure 2

Description

本発明は、発光素子アレイチップ、発光素子アレイチップを有する光プリントヘッド、光プリントヘッドを有する画像形成装置、及び発光素子アレイチップの検査方法に関する。 The present invention relates to a light emitting element array chip, an optical print head having a light emitting element array chip, an image forming apparatus having an optical print head, and a method for inspecting a light emitting element array chip.

複数の発光サイリスタと、複数の発光サイリスタを順次点灯可能状態にする複数の走査サイリスタとを備えた発光素子アレイチップが提案されている（例えば、特許文献１参照）。点灯可能状態である発光サイリスタは、アノードとカソードの間に流れる電流の値に応じた発光パワーで発光する。 A light emitting element array chip including a plurality of light emitting thyristors and a plurality of scanning thyristors that enable the plurality of light emitting thyristors to be sequentially turned on has been proposed (see, for example, Patent Document 1). The light emitting thyristor that can be lit emits light with a light emitting power corresponding to the value of the current flowing between the anode and the cathode.

特開２０１８−３７６５５号公報（例えば、段落０１７８〜０２１５、図１８、図１９）Japanese Unexamined Patent Publication No. 2018-37655 (for example, paragraphs 0178 to 0215, FIGS. 18, 19).

ところで、発光素子アレイチップにおいて検査すべき項目として、発光サイリスタの端子間に流れるリーク電流がある。リーク電流は、発光サイリスタを形成するエピタキシャル膜の各層の結晶欠陥、各層における配線金属の拡散、などによって想定外のリークパスが形成される場合に増大する。また、発光素子アレイチップのリーク電流が比較的微弱であっても、これを使用し続けることでリークパスが拡大し、発光素子アレイチップが動作不良を起こす場合がある。リークパスの発生自体を完全になくすることは困難である。したがって、リーク電流をプロービングによって検出し、動作不良を生じさせる可能性のあるリークパスが発見された発光素子アレイチップを使用しないことが、製品の信頼性を向上させるために重要である。 By the way, as an item to be inspected in the light emitting element array chip, there is a leak current flowing between the terminals of the light emitting thyristor. The leak current increases when an unexpected leak path is formed due to crystal defects in each layer of the epitaxial film forming the light emitting thyristor, diffusion of the wiring metal in each layer, and the like. Further, even if the leakage current of the light emitting element array chip is relatively weak, the leak path may be expanded by continuing to use the leakage current, and the light emitting element array chip may malfunction. It is difficult to completely eliminate the occurrence of leak paths. Therefore, it is important to improve the reliability of the product by not using the light emitting element array chip in which the leak current is detected by probing and a leak path that may cause a malfunction is found.

本発明は、発光素子アレイチップの信頼性を向上させることを目的とする。 An object of the present invention is to improve the reliability of a light emitting device array chip.

本発明の一態様に係る発光素子アレイチップは、アノード端子である第１の端子、カソード端子である第２の端子及びゲート端子である第３の端子を有する複数の発光サイリスタと、前記複数の発光サイリスタの複数の第１の端子に電気的に接続された発光用電極パッドと、アノード端子である第４の端子及びカソード端子である第５の端子を有する複数のダイオードと、前記複数のダイオードの複数の第４の端子に電気的に接続された検査用電極パッドとを有し、前記複数のダイオードの複数の第５の端子のうちの１個の第５の端子が前記複数の発光サイリスタの複数の第３の端子うちのＭ（Ｍは１以上の整数）個の第３の端子に電気的に接続されていることを特徴とする。 The light emitting element array chip according to one aspect of the present invention includes a plurality of light emitting thyristors having a first terminal as an anode terminal, a second terminal as a cathode terminal, and a third terminal as a gate terminal, and the plurality of light emitting thyristors. A plurality of diodes having a light emitting electrode pad electrically connected to a plurality of first terminals of a light emitting thyristor, a fourth terminal which is an anode terminal, and a fifth terminal which is a cathode terminal, and the plurality of diodes. It has an inspection electrode pad electrically connected to the plurality of fourth terminals of the above, and one fifth terminal of the plurality of fifth terminals of the plurality of diodes is the plurality of light emitting thyristors. It is characterized in that it is electrically connected to M (M is an integer of 1 or more) third terminals among the plurality of third terminals of the above.

本発明の他の態様に係る発光素子アレイチップの検査方法は、アノード端子である第１の端子、カソード端子である第２の端子及びゲート端子である第３の端子を有する複数の発光サイリスタと、前記複数の発光サイリスタを順次点灯可能状態にする複数のスイッチ素子を有する走査回路部と、前記複数の発光サイリスタの複数の第１の端子に電気的に接続された発光用電極パッドと、アノード端子である第４の端子及びカソード端子である第５の端子を有する複数のダイオードと、前記複数のダイオードの複数の第４の端子に電気的に接続された検査用電極パッドとを有し、前記複数のダイオードの複数の第５の端子のうちの１個の第５の端子が前記複数の発光サイリスタの複数の第３の端子うちのＭ（Ｍは１以上の整数）個の第３の端子に電気的に接続されている発光素子アレイチップを検査する方法であって、
前記走査回路部に電気的に接続された端子をハイインピーダンス状態にし、前記第２の端子をハイインピーダンス状態にし、前記検査用電極パッドに第１の電圧を印加し、前記発光用電極パッドに前記第１の電圧より低い第２の電圧を印加することによって検査状態を構成するステップと、前記検査状態において前記検査用電極パッドから前記発光用電極パッドに流れる電流を検出するステップとを有することを特徴とする。 A method for inspecting a light emitting element array chip according to another aspect of the present invention includes a plurality of light emitting thyristors having a first terminal as an anode terminal, a second terminal as a cathode terminal, and a third terminal as a gate terminal. , A scanning circuit unit having a plurality of switch elements that enable the plurality of light emitting thyristors to be sequentially lit, a light emitting diode pad electrically connected to a plurality of first terminals of the plurality of light emitting thyristors, and an anode. It has a plurality of diodes having a fourth terminal as a terminal and a fifth terminal as a cathode terminal, and an inspection electrode pad electrically connected to a plurality of fourth terminals of the plurality of diodes. One fifth terminal of the plurality of fifth terminals of the plurality of diodes is the third terminal of M (M is an integer of 1 or more) among the plurality of third terminals of the plurality of light emitting thyristors. A method of inspecting a light emitting element array chip that is electrically connected to a terminal.
The terminal electrically connected to the scanning circuit unit is put into a high impedance state, the second terminal is put into a high impedance state, a first voltage is applied to the inspection electrode pad, and the light emitting electrode pad is subjected to the above. Having a step of forming an inspection state by applying a second voltage lower than the first voltage, and a step of detecting a current flowing from the inspection electrode pad to the light emitting electrode pad in the inspection state. It is a feature.

本発明によれば、発光素子アレイチップの信頼性を向上させることができる。 According to the present invention, the reliability of the light emitting element array chip can be improved.

（Ａ）及び（Ｂ）は、本発明の第１の実施形態に係る発光素子アレイチップの構造を概略的に示す平面図及び断面図である。(A) and (B) are a plan view and a cross-sectional view schematically showing the structure of the light emitting element array chip according to the first embodiment of the present invention. 第１の実施形態に係る発光素子アレイチップの回路構成及び走査回路部によって行われる自己走査時の状態を示す図である。It is a figure which shows the circuit structure of the light emitting element array chip which concerns on 1st Embodiment, and the state at the time of self-scanning performed by the scanning circuit part. 第１の実施形態に係る発光素子アレイチップの発光サイリスタの検査時の状態及び発生し得るリーク電流を示す図である。It is a figure which shows the state at the time of inspection of the light emitting thyristor of the light emitting element array chip which concerns on 1st Embodiment, and the leakage current which can occur. 第１の実施形態に係る発光素子アレイチップの走査サイリスタの検査時の状態及び発生し得るリーク電流を示す図である。It is a figure which shows the state at the time of inspection of the scanning thyristor of the light emitting element array chip which concerns on 1st Embodiment, and the leakage current which can occur. （Ａ）は、第１の実施形態に係る発光素子アレイチップの発光サイリスタの検査時の動作を示すフローチャートであり、（Ｂ）は、第１の実施形態に係る発光素子アレイチップの走査サイリスタの検査時の動作を示すフローチャートである。(A) is a flowchart showing the operation at the time of inspection of the light emitting thyristor of the light emitting element array chip which concerns on 1st Embodiment, and (B) is a flowchart which shows the scanning thyristor of the light emitting element array chip which concerns on 1st Embodiment. It is a flowchart which shows the operation at the time of inspection. 本発明の第２の実施形態に係る発光素子アレイチップの回路構成及び走査回路部によって行われる自己走査時の状態を示す図である。It is a figure which shows the circuit structure of the light emitting element array chip which concerns on 2nd Embodiment of this invention, and the state at the time of self-scanning performed by the scanning circuit part. 第２の実施形態に係る発光素子アレイチップの発光サイリスタの検査時の状態及び発生し得るリーク電流を示す図である。It is a figure which shows the state at the time of inspection of the light emitting thyristor of the light emitting element array chip which concerns on 2nd Embodiment, and the leakage current which can occur. 第２の実施形態に係る発光素子アレイチップの発光サイリスタの検査時の動作を示すフローチャートである。It is a flowchart which shows the operation at the time of inspection of the light emitting thyristor of the light emitting element array chip which concerns on 2nd Embodiment. 第２の実施形態に係る発光素子アレイチップの走査サイリスタの検査時の状態及び発生し得るリーク電流を示す図である。It is a figure which shows the state at the time of inspection of the scanning thyristor of the light emitting element array chip which concerns on 2nd Embodiment, and the leakage current which can occur. 第２の実施形態に係る発光素子アレイチップの走査サイリスタの検査時の動作を示すフローチャートである。It is a flowchart which shows the operation at the time of inspection of the scanning thyristor of the light emitting element array chip which concerns on 2nd Embodiment. 本発明の第３の実施形態に係る発光素子アレイチップの回路構成及び走査回路部によって行われる自己走査時の状態を示す図である。It is a figure which shows the circuit structure of the light emitting element array chip which concerns on 3rd Embodiment of this invention, and the state at the time of self-scanning performed by the scanning circuit part. 第３の実施形態に係る発光素子アレイチップの発光サイリスタの検査時の状態及び発生し得るリーク電流を示す図である。It is a figure which shows the state at the time of inspection of the light emitting thyristor of the light emitting element array chip which concerns on 3rd Embodiment, and the leakage current which can occur. 第３の実施形態に係る発光素子アレイチップの走査サイリスタの検査時の状態及び発生し得るリーク電流を示す図である。It is a figure which shows the state at the time of inspection of the scanning thyristor of the light emitting element array chip which concerns on 3rd Embodiment, and the leakage current which can occur. （Ａ）は、第３の実施形態に係る発光素子アレイチップの発光サイリスタの検査時の動作を示すフローチャートであり、（Ｂ）は、第３の実施形態に係る発光素子アレイチップの走査サイリスタの検査時の動作を示すフローチャートである。(A) is a flowchart showing the operation at the time of inspection of the light emitting thyristor of the light emitting element array chip which concerns on 3rd Embodiment, and (B) is a flowchart which shows the scanning thyristor of the light emitting element array chip which concerns on 3rd Embodiment. It is a flowchart which shows the operation at the time of inspection. 本発明の第４の実施形態に係る光プリントヘッドの構成を概略的に示す断面図である。It is sectional drawing which shows typically the structure of the optical print head which concerns on 4th Embodiment of this invention. 第４の実施形態に係る光プリントヘッドの要部の構成を概略的に示す平面図である。It is a top view which shows roughly the structure of the main part of the optical print head which concerns on 4th Embodiment. 本発明の第５の実施形態に係る画像形成装置の構造を示す概略断面図である。It is the schematic sectional drawing which shows the structure of the image forming apparatus which concerns on 5th Embodiment of this invention.

以下に、本発明の実施の形態に係る発光素子アレイチップ、光プリントヘッド、画像形成装置、及び発光素子アレイチップの検査方法を、図面を参照しながら説明する。以下の実施の形態は、例にすぎず、本発明の範囲内で種々の変更が可能である。 The inspection method of the light emitting element array chip, the optical print head, the image forming apparatus, and the light emitting element array chip according to the embodiment of the present invention will be described below with reference to the drawings. The following embodiments are merely examples, and various modifications can be made within the scope of the present invention.

《１》第１の実施形態
《１−１》構成
図１（Ａ）及び（Ｂ）は、第１の実施形態に係る発光素子アレイチップ１０１の構造を概略的に示す平面図及び断面図である。図１（Ｂ）は、図１（Ａ）をＩ−Ｉ線で切る断面を示している。 << 1 >> First Embodiment << 1-1 >> Configuration FIGS. 1A and 1B are plan views and cross-sectional views schematically showing the structure of the light emitting element array chip 101 according to the first embodiment. is there. FIG. 1 (B) shows a cross section of FIG. 1 (A) cut along the line I-I.

発光素子アレイチップ１０１は、基材５０と、基材５０上に配置された発光素子アレイ部１０と、基材５０上に配置された走査回路部２０と、基材５０上に配置された１つ以上の電極パッド５１とを有している。基材５０は、発光素子アレイ部１０と走査回路部２０と電極パッド５１とを互いに電気的に接続する配線層を備えている。また、基材５０上に、駆動回路部（後述の図２における駆動回路部４０）が備えられてもよい。 The light emitting element array chip 101 includes a base material 50, a light emitting element array unit 10 arranged on the base material 50, a scanning circuit unit 20 arranged on the base material 50, and 1 arranged on the base material 50. It has one or more electrode pads 51. The base material 50 includes a wiring layer that electrically connects the light emitting element array unit 10, the scanning circuit unit 20, and the electrode pad 51 to each other. Further, a drive circuit unit (drive circuit unit 40 in FIG. 2 described later) may be provided on the base material 50.

基材５０は、例えば、ＧａＡｓ（ガリウム・ヒ素）系半導体材料又はＳｉ（シリコン）系半導体材料によって形成される。基材５０は、絶縁材料、金属材料、などの他の材料によって形成されてもよい。 The base material 50 is formed of, for example, a GaAs (gallium arsenide) semiconductor material or a Si (silicon) semiconductor material. The base material 50 may be formed of other materials such as an insulating material and a metal material.

発光素子アレイ部１０は、直線状に配列された複数の発光素子としての複数の発光サイリスタ１０＿１、１０＿２、…、１０＿ｎを有している。ｎは、予め定められた正の整数である。発光サイリスタ１０＿１、１０＿２、…、１０＿ｎのうちのいずれかを示す場合には、発光サイリスタアレイ１０＿ｋとも表記する。ｋは１以上ｎ以下の整数である。発光サイリスタ１０＿１、１０＿２、…、１０＿ｎは、例えば、１２００ｄｐｉ（ｄｏｔｓ ｐｅｒ ｉｎｃｈ）、すなわち、約２１μｍピッチで配列されている。発光素子アレイ部１０は、例えば、ＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）系半導体材料によって形成された半導体積層フィルムである。 The light emitting element array unit 10 has a plurality of light emitting thyristors 10_1, 10_2, ..., 10_n as a plurality of light emitting elements arranged linearly. n is a predetermined positive integer. When any one of the luminescent thyristors 10_1, 10_2, ..., 10_n is indicated, it is also referred to as a luminescent thyristor array 10_k. k is an integer of 1 or more and n or less. The luminescent thyristors 10_1, 10_2, ..., 10_n are arranged, for example, at 1200 dpi (dots per inch), that is, at a pitch of about 21 μm. The light emitting element array unit 10 is, for example, a semiconductor laminated film formed of an AlGaAs (aluminum, gallium, arsenide) -based semiconductor material.

発光サイリスタ１０＿ｋは、Ｎ型の半導体層であるＮ型カソード層と、Ｐ型の半導体層であるＰ型ゲート層と、Ｎ型の半導体層であるＮ型ゲート層と、Ｐ型の半導体層であるＰ型アノード層とが、この順に配置された多層構造を有する。発光サイリスタ１０＿ｋは、Ｎ型カソード層、Ｐ型ゲート層、Ｎ型ゲート層、及びＰ型アノード層のうちの、隣り合う２つの半導体層の間に配置された１層以上の他の半導体層（例えば、Ｐ型又はＮ型のクラッド層）をさらに有してもよい。 The light emitting thyristor 10_k is composed of an N-type cathode layer which is an N-type semiconductor layer, a P-type gate layer which is a P-type semiconductor layer, an N-type gate layer which is an N-type semiconductor layer, and a P-type semiconductor layer. A P-type anode layer has a multilayer structure arranged in this order. The light emitting thyristor 10_k is one or more other semiconductor layers (1 or more) arranged between two adjacent semiconductor layers among the N-type cathode layer, the P-type gate layer, the N-type gate layer, and the P-type anode layer. For example, a P-type or N-type clad layer) may be further provided.

走査回路部２０は、例えば、複数のスイッチ素子としての複数の走査サイリスタ、複数のダイオード、複数の抵抗、などから形成されている。走査回路部２０は、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎを順次発光可能状態にする。発光可能状態の発光サイリスタを順次シフトさせるので、走査回路部２０はシフト回路部とも呼ばれる。走査回路部２０は、例えば、ＡｌＧａＡｓ系半導体材料によって形成された半導体積層フィルムである。 The scanning circuit unit 20 is formed of, for example, a plurality of scanning thyristors as a plurality of switch elements, a plurality of diodes, a plurality of resistors, and the like. The scanning circuit unit 20 sequentially makes the light emitting thyristors 10_1, 10_2, ..., 10_n capable of emitting light. Since the light emitting thyristor in the light emitting state is sequentially shifted, the scanning circuit unit 20 is also called a shift circuit unit. The scanning circuit unit 20 is, for example, a semiconductor laminated film formed of an AlGaAs-based semiconductor material.

走査サイリスタは、Ｎ型の半導体層であるＮ型カソード層と、Ｐ型の半導体層であるＰ型ゲート層と、Ｎ型の半導体層であるＮ型ゲート層と、Ｐ型の半導体層であるＰ型アノード層とが、この順に配置された多層構造を有している。走査サイリスタは、Ｎ型カソード層、Ｐ型ゲート層、Ｎ型ゲート層、及びＰ型アノード層のうちの、隣り合う２つの半導体層の間に配置された１層以上の他の半導体層（例えば、Ｐ型又はＮ型のクラッド層）をさらに有してもよい。 The scanning thyristor is an N-type cathode layer which is an N-type semiconductor layer, a P-type gate layer which is a P-type semiconductor layer, an N-type gate layer which is an N-type semiconductor layer, and a P-type semiconductor layer. The P-type anode layer has a multilayer structure arranged in this order. The scanning thyristor is one or more other semiconductor layers (for example, one or more) arranged between two adjacent semiconductor layers among the N-type cathode layer, the P-type gate layer, the N-type gate layer, and the P-type anode layer. , P-type or N-type clad layer) may be further provided.

電極パッド５１は、蒸着又はスパッタリングなどにより基材５０上に形成される。また、基材５０上には配線層（図示せず）が備えられてもよい。電極パッド５１及び配線層は、例えば、Ａｕ（金）又はＡｌ（アルミニウム）などの導電性材料によって形成される。電極パッド５１は、検査用プローブを有する検査装置を用いて行われるプロービングに使用可能なサイズに形成される。電極パッド５１は、ワイヤーボンディングが行われるものであれば、１辺が約６０μｍの正方形である。電極パッド５１は、ワイヤーボンディングが行われないものであれば、１辺が約６０μｍの正方形より小さいサイズに形成されてもよい。 The electrode pad 51 is formed on the base material 50 by vapor deposition, sputtering, or the like. Further, a wiring layer (not shown) may be provided on the base material 50. The electrode pad 51 and the wiring layer are formed of a conductive material such as Au (gold) or Al (aluminum). The electrode pad 51 is formed to a size that can be used for probing performed using an inspection device having an inspection probe. The electrode pad 51 is a square having a side of about 60 μm if wire bonding is performed. The electrode pad 51 may be formed in a size smaller than a square having a side of about 60 μm as long as it is not wire-bonded.

発光素子アレイ部１０及び走査回路部２０は、例えば、エピタキシャルフィルムからなる半導体積層フィルムである。発光素子アレイ部１０は、例えば、以下のように製造される。先ず、製造用基材（図示せず）上に、ＡｌＧａＡｓ層からなる半導体積層フィルムを、エピタキシャル成長、エッチング、ダイシングなどを用いて形成する。次に、製造用基材から半導体積層フィルムを剥がし、これを基材５０上に移動して基材５０上に設置（すなわち、ボンディング）する。半導体積層フィルムは、基材５０に、例えば、分子間力によって固定される。走査回路部２０の製造も、発光素子アレイ部１０の製造と同様のプロセスによって行われる。 The light emitting element array unit 10 and the scanning circuit unit 20 are, for example, a semiconductor laminated film made of an epitaxial film. The light emitting element array unit 10 is manufactured, for example, as follows. First, a semiconductor laminated film composed of an AlGaAs layer is formed on a manufacturing base material (not shown) by using epitaxial growth, etching, dicing, or the like. Next, the semiconductor laminated film is peeled off from the manufacturing base material, moved onto the base material 50, and installed (that is, bonded) on the base material 50. The semiconductor laminated film is fixed to the base material 50 by, for example, an intermolecular force. The scanning circuit unit 20 is also manufactured by the same process as the manufacturing of the light emitting element array unit 10.

図２は、発光素子アレイチップ１０１の回路構成及び走査回路部２０によって行われる自己走査時の状態を示す図である。図２に示されるように、発光素子アレイチップ１０１は、複数の３端子発光素子を有する発光素子アレイ部１０と、発光素子アレイ部１０を制御する走査回路部２０と、発光素子アレイ部１０及び走査回路部２０の検査時に使用される検査回路部３０と、駆動回路部４０とを備えている。駆動回路部４０は、走査回路部２０の動作を制御するとともに、発光素子アレイ部１０の３端子発光素子である発光サイリスタのアノード・カソード間に電圧を印加することで駆動電流を供給する。 FIG. 2 is a diagram showing a circuit configuration of the light emitting element array chip 101 and a state at the time of self-scanning performed by the scanning circuit unit 20. As shown in FIG. 2, the light emitting element array chip 101 includes a light emitting element array unit 10 having a plurality of three-terminal light emitting elements, a scanning circuit unit 20 for controlling the light emitting element array unit 10, a light emitting element array unit 10, and a light emitting element array unit 10. The inspection circuit unit 30 used at the time of inspection of the scanning circuit unit 20 and the drive circuit unit 40 are provided. The drive circuit unit 40 controls the operation of the scanning circuit unit 20 and supplies a drive current by applying a voltage between the anode and cathode of the light emitting thyristor, which is a three-terminal light emitting element of the light emitting element array unit 10.

発光素子アレイ部１０は、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎを有している。発光サイリスタ１０＿１、１０＿２、…、１０＿ｎの各々は、第１の端子としてのアノード端子１１、第２の端子としてのカソード端子１２、及び第３の端子としてのゲート端子１３を有している。発光サイリスタ１０＿１、１０＿２、…、１０＿ｎのアノード端子１１は、第１の駆動電圧ＶＤＤｅが印加される共通の駆動用端子である発光用電極パッド４１に電気的に接続されている。発光サイリスタ１０＿１、１０＿２、…、１０＿ｎのカソード端子１２は、第１の駆動電圧ＶＤＤｅより低い第２の駆動電圧Ｉｏｕｔが印加される駆動用端子４２に電気的に接続されている。 The light emitting element array unit 10 has light emitting thyristors 10_1, 10_2, ..., 10_n. Each of the light emitting thyristors 10_1, 10_2, ..., 10_n has an anode terminal 11 as a first terminal, a cathode terminal 12 as a second terminal, and a gate terminal 13 as a third terminal. The anode terminals 11 of the light emitting thyristors 10_1, 10_2, ..., 10_n are electrically connected to the light emitting electrode pad 41 which is a common driving terminal to which the first driving voltage VDDe is applied. The cathode terminals 12 of the light emitting thyristors 10_1, 10_2, ..., 10_n are electrically connected to a drive terminal 42 to which a second drive voltage Iout lower than the first drive voltage VDDe is applied.

走査回路部２０は、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎを順次点灯可能状態にする動作である自己走査を行う。走査回路部２０は、複数のスイッチ素子である複数の走査サイリスタ２０＿１、２０＿２、…、２０＿ｎを有している。走査サイリスタ２０＿１、２０＿２、…、２０＿ｎの各々は、第６の端子としてのアノード端子２１、第７の端子としてのカソード端子２２、及び第８の端子としてのゲート端子２３を有している。 The scanning circuit unit 20 performs self-scanning, which is an operation of sequentially enabling the light emitting thyristors 10_1, 10_2, ..., 10_n to be lit. The scanning circuit unit 20 has a plurality of scanning thyristors 20_1, 20_2, ..., 20_n, which are a plurality of switch elements. Each of the scanning thyristors 20_1, 20_2, ..., 20_n has an anode terminal 21 as a sixth terminal, a cathode terminal 22 as a seventh terminal, and a gate terminal 23 as an eighth terminal.

走査回路部２０は、走査サイリスタ２０＿１、２０＿２、…、２０＿ｎと、走査サイリスタ２０＿１、２０＿２、…、２０＿ｎのゲート端子２３を互いに結合するダイオード２４＿２、２４＿２、…、２４＿ｎと、走査サイリスタ２０＿１、２０＿２、…、２０＿ｎのゲート端子２３にそれぞれ接続されたゲート負荷抵抗２５＿１、２５＿２、…、２５＿ｎとを有している。また、走査サイリスタ２０＿１のゲート端子２３には、ダイオード２４＿２のアノード端子と、ダイオード２４＿１のカソード端子とが接続されている。走査サイリスタ２０＿１、２０＿２、…、２０＿ｎのアノード端子２１は、第１の走査用電圧ＶＤＤｓが印加される共通の第１の走査用端子である走査用電極パッド４３が電気的に接続されている。 The scanning circuit unit 20 includes diodes 24_2, 24_2, ..., 24_n and scanning thyristors 20_1, 20_2, which connect the gate terminals 23 of the scanning thyristors 20_1, 20_2, ..., 20_n and the scanning thyristors 20_1, 20_2, ..., 20_n to each other. ..., It has gate load resistors 25_1, 25_2, ..., 25_n connected to the gate terminal 23 of 20_n, respectively. Further, the anode terminal of the diode 24_2 and the cathode terminal of the diode 24_1 are connected to the gate terminal 23 of the scanning thyristor 20_1. The anode terminals 21 of the scanning thyristors 20_1, 20_2, ..., 20_n are electrically connected to the scanning electrode pad 43, which is a common first scanning terminal to which the first scanning voltage VDDs is applied.

検査回路部３０は、複数のダイオード３０＿１、３０＿２、…、３０＿ｎを有している。ダイオード３０＿１、３０＿２、…、３０＿ｎの各々は、第４の端子としてのアノード端子３１と、第５の端子としてのカソード端子３２とを有している。ダイオード３０＿１、３０＿２、…、３０＿ｎのアノード端子３１は、検査用電圧ＴＥＳＴが印加される検査用電極パッド４７に電気的に接続されている。発光サイリスタ１０＿１、１０＿２、…、１０＿ｎのゲート端子１３は、ダイオード３０＿１、３０＿２、…、３０＿ｎのカソード端子３２にそれぞれ電気的に接続されている。また、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎのゲート端子１３は、走査サイリスタ２０＿１、２０＿２、…、２０＿ｎのゲート端子２３にそれぞれ電気的に接続されている。 The inspection circuit unit 30 has a plurality of diodes 30_1, 30_2, ..., 30_n. Each of the diodes 30_1, 30_2, ..., 30_n has an anode terminal 31 as a fourth terminal and a cathode terminal 32 as a fifth terminal. The anode terminals 31 of the diodes 30_1, 30_2, ..., 30_n are electrically connected to the inspection electrode pad 47 to which the inspection voltage TEST is applied. The gate terminals 13 of the light emitting thyristors 10_1, 10_2, ..., 10_n are electrically connected to the cathode terminals 32 of the diodes 30_1, 30_2, ..., 30_n, respectively. Further, the gate terminals 13 of the light emitting thyristors 10_1, 10_2, ..., 10_n are electrically connected to the gate terminals 23 of the scanning thyristors 20_1, 20_2, ..., 20_n, respectively.

ゲート負荷抵抗２５＿１、２５＿２、…、２５＿ｎの一端は、第２の走査用電圧ＶＳＳが印加される共通の第２の走査用端子４４に電気的に接続されている。駆動回路部４０は、第２の走査用電圧ＶＳＳをゲート負荷抵抗２５＿１、２５＿２、…、２５＿ｎの一端に印加する。ゲート負荷抵抗２５＿１、２５＿２、…、２５＿ｎの他端は、対応する走査サイリスタ２０＿１、２０＿２、…、２０＿ｎのゲート端子２３及び対応する発光サイリスタ１０＿１、１０＿２、…、１０＿ｎのゲート端子１３に電気的に接続されている。 One end of the gate load resistors 25_1, 25_2, ..., 25_n is electrically connected to a common second scanning terminal 44 to which the second scanning voltage VSS is applied. The drive circuit unit 40 applies a second scanning voltage VSS to one end of the gate load resistors 25_1, 25_2, ..., 25_n. The other ends of the gate load resistors 25_1, 25_2, ..., 25_n electrically connect to the gate terminals 23 of the corresponding scanning thyristors 20_1, 20_2, ..., 20_n and the corresponding light emitting thyristors 10_1, 10_2, ..., 10_n. It is connected.

奇数番目の走査サイリスタ２０＿１、２０＿３、…のカソード端子２２には、クロック信号ＣＬＫ１が、電流制限用抵抗２６を介して供給され、偶数番目の走査サイリスタ２０＿２、２０＿４、…のカソード端子２２には、クロック信号ＣＬＫ２が電流制限用抵抗２７を介して供給される。また、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎのカソード端子１２は、第２の駆動電圧Ｉｏｕｔが供給される駆動用端子４２に電気的に接続されている。なお、走査サイリスタ２０＿１、２０＿２、…、２０＿ｎのアノード端子２１には駆動回路部４０によって第１の走査用電圧ＶＤＤｓが印加される。第１の走査用電圧ＶＤＤｓは、第１の駆動電圧ＶＤＤｅと異なる値の電圧であるが、同じ値の電圧であってもよい。 The clock signal CLK1 is supplied to the cathode terminals 22 of the odd-numbered scanning thyristors 20_1, 20_3, ... Through the current limiting resistor 26, and to the cathode terminals 22 of the even-numbered scanning thyristors 20_2, 20_4, ... The clock signal CLK2 is supplied via the current limiting resistor 27. Further, the cathode terminals 12 of the light emitting thyristors 10_1, 10_2, ..., 10_n are electrically connected to the drive terminal 42 to which the second drive voltage Iout is supplied. The first scanning voltage VDDs is applied to the anode terminals 21 of the scanning thyristors 20_1, 20_2, ..., 20_n by the drive circuit unit 40. The first scanning voltage VDDs is a voltage having a value different from that of the first driving voltage VDDe, but may be a voltage having the same value.

《１−２》発光動作
以下に発光動作の一例を説明する。発光サイリスタ１０＿１、１０＿２、…、１０＿ｎを順次点灯可能状態にするときには、まず、駆動回路部４０は、検査用電極パッド４７を
ハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）に設定する。また、第１の走査用電圧ＶＤＤｓをＨ（Ｈｉｇｈ）レベル、例えば、５Ｖに設定する。 << 1-2 >> Light emitting operation An example of the light emitting operation will be described below. When the light emitting thyristors 10_1, 10_2, ..., 10_n are sequentially enabled to be lit, the drive circuit unit 40 first sets the inspection electrode pad 47 to a high impedance state (that is, an open state). Further, the first scanning voltage VDDs is set to an H (High) level, for example, 5V.

このとき、クロック信号ＣＬＫ２を０Ｖから５Ｖ（すなわち、ＬレベルからＨレベル）に変化させることにより動作が開始する。ダイオード２４＿１、２４＿２、…、２４＿ｎの順方向電圧降下を１．３Ｖとした場合、クロック信号ＣＬＫ２が５Ｖになることにより、ダイオード２４＿１のアノード端子の電圧が５Ｖ、ダイオード２４＿２のアノード端子の電圧が３．７Ｖ、ダイオード２４＿３のアノード端子の電圧が２．４Ｖ、ダイオード２４＿４のアノード端子の電圧が１．１Ｖとなり、走査サイリスタ２０＿１、２０＿２、…のゲート端子２３の電圧がそれぞれ５Ｖ、３．７Ｖ、２．４Ｖ、１．１Ｖへと変化する。 At this time, the operation is started by changing the clock signal CLK2 from 0V to 5V (that is, from L level to H level). When the forward voltage drop of the diodes 24_1, 24_2, ..., 24_n is 1.3V, the clock signal CLK2 becomes 5V, so that the voltage of the anode terminal of the diode 24_1 is 5V and the voltage of the anode terminal of the diode 24_2 is 3. .7V, the voltage of the anode terminal of the diode 24_3 is 2.4V, the voltage of the anode terminal of the diode 24_4 is 1.1V, and the voltage of the gate terminals 23 of the scanning thyristors 20_1, 20_2, ... Is 5V, 3.7V, 2 respectively. It changes to .4V and 1.1V.

このとき、クロック信号ＣＬＫ１を５Ｖから０Ｖ（すなわち、ＨレベルからＬレベル）にすることにより、走査サイリスタ２０＿１のアノード端子２１の電圧を５Ｖ（すなわち、ＶＤＤｓ＝５Ｖ）、カソード端子２２の電圧を０Ｖ、ゲート端子２３の電圧を３．７Ｖとする。この状態は、走査サイリスタ２０＿１のオン条件を満たすので、走査サイリスタ２０＿１がオン状態になる。このとき、クロック信号ＣＬＫ２を０Ｖに変えても、走査サイリスタ２０＿１のオン状態は維持され、走査サイリスタ２０＿１のアノード端子２１の電圧は約５Ｖとなる。このため、クロック信号ＣＬＫ１を０Ｖにしても走査サイリスタ２０＿１のオン状態が維持され、１段目の走査サイリスタ２０＿１へのシフト動作が完了する。この状態で、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎの第２の駆動電圧Ｉｏｕｔを５Ｖから０Ｖ（すなわち、ＨレベルからＬレベル）にすると、発光サイリスタ１０＿１がオン状態になって点灯する。 At this time, by changing the clock signal CLK1 from 5V to 0V (that is, from H level to L level), the voltage of the anode terminal 21 of the scanning thyristor 20_1 is 5V (that is, VDDs = 5V), and the voltage of the cathode terminal 22 is 0V. , The voltage of the gate terminal 23 is 3.7V. Since this state satisfies the ON condition of the scanning thyristor 20_1, the scanning thyristor 20_1 is turned on. At this time, even if the clock signal CLK2 is changed to 0V, the ON state of the scanning thyristor 20_1 is maintained, and the voltage of the anode terminal 21 of the scanning thyristor 20_1 becomes about 5V. Therefore, even if the clock signal CLK1 is set to 0V, the ON state of the scanning thyristor 20_1 is maintained, and the shift operation to the scanning thyristor 20_1 of the first stage is completed. In this state, when the second drive voltage Iout of the light emitting thyristors 10_1, 10_2, ..., 10_n is changed from 5V to 0V (that is, from H level to L level), the light emitting thyristor 10_1 is turned on and lights up.

次に、発光サイリスタ１０＿１の第２の駆動電圧Ｉｏｕｔを５Ｖに戻すことにより、発光サイリスタ１０＿１のアノード・カソード間の電位差が０に近づき、発光サイリスタ１０＿１の最低保持電流を維持できなくなると、発光サイリスタ１０＿１はオフ状態になって消灯する。 Next, by returning the second drive voltage Iout of the light emitting thyristor 10_1 to 5 V, the potential difference between the anode and the cathode of the light emitting thyristor 10_1 approaches 0, and when the minimum holding current of the light emitting thyristor 10_1 cannot be maintained, the light emitting thyristor 10_1 is turned off and turned off.

次に、オン条件を満たす走査サイリスタが、走査サイリスタ２０＿１から２０＿２にシフトする動作を説明する。発光サイリスタ１０＿１がオフ状態になっても、クロック信号ＣＬＫ１が０Ｖのままであるから、走査サイリスタ２０＿１はオン状態のままである。このとき、走査サイリスタ２０＿１のゲート端子２３の電圧は約５Ｖであり、走査サイリスタ２０＿２のゲート端子２３の電圧は約３．７Ｖである。 Next, the operation of shifting the scanning thyristor satisfying the on condition from the scanning thyristor 20_1 to 20_2 will be described. Even if the light emitting thyristor 10_1 is turned off, the clock signal CLK1 remains 0V, so that the scanning thyristor 20_1 remains on. At this time, the voltage of the gate terminal 23 of the scanning thyristor 20_1 is about 5V, and the voltage of the gate terminal 23 of the scanning thyristor 20_2 is about 3.7V.

この状態で、クロック信号ＣＬＫ２を５Ｖから０Ｖに変化させることにより、走査サイリスタ２０＿２では、アノード端子２１の電圧が５Ｖ、カソード端子２２の電圧が０Ｖ、ゲート端子２３の電圧が３．７Ｖとなる。このため、走査サイリスタ２０＿２はオン状態になる。 In this state, by changing the clock signal CLK2 from 5V to 0V, the voltage of the anode terminal 21 becomes 5V, the voltage of the cathode terminal 22 becomes 0V, and the voltage of the gate terminal 23 becomes 3.7V in the scanning thyristor 20_2. Therefore, the scanning thyristor 20_2 is turned on.

走査サイリスタ２０＿２がオン状態になった後、クロック信号ＣＬＫ１を０Ｖから５Ｖに変えることにより、走査サイリスタ２０＿１はオフ状態になる。このようにして、オン状態である走査サイリスタは、走査サイリスタ２０＿１から２０＿２に移行する。そして、第２の駆動電圧Ｉｏｕｔを５Ｖから０Ｖにすると、発光サイリスタ１０＿２がオン状態になって発光する。 After the scanning thyristor 20_1 is turned on, the scanning thyristor 20_1 is turned off by changing the clock signal CLK1 from 0V to 5V. In this way, the scanning thyristor in the ON state shifts from the scanning thyristor 20_1 to 20_2. Then, when the second drive voltage Iout is changed from 5V to 0V, the light emitting thyristor 10_2 is turned on and emits light.

《１−３》検査方法
以下に、発光素子アレイチップ１０１の検査方法を説明する。発光素子アレイチップ１０１は、小片に分割する前に、ウェハ状態でプロービングによる検査が行われる。プロービングは、テスタなどの計測器を備えた検査装置に接続された検査用プローブを電極パッド５１（例えば、図２における４７、４１、４３など）に接触させて行われる。 << 1-3 >> Inspection method The inspection method of the light emitting element array chip 101 will be described below. The light emitting element array chip 101 is inspected by probing in a wafer state before being divided into small pieces. Probing is performed by bringing an inspection probe connected to an inspection device equipped with a measuring instrument such as a tester into contact with an electrode pad 51 (for example, 47, 41, 43 in FIG. 2).

図３は、発光素子アレイチップ１０１の発光サイリスタ１０＿１、１０＿２、…、１０＿ｎの検査時の状態及び発生し得るリーク電流Ｉ１を示す図である。図４は、発光素子アレイチップ１０１の走査サイリスタ２０＿１、２０＿２、…、２０＿ｎの検査時の状態及び発生し得るリーク電流Ｉ２を示す図である。図５（Ａ）は、発光素子アレイチップ１０１の発光サイリスタ１０＿１、１０＿２、…、１０＿ｎの検査時の動作を示すフローチャートであり、図５（Ｂ）は、発光素子アレイチップ１０１の走査サイリスタ２０＿１、２０＿２、…、２０＿ｎの検査時の動作を示すフローチャートである。 FIG. 3 is a diagram showing the state of the light emitting thyristors 10_1, 10_2, ..., 10_n of the light emitting element array chip 101 at the time of inspection and the leak current I1 that can occur. FIG. 4 is a diagram showing a state at the time of inspection of scanning thyristors 20_1, 20_2, ..., 20_n of the light emitting element array chip 101 and a leak current I2 that can occur. FIG. 5 (A) is a flowchart showing the operation of the light emitting thyristors 10_1, 10_2, ..., 10_n of the light emitting element array chip 101 at the time of inspection, and FIG. 5 (B) shows the scanning thyristors 20_1 of the light emitting element array chip 101. It is a flowchart which shows the operation at the time of inspection of 20_2, ..., 20_n.

図３及び図５（Ａ）に示されるように、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎの検査においては、駆動回路部４０は、第２の駆動電圧Ｉｏｕｔ、第１の走査用電圧ＶＤＤｓ、クロック信号ＣＫ１、ＣＫ２、第２の走査用電圧ＶＳＳが入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）にする（ステップＳ１０１）。 As shown in FIGS. 3 and 5A, in the inspection of the light emitting thyristors 10_1, 10_2, ..., 10_n, the drive circuit unit 40 has a second drive voltage Iout, a first scanning voltage VDDs, and a clock. The terminals to which the signals CK1, CK2, and the second scanning voltage VSS are input are set to the high impedance state (that is, the Open state) (step S101).

次に、駆動回路部４０は、検査用電圧ＴＥＳＴをＨレベルにし、第１の駆動電圧ＶＤＤｅをＬレベルにする（ステップＳ１０２）。 Next, the drive circuit unit 40 sets the inspection voltage TEST to the H level and sets the first drive voltage VDDe to the L level (step S102).

次に、検査装置の検査用プローブを検査用電極パッド４７と発光用電極パッド４１に接触させた状態で、検査装置は、検査用電極パッド４７から発光用電極パッド４１に流れる電流Ｉ１を測定する（ステップＳ１０３）。 Next, in a state where the inspection probe of the inspection device is in contact with the inspection electrode pad 47 and the light emitting electrode pad 41, the inspection device measures the current I1 flowing from the inspection electrode pad 47 to the light emitting electrode pad 41. (Step S103).

次に、検査装置は、検出された電流Ｉ１が予め定められた閾値Ｉｔｈ１を超えたか否かを判定する（ステップＳ１０４）。検査装置は、電流Ｉ１が閾値Ｉｔｈ１以下である場合に、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎは正常であると判定する（ステップＳ１０５）。検査装置は、電流Ｉ１が閾値Ｉｔｈ１を超えた場合に、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎのいずれかに大きいリークパスが存在する（すなわち、検査対象の発光素子アレイチップは不良である）と判定する（ステップＳ１０６）。 Next, the inspection device determines whether or not the detected current I1 exceeds a predetermined threshold value Is1 (step S104). The inspection apparatus determines that the light emitting thyristors 10_1, 10_2, ..., 10_n are normal when the current I1 is equal to or less than the threshold value Is1 (step S105). When the current I1 exceeds the threshold value Is1, the inspection device determines that a large leak path exists in any of the light emitting thyristors 10_1, 10_2, ..., 10_n (that is, the light emitting element array chip to be inspected is defective). (Step S106).

図４及び図５（Ｂ）に示されるように、走査サイリスタ２０＿１、２０＿２、…、２０＿ｎの検査においては、駆動回路部４０は、第２の駆動電圧Ｉｏｕｔ、第１の駆動電圧ＶＤＤｅ、クロック信号ＣＫ１、ＣＫ２、第２の走査用電圧ＶＳＳが入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）にする（ステップＳ２０１）。 As shown in FIGS. 4 and 5B, in the inspection of the scanning thyristors 20_1, 20_2, ..., 20_n, the drive circuit unit 40 uses the second drive voltage Iout, the first drive voltage VDDe, and the clock signal. The terminals to which the CK1, CK2, and the second scanning voltage VSS are input are set to the high impedance state (that is, the Open state) (step S201).

次に駆動回路部４０は、検査用電圧ＴＥＳＴをＨレベルにし、第１の走査用電圧ＶＤＤｓをＬレベルにする（ステップＳ２０２）。 Next, the drive circuit unit 40 sets the inspection voltage TEST to the H level and sets the first scanning voltage VDDs to the L level (step S202).

次に、検査装置の検査用プローブを検査用電極パッド４７と走査用電極パッド４３に接触させた状態で、検査装置は、検査用電極パッド４７から走査用電極パッド４３に流れる電流Ｉ２を測定する（ステップＳ２０３）。 Next, with the inspection probe of the inspection device in contact with the inspection electrode pad 47 and the scanning electrode pad 43, the inspection device measures the current I2 flowing from the inspection electrode pad 47 to the scanning electrode pad 43. (Step S203).

次に、検査装置は、検出された電流Ｉ２が予め定められた閾値Ｉｔｈ２を超えたか否かを判定する（ステップＳ２０４）。検査装置は、電流Ｉ２が閾値Ｉｔｈ２以下である場合には、走査サイリスタ２０＿１、２０＿２、…、２０＿ｎは正常であると判定する（ステップＳ２０５）。検査装置は、電流Ｉ１が閾値Ｉｔｈ１を超えた場合に、走査サイリスタ２０＿１、２０＿２、…、２０＿ｎのいずれかに大きいリークパスが存在する（すなわち、検査対象の発光素子アレイチップは不良である）と判定する（ステップＳ２０６）。 Next, the inspection device determines whether or not the detected current I2 exceeds a predetermined threshold value Is2 (step S204). When the current I2 is equal to or less than the threshold value Is2, the inspection apparatus determines that the scanning thyristors 20_1, 20_2, ..., 20_n are normal (step S205). The inspection device determines that a large leak path exists in any of the scanning thyristors 20_1, 20_2, ..., 20_n (that is, the light emitting element array chip to be inspected is defective) when the current I1 exceeds the threshold value Is1. (Step S206).

《１−４》効果
以上に説明したように、第１の実施形態の発光素子アレイチップ１０１及びその検査方法を用いれば、大きなリークパスが存在する発光素子アレイチップの製品（例えば、光プリントヘッド）への搭載を未然に防ぐことが可能である。よって、発光素子アレイチップ１０１を搭載した製品の信頼性を向上させることができる。 << 1-4 >> Effect As described above, if the light emitting element array chip 101 of the first embodiment and the inspection method thereof are used, a product of the light emitting element array chip having a large leak path (for example, an optical print head). It is possible to prevent it from being installed in. Therefore, the reliability of the product equipped with the light emitting element array chip 101 can be improved.

《２》第２の実施形態
《２−１》構成
図６は、第２の実施形態に係る発光素子アレイチップ１０２の回路構成及び走査回路部２０によって行われる自己走査時の状態を示す図である。図６において、図２に示される構成要素と同一又は対応する構成要素には、図２に示される符号と同じ符号が付される。第２の実施形態に係る発光素子アレイチップ１０２は、２つの検査用電極パッド４７ａ、４７ｂを有する点において、第１の実施形態に係る発光素子アレイチップ１０１と相違する。なお、検査用電極パッドの数は３以上であってもよい。 << 2 >> Configuration of the Second Embodiment << 2-1 >> FIG. 6 is a diagram showing a circuit configuration of the light emitting element array chip 102 according to the second embodiment and a state at the time of self-scanning performed by the scanning circuit unit 20. is there. In FIG. 6, the same or corresponding components as those shown in FIG. 2 are designated by the same reference numerals as those shown in FIG. The light emitting element array chip 102 according to the second embodiment is different from the light emitting element array chip 101 according to the first embodiment in that it has two inspection electrode pads 47a and 47b. The number of inspection electrode pads may be 3 or more.

発光素子アレイチップ１０２では、発光サイリスタ１０＿１、１０＿２、…、１０＿ｎは、第１のグループに属する複数の第１の発光サイリスタである発光サイリスタ１０＿１、１０＿３、…と第１のグループとは異なる第２のグループに属する複数の第２の発光サイリスタである発光サイリスタ１０＿２、１０＿４、…とに分割されている。また、発光素子アレイチップ１０２では、スイッチ素子である走査サイリスタ２０＿１、２０＿２、…、２０＿ｎは、第１のグループに属する複数の第１のスイッチ素子である走査サイリスタ２０＿１、２０＿３、…と第２のグループに属する複数の第２のスイッチ素子である走査サイリスタ２０＿２、２０＿４、…とに分割されている。また、発光素子アレイチップ１０２は、ダイオード３０＿１、３０＿２、…、３０＿ｎは、第１のグループに属する複数の第１のダイオードであるダイオード３０＿１、３０＿３、…と第２のグループに属する複数の第２のダイオードであるダイオード３０＿２、３０＿４、…とに分割されている。発光素子アレイチップ１０２は、第１のグループに属する第１の検査用電極パッドである検査用電極パッド４７ａと第２のグループに属する第２の検査用電極パッドである検査用電極パッド４７ｂとを有している。ダイオード３０＿１、３０＿３、…のカソード端子３２は発光サイリスタ１０＿１、１０＿３、…のゲート端子１３にそれぞれ電気的に接続され、ダイオード３０＿２、３０＿４、…のカソード端子３２は発光サイリスタ１０＿２、１０＿４、…のゲート端子１３にそれぞれ電気的に接続されている。 In the light emitting element array chip 102, the light emitting thyristors 10_1, 10_2, ..., 10_n are different from the first group with the light emitting thyristors 10_1, 10_3, ... Which are a plurality of first light emitting thyristors belonging to the first group. It is divided into light emitting thyristors 10_2, 10_4, ..., Which are a plurality of second light emitting thyristors belonging to the group of. Further, in the light emitting element array chip 102, the scanning thyristors 20_1, 20_2, ..., 20_n, which are switch elements, are a plurality of first switch elements belonging to the first group, scanning thyristors 20_1, 20_3, ..., And the second. It is divided into scanning thyristors 20_2, 20_4, ..., Which are a plurality of second switch elements belonging to the group. Further, in the light emitting element array chip 102, diodes 30_1, 30_2, ..., 30_n are a plurality of first diodes belonging to the first group, diodes 30_1, 30_3, ..., And a plurality of second groups belonging to the second group. It is divided into diodes 30_2, 30_4, .... The light emitting element array chip 102 includes an inspection electrode pad 47a which is a first inspection electrode pad belonging to the first group and an inspection electrode pad 47b which is a second inspection electrode pad belonging to the second group. Have. The cathode terminals 32 of the diodes 30_1, 30_3, ... Are electrically connected to the gate terminals 13 of the light emitting thyristors 10_1, 10_3, ..., respectively, and the cathode terminals 32 of the diodes 30_2, 30___, ... Are the gates of the light emitting thyristors 10_2, 10___, ... Each is electrically connected to the terminal 13.

《２−２》発光動作
発光サイリスタ１０＿１、１０＿２、…、１０＿ｎを順次点灯可能状態にするときには、まず、駆動回路部４０ａは、検査用電極パッド４７ａ、４７ｂの検査用電圧ＴＥＳＴ１、ＴＥＳＴ２が入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）に設定する。第２の実施形態に係る発光素子アレイチップ１０２の発光時の動作は、第１の実施形態に係る発光素子アレイチップ１０１のものと同じである。 << 2-2 >> Light emission operation When the light emitting thyristors 10_1, 10_2, ..., 10_n are sequentially enabled to be lit, first, the inspection voltages TEST1 and TEST2 of the inspection electrode pads 47a and 47b are input to the drive circuit unit 40a. Set the terminal to the high impedance state (that is, the Open state). The operation of the light emitting element array chip 102 according to the second embodiment at the time of light emission is the same as that of the light emitting element array chip 101 according to the first embodiment.

《２−３》検査方法
図７は、発光素子アレイチップ１０２の奇数番目の発光サイリスタ１０＿１、１０＿３、…又は偶数番目の発光サイリスタ１０＿２、１０＿４、…の検査時の状態及び発生し得るリーク電流を示す図である。図８は、発光素子アレイチップ１０２の発光サイリスタ１０＿１、１０＿３、…又は発光サイリスタ１０＿２、１０＿４、…の検査時の動作を示すフローチャートである。 << 2-3 >> Inspection method FIG. 7 shows the state at the time of inspection of the odd-numbered light emitting thyristors 10_1, 10_3, ... Or the even-numbered light emitting thyristors 10_2, 10_4, ... Of the light emitting element array chip 102, and the leak current that may occur. It is a figure which shows. FIG. 8 is a flowchart showing the operation of the light emitting thyristors 10_1, 10_3, ..., Or the light emitting thyristors 10_2, 10_4, ... Of the light emitting element array chip 102 at the time of inspection.

図８に示されるように、発光サイリスタ１０＿１、１０＿３、…の検査においては、駆動回路部４０ａは、検査用電圧ＴＥＳＴ２、第２の駆動電圧Ｉｏｕｔ、第１の走査用電圧ＶＤＤｓ、クロック信号ＣＫ１、ＣＫ２、第２の走査用電圧ＶＳＳが入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）にする（ステップＳ３０１）。駆動回路部４０ａは、検査用電圧ＴＥＳＴ１をＨレベルにし、第１の駆動電圧ＶＤＤｅをＬレベルにする（ステップＳ３０２）。 As shown in FIG. 8, in the inspection of the light emitting thyristors 10_1, 10_3, ..., The drive circuit unit 40a has an inspection voltage TEST2, a second drive voltage Iout, a first scanning voltage VDDs, and a clock signal CK1. The terminal to which the CK2 and the second scanning voltage VSS are input is set to the high impedance state (that is, the Open state) (step S301). The drive circuit unit 40a sets the inspection voltage TEST1 to the H level and sets the first drive voltage VDDe to the L level (step S302).

次に、検査用プローブを第１の検査用電極パッド４７ａと発光用電極パッド４１に接触させた状態で、検査装置は、第１の検査用電極パッド４７ａから発光用電極パッド４１に流れる電流Ｉ３を測定する（ステップＳ３０３）。 Next, with the inspection probe in contact with the first inspection electrode pad 47a and the light emitting electrode pad 41, the inspection apparatus receives a current I3 flowing from the first inspection electrode pad 47a to the light emitting electrode pad 41. Is measured (step S303).

次に、検査装置は、検出された電流Ｉ３が予め定められた閾値Ｉｔｈ３を超えたか否かを判定する（ステップＳ３０４）。検査装置は、電流Ｉ３が閾値Ｉｔｈ３以下である場合には、発光サイリスタ１０＿１、１０＿３、…は正常であると判定する（ステップＳ３０５）。検査装置は、電流Ｉ３が閾値Ｉｔｈ３を超えた場合に、発光サイリスタ１０＿１、１０＿３、…のいずれかに大きいリークパスが存在する（すなわち、検査対象の発光素子アレイチップは不良である）と判定する（ステップＳ３０６）。ステップＳ３０４からＳ３０６の処理は、電流Ｉ３の値を目視で確認した人間が行ってもよい。 Next, the inspection device determines whether or not the detected current I3 exceeds a predetermined threshold value Is3 (step S304). When the current I3 is equal to or less than the threshold value Is3, the inspection apparatus determines that the light emitting thyristors 10_1, 10_3, ... Are normal (step S305). When the current I3 exceeds the threshold value Is3, the inspection device determines that a large leak path exists in any of the light emitting thyristors 10_1, 10_3, ... (That is, the light emitting element array chip to be inspected is defective). Step S306). The processing of steps S304 to S306 may be performed by a person who visually confirms the value of the current I3.

次に、図７及び図８に示されるように、駆動回路部４０ａは、検査用電圧ＴＥＳＴ１、第２の駆動電圧Ｉｏｕｔ、第１の走査用電圧ＶＤＤｓ、クロック信号ＣＫ１、ＣＫ２、第２の走査用電圧ＶＳＳが入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）にする（ステップＳ３０７）。駆動回路部４０ａは、検査用電圧ＴＥＳＴ２をＨレベルにし、第１の駆動電圧ＶＤＤｅをＬレベルにする（ステップＳ３０８）。 Next, as shown in FIGS. 7 and 8, the drive circuit unit 40a has an inspection voltage TEST1, a second drive voltage Iout, a first scanning voltage VDDs, clock signals CK1, CK2, and a second scanning. The terminal to which the voltage VSS is input is put into a high impedance state (that is, an open state) (step S307). The drive circuit unit 40a sets the inspection voltage TEST2 to the H level and sets the first drive voltage VDDe to the L level (step S308).

次に、検査用プローブを第２の検査用電極パッド４７ｂと発光用電極パッド４１に接触させた状態で、検査装置は、第２の検査用電極パッド４７ｂから発光用電極パッド４１に流れる電流Ｉ４を測定する（ステップＳ３０９）。 Next, with the inspection probe in contact with the second inspection electrode pad 47b and the light emitting electrode pad 41, the inspection apparatus receives a current I4 flowing from the second inspection electrode pad 47b to the light emitting electrode pad 41. Is measured (step S309).

次に、検査装置は、検出された電流Ｉ４が予め定められた閾値Ｉｔｈ４を超えたか否かを判定する（ステップＳ３１０）。検査装置は、電流Ｉ４が閾値Ｉｔｈ４以下である場合に、発光サイリスタ１０＿２、１０＿４、…は正常であると判定する（ステップＳ３１１）。検査装置は、電流Ｉ４が閾値Ｉｔｈ４を超えた場合に、発光サイリスタ１０＿２、１０＿４、…のいずれかに大きいリークパスが存在する（すなわち、検査対象の発光素子アレイチップは不良である）と判定する（ステップＳ３１２）。ステップＳ３１０からＳ３１２の処理は、電流Ｉ４の値を目視で確認した人間が行ってもよい。 Next, the inspection device determines whether or not the detected current I4 exceeds a predetermined threshold value Is4 (step S310). The inspection device determines that the light emitting thyristors 10_2, 10_4, ... Are normal when the current I4 is equal to or less than the threshold value Is4 (step S311). When the current I4 exceeds the threshold value Is4, the inspection device determines that a large leak path exists in any of the light emitting thyristors 10_2, 10_4, ... (That is, the light emitting element array chip to be inspected is defective). Step S312). The processing of steps S310 to S312 may be performed by a person who visually confirms the value of the current I4.

図９は、発光素子アレイチップ１０２の奇数番目の走査サイリスタ２０＿１、２０＿３、…又は偶数番目の走査サイリスタ２０＿２、２０＿４、…の検査時の状態及び発生し得るリーク電流を示す図である。図１０は、発光素子アレイチップ１０２の走査サイリスタ２０＿１、２０＿３、…又は走査サイリスタ２０＿２、２０＿４、…の検査時の動作を示すフローチャートである。 FIG. 9 is a diagram showing the state at the time of inspection of the odd-numbered scanning thyristors 20_1, 20_3, ... Or the even-numbered scanning thyristors 20_2, 20_4, ... Of the light emitting element array chip 102 and the leakage current that can occur. FIG. 10 is a flowchart showing the operation of the scanning thyristors 20_1, 20_3, ... Or the scanning thyristors 20_2, 20_4, ... Of the light emitting element array chip 102 at the time of inspection.

図１０に示されるように、走査サイリスタ２０＿１、２０＿３、…の検査においては、駆動回路部４０ａは、検査用電圧ＴＥＳＴ２、第２の駆動電圧Ｉｏｕｔ、第１の駆動電圧ＶＤＤｅ、クロック信号ＣＫ１、ＣＫ２、第２の走査用電圧ＶＳＳが入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）にする（ステップＳ４０１）。駆動回路部４０ａは、検査用電圧ＴＥＳＴ１をＨレベルにし、第１の走査用電圧ＶＤＤｓをＬレベルにする（ステップＳ４０２）。 As shown in FIG. 10, in the inspection of the scanning thyristors 20_1, 20_3, ..., The drive circuit unit 40a has the inspection voltage TEST2, the second drive voltage Iout, the first drive voltage VDDe, the clock signals CK1, CK2. , The terminal to which the second scanning voltage VSS is input is put into a high impedance state (that is, an open state) (step S401). The drive circuit unit 40a sets the inspection voltage TEST1 to the H level and sets the first scanning voltage VDDs to the L level (step S402).

次に、検査用プローブを第１の検査用電極パッド４７ａと第１の走査用電極パッド４３に接触させた状態で、検査装置は、第１の検査用電極パッド４７ａから第１の走査用電極パッド４３に流れる電流Ｉ５を測定する（ステップＳ４０３）。 Next, in a state where the inspection probe is in contact with the first inspection electrode pad 47a and the first scanning electrode pad 43, the inspection apparatus uses the first inspection electrode pad 47a to the first scanning electrode. The current I5 flowing through the pad 43 is measured (step S403).

次に、検査装置は、検出された電流Ｉ５が予め定められた閾値Ｉｔｈ５を超えたか否かを判定する（ステップＳ４０４）。検査装置は、電流Ｉ５が閾値Ｉｔｈ５以下である場合に、走査サイリスタ２０＿１、２０＿３、…は正常であると判定する（ステップＳ４０５）。検査装置は、電流Ｉ５が閾値Ｉｔｈ５を超えた場合に、走査サイリスタ２０＿１、２０＿３、…のいずれかに大きいリークパスが存在する（すなわち、検査対象の発光素子アレイチップは不良である）と判定する（ステップＳ４０６）。ステップＳ４０４からＳ４０６の処理は、電流Ｉ５の値を目視で確認した人間が行ってもよい。 Next, the inspection device determines whether or not the detected current I5 exceeds a predetermined threshold value Is5 (step S404). The inspection apparatus determines that the scanning thyristors 20_1, 20_3, ... Are normal when the current I5 is equal to or less than the threshold value Is5 (step S405). When the current I5 exceeds the threshold value Is5, the inspection device determines that a large leak path exists in any of the scanning thyristors 20_1, 20_3, ... (That is, the light emitting element array chip to be inspected is defective). Step S406). The processing of steps S404 to S406 may be performed by a person who visually confirms the value of the current I5.

次に、図９及び図１０に示されるように、駆動回路部４０ａは、検査用電圧ＴＥＳＴ１、第２の駆動電圧Ｉｏｕｔ、第１の駆動電圧ＶＤＤｅ、クロック信号ＣＫ１、ＣＫ２、第２の走査用電圧ＶＳＳが入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）にする（ステップＳ４０７）。駆動回路部４０ａは、検査用電圧ＴＥＳＴ２をＨレベルにし、第１の走査用電圧ＶＤＤｓをＬレベルにする（ステップＳ４０８）。 Next, as shown in FIGS. 9 and 10, the drive circuit unit 40a has an inspection voltage TEST1, a second drive voltage Iout, a first drive voltage VDDe, clock signals CK1, CK2, and a second scan. The terminal to which the voltage VSS is input is put into a high impedance state (that is, an open state) (step S407). The drive circuit unit 40a sets the inspection voltage TEST2 to the H level and sets the first scanning voltage VDDs to the L level (step S408).

次に、検査用プローブを第２の検査用電極パッド４７ｂと走査用電極パッド４３に接触させた状態で、検査装置は、第２の検査用電極パッド４７ｂから走査用電極パッド４３に流れる電流Ｉ６を測定する（ステップＳ４０９）。 Next, with the inspection probe in contact with the second inspection electrode pad 47b and the scanning electrode pad 43, the inspection apparatus receives a current I6 flowing from the second inspection electrode pad 47b to the scanning electrode pad 43. Is measured (step S409).

次に、検査装置は、検出された電流Ｉ６が予め定められた閾値Ｉｔｈ６を超えたか否かを判定する（ステップＳ４１０）。検査装置は、電流Ｉ６が閾値Ｉｔｈ６以下である場合に、走査サイリスタ２０＿２、２０＿４、…は正常であると判定する（ステップＳ４１１）。検査装置は、電流Ｉ６が閾値Ｉｔｈ６を超えた場合に、走査サイリスタ２０＿２、２０＿４、…のいずれかに大きいリークパスが存在する（すなわち、検査対象の発光素子アレイチップは不良である）と判定する（ステップＳ４１２）。ステップＳ４１０からＳ４１２の処理は、電流Ｉ６の値を目視で確認した人間が行ってもよい。 Next, the inspection device determines whether or not the detected current I6 exceeds a predetermined threshold value Is6 (step S410). The inspection device determines that the scanning thyristors 20_2, 20_4, ... Are normal when the current I6 is equal to or less than the threshold value Is6 (step S411). When the current I6 exceeds the threshold value Is6, the inspection device determines that a large leak path exists in any of the scanning thyristors 20_2, 20_4, ... (That is, the light emitting element array chip to be inspected is defective). Step S412). The processing of steps S410 to S412 may be performed by a person who visually confirms the value of the current I6.

《２−４》効果
以上に説明したように、第２の実施形態の発光素子アレイチップ１０２及びその検査方法を用いれば、大きなリークパスが存在する発光素子アレイチップの製品（例えば、光プリントヘッド）への搭載を未然に防ぐことが可能である。よって、発光素子アレイチップ１０２を搭載した製品の信頼性を向上させることができる。 << 2-4 >> Effect As described above, if the light emitting element array chip 102 of the second embodiment and the inspection method thereof are used, a product of the light emitting element array chip having a large leak path (for example, an optical print head). It is possible to prevent it from being mounted on the device. Therefore, the reliability of the product equipped with the light emitting element array chip 102 can be improved.

また、第２の実施形態の発光素子アレイチップ１０２及びその検査方法を用いれば、奇数番目の発光サイリスタ１０＿１、１０＿３、…と偶数番目の発光サイリスタ１０＿２、１０＿４、…とが別々に検査されるので、又は、奇数番目の走査サイリスタ２０＿１、２０＿３、…と偶数番目の走査サイリスタ２０＿２、２０＿４、…とが別々に検査されるので、検査の精度を高めることができる。 Further, if the light emitting element array chip 102 of the second embodiment and the inspection method thereof are used, the odd-numbered light emitting thyristors 10_1, 10_3, ... And the even-numbered light emitting thyristors 10_2, 10_4, ... Are inspected separately. Or, since the odd-numbered scanning thyristors 20_1, 20_3, ... And the even-numbered scanning thyristors 20_2, 20_4, ... Are inspected separately, the accuracy of the inspection can be improved.

上記以外に関して、第２の実施形態は、第１の実施形態と同じである。 Other than the above, the second embodiment is the same as the first embodiment.

《３》第３の実施形態
《３−１》構成
図１１は、第３の実施形態に係る発光素子アレイチップ１０３の回路構成及び走査回路部２０によって行われる自己走査時の状態を示す図である。図１１において、図２に示される構成要素と同一又は対応する構成要素には、図２に示される符号と同じ符号が付される。第３の実施形態に係る発光素子アレイチップ１０３は、以下の点において、第１の実施形態に係る発光素子アレイチップ１０１と相違する。第１の相違点は、発光素子アレイチップ１０３では、第１のグループに属する複数の第１の発光サイリスタ１０＿１ａ、１０＿２ａ、…と第１のグループとは異なる第２のグループに属する複数の第２の発光サイリスタ１０＿１ｂ、１０＿２ｂ、…とを有し、複数のダイオード３０＿１、３０＿２、…の複数のカソード端子３２は、複数の第１の発光サイリスタ１０＿１ａ、１０＿２ａ、…の複数のゲート端子１３にそれぞれ電気的に接続され、複数の第２の発光サイリスタ１０＿１ｂ、１０＿２ｂ、…の複数のゲート端子１３にそれぞれ電気的に接続されている点である。第２の相違点は、複数の第１の発光サイリスタ１０＿１ａ、１０＿２ａ、…の複数のカソード端子１２は第１の駆動用端子である駆動用端子４２ａに接続され、複数の第２の発光サイリスタ１０＿１ｂ、１０＿２ｂ、…の複数のカソード端子１２は駆動用端子４２ａとは異なる第２の駆動用端子である駆動用端子４２ｂに接続されている点である。なお、検査用電極パッドの数は３以上であってもよい。 << 3 >> Third Embodiment << 3-1 >> Configuration FIG. 11 is a diagram showing a circuit configuration of the light emitting element array chip 103 according to the third embodiment and a state at the time of self-scanning performed by the scanning circuit unit 20. is there. In FIG. 11, components that are the same as or correspond to the components shown in FIG. 2 are designated by the same reference numerals as those shown in FIG. The light emitting element array chip 103 according to the third embodiment is different from the light emitting element array chip 101 according to the first embodiment in the following points. The first difference is that in the light emitting element array chip 103, a plurality of first light emitting thyristors 10_1a, 10_2a, ... Belonging to the first group and a plurality of second members belonging to a second group different from the first group. The plurality of cathode terminals 32 of the plurality of diodes 30_1, 30_2, ... Have electricity to the plurality of gate terminals 13 of the plurality of first light emitting thyristors 10_1a, 10_2a, ... The point is that they are electrically connected to each of the plurality of gate terminals 13 of the plurality of second light emitting thyristors 10_1b, 10_2b, .... The second difference is that the plurality of cathode terminals 12 of the plurality of first light emitting thyristors 10_1a, 10_2a, ... Are connected to the driving terminals 42a which are the first driving terminals, and the plurality of second light emitting thyristors 10_1b. The plurality of cathode terminals 12 of 10_2b, ... Are connected to a drive terminal 42b, which is a second drive terminal different from the drive terminal 42a. The number of inspection electrode pads may be 3 or more.

発光素子アレイチップ１０３は、第１のグループに属する複数の第１の発光サイリスタである奇数番目の発光サイリスタ１０＿１ａ、１０＿２ａ、…と第１のグループとは異なる第２のグループに属する複数の第２の発光サイリスタである偶数番目の発光サイリスタ１０＿１ｂ、１０＿２ｂ、…とを有している。また、発光素子アレイチップ１０３は、複数のスイッチ素子である複数の走査サイリスタである走査サイリスタ２０＿１、２０＿２、…を有している。 The light emitting element array chip 103 includes a plurality of first light emitting thyristors belonging to the first group, odd-numbered light emitting thyristors 10_1a, 10_2a, ..., And a plurality of second light emitting thyristors belonging to a second group different from the first group. It has an even-numbered light emitting thyristor 10_1b, 10_2b, ..., Which is a light emitting thyristor of the above. Further, the light emitting element array chip 103 has scanning thyristors 20_1, 20_2, ... Which are a plurality of scanning thyristors which are a plurality of switch elements.

ダイオード３０＿１のカソード端子３２は、発光サイリスタ１０＿１ａ、１０＿２ａ、…のゲート端子１３に電気的に接続され、ダイオード３０＿２のカソード端子３２は、発光サイリスタ１０＿１ｂ、１０＿２ｂ、…のゲート端子１３に電気的に接続されている。また、発光サイリスタ１０＿１ａ、１０＿２ａ、…のカソード端子１２は駆動用端子４２ａに接続され、発光サイリスタ１０＿１ｂ、１０＿２ｂ、…のカソード端子１２は駆動用端子４２ｂに電気的に接続されている。 The cathode terminal 32 of the diode 30_1 is electrically connected to the gate terminal 13 of the light emitting thyristor 10_1a, 10_2a, ..., And the cathode terminal 32 of the diode 30_2 is electrically connected to the gate terminal 13 of the light emitting thyristor 10_1b, 10_2b, ... Has been done. Further, the cathode terminals 12 of the light emitting thyristors 10_1a, 10_2a, ... Are connected to the drive terminals 42a, and the cathode terminals 12 of the light emitting thyristors 10_1b, 10_2b, ... Are electrically connected to the drive terminals 42b.

《３−２》発光動作
発光サイリスタ１０＿１ａ、１０＿１ｂ、１０＿２ａ、１０＿２ｂ、…を順次点灯可能状態にするときには、まず、駆動回路部４０ｂは、検査用電極パッド４７をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）に設定する。また、奇数番目の発光サイリスタ１０＿１ａ、１０＿２ａ、…の発光時には、第２の駆動電圧Ｉｏｕｔ２が入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）に設定する。偶数番目の発光サイリスタ１０＿１ｂ、１０＿２ｂ、…の発光時には、第２の駆動電圧Ｉｏｕｔ１が入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）に設定する。この点以外に関して、第３の実施形態に係る発光素子アレイチップ１０３の発光動作は、第１の実施形態に係る発光素子アレイチップ１０１のものと同じである。 << 3-2 >> Light emitting operation When the light emitting thyristors 10_1a, 10_1b, 10_2a, 10_2b, ... Are made capable of being lit in sequence, first, the drive circuit unit 40b puts the inspection electrode pad 47 in a high impedance state (that is, an open state). Set to. Further, when the odd-numbered light emitting thyristors 10_1a, 10_2a, ... Are emitted, the terminal to which the second drive voltage Iout2 is input is set to the high impedance state (that is, the Open state). When the even-numbered light emitting thyristors 10_1b, 10_2b, ... Other than this point, the light emitting operation of the light emitting element array chip 103 according to the third embodiment is the same as that of the light emitting element array chip 101 according to the first embodiment.

《３−３》検査方法
図１２は、発光素子アレイチップ１０３の発光サイリスタ１０＿１ａ、１０＿１ｂ、１０＿２ａ、１０＿２ｂ、…の検査時の状態及び発生し得るリーク電流Ｉ７を示す図である。図１３は、発光素子アレイチップ１０３の走査サイリスタ２０＿１、２０＿２、…の検査時の状態及び発生し得るリーク電流Ｉ８を示す図である。図１４（Ａ）は、発光素子アレイチップ１０３の発光サイリスタ１０＿１ａ、１０＿１ｂ、１０＿２ａ、１０＿２ｂ、…の検査時の動作を示すフローチャートであり、図１４（Ｂ）は、発光素子アレイチップ１０３の走査サイリスタ２０＿１、２０＿２、…の検査時の動作を示すフローチャートである。 << 3-3 >> Inspection method FIG. 12 is a diagram showing a state at the time of inspection of the light emitting thyristors 10_1a, 10_1b, 10_2a, 10_2b, ... Of the light emitting element array chip 103, and a leak current I7 that may occur. FIG. 13 is a diagram showing a state at the time of inspection of scanning thyristors 20_1, 20_2, ... Of the light emitting element array chip 103 and a leak current I8 that may occur. FIG. 14 (A) is a flowchart showing the operation of the light emitting thyristor 10_1a, 10_1b, 10_2a, 10_2b, ... Of the light emitting element array chip 103 at the time of inspection, and FIG. 14 (B) is a scanning thyristor of the light emitting element array chip 103. It is a flowchart which shows the operation at the time of inspection of 20_1, 20_2, ....

図１２及び図１４（Ａ）に示されるように、発光サイリスタ１０＿１ａ、１０＿１ｂ、１０＿２ａ、１０＿２ｂ、…の検査においては、駆動回路部４０ｂは、第２の駆動電圧Ｉｏｕｔ１、Ｉｏｕｔ２、第１の走査用電圧ＶＤＤｓ、クロック信号ＣＫ１、ＣＫ２、第２の走査用電圧ＶＳＳが入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）にする（ステップＳ５０１）。 As shown in FIGS. 12 and 14 (A), in the inspection of the light emitting thyristors 10_1a, 10_1b, 10_2a, 10_2b, ..., The drive circuit unit 40b is used for the second drive voltages Iout1, Iout2, and the first scanning. The terminal to which the voltage VDDs, the clock signals CK1, CK2, and the second scanning voltage VSS are input is set to the high impedance state (that is, the Open state) (step S501).

次に、駆動回路部４０ｂは、検査用電圧ＴＥＳＴをＨレベルにし、第１の駆動電圧ＶＤＤｅをＬレベルにする（ステップＳ５０２）。 Next, the drive circuit unit 40b sets the inspection voltage TEST to the H level and sets the first drive voltage VDDe to the L level (step S502).

次に、駆動回路部４０ｂは、検査装置の検査用プローブを検査用電極パッド４７と発光用電極パッド４１に接触させて、検査用電極パッド４７から発光用電極パッド４１に流れる電流Ｉ７を測定する（ステップＳ５０３）。 Next, the drive circuit unit 40b brings the inspection probe of the inspection device into contact with the inspection electrode pad 47 and the light emitting electrode pad 41, and measures the current I7 flowing from the inspection electrode pad 47 to the light emitting electrode pad 41. (Step S503).

次に、検査装置は、検出された電流Ｉ７が予め定められた閾値Ｉｔｈ７を超えたか否かを判定する（ステップＳ５０４）。検査装置は、電流Ｉ７が閾値Ｉｔｈ７以下である場合に、発光サイリスタ１０＿１ａ、１０＿１ｂ、１０＿２ａ、１０＿２ｂ、…は正常であると判定する（ステップＳ５０５）。検査装置は、電流Ｉ７が閾値Ｉｔｈ７を超えた場合に、発光サイリスタ１０＿１ａ、１０＿１ｂ、１０＿２ａ、１０＿２ｂ、…のいずれかに大きいリークパスが存在する（すなわち、不良である）と判定する（ステップＳ５０６）。 Next, the inspection device determines whether or not the detected current I7 exceeds a predetermined threshold value Is7 (step S504). When the current I7 is equal to or less than the threshold value Is7, the inspection apparatus determines that the light emitting thyristors 10_1a, 10_1b, 10_2a, 10_2b, ... Are normal (step S505). When the current I7 exceeds the threshold value Is7, the inspection device determines that a large leak path exists (that is, is defective) in any one of the light emitting thyristors 10_1a, 10_1b, 10_2a, 10_2b, ... (Step S506).

図１３及び図１４（Ｂ）に示されるように、走査サイリスタ２０＿１、２０＿２、…の検査においては、駆動回路部４０ｂは、第２の駆動電圧Ｉｏｕｔ１、Ｉｏｕｔ２、第１の駆動電圧ＶＤＤｅ、クロック信号ＣＫ１、ＣＫ２、第２の走査用電圧ＶＳＳが入力される端子をハイインピーダンス状態（すなわち、Ｏｐｅｎ状態）にする（ステップＳ６０１）。 As shown in FIGS. 13 and 14 (B), in the inspection of the scanning thyristors 20_1, 20_2, ..., The drive circuit unit 40b has a second drive voltage Iout1, Iout2, a first drive voltage VDDe, and a clock signal. The terminals to which the CK1, CK2, and the second scanning voltage VSS are input are set to the high impedance state (that is, the Open state) (step S601).

次に、駆動回路部４０ｂは、検査用電圧ＴＥＳＴをＨレベルにし、第１の走査用電圧ＶＤＤｓをＬレベルにする（ステップＳ６０２）。 Next, the drive circuit unit 40b sets the inspection voltage TEST to the H level and sets the first scanning voltage VDDs to the L level (step S602).

次に、駆動回路部４０ｂは、検査装置の検査用プローブを検査用電極パッド４７と走査用電極パッド４３に接触させて、検査用電極パッド４７から走査用電極パッド４３に流れる電流Ｉ８を測定する（ステップＳ６０３）。 Next, the drive circuit unit 40b brings the inspection probe of the inspection device into contact with the inspection electrode pad 47 and the scanning electrode pad 43, and measures the current I8 flowing from the inspection electrode pad 47 to the scanning electrode pad 43. (Step S603).

次に、検査装置は、検出された電流Ｉ８が予め定められた閾値Ｉｔｈ８を超えたか否かを判定する（ステップＳ６０４）。検査装置は、電流Ｉ８が閾値Ｉｔｈ８以下である場合に、走査サイリスタ２０＿１、２０＿２、…は正常であると判定する（ステップＳ６０５）。検査装置は、電流Ｉ８が閾値Ｉｔｈ８を超えた場合に、走査サイリスタ２０＿１、２０＿２、…のいずれかに大きいリークパスが存在する（すなわち、検査対象の発光素子アレイチップは不良である）と判定する（ステップＳ６０６）。 Next, the inspection device determines whether or not the detected current I8 exceeds a predetermined threshold value Is8 (step S604). The inspection apparatus determines that the scanning thyristors 20_1, 20_2, ... Are normal when the current I8 is equal to or less than the threshold value Is8 (step S605). When the current I8 exceeds the threshold value Is8, the inspection device determines that a large leak path exists in any of the scanning thyristors 20_1, 20_2, ... (That is, the light emitting element array chip to be inspected is defective) (that is, the light emitting element array chip to be inspected is defective). Step S606).

《３−４》効果
以上に説明したように、第３の実施形態の発光素子アレイチップ１０３及びその検査方法を用いれば、大きなリークパスが存在する発光素子アレイチップの製品（例えば、光プリントヘッド）への搭載を未然に防ぐことが可能である。よって、発光素子アレイチップ１０３を搭載した製品の信頼性を向上させることができる。 << 3-4 >> Effect As described above, if the light emitting element array chip 103 of the third embodiment and the inspection method thereof are used, a product of the light emitting element array chip having a large leak path (for example, an optical print head). It is possible to prevent it from being mounted on the device. Therefore, the reliability of the product equipped with the light emitting element array chip 103 can be improved.

また、第３の実施形態の発光素子アレイチップ１０３及びその検査方法を用いれば、複数のダイオード３０＿１、３０＿２、…の複数のカソード端子３２のうちの１個のカソード端子が、複数の発光サイリスタ１０＿１ａ、１０＿１ｂ、…の複数のカソード端子１２のうちのＭ（Ｍは１以上の整数）個のカソード端子に電気的に接続されている。ここでは、Ｍ＝２である。このため、検査回路部３０の構成を簡素化できる。 Further, according to the light emitting element array chip 103 of the third embodiment and the inspection method thereof, one cathode terminal of the plurality of cathode terminals 32 of the plurality of diodes 30_1, 30_2, ... Is a plurality of light emitting thyristors 10_1a. Of the plurality of cathode terminals 12 of 10_1b, ..., M (M is an integer of 1 or more) is electrically connected to the cathode terminals. Here, M = 2. Therefore, the configuration of the inspection circuit unit 30 can be simplified.

また、第３の実施形態の発光素子アレイチップ１０３及びその検査方法を用いれば、複数の走査サイリスタ２０＿１、２０＿２、…の複数のゲート端子２３のうちの１個のゲート端子が、複数の発光サイリスタ１０＿１ａ、１０＿１ｂ、…の複数のゲート端子１３のうちのＭ個のゲートカソード端子に電気的に接続されている。ここでは、Ｍ＝２である。このため、走査回路部２０の構成を簡素化できる。 Further, by using the light emitting element array chip 103 of the third embodiment and the inspection method thereof, one gate terminal of the plurality of scanning thyristors 20_1, 20_2, ... Of the plurality of gate terminals 23 can be used as a plurality of light emitting thyristors. It is electrically connected to M gate cathode terminals among the plurality of gate terminals 13 of 10_1a, 10_1b, .... Here, M = 2. Therefore, the configuration of the scanning circuit unit 20 can be simplified.

《４》第４の実施形態
図１５は、第４の実施形態に係る光プリントヘッド３００を示す概略断面図である。光プリントヘッド３００は、例えば、画像形成装置としての電子写真プリンタの露光装置として用いられる。図１５に示されるように、光プリントヘッド３００は、ベース部材３０１と、発光素子アレイチップ１０１が載置されたＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）基板としてのプリント配線板２００と、複数の正立等倍結像レンズを含むレンズアレイ３０４と、レンズホルダ３０５と、バネ部材であるクランパ３０６とを備えている。発光素子アレイチップ１０１は、第２又は第３の実施形態に係る発光素子アレイチップ１０２又は１０３であってもよい。 << 4 >> Fourth Embodiment FIG. 15 is a schematic cross-sectional view showing an optical print head 300 according to the fourth embodiment. The optical print head 300 is used, for example, as an exposure apparatus for an electrophotographic printer as an image forming apparatus. As shown in FIG. 15, the optical print head 300 includes a base member 301, a printed wiring board 200 as a COB (Chip On Board) substrate on which a light emitting element array chip 101 is mounted, and a plurality of upright equal magnifications. It includes a lens array 304 including an imaging lens, a lens holder 305, and a clamper 306 which is a spring member. The light emitting element array chip 101 may be the light emitting element array chip 102 or 103 according to the second or third embodiment.

図１６は、光プリントヘッド３００の要部の構成を概略的に示す平面図である。図１６に示されるように、プリント配線板２００上に複数の発光素子アレイチップが直線状に配列されている。ただし、複数の発光素子アレイチップは千鳥状に配列されてもよい。 FIG. 16 is a plan view schematically showing the configuration of a main part of the optical print head 300. As shown in FIG. 16, a plurality of light emitting element array chips are linearly arranged on the printed wiring board 200. However, the plurality of light emitting element array chips may be arranged in a staggered pattern.

図１５に示されるように、ベース部材３０１は、プリント配線板２００を固定するための部材であり、その側面には、クランパ３０６を用いて、プリント配線板２００及びレンズホルダ３０５をベース部材３０１に固定するための開口部３０３が設けられている。レンズホルダ３０５は、例えば、有機高分子材料などを射出成形することによって形成される。レンズアレイ３０４は、発光素子アレイチップ１０１から出射された光を像担持体としての感光体ドラム上に結像させる光学レンズ群である。レンズホルダ３０５は、レンズアレイ３０４をベース部材３０１の所定の位置に保持する。クランパ３０６は、ベース部材３０１の開口部３０３及びレンズホルダ３０５の開口部を介して、各構成部分を挟み付けて保持する。 As shown in FIG. 15, the base member 301 is a member for fixing the printed wiring board 200, and on the side surface thereof, the printed wiring board 200 and the lens holder 305 are attached to the base member 301 by using a clamper 306. An opening 303 for fixing is provided. The lens holder 305 is formed by, for example, injection molding an organic polymer material or the like. The lens array 304 is an optical lens group that forms an image of light emitted from the light emitting element array chip 101 on a photoconductor drum as an image carrier. The lens holder 305 holds the lens array 304 in a predetermined position on the base member 301. The clamper 306 sandwiches and holds each component portion through the opening 303 of the base member 301 and the opening of the lens holder 305.

光プリントヘッド３００では、印刷データに応じて、発光素子アレイチップ１０１の発光サイリスタのいずれかが発光し、光がレンズアレイ３０４により一様帯電している感光体ドラム上で結像される。これにより、感光体ドラム上に静電潜像が形成され、その後、現像工程、転写工程、定着工程を経て、印刷媒体（用紙）上に現像剤からなる画像が形成される。 In the optical print head 300, one of the light emitting thyristors of the light emitting element array chip 101 emits light according to the print data, and the light is imaged on the photoconductor drum uniformly charged by the lens array 304. As a result, an electrostatic latent image is formed on the photoconductor drum, and then an image made of a developer is formed on a printing medium (paper) through a developing step, a transfer step, and a fixing step.

以上に説明したように、第４の実施形態に係る光プリントヘッド３００は第１から第３の実施形態のいずれかの発光素子アレイチップを搭載しているので、光プリントヘッド３００の信頼性を向上させることができる。 As described above, since the optical printhead 300 according to the fourth embodiment is equipped with the light emitting element array chip according to any one of the first to third embodiments, the reliability of the optical printhead 300 can be improved. Can be improved.

《５》第５の実施形態
《５−１》構成
図１７は、本発明の第５の実施形態に係る画像形成装置４００の構造を示す概略断面図である。画像形成装置４００は、例えば、電子写真カラープリンタである。画像形成装置４００は、第４の実施形態で説明した光プリントヘッド３００を、露光装置である光プリントヘッド４１１Ｙ、４１１Ｍ、４１１Ｃ、４１１Ｋとして備えている。 << 5 >> Configuration of the Fifth Embodiment << 5-1 >> FIG. 17 is a schematic cross-sectional view showing the structure of the image forming apparatus 400 according to the fifth embodiment of the present invention. The image forming apparatus 400 is, for example, an electrophotographic color printer. The image forming apparatus 400 includes the optical print head 300 described in the fourth embodiment as the optical print heads 411Y, 411M, 411C, and 411K, which are exposure apparatus.

図１７に示されるように、画像形成装置４００は、電子写真方式により用紙などの印刷媒体Ｐ上に現像剤像（トナー像）を形成する画像形成部４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｋと、画像形成部４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｋに印刷媒体４２６を供給する媒体供給部４２０とを有する。また、画像形成装置４００は、印刷媒体４２６を搬送する搬送部４３０と、画像形成部４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｋの各々に対応するように配置された転写部としての転写ローラ４４０と、印刷媒体４２６上に転写されたトナー像を定着させる定着器４５０と、定着器４５０を通過した印刷媒体４２６を外部に排出する媒体排出部としての排紙ローラ対４２５とを有する。なお、画像形成装置４００が有する画像形成部の数は、３以下又は５以上であってもよい。また、画像形成装置４００は、電子写真プロセスによって印刷媒体４２６上に画像を形成する装置であれば、画像形成部の数が１つであるモノクロプリンタであってもよい。 As shown in FIG. 17, the image forming apparatus 400 includes image forming units 410Y, 410M, 410C, 410K for forming a developer image (toner image) on a print medium P such as paper by an electrophotographic method. It has a medium supply unit 420 that supplies a print medium 426 to the units 410Y, 410M, 410C, and 410K. Further, the image forming apparatus 400 includes a conveying unit 430 for conveying the print medium 426, a transfer roller 440 as a transfer unit arranged so as to correspond to each of the image forming units 410Y, 410M, 410C, and 410K, and a printing medium. It has a fixing device 450 for fixing the toner image transferred on the 426, and a paper ejection roller pair 425 as a medium discharging unit for discharging the print medium 426 passing through the fixing device 450 to the outside. The number of image forming portions included in the image forming apparatus 400 may be 3 or less or 5 or more. Further, the image forming apparatus 400 may be a monochrome printer having one image forming unit as long as it is an apparatus for forming an image on the print medium 426 by an electrophotographic process.

図１７に示されるように、媒体供給部４２０は、用紙カセット４２１と、用紙カセット４２１内に積載された印刷媒体４２６を１枚ずつ繰り出すホッピングローラ４２２と、用紙カセット４２１から繰り出された印刷媒体４２６を搬送するレジストローラ４２３と、印刷媒体４２６を搬送するローラ対４２４とを有する。 As shown in FIG. 17, the medium supply unit 420 includes a paper cassette 421, a hopping roller 422 that feeds out the print media 426 loaded in the paper cassette 421 one by one, and a print medium 426 that is fed out from the paper cassette 421. It has a resist roller 423 for carrying the paper and a roller pair 424 for carrying the print medium 426.

画像形成部４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｋは、印刷媒体４２６上にイエロー（Ｙ）のトナー像、マゼンタ（Ｍ）のトナー像、シアン（Ｃ）のトナー像、及びブラック（Ｋ）のトナー像をそれぞれ形成する。画像形成部４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｋは、媒体搬送路に沿って媒体搬送方向（図１７における左右方向）の上流側から下流側に（すなわち、右から左に）並んで配置される。画像形成部４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｋは、着脱自在に形成された各色用の画像形成ユニット４１２Ｙ、４１２Ｍ、４１２Ｃ、４１２Ｋをそれぞれ有する。直列に配列された画像形成ユニット４１２Ｙ、４１２Ｍ、４１２Ｃ、４１２Ｋは、画像形成部４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｋの各色に対応して備えられる。画像形成ユニット４１２Ｙはイエローのトナーにより画像を形成し、画像形成ユニット４１２Ｍはマゼンタのトナーにより画像を形成し、画像形成ユニット４１２Ｃはシアンのトナーにより画像を形成し、画像形成ユニット４１２Ｋはブラックのトナーにより画像を形成する。画像形成ユニット４１２Ｙ、４１２Ｍ、４１２Ｃ、４１２Ｋは、トナーの色が異なる点以外は、互いに同じ構造を有する。 The image forming units 410Y, 410M, 410C, and 410K display a yellow (Y) toner image, a magenta (M) toner image, a cyan (C) toner image, and a black (K) toner image on the print medium 426. Form each. The image forming portions 410Y, 410M, 410C, and 410K are arranged side by side (that is, from right to left) from the upstream side to the downstream side (that is, from right to left) in the medium transport direction (left-right direction in FIG. 17) along the medium transport path. The image forming portions 410Y, 410M, 410C, and 410K each have detachably formed image forming units 412Y, 412M, 412C, and 412K for each color. The image forming units 412Y, 412M, 412C, and 412K arranged in series are provided corresponding to the colors of the image forming units 410Y, 410M, 410C, and 410K. The image forming unit 412Y forms an image with yellow toner, the image forming unit 412M forms an image with magenta toner, the image forming unit 412C forms an image with cyan toner, and the image forming unit 412K forms an image with black toner. To form an image. The image forming units 412Y, 412M, 412C, and 412K have the same structure as each other except that the toner colors are different.

画像形成部４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｋは、各色用の露光装置としての光プリントヘッド４１１Ｙ、４１１Ｍ、４１１Ｃ、４１１Ｋをそれぞれ有する。 The image forming units 410Y, 410M, 410C, and 410K each have an optical print head 411Y, 411M, 411C, and 411K as an exposure apparatus for each color.

画像形成ユニット４１２Ｙ、４１２Ｍ、４１２Ｃ、４１２Ｋの各々は、回転可能に支持された像担持体としての感光体ドラム４１３と、感光体ドラム４１３の表面を一様に帯電させる帯電部材としての帯電ローラ４１４と、光プリントヘッド４１１Ｙ、４１１Ｍ、４１１Ｃ、４１１Ｋによる露光によって感光体ドラム４１３の表面に静電潜像を形成した後に、感光体ドラム４１３の表面にトナーを供給して静電潜像に対応するトナー像を形成する現像装置４１５とを有する。 Each of the image forming units 412Y, 412M, 412C, and 412K has a photoconductor drum 413 as an image carrier rotatably supported and a charging roller 414 as a charging member that uniformly charges the surface of the photoconductor drum 413. After forming an electrostatic latent image on the surface of the photoconductor drum 413 by exposure with the optical print heads 411Y, 411M, 411C, and 411K, toner is supplied to the surface of the photoconductor drum 413 to correspond to the electrostatic latent image. It has a developing device 415 that forms a toner image.

現像装置４１５は、トナーを収容する現像剤収容部としてのトナー収容部と、感光体ドラム４１３の表面にトナーを供給する現像剤担持体としての現像ローラ４１６と、トナー収容部内に収容されたトナーを現像ローラ４１６に供給する供給ローラ４１７と、現像ローラ４１６の表面のトナー層の厚さを規制するトナー規制部材としての現像ブレード４１８とを有する。 The developing device 415 includes a toner accommodating portion as a developing agent accommodating portion for accommodating toner, a developing roller 416 as a developing agent carrier for supplying toner to the surface of the photoconductor drum 413, and the toner contained in the toner accommodating portion. It has a supply roller 417 for supplying the developing roller 416 and a developing blade 418 as a toner regulating member for regulating the thickness of the toner layer on the surface of the developing roller 416.

光プリントヘッド４１１Ｙ、４１１Ｍ、４１１Ｃ、４１１Ｋの各々による露光は、一様帯電した感光体ドラム４１３の表面に印刷用の画像データに基づいて実行される。光プリントヘッド４１１Ｙ、４１１Ｍ、４１１Ｃ、４１１Ｋの各々は、感光体ドラム４１３の軸線方向に複数の発光素子として発光サイリスタが配列された発光素子アレイを含む。 The exposure by each of the optical print heads 411Y, 411M, 411C, and 411K is performed on the surface of the uniformly charged photoconductor drum 413 based on the image data for printing. Each of the optical print heads 411Y, 411M, 411C, and 411K includes a light emitting element array in which light emitting thyristors are arranged as a plurality of light emitting elements in the axial direction of the photoconductor drum 413.

図１７に示されるように、搬送部４３０は、印刷媒体４２６を静電吸着して搬送する搬送ベルト（転写ベルト）４３３と、駆動部により回転されて搬送ベルト４３３を駆動する駆動ローラ４３１と、駆動ローラ４３１と対を成して搬送ベルト４３３を張架するテンションローラ（従動ローラ）４３２とを有する。 As shown in FIG. 17, the transport unit 430 includes a transport belt (transfer belt) 433 that electrostatically attracts and conveys the print medium 426, and a drive roller 431 that is rotated by the drive unit to drive the transport belt 433. It has a tension roller (driven roller) 432 that is paired with the drive roller 431 and stretches the transport belt 433.

図１２に示されるように、転写ローラ４４０は、搬送ベルト４３３を挟んで画像形成ユニット４１２Ｙ、４１２Ｍ、４１２Ｃ、４１２Ｋの各々の感光体ドラム４１３に対向して配置されている。転写ローラ４４０によって、画像形成ユニット４１２Ｙ、４１２Ｍ、４１２Ｃ、４１２Ｋの各々の感光体ドラム４１３の表面に形成された現像剤像（トナー像）は、媒体搬送路に沿って矢印方向に搬送される印刷媒体４２６の上面に順に転写されて、複数のトナー像が重ねられたカラー画像が形成される。感光体ドラム４１３上に現像された画像（トナー像）を印刷媒体４２６に転写した後に感光体ドラム４１３に残留したトナーを除去するクリーニング装置４１９を有する。 As shown in FIG. 12, the transfer roller 440 is arranged so as to face each of the photoconductor drums 413 of the image forming units 412Y, 412M, 412C, and 412K with the transport belt 433 in between. The developer image (toner image) formed on the surface of each photoconductor drum 413 of the image forming units 412Y, 412M, 412C, and 412K by the transfer roller 440 is printed in the direction of the arrow along the medium transport path. It is sequentially transferred to the upper surface of the medium 426 to form a color image in which a plurality of toner images are superimposed. It has a cleaning device 419 for removing the toner remaining on the photoconductor drum 413 after transferring the developed image (toner image) on the photoconductor drum 413 to the print medium 426.

定着器４５０は、互いに圧接し合う１対のローラ４５１、４５２を有する。ローラ４５１は、加熱ヒータを内蔵するヒートローラであり、ローラ４５２はローラ４５１に向けて押し付けられる加圧ローラである。未定着のトナー像を有する印刷媒体４２６は、定着器４５０の一対のローラ４５１、４５２間を通過する。このとき、未定着のトナー像は、加熱及び加圧されて印刷媒体４２６上に定着される。 The fuser 450 has a pair of rollers 451 and 452 that are in pressure contact with each other. The roller 451 is a heat roller having a built-in heater, and the roller 452 is a pressure roller pressed toward the roller 451. The print medium 426 having the unfixed toner image passes between the pair of rollers 451 and 452 of the fixer 450. At this time, the unfixed toner image is heated and pressurized to be fixed on the print medium 426.

《５−２》動作
先ず、用紙カセット４２１内の印刷媒体４２６は、ホッピングローラ４２２によって繰り出され、レジストローラ４２３へ送られる。続いて、印刷媒体４２６はレジストローラ４２３からローラ対４２４を介して搬送ベルト４３３に送られ、この搬送ベルト４３３の走行に伴って、画像形成ユニット４１２Ｙ、４１２Ｍ、４１２Ｃ、４１２Ｋへと搬送される。画像形成ユニット４１２Ｙ、４１２Ｍ、４１２Ｃ、４１２Ｋにおいて、感光体ドラム４１３の表面は、帯電ローラ４１４によって帯電され、光プリントヘッド４１１Ｙ、４１１Ｍ、４１１Ｃ、４１１Ｋによって露光され、静電潜像が形成される。静電潜像には、現像ローラ４１６上で薄層化されたトナーが静電的に付着されて各色のトナー像が形成される。各色のトナー像は、転写ローラ４４０によって印刷媒体４２６に転写され、印刷媒体４２６上にカラーのトナー像が形成される。転写後に、感光体ドラム４１３上に残留したトナーは、クリーニング装置４１９によって除去される。カラーのトナー像が形成された印刷媒体４２６は、定着器４５０に送られる。この定着器４５０において、カラーのトナー像が印刷媒体４２６に定着され、カラー画像が形成される。カラー画像が形成された印刷媒体４２６は、排紙ローラ対４２５によって用紙スタッカへ排出される。 << 5-2 >> Operation First, the print medium 426 in the paper cassette 421 is unwound by the hopping roller 422 and sent to the resist roller 423. Subsequently, the print medium 426 is sent from the resist roller 423 to the transfer belt 433 via the roller pair 424, and is conveyed to the image forming unit 412Y, 412M, 412C, 412K as the transfer belt 433 travels. In the image forming unit 412Y, 412M, 412C, 412K, the surface of the photoconductor drum 413 is charged by the charging roller 414 and exposed by the optical print head 411Y, 411M, 411C, 411K to form an electrostatic latent image. Toner thinned on the developing roller 416 is electrostatically adhered to the electrostatic latent image to form a toner image of each color. The toner image of each color is transferred to the print medium 426 by the transfer roller 440, and the color toner image is formed on the print medium 426. After the transfer, the toner remaining on the photoconductor drum 413 is removed by the cleaning device 419. The print medium 426 on which the color toner image is formed is sent to the fuser 450. In this fuser 450, a color toner image is fixed on the print medium 426 to form a color image. The print medium 426 on which the color image is formed is ejected to the paper stacker by the output roller pair 425.

《５−３》効果
以上に説明したように、第５の実施形態に係る画像形成装置４００においては、第４の実施形態に係る光プリントヘッド３００を、露光装置である光プリントヘッド４１１Ｙ、４１１Ｍ、４１１Ｃ、４１１Ｋとして備えている。このため、画像形成装置４００の信頼性を向上させることができる。 << 5-3 >> Effect As described above, in the image forming apparatus 400 according to the fifth embodiment, the optical print head 300 according to the fourth embodiment is replaced with the optical print head 411Y, 411M which is an exposure apparatus. It is provided as 411C and 411K. Therefore, the reliability of the image forming apparatus 400 can be improved.

《６》変形例
第１から第３の実施形態における発光サイリスタは、Ｐゲートサイリスタに限らず、Ｎゲートサイリスタであってもよい。また、走査サイリスタは、Ｐゲートサイリスタに限らず、Ｎゲートサイリスタであってもよい。 << 6 >> Modification Example The light emitting thyristor in the first to third embodiments is not limited to the P gate thyristor, and may be an N gate thyristor. Further, the scanning thyristor is not limited to the P-gate thyristor, and may be an N-gate thyristor.

また、第１から第３の実施形態では、複数の発光サイリスタ及び複数の走査サイリスタを、第１のグループに属する発光サイリスタ１０＿１、…、１０＿（ｎ／２）及び走査サイリスタ２０＿１、…、２０＿（ｎ／２）と、第２のグループに属する発光サイリスタ１０＿（ｎ／２＋１）、…、１０＿ｎ及び走査サイリスタ２０＿（ｎ／２＋１）、…、２０＿ｎとに分割し、グループごとに検査が行われてもよい。また、この場合のグループの数は、３つ以上であってもよい。 Further, in the first to third embodiments, the plurality of light emitting thyristors and the plurality of scanning thyristors are combined with the light emitting thyristors 10_1, ..., 10_ (n / 2) and the scanning thyristors 20_1, ..., 20_ (, which belong to the first group. It is divided into n / 2) and light emitting thyristors 10_ (n / 2 + 1), ..., 10_n and scanning thyristors 20_ (n / 2 + 1), ..., 20_n belonging to the second group, and inspection is performed for each group. May be good. Further, the number of groups in this case may be three or more.

また、第１から第３の実施形態における検査は、装置に搭載された後の発光素子アレイについても実施可能である。 Further, the inspections in the first to third embodiments can also be performed on the light emitting element array after being mounted on the apparatus.

１０ 発光素子アレイ部、 １０＿１、１０＿２、… 発光サイリスタ、 １０＿１ａ、１０＿２ａ、… 発光サイリスタ（第１の発光サイリスタ）、 １０＿１ｂ、１０＿２ｂ、… 発光サイリスタ（第２の発光サイリスタ）、 １１ アノード端子（第１の端子）、 １２ カソード端子（第２の端子）、 １３ ゲート端子（第３の端子）、 ２０ 走査回路部、 ２０＿１、２０＿２、… 走査サイリスタ（スイッチ素子）、 ２１ アノード端子（第６の端子）、 ２２ カソード端子（第７の端子）、 ２３ ゲート端子（第８の端子）、 ２４＿１、２４＿２、… ダイオード、 ２５＿１、２５＿２、… ゲート負荷抵抗、 ３０ 検査回路部、 ３０＿１、３０＿２、… ダイオード、 ３１、３１ａ、３１ｂ アノード端子（第４の端子）、 ３２ カソード端子（第５の端子）、 ４０、４０ａ、４０ｂ 駆動回路部、 ４１ 発光用電極パッド、 ４２ 駆動用端子、 ４２ａ 駆動用端子（第１の駆動用端子）、 ４２ｂ 駆動用端子（第２の駆動用端子）、 ４３ 走査用電極パッド、 ４４ 走査用端子、 ４５、４６ クロック用端子、 ４７ 検査用電極パッド、 ４７ａ 検査用電極パッド（第１の検査用電極パッド）、 ４７ｂ 検査用電極パッド（第２の検査用電極パッド）、 ５０ 基材、 ５１ 電極パッド、 １０１、１０２、１０３ 発光素子アレイチップ、 ３００ 光プリントヘッド、 ４００ 画像形成装置、 ＶＤＤｅ 第１の駆動電圧、 Ｉｏｕｔ、Ｉｏｕｔ１、Ｉｏｕｔ２ 第２の駆動電圧、 ＶＤＤｓ 第１の走査用電圧、 ＶＳＳ 第２の走査用電圧、 ＴＥＳＴ、ＴＥＳＴ１、ＴＥＳＴ２ 検査用電圧、 ＣＬＫ１、ＣＬＫ２ クロック信号。 10 Light emitting element array unit, 10_1, 10_2, ... Light emitting thyristor, 10_1a, 10_2a, ... Light emitting thyristor (first light emitting thyristor), 10_1b, 10_2b, ... Light emitting thyristor (second light emitting thyristor), 11 Anode terminal (first Terminal), 12 Cathode terminal (2nd terminal), 13 Gate terminal (3rd terminal), 20 Scan circuit section, 20_1, 20_2, ... Scanning thyristor (switch element), 21 Anode terminal (6th terminal) , 22 Cathode terminal (7th terminal), 23 Gate terminal (8th terminal), 24_1, 24_2, ... Diode, 25_1, 25_2, ... Gate load resistance, 30 Inspection circuit section, 30_1, 30_2, ... Diode, 31 , 31a, 31b Anode terminal (4th terminal), 32 Cathode terminal (5th terminal), 40, 40a, 40b Drive circuit unit, 41 Light emitting diode pad, 42 Drive terminal, 42a Drive terminal (1st) (Drive terminal), 42b Drive terminal (second drive terminal), 43 Scanning electrode pad, 44 Scanning terminal, 45, 46 Clock terminal, 47 Inspection electrode pad, 47a Inspection electrode pad (No. 1) 1 test electrode pad), 47b test electrode pad (2nd test electrode pad), 50 base material, 51 electrode pad, 101, 102, 103 light emitting element array chip, 300 optical printhead, 400 image forming apparatus. , VDDe 1st drive voltage, Iout, Iout1, Iout2 2nd drive voltage, VDDs 1st scanning voltage, VSS 2nd scanning voltage, TEST, TEST1, TEST2 inspection voltage, CLK1, CLK2 clock signal.

Claims (17)

アノード端子である第１の端子、カソード端子である第２の端子及びゲート端子である第３の端子を有する複数の発光サイリスタと、
前記複数の発光サイリスタの複数の第１の端子に電気的に接続された発光用電極パッドと、
アノード端子である第４の端子及びカソード端子である第５の端子を有する複数のダイオードと、
前記複数のダイオードの複数の第４の端子に電気的に接続された検査用電極パッドと
を有し、
前記複数のダイオードの複数の第５の端子のうちの１個の第５の端子が前記複数の発光サイリスタの複数の第３の端子のうちのＭ（Ｍは１以上の整数）個の第３の端子に電気的に接続されている
ことを特徴とする発光素子アレイチップ。 A plurality of light emitting thyristors having a first terminal which is an anode terminal, a second terminal which is a cathode terminal, and a third terminal which is a gate terminal,
A light emitting electrode pad electrically connected to a plurality of first terminals of the plurality of light emitting thyristors,
A plurality of diodes having a fourth terminal which is an anode terminal and a fifth terminal which is a cathode terminal,
It has an inspection electrode pad that is electrically connected to a plurality of fourth terminals of the plurality of diodes.
One fifth terminal of the plurality of fifth terminals of the plurality of diodes is the third terminal of M (M is an integer of 1 or more) among the plurality of third terminals of the plurality of light emitting thyristors. A light emitting element array chip characterized by being electrically connected to the terminal of. 前記複数の発光サイリスタを順次点灯可能状態にする複数のスイッチ素子を有する走査回路部をさらに有することを特徴とする請求項１に記載の発光素子アレイチップ。 The light emitting element array chip according to claim 1, further comprising a scanning circuit unit having a plurality of switch elements that enable the plurality of light emitting thyristors to be sequentially lit. 前記複数の発光サイリスタは、第１のグループに属する複数の第１の発光サイリスタと前記第１のグループとは異なる第２のグループに属する複数の第２の発光サイリスタとを有し、
前記複数のスイッチ素子は、前記第１のグループに属する複数の第１のスイッチ素子と前記第２のグループに属する複数の第２のスイッチ素子とを有し、
前記複数のダイオードは、前記第１のグループに属する複数の第１のダイオードと前記第２のグループに属する複数の第２のダイオードとを有し、
前記検査用電極パッドは、前記第１のグループに属する第１の検査用電極パッドと前記第２のグループに属する第２の検査用電極パッドとを有し、
前記複数の第１のダイオードの複数の第５の端子は前記複数の第１の発光サイリスタの複数の第３の端子にそれぞれ電気的に接続され、
前記複数の第２のダイオードの複数の第５の端子は前記複数の第２の発光サイリスタの複数の第３の端子にそれぞれ電気的に接続されている
ことを特徴とする請求項２に記載の発光素子アレイチップ。 The plurality of luminescent thyristors include a plurality of first luminescent thyristors belonging to the first group and a plurality of second luminescent thyristors belonging to a second group different from the first group.
The plurality of switch elements include a plurality of first switch elements belonging to the first group and a plurality of second switch elements belonging to the second group.
The plurality of diodes include a plurality of first diodes belonging to the first group and a plurality of second diodes belonging to the second group.
The inspection electrode pad has a first inspection electrode pad belonging to the first group and a second inspection electrode pad belonging to the second group.
The plurality of fifth terminals of the plurality of first diodes are electrically connected to the plurality of third terminals of the plurality of first light emitting thyristors, respectively.
The second aspect of the present invention, wherein the plurality of fifth terminals of the plurality of second diodes are electrically connected to the plurality of third terminals of the plurality of second light emitting thyristors, respectively. Light emitting element array chip. 前記複数の発光サイリスタの複数の第２の端子は駆動用端子に接続されていることを特徴とする請求項２又は３に記載の発光素子アレイチップ。 The light emitting element array chip according to claim 2 or 3, wherein the plurality of second terminals of the plurality of light emitting thyristors are connected to drive terminals. 前記複数の発光サイリスタは、第１のグループに属する複数の第１の発光サイリスタと前記第１のグループとは異なる第２のグループに属する複数の第２の発光サイリスタとを有し、
前記複数のダイオードの前記複数の第５の端子は、前記複数の第１の発光サイリスタの複数の第３の端子にそれぞれ電気的に接続され、前記複数の第２の発光サイリスタの複数の第３の端子にそれぞれ電気的に接続されている
ことを特徴とする請求項２に記載の発光素子アレイチップ。 The plurality of luminescent thyristors include a plurality of first luminescent thyristors belonging to the first group and a plurality of second luminescent thyristors belonging to a second group different from the first group.
The plurality of fifth terminals of the plurality of diodes are electrically connected to the plurality of third terminals of the plurality of first light emitting thyristors, respectively, and the plurality of third terminals of the plurality of second light emitting thyristors are connected to each other. The light emitting element array chip according to claim 2, wherein each of the terminals is electrically connected to the light emitting element array chip. 前記複数の第１の発光サイリスタの複数の第２の端子は第１の駆動用端子に接続され、
前記複数の第２の発光サイリスタの複数の第２の端子は前記第１の駆動用端子とは異なる第２の駆動用端子に接続されている
ことを特徴とする請求項５に記載の発光素子アレイチップ。 The plurality of second terminals of the plurality of first light emitting thyristors are connected to the first drive terminal.
The light emitting element according to claim 5, wherein the plurality of second terminals of the plurality of second light emitting thyristors are connected to a second drive terminal different from the first drive terminal. Array chip. 走査用電極パッドをさらに有し、
前記複数のスイッチ素子は、複数の走査サイリスタであり、
前記複数の走査サイリスタの各々は、アノード端子である第６の端子、カソード端子である第７の端子及びゲート端子である第８の端子を有し、
前記複数の走査サイリスタの複数の第６の端子は前記走査用電極パッドに電気的に接続されている
ことを特徴とする請求項２から６のいずれか１項に記載の発光素子アレイチップ。 It also has a scanning electrode pad,
The plurality of switch elements are a plurality of scanning thyristors.
Each of the plurality of scanning thyristors has a sixth terminal which is an anode terminal, a seventh terminal which is a cathode terminal, and an eighth terminal which is a gate terminal.
The light emitting element array chip according to any one of claims 2 to 6, wherein a plurality of sixth terminals of the plurality of scanning thyristors are electrically connected to the scanning electrode pad. 前記複数のスイッチ素子の動作を制御するとともに、前記複数の発光サイリスタのうちの点灯可能状態の発光サイリスタに駆動電流を供給する駆動回路部をさらに有することを特徴とする請求項２から７のいずれか１項に記載の発光素子アレイチップ。 Any of claims 2 to 7, further comprising a drive circuit unit that controls the operation of the plurality of switch elements and further supplies a drive current to the light emitting thyristor in a lit state among the plurality of light emitting thyristors. The light emitting element array chip according to item 1. 前記駆動回路部は、前記駆動電流を供給している期間中は、前記検査用電極パッドをハイインピーダンス状態にすることを特徴とする請求項８に記載の発光素子アレイチップ。 The light emitting element array chip according to claim 8, wherein the drive circuit unit brings the inspection electrode pad into a high impedance state during the period of supplying the drive current. 請求項１から９のいずれか１項に記載の発光素子アレイチップを有することを特徴とする光プリントヘッド。 An optical print head comprising the light emitting element array chip according to any one of claims 1 to 9. 請求項２から７のいずれか１項に記載の発光素子アレイチップと、
前記複数のスイッチ素子の動作を制御するとともに、前記複数の発光サイリスタのうちの点灯可能状態の発光サイリスタに駆動電流を供給する駆動回路部と
を有することを特徴とする光プリントヘッド。 The light emitting element array chip according to any one of claims 2 to 7.
An optical print head characterized by having a drive circuit unit that controls the operation of the plurality of switch elements and supplies a drive current to the light emitting thyristor in a lit state among the plurality of light emitting thyristors. 前記駆動回路部は、前記駆動電流を供給している期間中は、前記検査用電極パッドをハイインピーダンス状態にすることを特徴とする請求項１１に記載の光プリントヘッド。 The optical print head according to claim 11, wherein the drive circuit unit brings the inspection electrode pad into a high impedance state during the period of supplying the drive current. 請求項１０から１２のいずれか１項に記載の光プリントヘッドを有することを特徴とする画像形成装置。 An image forming apparatus comprising the optical print head according to any one of claims 10 to 12. 請求項２から９のいずれか１項に記載の発光素子アレイチップを検査する方法であって、
前記走査回路部に電気的に接続された端子をハイインピーダンス状態にし、前記第２の端子をハイインピーダンス状態にし、前記検査用電極パッドに第１の電圧を印加し、前記発光用電極パッドに前記第１の電圧より低い第２の電圧を印加することによって検査状態を構成するステップと、
前記検査状態において前記検査用電極パッドから前記発光用電極パッドに流れる電流を検出するステップと
を有することを特徴とする発光素子アレイチップの検査方法。 The method for inspecting a light emitting element array chip according to any one of claims 2 to 9.
The terminal electrically connected to the scanning circuit unit is put into a high impedance state, the second terminal is put into a high impedance state, a first voltage is applied to the inspection electrode pad, and the light emitting electrode pad is subjected to the above. A step of constructing an inspection state by applying a second voltage lower than the first voltage, and
A method for inspecting a light emitting element array chip, which comprises a step of detecting a current flowing from the inspection electrode pad to the light emitting electrode pad in the inspection state. 検出された前記電流が予め定められた閾値を超えた場合に前記複数の発光サイリスタのいずれかにリークパスが存在すると判定するステップをさらに有することを特徴とする請求項１４に記載の発光素子アレイチップの検査方法。 The light emitting element array chip according to claim 14, further comprising a step of determining that a leak path exists in any of the plurality of light emitting thyristors when the detected current exceeds a predetermined threshold value. Inspection method. 請求項７に記載の発光素子アレイチップの検査方法であって、
前記走査回路部に電気的に接続された端子のうちの前記走査用電極パッドに電気的に接続された端子以外の端子をハイインピーダンス状態にし、前記第１の端子及び前記第２の端子をハイインピーダンス状態にし、前記検査用電極パッドに第１の電圧を印加し、前記走査用電極パッドに前記第１の電圧より低い第２の電圧を印加することによって検査状態を構成するステップと、
前記検査状態において前記検査用電極パッドから前記検査用電極パッドに流れる電流を検出するステップと
を有することを特徴とする発光素子アレイチップの検査方法。 The method for inspecting a light emitting element array chip according to claim 7.
Of the terminals electrically connected to the scanning circuit section, the terminals other than the terminals electrically connected to the scanning electrode pad are set to a high impedance state, and the first terminal and the second terminal are set to high impedance. A step of forming an inspection state by setting an impedance state, applying a first voltage to the inspection electrode pad, and applying a second voltage lower than the first voltage to the scanning electrode pad.
A method for inspecting a light emitting element array chip, which comprises a step of detecting a current flowing from the inspection electrode pad to the inspection electrode pad in the inspection state. 検出された前記電流が予め定められた閾値を超えた場合に前記複数の走査サイリスタのいずれかにリークパスが存在すると判定するステップをさらに有することを特徴とする請求項１６に記載の発光素子アレイチップの検査方法。 The light emitting element array chip according to claim 16, further comprising a step of determining that a leak path exists in any of the plurality of scanning thyristors when the detected current exceeds a predetermined threshold value. Inspection method.
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