JP2020188606A

JP2020188606A - Control circuit and control apparatus

Info

Publication number: JP2020188606A
Application number: JP2019092331A
Authority: JP
Inventors: 林　正明; Masaaki Hayashi; 正明林; 和彦齊藤; Kazuhiko Saito; 裕樹原; Hiroki Hara
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2019-05-15
Filing date: 2019-05-15
Publication date: 2020-11-19
Anticipated expiration: 2039-05-15
Also published as: JP7292969B2

Abstract

To provide a control system that reduces variation of input voltage for a voltage output circuit and that stably operates an electrostatic type transducer.SOLUTION: A control system 1 comprises: a voltage output circuit 2; and a control circuit 3. A control circuit 3 is a control circuit of an electrostatic type transducer that generates vibration, a sound or a pressure and that can detect the vibration, the sound or the pressure, and comprises: a power management section 5 that is connected to the voltage output circuit 2 which applies driving voltage to the electrostatic type transducer and that is constituted by a boosting chopper circuit which boosts direct-current voltage supplied to the voltage output circuit 2; and a control section 6 that controls the voltage output circuit 2 and the power management section 5. The control section 6 comprises: a first PWM signal generating section 31 that generates a first PWM signal for controlling the voltage output circuit 2; and a second PWM signal generating section 32 that generates a second PWM signal for controlling the power management section 5.SELECTED DRAWING: Figure 1

Description

本発明は、制御回路および制御装置に関する。 The present invention relates to control circuits and control devices.

特許文献１には、振動又は音を発生することができ、振動又は音を検出することができる、静電型トランスデューサが記載されている。 Patent Document 1 describes an electrostatic transducer capable of generating vibration or sound and detecting vibration or sound.

特開２０１７−１８３８１４号公報JP-A-2017-183814

回生フライバック型の電圧出力回路においては、出力電圧が上昇する時には、電圧出力回路の入力側から大きなエネルギーを取るため入力コンデンサの電圧が下降し、出力電圧が下降する時はエネルギーが入力側へ戻るため入力コンデンサの電圧が上昇する。これにより、電圧出力回路への入力電圧の変動が大きくなり、静電型トランスデューサの動作が不安定になるおそれがある。そのため、電圧出力回路への入力電圧の変動を小さくする技術が望まれている。 In a regenerative flyback type voltage output circuit, when the output voltage rises, a large amount of energy is taken from the input side of the voltage output circuit, so the voltage of the input capacitor drops, and when the output voltage drops, the energy moves to the input side. The voltage of the input capacitor rises because it returns. As a result, the fluctuation of the input voltage to the voltage output circuit becomes large, and the operation of the electrostatic transducer may become unstable. Therefore, a technique for reducing fluctuations in the input voltage to the voltage output circuit is desired.

本発明は、電圧出力回路への入力電圧の変動を小さくし、静電型トランスデューサを安定して動作させることのできる制御回路および制御装置を提供することを目的とする。 An object of the present invention is to provide a control circuit and a control device capable of reducing fluctuations in the input voltage to a voltage output circuit and allowing the electrostatic transducer to operate stably.

本発明の一態様の制御回路は、振動、音又は圧力を発生させ、振動、音又は圧力を検出することができる静電型トランスデューサの制御回路であって、前記静電型トランスデューサに対して駆動電圧を印加する電圧出力回路に接続され、前記電圧出力回路に供給される直流電圧を昇圧する昇圧チョッパ回路で構成されたパワーマネージメント部と、前記電圧出力回路と前記パワーマネージメント部とを制御する制御部とを備え、前記制御部は、前記電圧出力回路を制御するための第１ＰＷＭ信号を生成する第１ＰＷＭ信号生成部と、前記パワーマネージメント部を制御するための第２ＰＷＭ信号を生成する第２ＰＷＭ信号生成部と、を有する。 The control circuit of one aspect of the present invention is a control circuit of an electrostatic transducer capable of generating vibration, sound or pressure and detecting vibration, sound or pressure, and is driven with respect to the electrostatic transducer. A power management unit connected to a voltage output circuit that applies a voltage and composed of a boost chopper circuit that boosts the DC voltage supplied to the voltage output circuit, and a control that controls the voltage output circuit and the power management unit. The control unit includes a first PWM signal generation unit that generates a first PWM signal for controlling the voltage output circuit, and a second PWM signal that generates a second PWM signal for controlling the power management unit. It has a generator and a generator.

また、制御回路において、前記電圧出力回路は、エネルギー回生回路であり、前記パワーマネージメント部は、回生されたエネルギーにより変動する前記電圧出力回路の入力電圧を制御する為の第１スイッチング素子を備え、前記制御部は、前記電圧出力回路の入力電圧を監視し、前記電圧出力回路の入力電圧が閾値電圧以下の時は前記第１スイッチング素子を動作させ、前記電圧出力回路の入力電圧が閾値電圧を超えている時は前記第１スイッチング素子を停止させる。 Further, in the control circuit, the voltage output circuit is an energy regeneration circuit, and the power management unit includes a first switching element for controlling an input voltage of the voltage output circuit that fluctuates depending on the regenerated energy. The control unit monitors the input voltage of the voltage output circuit, operates the first switching element when the input voltage of the voltage output circuit is equal to or lower than the threshold voltage, and the input voltage of the voltage output circuit sets the threshold voltage. When it exceeds, the first switching element is stopped.

また、制御回路において、前記パワーマネージメント部は、前記パワーマネージメント部の入力コンデンサにエネルギーを回生させるための第２スイッチング素子を備え、前記制御部は、前記電圧出力回路の入力電圧を監視し、前記電圧出力回路の入力電圧が前記閾値電圧以下の時は前記第１スイッチング素子を動作させるとともに、前記第２スイッチング素子を停止させ、前記電圧出力回路の入力電圧が前記閾値電圧を超えている時は前記第１スイッチング素子を停止させるとともに、前記第２スイッチング素子を動作させる。 Further, in the control circuit, the power management unit includes a second switching element for regenerating energy in the input capacitor of the power management unit, and the control unit monitors the input voltage of the voltage output circuit, and the above-mentioned When the input voltage of the voltage output circuit is equal to or lower than the threshold voltage, the first switching element is operated and the second switching element is stopped. When the input voltage of the voltage output circuit exceeds the threshold voltage, the first switching element is operated. The first switching element is stopped and the second switching element is operated.

また、制御回路において、前記昇圧チョッパ回路は、２列のスイッチ列を有するＨブリッジ回路で構成される。 Further, in the control circuit, the boost chopper circuit is composed of an H-bridge circuit having two rows of switch rows.

また、制御回路において、前記制御部は、前記電圧出力回路の入力電圧が所定の値以上である場合、前記パワーマネージメント部および前記電圧出力回路とは異なる外部装置に前記パワーマネージメント部の出力電圧を供給する。 Further, in the control circuit, when the input voltage of the voltage output circuit is equal to or higher than a predetermined value, the control unit applies the output voltage of the power management unit to an external device different from the power management unit and the voltage output circuit. Supply.

また、制御回路において、前記制御部は、前記静電型トランスデューサの劣化度合いを検出する劣化検出部を備え、前記制御部は、前記静電型トランスデューサの劣化度合いに応じて前記パワーマネージメント部を制御する。 Further, in the control circuit, the control unit includes a deterioration detection unit that detects the degree of deterioration of the electrostatic transducer, and the control unit controls the power management unit according to the degree of deterioration of the electrostatic transducer. To do.

本発明の一態様の制御装置は、本発明の一態様の制御回路と、前記制御回路に接続され、前記静電型トランスデューサに電圧を印加する電圧出力回路と、を備える。 The control device of one aspect of the present invention includes a control circuit of one aspect of the present invention and a voltage output circuit connected to the control circuit and applying a voltage to the electrostatic transducer.

また、制御装置において、インバータを更に含む。 In addition, the control device further includes an inverter.

図１は、本発明の第１実施形態に係る制御システムの構成の一例を示す図である。FIG. 1 is a diagram showing an example of a configuration of a control system according to the first embodiment of the present invention. 図２Ａは、電圧出力回路の出力電圧と入力電圧との関係を説明するための図である。FIG. 2A is a diagram for explaining the relationship between the output voltage and the input voltage of the voltage output circuit. 図２Ｂは、本発明の第１実施形態に係る電圧出力回路の入力電圧を制御する方法を説明するための図である。FIG. 2B is a diagram for explaining a method of controlling an input voltage of the voltage output circuit according to the first embodiment of the present invention. 図３は、本発明の第１実施形態に係る制御回路の処理の流れの一例を示すフローチャートである。FIG. 3 is a flowchart showing an example of a processing flow of the control circuit according to the first embodiment of the present invention. 図４は、本発明の第２実施形態に係る制御システムの構成の一例を示す図である。FIG. 4 is a diagram showing an example of the configuration of the control system according to the second embodiment of the present invention. 図５は、本発明の第２実施形態に係る電圧出力回路の入力電圧を制御する方法を説明するための図である。FIG. 5 is a diagram for explaining a method of controlling an input voltage of a voltage output circuit according to a second embodiment of the present invention. 図６は、本発明の第２実施形態に係る制御回路の処理の流れの一例を示すフローチャートである。FIG. 6 is a flowchart showing an example of a processing flow of the control circuit according to the second embodiment of the present invention. 図７は、本発明の第３実施形態に係る制御システムの構成の一例を示す図である。FIG. 7 is a diagram showing an example of the configuration of the control system according to the third embodiment of the present invention. 図８は、本発明の第４実施形態に係る制御システムの構成の一例を示す図である。FIG. 8 is a diagram showing an example of the configuration of the control system according to the fourth embodiment of the present invention.

以下、添付図面を参照して、本発明に係る実施形態を詳細に説明する。なお、この実施形態により本発明が限定されるものではなく、また、実施形態が複数ある場合には、各実施形態を組み合わせて構成するものも含む。 Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. The present invention is not limited to this embodiment, and when there are a plurality of embodiments, the present invention also includes a combination of the respective embodiments.

（第１実施形態）
図１を用いて、本発明の第１実施形態に係る制御システムの構成について説明する。図１は、本発明の第１実施形態に係る制御システムの構成の一例を示す図である。 (First Embodiment)
The configuration of the control system according to the first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a diagram showing an example of a configuration of a control system according to the first embodiment of the present invention.

図１に示すように、制御システム１は、電圧出力回路２と、制御回路３と、マイクロコンピュータ４とを備える。制御回路３は、パワーマネージメント部５と、制御部６とを備える。マイクロコンピュータ４は、出力制御信号出力回路４１を備える。 As shown in FIG. 1, the control system 1 includes a voltage output circuit 2, a control circuit 3, and a microcomputer 4. The control circuit 3 includes a power management unit 5 and a control unit 6. The microcomputer 4 includes an output control signal output circuit 41.

電圧出力回路２は、フライバック型のコンバータとするが、本開示はこれに限定されない。電圧出力回路２は、フォワード型のコンバータであってもよいし、インバータであってもよい。 The voltage output circuit 2 is a flyback type converter, but the present disclosure is not limited to this. The voltage output circuit 2 may be a forward type converter or an inverter.

制御回路３は、マイクロコンピュータ４の制御下で、電圧出力回路２を制御する。電圧出力回路２は、制御回路３の制御下で、パワーマネージメント部５からの電力を変換して、変換後の電力を電圧出力部８から出力する。電圧出力回路２は、例えば電圧出力部８から出力した電力を静電型トランスデューサに印加する。以下では、電圧出力部８には、静電型トランスデューサが接続されているものとして説明する。 The control circuit 3 controls the voltage output circuit 2 under the control of the microcomputer 4. Under the control of the control circuit 3, the voltage output circuit 2 converts the electric power from the power management unit 5 and outputs the converted electric power from the voltage output unit 8. The voltage output circuit 2 applies, for example, the electric power output from the voltage output unit 8 to the electrostatic transducer. Hereinafter, it is assumed that the electrostatic transducer is connected to the voltage output unit 8.

静電型トランスデューサは、特許文献１記載の静電型トランスデューサが例示されるが、本開示はこれに限定されない。静電型トランスデューサは、直列接続された抵抗及びコンデンサと、コンデンサに並列接続された抵抗と、の等価回路で表される。静電型トランスデューサは、高電圧（例えば、４１０Ｖ）が印加されると、コンデンサの両電極間の間隔が変化することで、振動、音又は圧力を発生することができる。静電型トランスデューサは、振動、音又は圧力が印加されると、コンデンサの両電極間の間隔が変化することで、時定数が変化し、振動、音又は圧力を検出することができる。 Examples of the electrostatic transducer include the electrostatic transducer described in Patent Document 1, but the present disclosure is not limited to this. The electrostatic transducer is represented by an equivalent circuit of a resistor and a capacitor connected in series and a resistor connected in parallel to the capacitor. When a high voltage (for example, 410 V) is applied, the electrostatic transducer can generate vibration, sound or pressure by changing the distance between both electrodes of the capacitor. When vibration, sound or pressure is applied to the electrostatic transducer, the time constant changes by changing the distance between both electrodes of the capacitor, and vibration, sound or pressure can be detected.

制御回路３は、静電型トランスデューサに振動、音又は圧力を発生させる場合に、電圧出力回路２を動作させる。 The control circuit 3 operates the voltage output circuit 2 when the electrostatic transducer generates vibration, sound, or pressure.

制御回路３は、静電型トランスデューサに振動、音又は圧力を検出させる場合に、電圧出力回路２を停止させる。 The control circuit 3 stops the voltage output circuit 2 when the electrostatic transducer detects vibration, sound, or pressure.

制御回路３は、ドライバＩＣ（Integrated Circuit：半導体集積回路）とするが、本開示はこれに限定されない。 The control circuit 3 is a driver IC (Integrated Circuit), but the present disclosure is not limited to this.

（電圧出力回路の構成）
電圧出力回路２は、トランス１１と、ダイオード１２及び１４と、Ｎチャネル型のトランジスタ１３及び１５と、分圧回路１６と、を含む。 (Configuration of voltage output circuit)
The voltage output circuit 2 includes a transformer 11, diodes 12 and 14, N-channel transistors 13 and 15, and a voltage divider circuit 16.

分圧回路１６は、静電型トランスデューサの電圧を分圧した分圧電圧Ｓ５を、制御部６に出力する。分圧回路１６は、静電型トランスデューサの電圧を４１０分の１に分圧することが例示されるが、本開示はこれに限定されない。 The voltage dividing circuit 16 outputs the voltage dividing voltage S5 obtained by dividing the voltage of the electrostatic transducer to the control unit 6. It is exemplified that the voltage dividing circuit 16 divides the voltage of the electrostatic transducer by 1/410, but the present disclosure is not limited to this.

第１実施の形態では、電圧出力回路２がフライバック型のコンバータであるので、トランス１１の１次巻線１１ａと、２次巻線１１ｂとは、逆極性に巻かれている。 In the first embodiment, since the voltage output circuit 2 is a flyback type converter, the primary winding 11a and the secondary winding 11b of the transformer 11 are wound in opposite polarities.

電圧出力回路２は、回生型であり、１次側回路と２次側回路とが対称になっている。電圧出力回路２は、回生型としたが、本開示はこれに限定されない。 The voltage output circuit 2 is a regenerative type, and the primary side circuit and the secondary side circuit are symmetrical. Although the voltage output circuit 2 is a regenerative type, the present disclosure is not limited to this.

電圧出力回路２は、回生型とすることで、静電型トランスデューサ側の電力をパワーマネージメント部５に回生できるので、電力損失を抑制できる。 By making the voltage output circuit 2 a regenerative type, the electric power on the electrostatic transducer side can be regenerated to the power management unit 5, so that the power loss can be suppressed.

トランス１１の１次巻線１１ａの一端は、パワーマネージメント部５の一端に、電気的に接続されている。ダイオード１２のアノードは、パワーマネージメント部５の他端に、電気的に接続されている。 One end of the primary winding 11a of the transformer 11 is electrically connected to one end of the power management unit 5. The anode of the diode 12 is electrically connected to the other end of the power management unit 5.

ダイオード１２のカソードは、トランス１１の１次巻線１１ａの他端に、電気的に接続されている。トランジスタ１３のドレイン−ソース経路は、ダイオード１２に、電気的に並列接続されている。トランジスタ１３のゲートには、第１スイッチング信号Ｓ２が制御部６から入力される。 The cathode of the diode 12 is electrically connected to the other end of the primary winding 11a of the transformer 11. The drain-source path of the transistor 13 is electrically connected in parallel to the diode 12. A first switching signal S2 is input from the control unit 6 to the gate of the transistor 13.

トランス１１の２次巻線１１ｂの一端は、電圧出力部８の一端に、電気的に接続されている。ダイオード１４のアノードは、電圧出力部８の他端に、電気的に接続されている。 One end of the secondary winding 11b of the transformer 11 is electrically connected to one end of the voltage output unit 8. The anode of the diode 14 is electrically connected to the other end of the voltage output unit 8.

ダイオード１４のカソードは、トランス１１の２次巻線１１ｂの他端に、電気的に接続されている。トランジスタ１５のドレイン−ソース経路は、ダイオード１４に、電気的に並列接続されている。トランジスタ１５のゲートには、第２スイッチング信号Ｓ３が制御部６から入力される。 The cathode of the diode 14 is electrically connected to the other end of the secondary winding 11b of the transformer 11. The drain-source path of the transistor 15 is electrically connected in parallel to the diode 14. A second switching signal S3 is input from the control unit 6 to the gate of the transistor 15.

制御部６は、電圧出力部８から印加する電圧を上昇させる場合（例えば、０Ｖから４１０Ｖへと正弦波状に上昇させる場合）には、ＰＷＭ（Pulse Width Modulation）の第１スイッチング信号Ｓ２をトランジスタ１３のゲートに出力し、トランジスタ１３をスイッチング動作させる。 When the voltage applied from the voltage output unit 8 is increased (for example, when the voltage is increased from 0V to 410V in a sinusoidal manner), the control unit 6 transmits the first switching signal S2 of PWM (Pulse Width Modulation) to the transistor 13. It is output to the gate of the above, and the transistor 13 is switched.

トランジスタ１３がオン状態の期間に、トランス１１の１次巻線１１ａ側にエネルギーが蓄積される。トランジスタ１３がオフ状態の期間に、トランス１１の２次巻線１１ｂから、エネルギーが放出される。２次巻線１１ｂから放出されたエネルギーは、ダイオード１４で整流され、電圧出力部８から出力される。 Energy is stored on the primary winding 11a side of the transformer 11 while the transistor 13 is on. Energy is released from the secondary winding 11b of the transformer 11 while the transistor 13 is in the off state. The energy released from the secondary winding 11b is rectified by the diode 14 and output from the voltage output unit 8.

制御部６は、電圧出力部８から印加する電圧を下降させる場合（例えば、４１０Ｖから０Ｖへと正弦波状に下降させる場合）には、ＰＷＭの第２スイッチング信号Ｓ３をトランジスタ１５のゲートに出力し、トランジスタ１５をスイッチング動作させる。 The control unit 6 outputs the second PWM switching signal S3 to the gate of the transistor 15 when the voltage applied from the voltage output unit 8 is lowered (for example, when the voltage is lowered from 410V to 0V in a sinusoidal manner). , Transistor 15 is switched.

トランジスタ１５がオン状態の期間に、トランス１１の２次巻線１１ｂ側にエネルギーが蓄積される。トランジスタ１５がオフ状態の期間に、トランス１１の１次巻線１１ａから、エネルギーが放出される。１次巻線１１ａから放出されたエネルギーは、ダイオード１２で整流され、パワーマネージメント部５に入力される。 While the transistor 15 is in the ON state, energy is stored on the secondary winding 11b side of the transformer 11. Energy is released from the primary winding 11a of the transformer 11 while the transistor 15 is off. The energy released from the primary winding 11a is rectified by the diode 12 and input to the power management unit 5.

コンデンサ７は、静電型トランスデューサに電気的に並列に接続されている。コンデンサ７は、静電型トランスデューサに印加される電圧を平滑化する。 The capacitor 7 is electrically connected in parallel to the electrostatic transducer. The capacitor 7 smoothes the voltage applied to the electrostatic transducer.

（制御回路の構成）
制御回路３は、パワーマネージメント部５と、制御部６とを含む。 (Control circuit configuration)
The control circuit 3 includes a power management unit 5 and a control unit 6.

パワーマネージメント部５は、コンデンサ２２と、チョークコイル２３と、トランジスタ２４と、ダイオード２５と、分圧回路２６と、コンデンサ２７とを備える。パワーマネージメント部５は、電源接続部９に接続された直流電源から電圧が印加される。図１に示すように、パワーマネージメント部５は、昇圧チョッパ回路で構成されている。 The power management unit 5 includes a capacitor 22, a choke coil 23, a transistor 24, a diode 25, a voltage dividing circuit 26, and a capacitor 27. A voltage is applied to the power management unit 5 from a DC power supply connected to the power supply connection unit 9. As shown in FIG. 1, the power management unit 5 is composed of a boost chopper circuit.

コンデンサ２２は、電源接続部９に並列に接続されている。電源接続部９及びコンデンサ２２の一端は、基準電位に接続されている。本実施形態において基準電位はグランドであるが、本開示はこれに限定されない。コンデンサ２２は、パワーマネージメント部５に印加される電圧を平滑化する。後述するが、第２、４実施形態では、コンデンサ２２には、電圧出力回路２からエネルギーが回生される。 The capacitor 22 is connected in parallel to the power supply connection portion 9. One end of the power supply connection portion 9 and the capacitor 22 is connected to the reference potential. In this embodiment, the reference potential is ground, but the present disclosure is not limited to this. The capacitor 22 smoothes the voltage applied to the power management unit 5. As will be described later, in the second and fourth embodiments, energy is regenerated from the voltage output circuit 2 into the capacitor 22.

チョークコイル２３の一端には、電源接続部９と、コンデンサ２２の他端とが接続されている。チョークコイル２３の他端には、トランジスタ２４のドレインと、ダイオード２５のアノードとが接続されている。 The power supply connection portion 9 and the other end of the capacitor 22 are connected to one end of the choke coil 23. The drain of the transistor 24 and the anode of the diode 25 are connected to the other end of the choke coil 23.

トランジスタ２４のゲートには、制御部６の第２ＰＷＭ信号生成部３２からスイッチング信号Ｓ４がバッファ３６を介して入力される。トランジスタ２４は、スイッチング信号Ｓ４に従って、オンとオフとを切り換える。トランジスタ２４のソースは、基準電位に接続されている。トランジスタ２４は、Ｎチャネル型のトランジスタである。トランジスタ２４は、第１スイッチング素子とも呼ばれる。 A switching signal S4 is input to the gate of the transistor 24 from the second PWM signal generation unit 32 of the control unit 6 via the buffer 36. The transistor 24 switches on and off according to the switching signal S4. The source of the transistor 24 is connected to a reference potential. The transistor 24 is an N-channel type transistor. The transistor 24 is also called a first switching element.

ダイオード２５のカソードは、分圧回路２６の一端と、コンデンサ２７との一端に接続されている。 The cathode of the diode 25 is connected to one end of the voltage dividing circuit 26 and one end of the capacitor 27.

分圧回路２６の他端は、基準電位に接続されている。分圧回路２６は、電圧出力回路２への入力電圧を分圧した分圧電圧Ｓ６を、第２ＰＷＭ信号生成部３２に出力する。 The other end of the voltage divider circuit 26 is connected to the reference potential. The voltage dividing circuit 26 outputs the voltage divided voltage S6 obtained by dividing the input voltage to the voltage output circuit 2 to the second PWM signal generation unit 32.

コンデンサ２７は、電圧出力回路２に並列に接続されている。コンデンサ２７には、電圧出力回路２からエネルギーが回生される。 The capacitor 27 is connected in parallel to the voltage output circuit 2. Energy is regenerated into the capacitor 27 from the voltage output circuit 2.

（制御部の構成）
制御部６は、第１ＰＷＭ信号生成部３１と、第２ＰＷＭ信号生成部３２と、劣化検出部３３とを備える。制御部６は、電圧出力回路２と、パワーマネージメント部５とを制御する。 (Structure of control unit)
The control unit 6 includes a first PWM signal generation unit 31, a second PWM signal generation unit 32, and a deterioration detection unit 33. The control unit 6 controls the voltage output circuit 2 and the power management unit 5.

第１ＰＷＭ信号生成部３１は、出力制御信号出力回路４１から入力される出力制御信号Ｓ１に従って、電圧出力回路２を動作させたり、停止させたりする。第１ＰＷＭ信号生成部３１は、電圧出力回路２を制御するための第１ＰＷＭ信号を生成し、電圧出力回路２に出力する。第１ＰＷＭ信号生成部３１は、電圧出力回路２を動作させる場合、分圧電圧Ｓ５に基づいて、第１スイッチング信号Ｓ２又は第２スイッチング信号Ｓ３を出力して、電圧出力回路２を動作させる。 The first PWM signal generation unit 31 operates or stops the voltage output circuit 2 according to the output control signal S1 input from the output control signal output circuit 41. The first PWM signal generation unit 31 generates a first PWM signal for controlling the voltage output circuit 2 and outputs the first PWM signal to the voltage output circuit 2. When operating the voltage output circuit 2, the first PWM signal generation unit 31 outputs the first switching signal S2 or the second switching signal S3 based on the voltage dividing voltage S5 to operate the voltage output circuit 2.

第１ＰＷＭ信号生成部３１は、バッファ３４を介して、第１スイッチング信号Ｓ２をトランジスタ１３のゲートに出力する。第１ＰＷＭ信号生成部３１は、バッファ３５を介して、第２スイッチング信号Ｓ３をトランジスタ１５のゲートに入力する。 The first PWM signal generation unit 31 outputs the first switching signal S2 to the gate of the transistor 13 via the buffer 34. The first PWM signal generation unit 31 inputs the second switching signal S3 to the gate of the transistor 15 via the buffer 35.

第１ＰＷＭ信号生成部３１は、劣化検出部３３から入力された、静電型トランスデューサの劣化の度合いを示す検出信号Ｓ７に基づいて、第１スイッチング信号Ｓ２又は第２スイッチング信号Ｓ３を出力してもよい。第１ＰＷＭ信号生成部３１は、検出信号Ｓ７に基づいて、電圧出力回路２を停止させてもよい。 The first PWM signal generation unit 31 may output the first switching signal S2 or the second switching signal S3 based on the detection signal S7 input from the deterioration detection unit 33 indicating the degree of deterioration of the electrostatic transducer. Good. The first PWM signal generation unit 31 may stop the voltage output circuit 2 based on the detection signal S7.

第２ＰＷＭ信号生成部３２は、電圧出力回路２に印加される入力電圧を監視する。具体的には、第２ＰＷＭ信号生成部３２は、電圧出力回路２に印加される入力電圧を分圧した、分圧電圧Ｓ６に基づいて、電圧出力回路２に印加される入力電圧を監視する。第２ＰＷＭ信号生成部３２は、分圧電圧Ｓ６に基づいて、パワーマネージメント部５を制御するための第２ＰＷＭ信号を生成し、パワーマネージメント部５に出力する。 The second PWM signal generation unit 32 monitors the input voltage applied to the voltage output circuit 2. Specifically, the second PWM signal generation unit 32 monitors the input voltage applied to the voltage output circuit 2 based on the voltage-separated voltage S6 obtained by dividing the input voltage applied to the voltage output circuit 2. The second PWM signal generation unit 32 generates a second PWM signal for controlling the power management unit 5 based on the voltage dividing voltage S6, and outputs the second PWM signal to the power management unit 5.

第２ＰＷＭ信号生成部３２は、トランジスタ２４のゲートにスイッチング信号Ｓ４を出力する。第２ＰＷＭ信号生成部３２は、分圧電圧Ｓ６に基づいてスイッチング信号Ｓ４を出力し、トランジスタ２４を動作させたり、停止させたりする。 The second PWM signal generation unit 32 outputs the switching signal S4 to the gate of the transistor 24. The second PWM signal generation unit 32 outputs the switching signal S4 based on the voltage dividing voltage S6 to operate or stop the transistor 24.

具体的には、第２ＰＷＭ信号生成部３２は、電圧出力回路２の入力電圧が閾値電圧以下の時は、トランジスタ２４を動作させる。第２ＰＷＭ信号生成部３２は、電圧出力回路２の入力電圧が閾値電圧を超えている場合には、トランジスタ２４を停止させる。 Specifically, the second PWM signal generation unit 32 operates the transistor 24 when the input voltage of the voltage output circuit 2 is equal to or less than the threshold voltage. The second PWM signal generation unit 32 stops the transistor 24 when the input voltage of the voltage output circuit 2 exceeds the threshold voltage.

第２ＰＷＭ信号生成部３２は、劣化検出部３３から入力された、静電型トランスデューサの劣化の度合いを示す検出信号Ｓ７に基いて、スイッチング信号Ｓ４を出力してもよい。 The second PWM signal generation unit 32 may output the switching signal S4 based on the detection signal S7 input from the deterioration detection unit 33 indicating the degree of deterioration of the electrostatic transducer.

図２Ａと、図２Ｂとを用いて、電圧出力回路２の入力電圧を制御する方法について説明する。図２Ａは、電圧出力回路２の出力電圧と、入力電圧との関係を説明するための図である。図２Ｂは、電圧出力回路２の入力電圧を制御する方法を説明するための図である。 A method of controlling the input voltage of the voltage output circuit 2 will be described with reference to FIGS. 2A and 2B. FIG. 2A is a diagram for explaining the relationship between the output voltage of the voltage output circuit 2 and the input voltage. FIG. 2B is a diagram for explaining a method of controlling the input voltage of the voltage output circuit 2.

上述したように、電圧出力回路２の出力電圧を上昇させる場合には、第１スイッチング信号Ｓ２をトランジスタ１３のゲートに出力し、トランジスタ１３を動作させることで電圧出力部８にエネルギーを送出する。電圧出力回路２の出力電圧を下降させる場合には、第２スイッチング信号Ｓ３をトランジスタ１５のゲートに出力し、トランジスタ１５を動作させることで、コンデンサ７に充電されていた電圧を放電し、エネルギーを１次側に放電する。このため、図２Ａに示すように、電圧出力回路２の入力電圧は、出力電圧の上昇時には下降し、出力電圧の下降時には上昇する。 As described above, when the output voltage of the voltage output circuit 2 is increased, the first switching signal S2 is output to the gate of the transistor 13, and the transistor 13 is operated to send energy to the voltage output unit 8. When lowering the output voltage of the voltage output circuit 2, the second switching signal S3 is output to the gate of the transistor 15 and the transistor 15 is operated to discharge the voltage charged in the capacitor 7 to release energy. Discharge to the primary side. Therefore, as shown in FIG. 2A, the input voltage of the voltage output circuit 2 decreases when the output voltage rises, and rises when the output voltage drops.

第２ＰＷＭ信号生成部３２は、パワーマネージメント部５を制御し、電圧出力回路２の入力電圧の下降を制限することで、電圧出力回路２の出力電圧の変動を抑制する。 The second PWM signal generation unit 32 controls the power management unit 5 and limits the decrease in the input voltage of the voltage output circuit 2 to suppress fluctuations in the output voltage of the voltage output circuit 2.

第２ＰＷＭ信号生成部３２は、電圧出力回路２の入力電圧が閾値電圧以下の時には、トランジスタ２４にスイッチング信号Ｓ４を出力し、トランジスタ２４を動作させる。これにより、図２Ｂの区間ｔ１に示すようにチョークコイル２３に蓄えられたエネルギーが電圧出力回路２に供給されるので、電圧出力回路２の入力電圧の下降を制限することができる。 When the input voltage of the voltage output circuit 2 is equal to or lower than the threshold voltage, the second PWM signal generation unit 32 outputs the switching signal S4 to the transistor 24 to operate the transistor 24. As a result, as shown in the section t1 of FIG. 2B, the energy stored in the choke coil 23 is supplied to the voltage output circuit 2, so that the decrease in the input voltage of the voltage output circuit 2 can be restricted.

第２ＰＷＭ信号生成部３２は、電圧出力回路２の入力電圧が閾値電圧を超えている時には、トランジスタ２４にスイッチング信号Ｓ４を出力し、トランジスタ２４を停止させる。これにより、コンデンサ２７にエネルギーを回生している時は、パワーマネージメント部５からの電圧供給を停止する。 When the input voltage of the voltage output circuit 2 exceeds the threshold voltage, the second PWM signal generation unit 32 outputs the switching signal S4 to the transistor 24 and stops the transistor 24. As a result, when energy is being regenerated in the capacitor 27, the voltage supply from the power management unit 5 is stopped.

劣化検出部３３は、電圧出力部８に接続された静電型トランスデューサの劣化を検出する。劣化検出部３３は、例えば分圧電圧Ｓ５の電圧変化に基づいて、静電型トランスデューサの劣化を検出する。劣化検出部３３は、例えば静電型トランスデューサの劣化の度合いに応じた検出信号Ｓ７をマイクロコンピュータ４と、第１ＰＷＭ信号生成部３１と、第２ＰＷＭ信号生成部３２とに出力する。 The deterioration detection unit 33 detects the deterioration of the electrostatic transducer connected to the voltage output unit 8. The deterioration detection unit 33 detects the deterioration of the electrostatic transducer, for example, based on the voltage change of the voltage dividing voltage S5. The deterioration detection unit 33 outputs, for example, a detection signal S7 according to the degree of deterioration of the electrostatic transducer to the microcomputer 4, the first PWM signal generation unit 31, and the second PWM signal generation unit 32.

マイクロコンピュータ４は、検出信号Ｓ７に応じて出力制御信号Ｓ１を第１ＰＷＭ信号生成部３１に出力し、電圧出力回路２の動作を停止する。 The microcomputer 4 outputs the output control signal S1 to the first PWM signal generation unit 31 in response to the detection signal S7, and stops the operation of the voltage output circuit 2.

（制御回路の処理）
図３を用いて、本実施形態に係る制御回路３の処理について説明する。図３は、本実施形態に係る制御回路３の処理の流れの一例を示すフローチャートである。 (Control circuit processing)
The processing of the control circuit 3 according to the present embodiment will be described with reference to FIG. FIG. 3 is a flowchart showing an example of the processing flow of the control circuit 3 according to the present embodiment.

まず、制御回路３は、電圧出力回路２の動作を開始する（ステップＳ１０１）。そして、ステップＳ１０２に進む。 First, the control circuit 3 starts the operation of the voltage output circuit 2 (step S101). Then, the process proceeds to step S102.

制御回路３は、電圧出力回路２の入力電圧を監視する（ステップＳ１０２）。そして、ステップＳ１０３に進む。 The control circuit 3 monitors the input voltage of the voltage output circuit 2 (step S102). Then, the process proceeds to step S103.

制御回路３は、電圧出力回路２の入力電圧が閾値電圧以下であるか否かを判定する（ステップＳ１０３）。電圧出力回路２の入力電圧が閾値電圧以下であると判定された場合（ステップＳ１０３のＹｅｓ）、ステップＳ１０４に進む。電圧出力回路２の入力電圧が閾値電圧を超えていると判定された場合（ステップＳ１０３のＮｏ）、ステップＳ１０５に進む。 The control circuit 3 determines whether or not the input voltage of the voltage output circuit 2 is equal to or less than the threshold voltage (step S103). When it is determined that the input voltage of the voltage output circuit 2 is equal to or lower than the threshold voltage (Yes in step S103), the process proceeds to step S104. When it is determined that the input voltage of the voltage output circuit 2 exceeds the threshold voltage (No in step S103), the process proceeds to step S105.

ステップＳ１０４において、制御回路３は、パワーマネージメント部５からエネルギーを供給し、電圧出力回路２の入力電圧の下降を制限する（ステップＳ１０４）。そして、ステップＳ１０６に進む。 In step S104, the control circuit 3 supplies energy from the power management unit 5 to limit the decrease in the input voltage of the voltage output circuit 2 (step S104). Then, the process proceeds to step S106.

ステップＳ１０５において、制御回路３は、パワーマネージメント部５からのエネルギー供給を停止する（ステップＳ１０５）。そして、ステップＳ１０６に進む。 In step S105, the control circuit 3 stops the energy supply from the power management unit 5 (step S105). Then, the process proceeds to step S106.

制御回路３は、電圧出力回路２の動作を終了するか否かを判定する（ステップＳ１０６）。電圧出力回路２の動作を終了しないと判定された場合（ステップＳ１０６のＮｏ）、ステップＳ１０２に進み、制御回路３は、上述の処理を実行する。電圧出力回路２の動作を終了すると判定された場合（ステップＳ１０６のＹｅｓ）、図３の処理を終了する。 The control circuit 3 determines whether or not to end the operation of the voltage output circuit 2 (step S106). If it is determined that the operation of the voltage output circuit 2 is not terminated (No in step S106), the process proceeds to step S102, and the control circuit 3 executes the above-mentioned process. When it is determined that the operation of the voltage output circuit 2 is terminated (Yes in step S106), the process of FIG. 3 is terminated.

上述のとおり、第１実施形態では、電圧出力回路２の入力電圧が閾値電圧以下である場合には入力電圧の下降を制限し、閾値電圧を超えている場合にはパワーマネージメント部５を停止させる事ができる。その結果、電圧出力回路２の入力電圧の変動が抑制され、かつリップルも減少するので静電型トランスデューサを安定して動作させることができる。 As described above, in the first embodiment, when the input voltage of the voltage output circuit 2 is equal to or less than the threshold voltage, the decrease of the input voltage is restricted, and when the input voltage exceeds the threshold voltage, the power management unit 5 is stopped. Can do things. As a result, the fluctuation of the input voltage of the voltage output circuit 2 is suppressed and the ripple is also reduced, so that the electrostatic transducer can be operated stably.

（第２実施形態）
図４を用いて、本発明の第２実施形態に係る制御システムの構成について説明する。図４は、本発明の第２実施形態に係る制御システムの構成の一例を示す図である。 (Second Embodiment)
The configuration of the control system according to the second embodiment of the present invention will be described with reference to FIG. FIG. 4 is a diagram showing an example of the configuration of the control system according to the second embodiment of the present invention.

本発明の第２実施形態に係る制御システム１Ａは、パワーマネージメント部５Ａがトランジスタ２８を備えている点で、図１に図示の制御システム１とは異なっている。トランジスタ２８は、Ｎチャネル型のトランジスタである。トランジスタ２８は第２スイッチング素子とも呼ばれる。 The control system 1A according to the second embodiment of the present invention is different from the control system 1 shown in FIG. 1 in that the power management unit 5A includes a transistor 28. The transistor 28 is an N-channel type transistor. The transistor 28 is also called a second switching element.

トランジスタ２８のドレインは、ダイオード２５のカソードと接続されている。トランジスタ２８のソースは、ダイオード２５のアノードと接続されている。トランジスタ２８のゲートには、第２ＰＷＭ信号生成部３２からスイッチング信号Ｓ８がバッファ３７を介して入力される。トランジスタ２８は、スイッチング信号Ｓ８に従って、オンとオフとを切り換える。第２実施形態に係るパワーマネージメント部５Ａは、コンデンサ２２にエネルギーを回生することができる。 The drain of the transistor 28 is connected to the cathode of the diode 25. The source of the transistor 28 is connected to the anode of the diode 25. A switching signal S8 is input from the second PWM signal generation unit 32 to the gate of the transistor 28 via the buffer 37. The transistor 28 switches on and off according to the switching signal S8. The power management unit 5A according to the second embodiment can regenerate energy to the capacitor 22.

第２ＰＷＭ信号生成部３２は、第１実施形態と同様、電圧出力回路２の入力電圧を監視する。 The second PWM signal generation unit 32 monitors the input voltage of the voltage output circuit 2 as in the first embodiment.

図５を用いて、電圧出力回路２の入力電圧を制御する方法について説明する。図５は、第２実施形態に係る電圧を電圧出力回路２の入力電圧を制御する方法を説明するための図である。 A method of controlling the input voltage of the voltage output circuit 2 will be described with reference to FIG. FIG. 5 is a diagram for explaining a method of controlling the input voltage of the voltage output circuit 2 with respect to the voltage according to the second embodiment.

図５に示すように、第２ＰＷＭ信号生成部３２は、電圧出力回路２の入力電圧が閾値電圧以下の時には、トランジスタ２４にスイッチング信号Ｓ４を出力し、トランジスタ２８にスイッチング信号Ｓ８を出力する。これにより、第２ＰＷＭ信号生成部３２は、トランジスタ２４を動作させるとともに、トランジスタ２８を停止させて、チョークコイル２３に蓄えられたエネルギーを電圧出力回路２に供給する。その結果、電圧出力回路２の入力電圧の下降を制限することができる。 As shown in FIG. 5, when the input voltage of the voltage output circuit 2 is equal to or less than the threshold voltage, the second PWM signal generation unit 32 outputs the switching signal S4 to the transistor 24 and outputs the switching signal S8 to the transistor 28. As a result, the second PWM signal generation unit 32 operates the transistor 24, stops the transistor 28, and supplies the energy stored in the choke coil 23 to the voltage output circuit 2. As a result, it is possible to limit the decrease in the input voltage of the voltage output circuit 2.

第２ＰＷＭ信号生成部３２は、電圧出力回路２の入力電圧が閾値電圧を超えている時には、トランジスタ２４にスイッチング信号Ｓ４を出力し、トランジスタ２８にスイッチング信号Ｓ８を出力する。これにより、第２ＰＷＭ信号生成部３２は、トランジスタ２８を動作させるとともに、トランジスタ２４を停止させて、コンデンサ２２にエネルギーを回生する。これにより、パワーマネージメント部５Ａは、電圧出力回路２の入力電圧の上昇を制限する。なお、後述の第３実施形態および第４実施形態についても、図５に示すように、入力電圧の上下限を制御することができる。 When the input voltage of the voltage output circuit 2 exceeds the threshold voltage, the second PWM signal generation unit 32 outputs the switching signal S4 to the transistor 24 and outputs the switching signal S8 to the transistor 28. As a result, the second PWM signal generation unit 32 operates the transistor 28, stops the transistor 24, and regenerates energy into the capacitor 22. As a result, the power management unit 5A limits the increase in the input voltage of the voltage output circuit 2. As shown in FIG. 5, it is possible to control the upper and lower limits of the input voltage also in the third embodiment and the fourth embodiment described later.

（制御回路の処理）
図６を用いて、本実施形態に係る制御回路３の処理について説明する。図６は、本実施形態に係る制御回路３の処理の流れの一例を示すフローチャートである。 (Control circuit processing)
The processing of the control circuit 3 according to the present embodiment will be described with reference to FIG. FIG. 6 is a flowchart showing an example of the processing flow of the control circuit 3 according to the present embodiment.

ステップＳ２０１〜ステップＳ２０４およびステップＳ２０６については、それぞれ、図３に図示のステップＳ１０１〜ステップＳ１０４およびステップＳ１０６と同様なので説明は省略する。 The description of steps S201 to S204 and step S206 will be omitted because they are the same as steps S101 to S104 and step S106 shown in FIG. 3, respectively.

電圧出力回路２の入力電圧が閾値電圧を超えていると判定された場合（ステップＳ２０３のＮｏ）、制御回路３は、パワーマネージメント部５Ａでエネルギーを回収し、エネルギーの上限を制限する（ステップＳ２０５）。なお、後述の第３実施形態および第４実施形態についても、図６に示すフローチャートと同様の処理を実行する。 When it is determined that the input voltage of the voltage output circuit 2 exceeds the threshold voltage (No in step S203), the control circuit 3 recovers energy in the power management unit 5A and limits the upper limit of the energy (step S205). ). The same process as the flowchart shown in FIG. 6 is also executed for the third embodiment and the fourth embodiment described later.

上述のとおり、第２実施形態は、第１実施形態と同様、電圧出力回路２の入力電圧が閾値電圧以下である場合には入力電圧の下降を制限し、閾値電圧を超えている場合には入力電圧の上昇を制限することができる。その結果、電圧出力回路２の入力電圧の変動が抑制され、かつリップルも減少するので静電型トランスデューサを安定して動作させることができる。 As described above, as in the first embodiment, the second embodiment limits the decrease in the input voltage when the input voltage of the voltage output circuit 2 is equal to or less than the threshold voltage, and when the input voltage exceeds the threshold voltage, the second embodiment limits the decrease in the input voltage. It is possible to limit the rise of the input voltage. As a result, the fluctuation of the input voltage of the voltage output circuit 2 is suppressed and the ripple is also reduced, so that the electrostatic transducer can be operated stably.

（第３実施形態）
図７を用いて、本発明の第３実施形態に係る制御システムの構成について説明する。図７は、本発明の第３実施形態の制御システムの構成の一例を示す図である。 (Third Embodiment)
The configuration of the control system according to the third embodiment of the present invention will be described with reference to FIG. 7. FIG. 7 is a diagram showing an example of the configuration of the control system according to the third embodiment of the present invention.

本発明の第３実施形態に係る制御システム１Ｂは、レギュレータ４０と、外部装置５０とを備えている点で、図１に図示の制御システム１と異なっている。 The control system 1B according to the third embodiment of the present invention is different from the control system 1 shown in FIG. 1 in that it includes a regulator 40 and an external device 50.

外部装置５０は、レギュレータ４０を介して、パワーマネージメント部５と接続されている。 The external device 50 is connected to the power management unit 5 via the regulator 40.

第３実施形態では、電圧出力回路２の入力電圧が所定の値以上である場合には、レギュレータ４０を動作させて、外部装置５０にエネルギーを供給する。すなわち、第２実施形態でコンデンサに回生していたエネルギーを、第３実施形態では、外部装置５０のエネルギーとして使用する。なお、所定の値は、第２実施形態における閾値電圧と同じであってもよいし、異なっていてもよい。 In the third embodiment, when the input voltage of the voltage output circuit 2 is equal to or higher than a predetermined value, the regulator 40 is operated to supply energy to the external device 50. That is, the energy regenerated in the capacitor in the second embodiment is used as the energy of the external device 50 in the third embodiment. The predetermined value may be the same as or different from the threshold voltage in the second embodiment.

具体的には、電圧出力回路２の入力電圧が閾値電圧を超えている場合には制御部６は、レギュレータ４０を駆動させて、外部装置５０にエネルギーを供給する。これにより、第２実施形態と同様、電圧出力回路２の入力電圧の上昇を抑制することができる。 Specifically, when the input voltage of the voltage output circuit 2 exceeds the threshold voltage, the control unit 6 drives the regulator 40 to supply energy to the external device 50. As a result, it is possible to suppress an increase in the input voltage of the voltage output circuit 2 as in the second embodiment.

上述のとおり、第３実施形態は、第２実施形態と同様、電圧出力回路２の入力電圧が閾値電圧以下である場合には入力電圧の下降を制限し、閾値電圧を超えている場合には外部装置５０にエネルギーを供給することで入力電圧の上昇を制限することができる。その結果、電圧出力回路２の入力電圧の変動が抑制され、かつリップルも減少するので静電型トランスデューサを安定して動作させることができる。 As described above, as in the second embodiment, the third embodiment limits the decrease in the input voltage when the input voltage of the voltage output circuit 2 is equal to or less than the threshold voltage, and when the input voltage exceeds the threshold voltage, the third embodiment limits the decrease in the input voltage. By supplying energy to the external device 50, it is possible to limit the increase in the input voltage. As a result, the fluctuation of the input voltage of the voltage output circuit 2 is suppressed and the ripple is also reduced, so that the electrostatic transducer can be operated stably.

（第４実施形態）
図８を用いて、本発明の第４実施形態に係る制御システムの構成について説明する。図８は、本発明の第４実施形態の制御システムの構成の一例を示す図である。 (Fourth Embodiment)
The configuration of the control system according to the fourth embodiment of the present invention will be described with reference to FIG. FIG. 8 is a diagram showing an example of the configuration of the control system according to the fourth embodiment of the present invention.

本発明の第４実施形態に係る制御システム１Ｃは、パワーマネージメント部５ＢがＨブリッジ回路で構成されている点で、図１に図示の制御システム１とは異なっている。 The control system 1C according to the fourth embodiment of the present invention is different from the control system 1 shown in FIG. 1 in that the power management unit 5B is composed of an H-bridge circuit.

パワーマネージメント部５Ｂは、コンデンサ２２と、分圧回路２６と、コンデンサ２７と、トランジスタ６１と、トランジスタ６２と、トランジスタ６３と、トランジスタ６４と、ダイオード６５と、ダイオード６６と、ダイオード６７と、ダイオード６８と、コイル６９とを備える。 The power management unit 5B includes a capacitor 22, a voltage dividing circuit 26, a capacitor 27, a transistor 61, a transistor 62, a transistor 63, a transistor 64, a diode 65, a diode 66, a diode 67, and a diode 68. And a coil 69.

トランジスタ６１と、ダイオード６５とは、並列に接続されている。トランジスタ６１のドレインは、コンデンサ２２の一端と、ダイオード６５のカソードと接続されている。トランジスタ６１のソースは、トランジスタ６２のドレイン、ダイオード６５のアノード、およびコイル６９の一端と接続されている。トランジスタ６１のゲートには第２ＰＷＭ信号生成部３２からバッファ３６を介して、スイッチング信号Ｓ９が入力される。トランジスタ６１は、スイッチング信号Ｓ９に従って、オンとオフとを切り換える。トランジスタ６１は、Ｎチャネル型のトランジスタである。 The transistor 61 and the diode 65 are connected in parallel. The drain of the transistor 61 is connected to one end of the capacitor 22 and the cathode of the diode 65. The source of the transistor 61 is connected to the drain of the transistor 62, the anode of the diode 65, and one end of the coil 69. A switching signal S9 is input to the gate of the transistor 61 from the second PWM signal generation unit 32 via the buffer 36. The transistor 61 switches on and off according to the switching signal S9. The transistor 61 is an N-channel type transistor.

トランジスタ６２と、ダイオード６６とは、並列に接続されている。トランジスタ６２のドレインは、トランジスタ６１のソース、ダイオード６５のアノード（又は、ダイオード６６のカソード）、およびコイル６９の一端に接続されている。トランジスタ６２のソースは、基準電位と、ダイオード６６のアノードとに接続されている。トランジスタ６２のゲートには第２ＰＷＭ信号生成部３２からバッファ３７を介して、スイッチング信号Ｓ１０が入力される。トランジスタ６２は、スイッチング信号Ｓ１０に従って、オンとオフとを切り換える。トランジスタ６２は、Ｎチャネル型のトランジスタである。 The transistor 62 and the diode 66 are connected in parallel. The drain of the transistor 62 is connected to the source of the transistor 61, the anode of the diode 65 (or the cathode of the diode 66), and one end of the coil 69. The source of the transistor 62 is connected to the reference potential and the anode of the diode 66. A switching signal S10 is input from the second PWM signal generation unit 32 to the gate of the transistor 62 via the buffer 37. The transistor 62 switches on and off according to the switching signal S10. The transistor 62 is an N-channel type transistor.

トランジスタ６３と、ダイオード６７とは、並列に接続されている。トランジスタ６３のドレインは、分圧回路２６の一端と、ダイオード６７のカソードと接続されている。トランジスタ６３のソースは、トランジスタ６４のドレイン、ダイオード６７のアノード、およびコイル６９の他端と接続されている。トランジスタ６３のゲートには第２ＰＷＭ信号生成部３２からバッファ３８を介して、スイッチング信号Ｓ１１が入力される。トランジスタ６３は、スイッチング信号Ｓ１１に従って、オンとオフとを切り換える。トランジスタ６３は、Ｎチャネル型のトランジスタである。 The transistor 63 and the diode 67 are connected in parallel. The drain of the transistor 63 is connected to one end of the voltage dividing circuit 26 and the cathode of the diode 67. The source of the transistor 63 is connected to the drain of the transistor 64, the anode of the diode 67, and the other end of the coil 69. A switching signal S11 is input to the gate of the transistor 63 from the second PWM signal generation unit 32 via the buffer 38. The transistor 63 switches on and off according to the switching signal S11. The transistor 63 is an N-channel type transistor.

トランジスタ６４と、ダイオード６８とは、並列に接続されている。トランジスタ６４のドレインは、トランジスタ６３のソース、ダイオード６８のカソード、およびコイル６９の他端に接続されている。トランジスタ６４のソースは、基準電位と、ダイオード６８のアノードとに接続されている。トランジスタ６４のゲートには第２ＰＷＭ信号生成部３２からバッファ３９を介して、スイッチング信号Ｓ１２が入力される。トランジスタ６４は、スイッチング信号Ｓ１２に従って、オンとオフとを切り換える。トランジスタ６４は、Ｎチャネル型のトランジスタである。 The transistor 64 and the diode 68 are connected in parallel. The drain of the transistor 64 is connected to the source of the transistor 63, the cathode of the diode 68, and the other end of the coil 69. The source of the transistor 64 is connected to the reference potential and the anode of the diode 68. A switching signal S12 is input to the gate of the transistor 64 from the second PWM signal generation unit 32 via the buffer 39. The transistor 64 switches on and off according to the switching signal S12. The transistor 64 is an N-channel type transistor.

第２ＰＷＭ信号生成部３２は、パワーマネージメント部５Ｂを制御し、電圧出力回路２の入力電圧の上下限を制限することで、電圧出力回路２の出力電圧の変動を抑制する。 The second PWM signal generation unit 32 controls the power management unit 5B and limits the upper and lower limits of the input voltage of the voltage output circuit 2 to suppress fluctuations in the output voltage of the voltage output circuit 2.

第２ＰＷＭ信号生成部３２は、電圧出力回路２の入力電圧が閾値電圧以下の時には、トランジスタ６１と、トランジスタ６４とを動作させ、トランジスタ６２と、トランジスタ６３とを停止させる。これにより、パワーマネージメント部５Ｂは、電圧出力回路２にエネルギーを供給し、電圧出力回路２の入力電圧の下降を制限することができる。 When the input voltage of the voltage output circuit 2 is equal to or lower than the threshold voltage, the second PWM signal generation unit 32 operates the transistor 61 and the transistor 64, and stops the transistor 62 and the transistor 63. As a result, the power management unit 5B can supply energy to the voltage output circuit 2 and limit the decrease in the input voltage of the voltage output circuit 2.

第２ＰＷＭ信号生成部３２は、電圧出力回路２の入力電圧が閾値電圧を超えている時には、トランジスタ６２と、トランジスタ６３とを動作させ、トランジスタ６１と、トランジスタ６４とを停止させる。これにより、パワーマネージメント部５Ｂは、コンデンサ２２にエネルギーを回生し、電圧出力回路２の入力電圧の上昇を抑制することができる。 When the input voltage of the voltage output circuit 2 exceeds the threshold voltage, the second PWM signal generation unit 32 operates the transistor 62 and the transistor 63, and stops the transistor 61 and the transistor 64. As a result, the power management unit 5B can regenerate energy into the capacitor 22 and suppress an increase in the input voltage of the voltage output circuit 2.

上述のとおり、第４実施形態では、パワーマネージメント部５Ｂは、Ｈブリッジ回路で構成されているので、電圧出力回路２の入力電圧の変動をより安定して抑制することができる。具体的には、パワーマネージメント部５Ｂは、コンデンサ２２と、コンデンサ２７との電圧の大きさに関わらず、コンデンサ２２にエネルギーを回生することができる。 As described above, in the fourth embodiment, since the power management unit 5B is composed of the H-bridge circuit, the fluctuation of the input voltage of the voltage output circuit 2 can be suppressed more stably. Specifically, the power management unit 5B can regenerate energy into the capacitor 22 regardless of the magnitude of the voltage between the capacitor 22 and the capacitor 27.

以上、本発明の実施形態を説明したが、これら実施形態の内容により実施形態が限定されるものではない。また、前述した構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、前述した構成要素は適宜組み合わせることが可能である。さらに、前述した実施形態の要旨を逸脱しない範囲で構成要素の種々の省略、置換又は変更を行うことができる。 Although the embodiments of the present invention have been described above, the embodiments are not limited by the contents of these embodiments. Further, the above-mentioned components include those that can be easily assumed by those skilled in the art, those that are substantially the same, that is, those having a so-called equal range. Furthermore, the components described above can be combined as appropriate. Further, various omissions, replacements or changes of components can be made without departing from the gist of the above-described embodiment.

１制御システム
２電圧出力回路
３制御回路
４マイクロコンピュータ
５パワーマネージメント部
６制御部
７コンデンサ
８電圧出力部
９電源接続部
３１第１ＰＷＭ信号生成部
３２第２ＰＷＭ信号生成部
３３劣化検出部 1 Control system 2 Voltage output circuit 3 Control circuit 4 Microcomputer 5 Power management unit 6 Control unit 7 Capacitor 8 Voltage output unit 9 Power supply connection unit 31 1st PWM signal generation unit 32 2nd PWM signal generation unit 33 Deterioration detection unit

Claims

振動、音又は圧力を発生させ、振動、音又は圧力を検出することができる静電型トランスデューサの制御回路であって
前記静電型トランスデューサに対して駆動電圧を印加する電圧出力回路に接続され、前記電圧出力回路に供給される直流電圧を昇圧する昇圧チョッパ回路で構成されたパワーマネージメント部と、
前記電圧出力回路と前記パワーマネージメント部とを制御する制御部とを備え、
前記制御部は、
前記電圧出力回路を制御するための第１ＰＷＭ信号を生成する第１ＰＷＭ信号生成部と、
前記パワーマネージメント部を制御するための第２ＰＷＭ信号を生成する第２ＰＷＭ信号生成部と、
を有する、
制御回路。 A control circuit of an electrostatic transducer capable of generating vibration, sound or pressure and detecting vibration, sound or pressure, connected to a voltage output circuit that applies a driving voltage to the electrostatic transducer. A power management unit composed of a boost chopper circuit that boosts the DC voltage supplied to the voltage output circuit, and
A control unit that controls the voltage output circuit and the power management unit is provided.
The control unit
A first PWM signal generation unit that generates a first PWM signal for controlling the voltage output circuit,
A second PWM signal generation unit that generates a second PWM signal for controlling the power management unit,
Have,
Control circuit.

前記電圧出力回路は、エネルギー回生回路であり、前記パワーマネージメント部は、回生されたエネルギーにより変動する前記電圧出力回路の入力電圧を制御する為の第１スイッチング素子を備え、
前記制御部は、前記電圧出力回路の入力電圧を監視し、前記電圧出力回路の入力電圧が閾値電圧以下の時は前記第１スイッチング素子を動作させ、前記電圧出力回路の入力電圧が閾値電圧を超えている時は前記第１スイッチング素子を停止させる、
請求項１に記載の制御回路。 The voltage output circuit is an energy regeneration circuit, and the power management unit includes a first switching element for controlling an input voltage of the voltage output circuit that fluctuates depending on the regenerated energy.
The control unit monitors the input voltage of the voltage output circuit, operates the first switching element when the input voltage of the voltage output circuit is equal to or less than the threshold voltage, and the input voltage of the voltage output circuit sets the threshold voltage. When it exceeds, the first switching element is stopped.
The control circuit according to claim 1.

前記パワーマネージメント部は、前記パワーマネージメント部の入力コンデンサにエネルギーを回生させるための第２スイッチング素子を備え、
前記制御部は、前記電圧出力回路の入力電圧を監視し、
前記電圧出力回路の入力電圧が前記閾値電圧以下の時は前記第１スイッチング素子を動作させるとともに、前記第２スイッチング素子を停止させ、
前記電圧出力回路の入力電圧が前記閾値電圧を超えている時は前記第１スイッチング素子を停止させるとともに、前記第２スイッチング素子を動作させる、
請求項２に記載の制御回路。 The power management unit includes a second switching element for regenerating energy in the input capacitor of the power management unit.
The control unit monitors the input voltage of the voltage output circuit and monitors the input voltage.
When the input voltage of the voltage output circuit is equal to or lower than the threshold voltage, the first switching element is operated and the second switching element is stopped.
When the input voltage of the voltage output circuit exceeds the threshold voltage, the first switching element is stopped and the second switching element is operated.
The control circuit according to claim 2.

前記昇圧チョッパ回路は、２列のスイッチ列を有するＨブリッジ回路で構成される、
請求項１に記載の制御回路。 The boost chopper circuit is composed of an H-bridge circuit having two rows of switches.
The control circuit according to claim 1.

前記制御部は、前記電圧出力回路の入力電圧が所定の値以上である場合、前記パワーマネージメント部および前記電圧出力回路とは異なる外部装置に前記パワーマネージメント部の出力電圧を供給する、
請求項１から４のいずれか１項に記載の制御回路。 When the input voltage of the voltage output circuit is equal to or higher than a predetermined value, the control unit supplies the output voltage of the power management unit to the power management unit and an external device different from the voltage output circuit.
The control circuit according to any one of claims 1 to 4.

前記制御部は、前記静電型トランスデューサの劣化度合いを検出する劣化検出部を備え、
前記制御部は、前記静電型トランスデューサの劣化度合いに応じて前記パワーマネージメント部を制御する、
請求項１から５のいずれか１項に記載の制御回路。 The control unit includes a deterioration detection unit that detects the degree of deterioration of the electrostatic transducer.
The control unit controls the power management unit according to the degree of deterioration of the electrostatic transducer.
The control circuit according to any one of claims 1 to 5.

請求項１から６のいずれか１項に記載の制御回路と、
前記制御回路に接続され、前記静電型トランスデューサに電圧を印加する電圧出力回路と、
を備える、制御装置。 The control circuit according to any one of claims 1 to 6.
A voltage output circuit connected to the control circuit and applying a voltage to the electrostatic transducer,
A control device.

インバータを更に含む、
請求項７に記載の制御装置。 Including more inverters,
The control device according to claim 7.