JP2020188168A - Insulated gate bipolar transistor - Google Patents
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Abstract
Description
本明細書に開示の技術は、絶縁ゲート型バイポーラトランジスタに関する。 The techniques disclosed herein relate to insulated gate bipolar transistors.
特許文献1には、コレクタ領域と、n型領域と、ボディ領域と、エミッタ領域を有する半導体基板を備える絶縁ゲート型バイポーラトランジスタ(IGBT(Insulated Gate Bipolar Transistor))が開示されている。半導体基板の上面にはエミッタ電極が設けられており、半導体基板の下面にはコレクタ電極が設けられている。コレクタ領域は、p型であり、半導体基板の下面に露出しており、コレクタ電極に接している。n型領域は、コレクタ領域の上側に配置されている。このIGBTでは、コレクタ領域のp型不純物のピーク濃度が、n型領域のn型不純物のピーク濃度の10倍から100倍とされている。
特許文献1のIGBTでは、n型領域のn型不純物のピーク濃度に対するコレクタ領域のp型不純物のピーク濃度を上記の範囲に制御することにより、コレクタ領域からn型領域へのホールの流入を抑制する。これにより、コレクタ領域とn型領域の間のpn接合部に加わる電界が低減され、IGBTの短絡耐量が向上すると記載されている。
In the IGBT of
本発明者らの研究の結果、特許文献1のIGBTのようにコレクタ領域のp型不純物のピーク濃度を制御したとしても、IGBTの短絡耐量が低下する場合があることが判明した。本明細書は、IGBTの短絡耐量を確保することができる技術を提供する。
As a result of the research by the present inventors, it has been found that even if the peak concentration of p-type impurities in the collector region is controlled as in the IGBT of
本明細書は、絶縁ゲート型バイポーラトランジスタを開示する。前記絶縁ゲート型バイポーラトランジスタは、半導体基板と、前記半導体基板の上面に設けられているエミッタ電極と、前記半導体基板の下面に設けられているコレクタ電極と、ゲート電極と、ゲート絶縁膜を有している。前記半導体基板が、前記半導体基板の前記下面に露出しており、前記コレクタ電極に接しているp型のコレクタ領域と、前記コレクタ領域の上側に配置されているn型領域と、前記n型領域によって前記コレクタ領域から分離されているp型のボディ領域と、前記半導体基板の前記上面に露出しており、前記ボディ領域によって前記n型領域から分離されており、前記エミッタ電極に接しているn型のエミッタ領域を有している。前記ゲート電極が、前記エミッタ領域と前記n型領域を分離する範囲の前記ボディ領域に前記ゲート絶縁膜を介して対向している。前記n型領域の前記コレクタ領域との界面におけるn型不純物濃度が、前記n型領域のn型不純物濃度の最小値の100倍以上である。 The present specification discloses an insulated gate type bipolar transistor. The insulated gate bipolar transistor includes a semiconductor substrate, an emitter electrode provided on the upper surface of the semiconductor substrate, a collector electrode provided on the lower surface of the semiconductor substrate, a gate electrode, and a gate insulating film. ing. The semiconductor substrate is exposed on the lower surface of the semiconductor substrate, and has a p-type collector region in contact with the collector electrode, an n-type region arranged above the collector region, and the n-type region. The p-type body region separated from the collector region and the n-type region exposed on the upper surface of the semiconductor substrate, separated from the n-type region by the body region, and in contact with the emitter electrode. It has a type emitter region. The gate electrode faces the body region in a range that separates the emitter region and the n-type region via the gate insulating film. The n-type impurity concentration at the interface of the n-type region with the collector region is 100 times or more the minimum value of the n-type impurity concentration in the n-type region.
図4は、コレクタ領域とn型領域の不純物濃度分布を示している。図4の参照符号234は、n型不純物の濃度分布を示しており、参照符号238は、p型不純物の濃度分布を示している。図4は、参照符号238a〜参照符号238cのように3つの異なるp型不純物濃度分布を示している。図4において、p型不純物濃度がn型不純物濃度よりも高い領域がp型のコレクタ領域であり、n型不純物濃度がp型不純物濃度よりも高い領域がn型領域である。また、グラフ234とグラフ238a〜238cとの交点X、Y、Zの位置が、コレクタ領域とn型領域の間の界面(すなわち、pn接合部)である。グラフ238a〜238cのようにp型不純物濃度を変化させると、pn接合部における不純物濃度が変化する。また、図5は、図4のようにp型不純物濃度を変化させた各場合において、半導体基板に加わる電界の変化をシミュレーションした結果を示している。なお、図4、5は、説明のために例示されたものであり、本願明細書に開示の技術は図4、5の構成に限定されるものではない。図5の参照符号Aが図4の参照符号238aの不純物濃度分布に対応するグラフであり、図5の参照符号Bが図4の参照符号238bの不純物濃度分布に対応するグラフであり、図5の参照符号Cが図4の参照符号238cの不純物濃度分布に対応するグラフである。図4及び図5に例示されるように、参照符号238aで示す分布では、n型領域とコレクタ領域との界面におけるn型不純物濃度の値(点X)が、n型領域のn型不純物濃度の最小値(点M)の100倍未満である。このような構成では、図5の参照符号Aに示すように、半導体基板に加わる電界が高くなることが判明した。一方、参照符号238b、238cで示す分布では、n型領域のコレクタ領域との界面におけるn型不純物濃度(点Y及び点Z)が、n型領域のn型不純物濃度の最小値の100倍以上である。このような構成では、図5の参照符号B、Cに示すように、半導体基板に加わる電界が顕著に低減する。
FIG. 4 shows the impurity concentration distribution in the collector region and the n-type region.
以上に説明したように、本明細書が開示する絶縁ゲート型バイポーラトランジスタでは、n型領域とコレクタ領域の界面のn型不純物濃度がn型領域のn型不純物濃度の最小値の100倍以上であるので、半導体基板に加わる電界が顕著に低減する。したがって、この絶縁ゲート型バイポーラトランジスタは、高い短絡耐量を有する。 As described above, in the insulated gate bipolar transistor disclosed in the present specification, the n-type impurity concentration at the interface between the n-type region and the collector region is 100 times or more the minimum value of the n-type impurity concentration in the n-type region. Therefore, the electric field applied to the semiconductor substrate is remarkably reduced. Therefore, this insulated gate bipolar transistor has a high short-circuit tolerance.
(実施例1)
図1は、実施例1の絶縁ゲート型バイポーラトランジスタ(以下、IGBT(Insulated Gate Bipolar Transistor)という。)10を示している。IGBT10は、半導体基板12と、電極、絶縁層等を備えている。半導体基板12は、例えば、Si(シリコン)や、SiC(炭化シリコン)といった半導体材料により構成されている。半導体基板12の上面12aには、複数のトレンチ22が設けられている。各トレンチ22は、図1の紙面に対して垂直方向に沿って互いに平行に伸びている。
(Example 1)
FIG. 1 shows an insulated gate bipolar transistor (hereinafter referred to as an IGBT (Insulated Gate Bipolar Transistor)) 10 of the first embodiment. The IGBT 10 includes a
各トレンチ22の内面は、ゲート絶縁膜24に覆われている。各トレンチ22の内部には、ゲート電極26が配置されている。ゲート電極26は、ゲート絶縁膜24の表面を覆っている。ゲート電極26は、ゲート絶縁膜24によって半導体基板12から絶縁されている。各ゲート電極26の上面は、層間絶縁膜28によって覆われている。
The inner surface of each
半導体基板12の上面12aには、エミッタ電極70が配置されている。エミッタ電極70は、層間絶縁膜28が設けられていない部分で半導体基板12の上面12aに接している。エミッタ電極70は、層間絶縁膜28によってゲート電極26から絶縁されている。半導体基板12の下面12bには、コレクタ電極72が配置されている。コレクタ電極72は、半導体基板12の下面12bに接している。
An
半導体基板12の内部には、複数のエミッタ領域30、ボディ領域32、ドリフト領域34、バッファ領域36及びコレクタ領域38が設けられている。
A plurality of
各エミッタ領域30は、n型領域である。各エミッタ領域30は、半導体基板12の上面12aに露出する位置に配置されている。各エミッタ領域30は、エミッタ電極70に接している。各エミッタ領域30は、トレンチ22の側面において、ゲート絶縁膜24に接している。各エミッタ領域30は、トレンチ22の上端部においてゲート絶縁膜24に接している。
Each
ボディ領域32は、p型領域である。ボディ領域32は、各エミッタ領域30に接している。ボディ領域32は、2つのエミッタ領域30に挟まれた範囲から、各エミッタ領域30の下側まで伸びている。ボディ領域32は、コンタクト領域32aと、メインボディ領域32bを有している。コンタクト領域32aは、メインボディ領域32bよりも高いp型不純物濃度を有している。コンタクト領域32aは、2つのエミッタ領域30に挟まれた範囲に配置されている。コンタクト領域32aは、エミッタ電極70に接している。メインボディ領域32bは、トレンチ22の側面において、ゲート絶縁膜24に接している。メインボディ領域32bは、エミッタ領域30の下側でゲート絶縁膜24に接している。メインボディ領域32bは、ゲート絶縁膜24を介してゲート電極26に対向している。
The
ドリフト領域34は、n型領域である。ドリフト領域34は、ボディ領域32の下側に配置されており、ボディ領域32によって各エミッタ領域30から分離されている。ドリフト領域34は、ボディ領域32の下側でトレンチ22の下端部近傍のゲート絶縁膜24に接している。ドリフト領域34は、エミッタ領域30及びバッファ領域36よりも低いn型不純物濃度を有している。ドリフト領域34は、略一定のn型不純物濃度を有している。具体的には、ドリフト領域34は、そのn型不純物濃度の平均値に対して、例えば±10%以内のn型不純物濃度を有する領域である。
The
バッファ領域36は、ドリフト領域34よりも高いn型不純物濃度を有するn型領域である。バッファ領域36は、ドリフト領域34の下側に設けられている。バッファ領域36とドリフト領域34は、連続するn型領域である。
The
コレクタ領域38は、p型領域である。コレクタ領域38は、バッファ領域36の下側に設けられている。コレクタ領域38は、半導体基板12の下面12bに露出している。コレクタ領域38は、コレクタ電極72に接している。
The
図2は、図1のII−II線における不純物濃度分布を示すグラフである。すなわち、図2は、半導体基板12の下面12b側の不純物濃度の分布を示している。図2に示すように、バッファ領域36のコレクタ領域38との界面37(すなわち、pn接合部)におけるn型不純物濃度(約4.0×1016cm−3)は、ドリフト領域34のn型不純物濃度の最小値(図2の参照符号mで示す位置におけるn型不純物濃度(約8.0×1013cm−3))の100倍以上(約500倍)である。また、バッファ領域36のn型不純物濃度は、バッファ領域36とコレクタ領域38との界面37よりも上面12a側にピークP1を有するように分布している。
FIG. 2 is a graph showing the impurity concentration distribution on the line II-II of FIG. That is, FIG. 2 shows the distribution of the impurity concentration on the
次に、IGBT10の動作について説明する。ゲート電極26にゲート閾値以上の電位(すなわち、ゲート−エミッタ間電圧)を印加すると、ゲート絶縁膜24に隣接する範囲のメインボディ領域32bにチャネルが形成される。コレクタ電極72がエミッタ電極70よりも高電位となる電位が印加されている状態では、チャネルが形成されると、電子が、エミッタ電極70から、エミッタ領域30、メインボディ領域32bのチャネル、ドリフト領域34、バッファ領域36及びコレクタ領域38を経由してコレクタ電極72へ流れる。また、ホールが、コレクタ電極72から、コレクタ領域38、バッファ領域36、ドリフト領域34、メインボディ領域32b及びコンタクト領域32aを経由してエミッタ電極70へ流れる。すなわち、IGBT10がオンする。本実施例のIGBT10では、バッファ領域36とコレクタ領域38の界面37のn型不純物濃度が比較的高い(ドリフト領域34のn型不純物濃度の最小値の100倍以上)ので、当該界面37におけるpn接合部の接合容量が比較的大きい。接合容量が大きいと、pn接合部を電流が流れ易くなるため、IGBT10のオン状態において、エミッタ領域30からバッファ領域36に流入した電子がコレクタ電極72へ排出され易い。このため、バッファ領域36に電子が蓄積され難く、バッファ領域36内で生じる電界が低減される。このため、IGBT10は、高い短絡耐量を有する。
Next, the operation of the
その後、ゲート電極26の電位を低下させると、チャネルが消失し、IGBT10がオフする。すると、IGBT10がオンしているときにドリフト領域34内に存在していたホールが、コンタクト領域32aを介してエミッタ電極70へ排出される。このようなホールに起因する電流が流れることにより、IGBT10がターンオフするときに損失が生じる。しかしながら、実施例1のIGBT10では、以下に説明するように、ターンオフするときに生じる損失が抑制される。上述したように、コレクタ領域38とバッファ領域36の界面37におけるn型不純物濃度が高いので、IGBT10は高い短絡耐量を有する。言い換えると、界面37におけるn型不純物濃度が高ければ、コレクタ領域38のp型不純物のピーク濃度が低くても、高い短絡耐量を確保することができる。このため、IGBT10では、コレクタ領域38のp型不純物のピーク濃度が比較的低い値に調整されている。コレクタ領域38のp型不純物のピーク濃度が低いと、IGBT10のオン状態において、コレクタ領域38からドリフト領域34へ流入するホールが抑制される。したがって、IGBT10がオフしたときに排出されるホールに起因する電流(いわゆる、テール電流)が流れる時間が短い。このように、本実施例のIGBT10は、オフするときに生じる損失が小さい。
After that, when the potential of the
なお、上述した実施例1では、バッファ領域36のn型不純物濃度が、バッファ領域36とコレクタ領域38との界面37よりも上面12a側にピークP1を有するように分布していた。しかしながら、ピークP1は、界面37よりも下面12b側に位置してもよい。
In Example 1 described above, the n-type impurity concentration in the
(実施例2)
次に、実施例2のIGBTについて説明する。実施例2のIGBTでは、バッファ領域136のn型不純物濃度の分布が、実施例1のバッファ領域36と異なる。図3は、図2と同じ断面における不純物濃度分布を示している。図3に示すように、実施例2のIGBTでは、バッファ領域136のn型不純物濃度が、実施例1で説明したピークP1に加えて、ピークP2及びピークP3をさらに有している。ピークP2は、ピークP1よりも半導体基板12の上面12a側に位置しており、ピークP3は、ピークP2よりも半導体基板12の上面12a側に位置している。ピークP2のn型不純物濃度は、ピークP1のn型不純物濃度よりも低く、ピークP3のn型不純物濃度は、ピークP2のn型不純物濃度よりも低い。
(Example 2)
Next, the IGBT of the second embodiment will be described. In the IGBT of Example 2, the distribution of the n-type impurity concentration in the
また、半導体基板12の厚み方向において、ピークP1の位置からピークP2の位置までの距離D1が、ピークP2の位置からピークP3の位置までの距離D2よりも長い。また、ピークP1のn型不純物濃度とピークP2のn型不純物濃度の差C1が、ピークP2のn型不純物濃度とピークP3のn型不純物濃度の差C2よりも大きい。
Further, in the thickness direction of the
実施例2のIGBTでは、実施例1と同様に、バッファ領域136とコレクタ領域38の界面137のn型不純物濃度が、ドリフト領域134のn型不純物濃度の最小値の100倍以上であるため、実施例1と同様の作用効果を奏することができる。
In the IGBT of the second embodiment, similarly to the first embodiment, the n-type impurity concentration at the interface 137 between the
また、本実施例では、バッファ領域136のn型不純物濃度が、3つのピークP1、P2、P3を有する。ピークP1とピークP2の間の距離D1が比較的長いので、バッファ領域136の厚みを、実施例1のバッファ領域36の厚みよりも大きく確保することができる。このように、本実施例のIGBTは、バッファ領域136の厚みが大きいので、例えば、半導体基板12の下面12b側に破損が生じた場合であっても、当該破損の影響がドリフト領域34に達することが抑制される。したがって、本実施例のIGBTは、その耐圧等の特性が変動することを抑制することができる。
Further, in this embodiment, the n-type impurity concentration in the
また、本実施例では、ピークP1とピークP2のn型不純物濃度差C1が、ピークP2とピークP3のn型不純物濃度差C2よりも大きい。すなわち、ピークP2及びピークP3のn型不純物濃度は、比較的低い。このため、バッファ領域136の厚みを確保しつつ、バッファ領域136全体のドナーの量を比較的低くすることができる。このため、このIGBTでは、界面137におけるpn接合部に加わる電界がそれほど高くならず、短絡耐量を確保することができる。
Further, in this embodiment, the n-type impurity concentration difference C1 between the peak P1 and the peak P2 is larger than the n-type impurity concentration difference C2 between the peak P2 and the peak P3. That is, the n-type impurity concentrations of peak P2 and peak P3 are relatively low. Therefore, the amount of donors in the
なお、実施例2では、バッファ領域136のn型不純物濃度が、ピークP1、P2、P3を有するように分布していたが、他の実施例ではピークP3は有していなくてもよい。
In Example 2, the n-type impurity concentration in the
上述した実施例の構成要素と、請求項の構成要素との関係について説明する。実施例のドリフト領域34及びバッファ領域36が、請求項の「n型領域」の一例である。実施例のピークP1、ピークP2及びピークP3が、それぞれ請求項の「第1のピーク」、「第2のピーク」及び「第3のピーク」の一例である。
The relationship between the components of the above-described embodiment and the components of the claims will be described. The
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed herein are listed below. In addition, each of the following technical elements is useful independently.
本明細書が開示する一例の半導体装置では、n型領域が、コレクタ領域の上側に配置されているバッファ領域と、バッファ領域の上側に配置されており、バッファ領域よりも低い略一定のn型不純物濃度を有するドリフト領域を有してもよい。バッファ領域のn型不純物濃度が、バッファ領域とコレクタ領域の界面の位置よりも半導体基板の上面側に第1のピークを有するように分布してもよい。なお、略一定とは、平均値に対して±10%以内の範囲でn型不純物濃度が分布していることを意味する。 In the example semiconductor device disclosed in the present specification, the n-type region is arranged in the buffer area above the collector area and above the buffer area, and is substantially constant n-type lower than the buffer area. It may have a drift region having an impurity concentration. The n-type impurity concentration in the buffer region may be distributed so as to have a first peak on the upper surface side of the semiconductor substrate rather than the position of the interface between the buffer region and the collector region. In addition, substantially constant means that the n-type impurity concentration is distributed within ± 10% of the average value.
本明細書が開示する一例の半導体装置では、バッファ領域のn型不純物濃度が、第1のピークの位置よりも上面側に第2のピークを有するように分布してもよい。第1のピークのn型不純物濃度が、第2のピークのn型不純物濃度よりも高くてもよい。 In the example semiconductor device disclosed in the present specification, the n-type impurity concentration in the buffer region may be distributed so as to have a second peak on the upper surface side of the position of the first peak. The n-type impurity concentration of the first peak may be higher than the n-type impurity concentration of the second peak.
このような構成では、バッファ領域の厚みを確保することができ、例えば、半導体基板の下面に破損が生じた場合に、その影響がドリフト領域に達することを抑制することができる。 In such a configuration, the thickness of the buffer region can be secured, and for example, when the lower surface of the semiconductor substrate is damaged, it is possible to prevent the influence from reaching the drift region.
本明細書が開示する一例の半導体装置では、バッファ領域のn型不純物濃度が、第2のピークの位置よりも上面側に第3のピークを有するように分布してもよい。第2のピークのn型不純物濃度が、第3のピークのn型不純物濃度よりも高くてもよい。半導体基板の厚み方向における第1のピークの位置から第2のピークの位置までの距離が、前記厚み方向における第2のピークの位置から第3のピークの位置までの距離よりも長くてもよい。 In the example semiconductor device disclosed in the present specification, the n-type impurity concentration in the buffer region may be distributed so as to have a third peak on the upper surface side of the position of the second peak. The n-type impurity concentration of the second peak may be higher than the n-type impurity concentration of the third peak. The distance from the position of the first peak to the position of the second peak in the thickness direction of the semiconductor substrate may be longer than the distance from the position of the second peak to the position of the third peak in the thickness direction. ..
このような構成では、バッファ領域の厚みをさらに確保することができ、例えば、半導体基板の下面に破損が生じた場合に、その影響がドリフト領域に達することを抑制することができる。 In such a configuration, the thickness of the buffer region can be further secured, and for example, when the lower surface of the semiconductor substrate is damaged, its influence can be suppressed from reaching the drift region.
本明細書が開示する一例の半導体装置では、第1のピークのn型不純物濃度と第2のピークのn型不純物濃度の差が、第2のピークのn型不純物濃度と第3のピークのn型不純物濃度の差よりも大きくてもよい。 In the example semiconductor device disclosed in the present specification, the difference between the n-type impurity concentration of the first peak and the n-type impurity concentration of the second peak is the difference between the n-type impurity concentration of the second peak and the third peak. It may be larger than the difference in n-type impurity concentration.
このような構成では、バッファ領域の厚みを確保しつつ、バッファ領域全体の電子量を比較的低くすることができる。このため、この構成によれば、コレクタ領域とバッファ領域の界面に加わる電界がそれほど高くならず、短絡耐量を確保することができる。 In such a configuration, the amount of electrons in the entire buffer region can be relatively low while ensuring the thickness of the buffer region. Therefore, according to this configuration, the electric field applied to the interface between the collector region and the buffer region is not so high, and the short-circuit tolerance can be secured.
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in the present specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.
10:IGBT、12:半導体基板、12a:上面、12b:下面、22:トレンチ、24:ゲート絶縁膜、26:ゲート電極、28:層間絶縁膜、30:エミッタ領域、32:ボディ領域、32a:コンタクト領域、32b:メインボディ領域、34:ドリフト領域、36:バッファ領域、37:界面、38:コレクタ領域、70:エミッタ電極、72:コレクタ電極
10: IGBT, 12: Semiconductor substrate, 12a: Top surface, 12b: Bottom surface, 22: Trench, 24: Gate insulating film, 26: Gate electrode, 28: Interlayer insulating film, 30: Emitter region, 32: Body region, 32a: Contact area, 32b: Main body area, 34: Drift area, 36: Buffer area, 37: Interface, 38: Collector area, 70: Emitter electrode, 72: Collector electrode
Claims (5)
半導体基板と、
前記半導体基板の上面に設けられているエミッタ電極と、
前記半導体基板の下面に設けられているコレクタ電極と、
ゲート電極と、
ゲート絶縁膜、
を有しており、
前記半導体基板が、
前記半導体基板の前記下面に露出しており、前記コレクタ電極に接しているp型のコレクタ領域と、
前記コレクタ領域の上側に配置されているn型領域と、
前記n型領域によって前記コレクタ領域から分離されているp型のボディ領域と、
前記半導体基板の前記上面に露出しており、前記ボディ領域によって前記n型領域から分離されており、前記エミッタ電極に接しているn型のエミッタ領域、
を有しており、
前記ゲート電極が、前記エミッタ領域と前記n型領域を分離する範囲の前記ボディ領域に前記ゲート絶縁膜を介して対向しており、
前記n型領域の前記コレクタ領域との界面におけるn型不純物濃度が、前記n型領域のn型不純物濃度の最小値の100倍以上である、
絶縁ゲート型バイポーラトランジスタ。 It is an insulated gate type bipolar transistor.
With a semiconductor substrate
An emitter electrode provided on the upper surface of the semiconductor substrate and
A collector electrode provided on the lower surface of the semiconductor substrate and
With the gate electrode
Gate insulating film,
Have and
The semiconductor substrate
A p-type collector region exposed on the lower surface of the semiconductor substrate and in contact with the collector electrode,
An n-type region located above the collector region and
A p-type body region separated from the collector region by the n-type region,
An n-type emitter region that is exposed on the upper surface of the semiconductor substrate, is separated from the n-type region by the body region, and is in contact with the emitter electrode.
Have and
The gate electrode faces the body region in a range that separates the emitter region and the n-type region via the gate insulating film.
The n-type impurity concentration at the interface of the n-type region with the collector region is 100 times or more the minimum value of the n-type impurity concentration in the n-type region.
Insulated gate type bipolar transistor.
前記コレクタ領域の上側に配置されているバッファ領域と、
前記バッファ領域の上側に配置されており、前記バッファ領域よりも低い略一定のn型不純物濃度を有するドリフト領域、
を有し、
前記バッファ領域のn型不純物濃度が、前記バッファ領域と前記コレクタ領域の前記界面の位置よりも前記半導体基板の前記上面側に第1のピークを有するように分布している、請求項1に記載の絶縁ゲート型バイポーラトランジスタ。 The n-type region
The buffer area located above the collector area and
A drift region that is located above the buffer region and has a substantially constant n-type impurity concentration lower than that of the buffer region.
Have,
The first aspect of claim 1, wherein the n-type impurity concentration in the buffer region is distributed so as to have a first peak on the upper surface side of the semiconductor substrate with respect to the position of the interface between the buffer region and the collector region. Insulated gate type bipolar transistor.
前記第1のピークのn型不純物濃度が、前記第2のピークのn型不純物濃度よりも高い、請求項2に記載の絶縁ゲート型バイポーラトランジスタ。 The n-type impurity concentration in the buffer region is distributed so as to have a second peak on the upper surface side of the position of the first peak.
The insulated gate bipolar transistor according to claim 2, wherein the n-type impurity concentration of the first peak is higher than the n-type impurity concentration of the second peak.
前記第2のピークのn型不純物濃度が、前記第3のピークのn型不純物濃度よりも高く、
前記半導体基板の厚み方向における前記第1のピークの位置から前記第2のピークの位置までの距離が、前記厚み方向における前記第2のピークの位置から前記第3のピークの位置までの距離よりも長い、請求項3に記載の絶縁ゲート型バイポーラトランジスタ。 The n-type impurity concentration in the buffer region is distributed so as to have a third peak on the upper surface side of the position of the second peak.
The n-type impurity concentration of the second peak is higher than the n-type impurity concentration of the third peak.
The distance from the position of the first peak to the position of the second peak in the thickness direction of the semiconductor substrate is larger than the distance from the position of the second peak to the position of the third peak in the thickness direction. The insulated gate bipolar transistor according to claim 3, which is also long.
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