JP2020188168A - Insulated gate bipolar transistor - Google Patents

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裕貴 薬師川
Yuki Yakushigawa
裕貴 薬師川
賢 妹尾
Masaru Senoo
賢 妹尾
征典 宮田
Masanori Miyata
征典 宮田
秀司 米田
Shuji Yoneda
秀司 米田
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Abstract

To provide a technique that can secure the short-circuit tolerance quantity of an IGBT.SOLUTION: An insulated gate bipolar transistor includes a semiconductor substrate, an emitter electrode, a collector electrode, a gate electrode, and a gate insulating film. The semiconductor substrate includes a p-type collector region exposed at a lower surface of the semiconductor substrate and in contact with the collector electrode, an n-type region disposed on an upper side of the collector region, a p-type body region separated from the collector region by the n-type region, and an n-type emitter region exposed at an upper surface of the semiconductor substrate, separated from the n-type region by the body region, and in contact with the emitter electrode. The gate electrode faces the body region in the range of separating the emitter region and the n-type region through a gate insulating film. The n-type impurity concentration at the interface with the collector region in the n-type region is 100 times or more the minimum value of the n-type impurity concentration of the n-type region.SELECTED DRAWING: Figure 2

Description

本明細書に開示の技術は、絶縁ゲート型バイポーラトランジスタに関する。 The techniques disclosed herein relate to insulated gate bipolar transistors.

特許文献１には、コレクタ領域と、ｎ型領域と、ボディ領域と、エミッタ領域を有する半導体基板を備える絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ（Insulated Gate Bipolar Transistor））が開示されている。半導体基板の上面にはエミッタ電極が設けられており、半導体基板の下面にはコレクタ電極が設けられている。コレクタ領域は、ｐ型であり、半導体基板の下面に露出しており、コレクタ電極に接している。ｎ型領域は、コレクタ領域の上側に配置されている。このＩＧＢＴでは、コレクタ領域のｐ型不純物のピーク濃度が、ｎ型領域のｎ型不純物のピーク濃度の１０倍から１００倍とされている。 Patent Document 1 discloses an insulated gate bipolar transistor (IGBT) including a semiconductor substrate having a collector region, an n-type region, a body region, and an emitter region. An emitter electrode is provided on the upper surface of the semiconductor substrate, and a collector electrode is provided on the lower surface of the semiconductor substrate. The collector region is p-shaped, is exposed on the lower surface of the semiconductor substrate, and is in contact with the collector electrode. The n-type region is arranged above the collector region. In this IGBT, the peak concentration of p-type impurities in the collector region is 10 to 100 times the peak concentration of n-type impurities in the n-type region.

特許文献１のＩＧＢＴでは、ｎ型領域のｎ型不純物のピーク濃度に対するコレクタ領域のｐ型不純物のピーク濃度を上記の範囲に制御することにより、コレクタ領域からｎ型領域へのホールの流入を抑制する。これにより、コレクタ領域とｎ型領域の間のｐｎ接合部に加わる電界が低減され、ＩＧＢＴの短絡耐量が向上すると記載されている。 In the IGBT of Patent Document 1, the inflow of holes from the collector region to the n-type region is suppressed by controlling the peak concentration of the p-type impurities in the collector region with respect to the peak concentration of the n-type impurities in the n-type region within the above range. To do. It is described that this reduces the electric field applied to the pn junction between the collector region and the n-type region, and improves the short-circuit tolerance of the IGBT.

特開２００７−２４３２１２号公報JP-A-2007-243212

本発明者らの研究の結果、特許文献１のＩＧＢＴのようにコレクタ領域のｐ型不純物のピーク濃度を制御したとしても、ＩＧＢＴの短絡耐量が低下する場合があることが判明した。本明細書は、ＩＧＢＴの短絡耐量を確保することができる技術を提供する。 As a result of the research by the present inventors, it has been found that even if the peak concentration of p-type impurities in the collector region is controlled as in the IGBT of Patent Document 1, the short-circuit tolerance of the IGBT may decrease. The present specification provides a technique capable of ensuring a short-circuit withstand capability of an IGBT.

本明細書は、絶縁ゲート型バイポーラトランジスタを開示する。前記絶縁ゲート型バイポーラトランジスタは、半導体基板と、前記半導体基板の上面に設けられているエミッタ電極と、前記半導体基板の下面に設けられているコレクタ電極と、ゲート電極と、ゲート絶縁膜を有している。前記半導体基板が、前記半導体基板の前記下面に露出しており、前記コレクタ電極に接しているｐ型のコレクタ領域と、前記コレクタ領域の上側に配置されているｎ型領域と、前記ｎ型領域によって前記コレクタ領域から分離されているｐ型のボディ領域と、前記半導体基板の前記上面に露出しており、前記ボディ領域によって前記ｎ型領域から分離されており、前記エミッタ電極に接しているｎ型のエミッタ領域を有している。前記ゲート電極が、前記エミッタ領域と前記ｎ型領域を分離する範囲の前記ボディ領域に前記ゲート絶縁膜を介して対向している。前記ｎ型領域の前記コレクタ領域との界面におけるｎ型不純物濃度が、前記ｎ型領域のｎ型不純物濃度の最小値の１００倍以上である。 The present specification discloses an insulated gate type bipolar transistor. The insulated gate bipolar transistor includes a semiconductor substrate, an emitter electrode provided on the upper surface of the semiconductor substrate, a collector electrode provided on the lower surface of the semiconductor substrate, a gate electrode, and a gate insulating film. ing. The semiconductor substrate is exposed on the lower surface of the semiconductor substrate, and has a p-type collector region in contact with the collector electrode, an n-type region arranged above the collector region, and the n-type region. The p-type body region separated from the collector region and the n-type region exposed on the upper surface of the semiconductor substrate, separated from the n-type region by the body region, and in contact with the emitter electrode. It has a type emitter region. The gate electrode faces the body region in a range that separates the emitter region and the n-type region via the gate insulating film. The n-type impurity concentration at the interface of the n-type region with the collector region is 100 times or more the minimum value of the n-type impurity concentration in the n-type region.

図４は、コレクタ領域とｎ型領域の不純物濃度分布を示している。図４の参照符号２３４は、ｎ型不純物の濃度分布を示しており、参照符号２３８は、ｐ型不純物の濃度分布を示している。図４は、参照符号２３８ａ〜参照符号２３８ｃのように３つの異なるｐ型不純物濃度分布を示している。図４において、ｐ型不純物濃度がｎ型不純物濃度よりも高い領域がｐ型のコレクタ領域であり、ｎ型不純物濃度がｐ型不純物濃度よりも高い領域がｎ型領域である。また、グラフ２３４とグラフ２３８ａ〜２３８ｃとの交点Ｘ、Ｙ、Ｚの位置が、コレクタ領域とｎ型領域の間の界面（すなわち、ｐｎ接合部）である。グラフ２３８ａ〜２３８ｃのようにｐ型不純物濃度を変化させると、ｐｎ接合部における不純物濃度が変化する。また、図５は、図４のようにｐ型不純物濃度を変化させた各場合において、半導体基板に加わる電界の変化をシミュレーションした結果を示している。なお、図４、５は、説明のために例示されたものであり、本願明細書に開示の技術は図４、５の構成に限定されるものではない。図５の参照符号Ａが図４の参照符号２３８ａの不純物濃度分布に対応するグラフであり、図５の参照符号Ｂが図４の参照符号２３８ｂの不純物濃度分布に対応するグラフであり、図５の参照符号Ｃが図４の参照符号２３８ｃの不純物濃度分布に対応するグラフである。図４及び図５に例示されるように、参照符号２３８ａで示す分布では、ｎ型領域とコレクタ領域との界面におけるｎ型不純物濃度の値（点Ｘ）が、ｎ型領域のｎ型不純物濃度の最小値（点Ｍ）の１００倍未満である。このような構成では、図５の参照符号Ａに示すように、半導体基板に加わる電界が高くなることが判明した。一方、参照符号２３８ｂ、２３８ｃで示す分布では、ｎ型領域のコレクタ領域との界面におけるｎ型不純物濃度（点Ｙ及び点Ｚ）が、ｎ型領域のｎ型不純物濃度の最小値の１００倍以上である。このような構成では、図５の参照符号Ｂ、Ｃに示すように、半導体基板に加わる電界が顕著に低減する。 FIG. 4 shows the impurity concentration distribution in the collector region and the n-type region. Reference numeral 234 in FIG. 4 indicates a concentration distribution of n-type impurities, and reference numeral 238 indicates a concentration distribution of p-type impurities. FIG. 4 shows three different p-type impurity concentration distributions as reference numerals 238a to 238c. In FIG. 4, the region where the p-type impurity concentration is higher than the n-type impurity concentration is the p-type collector region, and the region where the n-type impurity concentration is higher than the p-type impurity concentration is the n-type region. Further, the positions of the intersections X, Y, and Z between the graph 234 and the graphs 238a to 238c are the interfaces (that is, the pn junction) between the collector region and the n-type region. When the p-type impurity concentration is changed as shown in the graphs 238a to 238c, the impurity concentration at the pn junction changes. Further, FIG. 5 shows the result of simulating the change of the electric field applied to the semiconductor substrate in each case where the p-type impurity concentration is changed as shown in FIG. It should be noted that FIGS. 4 and 5 are exemplified for the sake of explanation, and the techniques disclosed in the present specification are not limited to the configurations of FIGS. 4 and 5. Reference numeral A in FIG. 5 is a graph corresponding to the impurity concentration distribution of reference numeral 238a in FIG. 4, reference numeral B in FIG. 5 is a graph corresponding to the impurity concentration distribution of reference numeral 238b in FIG. 4, and FIG. Reference numeral C is a graph corresponding to the impurity concentration distribution of reference numeral 238c in FIG. As illustrated in FIGS. 4 and 5, in the distribution indicated by reference numeral 238a, the value of the n-type impurity concentration (point X) at the interface between the n-type region and the collector region is the n-type impurity concentration in the n-type region. It is less than 100 times the minimum value (point M) of. In such a configuration, as shown by reference numeral A in FIG. 5, it was found that the electric field applied to the semiconductor substrate is high. On the other hand, in the distribution indicated by reference numerals 238b and 238c, the n-type impurity concentration (point Y and Z) at the interface of the n-type region with the collector region is 100 times or more the minimum value of the n-type impurity concentration in the n-type region. Is. In such a configuration, as shown by reference numerals B and C in FIG. 5, the electric field applied to the semiconductor substrate is remarkably reduced.

以上に説明したように、本明細書が開示する絶縁ゲート型バイポーラトランジスタでは、ｎ型領域とコレクタ領域の界面のｎ型不純物濃度がｎ型領域のｎ型不純物濃度の最小値の１００倍以上であるので、半導体基板に加わる電界が顕著に低減する。したがって、この絶縁ゲート型バイポーラトランジスタは、高い短絡耐量を有する。 As described above, in the insulated gate bipolar transistor disclosed in the present specification, the n-type impurity concentration at the interface between the n-type region and the collector region is 100 times or more the minimum value of the n-type impurity concentration in the n-type region. Therefore, the electric field applied to the semiconductor substrate is remarkably reduced. Therefore, this insulated gate bipolar transistor has a high short-circuit tolerance.

実施例１のＩＧＢＴ１０の断面図。Sectional drawing of the IGBT 10 of Example 1. FIG. 図１のＩＩ−ＩＩ線における不純物濃度分布を示すグラフ。The graph which shows the impurity concentration distribution in line II-II of FIG. 実施例２のＩＧＢＴの図２に対応する断面における不純物濃度分布を示すグラフ。The graph which shows the impurity concentration distribution in the cross section corresponding to FIG. 2 of the IGBT of Example 2. FIG. 実施形態のＩＧＢＴと比較例のＩＧＢＴそれぞれの不純物濃度分布を示す図。The figure which shows the impurity concentration distribution of each of the IGBT of the embodiment and the IGBT of the comparative example. 図４に示す各不純物濃度分布における半導体基板に加わる電界のシミュレーション結果を示す図。The figure which shows the simulation result of the electric field applied to the semiconductor substrate in each impurity concentration distribution shown in FIG.

（実施例１）
図１は、実施例１の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という。）１０を示している。ＩＧＢＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。半導体基板１２は、例えば、Ｓｉ（シリコン）や、ＳｉＣ（炭化シリコン）といった半導体材料により構成されている。半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、図１の紙面に対して垂直方向に沿って互いに平行に伸びている。 (Example 1)
FIG. 1 shows an insulated gate bipolar transistor (hereinafter referred to as an IGBT (Insulated Gate Bipolar Transistor)) 10 of the first embodiment. The IGBT 10 includes a semiconductor substrate 12, electrodes, an insulating layer, and the like. The semiconductor substrate 12 is made of a semiconductor material such as Si (silicon) or SiC (silicon carbide). A plurality of trenches 22 are provided on the upper surface 12a of the semiconductor substrate 12. Each trench 22 extends parallel to each other along the direction perpendicular to the paper surface of FIG.

各トレンチ２２の内面は、ゲート絶縁膜２４に覆われている。各トレンチ２２の内部には、ゲート電極２６が配置されている。ゲート電極２６は、ゲート絶縁膜２４の表面を覆っている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。 The inner surface of each trench 22 is covered with a gate insulating film 24. A gate electrode 26 is arranged inside each trench 22. The gate electrode 26 covers the surface of the gate insulating film 24. The gate electrode 26 is insulated from the semiconductor substrate 12 by the gate insulating film 24. The upper surface of each gate electrode 26 is covered with an interlayer insulating film 28.

半導体基板１２の上面１２ａには、エミッタ電極７０が配置されている。エミッタ電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。エミッタ電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、コレクタ電極７２が配置されている。コレクタ電極７２は、半導体基板１２の下面１２ｂに接している。 An emitter electrode 70 is arranged on the upper surface 12a of the semiconductor substrate 12. The emitter electrode 70 is in contact with the upper surface 12a of the semiconductor substrate 12 at a portion where the interlayer insulating film 28 is not provided. The emitter electrode 70 is insulated from the gate electrode 26 by an interlayer insulating film 28. A collector electrode 72 is arranged on the lower surface 12b of the semiconductor substrate 12. The collector electrode 72 is in contact with the lower surface 12b of the semiconductor substrate 12.

半導体基板１２の内部には、複数のエミッタ領域３０、ボディ領域３２、ドリフト領域３４、バッファ領域３６及びコレクタ領域３８が設けられている。 A plurality of emitter regions 30, body regions 32, drift regions 34, buffer regions 36, and collector regions 38 are provided inside the semiconductor substrate 12.

各エミッタ領域３０は、ｎ型領域である。各エミッタ領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各エミッタ領域３０は、エミッタ電極７０に接している。各エミッタ領域３０は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。各エミッタ領域３０は、トレンチ２２の上端部においてゲート絶縁膜２４に接している。 Each emitter region 30 is an n-type region. Each emitter region 30 is arranged at a position exposed on the upper surface 12a of the semiconductor substrate 12. Each emitter region 30 is in contact with the emitter electrode 70. Each emitter region 30 is in contact with the gate insulating film 24 on the side surface of the trench 22. Each emitter region 30 is in contact with the gate insulating film 24 at the upper end of the trench 22.

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各エミッタ領域３０に接している。ボディ領域３２は、２つのエミッタ領域３０に挟まれた範囲から、各エミッタ領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａと、メインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのエミッタ領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、エミッタ電極７０に接している。メインボディ領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。メインボディ領域３２ｂは、エミッタ領域３０の下側でゲート絶縁膜２４に接している。メインボディ領域３２ｂは、ゲート絶縁膜２４を介してゲート電極２６に対向している。 The body region 32 is a p-type region. The body region 32 is in contact with each emitter region 30. The body region 32 extends from the range sandwiched between the two emitter regions 30 to the lower side of each emitter region 30. The body region 32 has a contact region 32a and a main body region 32b. The contact region 32a has a higher p-type impurity concentration than the main body region 32b. The contact region 32a is arranged in a range sandwiched between the two emitter regions 30. The contact region 32a is in contact with the emitter electrode 70. The main body region 32b is in contact with the gate insulating film 24 on the side surface of the trench 22. The main body region 32b is in contact with the gate insulating film 24 below the emitter region 30. The main body region 32b faces the gate electrode 26 via the gate insulating film 24.

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によって各エミッタ領域３０から分離されている。ドリフト領域３４は、ボディ領域３２の下側でトレンチ２２の下端部近傍のゲート絶縁膜２４に接している。ドリフト領域３４は、エミッタ領域３０及びバッファ領域３６よりも低いｎ型不純物濃度を有している。ドリフト領域３４は、略一定のｎ型不純物濃度を有している。具体的には、ドリフト領域３４は、そのｎ型不純物濃度の平均値に対して、例えば±１０％以内のｎ型不純物濃度を有する領域である。 The drift region 34 is an n-type region. The drift region 34 is arranged below the body region 32 and is separated from each emitter region 30 by the body region 32. The drift region 34 is in contact with the gate insulating film 24 near the lower end of the trench 22 on the lower side of the body region 32. The drift region 34 has an n-type impurity concentration lower than that of the emitter region 30 and the buffer region 36. The drift region 34 has a substantially constant n-type impurity concentration. Specifically, the drift region 34 is a region having an n-type impurity concentration within ± 10% of the average value of the n-type impurity concentration.

バッファ領域３６は、ドリフト領域３４よりも高いｎ型不純物濃度を有するｎ型領域である。バッファ領域３６は、ドリフト領域３４の下側に設けられている。バッファ領域３６とドリフト領域３４は、連続するｎ型領域である。 The buffer region 36 is an n-type region having a higher n-type impurity concentration than the drift region 34. The buffer area 36 is provided below the drift area 34. The buffer area 36 and the drift area 34 are continuous n-type areas.

コレクタ領域３８は、ｐ型領域である。コレクタ領域３８は、バッファ領域３６の下側に設けられている。コレクタ領域３８は、半導体基板１２の下面１２ｂに露出している。コレクタ領域３８は、コレクタ電極７２に接している。 The collector region 38 is a p-type region. The collector area 38 is provided below the buffer area 36. The collector region 38 is exposed on the lower surface 12b of the semiconductor substrate 12. The collector region 38 is in contact with the collector electrode 72.

図２は、図１のＩＩ−ＩＩ線における不純物濃度分布を示すグラフである。すなわち、図２は、半導体基板１２の下面１２ｂ側の不純物濃度の分布を示している。図２に示すように、バッファ領域３６のコレクタ領域３８との界面３７（すなわち、ｐｎ接合部）におけるｎ型不純物濃度（約４．０×１０１６ｃｍ−３）は、ドリフト領域３４のｎ型不純物濃度の最小値（図２の参照符号ｍで示す位置におけるｎ型不純物濃度（約８．０×１０１３ｃｍ−３））の１００倍以上（約５００倍）である。また、バッファ領域３６のｎ型不純物濃度は、バッファ領域３６とコレクタ領域３８との界面３７よりも上面１２ａ側にピークＰ１を有するように分布している。 FIG. 2 is a graph showing the impurity concentration distribution on the line II-II of FIG. That is, FIG. 2 shows the distribution of the impurity concentration on the lower surface 12b side of the semiconductor substrate 12. As shown in FIG. 2, the n-type impurity concentration (about 4.0 × 10 16 cm -3 ) at the interface 37 (that is, the pn junction) of the buffer region 36 with the collector region 38 is the n-type of the drift region 34. It is 100 times or more (about 500 times) of the minimum value of the impurity concentration (n-type impurity concentration (about 8.0 × 10 13 cm -3 ) at the position indicated by the reference numeral m in FIG. 2). Further, the n-type impurity concentration in the buffer region 36 is distributed so as to have a peak P1 on the upper surface 12a side of the interface 37 between the buffer region 36 and the collector region 38.

次に、ＩＧＢＴ１０の動作について説明する。ゲート電極２６にゲート閾値以上の電位（すなわち、ゲート−エミッタ間電圧）を印加すると、ゲート絶縁膜２４に隣接する範囲のメインボディ領域３２ｂにチャネルが形成される。コレクタ電極７２がエミッタ電極７０よりも高電位となる電位が印加されている状態では、チャネルが形成されると、電子が、エミッタ電極７０から、エミッタ領域３０、メインボディ領域３２ｂのチャネル、ドリフト領域３４、バッファ領域３６及びコレクタ領域３８を経由してコレクタ電極７２へ流れる。また、ホールが、コレクタ電極７２から、コレクタ領域３８、バッファ領域３６、ドリフト領域３４、メインボディ領域３２ｂ及びコンタクト領域３２ａを経由してエミッタ電極７０へ流れる。すなわち、ＩＧＢＴ１０がオンする。本実施例のＩＧＢＴ１０では、バッファ領域３６とコレクタ領域３８の界面３７のｎ型不純物濃度が比較的高い（ドリフト領域３４のｎ型不純物濃度の最小値の１００倍以上）ので、当該界面３７におけるｐｎ接合部の接合容量が比較的大きい。接合容量が大きいと、ｐｎ接合部を電流が流れ易くなるため、ＩＧＢＴ１０のオン状態において、エミッタ領域３０からバッファ領域３６に流入した電子がコレクタ電極７２へ排出され易い。このため、バッファ領域３６に電子が蓄積され難く、バッファ領域３６内で生じる電界が低減される。このため、ＩＧＢＴ１０は、高い短絡耐量を有する。 Next, the operation of the IGBT 10 will be described. When a potential equal to or higher than the gate threshold value (that is, a gate-emitter voltage) is applied to the gate electrode 26, a channel is formed in the main body region 32b in a range adjacent to the gate insulating film 24. In a state where a potential higher than that of the emitter electrode 70 is applied to the collector electrode 72, when a channel is formed, electrons are emitted from the emitter electrode 70 to the emitter region 30, the channel of the main body region 32b, and the drift region. It flows to the collector electrode 72 via 34, the buffer region 36, and the collector region 38. Further, holes flow from the collector electrode 72 to the emitter electrode 70 via the collector region 38, the buffer region 36, the drift region 34, the main body region 32b, and the contact region 32a. That is, the IGBT 10 is turned on. In the IGBT 10 of this embodiment, the n-type impurity concentration at the interface 37 between the buffer region 36 and the collector region 38 is relatively high (100 times or more the minimum value of the n-type impurity concentration in the drift region 34), so that the pn at the interface 37 The junction capacity of the junction is relatively large. When the junction capacitance is large, a current easily flows through the pn junction, so that the electrons flowing from the emitter region 30 into the buffer region 36 are likely to be discharged to the collector electrode 72 when the IGBT 10 is on. Therefore, electrons are less likely to be accumulated in the buffer region 36, and the electric field generated in the buffer region 36 is reduced. Therefore, the IGBT 10 has a high short circuit tolerance.

その後、ゲート電極２６の電位を低下させると、チャネルが消失し、ＩＧＢＴ１０がオフする。すると、ＩＧＢＴ１０がオンしているときにドリフト領域３４内に存在していたホールが、コンタクト領域３２ａを介してエミッタ電極７０へ排出される。このようなホールに起因する電流が流れることにより、ＩＧＢＴ１０がターンオフするときに損失が生じる。しかしながら、実施例１のＩＧＢＴ１０では、以下に説明するように、ターンオフするときに生じる損失が抑制される。上述したように、コレクタ領域３８とバッファ領域３６の界面３７におけるｎ型不純物濃度が高いので、ＩＧＢＴ１０は高い短絡耐量を有する。言い換えると、界面３７におけるｎ型不純物濃度が高ければ、コレクタ領域３８のｐ型不純物のピーク濃度が低くても、高い短絡耐量を確保することができる。このため、ＩＧＢＴ１０では、コレクタ領域３８のｐ型不純物のピーク濃度が比較的低い値に調整されている。コレクタ領域３８のｐ型不純物のピーク濃度が低いと、ＩＧＢＴ１０のオン状態において、コレクタ領域３８からドリフト領域３４へ流入するホールが抑制される。したがって、ＩＧＢＴ１０がオフしたときに排出されるホールに起因する電流（いわゆる、テール電流）が流れる時間が短い。このように、本実施例のＩＧＢＴ１０は、オフするときに生じる損失が小さい。 After that, when the potential of the gate electrode 26 is lowered, the channel disappears and the IGBT 10 is turned off. Then, the holes existing in the drift region 34 when the IGBT 10 is turned on are discharged to the emitter electrode 70 via the contact region 32a. The flow of current due to such holes causes a loss when the IGBT 10 turns off. However, in the IGBT 10 of the first embodiment, the loss generated at the time of turn-off is suppressed as described below. As described above, since the concentration of n-type impurities at the interface 37 between the collector region 38 and the buffer region 36 is high, the IGBT 10 has a high short-circuit tolerance. In other words, if the concentration of n-type impurities at the interface 37 is high, a high short-circuit tolerance can be ensured even if the peak concentration of p-type impurities in the collector region 38 is low. Therefore, in the IGBT 10, the peak concentration of the p-type impurity in the collector region 38 is adjusted to a relatively low value. When the peak concentration of the p-type impurity in the collector region 38 is low, the holes flowing from the collector region 38 to the drift region 34 are suppressed in the ON state of the IGBT 10. Therefore, the time for the current (so-called tail current) caused by the hole discharged when the IGBT 10 is turned off is short. As described above, the IGBT 10 of this embodiment has a small loss when it is turned off.

なお、上述した実施例１では、バッファ領域３６のｎ型不純物濃度が、バッファ領域３６とコレクタ領域３８との界面３７よりも上面１２ａ側にピークＰ１を有するように分布していた。しかしながら、ピークＰ１は、界面３７よりも下面１２ｂ側に位置してもよい。 In Example 1 described above, the n-type impurity concentration in the buffer region 36 was distributed so as to have a peak P1 on the upper surface 12a side of the interface 37 between the buffer region 36 and the collector region 38. However, the peak P1 may be located on the lower surface 12b side of the interface 37.

（実施例２）
次に、実施例２のＩＧＢＴについて説明する。実施例２のＩＧＢＴでは、バッファ領域１３６のｎ型不純物濃度の分布が、実施例１のバッファ領域３６と異なる。図３は、図２と同じ断面における不純物濃度分布を示している。図３に示すように、実施例２のＩＧＢＴでは、バッファ領域１３６のｎ型不純物濃度が、実施例１で説明したピークＰ１に加えて、ピークＰ２及びピークＰ３をさらに有している。ピークＰ２は、ピークＰ１よりも半導体基板１２の上面１２ａ側に位置しており、ピークＰ３は、ピークＰ２よりも半導体基板１２の上面１２ａ側に位置している。ピークＰ２のｎ型不純物濃度は、ピークＰ１のｎ型不純物濃度よりも低く、ピークＰ３のｎ型不純物濃度は、ピークＰ２のｎ型不純物濃度よりも低い。 (Example 2)
Next, the IGBT of the second embodiment will be described. In the IGBT of Example 2, the distribution of the n-type impurity concentration in the buffer region 136 is different from that of the buffer region 36 of Example 1. FIG. 3 shows the impurity concentration distribution in the same cross section as in FIG. As shown in FIG. 3, in the IGBT of Example 2, the n-type impurity concentration in the buffer region 136 has a peak P2 and a peak P3 in addition to the peak P1 described in Example 1. The peak P2 is located closer to the upper surface 12a of the semiconductor substrate 12 than the peak P1, and the peak P3 is located closer to the upper surface 12a of the semiconductor substrate 12 than the peak P2. The n-type impurity concentration of peak P2 is lower than the n-type impurity concentration of peak P1, and the n-type impurity concentration of peak P3 is lower than the n-type impurity concentration of peak P2.

また、半導体基板１２の厚み方向において、ピークＰ１の位置からピークＰ２の位置までの距離Ｄ１が、ピークＰ２の位置からピークＰ３の位置までの距離Ｄ２よりも長い。また、ピークＰ１のｎ型不純物濃度とピークＰ２のｎ型不純物濃度の差Ｃ１が、ピークＰ２のｎ型不純物濃度とピークＰ３のｎ型不純物濃度の差Ｃ２よりも大きい。 Further, in the thickness direction of the semiconductor substrate 12, the distance D1 from the position of the peak P1 to the position of the peak P2 is longer than the distance D2 from the position of the peak P2 to the position of the peak P3. Further, the difference C1 between the n-type impurity concentration of the peak P1 and the n-type impurity concentration of the peak P2 is larger than the difference C2 between the n-type impurity concentration of the peak P2 and the n-type impurity concentration of the peak P3.

実施例２のＩＧＢＴでは、実施例１と同様に、バッファ領域１３６とコレクタ領域３８の界面１３７のｎ型不純物濃度が、ドリフト領域１３４のｎ型不純物濃度の最小値の１００倍以上であるため、実施例１と同様の作用効果を奏することができる。 In the IGBT of the second embodiment, similarly to the first embodiment, the n-type impurity concentration at the interface 137 between the buffer region 136 and the collector region 38 is 100 times or more the minimum value of the n-type impurity concentration in the drift region 134. It is possible to obtain the same action and effect as in Example 1.

また、本実施例では、バッファ領域１３６のｎ型不純物濃度が、３つのピークＰ１、Ｐ２、Ｐ３を有する。ピークＰ１とピークＰ２の間の距離Ｄ１が比較的長いので、バッファ領域１３６の厚みを、実施例１のバッファ領域３６の厚みよりも大きく確保することができる。このように、本実施例のＩＧＢＴは、バッファ領域１３６の厚みが大きいので、例えば、半導体基板１２の下面１２ｂ側に破損が生じた場合であっても、当該破損の影響がドリフト領域３４に達することが抑制される。したがって、本実施例のＩＧＢＴは、その耐圧等の特性が変動することを抑制することができる。 Further, in this embodiment, the n-type impurity concentration in the buffer region 136 has three peaks P1, P2, and P3. Since the distance D1 between the peak P1 and the peak P2 is relatively long, the thickness of the buffer region 136 can be secured larger than the thickness of the buffer region 36 of the first embodiment. As described above, in the IGBT of the present embodiment, since the buffer region 136 has a large thickness, for example, even if the lower surface 12b side of the semiconductor substrate 12 is damaged, the influence of the damage reaches the drift region 34. Is suppressed. Therefore, the IGBT of this embodiment can suppress fluctuations in characteristics such as withstand voltage.

また、本実施例では、ピークＰ１とピークＰ２のｎ型不純物濃度差Ｃ１が、ピークＰ２とピークＰ３のｎ型不純物濃度差Ｃ２よりも大きい。すなわち、ピークＰ２及びピークＰ３のｎ型不純物濃度は、比較的低い。このため、バッファ領域１３６の厚みを確保しつつ、バッファ領域１３６全体のドナーの量を比較的低くすることができる。このため、このＩＧＢＴでは、界面１３７におけるｐｎ接合部に加わる電界がそれほど高くならず、短絡耐量を確保することができる。 Further, in this embodiment, the n-type impurity concentration difference C1 between the peak P1 and the peak P2 is larger than the n-type impurity concentration difference C2 between the peak P2 and the peak P3. That is, the n-type impurity concentrations of peak P2 and peak P3 are relatively low. Therefore, the amount of donors in the entire buffer region 136 can be relatively low while ensuring the thickness of the buffer region 136. Therefore, in this IGBT, the electric field applied to the pn junction at the interface 137 does not become so high, and the short-circuit tolerance can be secured.

なお、実施例２では、バッファ領域１３６のｎ型不純物濃度が、ピークＰ１、Ｐ２、Ｐ３を有するように分布していたが、他の実施例ではピークＰ３は有していなくてもよい。 In Example 2, the n-type impurity concentration in the buffer region 136 was distributed so as to have peaks P1, P2, and P3, but in other examples, the peak P3 may not be present.

上述した実施例の構成要素と、請求項の構成要素との関係について説明する。実施例のドリフト領域３４及びバッファ領域３６が、請求項の「ｎ型領域」の一例である。実施例のピークＰ１、ピークＰ２及びピークＰ３が、それぞれ請求項の「第１のピーク」、「第２のピーク」及び「第３のピーク」の一例である。 The relationship between the components of the above-described embodiment and the components of the claims will be described. The drift region 34 and the buffer region 36 of the embodiment are examples of the “n-type region” of the claim. The peak P1, peak P2, and peak P3 of the embodiment are examples of the "first peak", "second peak", and "third peak" of the claims, respectively.

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed herein are listed below. In addition, each of the following technical elements is useful independently.

本明細書が開示する一例の半導体装置では、ｎ型領域が、コレクタ領域の上側に配置されているバッファ領域と、バッファ領域の上側に配置されており、バッファ領域よりも低い略一定のｎ型不純物濃度を有するドリフト領域を有してもよい。バッファ領域のｎ型不純物濃度が、バッファ領域とコレクタ領域の界面の位置よりも半導体基板の上面側に第１のピークを有するように分布してもよい。なお、略一定とは、平均値に対して±１０％以内の範囲でｎ型不純物濃度が分布していることを意味する。 In the example semiconductor device disclosed in the present specification, the n-type region is arranged in the buffer area above the collector area and above the buffer area, and is substantially constant n-type lower than the buffer area. It may have a drift region having an impurity concentration. The n-type impurity concentration in the buffer region may be distributed so as to have a first peak on the upper surface side of the semiconductor substrate rather than the position of the interface between the buffer region and the collector region. In addition, substantially constant means that the n-type impurity concentration is distributed within ± 10% of the average value.

本明細書が開示する一例の半導体装置では、バッファ領域のｎ型不純物濃度が、第１のピークの位置よりも上面側に第２のピークを有するように分布してもよい。第１のピークのｎ型不純物濃度が、第２のピークのｎ型不純物濃度よりも高くてもよい。 In the example semiconductor device disclosed in the present specification, the n-type impurity concentration in the buffer region may be distributed so as to have a second peak on the upper surface side of the position of the first peak. The n-type impurity concentration of the first peak may be higher than the n-type impurity concentration of the second peak.

このような構成では、バッファ領域の厚みを確保することができ、例えば、半導体基板の下面に破損が生じた場合に、その影響がドリフト領域に達することを抑制することができる。 In such a configuration, the thickness of the buffer region can be secured, and for example, when the lower surface of the semiconductor substrate is damaged, it is possible to prevent the influence from reaching the drift region.

本明細書が開示する一例の半導体装置では、バッファ領域のｎ型不純物濃度が、第２のピークの位置よりも上面側に第３のピークを有するように分布してもよい。第２のピークのｎ型不純物濃度が、第３のピークのｎ型不純物濃度よりも高くてもよい。半導体基板の厚み方向における第１のピークの位置から第２のピークの位置までの距離が、前記厚み方向における第２のピークの位置から第３のピークの位置までの距離よりも長くてもよい。 In the example semiconductor device disclosed in the present specification, the n-type impurity concentration in the buffer region may be distributed so as to have a third peak on the upper surface side of the position of the second peak. The n-type impurity concentration of the second peak may be higher than the n-type impurity concentration of the third peak. The distance from the position of the first peak to the position of the second peak in the thickness direction of the semiconductor substrate may be longer than the distance from the position of the second peak to the position of the third peak in the thickness direction. ..

このような構成では、バッファ領域の厚みをさらに確保することができ、例えば、半導体基板の下面に破損が生じた場合に、その影響がドリフト領域に達することを抑制することができる。 In such a configuration, the thickness of the buffer region can be further secured, and for example, when the lower surface of the semiconductor substrate is damaged, its influence can be suppressed from reaching the drift region.

本明細書が開示する一例の半導体装置では、第１のピークのｎ型不純物濃度と第２のピークのｎ型不純物濃度の差が、第２のピークのｎ型不純物濃度と第３のピークのｎ型不純物濃度の差よりも大きくてもよい。 In the example semiconductor device disclosed in the present specification, the difference between the n-type impurity concentration of the first peak and the n-type impurity concentration of the second peak is the difference between the n-type impurity concentration of the second peak and the third peak. It may be larger than the difference in n-type impurity concentration.

このような構成では、バッファ領域の厚みを確保しつつ、バッファ領域全体の電子量を比較的低くすることができる。このため、この構成によれば、コレクタ領域とバッファ領域の界面に加わる電界がそれほど高くならず、短絡耐量を確保することができる。 In such a configuration, the amount of electrons in the entire buffer region can be relatively low while ensuring the thickness of the buffer region. Therefore, according to this configuration, the electric field applied to the interface between the collector region and the buffer region is not so high, and the short-circuit tolerance can be secured.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in the present specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１０：ＩＧＢＴ、１２：半導体基板、１２ａ：上面、１２ｂ：下面、２２：トレンチ、２４：ゲート絶縁膜、２６：ゲート電極、２８：層間絶縁膜、３０：エミッタ領域、３２：ボディ領域、３２ａ：コンタクト領域、３２ｂ：メインボディ領域、３４：ドリフト領域、３６：バッファ領域、３７：界面、３８：コレクタ領域、７０：エミッタ電極、７２：コレクタ電極

10: IGBT, 12: Semiconductor substrate, 12a: Top surface, 12b: Bottom surface, 22: Trench, 24: Gate insulating film, 26: Gate electrode, 28: Interlayer insulating film, 30: Emitter region, 32: Body region, 32a: Contact area, 32b: Main body area, 34: Drift area, 36: Buffer area, 37: Interface, 38: Collector area, 70: Emitter electrode, 72: Collector electrode

Claims (5)

絶縁ゲート型バイポーラトランジスタであって、
半導体基板と、
前記半導体基板の上面に設けられているエミッタ電極と、
前記半導体基板の下面に設けられているコレクタ電極と、
ゲート電極と、
ゲート絶縁膜、
を有しており、
前記半導体基板が、
前記半導体基板の前記下面に露出しており、前記コレクタ電極に接しているｐ型のコレクタ領域と、
前記コレクタ領域の上側に配置されているｎ型領域と、
前記ｎ型領域によって前記コレクタ領域から分離されているｐ型のボディ領域と、
前記半導体基板の前記上面に露出しており、前記ボディ領域によって前記ｎ型領域から分離されており、前記エミッタ電極に接しているｎ型のエミッタ領域、
を有しており、
前記ゲート電極が、前記エミッタ領域と前記ｎ型領域を分離する範囲の前記ボディ領域に前記ゲート絶縁膜を介して対向しており、
前記ｎ型領域の前記コレクタ領域との界面におけるｎ型不純物濃度が、前記ｎ型領域のｎ型不純物濃度の最小値の１００倍以上である、
絶縁ゲート型バイポーラトランジスタ。 It is an insulated gate type bipolar transistor.
With a semiconductor substrate
An emitter electrode provided on the upper surface of the semiconductor substrate and
A collector electrode provided on the lower surface of the semiconductor substrate and
With the gate electrode
Gate insulating film,
Have and
The semiconductor substrate
A p-type collector region exposed on the lower surface of the semiconductor substrate and in contact with the collector electrode,
An n-type region located above the collector region and
A p-type body region separated from the collector region by the n-type region,
An n-type emitter region that is exposed on the upper surface of the semiconductor substrate, is separated from the n-type region by the body region, and is in contact with the emitter electrode.
Have and
The gate electrode faces the body region in a range that separates the emitter region and the n-type region via the gate insulating film.
The n-type impurity concentration at the interface of the n-type region with the collector region is 100 times or more the minimum value of the n-type impurity concentration in the n-type region.
Insulated gate type bipolar transistor. 前記ｎ型領域が、
前記コレクタ領域の上側に配置されているバッファ領域と、
前記バッファ領域の上側に配置されており、前記バッファ領域よりも低い略一定のｎ型不純物濃度を有するドリフト領域、
を有し、
前記バッファ領域のｎ型不純物濃度が、前記バッファ領域と前記コレクタ領域の前記界面の位置よりも前記半導体基板の前記上面側に第１のピークを有するように分布している、請求項１に記載の絶縁ゲート型バイポーラトランジスタ。 The n-type region
The buffer area located above the collector area and
A drift region that is located above the buffer region and has a substantially constant n-type impurity concentration lower than that of the buffer region.
Have,
The first aspect of claim 1, wherein the n-type impurity concentration in the buffer region is distributed so as to have a first peak on the upper surface side of the semiconductor substrate with respect to the position of the interface between the buffer region and the collector region. Insulated gate type bipolar transistor. 前記バッファ領域のｎ型不純物濃度が、前記第１のピークの位置よりも前記上面側に第２のピークを有するように分布しており、
前記第１のピークのｎ型不純物濃度が、前記第２のピークのｎ型不純物濃度よりも高い、請求項２に記載の絶縁ゲート型バイポーラトランジスタ。 The n-type impurity concentration in the buffer region is distributed so as to have a second peak on the upper surface side of the position of the first peak.
The insulated gate bipolar transistor according to claim 2, wherein the n-type impurity concentration of the first peak is higher than the n-type impurity concentration of the second peak. 前記バッファ領域のｎ型不純物濃度が、前記第２のピークの位置よりも前記上面側に第３のピークを有するように分布しており、
前記第２のピークのｎ型不純物濃度が、前記第３のピークのｎ型不純物濃度よりも高く、
前記半導体基板の厚み方向における前記第１のピークの位置から前記第２のピークの位置までの距離が、前記厚み方向における前記第２のピークの位置から前記第３のピークの位置までの距離よりも長い、請求項３に記載の絶縁ゲート型バイポーラトランジスタ。 The n-type impurity concentration in the buffer region is distributed so as to have a third peak on the upper surface side of the position of the second peak.
The n-type impurity concentration of the second peak is higher than the n-type impurity concentration of the third peak.
The distance from the position of the first peak to the position of the second peak in the thickness direction of the semiconductor substrate is larger than the distance from the position of the second peak to the position of the third peak in the thickness direction. The insulated gate bipolar transistor according to claim 3, which is also long. 前記第１のピークのｎ型不純物濃度と前記第２のピークのｎ型不純物濃度の差が、前記第２のピークのｎ型不純物濃度と前記第３のピークのｎ型不純物濃度の差よりも大きい、請求項４に記載の絶縁ゲート型バイポーラトランジスタ。 The difference between the n-type impurity concentration of the first peak and the n-type impurity concentration of the second peak is larger than the difference between the n-type impurity concentration of the second peak and the n-type impurity concentration of the third peak. The large insulated gate type bipolar transistor according to claim 4.
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