JP2020184619A - Tunnel field effect transistor - Google Patents
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Abstract
Description
本発明は、直接トンネル現象によりソース領域−チャネル領域間でのキャリア輸送が可能とされ、かつ、前記ソース領域及び前記チャネル領域が同一の導電型とされるトンネル電界効果トランジスタに関する。 The present invention relates to a tunnel field effect transistor in which carrier transport between a source region and a channel region is possible by a direct tunnel phenomenon, and the source region and the channel region are of the same conductive type.
半導体集積回路の低消費電力化を目的として、構成要素としての個々のトランジスタにおける消費電力を低減させることが求められている。
そのような手法として、前記トランジスタのオン・オフのスイッチング動作を規定する閾値電圧以下の領域（サブスレッショルド領域）における電流変化率を急峻とすることで、スイッチング動作に必要な電力を低減させる研究開発が進められている。
しかしながら、電界効果トランジスタとして広く用いられるＭＯＳＦＥＴの構成では、室温での前記電流変化率が、理論的に６０ｍＶ／ｄｅｃａｄｅ以上とされ、これを下回る急峻な特性が得られない問題がある（例えば、非特許文献１参照）。
For the purpose of reducing the power consumption of semiconductor integrated circuits, it is required to reduce the power consumption of individual transistors as constituent elements.
As such a method, research and development to reduce the power required for the switching operation by making the current change rate steep in the region (subthreshold region) below the threshold voltage that defines the on / off switching operation of the transistor. Is underway.
However, in the configuration of MOSFET widely used as a field effect transistor, the current change rate at room temperature is theoretically 60 mV / decade or more, and there is a problem that steep characteristics below this cannot be obtained (for example, non-patent). See Patent Document 1).
このような問題を解決するため、ソース領域−チャネル領域間のバンド間トンネル現象を利用するトンネル電界効果型トランジスタ（ＴＦＥＴ，非特許文献２）が提案されている。前記トンネル電界効果トランジスタによれば、前記電流変化率が前記ＭＯＳＦＥＴよりも急峻なものとされ、６０ｍＶ／ｄｅｃａｄｅ未満での急峻なスイッチング動作が可能となる（図１参照）。なお、図１は、一般的な前記ＭＯＳＦＥＴ及び前記ＴＦＥＴにおけるドレイン電流の立ち上がり特性を示す図である。
しかしながら、前記ＴＦＥＴでは、構成材料を問わず、低電界領域でのトンネル確率が一律に低いことから、前記ＭＯＳＦＥＴよりも駆動電流が２桁以上低く、その結果、高速動作に必要とされる大きな駆動電流を得られない問題がある。
In order to solve such a problem, a tunnel field effect transistor (TFET, Non-Patent Document 2) that utilizes an interband tunnel phenomenon between a source region and a channel region has been proposed. According to the tunnel field effect transistor, the current change rate is steeper than that of the MOSFET, and a steep switching operation at less than 60 mV / decade is possible (see FIG. 1). Note that FIG. 1 is a diagram showing rising characteristics of drain current in the general MOSFET and the TFET.
However, in the TFET, the tunnel probability in the low electric field region is uniformly low regardless of the constituent materials, so that the drive current is two orders of magnitude lower than that of the MOSFET, and as a result, a large drive required for high-speed operation is required. There is a problem that current cannot be obtained.
こうしたことから、前記ＴＦＥＴの急峻なスイッチング特性と、前記ＭＯＳＦＥＴの駆動電流特性との双方を満足させる新たなトランジスタの開発が模索されている。
例えば、１つの素子中に前記ＴＦＥＴと前記ＭＯＳＦＥＴとの各構造を組み込んだハイブリッドＭＯＳＦＥＴが提案されている（非特許文献３参照）。
しかしながら、このハイブリッドＭＯＳＦＥＴでは、１つの素子中に前記ＴＦＥＴと前記ＭＯＳＦＥＴとの各構造を組み込むため素子構造が複雑化し、加えて、前記ＴＦＥＴと前記ＭＯＳＦＥＴとがそれぞれ独立して動作する機構とされることから制御系も複雑化する問題がある。
Therefore, the development of a new transistor that satisfies both the steep switching characteristics of the TFET and the drive current characteristics of the MOSFET is being sought.
For example, a hybrid MOSFET in which each structure of the TFET and the MOSFET is incorporated in one element has been proposed (see Non-Patent Document 3).
However, in this hybrid MOSFET, since each structure of the TFET and the MOSFET is incorporated in one element, the element structure is complicated, and in addition, the TFET and the MOSFET are operated independently. Therefore, there is a problem that the control system is also complicated.
本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、シンプルな構造により急峻なスイッチング特性と大きな駆動電流とが得られるトンネル電界効果トランジスタを提供することを課題とする。 An object of the present invention is to solve the above-mentioned problems in the past and to achieve the following object. That is, it is an object of the present invention to provide a tunnel field effect transistor capable of obtaining steep switching characteristics and a large drive current with a simple structure.
前記課題を解決するための手段としては、次の通りである。即ち、
＜１＞ ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に配されるチャネル領域が形成され、少なくとも前記ドレイン領域及び前記チャネル領域が層状に形成される半導体部と、前記半導体部の少なくとも前記チャネル領域上にゲート絶縁膜を介して配されるゲート電極とで構成されるトランジスタ構造を有し、前記ソース領域及び前記チャネル領域の各領域がｐ型又はｎ型のいずれかの導電型である第１導電型で構成されるとともに前記ドレイン領域が前記第１導電型と異なる前記導電型である第２導電型で構成され、前記ソース領域における前記導電型を付与する不純物物質の濃度が前記チャネル領域における前記不純物物質の濃度と同じかより高い濃度とされ、かつ、前記ソース領域と前記チャネル領域との間に絶縁酸化物で形成され前記ソース領域中のキャリアを前記チャネル領域に直接トンネル現象により輸送可能とされる直接トンネル層が介挿されることを特徴とするトンネル電界効果トランジスタ。
＜２＞ ソース領域及びチャネル領域の各領域がｐ型の導電型とされるとともにドレイン領域がｎ型の導電型とされるＮ型トンネル電界効果トランジスタとされ、直接トンネル層が、前記ソース領域の価電子帯と前記直接トンネル層の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ ０．５ＴＯＸを３．１７ｅＶ０．５・ｎｍ以下として構成される前記＜１＞に記載のトンネル電界効果トランジスタ。
＜３＞ ソース領域及びチャネル領域の各領域がｎ型の導電型とされるとともにドレイン領域がｐ型の導電型とされるＰ型トンネル電界効果トランジスタとされ、直接トンネル層が、前記ソース領域の伝導帯と前記直接トンネル層の価電子帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ ０．５ＴＯＸを３．５６ｅＶ０．５・ｎｍ以下として構成される前記＜１＞に記載のトンネル電界効果トランジスタ。
＜４＞ 絶縁酸化物がＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ、ＡｌＳｉＯＮ、ＨｆＳｉＯＮ及びＺｒＳｉＯＮのいずれかとされる前記＜１＞から＜３＞のいずれかに記載のトンネル電界効果トランジスタ。
＜５＞ ソース領域における不純物物質の濃度が１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択され、チャネル領域における前記不純物物質の濃度が１０１５ｃｍ−３〜１０２０ｃｍ−３の範囲から選択され、かつ、ドレイン領域における前記不純物物質の濃度が１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択される前記＜１＞から＜４＞のいずれかに記載のトンネル電界効果トランジスタ。
＜６＞ 半導体部の形成材料がＳｉ、Ｇｅ、ＳｉＧｅ及びＩＩＩ−Ｖ族半導体材料のいずれかを含む前記＜１＞から＜５＞のいずれかに記載のトンネル電界効果トランジスタ。
＜７＞ 半導体部の形成材料がＳｉとされ、直接トンネル層がソース領域−チャネル領域間の最小間隔をなす厚みを１．５ｎｍ以下とするＳｉＯ２層で構成される前記＜１＞から＜６＞のいずれかに記載のトンネル電界効果トランジスタ。
＜８＞ トランジスタ構造が平面型、Ｆｉｎ型、シート型及びワイヤ型のいずれかの構造とされる前記＜１＞から＜７＞のいずれかに記載のトンネル電界効果トランジスタ。
The means for solving the above-mentioned problems are as follows. That is,
<1> A semiconductor portion in which a source region, a drain region, and a channel region arranged between the source region and the drain region are formed, and at least the drain region and the channel region are formed in layers, and the semiconductor portion. It has a transistor structure composed of at least a gate electrode arranged on the channel region via a gate insulating film, and each region of the source region and the channel region is conductive of either p-type or n-type. The concentration of the impurity substance that imparts the conductive type in the source region, which is composed of the first conductive type which is a mold and the drain region is composed of the second conductive type which is the conductive type different from the first conductive type. Is equal to or higher than the concentration of the impurity substance in the channel region, and is formed of an insulating oxide between the source region and the channel region, and the carriers in the source region are directly transferred to the channel region. A tunnel field effect transistor characterized in that a direct tunnel layer, which is made transportable by a tunnel phenomenon, is inserted.
<2> Each region of the source region and the channel region is an N-type tunnel field effect transistor having a p-type conductive type and the drain region is an n-type conductive type, and the direct tunnel layer is the source region. The tunnel barrier height φ B , which is determined by the energy difference between the valence band and the conduction band of the direct tunnel layer, is raised to the power of φ B 0.5, and the minimum distance between the source region and the channel region is set. tunnel field effect transistor according to the configured the phi B 0.5 T OX is the product of T OX determined by the thickness as below 3.17eV 0.5 · nm <1> Nasu.
<3> A P-type tunnel field effect transistor in which each region of the source region and the channel region is an n-type conductive type and the drain region is a p-type conductive type, and the direct tunnel layer is the source region. The tunnel barrier height φ B , which is determined by the energy difference between the conduction band and the valence band of the direct tunnel layer, is φ B 0.5, which is the power of 1/2, and the minimum distance between the source region and the channel region. tunnel field effect transistor according to the configured the phi B 0.5 T OX is the product of T OX determined by the thickness as below 3.56eV 0.5 · nm <1> Nasu.
<4> Any of the above <1> to <3> in which the insulating oxide is any one of SiO 2 , SiON, Al 2 O 3 , HfO 2 , ZrO 2 , AlSiO, HfSiO, ZrSiO, AlSiON, HfSiON, and ZrSiON. The tunnel field effect transistor described in.
<5> The concentration of the impurity substance in the source region is selected from the range of 10 18 cm -3 to 21 cm -3 , and the concentration of the impurity substance in the channel region is in the range of 10 15 cm -3 to 10 20 cm -3 . The tunnel field effect transistor according to any one of <1> to <4>, which is selected from the above and whose concentration of the impurity substance in the drain region is selected from the range of 10 18 cm -3 to 10 21 cm -3. ..
<6> The tunnel field effect transistor according to any one of <1> to <5>, wherein the material for forming the semiconductor portion includes any of Si, Ge, SiGe, and a group III-V semiconductor material.
<7> The semiconductor portion is formed of Si, and the direct tunnel layer is composed of two SiO layers having a thickness of 1.5 nm or less, which forms the minimum distance between the source region and the channel region, from <1> to <6. > The tunnel field effect transistor according to any one of.
<8> The tunnel field effect transistor according to any one of <1> to <7>, wherein the transistor structure is any of a flat type, a fin type, a sheet type, and a wire type.
本発明によれば、従来技術における前記諸問題を解決することができ、シンプルな構造により急峻なスイッチング特性と大きな駆動電流とが得られるトンネル電界効果トランジスタを提供することができる。 According to the present invention, it is possible to provide a tunnel field effect transistor that can solve the above-mentioned problems in the prior art and can obtain a steep switching characteristic and a large drive current by a simple structure.
（トンネル電界効果トランジスタ）
本発明のトンネル電界効果トランジスタは、半導体部、ゲート絶縁膜及びゲート電極を有するトランジスタ構造で構成され、かつ、直接トンネル層を備える。
(Tunnel field effect transistor)
The tunnel field effect transistor of the present invention is composed of a transistor structure having a semiconductor portion, a gate insulating film and a gate electrode, and directly includes a tunnel layer.
＜半導体部＞
前記半導体部は、ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に配されるチャネル領域が形成され、少なくとも前記ドレイン領域及び前記チャネル領域が層状に形成される。
<Semiconductor part>
In the semiconductor portion, a source region, a drain region, and a channel region arranged between the source region and the drain region are formed, and at least the drain region and the channel region are formed in a layered manner.
前記半導体部を構成する半導体材料としては、特に制限はなく、目的に応じて適宜選択することができるが、Ｓｉ、Ｇｅ、ＳｉＧｅ及びＩＩＩ−Ｖ族半導体材料のいずれかを含むことが好ましい。また、前記ソース領域、前記チャネル領域及び前記ドレイン領域としては、同じ種類の前記半導体材料で形成されてもよいし、異なる種類の前記半導体材料で形成されてもよい。
前記ＩＩＩ−Ｖ族半導体材料としては、特に制限はなく、例えば、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＰ等が挙げられる。
The semiconductor material constituting the semiconductor portion is not particularly limited and may be appropriately selected depending on the intended purpose, but it is preferable to include any of Si, Ge, SiGe and III-V group semiconductor materials. Further, the source region, the channel region and the drain region may be formed of the same type of semiconductor material or may be formed of different types of semiconductor material.
The group III-V semiconductor material is not particularly limited, and examples thereof include GaAs, InGaAs, InAs, and InP.
前記ソース領域及び前記チャネル領域の各領域は、ｐ型又はｎ型のいずれかの導電型である第１導電型で構成される。
また、前記ドレイン領域は、前記第１導電型と異なる前記導電型である第２導電型で構成される。
こうした導電型の前記ソース領域、前記チャネル領域及び前記ドレイン領域としては、前記半導体材料で形成される部材に前記導電型を付与する不純物物質をドープすることで形成することができる。
前記不純物物質としては、キャリアを生じさせる材料であれば、特に制限はなく、ｎ型の前記導電型とする場合、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられ、ｐ型の前記導電型とする場合、ボロン（Ｂ）等が挙げられる。
前記不純物物質のドープ方法としては、特に制限はなく、公知のイオン注入方法により実施することができ、例えば、公知のイオン注入装置により二フッ化ホウ素（ＢＦ２）ガス、ホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガス等の原料ガス、固体Ｐ、固体Ａｓ等の原料固体をイオン源とするイオン注入を行うことで実施することができる。また、イオン注入後の前記活性化アニールの方法としても、特に制限はなく、公知の活性化アニールと同様に実施することができ、例えば、ハロゲンランプを用いて光を照射し、加熱する方法等が挙げられる。
Each region of the source region and the channel region is composed of a first conductive type which is either a p-type or an n-type conductive type.
Further, the drain region is composed of a second conductive type, which is a conductive type different from the first conductive type.
The conductive type source region, the channel region, and the drain region can be formed by doping a member formed of the semiconductor material with an impurity substance that imparts the conductive type.
The impurity substance is not particularly limited as long as it is a material that causes carriers, and examples of the n-type conductive type include phosphorus (P) and arsenic (As), and the p-type conductive type. In the case of, boron (B) and the like can be mentioned.
The method for doping the impurity substance is not particularly limited and can be carried out by a known ion implantation method. For example, a known ion implantation device can be used to obtain boron difluoride (BF 2 ) gas or phosphine (PH 3 ) gas. , Arsine (AsH 3 ) gas and other raw material gas, solid P, solid As and other raw material solids are used as ion sources for ion implantation. Further, the method of activation annealing after ion implantation is not particularly limited and can be carried out in the same manner as known activation annealing, for example, a method of irradiating light with a halogen lamp and heating. Can be mentioned.
前記不純物物質の濃度条件としては、前記ソース領域における前記導電型を付与する前記不純物物質の濃度が前記チャネル領域における前記不純物物質の濃度と同じかより高い濃度とされる。
前記ソース領域における前記導電型を付与する前記不純物物質の濃度が前記チャネル領域における前記不純物物質の濃度よりも低い濃度であると、前記ソース領域中のキャリア不足により高抵抗化し、また、直接トンネル現象により輸送されるキャリアが減り駆動力低下の原因となる。
また、こうした観点から、前記ソース領域における前記不純物物質の濃度としては、前記チャネル領域における前記不純物物質の濃度よりも高い濃度とされることが好ましい。
As the concentration condition of the impurity substance, the concentration of the impurity substance that imparts the conductive type in the source region is the same as or higher than the concentration of the impurity substance in the channel region.
When the concentration of the impurity substance imparting the conductive type in the source region is lower than the concentration of the impurity substance in the channel region, the resistance increases due to the lack of carriers in the source region, and the direct tunnel phenomenon also occurs. The number of carriers transported by the vehicle is reduced, which causes a decrease in driving force.
From this point of view, it is preferable that the concentration of the impurity substance in the source region is higher than the concentration of the impurity substance in the channel region.
前記不純物物質の具体的な濃度としては、前記濃度条件を満たす限り特に制限はないが、前記ソース領域における前記不純物物質の濃度が１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択され、前記チャネル領域における前記不純物物質の濃度が１０１５ｃｍ−３〜１０２０ｃｍ−３の範囲から選択されることが好ましい。
また、前記ドレイン領域における前記不純物物質の濃度としては、特に制限はないが、前記ソース領域と同程度であることが好ましく、具体的には１０１８ｃｍ−３〜１０２１ｃｍ−３の範囲から選択されることが好ましい。
このような前記不純物物質の濃度で前記ソース領域、前記チャネル領域及び前記ドレイン領域を形成すると、寄生抵抗を減らして低消費電力化に寄与でき、急峻なスイッチング特性と大きな駆動電流とが得られ易い。
前記半導体部の厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、急峻なスイッチング特性を得る観点から、１ｎｍ〜５０ｎｍとすることが好ましい。
The specific concentration of the impurity substance is not particularly limited as long as the concentration condition is satisfied, but the concentration of the impurity substance in the source region is selected from the range of 10 18 cm -3 to 21 cm -3 . The concentration of the impurity substance in the channel region is preferably selected from the range of 10 15 cm -3 to 10 20 cm -3 .
The concentration of the impurity substance in the drain region is not particularly limited, but is preferably about the same as that of the source region, and specifically, from the range of 10 18 cm -3 to 21 cm -3 . It is preferably selected.
When the source region, the channel region, and the drain region are formed at such a concentration of the impurity substance, the parasitic resistance can be reduced and the power consumption can be reduced, and a steep switching characteristic and a large drive current can be easily obtained. ..
The thickness of the semiconductor portion is not particularly limited and may be appropriately selected depending on the intended purpose, but is preferably 1 nm to 50 nm from the viewpoint of obtaining steep switching characteristics.
＜直接トンネル層＞
前記直接トンネル層は、前記ソース領域と前記チャネル領域との間に介挿されるとともに絶縁酸化物で形成され、前記ソース領域中のキャリアを前記チャネル領域に直接トンネル現象により輸送可能とされる。
本明細書において、「直接トンネル現象」とは、前記直接トンネル層の伝導帯及び価電子帯を介することなくキャリアが前記直接トンネル層をトンネルする現象を意味し、ゲート電界によりバンドを変調させてキャリアのトンネル現象を誘起する「バンド間トンネル現象」と異なる意味で用いられる。
<Direct tunnel layer>
The direct tunnel layer is interposed between the source region and the channel region and is formed of an insulating oxide so that carriers in the source region can be directly tunneled to the channel region.
As used herein, the term "direct tunnel phenomenon" means a phenomenon in which carriers tunnel through the direct tunnel layer without passing through the conduction band and the valence band of the direct tunnel layer, and the band is modulated by a gate electric field. It is used in a different meaning from the "interband tunnel phenomenon" that induces a carrier tunnel phenomenon.
前記絶縁酸化物としては、特に制限はないが、前記直接トンネル現象におけるトンネル確率を向上させる観点から、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ、ＡｌＳｉＯＮ、ＨｆＳｉＯＮ及びＺｒＳｉＯＮのいずれかとされることが好ましい。
また、前記直接トンネル層の形成方法としては、特に制限はなく、公知のスパッタリング法、ＡＬＤ法、ＣＶＤ法等が挙げられる。
The insulating oxide is not particularly limited, but from the viewpoint of improving the tunnel probability in the direct tunnel phenomenon, SiO 2 , SiON, Al 2 O 3 , HfO 2 , ZrO 2 , AlSiO, HfSiO, ZrSiO, AlSiON, It is preferably either HfSiON or ZrSiON.
The method for forming the direct tunnel layer is not particularly limited, and examples thereof include known sputtering methods, ALD methods, and CVD methods.
前記直接トンネル層は、前記直接トンネル現象を発生させるため、該して前記ソース領域−前記チャネル領域間におけるキャリアのトンネル方向を厚みとした絶縁薄膜として形成されるが、前記直接トンネル現象におけるトンネル確率を向上させる観点から、更に、次の条件を満たすことが好ましい。
即ち、前記ソース領域及び前記チャネル領域の各領域がｐ型の前記導電型とされるとともに前記ドレイン領域がｎ型の前記導電型とされるＮ型トンネル電界効果トランジスタとされる場合、前記直接トンネル層が、前記ソース領域の価電子帯と前記直接トンネル層の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ ０．５ＴＯＸを３．１７ｅＶ０．５・ｎｍ以下として構成されることが好ましい。
また、前記ソース領域及び前記チャネル領域の各領域がｎ型の前記導電型とされるとともに前記ドレイン領域がｐ型の前記導電型とされるＰ型トンネル電界効果トランジスタとされ、前記直接トンネル層が前記φＢ ０．５ＴＯＸを３．５６ｅＶ０．５・ｎｍ以下として構成されることが好ましい。
中でも、前記Ｎ型トンネル電界効果トランジスタ及び前記Ｐ型トンネル電界効果トランジスタに共通して、前記半導体部の形成材料がＳｉとされ、前記直接トンネル層が前記ソース領域−前記チャネル領域間の最小間隔をなす厚み（前記ＴＯＸ）を１．５ｎｍ以下とするＳｉＯ２層で構成されることが特に好ましい。このような構成とすると、既存の製造設備を利用して製造し易いシンプルな構造に基づき、急峻なスイッチング特性と大きな駆動電流とが得られ易い。
In order to generate the direct tunnel phenomenon, the direct tunnel layer is formed as an insulating thin film having a thickness in the tunnel direction of carriers between the source region and the channel region. The tunnel probability in the direct tunnel phenomenon From the viewpoint of improving the above conditions, it is preferable to further satisfy the following conditions.
That is, when each region of the source region and the channel region is a p-type conductive type and the drain region is an n-type conductive type N-type tunnel field effect transistor, the direct tunnel. The layer is φ B 0.5 obtained by multiplying the tunnel barrier height φ B determined by the energy difference between the valence band of the source region and the conduction band of the direct tunnel layer by 1/2, and the source region-the above. it is configured to phi B 0.5 T OX is the product of T OX determined by a thickness which forms a minimum spacing between the channel region as follows 3.17eV 0.5 · nm are preferred.
Further, each region of the source region and the channel region is an n-type conductive type, and the drain region is a p-type P-type tunnel field effect transistor of the conductive type, and the direct tunnel layer is formed. it is preferably composed of the phi B 0.5 T OX as follows 3.56eV 0.5 · nm.
Among them, in common with the N-type tunnel field-effect transistor and the P-type tunnel field-effect transistor, the material for forming the semiconductor portion is Si, and the direct tunnel layer provides the minimum distance between the source region and the channel region. It is particularly preferable to be composed of two SiO layers having a thickness ( TOX ) of 1.5 nm or less. With such a configuration, steep switching characteristics and a large drive current can be easily obtained based on a simple structure that is easy to manufacture using existing manufacturing equipment.
＜ゲート絶縁膜及びゲート電極＞
前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、熱酸化法、熱窒化法、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ、ＡｌＳｉＯＮ、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ等が挙げられる。
また、前記ゲート絶縁膜の厚みとしては、特に制限はなく、０．３ｎｍ〜１．５ｎｍ程度とすればよい。
<Gate insulating film and gate electrode>
The method for forming the gate insulating film is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include a thermal oxidation method, a thermal nitriding method, an ALD method, a sputtering method and a CVD method.
The material for forming the gate insulating film is not particularly limited and may be appropriately selected depending on the intended purpose. For example, SiO 2 , SiON, Al 2 O 3 , HfO 2 , ZrO 2 , AlSiO, HfSiO, ZrSiO, Examples thereof include AlSiON, HfSiON, ZrSiON and the like.
The thickness of the gate insulating film is not particularly limited and may be about 0.3 nm to 1.5 nm.
前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ａｌ、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
また、前記ゲート電極の厚みとしては、特に制限はなく、１．０ｎｍ〜３０ｎｍ程度とすればよい。
また、前記ゲート電極におけるゲート長としては、特に制限はなく、１．０ｎｍ〜１，０００ｎｍ程度とすればよい。
The method for forming the gate electrode is not particularly limited and may be appropriately selected depending on the intended purpose, and examples thereof include an ALD method, a sputtering method, and a CVD method.
The material for forming the gate electrode is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include Al, TiN, TaN and NiSi.
The thickness of the gate electrode is not particularly limited and may be about 1.0 nm to 30 nm.
The gate length of the gate electrode is not particularly limited and may be about 1.0 nm to 1,000 nm.
＜トランジスタ構造＞
前記トランジスタ構造としては、本発明の効果を損なわない限り特に制限はなく、前記ソース領域、前記チャネル領域及び前記ドレイン領域が形成される前記半導体部、前記ゲート絶縁膜並びに前記ゲート電極を有して構成される公知の構造を挙げることができる。中でも、シンプルな構造に基づき、急峻なスイッチング特性と大きな駆動電流とを得る観点から、平面型、Ｆｉｎ型、ワイヤ型、シート型のトランジスタ構造が好ましい。
<Transistor structure>
The transistor structure is not particularly limited as long as the effect of the present invention is not impaired, and includes the semiconductor portion in which the source region, the channel region, and the drain region are formed, the gate insulating film, and the gate electrode. A known structure to be constructed can be mentioned. Among them, a planar type, a Fin type, a wire type, and a sheet type transistor structure are preferable from the viewpoint of obtaining a steep switching characteristic and a large drive current based on a simple structure.
［第１実施形態］
本発明の前記トンネル電界効果トランジスタの代表的な構成例を示しつつ、前記トンネル電界効果トランジスタの特性及び動作について説明する。
先ず、本発明の第１実施形態に係るトンネル電界効果トランジスタを図２を参照しつつ、説明する。なお、図２は、第１実施形態に係るトンネル電界効果トランジスタの概要を説明するための断面図である。
[First Embodiment]
The characteristics and operation of the tunnel field effect transistor will be described while showing a typical configuration example of the tunnel field effect transistor of the present invention.
First, the tunnel field effect transistor according to the first embodiment of the present invention will be described with reference to FIG. Note that FIG. 2 is a cross-sectional view for explaining the outline of the tunnel field effect transistor according to the first embodiment.
図２に示すように、第１実施形態に係るトンネル電界効果トランジスタ１は、ソース領域２、ドレイン領域３及びソース領域２とドレイン領域３との間に配されるチャネル領域４が形成される層状の半導体部と、前記半導体部のチャネル領域４上にゲート絶縁膜を５介して配されるゲート電極６とで構成されるトランジスタ構造を有する。 As shown in FIG. 2, the tunnel field effect transistor 1 according to the first embodiment has a layered state in which a source region 2, a drain region 3 and a channel region 4 arranged between the source region 2 and the drain region 3 are formed. It has a transistor structure composed of the semiconductor portion of the above and a gate electrode 6 arranged on the channel region 4 of the semiconductor portion via a gate insulating film 5.
第１実施形態に係るトンネル電界効果トランジスタ１は、前記Ｎ型トンネル電界効果トランジスタとして構成される。
つまり、ソース領域２及びチャネル領域４の各領域がｐ型で形成され、ドレイン領域３がソース領域２及びチャネル領域４の導電型と異なるｎ型で形成される。
また、ソース領域２における前記不純物物質の濃度は、高い濃度（ｐ＋）とされ、チャネル領域４における前記不純物物質の濃度は、ソース領域２のそれよりも同等かより低い濃度（ｐ−）とされ、ドレイン領域３における前記不純物物質の濃度は、ソース領域２のそれと同程度（ｎ＋）とされる。
なお、層状の前記半導体部の厚みＨとしては、１ｎｍ〜５０ｎｍであることが好ましい。
The tunnel field effect transistor 1 according to the first embodiment is configured as the N-type tunnel field effect transistor.
That is, each region of the source region 2 and the channel region 4 is formed in a p-type, and the drain region 3 is formed in an n-type different from the conductive type of the source region 2 and the channel region 4.
Further, the concentration of the impurity substance in the source region 2 is a high concentration (p + ), and the concentration of the impurity substance in the channel region 4 is equal to or lower than that of the source region 2 (p − ). The concentration of the impurity substance in the drain region 3 is set to be about the same as that in the source region 2 (n + ).
The thickness H of the layered semiconductor portion is preferably 1 nm to 50 nm.
ソース領域２とチャネル領域４との間には、前記絶縁酸化物で形成されソース領域２中のキャリアをチャネル領域４に前記直接トンネル現象により輸送可能とされる直接トンネル層７が介挿される。なお、直接トンネル層７の形成位置は、図示では、ゲート絶縁膜５に接しない位置とされているが、ゲート絶縁膜５と接する位置に形成されていてもよい。この場合、ゲート電極６の長さ方向（図２中の左右方向）に対するソース領域２及びチャネル領域４の形成位置や、ソース領域２及びチャネル領域４の大きさを図２から適宜変更し、直接トンネル層７がゲート絶縁膜５と接する態様にすればよい。
直接トンネル層７は、ソース領域２中のキャリアをチャネル領域４に前記直接トンネル現象により輸送可能とされる厚みで構成されるが、前記直接トンネル現象におけるトンネル確率を向上させる観点から、更に、次の条件を満たすことが好ましい。
つまり、直接トンネル層７が、ソース領域２の価電子帯と直接トンネル層７の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ ０．５と、ソース領域２−チャネル領域４間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ ０．５ＴＯＸを３．１７ｅＶ０．５・ｎｍ以下として構成されることが好ましい。即ち、前記トンネル確率（ＴＤＴ）は、下記式（１）に比例することから、φＢ ０．５ＴＯＸが大きくなる程、その確率が低くなる関係にある。そのため、低電界領域で前記バンド間トンネル現象を利用する従来の前記ＴＦＥＴを凌駕するトンネル確率を得る観点からは、φＢ ０．５ＴＯＸの大きさを低く抑えることが好適となる。
A direct tunnel layer 7 formed of the insulating oxide and capable of transporting carriers in the source region 2 to the channel region 4 by the direct tunnel phenomenon is interposed between the source region 2 and the channel region 4. Although the direct tunnel layer 7 is formed at a position not in contact with the gate insulating film 5 in the drawing, it may be formed at a position in contact with the gate insulating film 5. In this case, the formation positions of the source region 2 and the channel region 4 with respect to the length direction of the gate electrode 6 (left-right direction in FIG. 2) and the sizes of the source region 2 and the channel region 4 are appropriately changed from FIG. The tunnel layer 7 may be in contact with the gate insulating film 5.
The direct tunnel layer 7 is composed of a thickness that enables carriers in the source region 2 to be transported to the channel region 4 by the direct tunnel phenomenon. From the viewpoint of improving the tunnel probability in the direct tunnel phenomenon, the direct tunnel layer 7 is further described below. It is preferable to satisfy the above conditions.
That is, the direct tunnel layer 7 is φ B 0.5 obtained by multiplying the tunnel barrier height φ B determined by the energy difference between the valence band of the source region 2 and the conduction band of the direct tunnel layer 7 by 1/2. it is preferably configured to phi B 0.5 T OX is the product of T OX determined by the thickness constituting a minimum distance between the source region 2 a channel region 4 as follows 3.17eV 0.5 · nm. That is, since the tunnel probability (T DT ) is proportional to the following equation (1), the larger the φ B 0.5 T OX , the lower the probability. Therefore, from the viewpoint of obtaining a tunnel probability that surpasses that of the conventional TFET that utilizes the interband tunnel phenomenon in a low electric field region, it is preferable to keep the size of φ B 0.5 T OX low.
このように構成される第１実施形態に係るトンネル電界効果トランジスタ１では、図３（ａ），（ｂ）に示すバンド特性が得られる。なお、図３（ａ）は、Ｎ型動作のスイッチング領域におけるバンド特性を示す図であり、図３（ｂ）は、Ｎ型動作の飽和領域におけるバンド特性を示す図である。 In the tunnel field effect transistor 1 according to the first embodiment configured as described above, the band characteristics shown in FIGS. 3A and 3B can be obtained. Note that FIG. 3A is a diagram showing band characteristics in the switching region of N-type operation, and FIG. 3B is a diagram showing band characteristics in the saturation region of N-type operation.
先ず、ゲート電極６にゲート電圧の印加を開始した直後の低電圧領域、即ち、スイッチング領域（図３（ａ））では、前記直接トンネル現象により直接トンネル層７を介してチャネル領域４側に輸送されるソース領域２中の電子がドレイン領域３まで瞬時に移動し、急峻な立ち上がりのドレイン電流が得られる。
即ち、ソース領域２とチャネル領域４とが同一の前記導電型（ｐ型）とされ、また、ソース領域２における前記不純物物質の濃度がチャネル領域４（ｐ−）よりも高い濃度（ｐ＋）とされることから、ソース領域２（ｐ＋）における価電子帯ＥＶの状態密度とチャネル領域（ｐ−）における伝導帯ＥＣの状態密度とが重ね合さるバンド特性が与えられ、前記バンド間トンネル現象を利用する従来の前記ＴＦＥＴと同様の急峻なスイッチング特性が得られる。
この低電圧領域で前記価電子帯及び前記伝導帯の状態密度の重ね合わせに基づく急峻なスイッチング特性を与える効果を、本明細書では「エネルギーフィルタリング効果」と呼ぶ。
加えて、直接トンネル層７における前記直接トンネル現象に基づく前記トンネル確率は、低電圧領域において、従来の前記ＴＦＥＴにおける前記バンド間トンネル現象に基づく前記トンネル確率よりも、原理的に大きくなる。
即ち、前記バンド間トンネル現象に基づく前記トンネル確率は、ゲート電極６から印加されるゲート電界によるバンド変調に依存し、低電圧領域で必然的に小さくなる一方で、前記直接トンネル現象に基づく前記トンネル確率は、前記ゲート電界に依存せず、前記φＢ ０．５ＴＯＸの設定に基づき一定であり、前記バンド間トンネル現象に基づく前記トンネル確率よりも大きくなる電圧領域を必然的に持ち、低電圧領域でも大きな駆動電流が得られる。
First, in the low voltage region immediately after starting the application of the gate voltage to the gate electrode 6, that is, in the switching region (FIG. 3A), the direct tunnel phenomenon causes transport to the channel region 4 side directly via the tunnel layer 7. The electrons in the source region 2 are instantly moved to the drain region 3, and a drain current with a steep rise is obtained.
That is, the source region 2 and the channel region 4 are the same conductive type (p type), and the concentration of the impurity substance in the source region 2 is higher than that of the channel region 4 (p − ) (p + ). from being a state density and the channel region of the valence band E V in the source region 2 (p +) (p - ) state density and are superimposed mating band characteristics of the conduction band E C in it is given, the band A steep switching characteristic similar to that of the conventional TFET utilizing the inter-tunnel phenomenon can be obtained.
The effect of giving a steep switching characteristic based on the superposition of the density of states of the valence band and the conduction band in this low voltage region is referred to as an "energy filtering effect" in the present specification.
In addition, the tunnel probability based on the direct tunnel phenomenon in the direct tunnel layer 7 is in principle larger in the low voltage region than the tunnel probability based on the interband tunnel phenomenon in the conventional TFET.
That is, the tunnel probability based on the interband tunnel phenomenon depends on the band modulation by the gate electric field applied from the gate electrode 6, and is inevitably small in the low voltage region, while the tunnel based on the direct tunnel phenomenon. The probability does not depend on the gate electric field, is constant based on the setting of φ B 0.5 TOX , and inevitably has a voltage region larger than the tunnel probability based on the interband tunnel phenomenon, and is low. A large drive current can be obtained even in the voltage range.
次に、ドレイン電流が一定の大きさとなる電圧領域、即ち、飽和領域（図３（ｂ））では、従来の前記ＭＯＳＦＥＴと同様に、チャネル領域４におけるｐ型からｎ型への極性反転に伴うチャネル形成が生じ、これによりソース領域２とドレイン領域３との間に電位勾配が生じることで、キャリアが電界により加速されて移動するドリフト電流が発生する。その結果、ドリフト電流に基づく大きな駆動電流が得られる。 Next, in the voltage region where the drain current has a constant magnitude, that is, in the saturation region (FIG. 3B), the polarity is reversed from the p-type to the n-type in the channel region 4 as in the conventional MOSFET. Channel formation occurs, which creates a potential gradient between the source region 2 and the drain region 3, which causes a drift current in which the carriers are accelerated and moved by the electric field. As a result, a large drive current based on the drift current can be obtained.
第１実施形態に係るトンネル電界効果トランジスタ１（Ｎ型）では、次のようにトランジスタ動作を実行することが可能とされる。
先ず、トンネル電界効果トランジスタ１のドレイン領域３に正の電圧を印加する。
次に、ゲート電極６に正の電圧を印加する。この時、チャネル領域４の導電型がｐ−型からｎ＋型に極性反転する。これにより、ソース領域２（ｐ＋型）と、極性反転したチャネル領域４（ｎ＋型）との間の直接トンネル層７を、キャリアがエネルギーフィルタング効果を担保しつつ通過する。
チャネル領域４に輸送されたキャリアは、チャネル領域４とドレイン領域３との電位差により加速され、ドレイン領域３まで流れる。
このトンネル電界効果トランジスタ１では、ゲート電極６の電圧領域により、支配的な動作機構が異なる。即ち、立ち上がり領域では、前記直接トンネル現象に基づくトンネル電流による動作が支配的となり、飽和領域では、ドリフト電流による動作が支配的となる。これにより、トンネル電界効果トランジスタ１では、急峻な立ち上がりと大きな駆動電流との双方を得ることができる。
In the tunnel field effect transistor 1 (N type) according to the first embodiment, it is possible to execute the transistor operation as follows.
First, a positive voltage is applied to the drain region 3 of the tunnel field effect transistor 1.
Next, a positive voltage is applied to the gate electrode 6. At this time, the polarity of the conductive type of the channel region 4 is reversed from the p − type to the n + type. As a result, the carrier passes through the direct tunnel layer 7 between the source region 2 (p + type) and the polarity-inverted channel region 4 (n + type) while ensuring the energy filtering effect.
The carriers transported to the channel region 4 are accelerated by the potential difference between the channel region 4 and the drain region 3 and flow to the drain region 3.
In this tunnel field effect transistor 1, the dominant operating mechanism differs depending on the voltage region of the gate electrode 6. That is, in the rising region, the operation by the tunnel current based on the direct tunnel phenomenon becomes dominant, and in the saturation region, the operation by the drift current becomes dominant. As a result, in the tunnel field effect transistor 1, both a steep rise and a large drive current can be obtained.
第１実施形態に係るトンネル電界効果トランジスタ１としては、例えば、図４（ａ）〜（ｃ）に示す製造プロセスにより得ることができる。なお、図４（ａ）〜（ｃ）は、本発明のトンネル電界効果トランジスタの製造プロセス例を示す図（１）〜（３）である。 The tunnel field effect transistor 1 according to the first embodiment can be obtained, for example, by the manufacturing process shown in FIGS. 4A to 4C. 4 (a) to 4 (c) are FIGS. (1) to (3) showing an example of the manufacturing process of the tunnel field effect transistor of the present invention.
先ず、公知のＭＯＳＦＥＴ形成技術に基づき、半導体基板１０１上に絶縁層１０２が形成された基材に対し、ドレイン領域３及びｐ−型半導体領域４’が形成された半導体層と、ゲート絶縁膜５と、ゲート電極６とがこの順で形成され、また、ゲート絶縁膜５及びゲート電極６がＳｉ３Ｎ４等で形成されるサイドウォール９ａ，９ｂで覆われた構造物を用意する（図４（ａ）参照）。 First, based on a known MOSFET forming technique, a semiconductor layer in which a drain region 3 and a p - type semiconductor region 4'are formed on a base material in which an insulating layer 102 is formed on a semiconductor substrate 101, and a gate insulating film 5 And the gate electrode 6 are formed in this order, and a structure covered with sidewalls 9a and 9b in which the gate insulating film 5 and the gate electrode 6 are formed of Si 3 N 4 or the like is prepared (FIG. 4). (A).
次に、公知のウェットエッチング法により、ｐ−型半導体領域４’のドレイン領域３と接する側面と反対の側面側からエッチングを施し、前記エッチングされる側のｐ−型半導体領域４’の側面位置を、例えば、図示の態様ではゲート絶縁膜５の側面位置か、この位置に至らない程度の位置にまで変更する形状加工を実施し、これをチャネル領域４とする（図４（ｂ）参照）。 Next, by a known wet etching method, etching is performed from the side surface opposite to the side surface of the p - type semiconductor region 4'that is in contact with the drain region 3, and the side surface position of the p - type semiconductor region 4'on the etched side. For example, in the illustrated embodiment, shape processing is performed to change the position to the side surface position of the gate insulating film 5 or a position not reaching this position, and this is designated as the channel region 4 (see FIG. 4B). ..
次に、前記エッチングが施された側のチャネル領域４の側面を底面、絶縁層１０２及びサイドウォール９ａを側面とした溝と見立て、公知の堆積法により前記溝内に直接トンネル層７を堆積形成する。また、同様に直接トンネル層７を覆うようにソース領域形成用の半導体材料を堆積させ、ｐ型不純物物質のイオン注入、活性化アニールを経てソース領域２’を形成する（図４（ｃ）参照）。
ソース領域２’は、図２に示すソース領域２と異なる形状とされるが、果たす役割が共通することから等価とみることができる。
以上により、第１実施形態に係るトンネル電界効果トランジスタ１を製造することができる。
なお、ソース領域２’としては、図示しない公知の微細加工プロセスにより、図２に示すソース領域２と同様の形状で形成することもできる。
Next, the side surface of the channel region 4 on the etched side is regarded as a groove having the bottom surface and the insulating layer 102 and the sidewall 9a as the side surfaces, and the tunnel layer 7 is directly deposited and formed in the groove by a known deposition method. To do. Similarly, a semiconductor material for forming a source region is deposited so as to directly cover the tunnel layer 7, and a source region 2'is formed through ion implantation and activation annealing of a p-type impurity substance (see FIG. 4C). ).
Although the source region 2'has a different shape from the source region 2 shown in FIG. 2, it can be regarded as equivalent because it plays a common role.
As described above, the tunnel field effect transistor 1 according to the first embodiment can be manufactured.
The source region 2'can be formed in the same shape as the source region 2 shown in FIG. 2 by a known microfabrication process (not shown).
［第２実施形態］
次に、本発明の第２実施形態に係るトンネル電界効果トランジスタを図５、図６（ａ），（ｂ）を参照しつつ、説明する。なお、図５は、第２実施形態に係るトンネル電界効果トランジスタの概要を説明するための断面図であり、図６（ａ）は、Ｐ型動作のスイッチング領域におけるバンド特性を示す図であり、図６（ｂ）は、Ｐ型動作の飽和領域におけるバンド特性を示す図である。
[Second Embodiment]
Next, the tunnel field effect transistor according to the second embodiment of the present invention will be described with reference to FIGS. 5, 6 (a) and 6 (b). 5A and 5B are cross-sectional views for explaining the outline of the tunnel field effect transistor according to the second embodiment, and FIG. 6A is a diagram showing band characteristics in the switching region of P-type operation. FIG. 6B is a diagram showing band characteristics in the saturation region of P-type operation.
図５に示すように、第２実施形態に係るトンネル電界効果トランジスタ１０は、ソース領域１２、ドレイン領域１３及びソース領域１２とドレイン領域１３との間に配されるチャネル領域１４が形成される層状の半導体部と、前記半導体部のチャネル領域１４上にゲート絶縁膜を１５介して配されるゲート電極１６とで構成されるトランジスタ構造を有し、ソース領域１２とチャネル領域１４との間に直接トンネル層１７が介挿される。 As shown in FIG. 5, the tunnel field effect transistor 10 according to the second embodiment has a layered state in which a source region 12, a drain region 13, and a channel region 14 arranged between the source region 12 and the drain region 13 are formed. Has a transistor structure composed of the semiconductor portion of the above and a gate electrode 16 arranged on the channel region 14 of the semiconductor portion via a gate insulating film 15, and is directly between the source region 12 and the channel region 14. The tunnel layer 17 is inserted.
第２実施形態に係るトンネル電界効果トランジスタ１０では、第１実施形態に係るトンネル電界効果トランジスタ１と異なり、前記Ｐ型トンネル電界効果トランジスタとして構成される。
つまり、第２実施形態に係るトンネル電界効果トランジスタ１０では、第１実施形態に係るトンネル電界効果トランジスタ１におけるソース領域２、ドレイン領域３及びチャネル領域４における各導電型を反対の導電型に変更して、ソース領域１２（ｎ＋）、ドレイン領域１３（ｐ＋）及びチャネル領域１４（ｎ−）が形成される。
また、直接トンネル層１７としては、第１実施形態における直接トンネル層７と同様に形成されるが、導電型の変更に基づき、ソース領域１２の伝導帯と直接トンネル層１７の価電子帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ ０．５と、ソース領域２−チャネル領域４間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ ０．５ＴＯＸを３．５６ｅＶ０．５・ｎｍ以下として構成されることが好ましい。
これ以外は、１実施形態に係るトンネル電界効果トランジスタ１と同様であるため、重複した説明を省略する。
The tunnel field effect transistor 10 according to the second embodiment is configured as the P-type tunnel field effect transistor unlike the tunnel field effect transistor 1 according to the first embodiment.
That is, in the tunnel field effect transistor 10 according to the second embodiment, the conductive types in the source region 2, the drain region 3 and the channel region 4 in the tunnel field effect transistor 1 according to the first embodiment are changed to opposite conductive types. Therefore, a source region 12 (n + ), a drain region 13 (p + ), and a channel region 14 (n − ) are formed.
Further, the direct tunnel layer 17 is formed in the same manner as the direct tunnel layer 7 in the first embodiment, but based on the change of the conductive type, the conduction band of the source region 12 and the valence band of the direct tunnel layer 17 are formed. and phi B 0.5 which was half power tunnel barrier height phi B is determined by the energy difference is the product of T OX determined by a thickness which forms a minimum spacing between the source region 2 a channel region 4 it is preferably configured to phi B 0.5 T OX as follows 3.56eV 0.5 · nm.
Other than this, since it is the same as the tunnel field effect transistor 1 according to the first embodiment, duplicate description will be omitted.
第２実施形態に係るトンネル電界効果トランジスタ１０では、前記スイッチング領域及び前記飽和領域におけるバンド特性が図６（ａ），（ｂ）のように得られ、第１実施形態に係るトンネル電界効果トランジスタ１におけるバンド特性（図３（ａ），（ｂ））におけるキャリアが電子からホールに変更されること以外は、同様の説明が適用される。
即ち、第２実施形態に係るトンネル電界効果トランジスタ１０では、ゲート電極１６に印加するゲート電圧を第１実施形態におけるゲート電圧と異なる範囲で設定し、ホールの移動に伴うドレイン電流を得る。
単純な説明として、第１実施形態に係るトンネル電界効果トランジスタ１では、正のゲート電圧を印加して電子の移動に伴うＮ型動作が可能とされ、第２実施形態に係るトンネル電界効果トランジスタ１０では、負のゲート電圧を印加してホールの移動に伴うＰ型動作が可能とされる。ただし、複雑に説明すれば、ソース電圧が低い（ドレイン電圧が高い）ときＮ型動作させ、ソース電圧が高い（ドレイン電圧が低い）ときＰ型動作させることもでき、Ｐ型・Ｎ型動作をゲート電圧の極性（正・負）によらずに実行することもできる。
In the tunnel electric field effect transistor 10 according to the second embodiment, band characteristics in the switching region and the saturation region are obtained as shown in FIGS. 6A and 6B, and the tunnel electric field effect transistor 1 according to the first embodiment is obtained. The same description applies except that the carriers in the band characteristics (FIGS. 3A and 3B) are changed from electrons to holes.
That is, in the tunnel field effect transistor 10 according to the second embodiment, the gate voltage applied to the gate electrode 16 is set in a range different from the gate voltage in the first embodiment, and the drain current accompanying the movement of the hole is obtained.
As a simple explanation, in the tunnel field effect transistor 1 according to the first embodiment, an N-type operation accompanying the movement of electrons is possible by applying a positive gate voltage, and the tunnel field effect transistor 10 according to the second embodiment is enabled. Then, a negative gate voltage is applied to enable a P-type operation accompanying the movement of the hole. However, to explain in a complicated manner, N-type operation can be performed when the source voltage is low (drain voltage is high), and P-type operation can be performed when the source voltage is high (drain voltage is low). It can also be executed regardless of the polarity (positive / negative) of the gate voltage.
第１実施形態及び第２実施形態では、前記平面型のトランジスタ構造を想定して説明したが、これらの説明は、例えば、図７に示す前記Ｆｉｎ型のトランジスタ構造が採用されたトンネル電界効果トランジスタに対しても適用することもできる。なお、図７は、前記Ｆｉｎ型のトランジスタ構造が採用されたトンネル電界効果トランジスタの概要を説明するための説明図である。
図７に示すように、トンネル電界効果トランジスタ２０は、一端側から他端側に向けてソース領域２２、直接トンネル層２７、前記チャネル領域（不図示）及びドレイン領域２３が形成された層状の前記半導体部を有し、前記チャネル領域の３つの面が、前記ゲート絶縁膜及び前記ゲート電極で構成される断面コ字状のゲート部２８で覆われて構成される。
こうしたトンネル電界効果トランジスタ２０においても、本発明の効果を得ることができる。
In the first embodiment and the second embodiment, the planar transistor structure is assumed, but these explanations are described, for example, in the tunnel field effect transistor in which the Fin type transistor structure shown in FIG. 7 is adopted. It can also be applied to. Note that FIG. 7 is an explanatory diagram for explaining the outline of the tunnel field effect transistor in which the Fin type transistor structure is adopted.
As shown in FIG. 7, the tunnel field effect transistor 20 is a layered state in which a source region 22, a direct tunnel layer 27, a channel region (not shown), and a drain region 23 are formed from one end side to the other end side. It has a semiconductor portion, and three surfaces of the channel region are covered with a gate portion 28 having a U-shaped cross section composed of the gate insulating film and the gate electrode.
The effect of the present invention can also be obtained in such a tunnel field effect transistor 20.
また、第１実施形態及び第２実施形態についての説明は、例えば、図８に示す前記シート型乃至ワイヤ型のトランジスタ構造が採用されたトンネル電界効果トランジスタに対しても適用することもできる。なお、図８は、前記シート型乃至ワイヤ型のトランジスタ構造が採用されたトンネル電界効果トランジスタの概要を説明するための説明図である。
図８に示すように、トンネル電界効果トランジスタ３０は、一端側から他端側に向けてソース領域３２、直接トンネル層３７、前記チャネル領域（不図示）及びドレイン領域３３が形成された層状の前記半導体部を有し、前記チャネル領域の４つの面全てが、前記ゲート絶縁膜及び前記ゲート電極で構成される断面ロ字状のゲート部３８で覆われて構成される。
こうしたトンネル電界効果トランジスタ３０においても、本発明の効果を得ることができる。
なお、前記シート型の呼称は、層状の前記半導体部が、高さ方向（図８中の上下方向）よりも幅方向（図８中の左右方向）の長さが長いシート状である場合に適用され、前記ワイヤ型の呼称は、層状の前記半導体部が、高さ方向（図８中の上下方向）と幅方向（図８中の左右方向）との長さが同程度のワイヤ状である場合に適用される。
Further, the description of the first embodiment and the second embodiment can be applied to, for example, the tunnel field effect transistor in which the sheet type to wire type transistor structure shown in FIG. 8 is adopted. Note that FIG. 8 is an explanatory diagram for explaining the outline of the tunnel field effect transistor in which the sheet type or wire type transistor structure is adopted.
As shown in FIG. 8, the tunnel field effect transistor 30 is a layered state in which a source region 32, a direct tunnel layer 37, a channel region (not shown), and a drain region 33 are formed from one end side to the other end side. It has a semiconductor portion, and all four surfaces of the channel region are covered with a gate portion 38 having a square cross section composed of the gate insulating film and the gate electrode.
The effect of the present invention can also be obtained with such a tunnel field effect transistor 30.
The sheet type is referred to when the layered semiconductor portion has a longer length in the width direction (horizontal direction in FIG. 8) than in the height direction (vertical direction in FIG. 8). The term "wire type" is applied so that the layered semiconductor portion has a wire shape having the same length in the height direction (vertical direction in FIG. 8) and the width direction (horizontal direction in FIG. 8). Applies in some cases.
（シミュレーション）
本発明の効果を検証するため、半導体素子（トランジスタ）用のTCAD（Technology Computer Aided Design）システム（HyENEXSS）を用いて、本発明の前記トンネル電界効果トランジスタが持つ特性についての検証シミュレーション試験を行った。
前記TCADシステム（HyENEXSS）による計算では、駆動状態をシミュレーションするため、前記TCADシステム（HyENEXSS）の既存の設定に加えて、次のモデルを導入することで計算を行った。
即ち、前記ソース領域から前記直接トンネル層を介して前記チャネル領域へキャリアを輸送させる駆動状態に関し、輸送モデルを前記バンド間トンネル現象に基づくモデルとするときは、set_grrate_aistのbtbtモデルを使用し、前記直接トンネル現象に基づくモデルとするときは、set_isulator_currentのWKB近似モデルを使用する設定を導入し、それぞれのモデルにおける駆動状態を計算することで前記検証シミュレーションを行った。なお、各モデルの詳細設定は、次の通りである。
先ず、前記バンド間トンネル現象に基づくモデルのパラメータは、電子飽和速度を１．０×１０７ｃｍ／ｓとし、遷移形式に関わる係数を２．５とし、トンネル確率βの係数を４．０×１０１４とし、トンネル確率Fbtbtの係数を１．９×１０７Ｖ／ｃｍとし、試行関数のパラメータトンネル確率Fbtbtの係数を１．９×１０７Ｖ／ｃｍとし、参照電界Ｆ０の最小値を１．０×１０５Ｖ／ｃｍとして設定した。
次に、前記直接トンネル現象に基づくモデルのパラメータは、トンネル確率計算方法probをWKB近似モデルとし、前記直接トンネル層の誘電率epsiを３．９とし、前記直接トンネル層のバリアハイトを３．２ｅＶとし、鏡像効果パラメータαを２．５９×１０−４（Ｖｃｍ）１／２とし、鏡像効果パラメータβを３．０×１０−５（Ｖｃｍ２）３として設定した。
(simulation)
In order to verify the effect of the present invention, a verification simulation test was conducted on the characteristics of the tunnel field effect transistor of the present invention using a TCAD (Technology Computer Aided Design) system (HyENEXSS) for a semiconductor element (transistor). ..
In the calculation by the TCAD system (HyENEXSS), in order to simulate the driving state, the calculation was performed by introducing the following model in addition to the existing settings of the TCAD system (HyENEXSS).
That is, regarding the driving state in which carriers are transported from the source region to the channel region via the direct tunnel layer, when the transport model is a model based on the interband tunnel phenomenon, the btbt model of set_grrate_aist is used. When the model was based on the direct tunnel phenomenon, the setting using the WKB approximation model of set_isulator_current was introduced, and the verification simulation was performed by calculating the driving state in each model. The detailed settings of each model are as follows.
First, the parameters of the model based on the inter-band tunneling phenomenon, the electron saturation velocity and 1.0 × 10 7 cm / s, the coefficient relating to the transition form a 2.5, 4.0 × coefficient of tunneling probability β and 10 14, the coefficient of tunneling probability Fbtbt and 1.9 × 10 7 V / cm, the coefficient parameters tunneling probability Fbtbt trial functions and 1.9 × 10 7 V / cm, the minimum value of the reference electric field F0 1 It was set as 0.0 × 10 5 V / cm.
Next, as the parameters of the model based on the direct tunnel phenomenon, the tunnel probability calculation method prob is set to a WKB approximation model, the permittivity epsi of the direct tunnel layer is set to 3.9, and the barrier height of the direct tunnel layer is set to 3.2 eV. The mirror image effect parameter α was set to 2.59 × 10 -4 (Vcm) 1/2 , and the mirror image effect parameter β was set to 3.0 × 10 -5 (Vcm 2 ) 3 .
また、飽和領域では、ドリフト電流による動作となるので、前記TCADシステム（HyENEXSS）の既存の設定に加えて、set_mobilityの移動度モデルを導入して前記検証シミュレーションを行った。なお、前記移動度モデルの詳細設定は、次の通りである。
半導体材料をＳｉとし、格子温度依存式をＯＮとし、不純物濃度依存式として、前記移動度モデルの各パラメータを設定する。
具体的に、電子移動度の不純物濃度依存係数mas_muminnを５２．２ｃｍ２／Ｖｓとし、電子移動度の高濃度補正係数mas_mu1nを４３．３ｃｍ２／Ｖｓとし、電子移動度の不純物濃度依存係数mas_N0nを９．６８×１０１６ｃｍ−３とし、電子移動度の高濃度補正係数mas_N1nを３．４３×１０２０ｃｍ−３とし、電子移動度の不純物濃度依存係数mas_gammanを０．６８０とし、電子移動度の高濃度補正係数mas_bnを２．０として設定した。
以上により、スイッチング領域では、キャリアがバンド間トンネル現象又は前記直接トンネル現象に基づき輸送され、飽和領域では、キャリアがドリフト電流に基づき輸送される条件で駆動状態を計算可能な前記TCADシステム（HyENEXSS）の設定を行った。
Further, in the saturation region, the operation is performed by the drift current, so the verification simulation was performed by introducing the mobility model of set_mobility in addition to the existing settings of the TCAD system (HyENEXSS). The detailed settings of the mobility model are as follows.
The semiconductor material is Si, the lattice temperature-dependent equation is ON, and each parameter of the mobility model is set as an impurity concentration-dependent equation.
Specifically, the electron mobility impurity concentration dependence coefficient mas_muminn is 52.2 cm 2 / Vs, the high electron mobility correction coefficient mas_mu1n is 43.3 cm 2 / Vs, and the electron mobility impurity concentration dependence coefficient mas_N0n is set. The electron mobility high concentration correction coefficient mas_N1n is set to 3.43 × 10 20 cm- 3 , the electron mobility impurity concentration dependence coefficient mas_gamman is set to 0.680, and the electron mobility is set to 9.68 × 10 16 cm -3. The high density correction coefficient mas_bn of was set as 2.0.
As described above, the TCAD system (HyENEXSS) capable of calculating the drive state under the condition that carriers are transported based on the interband tunnel phenomenon or the direct tunnel phenomenon in the switching region and carriers are transported based on the drift current in the saturation region. Was set.
＜第１シミュレーション試験：Ｎ型トンネル電界効果トランジスタ＞
第１シミュレーション試験では、図９に示すＮ型トンネル電界効果トランジスタを対象とした。なお、図９は、前記検証シミュレーション試験の対象に係るトンネル電界効果トランジスタを説明するための説明図である。
図９に示すように、前記検証シミュレーション試験の対象に係るトンネル電界効果トランジスタ４０は、ＳｉＯ２層１１２上に一端側から他端側に向けて、ソース領域４２、直接トンネル層４７、チャネル領域４４及びドレイン領域４３が形成された層状の前記半導体部が形成され、また、チャネル領域４４上にゲート絶縁膜４５を介してゲート電極４６が形成された構造を持つ。
また、各部の詳細は、次の通りである。
<First simulation test: N-type tunnel field effect transistor>
In the first simulation test, the N-type tunnel field effect transistor shown in FIG. 9 was targeted. Note that FIG. 9 is an explanatory diagram for explaining the tunnel field effect transistor according to the target of the verification simulation test.
As shown in FIG. 9, the tunnel field effect transistor 40 according to the subject of the verification simulation test has a source region 42, a direct tunnel layer 47, and a channel region 44 on the SiO 2 layer 112 from one end side to the other end side. It has a structure in which the layered semiconductor portion in which the drain region 43 is formed is formed, and the gate electrode 46 is formed on the channel region 44 via the gate insulating film 45.
The details of each part are as follows.
ＳｉＯ２層１１２の厚みＨ１は、１４５ｎｍで設定される。
前記半導体部の厚みＨ２は、５０ｎｍで設定される。
ソース領域４２は、ｐ型の導電型で設定され、前記不純物濃度は、１．０×１０２０ｃｍ−３で設定される（ｐ＋）。
ドレイン領域４３は、ｎ型の導電型で設定され、前記不純物濃度は、１．０×１０２０ｃｍ−３で設定される（ｎ＋）。
チャネル領域４４は、ｐ型の導電型で設定され、前記不純物濃度は、５．０×１０１５ｃｍ−３で設定される（ｐ−）。
ソース領域４２、ドレイン領域４３及びチャネル領域４４は、いずれもＳｉで形成され、Ｓｉのバンドギャップは、１．１２ｅＶで設定される。
ゲート絶縁膜４５の実効酸化膜厚ＥＯＴは、１．０ｎｍで設定される。
ゲート電極４６の仕事関数は、４．６ｅＶで設定される。また、ゲート電極４６のゲート長ＬＧは、１００ｎｍで設定される。
また、直接トンネル層４７は、ＳｉＯ２で形成され、その厚みＴＯＸは、０．５ｎｍ，０．７ｎｍ，１．０ｎｍ，１．５ｎｍの４通りで設定される。
The thickness H 1 of the SiO 2 layer 112 is set at 145 nm.
The thickness H 2 of the semiconductor portion is set to 50 nm.
The source region 42 is set as a p-type conductive type, and the impurity concentration is set as 1.0 × 10 20 cm -3 (p + ).
The drain region 43 is set by an n-type conductive type, and the impurity concentration is set by 1.0 × 10 20 cm -3 (n + ).
The channel region 44 is set to be a p-type conductive type, and the impurity concentration is set to 5.0 × 10 15 cm -3 (p − ).
The source region 42, the drain region 43, and the channel region 44 are all formed of Si, and the band gap of Si is set to 1.12 eV.
The effective oxide film thickness EOT of the gate insulating film 45 is set at 1.0 nm.
The work function of the gate electrode 46 is set at 4.6 eV. The gate length L G of the gate electrode 46 is set at 100 nm.
Further, the direct tunnel layer 47 is formed of SiO 2 , and its thickness TOX is set in four ways of 0.5 nm, 0.7 nm, 1.0 nm, and 1.5 nm.
また、直接トンネル層４７の伝導帯と価電子帯とのエネルギー差を８．８９ｅＶとし、ソース領域４２の伝導帯と直接トンネル４７層の伝導帯とのエネルギー差を３．３４ｅＶとし、誘電率を３．９とする設定を行った。 Further, the energy difference between the conduction band of the direct tunnel layer 47 and the valence band is 8.89 eV, the energy difference between the conduction band of the source region 42 and the conduction band of the direct tunnel 47 layer is 3.34 eV, and the dielectric constant is set. The setting was made to 3.9.
以上のシミュレーション条件に基づき、トンネル電界効果トランジスタ４０のバンド特性を計算した。
その結果、１．０Ｖのドレイン電圧印加条件の下、ゲート電圧として０．１Ｖを印加する前記スイッチング領域と、ゲート電圧として０．５Ｖを印加する前記飽和領域との各バンド特性が、図３（ａ），（ｂ）に示した通りに得られた。即ち、前記スイッチング領域では、前記直接トンネル現象による前記トンネル電流により動作し、前記飽和領域では、前記ドリフト電流により動作する。
また、直接トンネル層４７に対する信頼性に関し、駆動時の直接トンネル層４７に対する印加電界は、３．０ＭＶ／ｃｍと見積もられ、ゲート絶縁膜４５に印加される電界の５．０ＭＶ／ｃｍよりも小さく、直接トンネル層４７がトンネル電界効果トランジスタ４０の信頼性に及ぼす影響は、小さいといえる。
Based on the above simulation conditions, the band characteristics of the tunnel field effect transistor 40 were calculated.
As a result, under the condition of applying a drain voltage of 1.0 V, the band characteristics of the switching region in which 0.1 V is applied as the gate voltage and the saturation region in which 0.5 V is applied as the gate voltage are shown in FIG. It was obtained as shown in a) and (b). That is, in the switching region, it operates by the tunnel current due to the direct tunnel phenomenon, and in the saturation region, it operates by the drift current.
Regarding the reliability of the direct tunnel layer 47, the electric field applied to the direct tunnel layer 47 during driving is estimated to be 3.0 MV / cm, which is higher than the electric field applied to the gate insulating film 45 of 5.0 MV / cm. It can be said that the direct tunnel layer 47 has a small effect on the reliability of the tunnel field effect transistor 40.
また、直接トンネル層４７における前記直接トンネル現象に基づくトンネル確率を図１０に示す。なお、図１０は、トンネル確率の計算結果を示す図である。
また、図１０では、比較のため、前記直接トンネル層を形成しない従来の前記ＴＦＥＴについての前記バンド間トンネル現象に基づくトンネル確率の計算結果を併せて示している。ここで、従来の前記ＴＦＥＴでは、ソース領域、チャネル領域及びドレイン領域を構成する半導体材料を間接遷移型半導体であるＳｉと、直接遷移型半導体であるＩｎＧａＡｓとの２通りとし、Ｓｉについて、バンドギャップＥｇを１．１２ｅＶ、キャリアの有効質量ｍ＊を０．１６で設定し、ＩｎＧａＡｓについて、バンドギャップＥｇを０．７４ｅＶ、キャリアの有効質量ｍ＊を０．０２３で設定し、下記式（２）で表されるバンド間トンネルモデルにより、トンネル確率の計算を行った。
Further, the tunnel probability based on the direct tunnel phenomenon in the direct tunnel layer 47 is shown in FIG. Note that FIG. 10 is a diagram showing a calculation result of the tunnel probability.
Further, in FIG. 10, for comparison, the calculation result of the tunnel probability based on the interband tunnel phenomenon for the conventional TFET that does not form the direct tunnel layer is also shown. Here, in the conventional TFET, the semiconductor materials constituting the source region, the channel region, and the drain region are divided into two types, Si, which is an indirect transition type semiconductor, and InGaAs, which is a direct transition type semiconductor. E g is set to 1.12 eV, the effective mass m * of the carrier is set to 0.16, and for InGaAs, the band gap E g is set to 0.74 eV and the effective mass m * of the carrier is set to 0.023. The tunnel probability was calculated using the interband tunnel model represented by 2).
図１０に示すように、前記直接トンネル現象を利用するトンネル電界効果トランジスタ４０では、低電界領域において、Ｓｉ及びＩｎＧａＡｓにおける前記バンド間トンネル現象に基づくトンネル確率を凌駕するトンネル確率が得られる。
この結果は、前記直接トンネル現象を利用するトンネル電界効果トランジスタ４０では、前記バンド間トンネル現象を利用する従来の前記ＴＦＥＴと異なり、トンネル確率が前記印加電界に依存せず、前記φＢ ０．５ＴＯＸの設定に基づき一定であることに基づく。
なお、図１０では、直接トンネル層４７（ＳｉＯ２層）の厚みＴＯＸが０．５ｎｍ，０．７ｎｍ，１．０ｎｍであるときのシミュレーション結果を示しているが、１．５ｎｍである場合においても、低電界領域において優れたトンネル確率が得られる。
したがって、前記ソース領域の価電子帯と前記直接トンネル層の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢ（４．４６ｅＶ）を１／２乗したφＢ ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす前記直接トンネル層の厚みで決定されるＴＯＸ（１．５ｎｍ）との積であるφＢ ０．５ＴＯＸが３．１７ｅＶ０．５・ｎｍ以下（φＢＴＯＸで６．６９ｅＶ・ｎｍ以下）とする前記直接トンネル層を形成すると、優れたトンネル確率が得られるといえ、この値は、前記ソース領域及び前記チャネル領域の形成材料をＳｉから他の材料に変更する場合や前記直接トンネル層の形成材料をＳｉＯ２から他の材料に変更する場合の指標となる。
As shown in FIG. 10, in the tunnel field effect transistor 40 utilizing the direct tunnel phenomenon, a tunnel probability that exceeds the tunnel probability based on the interband tunnel phenomenon in Si and InGaAs can be obtained in the low electric field region.
The result is that in the tunnel field effect transistor 40 that utilizes the direct tunnel phenomenon, unlike the conventional TFET that utilizes the interband tunnel phenomenon, the tunnel probability does not depend on the applied electric field, and the φ B 0.5. Based on being constant based on the TOX setting.
In FIG. 10, the thickness T OX is 0.5nm direct tunnel layer 47 (SiO 2 layer), 0.7 nm, but shows simulation results when a 1.0 nm, when it is 1.5nm However, excellent tunnel probability can be obtained in the low electric field region.
Therefore, φ B 0.5 obtained by multiplying the tunnel barrier height φ B (4.46 eV) determined by the energy difference between the valence band of the source region and the conduction band of the direct tunnel layer by 1/2 is obtained. Φ B 0.5 T OX, which is the product of T OX (1.5 nm) determined by the thickness of the direct tunnel layer forming the minimum interval between the source region and the channel region, is 3.17 eV 0.5 · nm. hereinafter (φ 6.69eV · nm or less B T OX) and the said forming a direct tunnel layer, excellent say tunneling probability is obtained, this value is a material for forming the source region and the channel region Si It is an index when changing from to another material or when changing the material for forming the direct tunnel layer from SiO 2 to another material.
＜第２シミュレーション試験：Ｐ型トンネル電界効果トランジスタ＞
ソース領域４２の導電型をｐ型からｎ型に変更し（ｎ＋）、ドレイン領域４３の導電型をｎ型からｐ型に変更し（ｐ＋）、チャネル領域４４の導電型をｐ型からｎ型に変更し（ｎ−）、これ以外は、第１シミュレーションと同様の構成として、第２シミュレーションにおけるＰ型トンネル電界効果トランジスタを設定し、第２シミュレーション試験を行った。
このＰ型トンネル電界効果トランジスタを対象とした第２シミュレーション試験では、導電型の変更に伴い、φＢを４．４６ｅＶから５．６１ｅＶに変更し、これ以外は、第１シミュレーションと同様の条件として、計算を行った。
その結果、バンド特性は、図６（ａ），（ｂ）に示した通りの結果が得られ、また、第１シミュレーションにおける計算結果（図１０参照）と同様に、低電圧領域において優れたトンネル確率を示すことが確認された。
トンネル確率は、直接トンネル層４７（ＳｉＯ２層）の厚みＴＯＸが１．５ｎｍである場合でも優れた特性を示す。
したがって、前記Ｐ型トンネル電界効果トランジスタでは、前記ソース領域の伝導帯と前記直接トンネル層の価電子帯とのエネルギー差により決定されるトンネル障壁高さφＢ（５．６１ｅＶ）を１／２乗したφＢ ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす前記直接トンネル層の厚みで決定されるＴＯＸ（１．５ｎｍ）との積であるφＢ ０．５ＴＯＸが３．５６ｅＶ０．５・ｎｍ以下（φＢＴＯＸで８．４２ｅＶ・ｎｍ以下）とする前記直接トンネル層を形成すると、優れたトンネル確率が得られるといえ、この値は、前記ソース領域及び前記チャネル領域の形成材料をＳｉから他の材料に変更する場合や前記直接トンネル層の形成材料をＳｉＯ２から他の材料に変更する場合の指標となる。
<Second simulation test: P-type tunnel field effect transistor>
The conductive type of the source region 42 is changed from p type to n type (n + ), the conductive type of the drain region 43 is changed from n type to p type (p + ), and the conductive type of the channel region 44 is changed from p type. The P-type tunnel field effect transistor in the second simulation was set in the same configuration as in the first simulation except that the conductor was changed to n-type (n − ), and the second simulation test was conducted.
In the second simulation test for this P-type tunnel field effect transistor, φ B was changed from 4.46 eV to 5.61 eV due to the change of the conductive type, and other than that, the conditions were the same as in the first simulation. , Made a calculation.
As a result, the band characteristics are as shown in FIGS. 6A and 6B, and the tunnel is excellent in the low voltage region as in the calculation result in the first simulation (see FIG. 10). It was confirmed to show the probability.
Tunneling probability show excellent properties even if the thickness T OX of direct tunneling layer 47 (SiO 2 layer) is 1.5 nm.
Therefore, in the P-type tunnel field effect transistor, the tunnel barrier height φ B (5.61 eV) determined by the energy difference between the conduction band in the source region and the valence band of the direct tunnel layer is halved. and the phi B 0.5, said source region - the channel region between the product and is phi B 0.5 T OX of the T OX determined by the thickness of the direct tunneling layer (1.5 nm) forming the minimum distance wherein when forming the direct tunnel layers, said to be obtained excellent tunneling probability, this value, the source region but to (8.42eV · nm or less φ B T OX) 3.56eV 0.5 · nm or less It is an index when changing the forming material of the channel region from Si to another material or changing the forming material of the direct tunnel layer from SiO 2 to another material.
（参考例）
次に、前記エネルギーフィルタリング効果を検証するため、図１１に示すＮ型トンネル電界効果トランジスタを作製した。なお、図１１は、参考例に係るトンネル電界効果トランジスタの概要を説明するための断面図である。
図１１に示すように、参考例に係るトンネル電界効果トランジスタ５０は、ソース領域５２、ドレイン領域５３及びこれらソース領域５２とドレイン領域５３との間に形成されるチャネル領域５４を有する半導体層と、チャネル領域５２上にゲート絶縁膜５５を介して配されるゲート電極５６とを有する。
また、参考例に係るトンネル電界効果トランジスタ５０は、公知の前記ＴＦＥＴの作製技術に準じて作製し、公知のイオン注入法、活性化アニール法によりチャネル領域５４の導電型をソース領域５２と同一の導電型であるｐ型（ｐ−）に変更している点だけ、公知の前記ＴＦＥＴと異なる。
(Reference example)
Next, in order to verify the energy filtering effect, the N-type tunnel field effect transistor shown in FIG. 11 was manufactured. Note that FIG. 11 is a cross-sectional view for explaining the outline of the tunnel field effect transistor according to the reference example.
As shown in FIG. 11, the tunnel field effect transistor 50 according to the reference example includes a semiconductor layer having a source region 52, a drain region 53, and a channel region 54 formed between the source region 52 and the drain region 53. It has a gate electrode 56 arranged on the channel region 52 via a gate insulating film 55.
Further, the tunnel field effect transistor 50 according to the reference example is manufactured according to the known manufacturing technique of the TFET, and the conductive type of the channel region 54 is the same as that of the source region 52 by the known ion implantation method and activation annealing method. It differs from the known TFET only in that it is changed to the p-type (p − ) which is a conductive type.
参考例に係るトンネル電界効果トランジスタ５０に対し、０．５Ｖのドレイン電圧印加条件下で測定したゲート電圧−ドレイン電流特性を図１２に示す。
図１２に示すように、参考例に係るトンネル電界効果トランジスタ５０では、従来の前記ＴＦＥＴと同様に急峻なスイッチング特性が確認される。これは、ソース領域５２とオン状態で極性反転したチャネル領域５４との間で、前記バンド間トンネル現象が生じ、前記エネルギーフィルタリング効果が発生していることを意味する。
FIG. 12 shows the gate voltage-drain current characteristics measured under the condition of applying a drain voltage of 0.5 V to the tunnel field effect transistor 50 according to the reference example.
As shown in FIG. 12, in the tunnel field effect transistor 50 according to the reference example, a steep switching characteristic is confirmed as in the conventional TFET. This means that the interband tunnel phenomenon occurs between the source region 52 and the channel region 54 whose polarity is reversed in the on state, and the energy filtering effect is generated.
参考例に係るトンネル電界効果トランジスタ５０では、低電電圧領域でのトンネル確率が低く、大きな駆動電流が望めないものの前記エネルギーフィルタリング効果により急峻なスイッチング特性が得られる。
低電圧領域でのトンネル確率が低い点については、前記シミュレーション試験の結果に示されるように前記直接トンネル層を配することで飛躍的に改善される。
したがって、本発明の前記トンネル電界効果トランジスタでは、前記スイッチング領域において、従来の前記ＴＦＥＴと同様に急峻なスイッチング特性が得られ、かつ、従来の前記ＴＦＥＴと異なり低電圧領域でも大きな駆動電流が得られる。
また、本発明の前記トンネル電界効果トランジスタでは、前記飽和領域において、従来の前記ＭＯＳＦＥＴと同様に前記ドリフト電流による大きな駆動電流が得られる。
よって、本発明の前記トンネル電界効果トランジスタは、従来の前記ＴＦＥＴと前記ＭＯＳＦＥＴとが有する利点のみを併せ持つものといえる。
In the tunnel field effect transistor 50 according to the reference example, the tunnel probability in the low voltage region is low and a large drive current cannot be expected, but a steep switching characteristic can be obtained by the energy filtering effect.
The point that the tunnel probability in the low voltage region is low can be dramatically improved by arranging the direct tunnel layer as shown in the result of the simulation test.
Therefore, in the tunnel field effect transistor of the present invention, a steep switching characteristic can be obtained in the switching region as in the conventional TFET, and a large drive current can be obtained even in a low voltage region unlike the conventional TFET. ..
Further, in the tunnel field effect transistor of the present invention, a large drive current due to the drift current can be obtained in the saturation region as in the conventional MOSFET.
Therefore, it can be said that the tunnel field effect transistor of the present invention has only the advantages of the conventional TFET and the MOSFET.
＜第３シミュレーション試験：動作確認＞
本発明の前記トンネル電界効果トランジスタの動作確認のため、第３シミュレーション試験を行った。第３シミュレーション試験では、図９に示したトンネル電界効果トランジスタ４０を対象として、各部を次のように設定した。
<Third simulation test: operation check>
A third simulation test was conducted to confirm the operation of the tunnel field effect transistor of the present invention. In the third simulation test, each part of the tunnel field effect transistor 40 shown in FIG. 9 was set as follows.
ＳｉＯ２層１１２の厚みＨ１は、１４５ｎｍで設定される。
前記半導体部の厚みＨ２は、１０ｎｍで設定される。
ソース領域４２は、ｐ型の導電型で設定され、Ｂを不純物物質とした不純物濃度は、１．０×１０２０ｃｍ−３で設定される（ｐ＋）。
ドレイン領域４３は、ｎ型の導電型で設定され、Ｐを不純物物質とした不純物濃度は、１．０×１０２０ｃｍ−３で設定される（ｎ＋）。
チャネル領域４４は、ｐ型の導電型で設定され、Ｂを不純物物質とした不純物濃度は、５．０×１０１６ｃｍ−３で設定される（ｐ−）。
ソース領域４２、ドレイン領域４３及びチャネル領域４４は、いずれもＳｉで形成される。
ゲート絶縁膜４５は、ＳｉＯ２換算膜厚で１．０ｎｍの絶縁膜として設定される。
ゲート電極４６の仕事関数は、４．０ｅＶで設定される。また、ゲート電極４６のゲート長ＬＧは、１００ｎｍで設定される。
また、直接トンネル層４７は、ＳｉＯ２で形成され、その厚みＴＯＸは、１．０ｎｍ，１．。５ｎｍ，２．０ｎｍの３通りで設定される。
The thickness H 1 of the SiO 2 layer 112 is set at 145 nm.
The thickness H 2 of the semiconductor portion is set to 10 nm.
The source region 42 is set as a p-type conductive type, and the impurity concentration with B as an impurity substance is set at 1.0 × 10 20 cm -3 (p + ).
The drain region 43 is set to be an n-type conductive type, and the impurity concentration with P as an impurity substance is set to 1.0 × 10 20 cm -3 (n + ).
The channel region 44 is set to be a p-type conductive type, and the impurity concentration with B as an impurity substance is set to 5.0 × 10 16 cm -3 (p − ).
The source region 42, the drain region 43, and the channel region 44 are all made of Si.
The gate insulating film 45 is set as an insulating film having a film thickness of 1.0 nm in terms of SiO 2 .
The work function of the gate electrode 46 is set at 4.0 eV. The gate length L G of the gate electrode 46 is set at 100 nm.
Further, the direct tunnel layer 47 is formed of SiO 2 , and its thickness TOX is 1.0 nm. .. It is set in 3 ways of 5 nm and 2.0 nm.
第３シミュレーション試験では、シルバコ・ジャパン製のデバイスシミュレータ（商標名Atlas）に対し、直接トンネル層４７による動作検証を行うため、既存の設定に加えて、次のシミュレーションモデルを導入することで計算を行った。
即ち、直接トンネル層４７における前記直接トンネル現象を、バンド間バンドの自己無撞着の直接トンネルモデル、バンド間バントモードの直接量子トンネルモデル、ノンローカルバンド間バンドトンネルモデル、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ再結合のため真性濃度の計算のフェルミ分布効果、Ａｕｇｅｒ再結合、ＣＶＴ電界依存移動度、縦型電界移動度モデル、シリコンの濃度依存移動度及びバンドナローウィングモデルに準じて評価するシミュレーションモデルを導入した。
また、直接トンネル層４７における前記直接トンネル現象が生じる領域は、ソース領域４２側のゲート電極４６の端部位置から前記半導体部の層内方向と同一方向でソース領域４２に向かう２０ｎｍ及びチャネル領域４４に向かう２０ｎｍの合計４０ｎｍの領域とし、また、前記半導体層部の表面（ゲート絶縁膜４５が形成される面）から深さ５ｎｍの領域として設定した。
また、電圧印加の条件としては、ソース領域４２に接するソース電極を接地し、ドレイン領域４３に接するドレイン電極に０．１Ｖの電圧を印加し、ゲート電極に印加するゲート電圧を−０．５Ｖ〜１．５Ｖの範囲で掃引する設定とした。
In the third simulation test, in order to directly verify the operation of the device simulator (trade name Atlas) manufactured by Silvaco Japan with the tunnel layer 47, the calculation is performed by introducing the following simulation model in addition to the existing settings. went.
That is, the direct tunnel phenomenon in the direct tunnel layer 47 is combined with the self-consistent direct tunnel model of the interband band, the direct quantum tunnel model of the interband bunt mode, the non-local interband band tunnel model, and the Shockley-Read-Hall recombination. Therefore, we introduced a simulation model that evaluates according to the Fermi distribution effect of intrinsic concentration calculation, Auger recombination, CVT electric field mobility, vertical electric field mobility model, silicon concentration-dependent mobility, and band narrow wing model.
Further, the region in the direct tunnel layer 47 where the direct tunnel phenomenon occurs is 20 nm and the channel region 44 from the end position of the gate electrode 46 on the source region 42 side toward the source region 42 in the same direction as the in-layer direction of the semiconductor portion. It was set as a region having a total of 40 nm of 20 nm toward the surface, and a region having a depth of 5 nm from the surface of the semiconductor layer portion (the surface on which the gate insulating film 45 is formed).
As a condition for applying a voltage, the source electrode in contact with the source region 42 is grounded, a voltage of 0.1 V is applied to the drain electrode in contact with the drain region 43, and the gate voltage applied to the gate electrode is −0.5 V to −0.5 V. It was set to sweep in the range of 1.5V.
シミュレーション結果として、第３シミュレーション試験におけるドレイン電流−ドレイン電圧特性を図１３に示す。
該図１３に示すように、直接トンネル層４７の厚み（１．０ｎｍ，１．５ｎｍ，２．０ｎｍ）によらず、ゲート電圧を−０．５Ｖから１．５Ｖまで掃引すると、０Ｖから０．５Ｖ付近のゲート電圧範囲でドレイン電流が立ち上がり、ゲート電圧が０．５Ｖを超えたあたりで飽和することが確認される。
即ち、本発明の前記トンネル電界効果トランジスタでは、前記直接トンネル現象により、急峻なスイッチング特性を持つトランジスタ動作を行うことができる。
As a simulation result, the drain current-drain voltage characteristic in the third simulation test is shown in FIG.
As shown in FIG. 13, when the gate voltage is swept from −0.5 V to 1.5 V regardless of the thickness (1.0 nm, 1.5 nm, 2.0 nm) of the direct tunnel layer 47, 0 V to 0. It is confirmed that the drain current rises in the gate voltage range near 5V and saturates when the gate voltage exceeds 0.5V.
That is, in the tunnel field effect transistor of the present invention, the transistor operation having a steep switching characteristic can be performed by the direct tunnel phenomenon.
また、直接トンネル層４７の厚みとドレイン電流及び最小サブスレッショルド傾きとの関係性を示すグラフを図１４に示す。
該図１４に示すように、ドレイン電流は、直接トンネル層４７の厚みが薄くなるにつれて増加する。また、最小サブスレッショルド傾きは、直接トンネル層４７の厚みが薄くなるにつれて減少する。
即ち、本発明の前記トンネル電界効果トランジスタでは、直接トンネル層４７の厚み設定に応じて、大きなドレイン電流を得ることができ、かつ、急峻なスイッチング特性を維持することができる。
Further, FIG. 14 shows a graph showing the relationship between the thickness of the direct tunnel layer 47, the drain current, and the minimum subthreshold inclination.
As shown in FIG. 14, the drain current increases as the thickness of the direct tunnel layer 47 decreases. Further, the minimum subthreshold inclination decreases as the thickness of the direct tunnel layer 47 decreases.
That is, in the tunnel field effect transistor of the present invention, a large drain current can be obtained and a steep switching characteristic can be maintained according to the thickness setting of the tunnel layer 47 directly.
１，１０，２０，３０，４０，５０ トンネル電界効果トランジスタ
２，２’，１２，２２，３２，４２ ソース領域
３，１３，２３，３３，４３，５３ ドレイン領域
４，１４，４４，５４ チャネル領域
４’ ｐ−型半導体領域
５，１５，２５，３５，４５，５５ ゲート絶縁膜
６，１６，２６，３６，４６，５６ ゲート電極
７，１７，２７，３７，４７ 直接トンネル層
９ａ，９ｂ サイドウォール
１０１ 半導体基板
１０２ 絶縁層
１１２ ＳｉＯ２層
1,10,20,30,40,50 Tunnel field effect transistor 2,2', 12,22,32,42 Source region 3,13,23,33,43,53 Drain region 4,14,44,54 channels region 4 'p - -type semiconductor regions 5,15,25,35,45,55 gate insulating film 6,16,26,36,46,56 gate electrode 7,17,27,37,47 direct tunnel layers 9a, 9b Sidewall 101 Semiconductor substrate 102 Insulation layer 112 SiO 2 layers
Claims (8)
前記ソース領域及び前記チャネル領域の各領域がｐ型又はｎ型のいずれかの導電型である第１導電型で構成されるとともに前記ドレイン領域が前記第１導電型と異なる前記導電型である第２導電型で構成され、
前記ソース領域における前記導電型を付与する不純物物質の濃度が前記チャネル領域における前記不純物物質の濃度と同じかより高い濃度とされ、
かつ、前記ソース領域と前記チャネル領域との間に絶縁酸化物で形成され前記ソース領域中のキャリアを前記チャネル領域に直接トンネル現象により輸送可能とされる直接トンネル層が介挿されることを特徴とするトンネル電界効果トランジスタ。 A semiconductor portion in which a source region, a drain region, and a channel region arranged between the source region and the drain region are formed, and at least the drain region and the channel region are formed in a layered manner, and at least the said semiconductor portion. It has a transistor structure composed of gate electrodes arranged on the channel region via a gate insulating film.
Each region of the source region and the channel region is composed of a first conductive type which is either a p-type or an n-type conductive type, and the drain region is the conductive type different from the first conductive type. Consists of 2 conductive types
The concentration of the impurity substance imparting the conductive type in the source region is set to be the same as or higher than the concentration of the impurity substance in the channel region.
Further, a direct tunnel layer formed of an insulating oxide between the source region and the channel region and capable of transporting carriers in the source region directly to the channel region by a tunnel phenomenon is interposed. Tunnel field effect transistor.
直接トンネル層が、前記ソース領域の価電子帯と前記直接トンネル層の伝導帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ ０．５ＴＯＸを３．１７ｅＶ０．５・ｎｍ以下として構成される請求項１に記載のトンネル電界効果トランジスタ。 Each region of the source region and the channel region is a p-type conductive type, and the drain region is an n-type conductive type N-type tunnel field effect transistor.
The direct tunnel layer is φ B 0.5 obtained by multiplying the tunnel barrier height φ B determined by the energy difference between the valence band of the source region and the conduction band of the direct tunnel layer by 1/2, and the source region. - tunnel according to configured claim 1 φ B 0.5 T OX is the product of T OX determined by a thickness which forms a minimum spacing between the channel region as follows 3.17eV 0.5 · nm Tunnel effect transistor.
直接トンネル層が、前記ソース領域の伝導帯と前記直接トンネル層の価電子帯とのエネルギー差により決定されるトンネル障壁高さφＢを１／２乗したφＢ ０．５と、前記ソース領域−前記チャネル領域間の最小間隔をなす厚みで決定されるＴＯＸとの積であるφＢ ０．５ＴＯＸを３．５６ｅＶ０．５・ｎｍ以下として構成される請求項１に記載のトンネル電界効果トランジスタ。 Each region of the source region and the channel region is an n-type conductive type, and the drain region is a p-type conductive type P-type tunnel field effect transistor.
The direct tunnel layer is φ B 0.5 obtained by multiplying the tunnel barrier height φ B determined by the energy difference between the conduction band of the source region and the valence band of the direct tunnel layer by 1/2, and the source region. - tunnel according to configured claim 1 φ B 0.5 T OX is the product of T OX determined by a thickness which forms a minimum spacing between the channel region as follows 3.56eV 0.5 · nm Tunnel effect transistor.
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Cited By (1)
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| WO2022209589A1 (en) * | 2021-04-02 | 2022-10-06 | 国立研究開発法人産業技術総合研究所 | Semiconductor element, semiconductor integrated circuit, and production method for semiconductor element |
-
2020
- 2020-04-23 JP JP2020076505A patent/JP2020184619A/en active Pending
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|---|---|---|---|---|
| WO2022209589A1 (en) * | 2021-04-02 | 2022-10-06 | 国立研究開発法人産業技術総合研究所 | Semiconductor element, semiconductor integrated circuit, and production method for semiconductor element |
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