JP2020182022A - Delay circuit - Google Patents
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Abstract
Description
本明細書中に開示されている発明は、リセットＩＣや監視ＩＣなどの監視装置（特に、これに用いられる遅延回路）に関する。 The invention disclosed in the present specification relates to a monitoring device such as a reset IC or a monitoring IC (particularly, a delay circuit used therein).
入力電圧が所定の閾値に達しているか否かを監視する監視装置（例えばリセットＩＣ）は、種々のアプリケーションで広く一般的に用いられている。 A monitoring device (for example, a reset IC) that monitors whether or not the input voltage reaches a predetermined threshold value is widely and generally used in various applications.
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
As an example of the prior art related to the above,
しかしながら、上記従来の監視装置では、リセット保持時間を任意に設定するために設けられた遅延回路の信頼性について、さらなる改善の余地があった。 However, in the above-mentioned conventional monitoring device, there is room for further improvement in the reliability of the delay circuit provided for arbitrarily setting the reset holding time.
特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載用の監視ＩＣについても、フェイルセーフを念頭に置いた信頼性設計が重要となっている。 In particular, in recent years, in-vehicle ICs have been required to comply with ISO 26262 (international standard for functional safety related to automobile electricity / electronics), and in-vehicle monitoring ICs are also required to comply with fail-safe. The reliability design placed is important.
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、信頼性の高い遅延回路、及び、これを用いた監視装置を提供することを目的とする。 The invention disclosed in the present specification aims to provide a highly reliable delay circuit and a monitoring device using the delay circuit in view of the above problems found by the inventor of the present application.
本明細書中に開示されている遅延回路は、遅延設定端子の端子電圧を利用して任意に設定される可変遅延時間だけ入力信号を遅らせることにより遅延入力信号を生成する遅延部と、所定の最小遅延時間を確保しつつその満了時に前記端子電圧を検査することにより前記遅延設定端子の異常を検出する検査部と、を有する構成（第１の構成）とされている。 The delay circuit disclosed in the present specification includes a delay unit that generates a delay input signal by delaying the input signal by a variable delay time arbitrarily set by using the terminal voltage of the delay setting terminal, and a predetermined delay section. The configuration (first configuration) includes an inspection unit that detects an abnormality in the delay setting terminal by inspecting the terminal voltage at the time of expiration while ensuring the minimum delay time.
なお、上記第１の構成から成る遅延回路において、前記検査部は、前記遅延設定端子の異常を検出したときに前記遅延入力信号を異常検出時の論理レベルに固定する構成（第２の構成）にするとよい。 In the delay circuit having the first configuration, the inspection unit fixes the delay input signal to the logic level at the time of detecting the abnormality when the abnormality of the delay setting terminal is detected (second configuration). It is good to set it to.
また、上記第１または第２の構成から成る遅延回路において、前記検査部は、前記最小遅延時間の満了時に前記端子電圧の期待値判定を行う構成（第３の構成）にするとよい。 Further, in the delay circuit having the first or second configuration, the inspection unit may have a configuration (third configuration) in which the expected value of the terminal voltage is determined when the minimum delay time expires.
また、上記第３の構成から成る遅延回路において、前記検査部は、所定周波数のクロック信号に同期して前記最小遅延時間をカウントする構成（第４の構成）にするとよい。 Further, in the delay circuit having the third configuration, the inspection unit may be configured to count the minimum delay time in synchronization with a clock signal having a predetermined frequency (fourth configuration).
また、上記第１〜第４いずれかの構成から成る遅延回路において、前記遅延部は、前記端子電圧を充電する電流源と、前記入力信号に応じて前記端子電圧を放電する放電スイッチと、前記端子電圧と所定の閾値電圧とを比較して比較信号を生成するコンパレータと、前記入力信号と前記比較信号またはこれに応じた信号とを論理合成して前記遅延入力信号を生成する論理ゲートと、を含む構成（第５の構成）にするとよい。 Further, in the delay circuit having any of the first to fourth configurations, the delay unit includes a current source for charging the terminal voltage, a discharge switch for discharging the terminal voltage in response to the input signal, and the above. A comparator that compares the terminal voltage with a predetermined threshold voltage to generate a comparison signal, a logic gate that logically synthesizes the input signal with the comparison signal or a signal corresponding thereto, and generates the delay input signal. It is preferable to make a configuration including (fifth configuration).
また、上記第５の構成から成る遅延回路において、前記検査部は、前記比較信号またはこれに応じた信号の論理レベルを監視して前記端子電圧を検査する構成（第６の構成）にするとよい。 Further, in the delay circuit having the fifth configuration, the inspection unit may monitor the logic level of the comparison signal or the signal corresponding thereto and inspect the terminal voltage (sixth configuration). ..
また、上記第５または第６の構成から成る遅延回路において、前記遅延部は、前記比較信号のノイズ成分を除去するフィルタをさらに含む構成（第７の構成）にするとよい。 Further, in the delay circuit having the fifth or sixth configuration, the delay unit may be configured to further include a filter for removing the noise component of the comparison signal (seventh configuration).
また、本明細書中に開示されている監視装置は、監視結果に応じた入力信号を生成する監視部と、上記第１〜第７いずれかの構成から成り前記入力信号を遅らせて遅延入力信号を生成する遅延回路と、前記遅延入力信号に応じたリセット出力信号を生成する出力部とを有する構成（第８の構成）とされている。 Further, the monitoring device disclosed in the present specification comprises a monitoring unit that generates an input signal according to the monitoring result, and the configuration according to any one of the first to seventh, and delays the input signal to delay the input signal. It is configured to have a delay circuit for generating the delay input signal and an output unit for generating a reset output signal corresponding to the delay input signal (eighth configuration).
また、本明細書中に開示されている電子機器は、上記第８の構成から成る監視装置と、前記監視装置の遅延設定端子に外付けされるキャパシタと、を有する構成（第９の構成）とされている。 Further, the electronic device disclosed in the present specification has a configuration having a monitoring device having the eighth configuration and a capacitor externally attached to the delay setting terminal of the monitoring device (nineth configuration). It is said that.
また、本明細書中に開示されている車両は、上記第９の構成から成る電子機器を有する構成（第１０の構成）とされている。 Further, the vehicle disclosed in the present specification has a configuration having an electronic device having the ninth configuration (tenth configuration).
本明細書中に開示されている発明によれば、信頼性の高い遅延回路、及び、これを用いた監視装置を提供することが可能となる。 According to the invention disclosed in the present specification, it is possible to provide a highly reliable delay circuit and a monitoring device using the delay circuit.
＜第１実施形態＞
図１は、第１実施形態における電子機器の全体構成を示す図である。本実施形態の電子機器１は、リセットＩＣ４００（＝監視装置の一例）とマイコン５００を有する。また、電子機器１は、上記の半導体装置４００及び５００に外付けされるディスクリート部品として、抵抗ＲＬと、複数のキャパシタ（ＣＶＤＤ、ＣＣＴ、ＣＬ）と、を有する。
<First Embodiment>
FIG. 1 is a diagram showing an overall configuration of an electronic device according to the first embodiment. The
リセットＩＣ４００は、電源電圧ＶＤＤ１が立ち上がっているか否かを監視してマイコン５００にリセット出力信号ＶＯＵＴを出力する半導体集積回路装置であり、基準電圧生成回路４１０と、分圧電圧生成回路４２０と、入力電圧監視回路４３０と、遅延回路４４０と、Ｎチャネル型ＭＯＳ電界効果トランジスタ４５０と、を有する。
The
また、リセットＩＣ４００は、ＩＣ外部との電気的な接続を確立する手段として、複数の外部端子（ＧＮＤピン、ＶＤＤピン、ＶＯＵＴピン、ＣＴピン）を備えている。ＧＮＤピンは、接地端に接続される接地端子である。ＶＤＤピンは、電源電圧ＶＤＤ１の印加端に接続される電源端子である。ＶＤＤピンとＧＮＤピンとの間には、キャパシタＣＶＤＤが接続されている。ＶＯＵＴピンは、リセット出力信号ＶＯＵＴを出力するための出力端子である。ＶＯＵＴピンと電源電圧ＶＤＤ２の印加端との間には、抵抗ＲＬが接続されている。ＶＯＵＴピンとＧＮＤピンとの間には、キャパシタＣＬが接続されている。キャパシタＣＬは省略してもよい。ＣＴピンは、リセット保持時間設定端子（＝遅延設定端子に相当）である。ＣＴピンとＧＮＤピンとの間には、キャパシタＣＣＴが接続されている。
Further, the
なお、リセットＩＣ４００は、上記以外の構成要素や外部端子を有していてもよい。また、リセットＩＣ４００には、その各部に種々の寄生素子（寄生ダイオードなど）が付随しているが、図示の便宜上、それらの描写は割愛している。
The reset IC 400 may have components other than the above and external terminals. Further, although various parasitic elements (parasitic diodes and the like) are attached to each part of the
基準電圧生成回路４１０は、ＶＤＤピンとＧＮＤピンとの間に接続されており、電源電圧ＶＤＤ１から所定の基準電圧Ｖｒｅｆを生成する。基準電圧生成回路４１０としては、電源依存性や温度依存性の小さいバンドギャップ電源などを好適に用いることができる。
The reference
分圧電圧生成回路４２０は、ＶＤＤピンとＧＮＤピンとの間に直列接続された抵抗ラダー（本図では、抵抗４２１〜４２３の３つを例示）を含み、電源電圧ＶＤＤ１を所定の分圧比α（ただし０＜α＜１）で分圧することにより、電源電圧ＶＤＤ１に応じた分圧電圧Ｖｘ（＝α×ＶＤＤ１）を生成する。
The voltage dividing
なお、抵抗４２１〜４２３それぞれの抵抗値は、トリミングなどにより微調整することができる。このように、分圧電圧生成回路４２０は、分圧電圧Ｖｘの分圧比αを任意に調整する機能を備えていることが望ましい。
The resistance values of the
入力電圧監視回路４３０（＝監視部に相当）は、分圧電圧Ｖｘと基準電圧Ｖｒｅｆとを比較して比較信号Ｓ１１を生成する回路ブロックであり、コンパレータ４３１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ４３２と、を含む。
The input voltage monitoring circuit 430 (= corresponding to the monitoring unit) is a circuit block that compares the voltage dividing voltage Vx with the reference voltage Vref to generate the comparison signal S11, and is a
コンパレータ４３１は、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと、反転入力端（−）に入力される分圧電圧Ｖｘを比較して比較信号Ｓ１１を生成する。比較信号Ｓ１１は、Ｖｘ＜Ｖｒｅｆ（延いてはＶＤＤ＜Ｖｒｅｆ／α）であるときにハイレベルとなり、Ｖｘ＞Ｖｒｅｆ（延いてはＶＤＤ＞Ｖｒｅｆ／α）であるときにローレベルとなる。
The
トランジスタ４３２は、比較信号Ｓ１１に応じてオン／オフされるヒステリシス付与用のスイッチ素子である。接続関係について述べると、トランジスタ４３２のドレインは、抵抗４２２及び４２３相互間の接続ノードに接続されている。トランジスタ４３２のソースは、ＧＮＤピンに接続されている。トランジスタ４３２のゲートは、比較信号Ｓ１１の印加端に接続されている。
The
比較信号Ｓ１１がハイレベルであるときには、トランジスタ４３２がオンして、抵抗４２３の両端間が短絡されるので、分圧電圧Ｖｘの分圧比αが低くなる。一方、比較信号Ｓ１１がローレベルであるときには、トランジスタ４３２がオフして、抵抗４２３の両端間が開放されるので、分圧電圧Ｖｘの分圧比αが高くなる。
When the comparison signal S11 is at a high level, the
このような分圧比αの切替制御により、電源電圧ＶＤＤ１のリセット解除閾値（＝リセット出力信号ＶＯＵＴがローレベルからハイレベルに立ち上がる上側閾値に相当）と、リセット検出閾値（＝リセット出力信号ＶＯＵＴがハイレベルからローレベルに立ち下がる下側閾値に相当）との間には、所定のヒステリシス電圧Ｖｈｙｓが付与される。 By such switching control of the voltage division ratio α, the reset release threshold value of the power supply voltage VDD1 (= corresponding to the upper threshold value at which the reset output signal VOUT rises from the low level to the high level) and the reset detection threshold value (= the reset output signal VOUT is high). A predetermined hysteresis voltage Vhys is applied between the level and the lower threshold value (corresponding to the lower threshold value falling from the level to the low level).
遅延回路４４０は、比較信号Ｓ１１（＝入力信号に相当）を遅らせて遅延比較信号Ｓ１２（＝遅延入力信号に相当）を生成する。なお、遅延回路４４０は、ＣＴピン（＝遅延設定端子）を用いて自由に遅延時間（＝リセット保持時間）を設定する機能を備えている。
The
トランジスタ４５０は、遅延比較信号Ｓ１２に応じてオン／オフされるスイッチ素子であり、リセット出力信号ＶＯＵＴを出力するための出力部（＝オープンドレイン出力段）を形成している。その接続関係について述べると、トランジスタ４５０のドレインは、ＶＯＵＴピンに接続されている。トランジスタ４５０のソースは、ＧＮＤピンに接続されている。トランジスタ４５０のゲートは、遅延比較信号Ｓ１２の印加端（＝遅延回路４４０の出力端）に接続されている。
The
なお、遅延比較信号Ｓ１２がハイレベルであるときには、トランジスタ４５０がオンするので、リセット出力信号ＶＯＵＴがローレベルとなる。一方、遅延比較信号Ｓ１２がローレベルであるときには、トランジスタ４５０がオフするので、ＶＯＵＴピンがハイインピーダンス状態（ＨｉＺ状態）となる。このとき、リセット出力信号ＶＯＵＴは、抵抗ＲＬを介してハイレベルにプルアップされる。
When the delay comparison signal S12 is at a high level, the
マイコン５００は、電源電圧ＶＤＤ２の供給を受けて動作する半導体集積回路装置であり、電子機器１全体の動作を統括的に制御する。なお、マイコン５００は、リセットＩＣ４００から入力されるリセット出力信号ＶＯＵＴによってリセットされる。より具体的に述べると、マイコン５００は、リセット出力信号ＶＯＵＴがローレベルであるときにリセット状態（＝ディセーブル状態）となり、リセット出力信号ＶＯＵＴがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。
The
＜リセットＩＣ（パッケージ）＞
図２は、第１実施形態におけるリセットＩＣ４００のパッケージ外観（トップ面と２種類のボトム面（１）及び（２））を示す図である。本図で示すように、リセットＩＣ４００のパッケージとしては、例えばＳＳＯＮ［shrink small outline non-leaded］パッケージを採用するとよい。
<Reset IC (package)>
FIG. 2 is a diagram showing the package appearance (top surface and two types of bottom surfaces (1) and (2)) of the
より具体的に述べると、リセットＩＣ４００は、平面視矩形状の樹脂封止体４０１を持ち、そのボトム面（＝底面）には、樹脂封止体４０１から側面方向に突出することなく、各辺２本ずつ計４本の外部端子４０２が露出されている。このようなノンリードのＳＳＯＮパッケージであれば、リードを持つパッケージ（ＳＯＰ［small outline package］など）と比べて、その実装面積を縮小することが可能となる。
More specifically, the
また、樹脂封止体４０１のボトム面には、半導体チップ４０５（後出の図４を参照）を搭載するアイランド４０３の裏面（＝チップ搭載面の裏側）が放熱パッドとして露出されている。また、リセットＩＣ４００の側面にもそれぞれフレーム４０４の一部が露出されている。このような構成であれば、リセットＩＣ４００の放熱性を高めることができる。
Further, on the bottom surface of the
なお、ボトム面（１）で示すように、アイランド４０３の四隅のうち、少なくとも一つには、切欠部４０３ｘを設けておくとよい。若しくは、ボトム面（２）で示すように、外部端子４０２には、凹部４０２ｘや凸部４０２ｙを設けておくとよい。このような構成とすることにより、樹脂封止体４０１との密着性を高めて、外部端子４０２やアイランド４０３の脱落を防止することが可能となる。
As shown in the bottom surface (1), it is preferable to provide a
＜リセットＩＣ（底面レイアウト）＞
図３及び図４は、それぞれ、第１実施形態におけるリセットＩＣ４００の底面レイアウト及び縦断面（図３のα−α断面）を示す図である。
<Reset IC (bottom layout)>
3 and 4 are diagrams showing the bottom layout and the vertical cross section (α-α cross section of FIG. 3) of the
リセットＩＣ４００は、半導体チップ４０５をメタルフレーム（外部端子４０２及びアイランド４０３など）やボンディングワイヤ４０６とともに、樹脂封止体４０１でパッケージングした構造を有している。なお、リセットＩＣ４００の外形は、扁平な直方体形状（例えば平面視正方形状の６面体）を成している。
The
メタルフレームは、アイランド４０３と、その周囲に配置される４つの外部端子４０２を備えており、金属薄板（例えば銅薄板）を打ち抜くことにより形成される。
The metal frame includes an
アイランド４０３は、平面視四角形状（例えば平面視正方形状）を成している。先にも述べたように、アイランド４０３の裏面（＝チップ搭載面の裏側）は、樹脂封止体４０１のボトム面で露出している。特に、アイランド４０３は、その各辺４０３ａが樹脂封止体４０１の各辺４０１ａと平行にならないように配置されている。言い換えると、リセットＩＣ４００の底面視において、アイランド４０３は、樹脂封止体４０１に対して所定の角度（例えば４５度）が付くように傾けて配置されている。
The
外部端子４０２は、リセットＩＣ４００の底面視において、アイランド４０３の各辺４０３ａとそれぞれ対向する部分に配置されている。外部端子４０２の配置に着目すると、リセットＩＣ４００の第１辺（本図下辺）には、本図の右から左に向けて、２本の外部端子（１ピン及び２ピン）が順に並べられている。１ピンは、接地端子（ＧＮＤピン）である。２ピンは、電源端子（ＶＤＤピン）である。また、リセットＩＣ４００の第２辺（本図上辺）には、本図の左から右に向けて、２本の外部端子（３ピン及び４ピン）が順に並べられている。３ピンは、出力端子（ＶＯＵＴピン）である。４ピンは、リセット保持時間設定端子（ＣＴピン）である。一方、リセットＩＣ４００の第３辺（本図左辺）及び第４辺（本図右辺）には、外部端子４０２が設けられていない。
The
なお、外部端子４０２は、それぞれ、底面視台形状に形成されている。具体的に述べると、外部端子４０２は、アイランド４０３の対向する辺４０３ａと平行な辺４０２ａと、樹脂封止体４０１の側面上を延びる辺４０２ｂと、辺４０２ｂと直交して樹脂封止体４０１の側面と平行に延びる辺４０２ｃと、辺４０２ａと辺４０２ｂ及び４０２ｃをそれぞれ接続する辺４０２ｄ及び４０２ｅと、を有する形状に形成されている。
The
外部端子４０２には、それぞれ、外部端子４０２の下面（露出面）側から窪み、アイランド４０３と対向する側面（＝辺４０２ａを形成する側面）において開放される底面視半円形状の凹部４０２ｘが形成されている。凹部４０２ｘには、樹脂封止体４０１の材料が入り込んでいる。凹部４０２ｘは、例えば、ケミカルエッチングまたは潰し加工により形成することができる。
Each of the
そして、外部端子４０２の下面は、凹部４０２ｘを除いて、樹脂封止体４０１のボトム面で露出しており、配線基板（図示せず）との電気的な接続に供される。また、外部端子４０２の辺４０２ｂを形成する側面は、樹脂封止体４０１の側面で露出している（先出の図２を参照）。
The lower surface of the
半導体チップ４０５は、各種の機能素子（先出の図１を参照）が形成されている側の表面（デバイス形成面）を上方に向けた状態で、その裏面が導電性接合剤を介してアイランド４０３に接合（ダイボンディング）されている。半導体チップ４０５の表面には、配線層の一部を表面保護膜から露出させることにより、外部端子４０２と対応したパッド（図示せず）が形成されている。
In the
各パッドには、ボンディングワイヤ４０６の一端が接合されている。ボンディングワイヤ４０６の他端は、外部端子４０２における相対的に厚い部分（凹部４０２ｘが形成されていない部分）の上面に接合されている。これにより、半導体チップ４０５は、ボンディングワイヤ４０６を介して、外部端子４０２と電気的に接続されている。
One end of the
以上のように、外部端子４０２及びアイランド４０３は、それぞれの下面が樹脂封止体４０１のボトム面で露出している。そのため、リセットＩＣ４００は、配線基板への表面実装が可能である。
As described above, the lower surfaces of the
そして、先にも述べたように、外部端子４０２には、その下面側から窪み、辺４０２ａを形成する側面において開放される凹部４０２ｘが形成されている。この凹部４０２ｘに樹脂封止体４０１の材料が入り込んでいることにより、外部端子４０２は、凹部４０２ｘが形成されている部分において、その上下両側から樹脂封止体４０１に挟持されている。これにより、外部端子４０２と樹脂封止体４０１との接合強度を向上することができる。その結果、外部端子４０２が樹脂封止体４０１から脱落しにくくなる。
Then, as described above, the
なお、凹部４０２ｘは、辺４０２ａを形成する側面において開放されているので、樹脂封止体４０１の材料を凹部４０２ｘに確実に入り込ませることができる。
Since the
また、凹部４０２ｘは、底面視半円形状に形成されているので、その円弧のあらゆる半径方向において、外部端子４０２と樹脂封止体４０１との接合強度を増すことができる。
Further, since the
ただし、凹部４０２ｘは、必ずしも底面視半円形状である必要はなく、例えば、底面視直角三角形状に形成してもよい。また、凹部４０２ｘのサイズについても、本図の例に限定されるものではなく、より大きいサイズに形成してもよい。また、凹部４０２ｘの位置や個数についても任意であり、例えば、辺４０２ｂまたは４０２ｃを形成する側面において開放されるように一または複数の凹部４０２ｘを形成してもよい。さらに、辺４０２ｂに沿う方向の全幅に亘って外部端子４０２の下面側から窪む凹溝を形成してもよいし、或いは、アイランド４０３の下面側から窪み、アイランド４０２の２本の対角線に沿って延びる凹溝を形成してもよい。もちろん、これらを適当に組み合わせて実施してもよい。
However, the
＜リセット出力動作（基本動作）＞
図５は、第１実施形態におけるリセット出力動作の一例を示すタイミングチャートであり、上から順に、電源電圧ＶＤＤ、比較信号Ｓ１１、ＣＴ端子電圧（＝ＣＴピンに現れる電圧であり、ＣＴピンにキャパシタＣＣＴが正しく外付けされている場合には、キャパシタＣＣＴの両端間電圧に相当）、遅延比較信号Ｓ１２、及び、リセット出力信号ＶＯＵＴが描写されている。
<Reset output operation (basic operation)>
FIG. 5 is a timing chart showing an example of the reset output operation in the first embodiment, in order from the top, the power supply voltage VDD, the comparison signal S11, and the CT terminal voltage (= the voltage appearing on the CT pin, and the capacitor on the CT pin. When the CCT is correctly attached externally, the voltage between both ends of the capacitor CCT), the delay comparison signal S12, and the reset output signal VOUT are depicted.
時刻ｔ１０１以前には、電源電圧ＶＤＤがリセット検出閾値（ＵＶＤ＿ｄｅｔｅｃｔ）を上回っている。従って、比較信号Ｓ１１と遅延比較信号Ｓ１２は、いずれもローレベルであり、リセット出力信号ＶＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before time t101, the power supply voltage VDD exceeds the reset detection threshold (UVD_detect). Therefore, both the comparison signal S11 and the delay comparison signal S12 are at a low level, and the reset output signal VOUT is at a high level (= logical level at the time of reset release).
時刻ｔ１０１において、電源電圧ＶＤＤがリセット検出閾値を下回ると、比較信号Ｓ１１がハイレベルに立ち上がる。このとき、遅延比較信号Ｓ１２も遅滞なくハイレベルに立ち上がるので、リセット出力信号ＶＯＵＴは、ハイレベルからローレベル（＝リセット時の論理レベル）に立ち下がる。 When the power supply voltage VDD falls below the reset detection threshold value at time t101, the comparison signal S11 rises to a high level. At this time, since the delay comparison signal S12 also rises to the high level without delay, the reset output signal VOUT falls from the high level to the low level (= logical level at the time of reset).
その後、時刻ｔ１０２において、電源電圧ＶＤＤがリセット解除閾値（ＵＶＤ＿ｒｅｌｅａｓｅ）を上回ると、比較信号Ｓ１１がローレベルに立ち下がる。このとき、遅延回路４４０では、ＣＴ端子電圧の充電が開始される。ただし、この時点では、ＣＴ端子電圧が所定の閾値電圧Ｖｔｈを下回っているので、遅延比較信号Ｓ１２がハイレベルに維持される。その結果、リセット出力信号ＶＯＵＴは、ローレベルのままとなる。
After that, at time t102, when the power supply voltage VDD exceeds the reset release threshold value (UVD_release), the comparison signal S11 drops to a low level. At this time, in the
ＣＴ端子電圧の充電が進み、時刻ｔ１０３において、ＣＴ端子電圧が閾値電圧Ｖｔｈを上回ると、遅延比較信号Ｓ１２がローレベルに立ち下がるので、リセット出力信号ＶＯＵＴがハイレベルに立ち上がる。 When the CT terminal voltage is charged and the CT terminal voltage exceeds the threshold voltage Vth at time t103, the delay comparison signal S12 drops to a low level, so that the reset output signal VOUT rises to a high level.
このように、電源電圧ＶＤＤが一旦リセット検出閾値を下回ると、リセット出力信号ＶＯＵＴは、少なくともリセット保持時間Ｔｈｏｌｄ（＝時刻ｔ１０２〜ｔ１０３を参照）に亘ってローレベルに維持されることになる。 As described above, once the power supply voltage VDD falls below the reset detection threshold value, the reset output signal VOUT is maintained at a low level for at least the reset holding time Thold (see time t102 to t103).
なお、上記のリセット保持時間Ｔｈｏｌｄは、ＣＴピンに外付けされるキャパシタＣＣＴの容量値に比例した長さ（＝Ｖｔｈ×ＣＣＴ／ＩＣＴ、ただし、ＩＣＴは充電電流の電流値であり、閾値電圧Ｖｔｈ及び充電電流ＩＣＴはいずれもリセットＩＣ４００の内部で予め設定された固定値）となる。従って、キャパシタＣＣＴの容量値を調整することにより、リセット保持時間Ｔｈｏｌｄを自由に設定することが可能となる。 The reset holding time Thold is a length proportional to the capacitance value of the capacitor CCT externally attached to the CT pin (= Vth × CCT / ICT, where ICT is the current value of the charging current and the threshold voltage Vth. And the charging current ICT are both fixed values preset inside the reset IC 400). Therefore, by adjusting the capacitance value of the capacitor CCT, the reset holding time Hold can be freely set.
このような自由遅延時間設定タイプのリセットＩＣ４００であれば、遅延時間固定タイプ（例えば、デジタルのカウンタタイマを用いて固定のリセット保持時間を設定するカウンタタイマ内蔵タイプ）と比べて、アプリケーションの選択肢を拡げることができる。
With such a free delay time setting
ただし、第１実施形態のリセットＩＣ４００では、キャパシタＣＣＴのオープン故障やショート故障が生じたときに、リセット保持時間Ｔｈｏｌｄを適切に設定することができなくなり、リセット出力信号ＶＯＵＴの入力を受け付けるマイコン５００の誤動作を招くおそれがある。
However, in the
なお、キャパシタＣＣＴのオープン故障とは、ＣＴピンからキャパシタＣＣＴの一端が外れてしまい、ＣＴピンがオープンとなっている状態を指す。また、キャパシタＣＣＴのショート故障とは、キャパシタＣＣＴの両端間が短絡してしまい、ＣＴピンの地絡（＝接地端またはこれに準ずる低電位端への短絡）が生じている状態を指す。以下では、このような不具合を解消することのできる第２実施形態を提案する。 The open failure of the capacitor CCT refers to a state in which one end of the capacitor CCT is detached from the CT pin and the CT pin is open. Further, the short-circuit failure of the capacitor CCT refers to a state in which both ends of the capacitor CCT are short-circuited and a ground fault of the CT pin (= short-circuit to the grounding end or a low potential end equivalent thereto) occurs. In the following, a second embodiment capable of solving such a problem is proposed.
＜第２実施形態＞
図６は、第２実施形態におけるリセットＩＣ４００の要部（特に遅延回路４４０内部の機能ブロック）を示す図である。本実施形態のリセットＩＣ４００は、先出の第１実施形態（図１）を基礎としつつ、遅延回路４４０の内部構成に新規な工夫が凝らされている。より具体的に述べると、遅延回路４４０は、遅延部４４０ａと、検査部４４０ｂと、発振部４４０ｃを含む。
<Second Embodiment>
FIG. 6 is a diagram showing a main part (particularly, a functional block inside the delay circuit 440) of the
遅延部４４０ａは、ＣＴ端子電圧を利用して任意に設定されるリセット保持時間Ｔｈｏｌｄ（＝可変遅延時間に相当）だけ比較信号Ｓ１１を遅らせることにより、遅延比較信号Ｓ１２を生成する。なお、遅延部４４０ａの基本動作は、第１実施形態におけるリセット出力動作として、先出の図５で説明した通りなので、重複した説明を割愛する。
The
検査部４４０ｂは、所定の最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎ（＝最小遅延時間に相当）を確保しつつ、その満了時にＣＴ端子電圧を検査することにより、ＣＴピンの異常（＝キャパシタＣＣＴのオープン故障ないしはショート故障）を検出する。
The
より具体的に述べると、検査部４４０ｂは、比較信号Ｓ１１の立下りエッジが到来してから、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが経過するまでの間、ＣＴ端子電圧の上昇度合いに依ることなく、遅延比較信号Ｓ１２をハイレベルに維持（延いてはリセット出力信号ＶＯＵＴをローレベルに維持）するとともに、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎの満了時において、ＣＴ端子電圧の期待値判定を行う。
More specifically, the
ここで、ＣＴピンの異常が検出されなかったときには、遅延部４４０ａの出力動作が有効とされて、リセット保持時間Ｔｈｏｌｄの経過後に遅延比較信号Ｓ１２がローレベルに立ち下げられる。一方、ＣＴピンの異常が検出されたときには、遅延部４４０ａの出力動作が無効とされて、遅延比較信号Ｓ１２がハイレベル（＝異常検出時の論理レベル）に固定される。このように、検査部４４０ｂを導入することにより、リセットＩＣ４００の信頼性向上（延いてはこれを搭載する電子機器１の信頼性向上）に寄与することができる。
Here, when the abnormality of the CT pin is not detected, the output operation of the
特に、検査部４４０ｂは、デジタルカウンタ（不図示）を含み、クロック信号ＣＬＫに同期して最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎ（例えば１０ｍｓ）をカウントする。このような構成とすることにより、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎを精度良く設定することが可能となる。
In particular, the
発振部４４０ｃは、所定周波数のクロック信号ＣＬＫを検査部４４０ｂに供給する。なお、リセットＩＣ４００の内部にデジタルカウンタ以外のデジタル回路が組み込まれている場合には、クロック信号ＣＬＫ（若しくはその分周信号または逓倍信号）を他のデジタル回路にも適宜供給するとよい。
The
＜リセット出力動作（通常時）＞
図７は、第２実施形態におけるリセット出力動作（通常時）を示すタイミングチャートであり、上から順に、電源電圧ＶＤＤ、ＣＴ端子電圧、検査部４４０ｂの内部カウント値ＣＮＴ、及び、リセット出力信号ＶＯＵＴが描写されている。
<Reset output operation (normal time)>
FIG. 7 is a timing chart showing the reset output operation (normal time) in the second embodiment, in order from the top, the power supply voltage VDD, the CT terminal voltage, the internal count value CNT of the
時刻ｔ１１１以前には、電源電圧ＶＤＤがリセット検出閾値（ＵＶＤ＿ｄｅｔｅｃｔ）を上回っている。従って、リセット出力信号ＶＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before time t111, the power supply voltage VDD exceeds the reset detection threshold (UVD_detect). Therefore, the reset output signal VOUT has a high level (= logical level at the time of reset release).
時刻ｔ１１１において、電源電圧ＶＤＤがリセット検出閾値を下回ると、リセット出力信号ＶＯＵＴが遅滞なくローレベル（＝リセット時の論理レベル）に立ち下がる。 When the power supply voltage VDD falls below the reset detection threshold value at time t111, the reset output signal VOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻ｔ１１２において、電源電圧ＶＤＤがリセット解除閾値（ＵＶＤ＿ｒｅｌｅａｓｅ）を上回ると、ＣＴ端子電圧の充電と内部カウント値ＣＮＴのインクリメント、すなわち、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎそれぞれの計時動作が開始される。ただし、この時点では、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎがいずれも満了していないので、リセット出力信号ＶＯＵＴは、ローレベルのままとなる。 After that, when the power supply voltage VDD exceeds the reset release threshold (UVD_release) at time t112, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the timekeeping operation of the reset holding time Hold and the minimum reset holding time Hold_min is performed. It will be started. However, at this point, since neither the reset holding time Hold nor the minimum reset holding time Hold_min has expired, the reset output signal VOUT remains at the low level.
内部カウント値ＣＮＴのインクリメントが進み、時刻ｔ１１３において、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了すると、ＣＴ端子電圧の期待値判定が行われる。ここで、ＣＴピンの異常（＝キャパシタＣＣＴのオープン故障ないしはショート故障）が生じておらず、ＣＴ端子電圧の充電が正常に進んでいた場合には、ＯＫ判定が下されるので、遅延部４４０ａの出力動作（＝キャパシタＣＣＴに応じたリセット保持時間Ｔｈｏｌｄの設定）が有効となる。ただし、この時点では、ＣＴ端子電圧が閾値電圧Ｖｔｈを下回っているので、リセット出力信号ＶＯＵＴは、引き続きローレベルのままとなる。
When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t113, the expected value of the CT terminal voltage is determined. Here, if an abnormality in the CT pin (= open failure or short failure of the capacitor CCT) has not occurred and the charging of the CT terminal voltage has proceeded normally, an OK determination is made, so that the
その後、ＣＴ端子電圧の充電が進み、時刻ｔ１１４において、ＣＴ端子電圧が閾値電圧Ｖｔｈを上回ると、リセット出力信号ＶＯＵＴがハイレベルに立ち上がる。 After that, charging of the CT terminal voltage proceeds, and when the CT terminal voltage exceeds the threshold voltage Vth at time t114, the reset output signal VOUT rises to a high level.
このように、本実施形態のリセットＩＣ４００であれば、デジタルカウンタで定めた最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎを確保しつつ、キャパシタＣＣＴを用いてリセット保持時間Ｔｈｏｌｄを自由に設定することが可能である。
As described above, in the
＜リセット出力動作（オープン故障時）＞
図８は、第２実施形態におけるリセット出力動作（オープン故障時）を示すタイミングチャートであり、上から順に、電源電圧ＶＤＤ、ＣＴ端子電圧、検査部４４０ｂの内部カウント値ＣＮＴ、及び、リセット出力信号ＶＯＵＴが描写されている。なお、図中の破線は、通常時の挙動（図７）を示している。
<Reset output operation (at the time of open failure)>
FIG. 8 is a timing chart showing the reset output operation (at the time of open failure) in the second embodiment, in order from the top, the power supply voltage VDD, the CT terminal voltage, the internal count value CNT of the
時刻ｔ１２１以前には、電源電圧ＶＤＤがリセット検出閾値（ＵＶＤ＿ｄｅｔｅｃｔ）を上回っている。従って、リセット出力信号ＶＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before time t121, the power supply voltage VDD exceeds the reset detection threshold (UVD_detect). Therefore, the reset output signal VOUT has a high level (= logical level at the time of reset release).
時刻ｔ１２１において、電源電圧ＶＤＤがリセット検出閾値を下回ると、リセット出力信号ＶＯＵＴが遅滞なくローレベル（＝リセット時の論理レベル）に立ち下がる。 When the power supply voltage VDD falls below the reset detection threshold value at time t121, the reset output signal VOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻ｔ１２２において、電源電圧ＶＤＤがリセット解除閾値（ＵＶＤ＿ｒｅｌｅａｓｅ）を上回ると、ＣＴ端子電圧の充電と内部カウント値ＣＮＴのインクリメント、すなわち、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動（図７）と何ら変わらない。 After that, when the power supply voltage VDD exceeds the reset release threshold (UVD_release) at time t122, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the timekeeping operation of the reset holding time Hold and the minimum reset holding time Hold_min is performed. It will be started. The reset output operation up to this point is no different from the normal behavior (FIG. 7).
ただし、キャパシタＣＣＴのオープン故障が生じている場合には、ＣＴ端子電圧が充電開始直後に閾値電圧Ｖｔｈを上回る。そのため、仮に検査部４４０ｂが設けられていなければ、時刻ｔ１２２において、リセット出力信号ＶＯＵＴがハイレベルに立ち上がってしまうので、所望のリセット保持時間Ｔｈｏｌｄを設定することができなくなる。
However, when an open failure of the capacitor CCT occurs, the CT terminal voltage exceeds the threshold voltage Vth immediately after the start of charging. Therefore, if the
一方、検査部４４０ｂが設けられている場合には、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが経過するまでの間、たとえＣＴ端子電圧が閾値電圧Ｖｔｈを上回っていたとしても、リセット出力信号ＶＯＵＴがローレベルに維持される。従って、キャパシタＣＣＴのオープン故障時であっても、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが確保される。
On the other hand, when the
内部カウント値ＣＮＴのインクリメントが進み、時刻ｔ１２３において、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了すると、ＣＴ端子電圧の期待値判定が行われる。ここで、ＣＴ端子電圧が閾値電圧Ｖｔｈを上回っていた場合には、ＮＧ判定（＝キャパシタＣＣＴのオープン故障が生じている疑いありとの判定）が下されるので、遅延部４４０ａの出力動作が無効となる。その結果、リセット出力信号ＶＯＵＴは、引き続きローレベルのままとなる。
When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t123, the expected value of the CT terminal voltage is determined. Here, when the CT terminal voltage exceeds the threshold voltage Vth, an NG determination (= determination that there is a suspicion that an open failure of the capacitor CCT has occurred) is made, so that the output operation of the
なお、一旦ＮＧ判定が下されると、時刻ｔ１２４において、本来のリセット保持時間Ｔｈｏｌｄが満了した後も、リセット出力信号ＶＯＵＴがハイレベルに立ち上げられることはなく、引き続きローレベルに維持される。従って、マイコン５００のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
Once the NG determination is made, the reset output signal VOUT is not raised to a high level even after the original reset holding time Hold expires at time t124, and is continuously maintained at a low level. Therefore, since the reset state of the
＜リセット出力動作（ショート故障時）＞
図９は、第２実施形態におけるリセット出力動作（ショート故障時）を示すタイミングチャートであり、上から順に、電源電圧ＶＤＤ、ＣＴ端子電圧、検査部４４０ｂの内部カウント値ＣＮＴ、及び、リセット出力信号ＶＯＵＴが描写されている。なお、図中の破線は、通常時の挙動（図７）を示している。
<Reset output operation (at the time of short failure)>
FIG. 9 is a timing chart showing the reset output operation (at the time of short failure) in the second embodiment, in order from the top, the power supply voltage VDD, the CT terminal voltage, the internal count value CNT of the
時刻ｔ１３１以前には、電源電圧ＶＤＤがリセット検出閾値（ＵＶＤ＿ｄｅｔｅｃｔ）を上回っている。従って、リセット出力信号ＶＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before time t131, the power supply voltage VDD exceeds the reset detection threshold (UVD_detect). Therefore, the reset output signal VOUT has a high level (= logical level at the time of reset release).
時刻ｔ１３１において、電源電圧ＶＤＤがリセット検出閾値を下回ると、リセット出力信号ＶＯＵＴが遅滞なくローレベル（＝リセット時の論理レベル）に立ち下がる。 When the power supply voltage VDD falls below the reset detection threshold value at time t131, the reset output signal VOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻ｔ１３２において、電源電圧ＶＤＤがリセット解除閾値（ＵＶＤ＿ｒｅｌｅａｓｅ）を上回ると、ＣＴ端子電圧の充電と内部カウント値ＣＮＴのインクリメント、すなわち、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動（図７）と何ら変わらない。 After that, when the power supply voltage VDD exceeds the reset release threshold value (UVD_release) at time t132, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked. It will be started. The reset output operation up to this point is no different from the normal behavior (FIG. 7).
ただし、キャパシタＣＣＴのショート故障が生じている場合には、ＣＴ端子電圧が充電開始後も上昇しないので、いつまで経っても閾値電圧Ｖｔｈを上回ることがない。そのため、リセット出力信号ＶＯＵＴは、時刻ｔ１３３で最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了した後も、ＣＴ端子電圧の期待値判定結果に依ることなくローレベルに維持され、さらには、時刻ｔ１３４で本来のリセット保持時間Ｔｈｏｌｄが満了した後も、引き続きローレベルに張り付いたままとなる。従って、マイコン５００のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
However, when a short-circuit failure of the capacitor CCT occurs, the CT terminal voltage does not rise even after the start of charging, so that the threshold voltage Vth is never exceeded. Therefore, the reset output signal VOUT is maintained at a low level regardless of the expected value determination result of the CT terminal voltage even after the minimum reset holding time Hold_min expires at time t133, and further, the original reset holding time is held at time t134. It remains stuck at the low level after the time Hold has expired. Therefore, since the reset state of the
＜第３実施形態＞
図１０は、第３実施形態におけるリセットＩＣ４００の要部（特に、第２実施形態における遅延回路４４０の具体的な回路構成）を示す図である。本実施形態のリセットＩＣ４００において、遅延回路４４０は、電流源４４１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ４４２と、コンパレータ４４３と、フィルタ４４４と、論理積ゲート４４５と、論理和ゲート４４６と、検査部４４７と、発振部４４８と、を含む。
<Third Embodiment>
FIG. 10 is a diagram showing a main part of the
電流源４４１は、電源端とＣＴピンとの間に接続されており、ＣＴ端子電圧を充電するための充電電流ＩＣＴを生成する。
The
トランジスタ４４２のドレインは、ＣＴピンに接続されている。トランジスタ４４２のソース及びバックゲートは、接地端に接続されている。トランジスタ４４２のゲートは、比較信号Ｓ１１の印加端（＝コンパレータ４３１の出力端）に接続されている。このように接続されたトランジスタ４４２は、比較信号Ｓ１１に応じてＣＴ端子電圧を放電するための放電スイッチとして機能する。すなわち、比較信号Ｓ１１がハイレベルであるときには、トランジスタ４４２がオンするので、ＣＴ端子電圧が放電される。一方、比較信号Ｓ１１がローレベルであるときには、トランジスタ４４２がオフするので、ＣＴ端子電圧の放電が停止される。
The drain of
コンパレータ４４３は、非反転入力端（＋）に入力されるＣＴ端子電圧と、反転入力端（−）に入力される所定の閾値電圧Ｖｔｈとを比較することにより、比較信号Ｓ１３を生成する。比較信号Ｓ１３は、ＣＴ端子電圧が閾値電圧Ｖｔｈよりも高いときにハイレベルとなり、ＣＴ端子電圧が閾値電圧Ｖｔｈよりも低いときにローレベルとなる。
The
フィルタ４４４は、比較信号Ｓ１３のノイズ成分を除去して後段に出力する。フィルタ４４４としては、例えば、ローパスフィルタやバンドパスフィルタなどを好適に用いることができる。ただし、フィルタ４４４は必須の構成要素ではなく、ノイズの懸念がない場合には、フィルタ４４４を割愛して、比較信号Ｓ１３を後段にスルーしてもよい。
The
論理積ゲート４４５は、コンパレータ４４３からフィルタ４４４を介して入力される比較信号Ｓ１３と、検査部４４７から入力される検査結果信号Ｓ１４との論理積信号Ｓ１５を生成する。従って、検査結果信号Ｓ１４がハイレベルであるときには、比較信号Ｓ１３が論理積信号Ｓ１５としてスルー出力される一方、検査結果信号Ｓ１４がローレベルであるときには、比較信号Ｓ１３の論理レベルに依ることなく、論理積信号Ｓ１５がローレベルに固定される。
The AND
論理和ゲート４４６は、コンパレータ４３１から入力される比較信号Ｓ１１と、論理積ゲート４４５から反転入力される論理積信号Ｓ１５との論理和信号を生成し、これを遅延比較信号Ｓ１２としてトランジスタ４５０のゲートに出力する。従って、論理積信号Ｓ１５がハイレベルであるときには、比較信号Ｓ１１が遅延比較信号Ｓ１２としてスルー出力される一方、論理積信号Ｓ１５がローレベルであるときには、比較信号Ｓ１１の論理レベルに依ることなく、遅延比較信号Ｓ１５がハイレベルに固定される。
The OR
なお、上記の電流源４４１、トランジスタ４４２、コンパレータ４４３、フィルタ４４４、論理積ゲート４４５、及び、論理和ゲート４４６は、先出の遅延部４４０ａ（図６）を形成する構成要素として理解することができる。
The
検査部４４７は、先出の検査部４４０ｂ（図６）に相当する機能ブロックであり、所定の最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎを確保しつつ、その満了時に比較信号Ｓ１３の論理レベルを監視してＣＴ端子電圧を検査することにより、ＣＴピンの異常（＝キャパシタＣＣＴのオープン故障ないしはショート故障）を検出する。
The
より具体的に述べると、検査部４４７は、比較信号Ｓ１１の立下りエッジが到来してから、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが経過するまでの間、検査結果信号Ｓ１４（＝論理積信号Ｓ１５）をローレベルに維持することにより、遅延比較信号Ｓ１２をハイレベルに固定する。従って、比較信号Ｓ１１が一旦ローレベルに立ち下がると、リセット出力信号ＶＯＵＴは、少なくとも最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎに亘って、ローレベル（＝リセット時の論理レベル）に固定されることになる。
More specifically, the
また、検査部４４７は、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了した時点で、比較信号Ｓ１３の論理レベル判定（＝ＣＴ端子電圧の期待値判定に相当）を行うことにより、検査結果信号Ｓ１４をハイレベルに切り替えるか否かを決定する。
Further, the
なお、比較信号Ｓ１３の論理レベル判定時において、比較信号Ｓ１３がローレベルである場合には、検査結果信号Ｓ１４がハイレベルに立ち上げられる。その結果、比較信号Ｓ１３が論理積信号Ｓ１５としてスルー出力される状態となる。 When the logic level of the comparison signal S13 is determined, if the comparison signal S13 is at a low level, the inspection result signal S14 is raised to a high level. As a result, the comparison signal S13 is output through as the logical product signal S15.
従って、キャパシタＣＣＴのショート故障が生じていない場合には、リセット保持時間Ｔｈｏｌｄの経過後にＣＴ端子電圧が閾値電圧Ｖｔｈを上回り、比較信号Ｓ１３（＝論理積信号Ｓ１５）がハイレベルに立ち上がるので、遅延比較信号Ｓ１２がローレベルに立ち下がり、さらには、リセット出力信号ＶＯＵＴがハイレベルに立ち上がる。このような動作は、図７のリセット出力動作（通常時）に相当する。 Therefore, when the short circuit failure of the capacitor CCT does not occur, the CT terminal voltage exceeds the threshold voltage Vth after the reset holding time Hold elapses, and the comparison signal S13 (= logical product signal S15) rises to a high level, resulting in a delay. The comparison signal S12 falls to a low level, and the reset output signal VOUT rises to a high level. Such an operation corresponds to the reset output operation (normal time) of FIG. 7.
一方、比較信号Ｓ１３の論理レベル判定時において、比較信号Ｓ１３がハイレベルである場合には、キャパシタＣＣＴのオープン故障を生じている疑いがあることから、検査結果信号Ｓ１４（延いては論理積信号Ｓ１５）がローレベルに維持される。その結果、遅延比較信号Ｓ１２がハイレベルに維持されるので、リセット出力信号ＶＯＵＴがローレベル（＝リセット時の論理レベル）に固定されたままとなる。このような動作は、図８のリセット出力動作（オープン故障時）に相当する。 On the other hand, when the logic level of the comparison signal S13 is determined, if the comparison signal S13 is at a high level, it is suspected that an open failure of the capacitor CCT has occurred. Therefore, the inspection result signal S14 (and the logical product signal) S15) is maintained at a low level. As a result, the delay comparison signal S12 is maintained at a high level, so that the reset output signal VOUT remains fixed at a low level (= logic level at the time of reset). Such an operation corresponds to the reset output operation (at the time of open failure) in FIG.
また、比較信号Ｓ１３の論理レベル判定時において、比較信号Ｓ１３がローレベルであったとしても、キャパシタＣＣＴのショート故障が生じている場合には、いつまで経ってもＣＴ端子電圧が閾値電圧Ｖｔｈを下回らない。従って、比較信号Ｓ１３（延いては論理積信号Ｓ１５）がハイレベルに立ち上がらず、遅延比較信号Ｓ１２がハイレベルのままとなるので、リセット出力信号ＶＯＵＴがローレベルに維持される。このような動作は、図９のリセット出力動作（ショート故障時）に相当する。 Further, even if the comparison signal S13 is at a low level at the time of determining the logic level of the comparison signal S13, if a short-circuit failure of the capacitor CCT occurs, the CT terminal voltage will always fall below the threshold voltage Vth. Absent. Therefore, the comparison signal S13 (and the logical product signal S15) does not rise to a high level, and the delay comparison signal S12 remains at a high level, so that the reset output signal VOUT is maintained at a low level. Such an operation corresponds to the reset output operation (at the time of short failure) in FIG.
発振部４４８は、先出の発振部４４０ｃ（図６）に相当する機能ブロックであり、所定周波数のクロック信号ＣＬＫを検査部４４７に供給する。検査部４４７では、このクロック信号ＣＬＫに同期して、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎ（例えば１０ｍｓ）のカウント動作を行うとよい。
The
＜第４実施形態＞
図１１は、第４実施形態における電子機器１の全体構成を示す図である。本実施形態の電子機器１は、リセットＩＣ６００（＝監視装置の一例）と、これに外付けされるディスクリート部品（抵抗ＲＥＸ１〜ＲＥＸ３、キャパシタＣＶＣＣ及びＣＥＸＴ）を有する。
<Fourth Embodiment>
FIG. 11 is a diagram showing an overall configuration of the
リセットＩＣ６００は、電源電圧ＶＣＣの供給を受けて動作し、監視電圧ＶＭＯＮが立ち上がっているか否かを監視してパワーグッド信号ＰＧＯＯＤ（＝リセット出力信号に相当）を出力する半導体集積回路装置であり、コンパレータ６１０及び６２０と、遅延回路６３０と、Ｎチャネル型ＭＯＳ電界効果トランジスタ６４０と、を有する。
The
また、リセットＩＣ６００は、ＩＣ外部との電気的な接続を確立する手段として、複数の外部端子（ＰＧＯＯＤピン、ＧＮＤピン、ＶＣＣピン、ＩＮピン、ＤＬＹピン）を備えている。ＰＧＯＯＤピンは、パワーグッド信号ＰＧＯＯＤを出力するための出力端子である。ＧＮＤピンは、接地端に接続される接地端子である。ＶＣＣピンは、電源電圧ＶＣＣ１の印加端に接続される電源端子である。ＶＣＣピンとＧＮＤピンとの間には、キャパシタＣＶＣＣが接続されている。また、ＶＣＣピンとＰＧＯＯＤピンとの間には、抵抗ＲＥＸ１が接続されている。ＩＮピンは、監視電圧ＶＭＯＮ（より正確にはその分圧電圧）の入力を受け付けるための入力端子である。具体的に述べると、監視電圧ＶＭＯＮの印加端と接地端との間には、抵抗ＲＥＸ２及びＲＥＸ３が直列接続されており、ＩＮピンは、抵抗ＲＥＸ２及びＲＥＸ３相互間の接続ノードに接続されている。ＤＬＹピンは、リセット保持時間設定端子（＝遅延設定端子に相当）である。ＤＬＹピンと接地端との間には、キャパシタＣＥＸＴが接続されている。
Further, the
なお、リセットＩＣ６００は、上記以外の構成要素や外部端子を有していてもよい。また、リセットＩＣ６００には、その各部に種々の寄生素子（寄生ダイオードなど）が付随しているが、図示の便宜上、それらの描写は割愛している。
The
コンパレータ６１０は、非反転入力端（＋）に入力される電源電圧ＶＣＣと反転入力端（−）に入力される閾値電圧Ｖｔｈ１を比較してＵＶＬＯ［under-voltage locked-out］検出信号Ｓ２０を生成する。ＵＶＬＯ検出信号Ｓ２０は、ＶＣＣ＜Ｖｔｈ１であるときにローレベル（＝ＵＶＬＯ検出時の論理レベル）となり、ＶＣＣ＞Ｖｔｈ１であるときにハイレベル（＝ＵＶＬＯ解除時の論理レベル）となる。なお、コンパレータ６１０には、ヒステリシス特性を付与しておくことが望ましい。
The
コンパレータ６２０は、非反転入力端（＋）に入力される閾値電圧Ｖｔｈ２と反転入力端（−）に入力される入力電圧ＩＮ（＝監視電圧ＶＭＯＮの分圧電圧）とを比較して比較信号Ｓ２１を生成する。比較信号Ｓ２１は、ＩＮ＜Ｖｔｈ２であるときにハイレベルとなり、ＩＮ＞Ｖｔｈ２であるときにローレベルとなる。なお、コンパレータ６２０には、ヒステリシス特性を付与しておくことが望ましい。
The
遅延回路６３０は、比較信号Ｓ２１（入力信号に相当）を遅らせて遅延比較信号Ｓ２２（＝遅延入力信号に相当）を生成する。なお、遅延回路６３０は、ＤＬＹピン（＝遅延設定端子）を用いて自由に遅延時間（＝リセット保持時間）を設定する機能を備えている。また、遅延回路６３０は、Ｓ２０＝Ｌであるときにディセーブル状態となり、Ｓ２０＝Ｈであるときにイネーブル状態となる。
The
なお、遅延回路６３０としては、第２実施形態（図６）または第３実施形態（図１０）の遅延回路４４０を適用するとよい。その場合、遅延回路６３０の構成及び動作については、先述の説明における「比較信号Ｓ１１」、「遅延比較信号Ｓ１２」、「ＣＴピン」、及び、「キャパシタＣＣＴ」という文言を、それぞれ、「比較信号Ｓ２１」、「遅延比較信号Ｓ２２」、「ＤＬＹピン」、及び、「キャパシタＣＥＸＴ」と読み替えれば足りるので、重複した説明を割愛する。
As the
トランジスタ６４０は、遅延比較信号Ｓ２２に応じてオン／オフされるスイッチ素子であり、パワーグッド信号ＰＧＯＯＤ（＝リセット出力信号）を出力するための出力部（＝オープンドレイン出力段）を形成している。その接続関係について述べると、トランジスタ６４０のドレインは、ＰＧＯＯＤピンに接続されている。トランジスタ６４０のソースは、接地端に接続されている。トランジスタ６４０のゲートは、遅延比較信号Ｓ２２の印加端（＝遅延回路６３０の出力端）に接続されている。
The
なお、遅延比較信号Ｓ２２がハイレベルであるときには、トランジスタ６４０がオンするので、パワーグッド信号ＰＧＯＯＤがローレベルとなる。一方、遅延比較信号Ｓ２２がローレベルであるときには、トランジスタ６４０がオフするので、ＰＧＯＯＤピンがハイインピーダンス状態（ＨｉＺ状態）となる。このとき、パワーグッド信号ＰＧＯＯＤは、抵抗ＲＥＸ１を介してハイレベル（≒ＶＣＣ）にプルアップされる。
When the delay comparison signal S22 is at a high level, the
本実施形態のリセットＩＣ６００であれば、抵抗ＲＥＸ２及びＲＥＸ３の分圧比を変えることにより、様々な監視電圧ＶＭＯＮに対応することができる。また、リセットＩＣ６００は、監視電圧ＶＭＯＮとは別に、電源電圧ＶＣＣの供給を受けているので、監視電圧ＶＭＯＮが低い場合であっても、パワーグッド信号ＰＧＯＯＤのローレベル（＝リセット時の論理レベル）を保証することが可能である。
The
＜リセットＩＣ（パッケージ及び底面レイアウト）＞
図１２及び図１３は、それぞれ、第４実施形態におけるリセットＩＣ６００のパッケージ外観（トップ面とボトム面）、及び、底面レイアウトを示す図である。各図で示すように、リセットＩＣ６００のパッケージとしては、例えば、ＨＶＳＯＦ［small outline F-leaded］パッケージを採用するとよい。
<Reset IC (package and bottom layout)>
12 and 13 are views showing the package appearance (top surface and bottom surface) and the bottom layout of the
より具体的に述べると、リセットＩＣ６００は、平面視矩形状の樹脂封止体６０１を持ち、そのボトム面から側面の外側に向けて突き出るように、計５本（ボトム面の第１辺に３本と、これに対向する第２辺に２本）の外部端子６０２が屈曲せずに設けられている。
More specifically, the
図１３を参照しながら、外部端子６０２の配置に着目すると、リセットＩＣ６００の第１辺（本図下辺）には、図面右から左に向けて、３本の外部端子（１ピン〜３ピン）が順に並べられている。１ピンは、出力端子（ＰＧＯＯＤピン）である。２ピンは、接地端子（ＧＮＤピン）である。３ピンは、電源端子（ＶＣＣピン）である。また、リセットＩＣ６００の第２辺（本図上辺）には、図面左から右に向けて、２本の外部端子（４ピン及び５ピン）が順に並べられている。４ピンは、入力端子（ＩＮピン）である。５ピンは、リセット保持時間設定端子（ＤＬＹピン）である。一方、リセットＩＣ６００の第３辺（本図左辺）及び第４辺（本図右辺）には、外部端子６０２が設けられていない。
Focusing on the arrangement of the
また、樹脂封止体６０１のボトム面には、半導体チップ（不図示）を搭載するアイランド６０３の裏面（＝チップ搭載面の裏側）が放熱パッドとして露出されている。このような構成であれば、リセットＩＣ６００の放熱性を高めることができる。
Further, on the bottom surface of the
なお、ボトム面の第１辺に設けられた３本の外部端子６０２のうち、真ん中の１本（ＧＮＤピン）は、アイランド６０３と連結されていることから、アイランド６０３の突出部６０３ａとして理解することができる。また、樹脂封止体６０１の第２辺に設けられた２本の外部端子６０２相互間にも、アイランド６０３の突出部６０３ｂが延出されている。ただし、突出部６０３ｂは、突出部６０３ａと異なり、外部端子として機能するものではないので、その両隣に設けられた２本の外部端子６０２よりも短く形成されている。
Of the three
また、アイランド６０３の四隅には、底面視扇形状の凹部６０３ｃが設けられており、それぞれに樹脂封止体６０１の材料が入り込んでいる。なお、凹部６０３ｃは、例えば、ケミカルエッチングまたは潰し加工により形成することができる。なお、アイランド６０３の断面形状は改めて図示しないが、凹部４０２ｘが形成された外部端子４０２（図３及び図４）と同じく、凹部６０３ｃが形成されている部分において、その上下両側から樹脂封止体６０１に挟持されている。このような構成とすることにより、樹脂封止体６０１との密着性を高めて、アイランド６０３の脱落を防止することが可能となる。
Further, at the four corners of the
＜第５実施形態＞
図１４は、第５実施形態における電子機器の全体構成を示す図である。第５実施形態の電子機器１は、監視ＩＣ１００（＝監視装置の一例）と、パワーマネジメントＩＣ２００と、マイコン３００と、を有する。また、電子機器１は、上記の半導体装置１００〜３００に外付けされるディスクリート部品として、抵抗Ｒ１〜Ｒ１０及びＲ１２〜Ｒ１６と、キャパシタＣ１及びＣ２と、を有する。
<Fifth Embodiment>
FIG. 14 is a diagram showing an overall configuration of an electronic device according to a fifth embodiment. The
監視ＩＣ１００は、パワーマネジメントＩＣ２００から電源電圧ＶＤＤ（＝出力電圧ＶＯ１）の供給を受けて動作する半導体集積回路装置であり、パワーマネジメントＩＣ２００の各種出力電圧とマイコン３００の出力周波数をそれぞれ監視してそれらの異常検出を行う。なお、監視ＩＣ１００は、ＩＣ外部との電気的な接続を確立する手段として、複数の外部端子（ＶＤＤピン、ＧＮＤピン、ＣＴピン、ＭＩＳＯピン、ＭＯＳＩピン、ＳＣＬＫピン、ＸＳＣＳピン、ＷＤＩＮピン、ＤＩＮ１〜ＤＩＮ４ピン、ＰＧ１〜ＰＧ４ピン、ＸＲＳＴＩＮピン、及び、ＸＲＳＴＯＵＴピン）を備えている。
The monitoring
パワーマネジメントＩＣ２００は、バッテリ電圧ＶＢＡＴの供給を受けて動作する半導体集積回路装置であり、複数の出力電圧ＶＯ１〜ＶＯ５を生成して電子機器１の各部に供給する。なお、多出力のパワーマネジメントＩＣ２００に代えて、単出力のＤＣ／ＤＣコンバータやＬＤＯ［low drop-out］レギュレータなどを複数用いることも可能である。
The
マイコン３００は、パワーマネジメントＩＣ２００から電源電圧ＶＤＤ（＝出力電圧ＶＯ１）の供給を受けて動作する半導体集積回路装置であり、監視ＩＣ１００やパワーマネジメントＩＣ２００を含む電子機器１全体の動作を統括的に制御する。
The
なお、マイコン３００は、監視ＩＣ１００から入力されるリセット出力信号ＸＲＳＴＯＵＴによってリセットされる。より具体的に述べると、マイコン３００は、リセット出力信号ＸＲＳＴＯＵＴがローレベルであるときにリセット状態（＝ディセーブル状態）となり、リセット出力信号ＸＲＳＴＯＵＴがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。
The
また、マイコン３００は、監視ＩＣ１００から入力されるパワーグッド信号ＰＧｘ（ただしｘ＝１，２，３，４であり、以下も同様）の論理レベルに応じて、パワーマネジメントＩＣ２００の出力電圧ＶＯｘが正常であるか否かを判定する機能を備えている。より具体的に述べると、マイコン３００は、パワーグッド信号ＰＧｘがハイレベルであるときに出力電圧ＶＯｘが正常であると判定し、パワーグッド信号ＰＧｘがローレベルであるときに出力電圧ＶＯｘが異常（例えば過電圧異常または低電圧異常）であると判定する。
Further, in the
また、マイコン３００は、監視ＩＣ１００のＷＤＩＮピンに対して、ウォッチドッグ入力信号ＷＤＩＮ（＝数十Ｈｚのリセットパルス信号）を出力する機能を備えている。
Further, the
また、監視ＩＣ１００とマイコン３００は、それぞれ、マイコン３００をマスタとし、監視ＩＣ１００をスレーブとして、ＳＰＩ［serial peripheral interface］バスを介した双方向通信を行う機能を備えている。例えば、マイコン３００は、ＳＰＩ通信による監視ＩＣ１００のレジスタ制御により、オシレータの発振周波数制御やウォッチドッグタイマのイネーブル制御を行う機能を備えている。また、マイコン３００は、ウォッチドッグイネーブルレジスタについて、自らが書き込みを命じた設定値と監視ＩＣ１００から読み出した格納値との一致判定を行う機能も備えている。
Further, the
抵抗Ｒ１及びＲ２は、出力電圧ＶＯ１の出力端と接地端との間に直列接続されており、出力電圧ＶＯ１の分圧回路として機能する。なお、抵抗Ｒ１及びＲ２相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＸＲＳＴＩＮピンに接続されている。
The resistors R1 and R2 are connected in series between the output end and the ground end of the output voltage VO1 and function as a voltage dividing circuit of the output voltage VO1. The connection node between the resistors R1 and R2 (= the output end of the voltage divider circuit) is connected to the XRSTIN pin of the
抵抗Ｒ３及びＲ４は、出力電圧ＶＯ２の出力端と接地端との間に直列接続されており、出力電圧ＶＯ２の分圧回路として機能する。なお、抵抗Ｒ３及びＲ４相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ１ピンに接続されている。
The resistors R3 and R4 are connected in series between the output end and the ground end of the output voltage VO2, and function as a voltage dividing circuit of the output voltage VO2. The connection node between the resistors R3 and R4 (= the output end of the voltage divider circuit) is connected to the DIN1 pin of the
抵抗Ｒ５及びＲ６は、出力電圧ＶＯ３の出力端と接地端との間に直列接続されており、出力電圧ＶＯ３の分圧回路として機能する。なお、抵抗Ｒ５及びＲ６相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ２ピンに接続されている。
The resistors R5 and R6 are connected in series between the output end and the ground end of the output voltage VO3, and function as a voltage dividing circuit of the output voltage VO3. The connection node between the resistors R5 and R6 (= the output end of the voltage divider circuit) is connected to the DIN2 pin of the
抵抗Ｒ７及びＲ８は、出力電圧ＶＯ４の出力端と接地端との間に直列接続されており、出力電圧ＶＯ４の分圧回路として機能する。なお、抵抗Ｒ７及びＲ８相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ３ピンに接続されている。
The resistors R7 and R8 are connected in series between the output end and the ground end of the output voltage VO4, and function as a voltage dividing circuit of the output voltage VO4. The connection node between the resistors R7 and R8 (= the output end of the voltage divider circuit) is connected to the DIN3 pin of the
抵抗Ｒ９及びＲ１０は、出力電圧ＶＯ５の出力端と接地端の間に直列接続されており、出力電圧ＶＯ５の分圧回路として機能する。なお、抵抗Ｒ９及びＲ１０相互間の接続ノード（＝分圧回路の出力端）は、監視ＩＣ１００のＤＩＮ４ピンに接続されている。
The resistors R9 and R10 are connected in series between the output end and the ground end of the output voltage VO5, and function as a voltage dividing circuit of the output voltage VO5. The connection node between the resistors R9 and R10 (= the output end of the voltage divider circuit) is connected to the DIN4 pin of the
抵抗Ｒ１２は、監視ＩＣ１００のＸＲＳＴＯＵＴピンと電源端の間に接続されており、監視ＩＣ１００からマイコン３００へのリセット出力信号ＸＲＳＴＯＵＴを電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
The resistor R12 is connected between the XRSTOUT pin of the
抵抗Ｒ１３は、監視ＩＣ１００のＰＧ１ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ１を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
The resistor R13 is connected between the PG1 pin of the
抵抗Ｒ１４は、監視ＩＣ１００のＰＧ２ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ２を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
The resistor R14 is connected between the PG2 pin of the
抵抗Ｒ１５は、監視ＩＣ１００のＰＧ３ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ３を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
The resistor R15 is connected between the PG3 pin of the
抵抗Ｒ１６は、監視ＩＣ１００のＰＧ４ピンと電源端との間に接続されており、監視ＩＣ１００からマイコン３００へのパワーグッド信号ＰＧ４を電源電圧ＶＤＤに吊り上げるためのプルアップ抵抗として機能する。
The resistor R16 is connected between the PG4 pin of the
キャパシタＣ１は、監視ＩＣ１００のＶＤＤピンと接地端との間に接続されており、出力電圧ＶＯ１（＝電源電圧ＶＤＤ）の平滑手段として機能する。
The capacitor C1 is connected between the VDD pin of the
キャパシタＣ２は、監視ＩＣ１００のＣＴピンと接地端との間に接続されており、リセット保持時間設定素子として機能する。
The capacitor C2 is connected between the CT pin of the
＜監視ＩＣ（パッケージ）＞
図１５は、監視ＩＣ１００のパッケージ外観（トップ面とボトム面）を示す図である。本図で示すように、監視ＩＣ１００のパッケージとしては、例えばＶＱＦＮ［very thin quad flat Non-leaded］パッケージを採用するとよい。
<Monitoring IC (package)>
FIG. 15 is a diagram showing the package appearance (top surface and bottom surface) of the
より具体的に述べると、監視ＩＣ１００は、平面視矩形状の樹脂封止体１０１を持ち、そのボトム面には、樹脂封止体１０１から側面方向に突出することなく、各辺５本ずつ計２０本の外部端子１０２が露出されている。このようなノンリードのＶＱＦＮパッケージであれば、リードを持つパッケージ（ＱＦＰ［quad flat package］など）と比べて、その実装面積を縮小することが可能となる。
More specifically, the monitoring
なお、樹脂封止体１０１には、そのボトム面がトップ面よりも若干小さくなるように、側面からボトム面に向けたテーパが付けられている。また、外部端子１０２は、樹脂封止体１０１のボトム面から側面にかけて露出されている。このような構成であれば、プリント配線基板（不図示）への実装作業を容易かつ確実に実施することができる。
The
また、樹脂封止体１０１のボトム面には、監視ＩＣ１００の半導体チップ（不図示）を搭載するアイランドの裏面（＝チップ搭載面の裏側）が放熱パッド１０３として露出されている。このような構成であれば、監視ＩＣ１００の放熱性を高めることが可能となる。
Further, on the bottom surface of the
なお、放熱パッド１０３の四隅のうち、少なくとも一つには、切欠部１０３ａを設けておくとよい。このような構成とすることにより、樹脂封止体１０１との密着性を高めて、放熱パッド１０３（＝アイランド）の脱落を防止することが可能となる。
It is preferable that at least one of the four corners of the
＜監視ＩＣ（ピン配置）＞
図１６は、監視ＩＣ１００のピン配置（２０ピンＶＱＦＮ採用時）を示す図である。監視ＩＣ１００の第１辺（本図下辺）には、本図の左から右に向けて、５本の外部端子（１ピン〜５ピン）が順に並べられている。１ピンは、電源端子（ＶＤＤピン）である。２ピンは、不使用端子（ＮＣ［non-connection］ピン）である。３ピンは、接地端子（ＧＮＤピン）である。４ピンは、不使用端子（ＮＣピン）である。５ピンは、リセット保持時間設定端子（ＣＴピン）である。
<Monitoring IC (pin arrangement)>
FIG. 16 is a diagram showing a pin arrangement of the monitoring IC 100 (when 20-pin VQFN is adopted). On the first side (lower side of this figure) of the
監視ＩＣ１００の第２辺（本図右辺）には、本図の下から上に向けて、５本の外部端子（６ピン〜１０ピン）が順に並べられている。６ピンは、ＳＰＩデータ出力端子（ＭＩＭＯピン）である。７ピンは、ＳＰＩデータ入力端子（ＭＯＳＩピン）である。８ピンは、ＳＰＩクロック端子（ＳＣＬＫピン）である。９ピンは、ＳＰＩチップセレクト端子（ＸＳＣＳピン）である。１０ピンは、ウォッチドッグ入力端子（ＷＤＩＮピン）である。
On the second side (right side of this figure) of the
監視ＩＣ１００の第３辺（本図上辺）には、本図の右から左に向けて、５本の外部端子（１１ピン〜１５ピン）が順に並べられている。１１ピンは、第１監視入力端子（ＤＩＮ１ピン）である。１２ピンは、第１パワーグッド出力端子（ＰＧ１ピン）である。１３ピンは、第２監視入力端子（ＤＩＮ２ピン）である。１４ピンは、第２パワーグッド出力端子（ＰＧ２ピン）である。１５ピンは、第３監視入力端子（ＤＩＮ３ピン）である。
On the third side (upper side of this figure) of the
監視ＩＣ１００の第４辺（本図左辺）には、本図の上から下に向けて、５本の外部端子（１６ピン〜２０ピン）が順に並べられている。１６ピンは、第３パワーグッド出力端子（ＰＧ３ピン）である。１７ピンは、第４監視入力端子（ＤＩＮ４ピン）である。１８ピンは、第４パワーグッド出力端子（ＰＧ４ピン）である。１９ピンは、リセット用監視入力ピン（ＸＲＳＴＩＮピン）である。２０ピンは、リセット出力端子（ＸＲＳＴＯＵＴピン）である。
On the fourth side (left side of this figure) of the
＜監視ＩＣ（内部構成）＞
図１７は、監視ＩＣ１００の内部構成（基本構成）を示す図である。本構成例の監視ＩＣ１００は、基準電圧生成部１１１と、サブ基準電圧生成部１１２と、基準電圧検出部１２０と、ＵＶＬＯ［under voltage locked-out］部１３０と、閾値電圧生成部１４０〜１４９と、コンパレータ１５０〜１５９と、オシレータ１６１及び１６２と、デジタル処理部１７０と、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１８０〜１８４と、ＳＰＩインタフェイス１９０と、を集積化して成る。
<Monitoring IC (internal configuration)>
FIG. 17 is a diagram showing an internal configuration (basic configuration) of the
基準電圧生成部１１１は、ＶＤＤピンに入力される電源電圧ＶＤＤから所定の基準電圧ＶＲＥＦを生成する。
The reference
サブ基準電圧生成部１１２は、電源電圧ＶＤＤから所定のサブ基準電圧ＶＲＥＦ２を生成する。
The sub-reference
基準電圧検出部１２０は、電源電圧ＶＤＤの供給を受けて動作し、基準電圧ＶＲＥＦ及びサブ基準電圧ＶＲＥＦ２が正常に立ち上がっているか否かを検出して基準電圧検出信号ＶＲＥＦ＿ＤＥＴを生成する。なお、基準電圧検出信号ＶＲＥＦ＿ＤＥＴは、基準電圧ＶＲＥＦとサブ基準電圧ＶＲＥＦ２の双方が正常に立ち上がっているときにローレベルとなり、少なくとも一方が正常に立ち上がっていないときにハイレベルとなる。また、基準電圧検出部１２０には、ＢＩＳＴ［built-in self test］イネーブル信号ＢＩＳＴ＿ＥＮが入力されている。すなわち、基準電圧検出部１２０は、監視ＩＣ１００の起動時に自己診断対象となる監視部（ないしはこれに含まれている複数の監視機構の一つ）に相当する。
The reference
ＵＶＬＯ部１３０は、電源電圧ＶＤＤの低電圧異常を検出して低電圧異常信号ＵＶＬＯを出力する。低電圧異常信号ＵＶＬＯは、電源電圧ＶＤＤが低電圧異常解除値ＵＶＬＯ＿ＯＦＦよりも高くなったときにハイレベルとなり、電源電圧ＶＤＤが低電圧異常検出値ＵＶＬＯ＿ＯＮよりも低くなったときにローレベルとなる。
The
閾値電圧生成部１４０及び１４１は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ０Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ０Ｌ（例えば０．７２Ｖ）を生成する。
The threshold
閾値電圧生成部１４２及び１４３は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ１Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ１Ｌ（例えば０．７２Ｖ）を生成する。 The threshold voltage generation units 142 and 143 divide the reference voltage VREF to generate the upper threshold voltage Vth1H (for example, 0.88V) and the lower threshold voltage Vth1L (for example, 0.72V), respectively.
閾値電圧生成部１４４及び１４５は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ２Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ２Ｌ（例えば０．７２Ｖ）を生成する。
The threshold
閾値電圧生成部１４６及び１４７は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ３Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ３Ｌ（例えば０．７２Ｖ）を生成する。
The threshold
閾値電圧生成部１４８及び１４９は、それぞれ、基準電圧ＶＲＥＦを分圧して上側閾値電圧Ｖｔｈ４Ｈ（例えば０．８８Ｖ）及び下側閾値電圧Ｖｔｈ４Ｌ（例えば０．７２Ｖ）を生成する。
The threshold
コンパレータ１５０は、電源電圧ＶＤＤの供給を受けて動作し、ＸＲＳＴＩＮピンから非反転入力端（＋）に入力されている入力電圧Ｖ０と、閾値電圧生成部１４０から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ０Ｈとを比較することにより、比較信号ＲＳＴＯＶＤを生成する。比較信号ＲＳＴＯＶＤは、Ｖ０＞Ｖｔｈ０Ｈであるときにハイレベルとなり、Ｖ０＜Ｖｔｈ０Ｈであるときにローレベルとなる。 The comparator 150 operates by receiving the supply of the power supply voltage VDD, and is input to the input voltage V0 input from the XRSTIN pin to the non-inverting input terminal (+) and to the inverting input terminal (-) from the threshold voltage generator 140. The comparison signal RSSOVD is generated by comparing with the upper threshold voltage Vth0H. The comparison signal RSTOVD has a high level when V0> Vth0H and a low level when V0 <Vth0H.
コンパレータ１５１は、電源電圧ＶＤＤの供給を受けて動作し、ＸＲＳＴＩＮピンから反転入力端（−）に入力されている入力電圧Ｖ０と、閾値電圧生成部１４１から非反転入力端（−）に入力されている下側閾値電圧Ｖｔｈ０Ｌとを比較することにより、比較信号ＲＳＴＵＶＤを生成する。比較信号ＲＳＴＵＶＤは、Ｖ０＞Ｖｔｈ０Ｌであるときにローレベルとなり、Ｖ０＜Ｖｔｈ０Ｌであるときにハイレベルとなる。
The
コンパレータ１５２は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ１ピンから非反転入力端（＋）に入力されている入力電圧Ｖ１と、閾値電圧生成部１４２から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ１Ｈとを比較することにより、比較信号ＤＩＮ１ＯＶＤを生成する。比較信号ＤＩＮ１ＯＶＤは、Ｖ１＞Ｖｔｈ１Ｈであるときにハイレベルとなり、Ｖ１＜Ｖｔｈ１Ｈであるときにローレベルとなる。
The
コンパレータ１５３は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ１ピンから反転入力端（−）に入力されている入力電圧Ｖ１と、閾値電圧生成部１４３から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ１Ｌとを比較することにより、比較信号ＤＩＮ１ＵＶＤを生成する。比較信号ＤＩＮ１ＵＶＤは、Ｖ１＞Ｖｔｈ１Ｌであるときにローレベルとなり、Ｖ１＜Ｖｔｈ１Ｌであるときにハイレベルとなる。
The
コンパレータ１５４は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ２ピンから非反転入力端（＋）に入力されている入力電圧Ｖ２と、閾値電圧生成部１４４から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ２Ｈとを比較することにより、比較信号ＤＩＮ２ＯＶＤを生成する。比較信号ＤＩＮ２ＯＶＤは、Ｖ２＞Ｖｔｈ２Ｈであるときにハイレベルとなり、Ｖ２＜Ｖｔｈ２Ｈであるときにローレベルとなる。
The
コンパレータ１５５は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ２ピンから反転入力端（−）に入力されている入力電圧Ｖ２と、閾値電圧生成部１４５から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ２Ｌとを比較することにより、比較信号ＤＩＮ２ＵＶＤを生成する。比較信号ＤＩＮ２ＵＶＤは、Ｖ２＞Ｖｔｈ２Ｌであるときにローレベルとなり、Ｖ２＜Ｖｔｈ２Ｌであるときにハイレベルとなる。
The
コンパレータ１５６は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ３ピンから非反転入力端（＋）に入力されている入力電圧Ｖ３と、閾値電圧生成部１４６から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ３Ｈとを比較することにより、比較信号ＤＩＮ３ＯＶＤを生成する。比較信号ＤＩＮ３ＯＶＤは、Ｖ３＞Ｖｔｈ３Ｈであるときにハイレベルとなり、Ｖ３＜Ｖｔｈ３Ｈであるときにローレベルとなる。
The
コンパレータ１５７は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ３ピンから反転入力端（−）に入力されている入力電圧Ｖ３と、閾値電圧生成部１４７から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ３Ｌとを比較することにより、比較信号ＤＩＮ３ＵＶＤを生成する。比較信号ＤＩＮ３ＵＶＤは、Ｖ３＞Ｖｔｈ３Ｌであるときにローレベルとなり、Ｖ３＜Ｖｔｈ３Ｌであるときにハイレベルとなる。
The
コンパレータ１５８は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ４ピンから非反転入力端（＋）に入力されている入力電圧Ｖ４と、閾値電圧生成部１４８から反転入力端（−）に入力されている上側閾値電圧Ｖｔｈ４Ｈとを比較することにより、比較信号ＤＩＮ４ＯＶＤを生成する。比較信号ＤＩＮ４ＯＶＤは、Ｖ４＞Ｖｔｈ４Ｈであるときにハイレベルとなり、Ｖ４＜Ｖｔｈ４Ｈであるときにローレベルとなる。
The
コンパレータ１５９は、電源電圧ＶＤＤの供給を受けて動作し、ＤＩＮ４ピンから反転入力端（−）に入力されている入力電圧Ｖ４と、閾値電圧生成部１４９から非反転入力端（−）に入力される下側閾値電圧Ｖｔｈ４Ｌとを比較することにより、比較信号ＤＩＮ４ＵＶＤを生成する。比較信号ＤＩＮ４ＵＶＤは、Ｖ４＞Ｖｔｈ４Ｌであるときにローレベルとなり、Ｖ４＜Ｖｔｈ４Ｌであるときにハイレベルとなる。
The comparator 159 operates by receiving the supply of the power supply voltage VDD, and is input to the input voltage V4 input from the DIN4 pin to the inverting input terminal (-) and to the non-inverting input terminal (-) from the
なお、上記のコンパレータ１５１〜１５９には、それぞれ、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮが入力されている。すなわち、コンパレータ１５１〜１５９は、それぞれ、監視ＩＣ１００の起動時に自己診断対象となる監視部（ないしはこれに含まれている複数の監視機構の一つ）に相当する。
The BIST enable signal BIST_EN is input to each of the above-mentioned
オシレータ１６１は、電源電圧ＶＤＤと基準電圧ＶＲＥＦの供給を受けて動作し、デジタル処理部１７０で用いられる発振周波数ｆ１（例えばｆ１＝２．２ＭＨｚ）のクロック信号ＣＬＫ１を生成する。
The
オシレータ１６２は、電源電圧ＶＤＤと基準電圧ＶＲＥＦの供給を受けて動作し、デジタル処理部１７０（特にウォッチドッグタイマ１７３）で用いられる発振周波数ｆ２（例えばｆ２＝５００ｋＨｚ）のクロック信号ＣＬＫ２を生成する。なお、クロック信号ＣＬＫ２の発振周波数ｆ２は、ＳＰＩ通信により任意に調整することが可能である。 The oscillator 162 operates by receiving the supply of the power supply voltage VDD and the reference voltage VREF, and generates the clock signal CLK2 having the oscillation frequency f2 (for example, f2 = 500 kHz) used in the digital processing unit 170 (particularly the watchdog timer 173). The oscillation frequency f2 of the clock signal CLK2 can be arbitrarily adjusted by SPI communication.
また、上記のオシレータ１６１及び１６２は、それぞれ、低電圧異常信号ＵＶＬＯによりリセットされる。より具体的に述べると、オシレータ１６１及び１６２は、それぞれ、低電圧異常信号ＵＶＬＯがローレベルであるときにリセット状態（＝ディセーブル状態）となり、低電圧異常信号ＵＶＬＯがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。
Further, the
デジタル処理部１７０は、電源電圧ＶＤＤの供給を受けて動作し、各種入力信号の監視処理や各種出力信号の生成処理を行う。また、デジタル処理部１７０は、低電圧異常信号ＵＶＬＯによりリセットされる。より具体的に述べると、デジタル処理部１７０は、低電圧異常信号ＵＶＬＯがローレベルであるときにリセット状態（＝ディセーブル状態）となり、低電圧異常信号ＵＶＬＯがハイレベルであるときにリセット解除状態（＝イネーブル状態）となる。なお、デジタル処理部１７０の内部構成及び動作については後述する。
The
トランジスタ１８０は、ＸＲＳＴＯＵＴピン（＝リセット出力信号ＸＲＳＴＯＵＴの出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ０に応じてオン／オフされる。リセット出力信号ＸＲＳＴＯＵＴは、トランジスタ１８１がオンしているときにローレベル（＝リセット時の論理レベル）となり、トランジスタ１８１がオフしているときにハイレベル（＝リセット解除時の論理レベル）となる。
The
トランジスタ１８１は、ＰＧ１ピン（＝パワーグッド信号ＰＧ１の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ１に応じてオン／オフされる。パワーグッド信号ＰＧ１は、トランジスタ１８１がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８１がオフしているときにはハイレベル（＝正常時の論理レベル）となる。
The
トランジスタ１８２は、ＰＧ２ピン（＝パワーグッド信号ＰＧ２の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ２に応じてオン／オフされる。パワーグッド信号ＰＧ２は、トランジスタ１８２がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８２がオフしているときにはハイレベル（＝正常時の論理レベル）となる。
The
トランジスタ１８３は、ＰＧ３ピン（＝パワーグッド信号ＰＧ３の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ３に応じてオン／オフされる。パワーグッド信号ＰＧ３は、トランジスタ１８３がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８３がオフしているときにはハイレベル（＝正常時の論理レベル）となる。
The
トランジスタ１８４は、ＰＧ４ピン（＝パワーグッド信号ＰＧ４の出力端子）と接地端との間に接続されており、デジタル処理部１７０から入力されるゲート信号Ｇ４に応じてオン／オフされる。パワーグッド信号ＰＧ４は、トランジスタ１８４がオンしているときにはローレベル（＝異常時の論理レベル）となり、トランジスタ１８４がオフしているときにはハイレベル（＝正常時の論理レベル）となる。
The transistor 184 is connected between the PG4 pin (= output terminal of the power good signal PG4) and the ground end, and is turned on / off according to the gate signal G4 input from the
ＳＰＩインタフェイス１９０は、ＸＳＣＳピン、ＳＣＬＫピン、ＭＯＳＩピン、及びＭＩＳＯピンに接続されており、監視ＩＣ１００（特にデジタル処理部１７０）とマイコン３００との間で、ＳＰＩバスを介した双方向通信を行う。
The
＜デジタル処理部＞
引き続き、図１７を参照しながらデジタル処理部１７０の内部構成について説明する。本構成例のデジタル処理部１７０は、自己診断部１７１と、クロック検出部１７２と、ウォッチドッグタイマ１７３と、フィルタＦＬＴ０〜ＦＬＴ４と、カウンタＣＮＴ０〜ＣＮＴ４と、論理和ゲートＯＲ０〜ＯＲ４及びＯＲ１０〜ＯＲ１４と、を含む。
<Digital processing unit>
Subsequently, the internal configuration of the
自己診断部１７１は、監視ＩＣ１００の起動時において、基準電圧検出信号ＶＲＥＦ＿ＤＥＴと比較信号（ＲＳＴＯＶＤ、ＲＳＴＵＶＤ、ＤＩＮｘＯＶＤ、ＤＩＮｘＵＶＤ）をそれぞれチェックすることにより、基準電圧検出部１２０とコンパレータ１５０〜１５９がそれぞれ正常に機能しているか否かの自己診断動作（以下ではＢＩＳＴと略称する）を行い、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲを生成する。なお、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲは、基準電圧検出部１２０とコンパレータ１５０〜１５９のいずれかで異常が検出されたときにハイレベルとなる。
The self-
また、自己診断部１７１は、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮを生成して、基準電圧検出部１２０とコンパレータ１５０〜１５９にそれぞれ送出する。なお、ＢＩＳＴイネーブル信号ＢＩＳＴ＿ＥＮは、ＢＩＳＴの実行中にハイレベルとなる。
Further, the self-
クロック検出部１７２は、クロック信号ＣＬＫ１及びＣＬＫ２の周波数異常を検出してクロック検出信号ＣＬＫ＿ＤＥＴを生成する。クロック検出信号ＣＬＫ＿ＤＥＴは、クロック信号ＣＬＫ１またはＣＬＫ２の周波数異常が検出されたときにハイレベルとなる。
The
ウォッチドッグタイマ１７３は、マイコン３００の周波数異常（ＳＬＯＷ異常及びＦＡＳＴ異常）を検出してウォッチドッグ検出信号ＷＤＴ＿ＤＥＴを生成する。ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴは、マイコン３０の周波数異常が検出されたときにハイレベルとなる。なお、ＷＤＩＮピンは、監視ＩＣ１００の内部でプルダウンされている。
The
論理和ゲートＯＲ０は、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ０の出力信号は、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＲＳＴＯＶＤ及びＲＳＴＵＶＤがいずれもローレベルであるときにローレベルとなる。 The OR gate OR0 performs an OR operation on the comparison signals RSTOVED and RSTUVD. Therefore, the output signal of the OR gate OR0 becomes high level when at least one of the comparison signals RSTOVD and RSTUVD is high level, and becomes low level when both the comparison signals RSTOVD and RSTUVD are low level.
論理和ゲートＯＲ１は、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ１の出力信号は、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ１ＯＶＤ及びＤＩＮ１ＵＶＤがいずれもローレベルであるときにローレベルとなる。 The OR1 gate OR1 performs an OR operation on the comparison signals DIN1OVD and DIN1UVD. Therefore, the output signal of the OR1 gate becomes high level when at least one of the comparison signals DIN1OVD and DIN1UVD is high level, and becomes low level when both the comparison signals DIN1OVD and DIN1UVD are low level.
論理和ゲートＯＲ２は、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ２の出力信号は、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ２ＯＶＤ及びＤＩＮ２ＵＶＤがいずれもローレベルであるときにローレベルとなる。 The OR2 gate OR2 performs an OR operation on the comparison signals DIN2OVD and DIN2UVD. Therefore, the output signal of the OR2 gate OR2 becomes high level when at least one of the comparison signals DIN2OVD and DIN2UVD is high level, and becomes low level when both the comparison signals DIN2OVD and DIN2UVD are low level.
論理和ゲートＯＲ３は、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ３の出力信号は、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ３ＯＶＤ及びＤＩＮ３ＵＶＤがいずれもローレベルであるときにローレベルとなる。 The OR gate OR3 performs an OR operation on the comparison signals DIN3OVD and DIN3UVD. Therefore, the output signal of the OR gate OR3 becomes high level when at least one of the comparison signals DIN3OVD and DIN3UVD is high level, and becomes low level when both the comparison signals DIN3OVD and DIN3UVD are low level.
論理和ゲートＯＲ４は、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤの論理和演算を行う。従って、論理和ゲートＯＲ４の出力信号は、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号ＤＩＮ４ＯＶＤ及びＤＩＮ４ＵＶＤがいずれもローレベルであるときにローレベルとなる。 The OR gate OR4 performs an OR operation on the comparison signals DIN4OVD and DIN4UVD. Therefore, the output signal of the OR4 gate becomes high level when at least one of the comparison signals DIN4OVD and DIN4UVD is high level, and becomes low level when both the comparison signals DIN4OVD and DIN4UVD are low level.
フィルタＦＬＴ０〜ＦＬＴ４は、それぞれ、論理和ゲートＯＲ０〜ＯＲ４の出力信号に所定のフィルタリング処理を施して後段に出力する。ただし、フィルタＦＬＴ０〜ＦＬＴ４は必須の構成要素ではなく、ノイズなどの懸念がない場合には、フィルタＦＬＴ０〜ＦＬＴ４を割愛して、論理和ゲートＯＲ０〜ＯＲ４の出力信号を後段にスルーしてもよい。 The filters FLT0 to FLT4 perform predetermined filtering processing on the output signals of the OR gates OR0 to OR4, respectively, and output them to the subsequent stage. However, the filters FLT0 to FLT4 are not essential components, and if there is no concern about noise or the like, the filters FLT0 to FLT4 may be omitted and the output signals of the OR gates OR0 to OR4 may be passed through to the subsequent stage. ..
カウンタＣＮＴ０〜ＣＮＴ４は、それぞれ、フィルタＦＬＴ０〜ＦＬＴ４の出力信号に所定のカウンタ処理を施して後段に出力する。なお、カウンタＣＮＴ０の出力信号は、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴとして論理和ゲートＯＲ１０に出力されている。ただし、カウンタＣＮＴ０〜ＣＮＴ４は必須の構成要素ではなく、ノイズなどの懸念がない場合には、カウンタＣＮＴ０〜ＣＮＴ４を割愛して、論理和ゲートＯＲ０〜ＯＲ４の出力信号（またはフィルタＦＬＴ０〜ＦＬＴ４の出力信号）を後段にスルーしてもよい。 The counters CNT0 to CNT4 perform predetermined counter processing on the output signals of the filters FLT0 to FLT4, respectively, and output them to the subsequent stage. The output signal of the counter CNT0 is output to the OR gate OR10 as a reset input detection signal RSTIN_DET. However, the counters CNT0 to CNT4 are not essential components, and if there is no concern about noise or the like, the counters CNT0 to CNT4 are omitted and the output signals of the OR gates OR0 to OR4 (or the outputs of the filters FLT0 to FLT4) are omitted. The signal) may be passed through to the subsequent stage.
論理和ゲートＯＲ１０は、基準電圧検出信号ＶＲＥＦ＿ＤＥＴ、リセット入力検出信号ＲＳＴＩＮ＿ＤＥＴ、ＢＩＳＴエラー信号ＢＩＳＴ＿ＥＲＲＯＲ、ウォッチドッグ検出信号ＷＤＴ＿ＤＥＴ、及び、クロック検出信号ＣＬＫ＿ＤＥＴの論理和演算を行うことにより、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴを生成する。従って、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴは、複数の入力信号のうち、いずれか一つでもハイレベルであるときにハイレベルとなり、それら全てがローレベルであるときにローレベルとなる。なお、リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴは、先述のゲート信号Ｇ０として、トランジスタ１８０のゲートに出力されている。
The OR10 gate OR10 performs a logical sum operation of the reference voltage detection signal VREF_DET, the reset input detection signal RSTIN_DET, the BIST error signal BIST_ERROR, the watchdog detection signal WDT_DET, and the clock detection signal CLK_DET to generate the reset output detection signal RSTOUT_DET. Generate. Therefore, the reset output detection signal RSTOUT_DET becomes high level when any one of the plurality of input signals is high level, and becomes low level when all of them are low level. The reset output detection signal RSTOUT_DET is output to the gate of the
論理和ゲートＯＲ１１〜ＯＲ１４は、それぞれ、カウンタＣＮＴ１〜ＣＮＴ４の出力信号と基準電圧検出信号ＶＲＥＦ＿ＤＥＴとの論理和演算を行うことにより、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴを生成する。従って、基準電圧検出信号ＶＲＥＦ＿ＤＥＴがローレベルであるときには、カウンタＣＮＴ１〜ＣＮＴ４の出力信号がパワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴとしてそのままスルー出力される。一方、基準電圧検出信号ＶＲＥＦ＿ＤＥＴがハイレベルであるときには、カウンタＣＮＴ１〜ＣＮＴ４の出力信号に依ることなく、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴがいずれもハイレベルに固定される。なお、パワーグッド検出信号ＰＧ１＿ＤＥＴ〜ＰＧ４＿ＤＥＴは、先述のゲート信号Ｇ１〜Ｇ４として、トランジスタ１８１〜１８４それぞれのゲートに出力されている。
The OR gates OR11 to OR14 generate power good detection signals PG1_DET to PG4_DET by performing an OR operation on the output signals of the counters CNT1 to CNT4 and the reference voltage detection signal VREF_DET, respectively. Therefore, when the reference voltage detection signal VREF_DET is at a low level, the output signals of the counters CNT1 to CNT4 are directly output as power good detection signals PG1_DET to PG4_DET. On the other hand, when the reference voltage detection signal VREF_DET is at a high level, the power good detection signals PG1_DET to PG4_DET are all fixed at a high level regardless of the output signals of the counters CNT1 to CNT4. The power good detection signals PG1_DET to PG4_DET are output to the gates of the
＜第６実施形態＞
図１８は、第６実施形態における監視ＩＣ１００の要部を示す図である。本図で示すように、本実施形態では、先出の論理和ゲートＯＲ１０とトランジスタ１８０との間に、第３実施形態（図１０）の遅延回路４４０が組み込まれている。この場合、遅延回路４４０の動作については、先述の説明における「比較信号Ｓ１１」、「遅延比較信号Ｓ１２」、及び、「キャパシタＣＣＴ」という文言を、それぞれ、「リセット出力検出信号ＲＳＴＯＵＴ＿ＤＥＴ」、「ゲート信号Ｇ０」、及び、「キャパシタＣ２」と読み替えるとよい。
<Sixth Embodiment>
FIG. 18 is a diagram showing a main part of the
＜リセット出力動作（通常時）＞
図１９は、第６実施形態におけるリセット出力動作（通常時）を示すタイミングチャートであり、上から順に、ＸＲＳＴＩＮ端子電圧（＝ＸＲＳＴＩＮピンに印加される入力電圧Ｖ０に相当）、ＣＴ端子電圧、検査部４４５の内部カウント値ＣＮＴ、及び、リセット出力信号ＸＲＳＴＯＵＴが描写されている。
<Reset output operation (normal time)>
FIG. 19 is a timing chart showing the reset output operation (normal time) in the sixth embodiment, and in order from the top, the XRSTIN terminal voltage (= corresponding to the input voltage V0 applied to the XRSTIN pin), the CT terminal voltage, and the inspection. The internal count value CNT of
まず、時刻ｔ１４１〜ｔ１４４に着目しながら、ＸＲＳＴＩＮ端子電圧の下限検出動作を説明する。 First, the lower limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t141 to t144.
時刻ｔ１４１以前には、ＸＲＳＴＩＮ端子電圧が下限側リセット検出閾値（ＵＶＤ＿ｄｅｔｅｃｔ）を上回っている。従って、リセット出力信号ＸＲＳＴＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before the time t141, the XRSTIN terminal voltage exceeds the lower limit reset detection threshold (UVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻ｔ１４１において、ＸＲＳＴＩＮ端子電圧が下限側リセット検出閾値を下回ると、リセット出力信号ＸＲＳＴＯＵＴが遅滞なくローレベル（＝リセット時の論理レベル）に立ち下がる。 When the XRSTIN terminal voltage falls below the lower limit reset detection threshold value at time t141, the reset output signal XRSTOUT falls to a low level (= logical level at the time of reset) without delay.
その後、時刻ｔ１４２において、ＸＲＳＴＩＮ端子電圧が下限側リセット解除閾値（ＵＶＤ＿ｒｅｌｅａｓｅ）を上回ると、ＣＴ端子電圧の充電と内部カウント値ＣＮＴのインクリメント、すなわち、リセット保持時間Ｔｈｏｌｄと最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎそれぞれの計時動作が開始される。ただし、この時点では、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎがいずれも満了していないので、リセット出力信号ＸＲＳＴＯＵＴは、ローレベルのままとなる。 After that, when the XRSTIN terminal voltage exceeds the lower limit reset release threshold (UVD_release) at time t142, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. However, at this point, since neither the reset holding time Hold nor the minimum reset holding time Hold_min has expired, the reset output signal XRSTOUT remains at the low level.
内部カウント値ＣＮＴのインクリメントが進み、時刻ｔ１４３において、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了すると、ＣＴ端子電圧の期待値判定が行われる。ここで、ＣＴピンの異常（＝キャパシタＣ２のオープン故障ないしはショート故障）が生じておらず、ＣＴ端子電圧の充電が正常に進んでいた場合には、ＯＫ判定が下されるので、キャパシタＣ２に応じたリセット保持時間Ｔｈｏｌｄの設定が有効となる。ただし、この時点では、ＣＴ端子電圧が閾値電圧Ｖｔｈを下回っているので、リセット出力信号ＸＲＳＴＯＵＴは、引き続きローレベルのままとなる。 When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t143, the expected value of the CT terminal voltage is determined. Here, if there is no abnormality in the CT pin (= open failure or short failure of the capacitor C2) and the charging of the CT terminal voltage is proceeding normally, an OK judgment is made, so that the capacitor C2 is selected. The setting of the corresponding reset holding time Hold becomes effective. However, at this point, since the CT terminal voltage is below the threshold voltage Vth, the reset output signal XRSTOUT continues to remain at the low level.
その後、ＣＴ端子電圧の充電が進み、時刻ｔ１４４において、ＣＴ端子電圧が閾値電圧Ｖｔｈを上回ると、リセット出力信号ＸＲＳＴＯＵＴがハイレベルに立ち上がる。 After that, when the CT terminal voltage is charged and the CT terminal voltage exceeds the threshold voltage Vth at time t144, the reset output signal XRSTOUT rises to a high level.
次に、時刻ｔ１４５〜ｔ１４８に着目しながら、ＸＲＳＴＩＮ端子電圧の上限検出動作を説明する。 Next, the upper limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t145 to t148.
時刻ｔ１４５以前には、ＸＲＳＴＩＮ端子電圧が上限側リセット検出閾値（ＯＶＤ＿ｄｅｔｅｃｔ）を下回っている。従って、リセット出力信号ＸＲＳＴＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before the time t145, the XRSTIN terminal voltage is below the upper limit reset detection threshold value (OVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻ｔ１４５において、ＸＲＳＴＩＮ端子電圧が上限側リセット検出閾値を上回ると、リセット出力信号ＸＲＳＴＯＵＴが遅滞なくローレベル（＝リセット時の論理レベル）に立ち下がる。 When the XRSTIN terminal voltage exceeds the upper limit reset detection threshold value at time t145, the reset output signal XRSTOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻ｔ１４６において、ＸＲＳＴＩＮ端子電圧が上限側リセット解除閾値（ＯＶＤ＿ｒｅｌｅａｓｅ）を下回ると、ＣＴ端子電圧の充電と内部カウント値ＣＮＴのインクリメント、すなわち、リセット保持時間Ｔｈｏｌｄと最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎそれぞれの計時動作が開始される。ただし、この時点では、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎがいずれも満了していないので、リセット出力信号ＸＲＳＴＯＵＴは、ローレベルのままとなる。 After that, when the XRSTIN terminal voltage falls below the upper limit reset release threshold (OVD_release) at time t146, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. However, at this point, since neither the reset holding time Hold nor the minimum reset holding time Hold_min has expired, the reset output signal XRSTOUT remains at the low level.
内部カウント値ＣＮＴのインクリメントが進み、時刻ｔ１４７において、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了すると、ＣＴ端子電圧の期待値判定が行われる。ここで、ＣＴピンの異常（＝キャパシタＣ２のオープン故障ないしはショート故障）が生じておらず、ＣＴ端子電圧の充電が正常に進んでいた場合には、ＯＫ判定が下されるので、キャパシタＣ２に応じたリセット保持時間Ｔｈｏｌｄの設定が有効となる。ただし、この時点では、ＣＴ端子電圧が閾値電圧Ｖｔｈを下回っているので、リセット出力信号ＸＲＳＴＯＵＴは、引き続きローレベルのままとなる。 When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t147, the expected value of the CT terminal voltage is determined. Here, if there is no abnormality in the CT pin (= open failure or short failure of the capacitor C2) and the charging of the CT terminal voltage is proceeding normally, an OK judgment is made, so that the capacitor C2 is selected. The setting of the corresponding reset holding time Hold becomes effective. However, at this point, since the CT terminal voltage is below the threshold voltage Vth, the reset output signal XRSTOUT continues to remain at the low level.
その後、ＣＴ端子電圧の充電が進み、時刻ｔ１４８において、ＣＴ端子電圧が閾値電圧Ｖｔｈを上回ると、リセット出力信号ＸＲＳＴＯＵＴがハイレベルに立ち上がる。 After that, charging of the CT terminal voltage proceeds, and when the CT terminal voltage exceeds the threshold voltage Vth at time t148, the reset output signal XRSTOUT rises to a high level.
このように、本実施形態の監視ＩＣ１００であれば、デジタルカウンタで定めた最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎを確保しつつ、キャパシタＣ２を用いてリセット保持時間Ｔｈｏｌｄを自由に設定することが可能である。
As described above, in the
＜リセット出力動作（オープン故障時）＞
図２０は、第６実施形態におけるリセット出力動作（オープン故障時）を示すタイミングチャートであり、上から順に、ＸＲＳＴＩＮ端子電圧、ＣＴ端子電圧、検査部４４５の内部カウント値ＣＮＴ、並びに、リセット出力信号ＸＲＳＴＯＵＴが描写されている。なお、図中の破線は、通常時の挙動（図１９）を示している。
<Reset output operation (at the time of open failure)>
FIG. 20 is a timing chart showing the reset output operation (at the time of open failure) in the sixth embodiment, in order from the top, the XRSTIN terminal voltage, the CT terminal voltage, the internal count value CNT of the
まず、時刻ｔ１５１〜ｔ１５４に着目しながら、ＸＲＳＴＩＮ端子電圧の下限検出動作を説明する。 First, the lower limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t151 to t154.
時刻ｔ１５１以前には、ＸＲＳＴＩＮ端子電圧が下限側リセット検出閾値（ＵＶＤ＿ｄｅｔｅｃｔ）を上回っている。従って、リセット出力信号ＸＲＳＴＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before the time t151, the XRSTIN terminal voltage exceeds the lower limit reset detection threshold (UVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻ｔ１５１において、ＸＲＳＴＩＮ端子電圧が下限側リセット検出閾値を下回ると、リセット出力信号ＸＲＳＴＯＵＴが遅滞なくローレベル（＝リセット時の論理レベル）に立ち下がる。 When the XRSTIN terminal voltage falls below the lower limit reset detection threshold value at time t151, the reset output signal XRSTOUT falls to a low level (= logical level at the time of reset) without delay.
その後、時刻ｔ１５２において、ＸＲＳＴＩＮ端子電圧が下限側リセット解除閾値（ＵＶＤ＿ｒｅｌｅａｓｅ）を上回ると、ＣＴ端子電圧の充電と内部カウント値ＣＮＴのインクリメント、すなわち、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動（図１９）と何ら変わらない。 After that, when the XRSTIN terminal voltage exceeds the lower limit reset release threshold (UVD_release) at time t152, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. The reset output operation up to this point is no different from the normal behavior (FIG. 19).
ただし、キャパシタＣ２のオープン故障が生じている場合には、ＣＴ端子電圧が充電開始直後に閾値電圧Ｖｔｈを上回る。そのため、仮に、検査部４４５が設けられていなければ、時刻ｔ１５２において、リセット出力信号ＸＲＳＴＯＵＴがハイレベルに立ち上がってしまうので、所望のリセット保持時間Ｔｈｏｌｄを設定することができなくなる。
However, when the open failure of the capacitor C2 occurs, the CT terminal voltage exceeds the threshold voltage Vth immediately after the start of charging. Therefore, if the
一方、検査部４４５が設けられている場合は、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが経過するまでの間、たとえＣＴ端子電圧が閾値電圧Ｖｔｈを上回っていたとしても、リセット出力信号ＸＲＳＴＯＵＴがローレベルに維持される。従って、キャパシタＣ２のオープン故障時であっても、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが確保される。
On the other hand, when the
内部カウント値ＣＮＴのインクリメントが進み、時刻ｔ１５３において、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了すると、ＣＴ端子電圧の期待値判定が行われる。ここで、ＣＴ端子電圧が閾値電圧Ｖｔｈを上回っていた場合には、ＮＧ判定（＝キャパシタＣ２のオープン故障が生じている疑いありとの判定）が下されるので、キャパシタＣ２に応じたリセット保持時間Ｔｈｏｌｄの設定が無効となる。その結果、リセット出力信号ＸＲＳＴＯＵＴは、引き続きローレベルのままとなる。 When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t153, the expected value of the CT terminal voltage is determined. Here, if the CT terminal voltage exceeds the threshold voltage Vth, an NG determination (= determination that there is a suspicion that an open failure of the capacitor C2 has occurred) is made, so reset holding according to the capacitor C2 is made. The time Hold setting becomes invalid. As a result, the reset output signal XRSTOUT remains at low level.
なお、一旦ＮＧ判定が下されると、時刻ｔ１５４において、本来のリセット保持時間Ｔｈｏｌｄが満了した後も、リセット出力信号ＸＲＳＴＯＵＴがハイレベルに立ち上げられることはなく、引き続きローレベルに維持される。従って、マイコン３００のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
Once the NG determination is made, the reset output signal XRSTOUT is not raised to a high level even after the original reset holding time Hold has expired at time t154, and is continuously maintained at a low level. Therefore, since the reset state of the
次に、時刻ｔ１５５〜ｔ１５８に着目しながら、ＸＲＳＴＩＮ端子電圧の上限検出動作を説明する。 Next, the upper limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t155 to t158.
時刻ｔ１５５以前には、ＸＲＳＴＩＮ端子電圧が上限側リセット検出閾値（ＯＶＤ＿ｄｅｔｅｃｔ）を下回っている。従って、リセット出力信号ＸＲＳＴＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before time t155, the XRSTIN terminal voltage is below the upper limit reset detection threshold (OVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻ｔ１５５において、ＸＲＳＴＩＮ端子電圧が上限側リセット検出閾値を上回ると、リセット出力信号ＸＲＳＴＯＵＴが遅滞なくローレベル（＝リセット時の論理レベル）に立ち下がる。 When the XRSTIN terminal voltage exceeds the upper limit reset detection threshold value at time t155, the reset output signal XRSTOUT falls to a low level (= logical level at the time of reset) without delay.
その後、時刻ｔ１５６において、ＸＲＳＴＩＮ端子電圧が上限側リセット解除閾値（ＯＶＤ＿ｒｅｌｅａｓｅ）を下回ると、ＣＴ端子電圧の充電と内部カウント値ＣＮＴのインクリメント、すなわち、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動（図１９）と何ら変わらない。 After that, at time t156, when the XRSTIN terminal voltage falls below the upper limit reset release threshold (OVD_release), the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. The reset output operation up to this point is no different from the normal behavior (FIG. 19).
ただし、キャパシタＣ２のオープン故障が生じている場合には、ＣＴ端子電圧が充電開始直後に閾値電圧Ｖｔｈを上回る。そのため、仮に、検査部４４５が設けられていなければ、時刻ｔ１５６において、リセット出力信号ＸＲＳＴＯＵＴがハイレベルに立ち上がってしまうので、所望のリセット保持時間Ｔｈｏｌｄを設定することができなくなる。
However, when the open failure of the capacitor C2 occurs, the CT terminal voltage exceeds the threshold voltage Vth immediately after the start of charging. Therefore, if the
一方、検査部４４５が設けられている場合は、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが経過するまでの間、たとえＣＴ端子電圧が閾値電圧Ｖｔｈを上回っていたとしても、リセット出力信号ＸＲＳＴＯＵＴがローレベルに維持される。従って、キャパシタＣ２のオープン故障時であっても、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが確保される。
On the other hand, when the
内部カウント値ＣＮＴのインクリメントが進み、時刻ｔ１５７において、最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了すると、ＣＴ端子電圧の期待値判定が行われる。ここで、ＣＴ端子電圧が閾値電圧Ｖｔｈを上回っていた場合には、ＮＧ判定（＝キャパシタＣ２のオープン故障が生じている疑いありとの判定）が下されるので、キャパシタＣ２に応じたリセット保持時間Ｔｈｏｌｄの設定が無効となる。その結果、リセット出力信号ＸＲＳＴＯＵＴは、引き続きローレベルのままとなる。 When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t157, the expected value of the CT terminal voltage is determined. Here, if the CT terminal voltage exceeds the threshold voltage Vth, an NG determination (= determination that there is a suspicion that an open failure of the capacitor C2 has occurred) is made, so reset holding according to the capacitor C2 is made. The time Hold setting becomes invalid. As a result, the reset output signal XRSTOUT remains at low level.
なお、一旦ＮＧ判定が下されると、時刻ｔ１５８において、本来のリセット保持時間Ｔｈｏｌｄが満了した後も、リセット出力信号ＸＲＳＴＯＵＴがハイレベルに立ち上げられることはなく、引き続きローレベルに維持される。従って、マイコン３００のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
Once the NG determination is made, the reset output signal XRSTOUT is not raised to a high level even after the original reset holding time Hold has expired at time t158, and is continuously maintained at a low level. Therefore, since the reset state of the
＜リセット出力動作（ショート故障時）＞
図２１は、第６実施形態におけるリセット出力動作（ショート故障時）を示すタイミングチャートであり、上から順に、ＸＲＳＴＩＮ端子電圧、ＣＴ端子電圧、検査部４４５の内部カウント値ＣＮＴ、並びに、リセット出力信号ＸＲＳＴＯＵＴが描写されている。なお、図中の破線は、通常時の挙動（図１９）を示している。
<Reset output operation (at the time of short failure)>
FIG. 21 is a timing chart showing the reset output operation (at the time of short failure) in the sixth embodiment, in order from the top, the XRSTIN terminal voltage, the CT terminal voltage, the internal count value CNT of the
まず、時刻ｔ１６１〜ｔ１６４に着目しながら、ＸＲＳＴＩＮ端子電圧の下限検出動作を説明する。 First, the lower limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t161 to t164.
時刻ｔ１６１以前には、ＸＲＳＴＩＮ端子電圧が下限側リセット検出閾値（ＵＶＤ＿ｄｅｔｅｃｔ）を上回っている。従って、リセット出力信号ＸＲＳＴＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before time t161, the XRSTIN terminal voltage exceeds the lower limit reset detection threshold (UVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻ｔ１６１において、ＸＲＳＴＩＮ端子電圧が下限側リセット検出閾値を下回ると、リセット出力信号ＸＲＳＴＯＵＴが遅滞なくローレベル（＝リセット時の論理レベル）に立ち下がる。 When the XRSTIN terminal voltage falls below the lower limit reset detection threshold value at time t161, the reset output signal XRSTOUT falls to a low level (= logical level at the time of reset) without delay.
その後、時刻ｔ１６２において、ＸＲＳＴＩＮ端子電圧が下限側リセット解除閾値（ＵＶＤ＿ｒｅｌｅａｓｅ）を上回ると、ＣＴ端子電圧の充電と内部カウント値ＣＮＴのインクリメント、すなわち、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動（図１９）と何ら変わらない。 After that, when the XRSTIN terminal voltage exceeds the lower limit reset release threshold (UVD_release) at time t162, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. The reset output operation up to this point is no different from the normal behavior (FIG. 19).
ただし、キャパシタＣ２のショート故障が生じている場合には、ＣＴ端子電圧が充電開始後も上昇しないので、いつまで経っても閾値電圧Ｖｔｈを上回ることがない。従って、リセット出力信号ＸＲＳＴＯＵＴは、時刻ｔ１６３で最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了した後も、ＣＴ端子電圧の期待値判定結果に依ることなくローレベルに維持され、さらには、時刻ｔ１６４で本来のリセット保持時間Ｔｈｏｌｄが満了した後も、引き続きローレベルに張り付いたままとなる。その結果、マイコン３００のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
However, when a short-circuit failure of the capacitor C2 occurs, the CT terminal voltage does not rise even after the start of charging, so that the threshold voltage Vth is never exceeded. Therefore, the reset output signal XRSTOUT is maintained at a low level even after the minimum reset holding time Thold_min expires at time t163, regardless of the expected value determination result of the CT terminal voltage, and further, the original reset holding is performed at time t164. It remains stuck at the low level after the time Hold has expired. As a result, the reset state of the
次に、時刻ｔ１６５〜ｔ１６８に着目しながら、ＸＲＳＴＩＮ端子電圧の上限検出動作を説明する。 Next, the upper limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t165 to t168.
時刻ｔ１６５以前には、ＸＲＳＴＩＮ端子電圧が上限側リセット検出閾値（ＯＶＤ＿ｄｅｔｅｃｔ）を下回っている。従って、リセット出力信号ＸＲＳＴＯＵＴは、ハイレベル（＝リセット解除時の論理レベル）となっている。 Before time t165, the XRSTIN terminal voltage is below the upper limit reset detection threshold value (OVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻ｔ１６５において、ＸＲＳＴＩＮ端子電圧が上限側リセット検出閾値を上回ると、リセット出力信号ＸＲＳＴＯＵＴが遅滞なくローレベル（＝リセット時の論理レベル）に立ち下がる。 When the XRSTIN terminal voltage exceeds the upper limit reset detection threshold value at time t165, the reset output signal XRSTOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻ｔ１６６において、ＸＲＳＴＩＮ端子電圧が上限側リセット解除閾値（ＯＶＤ＿ｒｅｌｅａｓｅ）を下回ると、ＣＴ端子電圧の充電と内部カウント値ＣＮＴのインクリメント、すなわち、リセット保持時間Ｔｈｏｌｄ及び最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動（図１９）と何ら変わらない。 After that, at time t166, when the XRSTIN terminal voltage falls below the upper limit reset release threshold (OVD_release), the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. The reset output operation up to this point is no different from the normal behavior (FIG. 19).
ただし、キャパシタＣ２のショート故障が生じている場合には、ＣＴ端子電圧が充電開始後も上昇しないので、いつまで経っても閾値電圧Ｖｔｈを上回ることがない。従って、リセット出力信号ＸＲＳＴＯＵＴは、時刻ｔ１６７で最小リセット保持時間Ｔｈｏｌｄ＿ｍｉｎが満了した後も、ＣＴ端子電圧の期待値判定結果に依ることなくローレベルに維持され、さらには、時刻ｔ１６８で本来のリセット保持時間Ｔｈｏｌｄが満了した後も、引き続きローレベルに張り付いたままとなる。その結果、マイコン３００のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
However, when a short-circuit failure of the capacitor C2 occurs, the CT terminal voltage does not rise even after the start of charging, so that the threshold voltage Vth is never exceeded. Therefore, the reset output signal XRSTOUT is maintained at a low level even after the minimum reset holding time Thold_min expires at time t167, regardless of the expected value determination result of the CT terminal voltage, and further, the original reset holding is performed at time t168. It remains stuck at the low level after the time Hold expires. As a result, the reset state of the
＜車両への適用＞
図２２は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器（車載機器）Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
<Application to vehicles>
FIG. 22 is an external view showing a configuration example of the vehicle X. The vehicle X of this configuration example is equipped with various electronic devices (vehicle-mounted devices) X11 to X18 that operate by receiving electric power from a battery. Note that the mounting positions of the electronic devices X11 to X18 in this figure may differ from the actual ones for convenience of illustration.
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。 The electronic device X11 is an engine control unit that performs control related to the engine (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto cruise control, etc.).
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。 The electronic device X12 is a lamp control unit that controls turning on and off such as HID [high intensity discharged lamp] and DRL [daytime running lamp].
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。 The electronic device X13 is a transmission control unit that performs control related to the transmission.
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。 The electronic device X14 is a braking unit that performs controls related to the movement of the vehicle X (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.).
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。 The electronic device X15 is a security control unit that controls drive such as a door lock and a security alarm.
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。 The electronic device X16 is an electronic device incorporated in the vehicle X at the factory shipment stage as standard equipment such as a wiper, an electric door mirror, a power window, a damper (shock absorber), an electric sunroof, and an electric seat as a manufacturer's option. Is.
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。 The electronic device X17 is an electronic device that is optionally mounted on the vehicle X as a user option such as an in-vehicle A / V [audio / visual] device, a car navigation system, and an ETC [electronic toll collection system].
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。 The electronic device X18 is an electronic device provided with a high withstand voltage motor such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.
なお、先に説明した監視ＩＣ１００、若しくは、リセットＩＣ４００または６００は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
The
＜その他の変形例＞
なお、上記の実施形態では、車載機器に搭載される監視ＩＣやリセットＩＣを例に挙げたが、その適用対象はこれに限定されるものではなく、電子機器全般に広く適用することが可能である。
<Other variants>
In the above embodiment, the monitoring IC and the reset IC mounted on the in-vehicle device are taken as an example, but the application target is not limited to this, and can be widely applied to all electronic devices. is there.
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 In addition to the above embodiments, the various technical features disclosed in the present specification can be modified in various ways without departing from the spirit of the technical creation. That is, it should be considered that the above-described embodiment is exemplary in all respects and is not restrictive, and the technical scope of the present invention is not limited to the above-described embodiment and is claimed. It should be understood that the meaning equal to the scope and all changes belonging to the scope are included.
本明細書中に開示されている発明は、例えば、機能安全が求められる電子機器全般（車載用のカメラ、レーダー、インフォテイメント、ランプ、クラスタ、パワートレイン、及び、センサフュージョンなど）に利用することが可能である。 The invention disclosed in the present specification is used, for example, for all electronic devices (vehicle-mounted cameras, radars, infotainment, lamps, clusters, powertrains, sensor fusions, etc.) for which functional safety is required. Is possible.
１ 電子機器
１００ 監視ＩＣ（監視装置）
１０１ 樹脂封止体
１０２ 外部端子
１０３ 放熱パッド
１０３ａ 切欠部
１１１ 基準電圧生成部
１１２ サブ基準電圧生成部
１２０ 基準電圧検出部
１３０ ＵＶＬＯ部
１４０〜１４９ 閾値電圧生成部
１５０〜１５９ コンパレータ
１６１ オシレータ（デジタル処理用）
１６２ オシレータ（ウォッチドッグタイマ用）
１７０ デジタル処理部
１７１ 自己診断部
１７２ クロック検出部
１７３ ウォッチドッグタイマ
１８０〜１８４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１９０ ＳＰＩインタフェイス
２００ パワーマネジメントＩＣ（電源装置）
３００ マイコン
４００ リセットＩＣ（監視装置）
４０１ 樹脂封止体
４０１ａ 辺
４０２ 外部端子
４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ、４０２ｅ 辺
４０２ｘ 凹部
４０２ｙ 凸部
４０３ アイランド（放熱パッド）
４０３ａ 辺
４０３ｘ 切欠部
４０４ フレーム
４０５ 半導体チップ
４０６ ボンディングワイヤ
４１０ 基準電圧生成回路
４２０ 分圧電圧生成回路
４２１〜４２３ 抵抗
４３０ 入力電圧監視回路
４３１ コンパレータ
４３２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
４４０ 遅延回路
４４０ａ 遅延部
４４０ｂ 検査部
４４０ｃ 発振部
４４１ 電流源
４４２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（放電スイッチ）
４４３ コンパレータ
４４４ フィルタ
４４５ 論理積ゲート
４４６ 論理和ゲート
４４７ 検査部
４４８ 発振部
４５０ Ｎチャネル型ＭＯＳ電界効果トランジスタ
５００ マイコン
６００ リセットＩＣ
６０１ 樹脂封止体
６０２ 外部端子
６０３ アイランド（放熱パッド）
６０３ａ、６０３ｂ 突出部
６０３ｃ 凹部
６１０、６２０ コンパレータ
６３０ 遅延回路
６４０ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｃ１、Ｃ２、ＣＣＴ、ＣＥＸＴ、ＣＬ、ＣＶＣＣ、ＣＶＤＤ キャパシタ
ＣＮＴ０〜ＣＮＴ４ カウンタ
ＦＬＴ０〜ＦＬＴ４ フィルタ
ＯＲ０〜ＯＲ４、ＯＲ１０〜ＯＲ１４ 論理和ゲート
Ｒ１〜Ｒ１０、Ｒ１２〜Ｒ１６、ＲＥＸ１〜ＲＥＸ３、ＲＬ 抵抗
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器
1
101
162 Oscillator (for watchdog timer)
170
300
401
601
603a,
Claims (10)
所定の最小遅延時間を確保しつつその満了時に前記端子電圧を検査することにより前記遅延設定端子の異常を検出する検査部と、
を有することを特徴とする遅延回路。 A delay unit that generates a delay input signal by delaying the input signal by a variable delay time that is arbitrarily set using the terminal voltage of the delay setting terminal.
An inspection unit that detects an abnormality in the delay setting terminal by inspecting the terminal voltage at the time of expiration while ensuring a predetermined minimum delay time.
A delay circuit characterized by having.
前記端子電圧を充電する電流源と、
前記入力信号に応じて前記端子電圧を放電する放電スイッチと、
前記端子電圧と所定の閾値電圧とを比較して比較信号を生成するコンパレータと、
前記入力信号と前記比較信号またはこれに応じた信号とを論理合成して前記遅延入力信号を生成する論理ゲートと、
を含むことを特徴とする請求項１〜請求項４のいずれか一項に記載の遅延回路。 The delay part is
A current source for charging the terminal voltage and
A discharge switch that discharges the terminal voltage in response to the input signal,
A comparator that compares the terminal voltage with a predetermined threshold voltage to generate a comparison signal,
A logic gate that logically synthesizes the input signal and the comparison signal or a signal corresponding thereto to generate the delay input signal, and
The delay circuit according to any one of claims 1 to 4, wherein the delay circuit comprises.
前記入力信号を遅らせて遅延入力信号を生成する請求項１〜請求項７のいずれか一項に記載の遅延回路と、
前記遅延入力信号に応じたリセット出力信号を生成する出力部と、
を有することを特徴とする監視装置。 A monitoring unit that generates an input signal according to the monitoring result,
The delay circuit according to any one of claims 1 to 7, wherein the delay input signal is generated by delaying the input signal.
An output unit that generates a reset output signal corresponding to the delay input signal,
A monitoring device characterized by having.
前記監視装置の遅延設定端子に外付けされるキャパシタと、
を有することを特徴とする電子機器。 The monitoring device according to claim 8 and
A capacitor externally attached to the delay setting terminal of the monitoring device,
An electronic device characterized by having.
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