JP2020182000A - 半導体装置 - Google Patents
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Abstract
Description
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1(a)〜図1(c)は、第1実施形態に係る半導体装置を例示する模式図である。 図1(a)は、図1(b)及び図1(c)の矢印ARからみた平面図である。図1(b)は、図1(a)のA1−A2線断面図である。図1(c)は、図1(a)のB1−B2線断面図である。
図2(a)は、図2(b)及び図2(c)の矢印ARからみた平面図である。図2(b)は、図2(a)のC1−C2線断面図である。図2(c)は、図2(a)のD1−D2線断面図である。
図3(a)は、図3(b)及び図3(c)の矢印ARからみた平面図である。図3(b)は、図3(a)のE1−E2線断面図である。図3(c)は、図3(a)のF1−F2線断面図である。
図4(a)は、模式的平面図である。図4(b)は、等価回路である。
図5(a)は、模式的平面図である。図5(b)は、等価回路である。
図6に示すように、半導体装置115aにおいても、第1ダイオード46が設けられる。第1カソード46bは、第1導電層81を介して、第1ソース12と電気的に接続される。第1アノード46aは、配線46wを介して、パッド85Mと電気的に接続される。
図7(a)は、図7(b)及び図7(c)の矢印ARからみた平面図である。図7(b)は、図7(a)のG1−G2線断面図である。図7(c)は、図7(a)のH1−H2線断面図である。
図8(a)は、図8(b)及び図8(c)の矢印ARからみた平面図である。図8(b)は、図8(a)のI1−I2線断面図である。図8(c)は、図8(a)のJ1−J2線断面図である。
図9(a)は、模式的平面図である。図9(b)は、等価回路である。
図10(a)は、模式的平面図である。図10(b)は、等価回路である。
図11に示すように、半導体装置125aにおいても、第1ダイオード46が設けられる。第1アノード46aとソースパッド85sの間に第1カソード46bが位置する。第1カソード46bは、ソースパッド85sを介して、第1ソース12と電気的に接続される。第1アノード46aは、配線46wを介して、パッド85Mと電気的に接続される。
図12は、第2実施形態に係る半導体装置を例示する模式的平面図である。
図12に示すように、本実施形態に係る半導体装置131は、第1トランジスタ10、第2トランジスタ20、第1導電部材71、第3トランジスタ30、第4トランジスタ40及び第2導電部材72を含む。第1トランジスタ10、第2トランジスタ20及び第1導電部材71は、例えば、半導体装置111に関して説明した構成を有する。第3トランジスタ30、第4トランジスタ40及び第2導電部材72は、半導体装置121に関して説明した構成を有する。第3トランジスタ30は、半導体装置121における第1トランジスタ10に対応する。第4トランジスタ40は、半導体装置121における第2トランジスタ20に対応する。第2導電部材72は、半導体装置121における第1導電部材71に対応する。
図13及び図14に示すように、半導体装置132及び133も、第1トランジスタ10、第2トランジスタ20、第1導電部材71、第3トランジスタ30、第4トランジスタ40及び第2導電部材72を含む。半導体装置132及び133において、構成要素の配置が、半導体装置131における配置と異なる。
図15に示すように、第1トランジスタ10(または第3トランジスタ30)は、第1半導体部材14、第1電極E1、第2電極E2、第3電極E3及び絶縁膜17を含む。
図16に示すように、第2トランジスタ20(または第4トランジスタ40)は、第2半導体部材24、第4電極E4、第5電極E5、第6電極E6及び絶縁膜27を含む。
Claims (3)
- 第1部材と、
ノーマリオフの第1トランジスタであって、前記第1トランジスタは、第1ゲート、第1ソース、第1ドレイン及び第1半導体部材を含み、前記第1部材から前記第1ドレインへの方向は、第1方向に沿い、前記第1方向において前記第1部材と前記第1ドレインとの間に前記第1半導体部材が位置し、前記第1方向において前記第1部材と前記第1半導体部材との間に前記第1ゲートが位置し、前記第1方向において前記第1部材と前記第1半導体部材との間に前記第1ソースが位置した、前記第1トランジスタと、
ノーマリオンの第2トランジスタであって、前記第2トランジスタは、第2ゲート、第2ソース、第2ドレイン及び第2半導体部材を含み、前記第1方向において前記第1部材と前記第2ゲートとの間に前記第2半導体部材が位置し、前記第1方向において前記第1部材と前記第2ソースとの間に前記第2半導体部材が位置し、前記第1方向において前記第1部材と前記第2ドレインとの間に前記第2半導体部材が位置し、前記第1半導体部材から前記第2半導体部材への方向は前記第1方向と交差した、前記第2トランジスタと、
前記第1ドレインと前記第2ソースとを電気的に接続する第1導電部材と、
ソースパッドと、
第1導電層と、
を備え、
前記ソースパッドの一部は、前記第1部材と前記第1ソースとの間に設けられ、
前記第1導電層は、前記第1部材と前記第2半導体部材との間に設けられ、
前記第1導電層は、前記第1ゲート、前記第1ソース、前記第1ドレイン、前記第2ゲート、前記第2ソース及び前記第2ドレインと電気的に絶縁された、半導体装置。 - 前記第2ソースから前記第2ドレインへの第2方向における前記第2ソースの位置は、前記第2方向における前記第1ドレインの位置と、前記第2方向における第2ドレインの位置と、の間にある、請求項1記載の半導体装置。
- 第1部材と、
ノーマリオフの第1トランジスタであって、前記第1トランジスタは、第1ゲート、第1ソース、第1ドレイン及び第1半導体部材を含み、前記第1部材から前記第1ドレインへの方向は、第1方向に沿い、前記第1方向において前記第1部材と前記第1ドレインとの間に前記第1半導体部材が位置し、前記第1方向において前記第1部材と前記第1半導体部材との間に前記第1ゲートが位置し、前記第1方向において前記第1部材と前記第1半導体部材との間に前記第1ソースが位置した、前記第1トランジスタと、
ノーマリオンの第2トランジスタであって、前記第2トランジスタは、第2ゲート、第2ソース、第2ドレイン及び第2半導体部材を含み、前記第1方向において前記第1部材と前記第2ゲートとの間に前記第2半導体部材が位置し、前記第1方向において前記第1部材と前記第2ソースとの間に前記第2半導体部材が位置し、前記第1方向において前記第1部材と前記第2ドレインとの間に前記第2半導体部材が位置し、前記第1半導体部材から前記第2半導体部材への方向は前記第1方向と交差した、前記第2トランジスタと、
前記第1ドレインと前記第2ソースとを電気的に接続する第1導電部材と、
を備え、
前記第2ソースから前記第2ドレインへの第2方向における前記第2ソースの位置は、前記第2方向における前記第1ドレインの位置と、前記第2方向における第2ドレインの位置と、の間にあり、
前記第2方向において、前記第1ゲートは、前記第1ソースからみて前記第2トランジスタとは反対側にあり、
前記第1ソースの一部は、前記第1方向及び第2方向に対して垂直な第3方向で、前記第1ゲートと並ぶ、半導体装置。
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